液晶表示素子及び液晶表示素子の駆動方法
【課題】ソースフォロワトランジスタのしきい値電圧Ｖthのばらつきを低減して高品位の画像表示を行う。
【解決手段】トランジスタＴｒ１及びＴｒ２は正極性及び負極性の各ランプ信号電圧を別々にサンプリングして保持容量Ｃs1及びＣs2に保持する。トランジスタＴｒ５及びＴｒ６は次の１フレーム内の正極性及び負極性の各ランプ信号電圧を別々にサンプリングして保持容量Ｃs3及びＣs4にそれぞれ保持する。トランジスタＴｒ３、Ｔｒ４、Ｔｒ７及びＴｒ８は、画素アンプ１１、１２から所定周期で交互に出力されるＣs1及びＣs2、Ｃs3及びＣs4の各保持電圧を画素電極ＰＥ１、ＰＥ２に印加する第１の経路と、画素アンプ１１、１２から所定周期で交互に出力されるＣs1及びＣs2、Ｃs3及びＣs4の各保持電圧を画素電極ＰＥ２、ＰＥ１に印加する第２の経路とをフレーム単位で切り替える。
【解決手段】トランジスタＴｒ１及びＴｒ２は正極性及び負極性の各ランプ信号電圧を別々にサンプリングして保持容量Ｃs1及びＣs2に保持する。トランジスタＴｒ５及びＴｒ６は次の１フレーム内の正極性及び負極性の各ランプ信号電圧を別々にサンプリングして保持容量Ｃs3及びＣs4にそれぞれ保持する。トランジスタＴｒ３、Ｔｒ４、Ｔｒ７及びＴｒ８は、画素アンプ１１、１２から所定周期で交互に出力されるＣs1及びＣs2、Ｃs3及びＣs4の各保持電圧を画素電極ＰＥ１、ＰＥ２に印加する第１の経路と、画素アンプ１１、１２から所定周期で交互に出力されるＣs1及びＣs2、Ｃs3及びＣs4の各保持電圧を画素電極ＰＥ２、ＰＥ１に印加する第２の経路とをフレーム単位で切り替える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示素子及び液晶表示素子の駆動方法に係り、特に保持容量に保持された正極性及び負極性の各保持電圧を交互に画素電極に印加する構成の画素を構成するアクティブマトリクス型の液晶表示素子及び液晶表示素子の駆動方法に関する。
【背景技術】
【０００２】
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ（Liquid Crystal on Silicon）型の液晶表示装置が多く用いられている。このＬＣＯＳ型の液晶表示装置は、透明電極、液晶層、マトリクス状に配置された光反射性を有する画素電極、及びシリコン基板上に液晶駆動回路が形成された液晶駆動素子などが重なった構造を有している。
【０００３】
この液晶表示装置では、アナログ映像信号を入力して液晶表示素子を駆動するため、連続して光透過率を制御でき、良好な階調特性が得られる。一方、デジタル信号処理技術の進展と共に液晶駆動素子の外部回路のデジタル化が進んでいる。それに伴い、映像信号としてデジタル信号を液晶駆動回路に入力し、液晶駆動回路側でデジタル映像信号をＤＡ変換してアナログ映像信号として液晶表示素子に供給するようにした方がシステム全体として好都合である。
【０００４】
そこで、本出願人は先に、２本のデータ線（列信号線）を一組とする複数組のデータ線と、複数本のゲート線（行走査線）との各交差部にそれぞれ画素をマトリクス状に配置し、それらの各画素においてデジタル映像信号をランプ信号を用いてＤＡ変換して得られる正極性映像信号と負極性映像信号とを２つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置を提案した（例えば、特許文献１参照）。
【０００５】
この特許文献１記載の液晶表示装置では、正極性用ビデオスイッチと負極性用ビデオスイッチとを一組とするビデオスイッチが、１ラインの複数の画素の各画素毎に組単位に設けられると共に、各組の正極性用ビデオスイッチが一組のデータ線の一方のデータ線を介して各画素に接続され、負極性用ビデオスイッチが他方のデータ線を介して各画素に接続されている。
【０００６】
また、１水平走査期間（１Ｈ）内で最小階調（黒レベル）から最大階調（白レベル）まで単調的にレベル増加する１Ｈ周期の正極性ランプ信号と、上記正極性ランプ信号に対し反転関係にあり、かつ、１Ｈ内で最小階調（黒レベル）から最大階調（白レベル）まで単調的にレベル減少する１Ｈ周期の負極性ランプ信号とを、各組の上記正極性用ビデオスイッチと負極性用ビデオスイッチにそれぞれ共通に供給する。各組の上記正極性用ビデオスイッチと負極性用ビデオスイッチとは、各水平走査期間の開始毎に同時にオンとされる。
【０００７】
そして、正極性ランプ信号及び負極性ランプ信号に同期したクロックをカウントするカウンタから最小階調の階調値から最大階調の階調値まで１Ｈ周期で値が変化する基準階調データを出力させ、その基準階調データとラインバッファにラッチされているデジタル映像信号の１ラインの画素値とをコンパレータにおいて画素単位で比較し、基準階調データと画素値とが一致した時コンパレータから出力される一致パルスによりその画素に対応する同じ組の正極性用ビデオスイッチと負極性用ビデオスイッチとを同時にオフとし、このときの正極性ランプ信号及び負極性ランプ信号の電圧をオフとされた正極性用ビデオスイッチと負極性用ビデオスイッチにデータ線を介して接続された画素に保持することでアナログ映像信号への変換が行われる。
【０００８】
各画素内の正極性用保持容量と負極性用保持容量とは、上記のビデオスイッチのオフ時の正極性ランプ信号及び負極性ランプ信号の電圧をサンプリング保持し、それらの保持電圧をそれぞれ個別に設けられたソースフォロワトランジスタ及びスイッチングトランジスタを通して交互に液晶表示素子の画素電極に印加することで液晶表示素子を交流駆動する。
【０００９】
この液晶表示装置は、画素電極に印加する電圧を２つの保持容量に１フレーム期間それぞれ保持しておくことができるので、液晶表示素子の交流駆動周波数は、垂直走査周波数によらず、画素回路での反転制御周期で自由に設定することができる。これにより、この液晶表示装置によれば、交流駆動周波数を垂直走査周波数よりも極めて高く設定でき（例えば、垂直走査周波数の数十倍のレート）、それにより従来に比べて焼き付きを防止でき、信頼性や安定性、シミなどの表示品位低下を防止でき、更にデジタルのパルス幅変調（ＰＷＭ）方式より階調を正しく表現できるなどの特長が得られる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００９−２２３２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、この液晶表示装置では、上記のような特長を有する反面、液晶表示素子である各画素内の正極性用保持容量に保持されたビデオスイッチのオフ時の正極性ランプ信号の保持電圧と、負極性用保持容量に保持されたビデオスイッチのオフ時の負極性ランプ信号の保持電圧とを、それぞれ対応して設けられた第１のソースフォロワトランジスタ及び第２のソースフォロワトランジスタを通して画素電極に交互に印加する構成であるため、第１及び第２のソースフォロワトランジスタのしきい値電圧Ｖthのばらつきに起因してざらつきのある画像を表示してしまうという課題がある。また、従来は第１及び第２のソースフォロワトランジスタのしきい値電圧Ｖthのばらつきを低減させることができなかった。
【００１２】
本発明は以上の点に鑑みなされたもので、ソースフォロワトランジスタのしきい値電圧Ｖthのばらつきを低減して高品位の画像表示を行い得る液晶表示素子及び液晶表示素子の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の目的を達成するため、本発明の液晶表示素子は、正極性用ゲート制御信号用配線、負極性用ゲート制御信号用配線、奇数ライン選択信号用配線、偶数ライン選択信号用配線、奇数フレーム信号用配線及び偶数フレーム信号用配線の少なくとも計６本からなる横信号線と、２本一組の正極性用データ線及び負極性用データ線の計２本からなる縦信号線とが交差する交差部に配置されており、
それぞれ対向する画素電極と共通電極との間に液晶層が挟持されている、縦方向に隣接する２つの第１及び第２の表示素子と、正極性用データ線を介して供給される正極性デジタル-アナログ変換電圧をサンプリングして一定期間第１の保持容量に保持すると共に、負極性用データ線を介して供給される負極性デジタル-アナログ変換電圧をサンプリングして一定期間第２の保持容量に保持する第１のサンプリング及び保持手段と、正極性用データ線を介して供給される正極性デジタル-アナログ変換電圧をサンプリングして一定期間第３の保持容量に保持すると共に、負極性用データ線を介して供給される負極性デジタル-アナログ変換電圧をサンプリングして一定期間第４の保持容量に保持する第２のサンプリング及び保持手段と、正極性用ゲート制御信号用配線及び負極性用ゲート制御信号用配線をそれぞれ介して交互に供給される正極性用ゲート制御信号及び負極性用ゲート制御信号に基づいて、第１の保持容量に保持された正極性の第１の保持電圧と第２の保持容量に保持された負極性の第２の保持電圧とを垂直走査周期より短い所定の周期で交互に切り替えて出力する第１の出力手段と、正極性用ゲート制御信号及び負極性用ゲート制御信号に基づいて、第３の保持容量に保持された正極性の第３の保持電圧と第４の保持容量に保持された負極性の第４の保持電圧とを所定の周期で交互に切り替えて出力する第２の出力手段と、奇数フレーム信号用配線及び偶数フレーム信号用配線を介して１フレーム毎に交互に供給される奇数フレーム信号及び偶数フレーム信号に基づいて、第１の出力手段から出力される第１及び第２の保持電圧を第１の表示素子に供給すると同時に、第２の出力手段から出力される第３及び第４の保持電圧を第２の表示素子に供給する第１の経路と、第１の出力手段から出力される第１及び第２の保持電圧を第２の表示素子に供給すると同時に、第２の出力手段から出力される第３及び第４の保持電圧を第１の表示素子に供給する第２の経路とを、１フレーム毎に交互に切り替える経路切り替え手段とを有することを特徴とする。
【００１４】
また、上記の目的を達成するため、本発明の液晶表示素子は、第１及び第２のサンプリング及び保持手段は、奇数フレームでは第１のサンプリング及び保持手段に奇数ラインの第１の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持すると共に、第２のサンプリング及び保持手段に偶数ラインの第２の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持し、偶数フレームでは第１のサンプリング及び保持手段に偶数ラインの第２の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持すると共に、第２のサンプリング及び保持手段に奇数ラインの第１の表示素子の位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持し、経路切り替え手段は、奇数フレームでは第１の経路を選択し、偶数フレームでは第２の経路を選択するように切り替えを行うことを特徴とする。
【００１５】
また、上記の目的を達成するため、本発明の液晶表示素子の駆動方法は、正極性用データ線を介して供給される正極性デジタル-アナログ変換電圧をサンプリングして一定期間第１の保持容量に保持すると共に、負極性用データ線を介して供給される負極性デジタル-アナログ変換電圧をサンプリングして一定期間第２の保持容量に保持する第１のサンプリング及び保持ステップと、正極性用データ線を介して供給される正極性デジタル-アナログ変換電圧をサンプリングして一定期間第３の保持容量に保持すると共に、負極性用データ線を介して供給される負極性デジタル-アナログ変換電圧をサンプリングして一定期間第４の保持容量に保持する第２のサンプリング及び保持ステップと、交互に供給される正極性用ゲート制御信号及び負極性用ゲート制御信号に基づいて、第１の保持容量に保持された正極性の第１の保持電圧と第２の保持容量に保持された負極性の第２の保持電圧とを垂直走査周期より短い所定の周期で交互に切り替えて出力する第１の出力ステップと、交互に供給される正極性用ゲート制御信号及び負極性用ゲート制御信号に基づいて、第３の保持容量に保持された正極性の第３の保持電圧と第４の保持容量に保持された負極性の第４の保持電圧とを所定の周期で交互に切り替えて出力する第２の出力ステップと、１フレーム毎に交互に供給される奇数フレーム信号及び偶数フレーム信号に基づいて、第１の出力ステップで出力される第１及び第２の保持電圧を、それぞれ対向する画素電極と共通電極との間に液晶層を挟持する構成の、縦方向に隣接する２つの第１及び第２の表示素子のうち、第１の表示素子に供給すると同時に、第２の出力ステップで出力される第３及び第４の保持電圧を第２の表示素子に供給する第１の経路と、第１の出力ステップで出力される第１及び第２の保持電圧を第２の表示素子に供給すると同時に、第２の出力ステップで出力される第３及び第４の保持電圧を第１の表示素子に供給する第２の経路とを、１フレーム毎に交互に切り替える経路切り替えステップとを含むことを特徴とする。
【００１６】
また、上記の目的を達成するため、本発明の液晶表示素子の駆動方法は、第１及び第２のサンプリング及び保持ステップは、奇数フレームでは第１のサンプリング及び保持ステップにて奇数ラインの第１の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持すると共に、第２のサンプリング及び保持ステップにて偶数ラインの第２の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持し、偶数フレームでは第１のサンプリング及び保持ステップにて偶数ラインの第２の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持すると共に、第２のサンプリング及び保持ステップにて奇数ラインの第１の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持し、経路切り替えステップは、奇数フレームでは第１の経路を選択し、偶数フレームでは第２の経路を選択するように切り替えを行うことを特徴とする。
【発明の効果】
【００１７】
本発明によれば、第１及び第２の出力手段や第１及び第２の出力ステップで用いるソースフォロワトランジスタのしきい値電圧のばらつきに起因する表示画像への影響を平均化して表示品質を向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の液晶表示素子の一実施の形態の回路系統図である。
【図２】図１中の画素アンプの一例の回路図である。
【図３】本発明の液晶表示素子を画素として有する液晶表示装置の一例の全体構成図である。
【図４】図３中の要部の一実施の形態を画素と共に示すブロック図である。
【図５】図１及び図２の液晶表示素子の動作説明用タイミングチャート（その１）である。
【図６】図１及び図２の液晶表示素子の動作説明用タイミングチャート（その２）である。
【発明を実施するための形態】
【００１９】
次に、本発明の実施の形態について図面を参照して説明する。
【００２０】
図１は、本発明になる液晶表示素子の一実施の形態の回路系統図を示す。本実施の形態の液晶表示素子は、液晶表示装置においてマトリクス状に配置された複数の画素のそれぞれを構成しており、図１はそのうちの任意の２つの画素の等価回路図でもある。
【００２１】
図１において、本実施の形態の液晶表示素子１０は、上下２つのラインの縦方向に配列された隣接する２つの画素（後述する表示素子ＬＣ１及びＬＣ２）を一組とする構成で、正極性用ゲート制御信号用配線Ｓ+、負極性用ゲート制御信号用配線Ｓ-、奇数ライン選択信号用配線Ｇ_odd、偶数ライン選択信号用配線Ｇ_even、ノーマルフレーム信号用配線normal、及びインバートフレーム信号用配線invertの計６本からなる横信号線と、２本一組の正極性用データ線（列信号線）Ｄ+及び負極性用データ線（列信号線）Ｄ-の計２本からなる縦信号線とが交差する各交差部に配置されている。配線normalを介して入力される信号は奇数フレームのフレーム信号（以下、これをノーマルフレーム信号という）であり、配線invertを介して入力される信号は偶数フレームのフレーム信号（以下、これをインバートフレーム信号という）である。
【００２２】
なお、図１には図示されていないが、ノーマルフレームであるかインバートフレームであるかを識別させるための識別フラグが外部から入力され、ノーマルフレームの時は配線Ｇ_oddの奇数ライン選択信号、配線Ｇ_evenの偶数ライン選択信号の順で１水平走査期間（１Ｈ）周期で交互に入力され、インバートフレームである時は配線Ｇ_evenの偶数ライン選択信号、配線Ｇ_oddの奇数ライン選択信号の順で１Ｈ周期で交互に入力される。
【００２３】
図１に示すように、液晶表示素子１０は、８個のトランジスタＴｒ１〜Ｔｒ８と、４個の保持容量Ｃs1〜Ｃs4と、Odd用とEven用の２個の画素アンプ１１及び１２と、２個の表示素子ＬＣ１及びＬＣ２とから構成されている。なお、ここではトランジスタＴｒ１〜Ｔｒ８はすべてＮチャンネルＭＯＳ型電界効果トランジスタとして説明するが、これに限定されるものではない。
【００２４】
トランジスタＴｒ１及びＴｒ２は、ドレインがデータ線Ｄ+、Ｄ-に接続され、ソースが第１の保持容量Ｃs1、第２の保持容量Ｃs2と、odd用画素アンプ１１にそれぞれ接続された奇数ラインの画素選択用トランジスタを構成している。一方、トランジスタＴｒ５及びＴｒ６は、ドレインがデータ線Ｄ+、Ｄ-に接続され、ソースが第３の保持容量Ｃs3、第４の保持容量Ｃs4と、even用画素アンプ１２にそれぞれ接続された偶数ラインの画素選択用トランジスタを構成している。また、第１の保持容量Ｃs1、第２の保持容量Ｃs2、トランジスタＴｒ１及びＴｒ２は本発明の第１のサンプリング及び保持手段を構成しており、第３の保持容量Ｃs3、第４の保持容量Ｃs4、トランジスタＴｒ５及びＴｒ６は本発明の第２のサンプリング及び保持手段を構成している。
【００２５】
トランジスタＴｒ３は、ドレインがodd用画素アンプ１１の出力端子に接続され、ソースが奇数ラインの表示素子ＬＣ１の画素電極ＰＥ１に接続されており、ゲートが配線normalに接続されており、ゲートに印加されるノーマルフレーム信号によりスイッチングされる奇数ラインの第１のスイッチングトランジスタを構成している。トランジスタＴｒ４は、ドレインがeven用画素アンプ１２の出力端子に接続され、ソースが奇数ラインの表示素子ＬＣ１の画素電極ＰＥ１に接続されており、ゲートが配線invertに接続されており、ゲートに印加されるインバートフレーム信号によりスイッチングされる奇数ラインの第２のスイッチングトランジスタを構成している。
【００２６】
一方、トランジスタＴｒ７は、ドレインがeven用画素アンプ１２の出力端子に接続され、ソースが偶数ラインの表示素子ＬＣ２の画素電極ＰＥ２に接続されており、ゲートが配線normalに接続されており、ゲートに印加されるノーマルフレーム信号によりスイッチングされる偶数ラインの第１のスイッチングトランジスタを構成している。トランジスタＴｒ８は、ドレインがodd用画素アンプ１１の出力端子に接続され、ソースが偶数ラインの表示素子ＬＣ２の画素電極ＰＥ２に接続されており、ゲートが配線invertに接続されており、ゲートに印加されるインバートフレーム信号によりスイッチングされる偶数ラインの第２のスイッチングトランジスタを構成している。上記のスイッチングトランジスタＴｒ３、Ｔｒ４、Ｔｒ７、及びＴｒ８は、本発明の経路切り替え手段を構成している。
【００２７】
表示素子ＬＣ１及びＬＣ２は、離間対向して配置された画素電極ＰＥ１、ＰＥ２と共通電極ＣＥ１、ＣＥ２との間に液晶層ＬＣＭ１、ＬＣＭ２を挟持した公知の液晶素子の構造とされている。また、odd用画素アンプ１１とeven用画素アンプ１２とは同一構成であり、本発明の第１及び第２の出力手段を構成している。なお、図１では表示素子ＬＣ１の共通電極をＣＥ１、表示素子ＬＣ２の共通電極をＣＥ２として便宜上、区別して図示しているが、実際には共通電極は、全ての画素において共通であり、ＣＥ１とＣＥ２は同一である。
【００２８】
図２は、画素アンプ１１（１２）の一例の回路図を示す。同図に示すように、画素アンプ１１（１２）は、保持容量Ｃs1（Ｃs3）に保持された正極性電圧がゲートに印加される第１のソースフォロワトランジスタＱ１と、保持容量Ｃs2（Ｃs4）に保持された負極性電圧がゲートに印加される第２のソースフォロワトランジスタＱ２とを有する。また、画素アンプ１１（１２）は、トランジスタＱ３〜Ｑ５を有する。トランジスタＱ３は、トランジスタＱ１のソースから出力される正極性の保持電圧を、配線Ｓ+を介してゲートに印加される正極性用ゲート制御信号によりスイッチングされてそのオン期間、出力端子outに出力する正極性用スイッチングトランジスタである。トランジスタＱ４は、トランジスタＱ２のソースから出力される負極性の保持電圧を、配線Ｓ-を介してゲートに印加される負極性用ゲート制御信号によりスイッチングされてそのオン期間、出力端子outに出力する負極性用スイッチングトランジスタである。トランジスタＱ５は、ドレインが出力端子outとトランジスタＱ３及びＱ４のドレインに接続された定電流負荷用トランジスタで、トランジスタＱ１と共に第１のソースフォロワバッファを構成し、トランジスタＱ２と共に第２のソースフォロワバッファを構成する。なお、ここではトランジスタＱ１〜Ｑ５はすべてＮチャンネルＭＯＳ型電界効果トランジスタとして説明するが、これに限定されるものではない。
【００２９】
従来は、画素アンプ１１（１２）内のソースフォロワトランジスタＱ３、Ｑ４に相当する画素内のソースフォロワトランジスタのしきい値電圧Ｖthのばらつきに起因する表示画像の品位劣化が問題となっていたが、本実施の形態では、１つの画素に対して２種類の保持電圧転送経路を持つことでソースフォロワトランジスタＱ３、Ｑ４のしきい値電圧のばらつきを平均化することで、従来の課題を解決するものである。
【００３０】
図３は、本発明になる液晶表示素子を画素として有する液晶表示装置の一例の全体構成図を示す。本発明になる液晶表示素子を備える液晶表示装置は、図３に１００で示すように、シフトレジスタ回路１０１、１ラインラッチ回路１０２、コンパレータ１０３、階調カウンタ１０４、アナログスイッチであるビデオスイッチ１０５、複数の画素１０６、タイミング発生器１０７、極性切り替え制御回路１０８、及び垂直ドライバ１０９を含む構成とされている。
【００３１】
シフトレジスタ回路１０１、１ラインラッチ回路１０２、コンパレータ１０３、及び階調カウンタ１０４は、水平ドライバ回路を構成している。なお、コンパレータ１０３は、図３では図示の簡単のために一つのブロックで示しているが、実際には各画素列毎に設けられている。ビデオスイッチ１０５は、各画素列毎に正極性用及び負極性用の２つ１組で全部でｍ組のサンプリング用ビデオスイッチＳＷ1+〜ＳＷ1-とＳＷm+〜ＳＷm-とが配置された構成であり、正極性用ビデオスイッチＳＷ1+〜ＳＷm+は、正極性用データ線Ｄ1+〜Ｄm+を介して画素１０６に接続され、負極性用ビデオスイッチＳＷ1-〜ＳＷm-は、負極性用データ線Ｄ1-〜Ｄm-を介して画素１０６に接続されている。
【００３２】
画素１０６は、図１に示した回路構成の本実施の形態の液晶表示素子１０であり、正極性用ゲート制御信号用配線Ｓ+、負極性用ゲート制御信号用配線Ｓ-、奇数ライン選択信号用配線Ｇ_odd、偶数ライン選択信号用配線Ｇ_even、ノーマルフレーム信号用配線normal、及びインバートフレーム信号用配線invertの計６本からなる横信号線と、２本一組の正極性用データ線（列信号線）Ｄ+及び負極性用データ線（列信号線）Ｄ-の計２本からなる縦信号線とが交差する各交差部に配置されている。この画素１０６のそれぞれは、図１に示した回路構成の本実施の形態の液晶表示素子１０であり、縦方向に隣接する２つの表示素子ＬＣ１及びＬＣ２を有している。つまり、図３中の一つの画素１０６には、縦方向に隣接する奇数ラインの表示素子ＬＣ１と偶数ラインの表示素子ＬＣ２が含まれている。
【００３３】
極性切り替え制御回路１０８は、タイミング発生器１０７からのタイミング信号に基づいて、配線Ｓ+に正極性用ゲート制御信号、配線Ｓ-に負極性用ゲート制御信号、配線Ｂに負荷特性制御信号をそれぞれ出力する。
【００３４】
垂直ドライバ１０９は、配線Ｇ_oddに奇数ライン選択信号を、配線Ｇ_evenに偶数ライン選択信号をそれぞれ１Ｈ周期で交互に出力すると共に、配線normalにノーマルフレーム信号を、配線invertにインバートフレーム信号をそれぞれ１フレーム周期で交互に出力する。また、垂直ドライバ１０９は、ノーマルフレームかインバートフレームかにより奇数ライン選択信号及び偶数ライン選択信号の出力順序を切り替えている。
【００３５】
図４は、垂直ドライバ１０９の一実施の形態を画素と共に示すブロック図である。図４において、垂直ドライバ１０９は、垂直シフトレジスタ２０１の２ライン出力端子毎にＤ型フリップフロップ（以下、ＤＦＦ）２０２が配置されており、また垂直シフトレジスタ２０１の出力側に画素制御回路２０３が配置された構成である。画素２１０は、図３に示した画素１０６（縦方向に隣接する奇数ラインの表示素子ＬＣ１及び偶数ラインの表示素子ＬＣ２を備える液晶表示素子１０）の１行分を示している。
【００３６】
なお、図３では図示を省略したが、図４に示す信号線２０４は垂直ドライバ１０９の外部から入力される識別用フラグの信号線で、ＤＦＦ２０２のデータ入力端子Ｄに接続されている。上記の識別用フラグは奇数番目のフレームであるノーマルフレームのとき値が「１」、偶数番目のフレームであるインバートフレームのとき値が「０」に予め決められている。また、ＤＦＦ２０２は、クロック入力端子Ｃｌに垂直シフトレジスタ２０１の初段の出力端子から最初の水平同期信号に同期した信号が入力され、その水平同期信号によりデータ入力端子Ｄに供給される識別用フラグをラッチし、識別用フラグと同じ値の信号を１フレーム期間、Ｑ出力端子から配線normalへ出力し、２値の識別用フラグと逆の値の信号を１フレーム期間、Ｑn出力端子から配線invertへ出力する。
【００３７】
画素制御回路２０３は、画素２１０（１０６）の最上位行から最下位行の方向に順番に配線Ｇ_oddに奇数ライン選択信号を、配線Ｇ_evenに偶数ライン選択信号をそれぞれ１Ｈ周期で交互に出力する。なお、画素２１０（１０６）には前述したように、正極性用ゲート制御信号、負極性用ゲート制御信号、負荷特性制御信号も供給されるが、これらは上記の奇数ライン選択信号及び偶数ライン選択信号などと同期している。
【００３８】
次に、液晶表示装置１００の概略動作について説明する。水平同期信号に同期した、複数ビットの画素データ（DATA）が時系列的に合成されたデジタル映像信号は、シフトレジスタ回路１０１で１ライン分のデータとして順次展開され、１ライン分の展開が終了した時点で、１ラインラッチ回路１０２でラッチされる。１ラインラッチ回路１０２は、シフトレジスタ回路１０１から出力される１ライン期間の画素データDATAを保持した後、各画素列のコンパレータ１０３の第１のデータ入力部に供給する。
【００３９】
階調カウンタ１０４は、水平同期信号に同期したクロックCount-CKをカウントして、階調値が１水平走査期間（１Ｈ）内で最小値から最大値まで一巡するカウント値（基準階調データ）Ｃ-outを水平走査期間毎に出力し、各画素列のコンパレータ１０３の第２のデータ入力部に供給する。コンパレータ１０３は、第１のデータ入力部の入力画素データDATAの値と第２のデータ入力部の入力基準階調データＣ-outの値（階調値）とを比較し、両者の値が一致したタイミングで一致パルスを生成して出力する。
【００４０】
ビデオスイッチ１０５を構成する正極性用及び負極性用の２つ１組のサンプリング用ビデオスイッチのうち、正極性用のサンプリング用ビデオスイッチは、入力側共通配線に図示しないランプ信号発生器から正極性用ランプ信号である基準ランプ電圧が印加される。一方、負極性用のサンプリング用ビデオスイッチは、入力側共通配線に図示しないランプ信号発生器から負極性用ランプ信号である基準ランプ電圧が印加される。上記の正極性用基準ランプ電圧は、１Ｈ内で映像の黒レベルから白レベルにレベルが単調的に増加する方向に変化する１Ｈ周期の正極性掃引信号である。一方、上記の負極性用基準ランプ電圧は、１Ｈ内で映像の黒レベルから白レベルにレベルが単調的に減少する方向に変化する１Ｈ周期の負極性掃引信号である。従って、上記の２種類の基準ランプ電圧は、所定の基準電位について反転関係となっている。
【００４１】
ｍ組のビデオスイッチ１０５は、SW-Start信号を受け、各水平走査期間の開始時点で同時にオンとなった後、対応する画素のコンパレータ１０３から一致パルスを受けた時点でオフに移行するように画素単位に開閉制御される。正極性用及び負極性用の２つ１組のサンプリング用ビデオスイッチが、上記一致パルスを受けて同時にオフした時点の２種類の基準ランプ電圧の対応レベルが同時にサンプリングされて、それぞれ正極性映像信号、負極性映像信号として、その画素列の画素データ線Di+、Di-に出力される。この時点の基準ランプ電圧レベルは、画素データDATAをデジタル−アナログ変換して得られたアナログ電圧である。
【００４２】
ｍ組のビデオスイッチ１０５は、各水平走査期間の開始毎にすべてが同時にオンとされるが、オフになるタイミング、すなわち基準ランプ電圧をサンプル・ホールドするタイミングはそのときに表示しようとする絵柄によって対応して設けられた画素毎に異なり、すべて同時の時もあれば別々のときもある。オフになる順序も固定されているわけではなく、絵柄によってその都度オフの順番は異なる。このような液晶表示装置１００では、ランプ信号を用いたＤＡ変換方式の動作により直線性が良いなどの特長がある。
【００４３】
次に、液晶表示装置１００内の画素１０６を構成する図１及び図２の液晶表示素子１０の動作について、図５及び図６のタイミングチャートと共に詳細に説明する。
【００４４】
図５（Ａ）は、垂直同期信号ＶＤを示し、図５（Ｂ）は、図１及び図２の液晶表示素子１０の画素アンプ１１及び１２内のトランジスタＱ５のゲートに印加される配線Ｂの負荷特性制御信号を示す。また、図５（Ｃ）及び図６（Ａ）は、上記液晶表示素子１０の画素アンプ１１及び１２内の正極性側保持電圧を転送するスイッチングトランジスタＱ３のゲートに印加される配線Ｓ+のゲート制御信号、図５（Ｄ）及び図６（Ｂ）は、上記液晶表示素子１０の画素アンプ１１及び１２内の負極性側保持電圧を転送するスイッチングトランジスタＱ４のゲートに印加される配線Ｓ-のゲート制御信号の各信号波形を示す。
【００４５】
ここで、ノーマルフレームの場合について説明する。この場合、画素制御回路２０３は、図６（Ｅ）に示すように配線Ｇ_oddに奇数ライン選択信号を出力した後、図６（Ｆ）に示すように配線Ｇ_evenに偶数ライン選択信号を出力することを１Ｈ周期で交互に出力する。なお、図６は、図１の液晶表示素子１０を構成する２画素（表示素子ＬＣ１及びＬＣ２）に入力される信号波形を示しており、１フレーム期間内では図６（Ｅ）、（Ｆ）に示すように、奇数ライン選択信号と偶数ライン選択信号とが１つずつ入力される。他の画素にも縦方向に隣接する２画素単位で上記の奇数ライン選択信号と偶数ライン選択信号とが順次に入力される。
【００４６】
図６（Ｅ）に示すように配線Ｇ_oddにハイレベルの奇数ライン選択信号が出力されると、図１の画素選択用トランジスタＴｒ１及びＴｒ２がそれぞれオンとなる。一方、この時は配線Ｇ_evenの偶数ライン選択信号は図６（Ｆ）に示すようにローレベルであるので、図１の画素選択用トランジスタＴｒ５及びＴｒ６は共にオフである。従って、この時は、正極性用データ線Ｄ+を介して入力された正極性用ビデオスイッチがオフの時点の奇数ラインの当該画素（すなわち、表示素子ＬＣ１に対応した位置の画素）の画素値に対応した正極性用基準ランプ電圧がトランジスタＴｒ１によりサンプリングされて第１の保持容量Ｃs1に書き込み保持されると同時に、負極性用データ線Ｄ-を介して入力された負極性用ビデオスイッチがオフの時点の奇数ラインの当該画素の画素値に対応した負極性用基準ランプ電圧がトランジスタＴｒ２によりサンプリングされて第２の保持容量Ｃs2に書き込み保持される。
【００４７】
続いて、図６（Ｆ）に示すように配線Ｇ_evenにハイレベルの偶数ライン選択信号が出力されると、図１の画素選択用トランジスタＴｒ５及びＴｒ６がそれぞれオンとなる。一方、この時は配線Ｇ_oddの奇数ライン選択信号は図６（Ｅ）に示すようにローレベルであるので、図１の画素選択用トランジスタＴｒ１及びＴｒ２は共にオフである。従って、この時は、正極性用データ線Ｄ+を介して入力された正極性用ビデオスイッチがオフの時点の偶数ラインの当該画素（すなわち、表示素子ＬＣ２に対応した位置の画素）の画素値に対応した正極性用基準ランプ電圧がトランジスタＴｒ５によりサンプリングされて第３の保持容量Ｃs3に書き込み保持されると同時に、負極性用データ線Ｄ-を介して入力された負極性用ビデオスイッチがオフの時点の偶数ラインの当該画素の画素値に対応した負極性用基準ランプ電圧がトランジスタＴｒ６によりサンプリングされて第４の保持容量Ｃs4に書き込み保持される。保持容量Ｃs1〜Ｃs4への信号電圧の保持は、次のフレームでこの液晶表示素子１０が選択されるまで継続される。なお、図６（Ｃ）は正極性用データ線Ｄ+へ出力される正極性用基準ランプ電圧の一例を示す。
【００４８】
上記の保持容量Ｃs1〜Ｃs4への信号電圧の書き込みとほぼ同時に、画素制御回路２０３は図６（Ｄ）に示すように値が「１」である識別フラグをＤＦＦ２０２でラッチし、これにより得られた信号により配線normalへハイレベルのノーマルフレーム信号を出力してトランジスタＴｒ３及びＴｒ７をそれぞれオンとする。
【００４９】
この状態で、図５（Ｃ）及び図６（Ａ）に示すように配線Ｓ+に正極性用ゲート制御信号が、また図５（Ｄ）及び図６（Ｂ）に示すように配線Ｓ-に負極性用ゲート制御信号がそれぞれ１垂直走査周期よりも短い所定の周期で交互に入力され、図２の画素アンプ１１、１２内のトランジスタＱ３及びＱ４を上記所定の周期で交互にオンとする。
【００５０】
これにより、ハイレベルの正極性用ゲート制御信号の入力期間は画素アンプ１１内のソースフォロワトランジスタＱ１及びオンとされているトランジスタＱ３を通して保持容量Ｃs1の奇数ラインの正極性保持電圧が出力され、更にトランジスタＴｒ３を通して奇数ラインの表示素子ＬＣ１の画素電極ＰＥ１に印加される。また、これと同時に、画素アンプ１２内のソースフォロワトランジスタＱ１及びオンとされているトランジスタＱ３を通して保持容量Ｃs3の偶数ラインの正極性保持電圧が出力され、更にトランジスタＴｒ７を通して偶数ラインの表示素子ＬＣ２の画素電極ＰＥ２に印加される。従って、ハイレベルの正極性用ゲート制御信号の入力期間は表示素子ＬＣ１によりＣs1の奇数ラインの正極性保持電圧に対応した画像が表示されると同時に、表示素子ＬＣ２によりＣs3の偶数ラインの正極性保持電圧に対応した画像が表示される。
【００５１】
続くハイレベルの負極性用ゲート制御信号の入力期間は画素アンプ１１内のソースフォロワトランジスタＱ２及びオンとされているトランジスタＱ４を通して保持容量Ｃs2の奇数ラインの負極性保持電圧が出力され、更にトランジスタＴｒ３を通して奇数ラインの表示素子ＬＣ１の画素電極ＰＥ１に印加される。また、これと同時に、画素アンプ１２内のソースフォロワトランジスタＱ２及びオンとされているトランジスタＱ４を通して保持容量Ｃs4の偶数ラインの負極性保持電圧が出力され、更にトランジスタＴｒ７を通して偶数ラインの表示素子ＬＣ２の画素電極ＰＥ２に印加される。従って、ハイレベルの負極性用ゲート制御信号の入力期間は表示素子ＬＣ１によりＣs2の奇数ラインの負極性保持電圧に対応した画像が表示されると同時に、表示素子ＬＣ２によりＣs4の偶数ラインの負極性保持電圧に対応した画像が表示される。
【００５２】
次に、インバートフレームの場合について説明する。この場合、画素制御回路２０３は、図６（Ｆ）に示すように配線Ｇ_evenに偶数ライン選択信号を出力した後、図６（Ｅ）に示すように配線Ｇ_oddに奇数ライン選択信号を出力することを１Ｈ周期で交互に出力する。前述したノーマルフレームと同様に、図６（Ｆ）に示すように配線Ｇ_evenにハイレベルの偶数ライン選択信号が出力されると、図１の画素選択用トランジスタＴｒ５及びＴｒ６がそれぞれオンとなり、正極性用データ線Ｄ+を介して入力された正極性用ビデオスイッチがオフの時点の奇数ラインの当該画素（すなわち、表示素子ＬＣ１に対応した位置の画素）の画素値に対応した正極性用基準ランプ電圧がトランジスタＴｒ５によりサンプリングされて第３の保持容量Ｃs3に書き込み保持されると同時に、負極性用データ線Ｄ-を介して入力された負極性用ビデオスイッチがオフの時点の奇数ラインの当該画素の画素値に対応した負極性用基準ランプ電圧がトランジスタＴｒ６によりサンプリングされて第４の保持容量Ｃs4に書き込み保持される。
【００５３】
続いて、配線Ｇ_oddにハイレベルの奇数ライン選択信号が出力されると、図１の画素選択用トランジスタＴｒ１及びＴｒ２がそれぞれオンとなり、正極性データ線Ｄ+を介して入力された正極性用ビデオスイッチがオフの時点の偶数ラインの当該画素（すなわち、表示素子ＬＣ２に対応した位置の画素）の画素値に対応した正極性用基準ランプ電圧がトランジスタＴｒ１によりサンプリングされて第１の保持容量Ｃs1に書き込み保持されると同時に、負極性用データ線Ｄ-を介して入力された負極性用ビデオスイッチがオフの時点の偶数ラインの当該画素の画素値に対応した負極性用基準ランプ電圧がトランジスタＴｒ２によりサンプリングされて第２の保持容量Ｃs2に書き込み保持される。保持容量Ｃs1〜Ｃs4への信号電圧の保持は、次のフレームでこの液晶表示素子１０が選択されるまで継続される。
【００５４】
上記の保持容量Ｃs1〜Ｃs4への信号電圧の書き込みとほぼ同時に、画素制御回路２０３は図６（Ｄ）に示すように値が「０」である識別フラグをＤＦＦ２０２でラッチし、これにより得られた信号により配線invertへハイレベルのインバートフレーム信号を出力してトランジスタＴｒ４及びＴｒ８をそれぞれオンとする。
【００５５】
この状態で、図５（Ｃ）及び図６（Ａ）に示すように配線Ｓ+に正極性用ゲート制御信号が、また図５（Ｄ）及び図６（Ｂ）に示すように配線Ｓ-に負極性用ゲート制御信号がそれぞれ１垂直走査周期よりも短い所定の周期で交互に入力され、図２の画素アンプ１１、１２内のトランジスタＱ３及びＱ４を上記所定の周期で交互にオンとする。
【００５６】
これにより、ハイレベルの正極性用ゲート制御信号の入力期間は画素アンプ１１内のソースフォロワトランジスタＱ１及びオンとされているトランジスタＱ３を通して保持容量Ｃs1の偶数ラインの正極性保持電圧が出力され、更にトランジスタＴｒ８を通して偶数ラインの表示素子ＬＣ２の画素電極ＰＥ２に印加される。また、これと同時に、画素アンプ１２内のソースフォロワトランジスタＱ１及びオンとされているトランジスタＱ３を通して保持容量Ｃs3の奇数ラインの正極性保持電圧が出力され、更にトランジスタＴｒ４を通して奇数ラインの表示素子ＬＣ１の画素電極ＰＥ１に印加される。従って、ハイレベルの正極性用ゲート制御信号の入力期間は表示素子ＬＣ１により保持容量Ｃs3の奇数ラインの正極性保持電圧に対応した画像が表示されると同時に、表示素子ＬＣ２により保持容量Ｃs1の偶数ラインの正極性保持電圧に対応した画像が表示される。
【００５７】
続くハイレベルの負極性用ゲート制御信号の入力期間は画素アンプ１１内のソースフォロワトランジスタＱ２及びオンとされているトランジスタＱ４を通して保持容量Ｃs2の偶数ラインの負極性保持電圧が出力され、更にトランジスタＴｒ８を通して偶数ラインの表示素子ＬＣ２の画素電極ＰＥ２に印加される。また、これと同時に、画素アンプ１２内のソースフォロワトランジスタＱ２及びオンとされているトランジスタＱ４を通して保持容量Ｃs4の奇数ラインの負極性保持電圧が出力され、更にトランジスタＴｒ４を通して奇数ラインの表示素子ＬＣ１の画素電極ＰＥ１に印加される。従って、ハイレベルの負極性用ゲート制御信号の入力期間は表示素子ＬＣ１によりＣs4の奇数ラインの負極性保持電圧に対応した画像が表示されると同時に、表示素子ＬＣ２によりＣs2の偶数ラインの負極性保持電圧に対応した画像が表示される。
【００５８】
なお、図２において、図５（Ｃ）及び図６（Ａ）に示す配線Ｓ+のゲート制御信号がハイレベルの期間、正極性側スイッチングトランジスタＱ３がオンとなり、この期間に配線Ｂに供給される負荷特性制御信号を図５（Ｂ）に示すようにハイレベルとすると、ソースフォロワバッファがアクティブとなり、画素電極ＰＥ（PE1、PE2）が正極性保持電圧レベルに充電される。画素電極ＰＥ（PE1、PE2）の電位が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号をローレベルとし、かつ、そのとき配線Ｓ+のゲート制御信号もローレベルに切り替えると、画素電極ＰＥ（PE1、PE2）はフローティングとなり、液晶層ＬＣＭ(LCM1,LCM2)に正極性駆動電圧が保持される。
【００５９】
一方、図５（Ｄ）及び図６（Ｂ）に示す配線Ｓ-のゲート制御信号がハイレベルの期間、負極性側スイッチングトランジスタＱ４がオンとなり、この期間に配線Ｂに供給される負荷特性制御信号を図５（Ｂ）に示すようにハイレベルとすると、ソースフォロワバッファがアクティブとなり、画素電極ＰＥ(PE1、PE2)が負極性の映像信号レベルに充電される。画素電極ＰＥ(PE1、PE2)の電位が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号をローレベルとし、かつ、そのとき配線Ｓ-のゲート制御信号もローレベルに切り替えると、画素電極ＰＥ(PE1、PE2)はフローティングとなり、液晶層ＬＣＭ(LCM1,LCM2)に負極性駆動電圧が保持される。
【００６０】
以下、上記のスイッチングトランジスタＱ３及びＱ４を交互にオンとするスイッチングに同期して、配線Ｂの負荷特性制御信号によりトランジスタＱ５を間欠的にアクティブとする動作を繰り返すことで、表示素子ＬＣ(LC1,LC2)の画素電極ＰＥ(PE1,PE2)には正極性と負極性の各映像信号で交流化された駆動電圧ＶＰＥが図５（Ｅ）に示すように印加される。液晶表示素子１０は保持電荷を直接画素電極ＰＥ（PE1,PE2）に転送するのではなく、ソースフォロワバッファを介して電圧を供給する構成のため、正負極性での繰り返し充放電を行っても電荷の中和の問題はなく、電圧レベルの減衰がない駆動が実現できる。
【００６１】
また、図５（Ｆ）に示すＶcomは、液晶表示装置の対向基板に形成した共通電極ＣＥ(CE1,CE2)に印加する共通電極電圧を表している。液晶層ＬＣＭ(LCM1,LCM2)の実質的な交流駆動電圧は、この共通電極電圧Ｖcomと画素電極ＰＥ(PE1,PE2)の印加電圧との差電圧である。図５（Ｆ）に示すように、共通電極電圧Ｖcomは、画素電極電位の反転基準レベルＶcとほぼ等しい基準レベルに対して、画素極性切り替えと同期して反転されている。これにより、共通電極電圧Ｖcomと画素電極ＰＥ(PE1,PE2)の印加電圧との電位差の絶対値が常に同一となり、液晶層ＬＣＭ(LCM1,LCM2)には図５（Ｇ）に示すような直流成分の無い交流電圧ＶＬＣが印加される。このように、液晶表示素子１０では、共通電極電圧を画素電極ＰＥ(PE1,PE2)と逆相で切り替えることによって、画素電極ＰＥ(PE1,PE2)側に供給する電圧の振幅を小さくすることができるため、駆動回路側のトランジスタ耐圧や消費電力を低減できる。
【００６２】
このように、本実施の形態では、ノーマルフレームとインバートフレームの２フレーム周期で液晶表示素子１０を駆動し、ノーマルフレームでは保持容量Ｃs1及びＣs2に保持された奇数ラインの正極性保持電圧及び負極性保持電圧をodd用画素アンプ１１等を通して奇数ラインの表示素子ＬＣ１で表示すると共に、保持容量Ｃs3及びＣs4に保持された偶数ラインの正極性保持電圧及び負極性保持電圧をeven用画素アンプ１２等を通して偶数ラインの表示素子ＬＣ２で表示する。一方、インバートフレームでは、保持容量Ｃs1及びＣs2に保持された偶数ラインの正極性保持電圧及び負極性保持電圧をodd用画素アンプ１１等を通して偶数ラインの表示素子ＬＣ２で表示すると共に、保持容量Ｃs3及びＣs4に保持された奇数ラインの正極性保持電圧及び負極性保持電圧をeven用画素アンプ１２等を通して奇数ラインの表示素子ＬＣ１で表示する。
【００６３】
これにより、本実施の形態の液晶表示素子１０では、１つの表示素子ＬＣ１（ＬＣ２）に対して２種類の保持電圧転送（読み出し）経路を有することとなり、画素アンプ１１及び１２内のソースフォロワトランジスタＱ１及びＱ２のしきい値電圧Ｖthのばらつきによる表示画像に対する影響を平均化することができ、その結果、従来に比べてざらつきの少ない高品位の画像表示ができる。また、本実施の形態の液晶表示素子１０によれば、それを製造する大規模集積回路（ＬＳＩ）プロセスのＶthバラつきを許容することが可能となるので、生産性の向上とコストダウンが可能となる。
【符号の説明】
【００６４】
１０ 液晶表示素子
１１ odd用画素アンプ
１２ even用画素アンプ
１００ 液晶表示装置
１０１ シフトレジスタ回路
１０２ １ラインラッチ回路
１０３ コンパレータ
１０４ 階調カウンタ
１０５ ビデオスイッチ
１０６、２１０ 画素
１０７ タイミング発生器
１０８ 極性切り替え制御回路
１０９ 垂直ドライバ
２０１ 垂直シフトレジスタ（２ライン）
２０２ Ｄ型フリップフロップ（ＤＦＦ）
２０３ 画素制御回路
Ｓ+ 正極性用ゲート制御信号用配線
Ｓ- 負極性用ゲート制御信号用配線
Ｇ_odd 奇数ライン選択信号用配線
Ｇ_even 偶数ライン選択信号用配線
normal ノーマルフレーム信号用配線
invert インバートフレーム信号用配線
Ｄ+、Ｄ-、Ｄ1+〜Ｄm+、Ｄ1-〜Ｄm- データ線（列信号線）
Ｔｒ１、Ｔｒ２、Ｔｒ５、Ｔｒ６ 画素選択用トランジスタ
Ｔｒ３、Ｔｒ４、Ｔｒ７、Ｔｒ８、Ｑ３、Ｑ４ スイッチングトランジスタ
ＬＣ１ 奇数ラインの表示素子
ＬＣ２ 偶数ラインの表示素子
Ｑ１、Ｑ２ ソースフォロワトランジスタ
Ｑ５ 定電流負荷用トランジスタ
【技術分野】
【０００１】
本発明は液晶表示素子及び液晶表示素子の駆動方法に係り、特に保持容量に保持された正極性及び負極性の各保持電圧を交互に画素電極に印加する構成の画素を構成するアクティブマトリクス型の液晶表示素子及び液晶表示素子の駆動方法に関する。
【背景技術】
【０００２】
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ（Liquid Crystal on Silicon）型の液晶表示装置が多く用いられている。このＬＣＯＳ型の液晶表示装置は、透明電極、液晶層、マトリクス状に配置された光反射性を有する画素電極、及びシリコン基板上に液晶駆動回路が形成された液晶駆動素子などが重なった構造を有している。
【０００３】
この液晶表示装置では、アナログ映像信号を入力して液晶表示素子を駆動するため、連続して光透過率を制御でき、良好な階調特性が得られる。一方、デジタル信号処理技術の進展と共に液晶駆動素子の外部回路のデジタル化が進んでいる。それに伴い、映像信号としてデジタル信号を液晶駆動回路に入力し、液晶駆動回路側でデジタル映像信号をＤＡ変換してアナログ映像信号として液晶表示素子に供給するようにした方がシステム全体として好都合である。
【０００４】
そこで、本出願人は先に、２本のデータ線（列信号線）を一組とする複数組のデータ線と、複数本のゲート線（行走査線）との各交差部にそれぞれ画素をマトリクス状に配置し、それらの各画素においてデジタル映像信号をランプ信号を用いてＤＡ変換して得られる正極性映像信号と負極性映像信号とを２つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置を提案した（例えば、特許文献１参照）。
【０００５】
この特許文献１記載の液晶表示装置では、正極性用ビデオスイッチと負極性用ビデオスイッチとを一組とするビデオスイッチが、１ラインの複数の画素の各画素毎に組単位に設けられると共に、各組の正極性用ビデオスイッチが一組のデータ線の一方のデータ線を介して各画素に接続され、負極性用ビデオスイッチが他方のデータ線を介して各画素に接続されている。
【０００６】
また、１水平走査期間（１Ｈ）内で最小階調（黒レベル）から最大階調（白レベル）まで単調的にレベル増加する１Ｈ周期の正極性ランプ信号と、上記正極性ランプ信号に対し反転関係にあり、かつ、１Ｈ内で最小階調（黒レベル）から最大階調（白レベル）まで単調的にレベル減少する１Ｈ周期の負極性ランプ信号とを、各組の上記正極性用ビデオスイッチと負極性用ビデオスイッチにそれぞれ共通に供給する。各組の上記正極性用ビデオスイッチと負極性用ビデオスイッチとは、各水平走査期間の開始毎に同時にオンとされる。
【０００７】
そして、正極性ランプ信号及び負極性ランプ信号に同期したクロックをカウントするカウンタから最小階調の階調値から最大階調の階調値まで１Ｈ周期で値が変化する基準階調データを出力させ、その基準階調データとラインバッファにラッチされているデジタル映像信号の１ラインの画素値とをコンパレータにおいて画素単位で比較し、基準階調データと画素値とが一致した時コンパレータから出力される一致パルスによりその画素に対応する同じ組の正極性用ビデオスイッチと負極性用ビデオスイッチとを同時にオフとし、このときの正極性ランプ信号及び負極性ランプ信号の電圧をオフとされた正極性用ビデオスイッチと負極性用ビデオスイッチにデータ線を介して接続された画素に保持することでアナログ映像信号への変換が行われる。
【０００８】
各画素内の正極性用保持容量と負極性用保持容量とは、上記のビデオスイッチのオフ時の正極性ランプ信号及び負極性ランプ信号の電圧をサンプリング保持し、それらの保持電圧をそれぞれ個別に設けられたソースフォロワトランジスタ及びスイッチングトランジスタを通して交互に液晶表示素子の画素電極に印加することで液晶表示素子を交流駆動する。
【０００９】
この液晶表示装置は、画素電極に印加する電圧を２つの保持容量に１フレーム期間それぞれ保持しておくことができるので、液晶表示素子の交流駆動周波数は、垂直走査周波数によらず、画素回路での反転制御周期で自由に設定することができる。これにより、この液晶表示装置によれば、交流駆動周波数を垂直走査周波数よりも極めて高く設定でき（例えば、垂直走査周波数の数十倍のレート）、それにより従来に比べて焼き付きを防止でき、信頼性や安定性、シミなどの表示品位低下を防止でき、更にデジタルのパルス幅変調（ＰＷＭ）方式より階調を正しく表現できるなどの特長が得られる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００９−２２３２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、この液晶表示装置では、上記のような特長を有する反面、液晶表示素子である各画素内の正極性用保持容量に保持されたビデオスイッチのオフ時の正極性ランプ信号の保持電圧と、負極性用保持容量に保持されたビデオスイッチのオフ時の負極性ランプ信号の保持電圧とを、それぞれ対応して設けられた第１のソースフォロワトランジスタ及び第２のソースフォロワトランジスタを通して画素電極に交互に印加する構成であるため、第１及び第２のソースフォロワトランジスタのしきい値電圧Ｖthのばらつきに起因してざらつきのある画像を表示してしまうという課題がある。また、従来は第１及び第２のソースフォロワトランジスタのしきい値電圧Ｖthのばらつきを低減させることができなかった。
【００１２】
本発明は以上の点に鑑みなされたもので、ソースフォロワトランジスタのしきい値電圧Ｖthのばらつきを低減して高品位の画像表示を行い得る液晶表示素子及び液晶表示素子の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の目的を達成するため、本発明の液晶表示素子は、正極性用ゲート制御信号用配線、負極性用ゲート制御信号用配線、奇数ライン選択信号用配線、偶数ライン選択信号用配線、奇数フレーム信号用配線及び偶数フレーム信号用配線の少なくとも計６本からなる横信号線と、２本一組の正極性用データ線及び負極性用データ線の計２本からなる縦信号線とが交差する交差部に配置されており、
それぞれ対向する画素電極と共通電極との間に液晶層が挟持されている、縦方向に隣接する２つの第１及び第２の表示素子と、正極性用データ線を介して供給される正極性デジタル-アナログ変換電圧をサンプリングして一定期間第１の保持容量に保持すると共に、負極性用データ線を介して供給される負極性デジタル-アナログ変換電圧をサンプリングして一定期間第２の保持容量に保持する第１のサンプリング及び保持手段と、正極性用データ線を介して供給される正極性デジタル-アナログ変換電圧をサンプリングして一定期間第３の保持容量に保持すると共に、負極性用データ線を介して供給される負極性デジタル-アナログ変換電圧をサンプリングして一定期間第４の保持容量に保持する第２のサンプリング及び保持手段と、正極性用ゲート制御信号用配線及び負極性用ゲート制御信号用配線をそれぞれ介して交互に供給される正極性用ゲート制御信号及び負極性用ゲート制御信号に基づいて、第１の保持容量に保持された正極性の第１の保持電圧と第２の保持容量に保持された負極性の第２の保持電圧とを垂直走査周期より短い所定の周期で交互に切り替えて出力する第１の出力手段と、正極性用ゲート制御信号及び負極性用ゲート制御信号に基づいて、第３の保持容量に保持された正極性の第３の保持電圧と第４の保持容量に保持された負極性の第４の保持電圧とを所定の周期で交互に切り替えて出力する第２の出力手段と、奇数フレーム信号用配線及び偶数フレーム信号用配線を介して１フレーム毎に交互に供給される奇数フレーム信号及び偶数フレーム信号に基づいて、第１の出力手段から出力される第１及び第２の保持電圧を第１の表示素子に供給すると同時に、第２の出力手段から出力される第３及び第４の保持電圧を第２の表示素子に供給する第１の経路と、第１の出力手段から出力される第１及び第２の保持電圧を第２の表示素子に供給すると同時に、第２の出力手段から出力される第３及び第４の保持電圧を第１の表示素子に供給する第２の経路とを、１フレーム毎に交互に切り替える経路切り替え手段とを有することを特徴とする。
【００１４】
また、上記の目的を達成するため、本発明の液晶表示素子は、第１及び第２のサンプリング及び保持手段は、奇数フレームでは第１のサンプリング及び保持手段に奇数ラインの第１の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持すると共に、第２のサンプリング及び保持手段に偶数ラインの第２の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持し、偶数フレームでは第１のサンプリング及び保持手段に偶数ラインの第２の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持すると共に、第２のサンプリング及び保持手段に奇数ラインの第１の表示素子の位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持し、経路切り替え手段は、奇数フレームでは第１の経路を選択し、偶数フレームでは第２の経路を選択するように切り替えを行うことを特徴とする。
【００１５】
また、上記の目的を達成するため、本発明の液晶表示素子の駆動方法は、正極性用データ線を介して供給される正極性デジタル-アナログ変換電圧をサンプリングして一定期間第１の保持容量に保持すると共に、負極性用データ線を介して供給される負極性デジタル-アナログ変換電圧をサンプリングして一定期間第２の保持容量に保持する第１のサンプリング及び保持ステップと、正極性用データ線を介して供給される正極性デジタル-アナログ変換電圧をサンプリングして一定期間第３の保持容量に保持すると共に、負極性用データ線を介して供給される負極性デジタル-アナログ変換電圧をサンプリングして一定期間第４の保持容量に保持する第２のサンプリング及び保持ステップと、交互に供給される正極性用ゲート制御信号及び負極性用ゲート制御信号に基づいて、第１の保持容量に保持された正極性の第１の保持電圧と第２の保持容量に保持された負極性の第２の保持電圧とを垂直走査周期より短い所定の周期で交互に切り替えて出力する第１の出力ステップと、交互に供給される正極性用ゲート制御信号及び負極性用ゲート制御信号に基づいて、第３の保持容量に保持された正極性の第３の保持電圧と第４の保持容量に保持された負極性の第４の保持電圧とを所定の周期で交互に切り替えて出力する第２の出力ステップと、１フレーム毎に交互に供給される奇数フレーム信号及び偶数フレーム信号に基づいて、第１の出力ステップで出力される第１及び第２の保持電圧を、それぞれ対向する画素電極と共通電極との間に液晶層を挟持する構成の、縦方向に隣接する２つの第１及び第２の表示素子のうち、第１の表示素子に供給すると同時に、第２の出力ステップで出力される第３及び第４の保持電圧を第２の表示素子に供給する第１の経路と、第１の出力ステップで出力される第１及び第２の保持電圧を第２の表示素子に供給すると同時に、第２の出力ステップで出力される第３及び第４の保持電圧を第１の表示素子に供給する第２の経路とを、１フレーム毎に交互に切り替える経路切り替えステップとを含むことを特徴とする。
【００１６】
また、上記の目的を達成するため、本発明の液晶表示素子の駆動方法は、第１及び第２のサンプリング及び保持ステップは、奇数フレームでは第１のサンプリング及び保持ステップにて奇数ラインの第１の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持すると共に、第２のサンプリング及び保持ステップにて偶数ラインの第２の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持し、偶数フレームでは第１のサンプリング及び保持ステップにて偶数ラインの第２の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持すると共に、第２のサンプリング及び保持ステップにて奇数ラインの第１の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持し、経路切り替えステップは、奇数フレームでは第１の経路を選択し、偶数フレームでは第２の経路を選択するように切り替えを行うことを特徴とする。
【発明の効果】
【００１７】
本発明によれば、第１及び第２の出力手段や第１及び第２の出力ステップで用いるソースフォロワトランジスタのしきい値電圧のばらつきに起因する表示画像への影響を平均化して表示品質を向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の液晶表示素子の一実施の形態の回路系統図である。
【図２】図１中の画素アンプの一例の回路図である。
【図３】本発明の液晶表示素子を画素として有する液晶表示装置の一例の全体構成図である。
【図４】図３中の要部の一実施の形態を画素と共に示すブロック図である。
【図５】図１及び図２の液晶表示素子の動作説明用タイミングチャート（その１）である。
【図６】図１及び図２の液晶表示素子の動作説明用タイミングチャート（その２）である。
【発明を実施するための形態】
【００１９】
次に、本発明の実施の形態について図面を参照して説明する。
【００２０】
図１は、本発明になる液晶表示素子の一実施の形態の回路系統図を示す。本実施の形態の液晶表示素子は、液晶表示装置においてマトリクス状に配置された複数の画素のそれぞれを構成しており、図１はそのうちの任意の２つの画素の等価回路図でもある。
【００２１】
図１において、本実施の形態の液晶表示素子１０は、上下２つのラインの縦方向に配列された隣接する２つの画素（後述する表示素子ＬＣ１及びＬＣ２）を一組とする構成で、正極性用ゲート制御信号用配線Ｓ+、負極性用ゲート制御信号用配線Ｓ-、奇数ライン選択信号用配線Ｇ_odd、偶数ライン選択信号用配線Ｇ_even、ノーマルフレーム信号用配線normal、及びインバートフレーム信号用配線invertの計６本からなる横信号線と、２本一組の正極性用データ線（列信号線）Ｄ+及び負極性用データ線（列信号線）Ｄ-の計２本からなる縦信号線とが交差する各交差部に配置されている。配線normalを介して入力される信号は奇数フレームのフレーム信号（以下、これをノーマルフレーム信号という）であり、配線invertを介して入力される信号は偶数フレームのフレーム信号（以下、これをインバートフレーム信号という）である。
【００２２】
なお、図１には図示されていないが、ノーマルフレームであるかインバートフレームであるかを識別させるための識別フラグが外部から入力され、ノーマルフレームの時は配線Ｇ_oddの奇数ライン選択信号、配線Ｇ_evenの偶数ライン選択信号の順で１水平走査期間（１Ｈ）周期で交互に入力され、インバートフレームである時は配線Ｇ_evenの偶数ライン選択信号、配線Ｇ_oddの奇数ライン選択信号の順で１Ｈ周期で交互に入力される。
【００２３】
図１に示すように、液晶表示素子１０は、８個のトランジスタＴｒ１〜Ｔｒ８と、４個の保持容量Ｃs1〜Ｃs4と、Odd用とEven用の２個の画素アンプ１１及び１２と、２個の表示素子ＬＣ１及びＬＣ２とから構成されている。なお、ここではトランジスタＴｒ１〜Ｔｒ８はすべてＮチャンネルＭＯＳ型電界効果トランジスタとして説明するが、これに限定されるものではない。
【００２４】
トランジスタＴｒ１及びＴｒ２は、ドレインがデータ線Ｄ+、Ｄ-に接続され、ソースが第１の保持容量Ｃs1、第２の保持容量Ｃs2と、odd用画素アンプ１１にそれぞれ接続された奇数ラインの画素選択用トランジスタを構成している。一方、トランジスタＴｒ５及びＴｒ６は、ドレインがデータ線Ｄ+、Ｄ-に接続され、ソースが第３の保持容量Ｃs3、第４の保持容量Ｃs4と、even用画素アンプ１２にそれぞれ接続された偶数ラインの画素選択用トランジスタを構成している。また、第１の保持容量Ｃs1、第２の保持容量Ｃs2、トランジスタＴｒ１及びＴｒ２は本発明の第１のサンプリング及び保持手段を構成しており、第３の保持容量Ｃs3、第４の保持容量Ｃs4、トランジスタＴｒ５及びＴｒ６は本発明の第２のサンプリング及び保持手段を構成している。
【００２５】
トランジスタＴｒ３は、ドレインがodd用画素アンプ１１の出力端子に接続され、ソースが奇数ラインの表示素子ＬＣ１の画素電極ＰＥ１に接続されており、ゲートが配線normalに接続されており、ゲートに印加されるノーマルフレーム信号によりスイッチングされる奇数ラインの第１のスイッチングトランジスタを構成している。トランジスタＴｒ４は、ドレインがeven用画素アンプ１２の出力端子に接続され、ソースが奇数ラインの表示素子ＬＣ１の画素電極ＰＥ１に接続されており、ゲートが配線invertに接続されており、ゲートに印加されるインバートフレーム信号によりスイッチングされる奇数ラインの第２のスイッチングトランジスタを構成している。
【００２６】
一方、トランジスタＴｒ７は、ドレインがeven用画素アンプ１２の出力端子に接続され、ソースが偶数ラインの表示素子ＬＣ２の画素電極ＰＥ２に接続されており、ゲートが配線normalに接続されており、ゲートに印加されるノーマルフレーム信号によりスイッチングされる偶数ラインの第１のスイッチングトランジスタを構成している。トランジスタＴｒ８は、ドレインがodd用画素アンプ１１の出力端子に接続され、ソースが偶数ラインの表示素子ＬＣ２の画素電極ＰＥ２に接続されており、ゲートが配線invertに接続されており、ゲートに印加されるインバートフレーム信号によりスイッチングされる偶数ラインの第２のスイッチングトランジスタを構成している。上記のスイッチングトランジスタＴｒ３、Ｔｒ４、Ｔｒ７、及びＴｒ８は、本発明の経路切り替え手段を構成している。
【００２７】
表示素子ＬＣ１及びＬＣ２は、離間対向して配置された画素電極ＰＥ１、ＰＥ２と共通電極ＣＥ１、ＣＥ２との間に液晶層ＬＣＭ１、ＬＣＭ２を挟持した公知の液晶素子の構造とされている。また、odd用画素アンプ１１とeven用画素アンプ１２とは同一構成であり、本発明の第１及び第２の出力手段を構成している。なお、図１では表示素子ＬＣ１の共通電極をＣＥ１、表示素子ＬＣ２の共通電極をＣＥ２として便宜上、区別して図示しているが、実際には共通電極は、全ての画素において共通であり、ＣＥ１とＣＥ２は同一である。
【００２８】
図２は、画素アンプ１１（１２）の一例の回路図を示す。同図に示すように、画素アンプ１１（１２）は、保持容量Ｃs1（Ｃs3）に保持された正極性電圧がゲートに印加される第１のソースフォロワトランジスタＱ１と、保持容量Ｃs2（Ｃs4）に保持された負極性電圧がゲートに印加される第２のソースフォロワトランジスタＱ２とを有する。また、画素アンプ１１（１２）は、トランジスタＱ３〜Ｑ５を有する。トランジスタＱ３は、トランジスタＱ１のソースから出力される正極性の保持電圧を、配線Ｓ+を介してゲートに印加される正極性用ゲート制御信号によりスイッチングされてそのオン期間、出力端子outに出力する正極性用スイッチングトランジスタである。トランジスタＱ４は、トランジスタＱ２のソースから出力される負極性の保持電圧を、配線Ｓ-を介してゲートに印加される負極性用ゲート制御信号によりスイッチングされてそのオン期間、出力端子outに出力する負極性用スイッチングトランジスタである。トランジスタＱ５は、ドレインが出力端子outとトランジスタＱ３及びＱ４のドレインに接続された定電流負荷用トランジスタで、トランジスタＱ１と共に第１のソースフォロワバッファを構成し、トランジスタＱ２と共に第２のソースフォロワバッファを構成する。なお、ここではトランジスタＱ１〜Ｑ５はすべてＮチャンネルＭＯＳ型電界効果トランジスタとして説明するが、これに限定されるものではない。
【００２９】
従来は、画素アンプ１１（１２）内のソースフォロワトランジスタＱ３、Ｑ４に相当する画素内のソースフォロワトランジスタのしきい値電圧Ｖthのばらつきに起因する表示画像の品位劣化が問題となっていたが、本実施の形態では、１つの画素に対して２種類の保持電圧転送経路を持つことでソースフォロワトランジスタＱ３、Ｑ４のしきい値電圧のばらつきを平均化することで、従来の課題を解決するものである。
【００３０】
図３は、本発明になる液晶表示素子を画素として有する液晶表示装置の一例の全体構成図を示す。本発明になる液晶表示素子を備える液晶表示装置は、図３に１００で示すように、シフトレジスタ回路１０１、１ラインラッチ回路１０２、コンパレータ１０３、階調カウンタ１０４、アナログスイッチであるビデオスイッチ１０５、複数の画素１０６、タイミング発生器１０７、極性切り替え制御回路１０８、及び垂直ドライバ１０９を含む構成とされている。
【００３１】
シフトレジスタ回路１０１、１ラインラッチ回路１０２、コンパレータ１０３、及び階調カウンタ１０４は、水平ドライバ回路を構成している。なお、コンパレータ１０３は、図３では図示の簡単のために一つのブロックで示しているが、実際には各画素列毎に設けられている。ビデオスイッチ１０５は、各画素列毎に正極性用及び負極性用の２つ１組で全部でｍ組のサンプリング用ビデオスイッチＳＷ1+〜ＳＷ1-とＳＷm+〜ＳＷm-とが配置された構成であり、正極性用ビデオスイッチＳＷ1+〜ＳＷm+は、正極性用データ線Ｄ1+〜Ｄm+を介して画素１０６に接続され、負極性用ビデオスイッチＳＷ1-〜ＳＷm-は、負極性用データ線Ｄ1-〜Ｄm-を介して画素１０６に接続されている。
【００３２】
画素１０６は、図１に示した回路構成の本実施の形態の液晶表示素子１０であり、正極性用ゲート制御信号用配線Ｓ+、負極性用ゲート制御信号用配線Ｓ-、奇数ライン選択信号用配線Ｇ_odd、偶数ライン選択信号用配線Ｇ_even、ノーマルフレーム信号用配線normal、及びインバートフレーム信号用配線invertの計６本からなる横信号線と、２本一組の正極性用データ線（列信号線）Ｄ+及び負極性用データ線（列信号線）Ｄ-の計２本からなる縦信号線とが交差する各交差部に配置されている。この画素１０６のそれぞれは、図１に示した回路構成の本実施の形態の液晶表示素子１０であり、縦方向に隣接する２つの表示素子ＬＣ１及びＬＣ２を有している。つまり、図３中の一つの画素１０６には、縦方向に隣接する奇数ラインの表示素子ＬＣ１と偶数ラインの表示素子ＬＣ２が含まれている。
【００３３】
極性切り替え制御回路１０８は、タイミング発生器１０７からのタイミング信号に基づいて、配線Ｓ+に正極性用ゲート制御信号、配線Ｓ-に負極性用ゲート制御信号、配線Ｂに負荷特性制御信号をそれぞれ出力する。
【００３４】
垂直ドライバ１０９は、配線Ｇ_oddに奇数ライン選択信号を、配線Ｇ_evenに偶数ライン選択信号をそれぞれ１Ｈ周期で交互に出力すると共に、配線normalにノーマルフレーム信号を、配線invertにインバートフレーム信号をそれぞれ１フレーム周期で交互に出力する。また、垂直ドライバ１０９は、ノーマルフレームかインバートフレームかにより奇数ライン選択信号及び偶数ライン選択信号の出力順序を切り替えている。
【００３５】
図４は、垂直ドライバ１０９の一実施の形態を画素と共に示すブロック図である。図４において、垂直ドライバ１０９は、垂直シフトレジスタ２０１の２ライン出力端子毎にＤ型フリップフロップ（以下、ＤＦＦ）２０２が配置されており、また垂直シフトレジスタ２０１の出力側に画素制御回路２０３が配置された構成である。画素２１０は、図３に示した画素１０６（縦方向に隣接する奇数ラインの表示素子ＬＣ１及び偶数ラインの表示素子ＬＣ２を備える液晶表示素子１０）の１行分を示している。
【００３６】
なお、図３では図示を省略したが、図４に示す信号線２０４は垂直ドライバ１０９の外部から入力される識別用フラグの信号線で、ＤＦＦ２０２のデータ入力端子Ｄに接続されている。上記の識別用フラグは奇数番目のフレームであるノーマルフレームのとき値が「１」、偶数番目のフレームであるインバートフレームのとき値が「０」に予め決められている。また、ＤＦＦ２０２は、クロック入力端子Ｃｌに垂直シフトレジスタ２０１の初段の出力端子から最初の水平同期信号に同期した信号が入力され、その水平同期信号によりデータ入力端子Ｄに供給される識別用フラグをラッチし、識別用フラグと同じ値の信号を１フレーム期間、Ｑ出力端子から配線normalへ出力し、２値の識別用フラグと逆の値の信号を１フレーム期間、Ｑn出力端子から配線invertへ出力する。
【００３７】
画素制御回路２０３は、画素２１０（１０６）の最上位行から最下位行の方向に順番に配線Ｇ_oddに奇数ライン選択信号を、配線Ｇ_evenに偶数ライン選択信号をそれぞれ１Ｈ周期で交互に出力する。なお、画素２１０（１０６）には前述したように、正極性用ゲート制御信号、負極性用ゲート制御信号、負荷特性制御信号も供給されるが、これらは上記の奇数ライン選択信号及び偶数ライン選択信号などと同期している。
【００３８】
次に、液晶表示装置１００の概略動作について説明する。水平同期信号に同期した、複数ビットの画素データ（DATA）が時系列的に合成されたデジタル映像信号は、シフトレジスタ回路１０１で１ライン分のデータとして順次展開され、１ライン分の展開が終了した時点で、１ラインラッチ回路１０２でラッチされる。１ラインラッチ回路１０２は、シフトレジスタ回路１０１から出力される１ライン期間の画素データDATAを保持した後、各画素列のコンパレータ１０３の第１のデータ入力部に供給する。
【００３９】
階調カウンタ１０４は、水平同期信号に同期したクロックCount-CKをカウントして、階調値が１水平走査期間（１Ｈ）内で最小値から最大値まで一巡するカウント値（基準階調データ）Ｃ-outを水平走査期間毎に出力し、各画素列のコンパレータ１０３の第２のデータ入力部に供給する。コンパレータ１０３は、第１のデータ入力部の入力画素データDATAの値と第２のデータ入力部の入力基準階調データＣ-outの値（階調値）とを比較し、両者の値が一致したタイミングで一致パルスを生成して出力する。
【００４０】
ビデオスイッチ１０５を構成する正極性用及び負極性用の２つ１組のサンプリング用ビデオスイッチのうち、正極性用のサンプリング用ビデオスイッチは、入力側共通配線に図示しないランプ信号発生器から正極性用ランプ信号である基準ランプ電圧が印加される。一方、負極性用のサンプリング用ビデオスイッチは、入力側共通配線に図示しないランプ信号発生器から負極性用ランプ信号である基準ランプ電圧が印加される。上記の正極性用基準ランプ電圧は、１Ｈ内で映像の黒レベルから白レベルにレベルが単調的に増加する方向に変化する１Ｈ周期の正極性掃引信号である。一方、上記の負極性用基準ランプ電圧は、１Ｈ内で映像の黒レベルから白レベルにレベルが単調的に減少する方向に変化する１Ｈ周期の負極性掃引信号である。従って、上記の２種類の基準ランプ電圧は、所定の基準電位について反転関係となっている。
【００４１】
ｍ組のビデオスイッチ１０５は、SW-Start信号を受け、各水平走査期間の開始時点で同時にオンとなった後、対応する画素のコンパレータ１０３から一致パルスを受けた時点でオフに移行するように画素単位に開閉制御される。正極性用及び負極性用の２つ１組のサンプリング用ビデオスイッチが、上記一致パルスを受けて同時にオフした時点の２種類の基準ランプ電圧の対応レベルが同時にサンプリングされて、それぞれ正極性映像信号、負極性映像信号として、その画素列の画素データ線Di+、Di-に出力される。この時点の基準ランプ電圧レベルは、画素データDATAをデジタル−アナログ変換して得られたアナログ電圧である。
【００４２】
ｍ組のビデオスイッチ１０５は、各水平走査期間の開始毎にすべてが同時にオンとされるが、オフになるタイミング、すなわち基準ランプ電圧をサンプル・ホールドするタイミングはそのときに表示しようとする絵柄によって対応して設けられた画素毎に異なり、すべて同時の時もあれば別々のときもある。オフになる順序も固定されているわけではなく、絵柄によってその都度オフの順番は異なる。このような液晶表示装置１００では、ランプ信号を用いたＤＡ変換方式の動作により直線性が良いなどの特長がある。
【００４３】
次に、液晶表示装置１００内の画素１０６を構成する図１及び図２の液晶表示素子１０の動作について、図５及び図６のタイミングチャートと共に詳細に説明する。
【００４４】
図５（Ａ）は、垂直同期信号ＶＤを示し、図５（Ｂ）は、図１及び図２の液晶表示素子１０の画素アンプ１１及び１２内のトランジスタＱ５のゲートに印加される配線Ｂの負荷特性制御信号を示す。また、図５（Ｃ）及び図６（Ａ）は、上記液晶表示素子１０の画素アンプ１１及び１２内の正極性側保持電圧を転送するスイッチングトランジスタＱ３のゲートに印加される配線Ｓ+のゲート制御信号、図５（Ｄ）及び図６（Ｂ）は、上記液晶表示素子１０の画素アンプ１１及び１２内の負極性側保持電圧を転送するスイッチングトランジスタＱ４のゲートに印加される配線Ｓ-のゲート制御信号の各信号波形を示す。
【００４５】
ここで、ノーマルフレームの場合について説明する。この場合、画素制御回路２０３は、図６（Ｅ）に示すように配線Ｇ_oddに奇数ライン選択信号を出力した後、図６（Ｆ）に示すように配線Ｇ_evenに偶数ライン選択信号を出力することを１Ｈ周期で交互に出力する。なお、図６は、図１の液晶表示素子１０を構成する２画素（表示素子ＬＣ１及びＬＣ２）に入力される信号波形を示しており、１フレーム期間内では図６（Ｅ）、（Ｆ）に示すように、奇数ライン選択信号と偶数ライン選択信号とが１つずつ入力される。他の画素にも縦方向に隣接する２画素単位で上記の奇数ライン選択信号と偶数ライン選択信号とが順次に入力される。
【００４６】
図６（Ｅ）に示すように配線Ｇ_oddにハイレベルの奇数ライン選択信号が出力されると、図１の画素選択用トランジスタＴｒ１及びＴｒ２がそれぞれオンとなる。一方、この時は配線Ｇ_evenの偶数ライン選択信号は図６（Ｆ）に示すようにローレベルであるので、図１の画素選択用トランジスタＴｒ５及びＴｒ６は共にオフである。従って、この時は、正極性用データ線Ｄ+を介して入力された正極性用ビデオスイッチがオフの時点の奇数ラインの当該画素（すなわち、表示素子ＬＣ１に対応した位置の画素）の画素値に対応した正極性用基準ランプ電圧がトランジスタＴｒ１によりサンプリングされて第１の保持容量Ｃs1に書き込み保持されると同時に、負極性用データ線Ｄ-を介して入力された負極性用ビデオスイッチがオフの時点の奇数ラインの当該画素の画素値に対応した負極性用基準ランプ電圧がトランジスタＴｒ２によりサンプリングされて第２の保持容量Ｃs2に書き込み保持される。
【００４７】
続いて、図６（Ｆ）に示すように配線Ｇ_evenにハイレベルの偶数ライン選択信号が出力されると、図１の画素選択用トランジスタＴｒ５及びＴｒ６がそれぞれオンとなる。一方、この時は配線Ｇ_oddの奇数ライン選択信号は図６（Ｅ）に示すようにローレベルであるので、図１の画素選択用トランジスタＴｒ１及びＴｒ２は共にオフである。従って、この時は、正極性用データ線Ｄ+を介して入力された正極性用ビデオスイッチがオフの時点の偶数ラインの当該画素（すなわち、表示素子ＬＣ２に対応した位置の画素）の画素値に対応した正極性用基準ランプ電圧がトランジスタＴｒ５によりサンプリングされて第３の保持容量Ｃs3に書き込み保持されると同時に、負極性用データ線Ｄ-を介して入力された負極性用ビデオスイッチがオフの時点の偶数ラインの当該画素の画素値に対応した負極性用基準ランプ電圧がトランジスタＴｒ６によりサンプリングされて第４の保持容量Ｃs4に書き込み保持される。保持容量Ｃs1〜Ｃs4への信号電圧の保持は、次のフレームでこの液晶表示素子１０が選択されるまで継続される。なお、図６（Ｃ）は正極性用データ線Ｄ+へ出力される正極性用基準ランプ電圧の一例を示す。
【００４８】
上記の保持容量Ｃs1〜Ｃs4への信号電圧の書き込みとほぼ同時に、画素制御回路２０３は図６（Ｄ）に示すように値が「１」である識別フラグをＤＦＦ２０２でラッチし、これにより得られた信号により配線normalへハイレベルのノーマルフレーム信号を出力してトランジスタＴｒ３及びＴｒ７をそれぞれオンとする。
【００４９】
この状態で、図５（Ｃ）及び図６（Ａ）に示すように配線Ｓ+に正極性用ゲート制御信号が、また図５（Ｄ）及び図６（Ｂ）に示すように配線Ｓ-に負極性用ゲート制御信号がそれぞれ１垂直走査周期よりも短い所定の周期で交互に入力され、図２の画素アンプ１１、１２内のトランジスタＱ３及びＱ４を上記所定の周期で交互にオンとする。
【００５０】
これにより、ハイレベルの正極性用ゲート制御信号の入力期間は画素アンプ１１内のソースフォロワトランジスタＱ１及びオンとされているトランジスタＱ３を通して保持容量Ｃs1の奇数ラインの正極性保持電圧が出力され、更にトランジスタＴｒ３を通して奇数ラインの表示素子ＬＣ１の画素電極ＰＥ１に印加される。また、これと同時に、画素アンプ１２内のソースフォロワトランジスタＱ１及びオンとされているトランジスタＱ３を通して保持容量Ｃs3の偶数ラインの正極性保持電圧が出力され、更にトランジスタＴｒ７を通して偶数ラインの表示素子ＬＣ２の画素電極ＰＥ２に印加される。従って、ハイレベルの正極性用ゲート制御信号の入力期間は表示素子ＬＣ１によりＣs1の奇数ラインの正極性保持電圧に対応した画像が表示されると同時に、表示素子ＬＣ２によりＣs3の偶数ラインの正極性保持電圧に対応した画像が表示される。
【００５１】
続くハイレベルの負極性用ゲート制御信号の入力期間は画素アンプ１１内のソースフォロワトランジスタＱ２及びオンとされているトランジスタＱ４を通して保持容量Ｃs2の奇数ラインの負極性保持電圧が出力され、更にトランジスタＴｒ３を通して奇数ラインの表示素子ＬＣ１の画素電極ＰＥ１に印加される。また、これと同時に、画素アンプ１２内のソースフォロワトランジスタＱ２及びオンとされているトランジスタＱ４を通して保持容量Ｃs4の偶数ラインの負極性保持電圧が出力され、更にトランジスタＴｒ７を通して偶数ラインの表示素子ＬＣ２の画素電極ＰＥ２に印加される。従って、ハイレベルの負極性用ゲート制御信号の入力期間は表示素子ＬＣ１によりＣs2の奇数ラインの負極性保持電圧に対応した画像が表示されると同時に、表示素子ＬＣ２によりＣs4の偶数ラインの負極性保持電圧に対応した画像が表示される。
【００５２】
次に、インバートフレームの場合について説明する。この場合、画素制御回路２０３は、図６（Ｆ）に示すように配線Ｇ_evenに偶数ライン選択信号を出力した後、図６（Ｅ）に示すように配線Ｇ_oddに奇数ライン選択信号を出力することを１Ｈ周期で交互に出力する。前述したノーマルフレームと同様に、図６（Ｆ）に示すように配線Ｇ_evenにハイレベルの偶数ライン選択信号が出力されると、図１の画素選択用トランジスタＴｒ５及びＴｒ６がそれぞれオンとなり、正極性用データ線Ｄ+を介して入力された正極性用ビデオスイッチがオフの時点の奇数ラインの当該画素（すなわち、表示素子ＬＣ１に対応した位置の画素）の画素値に対応した正極性用基準ランプ電圧がトランジスタＴｒ５によりサンプリングされて第３の保持容量Ｃs3に書き込み保持されると同時に、負極性用データ線Ｄ-を介して入力された負極性用ビデオスイッチがオフの時点の奇数ラインの当該画素の画素値に対応した負極性用基準ランプ電圧がトランジスタＴｒ６によりサンプリングされて第４の保持容量Ｃs4に書き込み保持される。
【００５３】
続いて、配線Ｇ_oddにハイレベルの奇数ライン選択信号が出力されると、図１の画素選択用トランジスタＴｒ１及びＴｒ２がそれぞれオンとなり、正極性データ線Ｄ+を介して入力された正極性用ビデオスイッチがオフの時点の偶数ラインの当該画素（すなわち、表示素子ＬＣ２に対応した位置の画素）の画素値に対応した正極性用基準ランプ電圧がトランジスタＴｒ１によりサンプリングされて第１の保持容量Ｃs1に書き込み保持されると同時に、負極性用データ線Ｄ-を介して入力された負極性用ビデオスイッチがオフの時点の偶数ラインの当該画素の画素値に対応した負極性用基準ランプ電圧がトランジスタＴｒ２によりサンプリングされて第２の保持容量Ｃs2に書き込み保持される。保持容量Ｃs1〜Ｃs4への信号電圧の保持は、次のフレームでこの液晶表示素子１０が選択されるまで継続される。
【００５４】
上記の保持容量Ｃs1〜Ｃs4への信号電圧の書き込みとほぼ同時に、画素制御回路２０３は図６（Ｄ）に示すように値が「０」である識別フラグをＤＦＦ２０２でラッチし、これにより得られた信号により配線invertへハイレベルのインバートフレーム信号を出力してトランジスタＴｒ４及びＴｒ８をそれぞれオンとする。
【００５５】
この状態で、図５（Ｃ）及び図６（Ａ）に示すように配線Ｓ+に正極性用ゲート制御信号が、また図５（Ｄ）及び図６（Ｂ）に示すように配線Ｓ-に負極性用ゲート制御信号がそれぞれ１垂直走査周期よりも短い所定の周期で交互に入力され、図２の画素アンプ１１、１２内のトランジスタＱ３及びＱ４を上記所定の周期で交互にオンとする。
【００５６】
これにより、ハイレベルの正極性用ゲート制御信号の入力期間は画素アンプ１１内のソースフォロワトランジスタＱ１及びオンとされているトランジスタＱ３を通して保持容量Ｃs1の偶数ラインの正極性保持電圧が出力され、更にトランジスタＴｒ８を通して偶数ラインの表示素子ＬＣ２の画素電極ＰＥ２に印加される。また、これと同時に、画素アンプ１２内のソースフォロワトランジスタＱ１及びオンとされているトランジスタＱ３を通して保持容量Ｃs3の奇数ラインの正極性保持電圧が出力され、更にトランジスタＴｒ４を通して奇数ラインの表示素子ＬＣ１の画素電極ＰＥ１に印加される。従って、ハイレベルの正極性用ゲート制御信号の入力期間は表示素子ＬＣ１により保持容量Ｃs3の奇数ラインの正極性保持電圧に対応した画像が表示されると同時に、表示素子ＬＣ２により保持容量Ｃs1の偶数ラインの正極性保持電圧に対応した画像が表示される。
【００５７】
続くハイレベルの負極性用ゲート制御信号の入力期間は画素アンプ１１内のソースフォロワトランジスタＱ２及びオンとされているトランジスタＱ４を通して保持容量Ｃs2の偶数ラインの負極性保持電圧が出力され、更にトランジスタＴｒ８を通して偶数ラインの表示素子ＬＣ２の画素電極ＰＥ２に印加される。また、これと同時に、画素アンプ１２内のソースフォロワトランジスタＱ２及びオンとされているトランジスタＱ４を通して保持容量Ｃs4の奇数ラインの負極性保持電圧が出力され、更にトランジスタＴｒ４を通して奇数ラインの表示素子ＬＣ１の画素電極ＰＥ１に印加される。従って、ハイレベルの負極性用ゲート制御信号の入力期間は表示素子ＬＣ１によりＣs4の奇数ラインの負極性保持電圧に対応した画像が表示されると同時に、表示素子ＬＣ２によりＣs2の偶数ラインの負極性保持電圧に対応した画像が表示される。
【００５８】
なお、図２において、図５（Ｃ）及び図６（Ａ）に示す配線Ｓ+のゲート制御信号がハイレベルの期間、正極性側スイッチングトランジスタＱ３がオンとなり、この期間に配線Ｂに供給される負荷特性制御信号を図５（Ｂ）に示すようにハイレベルとすると、ソースフォロワバッファがアクティブとなり、画素電極ＰＥ（PE1、PE2）が正極性保持電圧レベルに充電される。画素電極ＰＥ（PE1、PE2）の電位が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号をローレベルとし、かつ、そのとき配線Ｓ+のゲート制御信号もローレベルに切り替えると、画素電極ＰＥ（PE1、PE2）はフローティングとなり、液晶層ＬＣＭ(LCM1,LCM2)に正極性駆動電圧が保持される。
【００５９】
一方、図５（Ｄ）及び図６（Ｂ）に示す配線Ｓ-のゲート制御信号がハイレベルの期間、負極性側スイッチングトランジスタＱ４がオンとなり、この期間に配線Ｂに供給される負荷特性制御信号を図５（Ｂ）に示すようにハイレベルとすると、ソースフォロワバッファがアクティブとなり、画素電極ＰＥ(PE1、PE2)が負極性の映像信号レベルに充電される。画素電極ＰＥ(PE1、PE2)の電位が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号をローレベルとし、かつ、そのとき配線Ｓ-のゲート制御信号もローレベルに切り替えると、画素電極ＰＥ(PE1、PE2)はフローティングとなり、液晶層ＬＣＭ(LCM1,LCM2)に負極性駆動電圧が保持される。
【００６０】
以下、上記のスイッチングトランジスタＱ３及びＱ４を交互にオンとするスイッチングに同期して、配線Ｂの負荷特性制御信号によりトランジスタＱ５を間欠的にアクティブとする動作を繰り返すことで、表示素子ＬＣ(LC1,LC2)の画素電極ＰＥ(PE1,PE2)には正極性と負極性の各映像信号で交流化された駆動電圧ＶＰＥが図５（Ｅ）に示すように印加される。液晶表示素子１０は保持電荷を直接画素電極ＰＥ（PE1,PE2）に転送するのではなく、ソースフォロワバッファを介して電圧を供給する構成のため、正負極性での繰り返し充放電を行っても電荷の中和の問題はなく、電圧レベルの減衰がない駆動が実現できる。
【００６１】
また、図５（Ｆ）に示すＶcomは、液晶表示装置の対向基板に形成した共通電極ＣＥ(CE1,CE2)に印加する共通電極電圧を表している。液晶層ＬＣＭ(LCM1,LCM2)の実質的な交流駆動電圧は、この共通電極電圧Ｖcomと画素電極ＰＥ(PE1,PE2)の印加電圧との差電圧である。図５（Ｆ）に示すように、共通電極電圧Ｖcomは、画素電極電位の反転基準レベルＶcとほぼ等しい基準レベルに対して、画素極性切り替えと同期して反転されている。これにより、共通電極電圧Ｖcomと画素電極ＰＥ(PE1,PE2)の印加電圧との電位差の絶対値が常に同一となり、液晶層ＬＣＭ(LCM1,LCM2)には図５（Ｇ）に示すような直流成分の無い交流電圧ＶＬＣが印加される。このように、液晶表示素子１０では、共通電極電圧を画素電極ＰＥ(PE1,PE2)と逆相で切り替えることによって、画素電極ＰＥ(PE1,PE2)側に供給する電圧の振幅を小さくすることができるため、駆動回路側のトランジスタ耐圧や消費電力を低減できる。
【００６２】
このように、本実施の形態では、ノーマルフレームとインバートフレームの２フレーム周期で液晶表示素子１０を駆動し、ノーマルフレームでは保持容量Ｃs1及びＣs2に保持された奇数ラインの正極性保持電圧及び負極性保持電圧をodd用画素アンプ１１等を通して奇数ラインの表示素子ＬＣ１で表示すると共に、保持容量Ｃs3及びＣs4に保持された偶数ラインの正極性保持電圧及び負極性保持電圧をeven用画素アンプ１２等を通して偶数ラインの表示素子ＬＣ２で表示する。一方、インバートフレームでは、保持容量Ｃs1及びＣs2に保持された偶数ラインの正極性保持電圧及び負極性保持電圧をodd用画素アンプ１１等を通して偶数ラインの表示素子ＬＣ２で表示すると共に、保持容量Ｃs3及びＣs4に保持された奇数ラインの正極性保持電圧及び負極性保持電圧をeven用画素アンプ１２等を通して奇数ラインの表示素子ＬＣ１で表示する。
【００６３】
これにより、本実施の形態の液晶表示素子１０では、１つの表示素子ＬＣ１（ＬＣ２）に対して２種類の保持電圧転送（読み出し）経路を有することとなり、画素アンプ１１及び１２内のソースフォロワトランジスタＱ１及びＱ２のしきい値電圧Ｖthのばらつきによる表示画像に対する影響を平均化することができ、その結果、従来に比べてざらつきの少ない高品位の画像表示ができる。また、本実施の形態の液晶表示素子１０によれば、それを製造する大規模集積回路（ＬＳＩ）プロセスのＶthバラつきを許容することが可能となるので、生産性の向上とコストダウンが可能となる。
【符号の説明】
【００６４】
１０ 液晶表示素子
１１ odd用画素アンプ
１２ even用画素アンプ
１００ 液晶表示装置
１０１ シフトレジスタ回路
１０２ １ラインラッチ回路
１０３ コンパレータ
１０４ 階調カウンタ
１０５ ビデオスイッチ
１０６、２１０ 画素
１０７ タイミング発生器
１０８ 極性切り替え制御回路
１０９ 垂直ドライバ
２０１ 垂直シフトレジスタ（２ライン）
２０２ Ｄ型フリップフロップ（ＤＦＦ）
２０３ 画素制御回路
Ｓ+ 正極性用ゲート制御信号用配線
Ｓ- 負極性用ゲート制御信号用配線
Ｇ_odd 奇数ライン選択信号用配線
Ｇ_even 偶数ライン選択信号用配線
normal ノーマルフレーム信号用配線
invert インバートフレーム信号用配線
Ｄ+、Ｄ-、Ｄ1+〜Ｄm+、Ｄ1-〜Ｄm- データ線（列信号線）
Ｔｒ１、Ｔｒ２、Ｔｒ５、Ｔｒ６ 画素選択用トランジスタ
Ｔｒ３、Ｔｒ４、Ｔｒ７、Ｔｒ８、Ｑ３、Ｑ４ スイッチングトランジスタ
ＬＣ１ 奇数ラインの表示素子
ＬＣ２ 偶数ラインの表示素子
Ｑ１、Ｑ２ ソースフォロワトランジスタ
Ｑ５ 定電流負荷用トランジスタ
【特許請求の範囲】
【請求項１】
正極性用ゲート制御信号用配線、負極性用ゲート制御信号用配線、奇数ライン選択信号用配線、偶数ライン選択信号用配線、奇数フレーム信号用配線及び偶数フレーム信号用配線の少なくとも計６本からなる横信号線と、２本一組の正極性用データ線及び負極性用データ線の計２本からなる縦信号線とが交差する交差部に配置されており、
それぞれ対向する画素電極と共通電極との間に液晶層が挟持されている、縦方向に隣接する２つの第１及び第２の表示素子と、
前記正極性用データ線を介して供給される正極性デジタル-アナログ変換電圧をサンプリングして一定期間第１の保持容量に保持すると共に、前記負極性用データ線を介して供給される負極性デジタル-アナログ変換電圧をサンプリングして前記一定期間第２の保持容量に保持する第１のサンプリング及び保持手段と、
前記正極性用データ線を介して供給される正極性デジタル-アナログ変換電圧をサンプリングして前記一定期間第３の保持容量に保持すると共に、前記負極性用データ線を介して供給される負極性デジタル-アナログ変換電圧をサンプリングして前記一定期間第４の保持容量に保持する第２のサンプリング及び保持手段と、
前記正極性用ゲート制御信号用配線及び前記負極性用ゲート制御信号用配線をそれぞれ介して交互に供給される正極性用ゲート制御信号及び負極性用ゲート制御信号に基づいて、前記第１の保持容量に保持された正極性の第１の保持電圧と前記第２の保持容量に保持された負極性の第２の保持電圧とを垂直走査周期より短い所定の周期で交互に切り替えて出力する第１の出力手段と、
前記正極性用ゲート制御信号及び前記負極性用ゲート制御信号に基づいて、前記第３の保持容量に保持された正極性の第３の保持電圧と前記第４の保持容量に保持された負極性の第４の保持電圧とを前記所定の周期で交互に切り替えて出力する第２の出力手段と、
前記奇数フレーム信号用配線及び前記偶数フレーム信号用配線を介して１フレーム毎に交互に供給される奇数フレーム信号及び偶数フレーム信号に基づいて、前記第１の出力手段から出力される前記第１及び第２の保持電圧を前記第１の表示素子に供給すると同時に、前記第２の出力手段から出力される前記第３及び第４の保持電圧を前記第２の表示素子に供給する第１の経路と、前記第１の出力手段から出力される前記第１及び第２の保持電圧を前記第２の表示素子に供給すると同時に、前記第２の出力手段から出力される前記第３及び第４の保持電圧を前記第１の表示素子に供給する第２の経路とを、１フレーム毎に交互に切り替える経路切り替え手段と
を有することを特徴とする液晶表示素子。
【請求項２】
前記第１及び第２のサンプリング及び保持手段は、奇数フレームでは前記第１のサンプリング及び保持手段に奇数ラインの前記第１の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持すると共に、前記第２のサンプリング及び保持手段に偶数ラインの前記第２の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持し、偶数フレームでは前記第１のサンプリング及び保持手段に偶数ラインの前記第２の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持すると共に、前記第２のサンプリング及び保持手段に奇数ラインの前記第１の表示素子の位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持し、
前記経路切り替え手段は、奇数フレームでは前記第１の経路を選択し、偶数フレームでは前記第２の経路を選択するように切り替えを行うことを特徴とする請求項１記載の液晶表示素子。
【請求項３】
正極性用データ線を介して供給される正極性デジタル-アナログ変換電圧をサンプリングして一定期間第１の保持容量に保持すると共に、負極性用データ線を介して供給される負極性デジタル-アナログ変換電圧をサンプリングして前記一定期間第２の保持容量に保持する第１のサンプリング及び保持ステップと、
前記正極性用データ線を介して供給される正極性デジタル-アナログ変換電圧をサンプリングして前記一定期間第３の保持容量に保持すると共に、前記負極性用データ線を介して供給される負極性デジタル-アナログ変換電圧をサンプリングして前記一定期間第４の保持容量に保持する第２のサンプリング及び保持ステップと、
交互に供給される正極性用ゲート制御信号及び負極性用ゲート制御信号に基づいて、前記第１の保持容量に保持された正極性の第１の保持電圧と前記第２の保持容量に保持された負極性の第２の保持電圧とを垂直走査周期より短い所定の周期で交互に切り替えて出力する第１の出力ステップと、
交互に供給される前記正極性用ゲート制御信号及び前記負極性用ゲート制御信号に基づいて、前記第３の保持容量に保持された正極性の第３の保持電圧と前記第４の保持容量に保持された負極性の第４の保持電圧とを前記所定の周期で交互に切り替えて出力する第２の出力ステップと、
１フレーム毎に交互に供給される奇数フレーム信号及び偶数フレーム信号に基づいて、前記第１の出力ステップで出力される前記第１及び第２の保持電圧を、それぞれ対向する画素電極と共通電極との間に液晶層を挟持する構成の、縦方向に隣接する２つの第１及び第２の表示素子のうち、前記第１の表示素子に供給すると同時に、前記第２の出力ステップで出力される前記第３及び第４の保持電圧を前記第２の表示素子に供給する第１の経路と、前記第１の出力ステップで出力される前記第１及び第２の保持電圧を前記第２の表示素子に供給すると同時に、前記第２の出力ステップで出力される前記第３及び第４の保持電圧を前記第１の表示素子に供給する第２の経路とを、１フレーム毎に交互に切り替える経路切り替えステップと
を含むことを特徴とする液晶表示素子の駆動方法。
【請求項４】
前記第１及び第２のサンプリング及び保持ステップは、奇数フレームでは前記第１のサンプリング及び保持ステップにて奇数ラインの前記第１の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持すると共に、前記第２のサンプリング及び保持ステップにて偶数ラインの前記第２の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持し、偶数フレームでは前記第１のサンプリング及び保持ステップにて偶数ラインの前記第２の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持すると共に、前記第２のサンプリング及び保持ステップにて奇数ラインの前記第１の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持し、
前記経路切り替えステップは、奇数フレームでは前記第１の経路を選択し、偶数フレームでは前記第２の経路を選択するように切り替えを行うことを特徴とする請求項３記載の液晶表示素子の駆動方法。
【請求項１】
正極性用ゲート制御信号用配線、負極性用ゲート制御信号用配線、奇数ライン選択信号用配線、偶数ライン選択信号用配線、奇数フレーム信号用配線及び偶数フレーム信号用配線の少なくとも計６本からなる横信号線と、２本一組の正極性用データ線及び負極性用データ線の計２本からなる縦信号線とが交差する交差部に配置されており、
それぞれ対向する画素電極と共通電極との間に液晶層が挟持されている、縦方向に隣接する２つの第１及び第２の表示素子と、
前記正極性用データ線を介して供給される正極性デジタル-アナログ変換電圧をサンプリングして一定期間第１の保持容量に保持すると共に、前記負極性用データ線を介して供給される負極性デジタル-アナログ変換電圧をサンプリングして前記一定期間第２の保持容量に保持する第１のサンプリング及び保持手段と、
前記正極性用データ線を介して供給される正極性デジタル-アナログ変換電圧をサンプリングして前記一定期間第３の保持容量に保持すると共に、前記負極性用データ線を介して供給される負極性デジタル-アナログ変換電圧をサンプリングして前記一定期間第４の保持容量に保持する第２のサンプリング及び保持手段と、
前記正極性用ゲート制御信号用配線及び前記負極性用ゲート制御信号用配線をそれぞれ介して交互に供給される正極性用ゲート制御信号及び負極性用ゲート制御信号に基づいて、前記第１の保持容量に保持された正極性の第１の保持電圧と前記第２の保持容量に保持された負極性の第２の保持電圧とを垂直走査周期より短い所定の周期で交互に切り替えて出力する第１の出力手段と、
前記正極性用ゲート制御信号及び前記負極性用ゲート制御信号に基づいて、前記第３の保持容量に保持された正極性の第３の保持電圧と前記第４の保持容量に保持された負極性の第４の保持電圧とを前記所定の周期で交互に切り替えて出力する第２の出力手段と、
前記奇数フレーム信号用配線及び前記偶数フレーム信号用配線を介して１フレーム毎に交互に供給される奇数フレーム信号及び偶数フレーム信号に基づいて、前記第１の出力手段から出力される前記第１及び第２の保持電圧を前記第１の表示素子に供給すると同時に、前記第２の出力手段から出力される前記第３及び第４の保持電圧を前記第２の表示素子に供給する第１の経路と、前記第１の出力手段から出力される前記第１及び第２の保持電圧を前記第２の表示素子に供給すると同時に、前記第２の出力手段から出力される前記第３及び第４の保持電圧を前記第１の表示素子に供給する第２の経路とを、１フレーム毎に交互に切り替える経路切り替え手段と
を有することを特徴とする液晶表示素子。
【請求項２】
前記第１及び第２のサンプリング及び保持手段は、奇数フレームでは前記第１のサンプリング及び保持手段に奇数ラインの前記第１の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持すると共に、前記第２のサンプリング及び保持手段に偶数ラインの前記第２の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持し、偶数フレームでは前記第１のサンプリング及び保持手段に偶数ラインの前記第２の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持すると共に、前記第２のサンプリング及び保持手段に奇数ラインの前記第１の表示素子の位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持し、
前記経路切り替え手段は、奇数フレームでは前記第１の経路を選択し、偶数フレームでは前記第２の経路を選択するように切り替えを行うことを特徴とする請求項１記載の液晶表示素子。
【請求項３】
正極性用データ線を介して供給される正極性デジタル-アナログ変換電圧をサンプリングして一定期間第１の保持容量に保持すると共に、負極性用データ線を介して供給される負極性デジタル-アナログ変換電圧をサンプリングして前記一定期間第２の保持容量に保持する第１のサンプリング及び保持ステップと、
前記正極性用データ線を介して供給される正極性デジタル-アナログ変換電圧をサンプリングして前記一定期間第３の保持容量に保持すると共に、前記負極性用データ線を介して供給される負極性デジタル-アナログ変換電圧をサンプリングして前記一定期間第４の保持容量に保持する第２のサンプリング及び保持ステップと、
交互に供給される正極性用ゲート制御信号及び負極性用ゲート制御信号に基づいて、前記第１の保持容量に保持された正極性の第１の保持電圧と前記第２の保持容量に保持された負極性の第２の保持電圧とを垂直走査周期より短い所定の周期で交互に切り替えて出力する第１の出力ステップと、
交互に供給される前記正極性用ゲート制御信号及び前記負極性用ゲート制御信号に基づいて、前記第３の保持容量に保持された正極性の第３の保持電圧と前記第４の保持容量に保持された負極性の第４の保持電圧とを前記所定の周期で交互に切り替えて出力する第２の出力ステップと、
１フレーム毎に交互に供給される奇数フレーム信号及び偶数フレーム信号に基づいて、前記第１の出力ステップで出力される前記第１及び第２の保持電圧を、それぞれ対向する画素電極と共通電極との間に液晶層を挟持する構成の、縦方向に隣接する２つの第１及び第２の表示素子のうち、前記第１の表示素子に供給すると同時に、前記第２の出力ステップで出力される前記第３及び第４の保持電圧を前記第２の表示素子に供給する第１の経路と、前記第１の出力ステップで出力される前記第１及び第２の保持電圧を前記第２の表示素子に供給すると同時に、前記第２の出力ステップで出力される前記第３及び第４の保持電圧を前記第１の表示素子に供給する第２の経路とを、１フレーム毎に交互に切り替える経路切り替えステップと
を含むことを特徴とする液晶表示素子の駆動方法。
【請求項４】
前記第１及び第２のサンプリング及び保持ステップは、奇数フレームでは前記第１のサンプリング及び保持ステップにて奇数ラインの前記第１の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持すると共に、前記第２のサンプリング及び保持ステップにて偶数ラインの前記第２の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持し、偶数フレームでは前記第１のサンプリング及び保持ステップにて偶数ラインの前記第２の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持すると共に、前記第２のサンプリング及び保持ステップにて奇数ラインの前記第１の表示素子に対応した位置の画素の値のデジタル-アナログ変換電圧をサンプリング保持し、
前記経路切り替えステップは、奇数フレームでは前記第１の経路を選択し、偶数フレームでは前記第２の経路を選択するように切り替えを行うことを特徴とする請求項３記載の液晶表示素子の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−１９８３６２（Ｐ２０１２−１９８３６２Ａ）
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願番号】特願２０１１−６２０２９（Ｐ２０１１−６２０２９）
【出願日】平成２３年３月２２日（２０１１．３．２２）
【出願人】（３０８０３６４０２）株式会社ＪＶＣケンウッド (1,152)
【Ｆターム（参考）】
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願日】平成２３年３月２２日（２０１１．３．２２）
【出願人】（３０８０３６４０２）株式会社ＪＶＣケンウッド (1,152)
【Ｆターム（参考）】
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