無線受信機
【課題】 DCオフセットを短時間で収束させ、尚且つ、受信特性の劣化が従来よりも少ない無線受信機を提供する。
【解決手段】 無線受信機100は、受信された無線信号をベースバンド信号へ復調する復調器30と、ベースバンド信号を増幅する第1の増幅器40と、波形整形されたベースバンド信号を増幅する第2の増幅器80と、第1の増幅器で増幅されるベースバンド信号のDCオフセット成分を除去する第1のDCオフセットキャンセラ50と、第2の増幅器で増幅されるベースバンド信号のDCオフセット成分を除去する第2のDCオフセットキャンセラ90と、第2の増幅器で増幅された信号をデジタル変換するA/D変換器95と、第1のDCオフセットキャンセラの動作を無効にすることができ、尚かつ、第2のDCオフセットキャンセラの時定数を変更することができる制御部70とを備えている。
【解決手段】 無線受信機100は、受信された無線信号をベースバンド信号へ復調する復調器30と、ベースバンド信号を増幅する第1の増幅器40と、波形整形されたベースバンド信号を増幅する第2の増幅器80と、第1の増幅器で増幅されるベースバンド信号のDCオフセット成分を除去する第1のDCオフセットキャンセラ50と、第2の増幅器で増幅されるベースバンド信号のDCオフセット成分を除去する第2のDCオフセットキャンセラ90と、第2の増幅器で増幅された信号をデジタル変換するA/D変換器95と、第1のDCオフセットキャンセラの動作を無効にすることができ、尚かつ、第2のDCオフセットキャンセラの時定数を変更することができる制御部70とを備えている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、無線受信機に関し、例えば、パケットにより信号を受信する無線受信機に関する
【背景技術】
【0002】
無線受信機の小型化および低コスト化の要求に応じてダイレクトコンバージョン受信方式が開発された。ダイレクトコンバージョン受信方式は、受信した信号をベースバンド信号に直接変換する方式である。
【0003】
ダイレクトコンバージョン受信方式では、DC(Direct Current)オフセットによる受信性能の劣化が問題となる。このDCオフセットを抑制するために、フィードバック型DCオフセットキャンセラを可変利得増幅器(VGA(Variable Gain Amplifier))に組み合わせるという技術がしばしば採用される。DCオフセットをさらに充分に除去するためには、VGAを2段に分割し、各VGAに対してDCオフセットキャンセラを組み合わせる場合もある。
【0004】
DCオフセットキャンセラは、直流電流(DC)を阻止する機能を果たすためにハイパスフィルタの特性を必然的に備えている。これは、VGAの利得が切り替えられたときに、DCオフセットキャンセラを通過する信号に過渡応答が重畳することを意味する。過渡応答は、自動利得制御(AGC(Automatic Gain Controller))によって収束し得る。しかし、IEEE802.11aでは、パケットのヘッダ部分うちショートプリアンブルを受信する時間(例えば、4マイクロ秒)以内に自動利得制御(AGC)を終了させなければならないと規定されている。よって、過渡応答の収束時間が長いと、AGCがIEEE802.11aで規定された期間内に終了しないという問題が生じる。
【0005】
そこで、DCオフセットキャンセラのカットオフ周波数を高くすることによって、過渡応答を小さくすることが考えられる。しかし、カットオフ周波数を高く設定すると、受信信号の一部の周波数帯域も除去される。これは、受信特性が劣化することを意味する。特に、VGAを2段に分割している場合には、複数のDCオフセットキャンセラによって受信信号の特定周波数がカットオフされるので、受信特性の劣化が著しい。このように、VGAの利得切替え時の過渡応答の収束時間と受信特性とは、トレードオフの関係を有する。
【特許文献1】特開2003−224488号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
特許文献1には、DCオフセットキャンセラの時定数を一時的に変更する手法が記載されている。しかし、一時的にカットオフ周波数を高くすると、DCオフセットが収束するまで受信信号を復調することが困難になる。特に、VGAを2段に分割している場合には、受信信号が著しく劣化するので、受信信号の復調がさらに困難になる。
【0007】
IEEE802.11aに規定されたパケット通信方式においては、データだけでなく、パケットのヘッダ部分の復調も行う必要がある。従って、ヘッダ部分の復調を行うためには、カットオフ周波数は低い方が好ましい。
【0008】
また、IEEE802.11aでは64QAMなどの多値変調方式が採用されている。多値変調方式では、数mV程度の僅かなDC成分が深刻な受信特性の劣化をもたらす場合がある。
【0009】
そこで、DCオフセットを短時間で収束させ、尚且つ、受信特性の劣化が従来よりも少ない無線受信機を提供する。
【課題を解決するための手段】
【0010】
本発明に係る実施形態に従った無線受信機は、受信された無線信号をベースバンド信号へ復調する復調器と、前記ベースバンド信号を増幅する第1の増幅器と、波形整形された前記ベースバンド信号を増幅する第2の増幅器と、前記第1の増幅器で増幅される前記ベースバンド信号のDCオフセット成分を除去する第1のDCオフセットキャンセラと、前記第2の増幅器で増幅される前記ベースバンド信号のDCオフセット成分を除去する第2のDCオフセットキャンセラと、前記第2の増幅器で増幅された信号をデジタル変換するA/D変換器と、前記第1のDCオフセットキャンセラの動作を無効にすることができ、尚かつ、前記第2のDCオフセットキャンセラの時定数を変更することができる制御部とを備えている。
【0011】
本発明に係る他の実施形態に従った無線受信機は、受信された無線信号をベースバンド信号へ復調する復調器と、前記ベースバンド信号を増幅する第1の増幅器と、波形整形された前記ベースバンド信号を増幅する第2の増幅器と、前記第1の増幅器で増幅された前記ベースバンド信号のDCオフセット成分を除去する第1のDCオフセットキャンセラと、前記第2の増幅器で増幅された前記ベースバンド信号の或る周波数帯域をカットすることができるAC結合部と、前記AC結合部を通過した前記ベースバンド信号をデジタル変換するA/D変換器と、前記AC結合部の時定数を変更する制御部とを備えている。
【0012】
本発明に係るさらに他の実施形態に従った無線受信機は、受信された無線信号をベースバンド信号へ復調する復調器と、前記ベースバンド信号を増幅する第1の増幅器と、波形整形された前記ベースバンド信号を増幅する第2の増幅器と、前記第1の増幅器で増幅された前記ベースバンド信号のDCオフセット成分を除去する第1のDCオフセットキャンセラと、前記AC結合部を通過した前記ベースバンド信号をデジタル変換し、入力インピーダンスが可変であるA/D変換器と、前記第2の増幅器と前記A/D変換器との間に接続されたキャパシタと、前記A/D変換器の入力インピーダンスを変更する制御部とを備えている。
【発明の効果】
【0013】
本発明による無線受信機は、DCオフセットを短時間で収束させ、尚且つ、受信特性の劣化が従来よりも少ない。
【発明を実施するための最良の形態】
【0014】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【0015】
(第1の実施形態)
図1は、本発明に係る実施形態に従った無線受信機(以下、単に、受信機ともいう)100のブロック図である。受信機100は、ダイレクトコンバージョン受信方式を採用した受信機である。受信機100は、アンテナ10、低雑音増幅器(LNA(Low Noise Amplifier))20、直交復調器(QDEM)30、第1の増幅器として可変利得増幅器(VGA)40、第1のDCオフセットキャンセラとして帯域固定DCオフセットキャンセラ50、ベースバンドローパスフィルタ(LPF)60、AGC制御部70、第2の増幅器として可変利得増幅器(VGA)80、第2のDCオフセットキャンセラとして帯域可変DCオフセットキャンセラ90(以下、単に、DCオフセットキャンセラ90ともいう)およびA/D変換器(ADC(Analogue-Digital Converter))95を備えている。
【0016】
アンテナ10で受信された高周波(RF)無線信号は、LNA20において増幅される。QDEM30が、この増幅された信号をIチャネルおよびQチャネルの直交ベースバンド信号に直接周波数変換する。QDEM30、VGA40、DCオフセットキャンセラ50、LPF60、AGC制御部70、VGA80、DCオフセットキャンセラ90およびADC95は、IチャネルおよびQチャネルのそれぞれに対応して設けられている。以下、Iチャネルに関する構成および動作を説明する。Qチャネルに関する構成は、Iチャネルのそれと同様であるので説明を省略する。
【0017】
VGA40は、これらの直交ベースバンド信号を増幅する。DCオフセットキャンセラ50は、VGA40に対して並列に接続されており、VGA40の出力をVGA40の入力へフィードバックする。これにより、DCオフセットキャンセラ50は、VGA40で増幅されるベースバンド信号のDCオフセット成分を除去することができる。
【0018】
LPF60は、VGA40の出力に接続されており、VGA40で増幅された信号を所望の周波数帯域の信号に波形整形する。さらに、直交ベースバンド信号は、VGA80において適正なレベルに増幅される。帯域可変DCオフセットキャンセラ90は、VGA80に対して並列に接続されており、VGA80の出力をVGA80の入力へフィードバックする。これにより、DCオフセットキャンセラ90は、VGA80で増幅されるベースバンド信号のDCオフセット成分を除去することができる。
【0019】
ADC95は、VGA80の出力に接続されており、VGA80で増幅された信号をディジタル信号に変換する。その後、このディジタル信号は、図示していないディジタル回路によって復調される。
【0020】
AGC制御部70は、VGA40、80、DCオフセットキャンセラ50およびDCオフセットキャンセラ90に接続されている。AGC制御部70は、VGA40、80の利得を制御する。また、AGC制御部70は、DCオフセットキャンセラ90の時定数を変更し、それにより、DCオフセットキャンセラ90のハイパス特性を制御することができる。さらに、AGC制御部70は、DCオフセットキャンセラ50の動作を停止させることができる。AGC制御部70は、例えば、CPUを含み、プログラム制御されることによってVGA40、80およびDCオフセットキャンセラ50、90へ命令を出力する。
【0021】
図2は、1パケットを受信する間のDCオフセットキャンセラ50および90の動作を示すタイミング図である。パケットのヘッダ部のうちショートプリアンブルを受信している間(時点t0〜t1)に、VGA40、80の利得が切り替えられる。この利得の切り替えによって、過渡応答が発生する(図3参照)。
【0022】
時点t0〜t1において、DCオフセットキャンセラ50は動作を停止しており、尚且つ、DCオフセットキャンセラ90の時定数は短い。
【0023】
従来においては、複数のDCオフセットキャンセラが総て動作していた。各DCオフセットキャンセラの時定数(カットオフ周波数)が等しく設定されていたとしても、受信信号は、複数のDCオフセットキャンセラを通過することによって著しく劣化する。
【0024】
しかし、第1の実施形態においては、DCオフセットキャンセラ90は有効に動作しているが、DCオフセットキャンセラ50はその動作を停止している。これにより、DCオフセットキャンセラ50を通過することによる受信信号の劣化が無い。従って、第1の実施形態によれば、受信特性の劣化が従来よりも小さくなり、パケットのヘッダ部の復調が充分に可能となる。
【0025】
また、図3に示すように、DCオフセットキャンセラ90の時定数が短いと、DCオフセットキャンセラ90は過渡応答を短時間に収束させることができる。即ち、第1の実施形態は、高速にDCオフセットを収束させることができ、これにより、ショートプリアンブルの受信期間内にAGCを終了させることができる。このように、DCオフセットキャンセラ50の動作が無効であり、尚且つ、DCオフセットキャンセラ90の時定数が短い状態を“高速モード”という。なお、“DCオフセットキャンセラ50の動作を無効にする“とは、DCオフセットキャンセラ50の動作を停止させることの他、DCオフセットキャンセラ50の動作の影響を受信信号に与えないことを意味する。
【0026】
次に、時点t1において、DCオフセットキャンセラ50の動作を開始し、尚且つ、DCオフセットキャンセラ90の時定数を長くする。DCオフセットキャンセラ50の時定数は、DCオフセットキャンセラ90の時定数と同程度またはそれよりも長く設定されている。従って、DCオフセットキャンセラ50の動作を開始するが、DCオフセットキャンセラ50および90の時定数がともに長いので、カットオフ周波数が低くなる。その結果、受信機100は、良好な受信特性を得ることができる。このように、DCオフセットキャンセラ50の動作が有効であり、尚且つ、DCオフセットキャンセラ90の時定数が長い状態を“通常モード”という。なお、“DCオフセットキャンセラ50の動作を有効にする“とは、DCオフセットキャンセラ50を動作させ、尚且つ、このDCオフセットキャンセラ50の動作の影響を受信信号に与えることを意味する。
【0027】
高速モードから通常モードへの切り替えのタイミング(時点t1)は、少なくとも、ショートプリアンブルが終了する以前の時点である必要がある。AGCは、ショートプリアンブルを受信している間に終了させる必要があるからである。また、時点t1は、少なくとも、VGA40および80が最後に切り替えられた以降の時点である必要がある。DCオフセットキャンセラ90は、VGA40および80が切り替えられたときに生じる過渡応答を総て短時間で収束させなければならないからである。
【0028】
第1の実施形態は、図4に示すように、時点t0以前から高速モードであってもよい。即ち、受信機100は、パケットを受信する前の待受け状態の間も高速モードを維持してよい。これにより、受信機100は、時点t0においてモードを変更する必要がない。
【0029】
通常、パケット通信用の受信機は、待受け状態のときにVGAの利得を最大にしている。データを受信するより前にヘッダを感知し、これにより、受信機が迅速にAGC制御を実行することを可能とするためである。この待受け状態において、受信機は、信号の復調を必要としないが、ヘッダ部の受信から迅速にAGCを開始することが必要である。従って、DCオフセットキャンセラ90は、カットオフ周波数の高い高速モードで待受けることが好ましい。
【0030】
DCオフセットキャンセラ50および90の各動作は、モード変更時に同時に切り替えられてもよい。しかし、DCオフセットキャンセラ50および90の切替えは、実質的に同時であればよく、完全に同時である必要は必ずしもない。
【0031】
(第2の実施形態)
図5は、本発明に係る第2の実施形態に従った受信機200のブロック図である。受信機200は、スイッチ99をさらに備えている点で受信機100と異なる。第2の実施形態では、DCオフセットキャンセラ50の動作を無効にするために、DCオフセットキャンセラ50が動作しているか否かに関わらず、DCオフセットキャンセラ50をVGA40から電気的に切断する。
【0032】
スイッチ99は、VGA40とDCオフセットキャンセラ50との間に接続されている。第2の実施形態では、スイッチ99は、VGA40の出力とDCオフセットキャンセラ50の入力との間に接続されている。しかし、スイッチ99は、VGA40の入力とDCオフセットキャンセラ50の出力との間に接続されていてもよい。
【0033】
次に、受信機200の動作を説明する。高速モードでは、AGC制御部70はスイッチ99をオフにする。これにより、DCオフセットキャンセラ50は、VGA40から電気的に切断される。その結果、DCオフセットキャンセラ50が動作しているか否かに関わらず、DCオフセットキャンセラ50の動作は無効になる。
【0034】
一方、通常モードでは、AGC制御部70はスイッチ99をオンにする。これにより、DCオフセットキャンセラ50は、VGA40に電気的に接続される。その結果、DCオフセットキャンセラ50の動作は有効になる。勿論、このとき、DCオフセットキャンセラ50は動作している。
【0035】
第2の実施形態による受信機200の他の動作は、第1の実施形態による受信機100の動作と同様であるので、説明を省略する。
【0036】
第2の実施形態において、AGC制御部70は、DCオフセットキャンセラ50を制御する必要が無く、スイッチ99を制御すれば足りる。さらに、第2の実施形態は、第1の実施形態と同様の効果を有する。
【0037】
(第3の実施形態)
図6は、本発明に係る第3の実施形態に従った受信機300のブロック図である。なお、図6から図9において、理解を容易にするために、Iチャネルの構成のみが図示され、Qチャネルの構成の図示は省略されている。
【0038】
受信機300は、VGA80の出力とADC95の入力との間に、スイッチ310およびカットオフ周波数可変型AC結合部(以下、単に、AC結合部という)301を備えている。AGC制御部70は、スイッチ99および310を制御する。AC結合部301は、第1のキャパシタとしてキャパシタ330と、第2のキャパシタとしてキャパシタ320を含む。キャパシタ330は、スイッチ310の第1の端子T1とADC95との間に接続されている。キャパシタ320は、スイッチ310の第2の端子T2とキャパシタ330との間に接続されている。第1の端子T1および第2の端子T2は、第1のノードおよび第2のノードとしてよい。第1のノードは、キャパシタ330の近傍に設けられてもよい。キャパシタ320の容量は、キャパシタ330の容量よりも非常に小さい。スイッチ310は、VGA80の出力を第1の端子T1または第2の端子T2のいずれかに接続することができる。
【0039】
キャパシタによるAC結合は、DCオフセット除去効果およびハイパス特性を有している。カットオフ周波数はAC結合の容量に反比例する。
【0040】
次に、受信機300の動作を説明する。高速モードでは、AGC制御部70はスイッチ99をオフにする。これにより、第2の実施形態と同様に、DCオフセットキャンセラ50の動作は無効になる。
【0041】
AGC制御部70は、VGA80の出力を第2の端子T2に接続するようにスイッチ310を制御する。これにより、キャパシタ320およびキャパシタ330は、VGA80とADC95との間に直列に接続される。ここで、キャパシタ320の容量C320はキャパシタ330の容量C330に比べて非常に小さい。例えば、容量C320は、容量C330の10分の1である。よって、AC結合部301の全体の容量C301(式1参照)は、容量C320の影響を受けて、容量C330よりも非常に小さくなる。
C301=1/((1/C320)+(1/C330)) (式1)
これにより、AC結合部301の時定数が短くなり、カットオフ周波数が高くなる。
【0042】
一方、通常モードでは、AGC制御部70はスイッチ99をオンにする。これにより、第2の実施形態と同様に、DCオフセットキャンセラ50の動作は有効になる。
【0043】
AGC制御部70は、VGA80の出力を第1の端子T1に接続するようにスイッチ310を制御する。これにより、キャパシタ330が、VGA80とADC95との間に接続され、キャパシタ320はこれらの間に接続されない。ここで、キャパシタ330の容量C330は、式1の容量C301に比べて非常に大きい。よって、AC結合部301の時定数が長くなり、カットオフ周波数が低くなる。
【0044】
このように、第3の実施形態は、DCオフセットキャンセラ90を制御することなく、AC結合部301を制御することによって、高速モードおよび通常モードを実現することができる。
【0045】
また、DCオフセットキャンセラ50および90がDCオフセットを除去し、さらに、AC結合301が、受信信号に残留するDCオフセットを除去することができる。多値変調方式を採用する無線LANの受信機は、ベースバンド信号に残留する僅かなDCオフセットが受信機の特性を大きく劣化させる。従って、第3の実施形態は、多値変調方式を採用する受信機に特に有効である。
【0046】
キャパシタ320の容量は小さいので、IC内に集積化することができる。これにより、受信機のコストが低減する。また、受信機を小型化することができる。さらに、第3の実施形態は、第2の実施形態と同様の効果を有する。
【0047】
(第4の実施形態)
図7は、本発明に係る第4の実施形態に従った受信機400のブロック図である。受信機400は、VGA80の出力とADC95の入力との間に接続されたバッファ増幅器410をさらに備えている。受信機400の他の構成要素は、第3の実施形態による受信機300と同様でよい。
【0048】
このように、バッファ増幅器410を設けると、VGA80から出力された信号がさらに増幅される。よって、AC結合部301において、バッファ増幅器410によって増幅された信号からDCオフセットを除去する必要がある。また、AC結合部301は、VGA80の入力部分においてDCによるベースバンド信号の飽和を防止することができないので、DCオフセットキャンセラ90は依然として有用である。
【0049】
第4の実施形態は、第3の実施形態と同様の効果を有する。
【0050】
(第5の実施形態)
図8は、本発明に係る第5の実施形態に従った受信機500のブロック図である。受信機500は、DCオフセットキャンセラ90を有しない。受信機500の他の構成要素は、第3の実施形態による受信機300と同様でよい。
【0051】
VGA80の入力において、ベースバンド信号がDCにより飽和しない場合には、DCオフセットキャンセラ90は不要である。これにより、受信機は小型化され得る。また、受信機のコストが低減する。
【0052】
本実施形態のスイッチ99および310の動作は、第3の実施形態のそれと同様である。これにより、第5の実施形態は、第3の実施形態と同様の効果を有する。
【0053】
第3、第4および第5の実施形態において、AGC制御部70は、スイッチ99によってDCオフセットキャンセラ50の動作を有効/無効に切り替えていた。しかし、AGC制御部70は、第1の実施形態と同様に、DCオフセットキャンセラ50の動作を停止/開始させることによってDCオフセットキャンセラ50の動作を無効/有効にしてよい。
【0054】
(第6の実施形態)
図9は、本発明に係る第6の実施形態に従った受信機600のブロック図である。受信機600では、DCオフセットキャンセラ50の利得が可変である。また、受信機500は、スイッチ99を有しない。受信機600の他の構成要素は、第5の実施形態による受信機500と同様でよく、DCオフセットキャンセラ90が設けられていない。
【0055】
次に、受信機600の動作を説明する。高速モードでは、AGC制御部70はDCオフセットキャンセラ50の動作を無効にせず、DCオフセットキャンセラ50の時定数を短くする。これにより、DCオフセットキャンセラ50のカットオフ周波数が高くなるので、ベースバンド信号のDCオフセットを除去することができる。ここで、受信機600はDCオフセットキャンセラ90を有しないので、受信特性の劣化は比較的少ない。
【0056】
一方、通常モードでは、AGC制御部70は、DCオフセットキャンセラ50の時定数を短くする。
【0057】
このように、本実施形態のDCオフセットキャンセラ50は、高速モードおよび通常モードにおいて、第3の実施形態のDCオフセットキャンセラ90と同様に動作する。これにより、第6の実施形態は、第5の実施形態と同様の効果を有する。
【0058】
(第7の実施形態)
図10は、本発明に係る第7の実施形態に従った受信機700のADC96およびキャパシタ330の構成を示す回路図である。第7の実施形態による構成は、第3から第6の実施形態のそれぞれにおけるスイッチ310、AC結合部301およびADC95に代えて適用することができる。第7の実施形態の他の構成は、第3から第6の実施形態のいずれかの構成と同様でよい。
【0059】
ADC96は、スイッチ710と、入力インピーダンスとして抵抗R1、R2とを備えている。抵抗R1は、基準電位(例えば、グランド)と端子T3との間に接続されている。抵抗R2は、基準電位と端子T4との間に接続されている。端子T3およびT4は、ADC96の出力に接続されている。スイッチ710は、AGC制御部(図示せず)の制御を受けて、端子T3またはT4をキャパシタ330に接続することができる。
【0060】
キャパシタ330は、第3から第6の実施形態のいずれかに含まれるVGA80の出力またはバッファ増幅器410の出力とADC96の入力との間に接続されている。
【0061】
次に、受信機700の動作を説明する。ここで、抵抗R1のインピーダンスは、抵抗R2のインピーダンスよりも大きいものとする。
【0062】
まず、高速モードでは、AGC制御部はスイッチ710を端子T4に接続する。これにより、ADC96の入力インピーダンスが小さくなる。その結果、キャパシタ330および抵抗R2からなるRC回路の時定数が短くなり、カットオフ周波数が高くなる。
【0063】
通常モードでは、AGC制御部はスイッチ710を端子T3に接続する。これにより、ADC96の入力インピーダンスが比較的大きくなる。その結果、キャパシタ330および抵抗R2からなるRC回路の時定数が短くなり、カットオフ周波数が高くなる。
【0064】
このように、ADC96およびキャパシタ330は、第3から第6の実施形態におけるAC結合301およびスイッチ310と同様に機能することができる。
【0065】
(第8の実施形態)
第1から第7の実施形態は、ダイレクトコンバージョン受信方式を採用した無線受信機であった。しかし、本発明は、ベースバンド信号の状態で増幅の利得を切り替える任意の無線方式に適用することができる。例えば、図11は、スーパーヘテロダイン方式の一種であるスライディングIF(Intermediate Frequency)を用いた受信機800のブロック図である。受信機800は、中間周波数帯(IF)でチャネル選択をおこなわず、ベースバンドにてチャネル選択を行う。従って、受信信号に対するAGCはベースバンドで実行される。これにより、ダイレクトコンバージョン方式と同様にDCオフセットにおいて過渡応答が発生する。
【0066】
しかし、受信機800は、VGA40からADC95まで第1の実施形態による受信機100と同様の構成を有する。従って、受信機800は、DCオフセットを第1の実施形態と同様に適切に除去することができる。
【0067】
第8の実施形態のVGA40からADC95までの構成は、第1の実施形態の構成に代えて、第2から第7の実施形態の構成のいずれを採用してもよい。
【0068】
(第9の実施形態)
第1から第5の実施形態において、AGC70は、VGA40の利得切替え幅、もしくは、VGA40の利得切替え後の利得に基づいて、DCオフセットキャンセラ50の動作を制御してもよい。
【0069】
通常、図3に示す過渡応答の尖塔値は、VGA40の利得切替え幅または利得切替え後の利得によって異なる。例えば、利得切替え幅が小さい場合には、この尖塔値は小さい。また、利得切替え後の利得が低い場合もまた、この尖塔値は小さくなる。
【0070】
利得切替え幅または利得切替え後の利得が或る閾値よりも小さい場合、DCオフセットの過渡応答が小さいので、DCオフセットキャンセラ50の動作を無効にしたとしても、LPF60の入力部がDCオフセットによって飽和することがない。従って、DCオフセットキャンセラ50の動作を無効にすることによって、受信機は、高速モードでDCオフセットを収束させることができる。
【0071】
一方、利得切替え幅または利得切替え後の利得が或る閾値より大きい場合、DCオフセットの過渡応答が大きくなるので、DCオフセットキャンセラ50の動作を有効にする。これにより、受信機は、通常モードで大きな過渡応答を収束させることができる。
【0072】
[利得切替え幅に基づく動作モードの変更]
例えば、現在のVGA40の利得がGa(dB)であり、これから切り替える(切替え後の)利得がGb(dB)であるとする。|Ga−Gb|≦Gp1の場合、受信機は、高速モードで動作し、|Ga−Gb|>Gp1の場合、受信機は、通常モードで動作する。ただし、Gp1は、所定の閾値とする。
【0073】
[切替後の利得に基づく動作モードの変更]
例えば、Gb≦Gp2の場合、受信機は高速モードで動作し、Gb>Gp2の場合、受信機は通常モードで動作する。ただし、Gp2は、所定の閾値とする。
【0074】
[利得切替え幅および切替後の利得の組合わせに基づく動作モードの変更]
例えば、|Ga−Gb|≦Gp1、かつ、Gb≦Gp2の場合に、受信機は高速モードで動作し、それ以外の場合に、受信機は通常モードで動作する。
【0075】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【0076】
【図1】本発明に係る実施形態に従った受信機100のブロック図。
【図2】1パケットを受信する間のDCオフセットキャンセラ50および90の動作を示すタイミング図。
【図3】図3は、DCオフセットの過渡応答特性を示すグラフ。
【図4】1パケットを受信する前後のDCオフセットキャンセラ50および90の動作を示すタイミング図。
【図5】本発明に係る第2の実施形態に従った受信機200のブロック図。
【図6】本発明に係る第3の実施形態に従った受信機300のブロック図。
【図7】本発明に係る第4の実施形態に従った受信機400のブロック図。
【図8】本発明に係る第5の実施形態に従った受信機500のブロック図。
【図9】本発明に係る第6の実施形態に従った受信機600のブロック図。
【図10】本発明に係る第7の実施形態に従った受信機700のADC96およびキャパシタ330の構成を示す回路図。
【図11】本発明に係る第8の実施形態に従った受信機800のADC96およびキャパシタ330の構成を示す回路図。
【符号の説明】
【0077】
100 無線受信機
10 アンテナ
20 LNA
30 復調器
40 第1の増幅器
50 第1のDCオフセットキャンセラ
80 第2の増幅器
90 第2のDCオフセットキャンセラ
95 A/D変換器
70 制御部
【技術分野】
【0001】
本発明は、無線受信機に関し、例えば、パケットにより信号を受信する無線受信機に関する
【背景技術】
【0002】
無線受信機の小型化および低コスト化の要求に応じてダイレクトコンバージョン受信方式が開発された。ダイレクトコンバージョン受信方式は、受信した信号をベースバンド信号に直接変換する方式である。
【0003】
ダイレクトコンバージョン受信方式では、DC(Direct Current)オフセットによる受信性能の劣化が問題となる。このDCオフセットを抑制するために、フィードバック型DCオフセットキャンセラを可変利得増幅器(VGA(Variable Gain Amplifier))に組み合わせるという技術がしばしば採用される。DCオフセットをさらに充分に除去するためには、VGAを2段に分割し、各VGAに対してDCオフセットキャンセラを組み合わせる場合もある。
【0004】
DCオフセットキャンセラは、直流電流(DC)を阻止する機能を果たすためにハイパスフィルタの特性を必然的に備えている。これは、VGAの利得が切り替えられたときに、DCオフセットキャンセラを通過する信号に過渡応答が重畳することを意味する。過渡応答は、自動利得制御(AGC(Automatic Gain Controller))によって収束し得る。しかし、IEEE802.11aでは、パケットのヘッダ部分うちショートプリアンブルを受信する時間(例えば、4マイクロ秒)以内に自動利得制御(AGC)を終了させなければならないと規定されている。よって、過渡応答の収束時間が長いと、AGCがIEEE802.11aで規定された期間内に終了しないという問題が生じる。
【0005】
そこで、DCオフセットキャンセラのカットオフ周波数を高くすることによって、過渡応答を小さくすることが考えられる。しかし、カットオフ周波数を高く設定すると、受信信号の一部の周波数帯域も除去される。これは、受信特性が劣化することを意味する。特に、VGAを2段に分割している場合には、複数のDCオフセットキャンセラによって受信信号の特定周波数がカットオフされるので、受信特性の劣化が著しい。このように、VGAの利得切替え時の過渡応答の収束時間と受信特性とは、トレードオフの関係を有する。
【特許文献1】特開2003−224488号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
特許文献1には、DCオフセットキャンセラの時定数を一時的に変更する手法が記載されている。しかし、一時的にカットオフ周波数を高くすると、DCオフセットが収束するまで受信信号を復調することが困難になる。特に、VGAを2段に分割している場合には、受信信号が著しく劣化するので、受信信号の復調がさらに困難になる。
【0007】
IEEE802.11aに規定されたパケット通信方式においては、データだけでなく、パケットのヘッダ部分の復調も行う必要がある。従って、ヘッダ部分の復調を行うためには、カットオフ周波数は低い方が好ましい。
【0008】
また、IEEE802.11aでは64QAMなどの多値変調方式が採用されている。多値変調方式では、数mV程度の僅かなDC成分が深刻な受信特性の劣化をもたらす場合がある。
【0009】
そこで、DCオフセットを短時間で収束させ、尚且つ、受信特性の劣化が従来よりも少ない無線受信機を提供する。
【課題を解決するための手段】
【0010】
本発明に係る実施形態に従った無線受信機は、受信された無線信号をベースバンド信号へ復調する復調器と、前記ベースバンド信号を増幅する第1の増幅器と、波形整形された前記ベースバンド信号を増幅する第2の増幅器と、前記第1の増幅器で増幅される前記ベースバンド信号のDCオフセット成分を除去する第1のDCオフセットキャンセラと、前記第2の増幅器で増幅される前記ベースバンド信号のDCオフセット成分を除去する第2のDCオフセットキャンセラと、前記第2の増幅器で増幅された信号をデジタル変換するA/D変換器と、前記第1のDCオフセットキャンセラの動作を無効にすることができ、尚かつ、前記第2のDCオフセットキャンセラの時定数を変更することができる制御部とを備えている。
【0011】
本発明に係る他の実施形態に従った無線受信機は、受信された無線信号をベースバンド信号へ復調する復調器と、前記ベースバンド信号を増幅する第1の増幅器と、波形整形された前記ベースバンド信号を増幅する第2の増幅器と、前記第1の増幅器で増幅された前記ベースバンド信号のDCオフセット成分を除去する第1のDCオフセットキャンセラと、前記第2の増幅器で増幅された前記ベースバンド信号の或る周波数帯域をカットすることができるAC結合部と、前記AC結合部を通過した前記ベースバンド信号をデジタル変換するA/D変換器と、前記AC結合部の時定数を変更する制御部とを備えている。
【0012】
本発明に係るさらに他の実施形態に従った無線受信機は、受信された無線信号をベースバンド信号へ復調する復調器と、前記ベースバンド信号を増幅する第1の増幅器と、波形整形された前記ベースバンド信号を増幅する第2の増幅器と、前記第1の増幅器で増幅された前記ベースバンド信号のDCオフセット成分を除去する第1のDCオフセットキャンセラと、前記AC結合部を通過した前記ベースバンド信号をデジタル変換し、入力インピーダンスが可変であるA/D変換器と、前記第2の増幅器と前記A/D変換器との間に接続されたキャパシタと、前記A/D変換器の入力インピーダンスを変更する制御部とを備えている。
【発明の効果】
【0013】
本発明による無線受信機は、DCオフセットを短時間で収束させ、尚且つ、受信特性の劣化が従来よりも少ない。
【発明を実施するための最良の形態】
【0014】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【0015】
(第1の実施形態)
図1は、本発明に係る実施形態に従った無線受信機(以下、単に、受信機ともいう)100のブロック図である。受信機100は、ダイレクトコンバージョン受信方式を採用した受信機である。受信機100は、アンテナ10、低雑音増幅器(LNA(Low Noise Amplifier))20、直交復調器(QDEM)30、第1の増幅器として可変利得増幅器(VGA)40、第1のDCオフセットキャンセラとして帯域固定DCオフセットキャンセラ50、ベースバンドローパスフィルタ(LPF)60、AGC制御部70、第2の増幅器として可変利得増幅器(VGA)80、第2のDCオフセットキャンセラとして帯域可変DCオフセットキャンセラ90(以下、単に、DCオフセットキャンセラ90ともいう)およびA/D変換器(ADC(Analogue-Digital Converter))95を備えている。
【0016】
アンテナ10で受信された高周波(RF)無線信号は、LNA20において増幅される。QDEM30が、この増幅された信号をIチャネルおよびQチャネルの直交ベースバンド信号に直接周波数変換する。QDEM30、VGA40、DCオフセットキャンセラ50、LPF60、AGC制御部70、VGA80、DCオフセットキャンセラ90およびADC95は、IチャネルおよびQチャネルのそれぞれに対応して設けられている。以下、Iチャネルに関する構成および動作を説明する。Qチャネルに関する構成は、Iチャネルのそれと同様であるので説明を省略する。
【0017】
VGA40は、これらの直交ベースバンド信号を増幅する。DCオフセットキャンセラ50は、VGA40に対して並列に接続されており、VGA40の出力をVGA40の入力へフィードバックする。これにより、DCオフセットキャンセラ50は、VGA40で増幅されるベースバンド信号のDCオフセット成分を除去することができる。
【0018】
LPF60は、VGA40の出力に接続されており、VGA40で増幅された信号を所望の周波数帯域の信号に波形整形する。さらに、直交ベースバンド信号は、VGA80において適正なレベルに増幅される。帯域可変DCオフセットキャンセラ90は、VGA80に対して並列に接続されており、VGA80の出力をVGA80の入力へフィードバックする。これにより、DCオフセットキャンセラ90は、VGA80で増幅されるベースバンド信号のDCオフセット成分を除去することができる。
【0019】
ADC95は、VGA80の出力に接続されており、VGA80で増幅された信号をディジタル信号に変換する。その後、このディジタル信号は、図示していないディジタル回路によって復調される。
【0020】
AGC制御部70は、VGA40、80、DCオフセットキャンセラ50およびDCオフセットキャンセラ90に接続されている。AGC制御部70は、VGA40、80の利得を制御する。また、AGC制御部70は、DCオフセットキャンセラ90の時定数を変更し、それにより、DCオフセットキャンセラ90のハイパス特性を制御することができる。さらに、AGC制御部70は、DCオフセットキャンセラ50の動作を停止させることができる。AGC制御部70は、例えば、CPUを含み、プログラム制御されることによってVGA40、80およびDCオフセットキャンセラ50、90へ命令を出力する。
【0021】
図2は、1パケットを受信する間のDCオフセットキャンセラ50および90の動作を示すタイミング図である。パケットのヘッダ部のうちショートプリアンブルを受信している間(時点t0〜t1)に、VGA40、80の利得が切り替えられる。この利得の切り替えによって、過渡応答が発生する(図3参照)。
【0022】
時点t0〜t1において、DCオフセットキャンセラ50は動作を停止しており、尚且つ、DCオフセットキャンセラ90の時定数は短い。
【0023】
従来においては、複数のDCオフセットキャンセラが総て動作していた。各DCオフセットキャンセラの時定数(カットオフ周波数)が等しく設定されていたとしても、受信信号は、複数のDCオフセットキャンセラを通過することによって著しく劣化する。
【0024】
しかし、第1の実施形態においては、DCオフセットキャンセラ90は有効に動作しているが、DCオフセットキャンセラ50はその動作を停止している。これにより、DCオフセットキャンセラ50を通過することによる受信信号の劣化が無い。従って、第1の実施形態によれば、受信特性の劣化が従来よりも小さくなり、パケットのヘッダ部の復調が充分に可能となる。
【0025】
また、図3に示すように、DCオフセットキャンセラ90の時定数が短いと、DCオフセットキャンセラ90は過渡応答を短時間に収束させることができる。即ち、第1の実施形態は、高速にDCオフセットを収束させることができ、これにより、ショートプリアンブルの受信期間内にAGCを終了させることができる。このように、DCオフセットキャンセラ50の動作が無効であり、尚且つ、DCオフセットキャンセラ90の時定数が短い状態を“高速モード”という。なお、“DCオフセットキャンセラ50の動作を無効にする“とは、DCオフセットキャンセラ50の動作を停止させることの他、DCオフセットキャンセラ50の動作の影響を受信信号に与えないことを意味する。
【0026】
次に、時点t1において、DCオフセットキャンセラ50の動作を開始し、尚且つ、DCオフセットキャンセラ90の時定数を長くする。DCオフセットキャンセラ50の時定数は、DCオフセットキャンセラ90の時定数と同程度またはそれよりも長く設定されている。従って、DCオフセットキャンセラ50の動作を開始するが、DCオフセットキャンセラ50および90の時定数がともに長いので、カットオフ周波数が低くなる。その結果、受信機100は、良好な受信特性を得ることができる。このように、DCオフセットキャンセラ50の動作が有効であり、尚且つ、DCオフセットキャンセラ90の時定数が長い状態を“通常モード”という。なお、“DCオフセットキャンセラ50の動作を有効にする“とは、DCオフセットキャンセラ50を動作させ、尚且つ、このDCオフセットキャンセラ50の動作の影響を受信信号に与えることを意味する。
【0027】
高速モードから通常モードへの切り替えのタイミング(時点t1)は、少なくとも、ショートプリアンブルが終了する以前の時点である必要がある。AGCは、ショートプリアンブルを受信している間に終了させる必要があるからである。また、時点t1は、少なくとも、VGA40および80が最後に切り替えられた以降の時点である必要がある。DCオフセットキャンセラ90は、VGA40および80が切り替えられたときに生じる過渡応答を総て短時間で収束させなければならないからである。
【0028】
第1の実施形態は、図4に示すように、時点t0以前から高速モードであってもよい。即ち、受信機100は、パケットを受信する前の待受け状態の間も高速モードを維持してよい。これにより、受信機100は、時点t0においてモードを変更する必要がない。
【0029】
通常、パケット通信用の受信機は、待受け状態のときにVGAの利得を最大にしている。データを受信するより前にヘッダを感知し、これにより、受信機が迅速にAGC制御を実行することを可能とするためである。この待受け状態において、受信機は、信号の復調を必要としないが、ヘッダ部の受信から迅速にAGCを開始することが必要である。従って、DCオフセットキャンセラ90は、カットオフ周波数の高い高速モードで待受けることが好ましい。
【0030】
DCオフセットキャンセラ50および90の各動作は、モード変更時に同時に切り替えられてもよい。しかし、DCオフセットキャンセラ50および90の切替えは、実質的に同時であればよく、完全に同時である必要は必ずしもない。
【0031】
(第2の実施形態)
図5は、本発明に係る第2の実施形態に従った受信機200のブロック図である。受信機200は、スイッチ99をさらに備えている点で受信機100と異なる。第2の実施形態では、DCオフセットキャンセラ50の動作を無効にするために、DCオフセットキャンセラ50が動作しているか否かに関わらず、DCオフセットキャンセラ50をVGA40から電気的に切断する。
【0032】
スイッチ99は、VGA40とDCオフセットキャンセラ50との間に接続されている。第2の実施形態では、スイッチ99は、VGA40の出力とDCオフセットキャンセラ50の入力との間に接続されている。しかし、スイッチ99は、VGA40の入力とDCオフセットキャンセラ50の出力との間に接続されていてもよい。
【0033】
次に、受信機200の動作を説明する。高速モードでは、AGC制御部70はスイッチ99をオフにする。これにより、DCオフセットキャンセラ50は、VGA40から電気的に切断される。その結果、DCオフセットキャンセラ50が動作しているか否かに関わらず、DCオフセットキャンセラ50の動作は無効になる。
【0034】
一方、通常モードでは、AGC制御部70はスイッチ99をオンにする。これにより、DCオフセットキャンセラ50は、VGA40に電気的に接続される。その結果、DCオフセットキャンセラ50の動作は有効になる。勿論、このとき、DCオフセットキャンセラ50は動作している。
【0035】
第2の実施形態による受信機200の他の動作は、第1の実施形態による受信機100の動作と同様であるので、説明を省略する。
【0036】
第2の実施形態において、AGC制御部70は、DCオフセットキャンセラ50を制御する必要が無く、スイッチ99を制御すれば足りる。さらに、第2の実施形態は、第1の実施形態と同様の効果を有する。
【0037】
(第3の実施形態)
図6は、本発明に係る第3の実施形態に従った受信機300のブロック図である。なお、図6から図9において、理解を容易にするために、Iチャネルの構成のみが図示され、Qチャネルの構成の図示は省略されている。
【0038】
受信機300は、VGA80の出力とADC95の入力との間に、スイッチ310およびカットオフ周波数可変型AC結合部(以下、単に、AC結合部という)301を備えている。AGC制御部70は、スイッチ99および310を制御する。AC結合部301は、第1のキャパシタとしてキャパシタ330と、第2のキャパシタとしてキャパシタ320を含む。キャパシタ330は、スイッチ310の第1の端子T1とADC95との間に接続されている。キャパシタ320は、スイッチ310の第2の端子T2とキャパシタ330との間に接続されている。第1の端子T1および第2の端子T2は、第1のノードおよび第2のノードとしてよい。第1のノードは、キャパシタ330の近傍に設けられてもよい。キャパシタ320の容量は、キャパシタ330の容量よりも非常に小さい。スイッチ310は、VGA80の出力を第1の端子T1または第2の端子T2のいずれかに接続することができる。
【0039】
キャパシタによるAC結合は、DCオフセット除去効果およびハイパス特性を有している。カットオフ周波数はAC結合の容量に反比例する。
【0040】
次に、受信機300の動作を説明する。高速モードでは、AGC制御部70はスイッチ99をオフにする。これにより、第2の実施形態と同様に、DCオフセットキャンセラ50の動作は無効になる。
【0041】
AGC制御部70は、VGA80の出力を第2の端子T2に接続するようにスイッチ310を制御する。これにより、キャパシタ320およびキャパシタ330は、VGA80とADC95との間に直列に接続される。ここで、キャパシタ320の容量C320はキャパシタ330の容量C330に比べて非常に小さい。例えば、容量C320は、容量C330の10分の1である。よって、AC結合部301の全体の容量C301(式1参照)は、容量C320の影響を受けて、容量C330よりも非常に小さくなる。
C301=1/((1/C320)+(1/C330)) (式1)
これにより、AC結合部301の時定数が短くなり、カットオフ周波数が高くなる。
【0042】
一方、通常モードでは、AGC制御部70はスイッチ99をオンにする。これにより、第2の実施形態と同様に、DCオフセットキャンセラ50の動作は有効になる。
【0043】
AGC制御部70は、VGA80の出力を第1の端子T1に接続するようにスイッチ310を制御する。これにより、キャパシタ330が、VGA80とADC95との間に接続され、キャパシタ320はこれらの間に接続されない。ここで、キャパシタ330の容量C330は、式1の容量C301に比べて非常に大きい。よって、AC結合部301の時定数が長くなり、カットオフ周波数が低くなる。
【0044】
このように、第3の実施形態は、DCオフセットキャンセラ90を制御することなく、AC結合部301を制御することによって、高速モードおよび通常モードを実現することができる。
【0045】
また、DCオフセットキャンセラ50および90がDCオフセットを除去し、さらに、AC結合301が、受信信号に残留するDCオフセットを除去することができる。多値変調方式を採用する無線LANの受信機は、ベースバンド信号に残留する僅かなDCオフセットが受信機の特性を大きく劣化させる。従って、第3の実施形態は、多値変調方式を採用する受信機に特に有効である。
【0046】
キャパシタ320の容量は小さいので、IC内に集積化することができる。これにより、受信機のコストが低減する。また、受信機を小型化することができる。さらに、第3の実施形態は、第2の実施形態と同様の効果を有する。
【0047】
(第4の実施形態)
図7は、本発明に係る第4の実施形態に従った受信機400のブロック図である。受信機400は、VGA80の出力とADC95の入力との間に接続されたバッファ増幅器410をさらに備えている。受信機400の他の構成要素は、第3の実施形態による受信機300と同様でよい。
【0048】
このように、バッファ増幅器410を設けると、VGA80から出力された信号がさらに増幅される。よって、AC結合部301において、バッファ増幅器410によって増幅された信号からDCオフセットを除去する必要がある。また、AC結合部301は、VGA80の入力部分においてDCによるベースバンド信号の飽和を防止することができないので、DCオフセットキャンセラ90は依然として有用である。
【0049】
第4の実施形態は、第3の実施形態と同様の効果を有する。
【0050】
(第5の実施形態)
図8は、本発明に係る第5の実施形態に従った受信機500のブロック図である。受信機500は、DCオフセットキャンセラ90を有しない。受信機500の他の構成要素は、第3の実施形態による受信機300と同様でよい。
【0051】
VGA80の入力において、ベースバンド信号がDCにより飽和しない場合には、DCオフセットキャンセラ90は不要である。これにより、受信機は小型化され得る。また、受信機のコストが低減する。
【0052】
本実施形態のスイッチ99および310の動作は、第3の実施形態のそれと同様である。これにより、第5の実施形態は、第3の実施形態と同様の効果を有する。
【0053】
第3、第4および第5の実施形態において、AGC制御部70は、スイッチ99によってDCオフセットキャンセラ50の動作を有効/無効に切り替えていた。しかし、AGC制御部70は、第1の実施形態と同様に、DCオフセットキャンセラ50の動作を停止/開始させることによってDCオフセットキャンセラ50の動作を無効/有効にしてよい。
【0054】
(第6の実施形態)
図9は、本発明に係る第6の実施形態に従った受信機600のブロック図である。受信機600では、DCオフセットキャンセラ50の利得が可変である。また、受信機500は、スイッチ99を有しない。受信機600の他の構成要素は、第5の実施形態による受信機500と同様でよく、DCオフセットキャンセラ90が設けられていない。
【0055】
次に、受信機600の動作を説明する。高速モードでは、AGC制御部70はDCオフセットキャンセラ50の動作を無効にせず、DCオフセットキャンセラ50の時定数を短くする。これにより、DCオフセットキャンセラ50のカットオフ周波数が高くなるので、ベースバンド信号のDCオフセットを除去することができる。ここで、受信機600はDCオフセットキャンセラ90を有しないので、受信特性の劣化は比較的少ない。
【0056】
一方、通常モードでは、AGC制御部70は、DCオフセットキャンセラ50の時定数を短くする。
【0057】
このように、本実施形態のDCオフセットキャンセラ50は、高速モードおよび通常モードにおいて、第3の実施形態のDCオフセットキャンセラ90と同様に動作する。これにより、第6の実施形態は、第5の実施形態と同様の効果を有する。
【0058】
(第7の実施形態)
図10は、本発明に係る第7の実施形態に従った受信機700のADC96およびキャパシタ330の構成を示す回路図である。第7の実施形態による構成は、第3から第6の実施形態のそれぞれにおけるスイッチ310、AC結合部301およびADC95に代えて適用することができる。第7の実施形態の他の構成は、第3から第6の実施形態のいずれかの構成と同様でよい。
【0059】
ADC96は、スイッチ710と、入力インピーダンスとして抵抗R1、R2とを備えている。抵抗R1は、基準電位(例えば、グランド)と端子T3との間に接続されている。抵抗R2は、基準電位と端子T4との間に接続されている。端子T3およびT4は、ADC96の出力に接続されている。スイッチ710は、AGC制御部(図示せず)の制御を受けて、端子T3またはT4をキャパシタ330に接続することができる。
【0060】
キャパシタ330は、第3から第6の実施形態のいずれかに含まれるVGA80の出力またはバッファ増幅器410の出力とADC96の入力との間に接続されている。
【0061】
次に、受信機700の動作を説明する。ここで、抵抗R1のインピーダンスは、抵抗R2のインピーダンスよりも大きいものとする。
【0062】
まず、高速モードでは、AGC制御部はスイッチ710を端子T4に接続する。これにより、ADC96の入力インピーダンスが小さくなる。その結果、キャパシタ330および抵抗R2からなるRC回路の時定数が短くなり、カットオフ周波数が高くなる。
【0063】
通常モードでは、AGC制御部はスイッチ710を端子T3に接続する。これにより、ADC96の入力インピーダンスが比較的大きくなる。その結果、キャパシタ330および抵抗R2からなるRC回路の時定数が短くなり、カットオフ周波数が高くなる。
【0064】
このように、ADC96およびキャパシタ330は、第3から第6の実施形態におけるAC結合301およびスイッチ310と同様に機能することができる。
【0065】
(第8の実施形態)
第1から第7の実施形態は、ダイレクトコンバージョン受信方式を採用した無線受信機であった。しかし、本発明は、ベースバンド信号の状態で増幅の利得を切り替える任意の無線方式に適用することができる。例えば、図11は、スーパーヘテロダイン方式の一種であるスライディングIF(Intermediate Frequency)を用いた受信機800のブロック図である。受信機800は、中間周波数帯(IF)でチャネル選択をおこなわず、ベースバンドにてチャネル選択を行う。従って、受信信号に対するAGCはベースバンドで実行される。これにより、ダイレクトコンバージョン方式と同様にDCオフセットにおいて過渡応答が発生する。
【0066】
しかし、受信機800は、VGA40からADC95まで第1の実施形態による受信機100と同様の構成を有する。従って、受信機800は、DCオフセットを第1の実施形態と同様に適切に除去することができる。
【0067】
第8の実施形態のVGA40からADC95までの構成は、第1の実施形態の構成に代えて、第2から第7の実施形態の構成のいずれを採用してもよい。
【0068】
(第9の実施形態)
第1から第5の実施形態において、AGC70は、VGA40の利得切替え幅、もしくは、VGA40の利得切替え後の利得に基づいて、DCオフセットキャンセラ50の動作を制御してもよい。
【0069】
通常、図3に示す過渡応答の尖塔値は、VGA40の利得切替え幅または利得切替え後の利得によって異なる。例えば、利得切替え幅が小さい場合には、この尖塔値は小さい。また、利得切替え後の利得が低い場合もまた、この尖塔値は小さくなる。
【0070】
利得切替え幅または利得切替え後の利得が或る閾値よりも小さい場合、DCオフセットの過渡応答が小さいので、DCオフセットキャンセラ50の動作を無効にしたとしても、LPF60の入力部がDCオフセットによって飽和することがない。従って、DCオフセットキャンセラ50の動作を無効にすることによって、受信機は、高速モードでDCオフセットを収束させることができる。
【0071】
一方、利得切替え幅または利得切替え後の利得が或る閾値より大きい場合、DCオフセットの過渡応答が大きくなるので、DCオフセットキャンセラ50の動作を有効にする。これにより、受信機は、通常モードで大きな過渡応答を収束させることができる。
【0072】
[利得切替え幅に基づく動作モードの変更]
例えば、現在のVGA40の利得がGa(dB)であり、これから切り替える(切替え後の)利得がGb(dB)であるとする。|Ga−Gb|≦Gp1の場合、受信機は、高速モードで動作し、|Ga−Gb|>Gp1の場合、受信機は、通常モードで動作する。ただし、Gp1は、所定の閾値とする。
【0073】
[切替後の利得に基づく動作モードの変更]
例えば、Gb≦Gp2の場合、受信機は高速モードで動作し、Gb>Gp2の場合、受信機は通常モードで動作する。ただし、Gp2は、所定の閾値とする。
【0074】
[利得切替え幅および切替後の利得の組合わせに基づく動作モードの変更]
例えば、|Ga−Gb|≦Gp1、かつ、Gb≦Gp2の場合に、受信機は高速モードで動作し、それ以外の場合に、受信機は通常モードで動作する。
【0075】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【0076】
【図1】本発明に係る実施形態に従った受信機100のブロック図。
【図2】1パケットを受信する間のDCオフセットキャンセラ50および90の動作を示すタイミング図。
【図3】図3は、DCオフセットの過渡応答特性を示すグラフ。
【図4】1パケットを受信する前後のDCオフセットキャンセラ50および90の動作を示すタイミング図。
【図5】本発明に係る第2の実施形態に従った受信機200のブロック図。
【図6】本発明に係る第3の実施形態に従った受信機300のブロック図。
【図7】本発明に係る第4の実施形態に従った受信機400のブロック図。
【図8】本発明に係る第5の実施形態に従った受信機500のブロック図。
【図9】本発明に係る第6の実施形態に従った受信機600のブロック図。
【図10】本発明に係る第7の実施形態に従った受信機700のADC96およびキャパシタ330の構成を示す回路図。
【図11】本発明に係る第8の実施形態に従った受信機800のADC96およびキャパシタ330の構成を示す回路図。
【符号の説明】
【0077】
100 無線受信機
10 アンテナ
20 LNA
30 復調器
40 第1の増幅器
50 第1のDCオフセットキャンセラ
80 第2の増幅器
90 第2のDCオフセットキャンセラ
95 A/D変換器
70 制御部
【特許請求の範囲】
【請求項1】
受信された無線信号をベースバンド信号へ復調する復調器と、
前記ベースバンド信号を増幅する第1の増幅器と、
波形整形された前記ベースバンド信号を増幅する第2の増幅器と、
前記第1の増幅器で増幅される前記ベースバンド信号のDCオフセット成分を除去する第1のDCオフセットキャンセラと、
前記第2の増幅器で増幅される前記ベースバンド信号のDCオフセット成分を除去する第2のDCオフセットキャンセラと、
前記第2の増幅器で増幅された信号をデジタル変換するA/D変換器と、
前記第1のDCオフセットキャンセラの動作を無効にすることができ、尚かつ、前記第2のDCオフセットキャンセラの時定数を変更することができる制御部とを備えた無線受信機。
【請求項2】
前記制御部は、前記第1のDCオフセットキャンセラの動作を停止させることによって該動作を無効にすることを特徴とする請求項1に記載の無線受信機。
【請求項3】
前記第1のDCオフセットキャンセラを前記第1の増幅器から電気的に切断するスイッチをさらに備え、
前記制御部は、前記スイッチを制御することによって前記第1のDCオフセットキャンセラの動作を無効にすることを特徴とする請求項1に記載の無線受信機。
【請求項4】
前記第1の増幅器の利得切替え幅が所定の閾値より小さい場合、前記第1のDCオフセットキャンセラの動作を無効にし、
前記第1の増幅器の利得切替え幅が所定の閾値より大きい場合、前記第1のDCオフセットキャンセラの動作を有効にすることを特徴とする請求項1に記載の無線受信機。
【請求項5】
前記第1の増幅器の切替え後の利得が所定の閾値より小さい場合、前記第1のDCオフセットキャンセラの動作を無効にし、
前記第1の増幅器の切替え後の利得が所定の閾値より大きい場合、前記第1のDCオフセットキャンセラの動作を有効にすることを特徴とする請求項1に記載の無線受信機。
【請求項6】
前記無線受信機はパケットごとに信号を受信し、
前記無線受信機が待機状態の場合には、前記制御部は前記第1のDCオフセットキャンセラの動作を無効にし、
前記パケットのショートプリアンブルを受信している間に、前記制御部は前記第1のDCオフセットキャンセラの動作を有効にすることを特徴とする請求項1に記載の無線受信機。
【請求項7】
前記第1の増幅器の利得が最後に切り替えられた時点から前記パケットのショートプリアンブルが終了するまでの間に、前記制御部は前記第1のDCオフセットキャンセラの動作を有効にすることを特徴とする請求項6に記載の無線受信機。
【請求項8】
前記無線受信機はパケットごとに信号を受信し、
前記無線受信機が待機状態の場合には、前記制御部は前記第2のDCオフセットキャンセラの時定数を短くし、
前記パケットのショートプリアンブルを受信している間に、前記制御部は前記第2のDCオフセットキャンセラの時定数を長くすることを特徴とする請求項1に記載の無線受信機。
【請求項9】
前記第1の増幅器または前記第2の増幅器の利得が最後に切り替えられた時点から前記パケットのショートプリアンブルが終了するまでの間に、前記制御部は前記第2のDCオフセットキャンセラの時定数を長くすることを特徴とする請求項8に記載の無線受信機。
【請求項10】
受信された無線信号をベースバンド信号へ復調する復調器と、
前記ベースバンド信号を増幅する第1の増幅器と、
波形整形された前記ベースバンド信号を増幅する第2の増幅器と、
前記第1の増幅器で増幅された前記ベースバンド信号のDCオフセット成分を除去する第1のDCオフセットキャンセラと、
前記第2の増幅器で増幅された前記ベースバンド信号の或る周波数帯域をカットすることができるAC結合部と、
前記AC結合部を通過した前記ベースバンド信号をデジタル変換するA/D変換器と、
前記AC結合部の時定数を変更する制御部とを備えた無線受信機。
【請求項11】
前記AC結合部は、
前記A/D変換器と第1のノードとの間に接続された第1のキャパシタと、
前記第1のノードと第2のノードとの間に接続された第2のキャパシタと、
前記第2の増幅器の出力を前記第1のノードまたは前記第2のノードのいずれかに接続することができるスイッチとを含むことを特徴とする請求項10に記載の無線受信機。
【請求項12】
前記第1のキャパシタの容量は、前記第2のキャパシタの容量よりも大きいことを特徴とする請求項11に記載の無線受信機。
【請求項13】
前記無線受信機はパケットごとに信号を受信し、
前記無線受信機が待機状態の場合には、前記制御部は前記AC結合部の時定数を短くし、
前記パケットのショートプリアンブルを受信している間に、前記制御部は前記AC結合部の時定数を長くすることを特徴とする請求項10に記載の無線受信機。
【請求項14】
前記第1の増幅器または前記第2の増幅器の利得が最後に切り替えられた時点から前記パケットのショートプリアンブルが終了するまでの間に、前記制御部は前記AC結合部の時定数を長くすることを特徴とする請求項13に記載の無線受信機。
【請求項15】
受信された無線信号をベースバンド信号へ復調する復調器と、
前記ベースバンド信号を増幅する第1の増幅器と、
波形整形された前記ベースバンド信号を増幅する第2の増幅器と、
前記第1の増幅器で増幅された前記ベースバンド信号のDCオフセット成分を除去する第1のDCオフセットキャンセラと、
前記AC結合部を通過した前記ベースバンド信号をデジタル変換し、入力インピーダンスが可変であるA/D変換器と、
前記第2の増幅器と前記A/D変換器との間に接続されたキャパシタと、
前記A/D変換器の入力インピーダンスを変更する制御部とを備えた無線受信機。
【請求項16】
前記無線受信機はパケットごとに信号を受信し、
前記無線受信機が待機状態の場合には、前記制御部は前記A/D変換器の入力インピーダンスを小さくし、
前記パケットのショートプリアンブルを受信している間に、前記制御部は前記A/D変換器の入力インピーダンスを大きくすることを特徴とする請求項15に記載の無線受信機。
【請求項17】
前記第1の増幅器または前記第2の増幅器の利得が最後に切り替えられた時点から前記パケットのショートプリアンブルが終了するまでの間に、前記制御部は前記A/D変換器の入力インピーダンスを大きくすることを特徴とする請求項15に記載の無線受信機。
【請求項18】
前記復調器は、受信信号をベースバンド信号へ直接変換する直行復調器であることを特徴とする請求項1、請求項10または請求項15のいずれかに記載の無線受信機。
【請求項1】
受信された無線信号をベースバンド信号へ復調する復調器と、
前記ベースバンド信号を増幅する第1の増幅器と、
波形整形された前記ベースバンド信号を増幅する第2の増幅器と、
前記第1の増幅器で増幅される前記ベースバンド信号のDCオフセット成分を除去する第1のDCオフセットキャンセラと、
前記第2の増幅器で増幅される前記ベースバンド信号のDCオフセット成分を除去する第2のDCオフセットキャンセラと、
前記第2の増幅器で増幅された信号をデジタル変換するA/D変換器と、
前記第1のDCオフセットキャンセラの動作を無効にすることができ、尚かつ、前記第2のDCオフセットキャンセラの時定数を変更することができる制御部とを備えた無線受信機。
【請求項2】
前記制御部は、前記第1のDCオフセットキャンセラの動作を停止させることによって該動作を無効にすることを特徴とする請求項1に記載の無線受信機。
【請求項3】
前記第1のDCオフセットキャンセラを前記第1の増幅器から電気的に切断するスイッチをさらに備え、
前記制御部は、前記スイッチを制御することによって前記第1のDCオフセットキャンセラの動作を無効にすることを特徴とする請求項1に記載の無線受信機。
【請求項4】
前記第1の増幅器の利得切替え幅が所定の閾値より小さい場合、前記第1のDCオフセットキャンセラの動作を無効にし、
前記第1の増幅器の利得切替え幅が所定の閾値より大きい場合、前記第1のDCオフセットキャンセラの動作を有効にすることを特徴とする請求項1に記載の無線受信機。
【請求項5】
前記第1の増幅器の切替え後の利得が所定の閾値より小さい場合、前記第1のDCオフセットキャンセラの動作を無効にし、
前記第1の増幅器の切替え後の利得が所定の閾値より大きい場合、前記第1のDCオフセットキャンセラの動作を有効にすることを特徴とする請求項1に記載の無線受信機。
【請求項6】
前記無線受信機はパケットごとに信号を受信し、
前記無線受信機が待機状態の場合には、前記制御部は前記第1のDCオフセットキャンセラの動作を無効にし、
前記パケットのショートプリアンブルを受信している間に、前記制御部は前記第1のDCオフセットキャンセラの動作を有効にすることを特徴とする請求項1に記載の無線受信機。
【請求項7】
前記第1の増幅器の利得が最後に切り替えられた時点から前記パケットのショートプリアンブルが終了するまでの間に、前記制御部は前記第1のDCオフセットキャンセラの動作を有効にすることを特徴とする請求項6に記載の無線受信機。
【請求項8】
前記無線受信機はパケットごとに信号を受信し、
前記無線受信機が待機状態の場合には、前記制御部は前記第2のDCオフセットキャンセラの時定数を短くし、
前記パケットのショートプリアンブルを受信している間に、前記制御部は前記第2のDCオフセットキャンセラの時定数を長くすることを特徴とする請求項1に記載の無線受信機。
【請求項9】
前記第1の増幅器または前記第2の増幅器の利得が最後に切り替えられた時点から前記パケットのショートプリアンブルが終了するまでの間に、前記制御部は前記第2のDCオフセットキャンセラの時定数を長くすることを特徴とする請求項8に記載の無線受信機。
【請求項10】
受信された無線信号をベースバンド信号へ復調する復調器と、
前記ベースバンド信号を増幅する第1の増幅器と、
波形整形された前記ベースバンド信号を増幅する第2の増幅器と、
前記第1の増幅器で増幅された前記ベースバンド信号のDCオフセット成分を除去する第1のDCオフセットキャンセラと、
前記第2の増幅器で増幅された前記ベースバンド信号の或る周波数帯域をカットすることができるAC結合部と、
前記AC結合部を通過した前記ベースバンド信号をデジタル変換するA/D変換器と、
前記AC結合部の時定数を変更する制御部とを備えた無線受信機。
【請求項11】
前記AC結合部は、
前記A/D変換器と第1のノードとの間に接続された第1のキャパシタと、
前記第1のノードと第2のノードとの間に接続された第2のキャパシタと、
前記第2の増幅器の出力を前記第1のノードまたは前記第2のノードのいずれかに接続することができるスイッチとを含むことを特徴とする請求項10に記載の無線受信機。
【請求項12】
前記第1のキャパシタの容量は、前記第2のキャパシタの容量よりも大きいことを特徴とする請求項11に記載の無線受信機。
【請求項13】
前記無線受信機はパケットごとに信号を受信し、
前記無線受信機が待機状態の場合には、前記制御部は前記AC結合部の時定数を短くし、
前記パケットのショートプリアンブルを受信している間に、前記制御部は前記AC結合部の時定数を長くすることを特徴とする請求項10に記載の無線受信機。
【請求項14】
前記第1の増幅器または前記第2の増幅器の利得が最後に切り替えられた時点から前記パケットのショートプリアンブルが終了するまでの間に、前記制御部は前記AC結合部の時定数を長くすることを特徴とする請求項13に記載の無線受信機。
【請求項15】
受信された無線信号をベースバンド信号へ復調する復調器と、
前記ベースバンド信号を増幅する第1の増幅器と、
波形整形された前記ベースバンド信号を増幅する第2の増幅器と、
前記第1の増幅器で増幅された前記ベースバンド信号のDCオフセット成分を除去する第1のDCオフセットキャンセラと、
前記AC結合部を通過した前記ベースバンド信号をデジタル変換し、入力インピーダンスが可変であるA/D変換器と、
前記第2の増幅器と前記A/D変換器との間に接続されたキャパシタと、
前記A/D変換器の入力インピーダンスを変更する制御部とを備えた無線受信機。
【請求項16】
前記無線受信機はパケットごとに信号を受信し、
前記無線受信機が待機状態の場合には、前記制御部は前記A/D変換器の入力インピーダンスを小さくし、
前記パケットのショートプリアンブルを受信している間に、前記制御部は前記A/D変換器の入力インピーダンスを大きくすることを特徴とする請求項15に記載の無線受信機。
【請求項17】
前記第1の増幅器または前記第2の増幅器の利得が最後に切り替えられた時点から前記パケットのショートプリアンブルが終了するまでの間に、前記制御部は前記A/D変換器の入力インピーダンスを大きくすることを特徴とする請求項15に記載の無線受信機。
【請求項18】
前記復調器は、受信信号をベースバンド信号へ直接変換する直行復調器であることを特徴とする請求項1、請求項10または請求項15のいずれかに記載の無線受信機。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2006−166310(P2006−166310A)
【公開日】平成18年6月22日(2006.6.22)
【国際特許分類】
【出願番号】特願2004−357994(P2004−357994)
【出願日】平成16年12月10日(2004.12.10)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成18年6月22日(2006.6.22)
【国際特許分類】
【出願日】平成16年12月10日(2004.12.10)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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