発光パネル及びその製造方法、発光装置、並びに、電子機器
【課題】点欠陥の発生を抑制して製造歩留まりや品質の向上を図ることができる発光パネル及びその製造方法、発光装置、並びに、電子機器を提供する。
【解決手段】各画素形成領域Ｒpx内のトランジスタＴｒ１１、Ｔｒ１２の近辺かつ周囲の任意の位置に、当該トランジスタＴｒ１１、Ｔｒ１２を取り囲むように１乃至複数の突起部ＰＬＡ、ＰＬＢ、ＰＬＣが設けられている。ここで、突起部ＰＬＡ、ＰＬＢ、ＰＬＣの基板１１表面からの高さ（最高点の高さ）は、画素形成領域Ｒpx内の他の素子（特にトランジスタＴｒ１１、Ｔｒ１２）部分の高さよりも高くなるように形成されている。
【解決手段】各画素形成領域Ｒpx内のトランジスタＴｒ１１、Ｔｒ１２の近辺かつ周囲の任意の位置に、当該トランジスタＴｒ１１、Ｔｒ１２を取り囲むように１乃至複数の突起部ＰＬＡ、ＰＬＢ、ＰＬＣが設けられている。ここで、突起部ＰＬＡ、ＰＬＢ、ＰＬＣの基板１１表面からの高さ（最高点の高さ）は、画素形成領域Ｒpx内の他の素子（特にトランジスタＴｒ１１、Ｔｒ１２）部分の高さよりも高くなるように形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光パネル及びその製造方法、発光装置、並びに、電子機器に関し、特に、画像データに応じた輝度階調で発光素子を発光させるための画素回路と発光素子とからなる画素を配列した発光パネル及びその製造方法、該発光パネルを備えた発光装置、並びに、該発光装置を実装した電子機器に関する。
【背景技術】
【０００２】
近年、携帯電話や携帯音楽プレーヤ等の電子機器の表示デバイスとして、有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略記する）等の発光素子を二次元配列した表示パネル（発光素子型表示パネル）を適用したものが知られている。特に、アクティブマトリクス駆動方式を適用した発光素子型表示パネルにおいては、広く普及している液晶表示装置に比較して、表示応答速度が速く、視野角依存性も小さく、また、高輝度・高コントラスト化、表示画質の高精細化等が可能であるという特長を有している。加えて、発光素子型表示パネルは、液晶表示装置のようにバックライトや導光板を必要としないので、一層の薄型軽量化が可能であるという特長を有している。
【０００３】
そして、このような発光素子型ディスプレイにおいては、発光素子を発光制御するための駆動制御機構や制御方法が種々提案されている。例えば、特許文献１に記載されているように、表示パネルに配列される画素ごとに、発光素子である有機ＥＬ素子と、複数のスイッチング手段からなる駆動回路（画素回路）と、を備えたものが知られている。なお、駆動回路の具体例については、後述する実施形態において詳しく説明する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−１４７６５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したように、アクティブマトリクス駆動方式を適用した表示パネルにおいては、画素ごとに、有機ＥＬ素子等の発光素子と薄膜トランジスタからなるスイッチング手段とを備えている。このような表示パネルにおいては、ガラス等の絶縁性の基板の一面側に、画素を形成する有機ＥＬ素子や薄膜トランジスタ等が形成され、さらに、各画素への水分の浸入や外部からの機械的(物理的)な圧力による損傷等から保護するために、基板に対向するように封止基板を貼り合わせた構造が適用されている。
【０００６】
ここで、封止基板の内面と基板の薄膜トランジスタ等を覆う保護膜の上面との間には、ある程度の隙間を設けるように形成される。しかし、基板に封止基板を貼り合わせるために封止基板を基板側に押圧したとき、あるいは、封止基板を貼り合わせた後の使用時に外部から封止基板に押圧力が加えられたとき、封止基板の内面が基板の保護膜の上面に接触して、例えば基板側に形成された薄膜トランジスタに上記の押圧力が集中して印加され、薄膜トランジスタの素子破損やトランジスタ特性の変動を招く可能性があった。これにより、表示画面に点欠陥が発生して製造歩留まりや品質の低下を招くという問題を有していた。
【０００７】
そこで、本発明は、上述した問題点に鑑み、押圧力による点欠陥の発生を抑制して製造歩留まりや品質の向上を図ることができる発光パネル及びその製造方法、発光装置、並びに、電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
請求項１記載の発明に係る発光パネルは、第１の基板と、該第１の基板の一面上に配列された複数の画素と、前記第１の基板の一面側と所定の間隙を有して対向して設けられて、前記各画素を封止する第２の基板と、を備え、前記各画素は、表示素子と、前記表示素子を画像データに応じて駆動させるためのスイッチング素子と、前記スイッチング素子の周辺に配置され、前記第１の基板の一面側から突出する１乃至複数の突起部と、を有し、前記突起部の前記第１の基板の一面側からの突出寸法は、前記スイッチング素子が形成された領域の前記第１の基板の一面側からの突出寸法より大きく、前記第１の基板又は第２の基板に外部から押圧力が印加されていないときに、前記突起部の上端面が前記第２の基板の前記第１の基板と対向する面に接触しない値に設定されていることを特徴とする。
【０００９】
請求項２記載の発明は、請求項１に記載の発光パネルにおいて、前記複数の画素は複数の行及び列方向に沿って二次元配列され、前記各画素は前記突起部を複数有し、該各突起部は、少なくとも、前記スイッチング素子の形成位置を挟んだ行方向に沿った２箇所、又は、前記スイッチング素子の形成位置を挟んだ列方向に沿った２箇所に設けられていることを特徴とする。
請求項３記載の発明は、請求項１又は２に記載の発光パネルにおいて、前記スイッチング素子は電極、絶縁膜及び半導体層を有して構成され、前記突起部は、少なくとも前記スイッチング素子の前記電極及び前記絶縁層及び前記半導体層と同じ部材を積層した積層構造を有することを特徴とする。
請求項４記載の発明は、請求項３に記載の発光パネルにおいて、前記画素を駆動するための信号が印加される信号線を備え、前記突起部は、前記積層構造の一部に前記信号線と同じ部材を用いていることを特徴とする。
請求項５記載の発明は、請求項１乃至４のいずれかに記載の発光パネルにおいて、前記画素は、前記表示素子として発光素子を備えることを特徴とする。
請求項６記載の発明は、請求項５に記載の発光パネルにおいて、前記発光素子は、有機エレクトロルミネッセンス素子からなることを特徴とする。
【００１０】
請求項７記載の発明は、表示素子と、前記表示素子を画像データに応じて駆動させるためのスイッチング素子と、を有する複数の画素が複数の行及び列方向に沿って二次元配列された発光パネルの製造方法において、第１の基板の一面上に、電極、絶縁層及び半導体層を形成して前記スイッチング素子を形成する工程と、前記スイッチング素子の周囲の領域に、前記スイッチング素子が形成される領域の前記第１の基板の一面側からの突出寸法よりも大きく、前記第１の基板又は前記第２の基板に外部から押圧力が印加されていないときに、前記第２の基板の前記第１の基板と対向する面に接触しない突出寸法を有する１乃至複数の突起部を形成する工程と、前記第１の基板の一面側との間に所定の間隙を有するように第２の基板を接合する工程と、を含み、前記突起部を形成する工程は、前記スイッチング素子を形成する工程と同時に、前記スイッチング素子を構成する前記電極、前記絶縁層及び前記半導体層と同じ部材を積層した積層構造を形成して、少なくとも前記突起部の一部を形成する工程を含むことを特徴とする。
【００１１】
請求項８記載の発明は、請求項７に記載の発光パネルの製造方法において、前記突起部を形成する工程は、該突起部を複数形成し、該各突起部を、少なくとも、前記スイッチング素子の形成位置を挟んだ行方向に沿った２箇所、又は、前記スイッチング素子の形成位置を挟んだ列方向に沿った２箇所に形成する工程を含むことを特徴とする。
請求項９記載の発明は、請求項７又は８に記載の発光パネルの製造方法において、前記第１の基板上に、前記画素を駆動するための信号が印加される信号線を形成する工程を有し、前記突起部を形成する工程は、前記信号線を形成する工程と同時に、該信号線をなす導電層を前記積層構造に積層して、前記突起部の一部を形成する工程を含むことを特徴とする。
【００１２】
請求項１０記載の発明に係る発光装置は、第１の基板と、該第１の基板の一面上に配設された複数の選択ライン及び該各選択ラインと交差して配設された複数のデータラインと、前記第１の基板の一面上に前記各選択ラインと前記各データラインに接続されて二次元配列された複数の画素と、前記第１の基板の一面側と所定の間隙を有して対向して設けられて、前記各画素を封止する第２の基板と、を有する発光パネルと、前記各選択ラインを介して、前記画素を選択状態に設定するための選択信号を印加する選択駆動回路と、前記各データラインを介して、前記選択状態に設定された前記画素に画像データに応じた階調信号を書き込む信号駆動回路と、を備え、前記画素は、表示素子と、前記選択信号及び前記階調信号に基づいて、前記表示素子を駆動させるためのスイッチング素子と、前記スイッチング素子の周辺に配置され、かつ、前記第１の基板の一面側から突出する１乃至複数の突起部と、を有し、前記突起部の前記第１の基板の一面側からの突出寸法は、前記スイッチング素子が形成された領域の前記第１の基板の一面側からの突出寸法より大きく、前記突起部の上端面が前記第１の基板又は前記第２の基板に外部から押圧力が印加されていないときに、前記第２の基板の前記第１の基板と対向する面に接触しない値に設定されていることを特徴とする。
【００１３】
請求項１１記載の発明は、請求項１０記載の発光装置において、前記各画素は前記突起部を複数有し、該各突起部は、少なくとも、前記スイッチング素子の形成位置を挟んだ前記選択ラインの延在方向に沿った２箇所、又は、前記スイッチング素子の形成位置を挟んだ前記データラインの延在方向に沿った２箇所に設けられていることを特徴とする。
請求項１２記載の発明は、請求項１０又は１１に記載の発光装置において、前記スイッチング素子は電極、絶縁層及び半導体層を有して構成され、前記突起部は、少なくとも前記スイッチング素子を構成する前記電極及び前記絶縁層を及び前記半導体層と同じ部材を積層した積層構造を有することを特徴とする。
請求項１３記載の発明は、請求項１２記載の発光装置において、前記突起部は、前記積層構造の一部に前記選択ライン及び前記データラインと同じ部材を用いていることを特徴とする。
請求項１４記載の発明は、請求項１２又は１３に記載の発光装置において、前記発光パネルは、前記画素を駆動するための電源電圧が印加される電源ラインを備え、前記突起部は、前記積層構造の一部に前記電源ラインと同じ部材を用いていることを特徴とする。
請求項１５記載の発明は、請求項１０乃至１４のいずれかに記載の発光装置において、前記画素は、前記表示素子として発光素子を備えることを特徴とする。
請求項１６記載の発明に係る電子機器は、請求項１０乃至１５のいずれかに記載の発光装置が実装されてなることを特徴とする。
【発明の効果】
【００１４】
本発明に係る発光パネル及びその製造方法、発光装置、並びに、電子機器によれば、点欠陥の発生を抑制して製造歩留まりや品質の向上を図ることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明に係る発光装置を適用した表示装置の第１の実施形態を示す概略構成図である。
【図２】第１の実施形態に係る表示装置に適用される表示パネルの具体例を示す概略構成図である。
【図３】第１の実施形態に係る表示装置に適用される画素の一例を示す平面レイアウト図である。
【図４】第１の実施形態に係る表示装置に適用される画素の要部断面図である。
【図５】第１の実施形態に係る表示パネルの製造方法を示す工程断面図（その１）である。
【図６】第１の実施形態に係る表示パネルの製造方法を示す工程断面図（その２）である。
【図７】第１の実施形態に係る表示パネルの製造方法を示す工程断面図（その３）である。
【図８】第１の実施形態の比較対象となる画素の一例を示す平面レイアウト図である。
【図９】第１の実施形態の比較対象となる画素の要部断面図である。
【図１０】比較対象となる画素を備えた表示パネルにおける問題点と、第１の実施形態に係る表示パネルにおける作用効果を説明するための概略断面図である。
【図１１】本発明に係る発光装置を適用した表示装置の第２の実施形態を示す概略構成図である。
【図１２】第２の実施形態に係る表示装置に適用される画素の一例を示す平面レイアウト図である。
【図１３】第２の実施形態に係る表示装置に適用される画素の要部断面図である。
【図１４】第２の実施形態の比較対象となる画素の一例を示す平面レイアウト図である。
【図１５】第２の実施形態の比較対象となる画素の要部断面図である。
【図１６】比較対象となる画素を備えた表示パネルにおける問題点と、第２の実施形態に係る表示パネルにおける作用効果を説明するための概略断面図である。
【図１７】本発明に係る発光装置を適用したデジタルカメラの構成例を示す斜視図である。
【図１８】本発明に係る発光装置を適用した薄型テレビジョンの構成例を示す斜視図である。
【図１９】本発明に係る発光装置を適用したモバイル型のパーソナルコンピュータの構成例を示す斜視図である。
【図２０】本発明に係る発光装置を適用した携帯電話の構成例を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明に係る発光パネル及びその製造方法、発光装置並びに電子機器について、実施形態を示して詳しく説明する。
＜第１の実施形態＞
まず、本発明に係る発光装置の第１の実施形態について、図面を参照して説明する。ここでは、本発明に係る発光装置を表示装置として適用した場合について説明する。
【００１７】
（表示装置）
図１は、本発明に係る発光装置を適用した表示装置の第１の実施形態を示す概略構成図である。図１（ａ）は、本実施形態に係る表示装置を示す概略ブロック図であり、図１（ｂ）は、本実施形態に係る表示装置に適用される画素の等価回路図である。また、図２は、本実施形態に係る表示装置に適用される表示パネルの具体例を示す概略構成図である。図２（ａ）は、本実施形態に係る表示パネルの全体構成を示す概略平面図であり、図２（ｂ）は、図２（ａ）に示した表示装置におけるIIＡ−IIＡ線（本明細書においては図２（ａ）中に示したローマ数字の「２」に対応する記号として便宜的に「II」を用いる。）に沿った断面を示す図である。ここで、図２（ａ）においては、図示を明瞭にするため、基板と対向基板とを封止するためのシール材に便宜的にハッチングを施して示した。また、図示の都合上、図２（ｂ）においてのみ対向基板を表示し、図２（ａ）においては省略した。
【００１８】
図１（ａ）に示すように、第１の実施形態に係る表示装置（発光装置）１００は、概略、複数の画素ＰＩＸが二次元配列された表示パネル（発光パネル）１１０と、各画素ＰＩＸを選択状態に設定するための選択ドライバ（選択駆動回路）１２０と、各画素ＰＩＸに画像データに応じた階調信号を供給するためのデータドライバ（信号駆動回路）１３０と、コントローラ１４０と、を備えている。
【００１９】
ここで、本実施形態に適用される表示パネル１１０は、具体的には、図２（ａ）、（ｂ）に示すように、基板１１と対向基板２０とが対向して配置された構成を有している。基板１１の一面側（図２（ｂ）の上面側）に複数の画素ＰＩＸが二次元配列された画素アレイ１１１が設けられている。また、画素アレイ１１１の周辺領域には、上記各画素ＰＩＸを駆動するための信号を供給するための引き出し配線Ｌｒが設けられている。引き出し配線Ｌｒは一端側が画素アレイ１１１（各画素ＰＩＸ）に接続され、他端側が例えば基板１１の端部に設けられた接続端子ＴＭに接続されている。接続端子ＴＭは、例えばフィルム基板（フレキシブルプリント基板）ＦＰＣ等を介して、基板１１の外部に設けられた選択ドライバ１２０やデータドライバ１３０、あるいは、これらのドライバ機能を備えたドライバチップに接続されている。そして、対向して配置された基板１１と対向基板２０は、図２（ａ）、（ｂ）に示すように、画素アレイ１１１の周囲領域に設けられたシール材３０を介して接合され、画素アレイ１１１が封止されて外的環境の影響を受けないように保護されている。シール材３０内には基板１１と対向基板２０との間のギャップ（間隙）を設定するためのギャップ材（図示せず）が設けられている。これによって基板１１の一面側と対向基板２０との間隙は、対向基板２０の基板１１の一面側との対向面が画素アレイ１１１の上面に接触しない程度の値に設定されている。
【００２０】
また、本実施形態に係る表示パネル１１０に配列される画素ＰＩＸは、例えば図１（ｂ）に示すように、発光駆動回路ＤＣと、電流駆動型の発光素子である有機ＥＬ素子ＯＥＬと、を備えている。発光駆動回路ＤＣは、画像データに応じた電流値の発光駆動電流を生成して、有機ＥＬ素子ＯＥＬに供給する。有機ＥＬ素子ＯＥＬは、発光駆動回路ＤＣから供給される発光駆動電流に基づいて、画像データに応じた輝度階調で発光する。
【００２１】
発光駆動回路ＤＣは、例えば図１（ｂ）に示すように、トランジスタＴｒ１１、Ｔｒ１２とキャパシタＣｓとを備えている。トランジスタ（選択トランジスタ；スイッチング素子）Ｔｒ１１は、ゲート端子が選択ラインＬｓに接続され、ドレイン端子がデータラインＬｄに接続され、ソース端子が接点Ｎ１１に接続されている。トランジスタ（駆動トランジスタ；スイッチング素子）Ｔｒ１２は、ゲート端子が接点Ｎ１１に接続され、ドレイン端子が高電位の電源電圧Ｖsaに接続され、ソース端子が接点Ｎ１２に接続されている。キャパシタＣｓは、トランジスタＴｒ１２のゲート端子（接点Ｎ１１）及びソース端子（接点Ｎ１２）間に接続されている。
【００２２】
また、有機ＥＬ素子（表示素子）ＯＥＬは、アノード（後述するアノード電極となる画素電極）が上記発光駆動回路ＤＣの接点Ｎ１２に接続され、カソード（後述するカソード電極となる対向電極）が所定の低電位電源（基準電圧Ｖsc；例えば接地電位Ｖgnd）に接続されている。
【００２３】
ここでは、トランジスタＴｒ１１、Ｔｒ１２はいずれも、ｎチャネル型の薄膜トランジスタを適用することができる。なお、トランジスタＴｒ１１、Ｔｒ１２がｐチャネル型であれば、ソース端子及びドレイン端子が互いに逆になる。また、キャパシタＣｓは、トランジスタＴｒ１２のゲート、ソース間に形成される寄生容量、又は、該ゲート、ソース間に付加的に設けられた補助容量、もしくは、これらの寄生容量と補助容量からなる容量成分である。
【００２４】
画素ＰＩＸに接続される選択ラインＬｓは、例えば表示パネル１１０の行方向（図１（ａ）の左右方向）に配設されて、選択ドライバ１２０に接続されている。そして、選択ラインＬｓには、選択ドライバ１２０から選択レベル又は非選択レベルの選択電圧（選択信号）Ｖselが印加される。また、画素ＰＩＸに接続されるデータラインＬｄは、例えば表示パネル１１０の列方向（図１（ａ）の上下方向）に配設されて、データドライバ１３０に接続されている。データラインＬｄには、データドライバ１３０から画像データに応じた階調電圧（選択信号）Ｖdataが印加される。
【００２５】
コントローラ１４０は、表示装置１００の外部から供給される画像データに基づいて、輝度階調データを含むデジタルデータからなる表示データを生成してデータドライバ１３０に供給する。また、コントローラ１４０は、画像データに基づいて生成又は抽出されるタイミング信号に基づいて、選択ドライバ１２０及びデータドライバ１３０の動作状態を制御して、表示パネル１１０における所定の画像表示動作を実行するための選択制御信号及びデータ制御信号を生成して出力する。
【００２６】
これにより、選択ドライバ１２０は、選択制御信号に基づいて、各行の選択ラインＬｓに所定のタイミングで選択レベルの選択電圧Ｖselを印加することにより、各行の画素ＰＩＸを選択状態に設定する。データドライバ１３０は、データ制御信号に基づいて、画像データに応じた階調電圧Ｖdataを生成して、各データラインＬｄを介して、選択状態に設定された画素ＰＩＸに供給する。
【００２７】
そして、このような回路構成を有する画素ＰＩＸを備えた表示装置の表示駆動動作は、まず、所定の選択期間に、選択ドライバ１２０から選択ラインＬｓに対して、選択レベル（ハイレベル）の選択電圧Ｖselを印加することにより、トランジスタＴｒ１１をオン動作させて、画素ＰＩＸを選択状態に設定する。このタイミングに同期して、データドライバ１３０から画像データに応じた電圧値の階調電圧ＶdataをデータラインＬｄに印加することにより、トランジスタＴｒ１１を介して接点Ｎ１１に、階調電圧Ｖdataに応じた電位が印加される。
【００２８】
これにより、トランジスタＴｒ１２が階調電圧Ｖdataに応じた導通状態でオン動作して、ドレイン、ソース間に所定の電流値の発光駆動電流が流れ、有機ＥＬ素子ＯＥＬは、階調電圧Ｖdata（すなわち画像データ）に応じた輝度階調で発光する。このとき、トランジスタＴｒ１２のゲート、ソース間に接続されたキャパシタＣｓには、接点Ｎ１１に印加された階調電圧Ｖdataに基づいて電荷が蓄積（充電）される。
【００２９】
次いで、上記選択期間終了後の非選択期間において、選択ドライバ１２０から選択ラインＬｓに対して、非選択レベル（ローレベル）の選択電圧Ｖselを印加することにより、トランジスタＴｒ１１をオフ動作させて、画素ＰＩＸを非選択状態に設定する。このとき、上記キャパシタＣｓに蓄積された電荷（すなわち、ゲート、ソース間の電位差）が保持されて、トランジスタＴｒ１２のゲート端子に階調電圧Ｖdataに相当する電圧が印加される。したがって、トランジスタＴｒ１２のドレイン、ソース間に上記の発光動作状態（選択期間）と同等の電流値の発光駆動電流が流れて、有機ＥＬ素子ＯＥＬは発光状態を継続する。そして、このような表示駆動動作を、表示パネル１１０に二次元配列された全ての画素ＰＩＸについて、例えば各行ごとに順次実行することにより、所望の画像情報が表示される。
【００３０】
（画素のデバイス構造）
次いで、上述したような回路構成を有する画素（発光駆動回路及び有機ＥＬ素子）の具体的なデバイス構造（平面レイアウト及び断面構造）について説明する。ここでは、有機ＥＬ素子ＯＥＬの有機ＥＬ層において発光した光が、透明な基板を透過して視野側（基板の他面側）に出射されるボトムエミッション型の発光構造を有する有機ＥＬ表示パネルについて示す。
【００３１】
図３は、本実施形態に係る表示装置に適用される画素の一例を示す平面レイアウト図である。ここでは、図１（ｂ）に示した発光駆動回路ＤＣの各トランジスタ及び配線等が形成された層を主に示し、各トランジスタの電極及び各配線層を明瞭にするために、便宜的にハッチングを施して示した。ここで、同じハッチングを施した電極及び配線層は同層に設けられている。また、図４は、本実施形態に係る表示装置に適用される画素の要部断面図である。ここでは、図４は、図３に示した平面レイアウトを有する画素におけるIVＢ−IVＢ線（本明細書においては図３中に示したローマ数字の「４」に対応する記号として便宜的に「IV」を用いる。）に沿った断面を示す。
【００３２】
図１（ｂ）に示した画素ＰＩＸは、具体的には、図３、図４に示すように、ガラス等の透明な絶縁性の基板（第１の基板）１１の一面側（図４の上面側）に設定された画素形成領域Ｒpxごとに設けられている。この画素形成領域Ｒpxには、少なくとも、有機ＥＬ素子ＯＥＬの形成領域（ＥＬ素子形成領域）Ｒelと、隣接する画素ＰＩＸとの間の境界領域と、が設定されている。
【００３３】
図３に示した画素ＰＩＸにおいて、画素形成領域Ｒpxの図面上方及び下方の縁辺領域には、各々、行方向（図面左右方向）に延在するように選択ラインＬｓ及び電源ラインＬａが配設されている。一方、画素形成領域Ｒpxの図面右方側の領域には、選択ラインＬｓ及び電源ラインＬａに直交して、列方向（図面上下方向）に延在するようにデータラインＬｄが配設されている。
【００３４】
また、図３に示した表示パネル１１０においては、例えば図４に示すように、画素形成領域Ｒpx内のＥＬ素子形成領域Ｒelに開口部が設けられた隔壁層１５が設けられている。すなわち、図３に示した表示パネル１１０において、行方向（図面左右方向）及び列方向（図面上下方向）に隣接して配列される各画素ＰＩＸ間の境界領域に、図４に示すように、基板１１表面から連続的に突出する隔壁層１５が設けられている。そして、この隔壁層１５により囲まれ、かつ、画素電極１６が露出した領域（すなわち、上記の開口部）がＥＬ素子形成領域Ｒelとして画定されている。
【００３５】
選択ラインＬｓは、例えば図３、図４に示すように、データラインＬｄ及び電源ラインＬａよりも下層側（基板１１側）に設けられている。選択ラインＬｓは、トランジスタＴｒ１１、トランジスタＴｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇを形成するためのゲートメタル層をパターニングすることによって、当該ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇと同じ工程で一括して形成される。特に、選択ラインＬｓは、図３に示すように、トランジスタＴｒ１１のゲート電極Ｔｒ１１ｇと一体的に形成されている。
【００３６】
また、データラインＬｄは、例えば図３、図４に示すように、電源ラインＬａよりも下層側（基板１１側）に設けられている。データラインＬｄは、トランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと同層に設けられている。すなわち、データラインＬｄは、トランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄを形成するためのソース、ドレインメタル層をパターニングすることによって、当該ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと同じ工程で一括して形成される。特に、データラインＬｄは、図３に示すように、トランジスタＴｒ１１のドレイン電極Ｔｒ１１ｄと一体的に形成されている。
【００３７】
また、電源ラインＬａは、例えば図３、図４に示すように、後述するトランジスタＴｒ１１、Ｔｒ１２及び選択ラインＬｓ、データラインＬｄを被覆する層間絶縁膜１３上に設けられている。電源ラインＬａは、図３に示すように、下層の層間絶縁膜１３に設けられたコンタクトホールＨＬ１２を介して、トランジスタＴｒ１２のドレイン電極Ｔｒ１１ｄに直接接続されている。
【００３８】
また、図３に示した画素ＰＩＸにおいては、発光駆動回路ＤＣに設けられるトランジスタＴｒ１１、Ｔｒ１２が、例えば、データラインＬｄに沿って列方向（図面上下方向）に延在するように配置されている。具体的には、トランジスタＴｒ１１、Ｔｒ１２のチャネルの幅方向が、データラインＬｄに平行に延在するように設定されている。また、トランジスタＴｒ１１、Ｔｒ１２は、いずれも図４に示すような電界効果型の薄膜トランジスタ構造を有している。なお、以下のトランジスタＴｒ１１についての説明では、図示の都合上、図４に示したトランジスタＴｒ１２の断面構造を参照しながら説明するものとする。
【００３９】
トランジスタＴｒ１１、Ｔｒ１２は、図３、図４に示すように、基板１１上に形成されたゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇを被覆するようにゲート絶縁膜１２が設けられ、該ゲート絶縁膜１２上の、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇに対応する領域に半導体層ＳＭＣ（図３では省略）が設けられている。また、半導体層ＳＭＣに形成されるチャネル領域上にはチャネル保護層ＢＬが設けられ、当該チャネル保護層ＢＬを挟んで対向するようにソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄが設けられている。ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと半導体層ＳＭＣとの間には不純物層ＯＨＭが設けられ、これにより、半導体層ＳＭＣとソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄが各々オーミック接続している。
【００４０】
そして、図１（ｂ）に示した発光駆動回路ＤＣの回路構成に対応するように、トランジスタＴｒ１１は、図３に示すように、ゲート電極Ｔｒ１１ｇが選択ラインＬｓと一体的に形成されている。また、ドレイン電極Ｔｒ１１ｄは、図３に示すように、データラインＬｄと一体的に形成されている。また、ソース電極Ｔｒ１１ｓは、図３に示すように、ゲート絶縁膜１２に設けられたコンタクトホールＨＬ１１を介して、トランジスタＴｒ１２のゲート電極Ｔｒ１２ｇに接続されている。ここで、コンタクトホールＨＬ１１は、図１（ｂ）に示した発光駆動回路ＤＣの接点Ｎ１１に対応する。
【００４１】
また、トランジスタＴｒ１２は、図３に示すように、ゲート電極Ｔｒ１２ｇがゲート絶縁膜１２に設けられたコンタクトホールＨＬ１１を介して、トランジスタＴｒ１１のソース電極Ｔｒ１１ｓに接続されている。また、ドレイン電極Ｔｒ１２ｄは、図３に示すように、層間絶縁膜１３に設けられたコンタクトホールＨＬ１２を介して、電源ラインＬａに接続されている。また、ソース電極Ｔｒ１２ｓは、図３、図４に示すように、有機ＥＬ素子ＯＥＬの画素電極１６に接続されている。
【００４２】
有機ＥＬ素子ＯＥＬは、図３、図４に示すように、上記画素電極（アノード電極）１６と、有機ＥＬ層（発光機能層）１７と、対向電極（カソード電極）１８と、を順次積層した素子構造を有している。ここで、本実施形態においては、有機ＥＬ素子ＯＥＬは、ボトムエミッション型の発光構造を有しているので、画素電極１６は、錫ドープ酸化インジウム（ＩＴＯ）等の透光性（高い光透過率）を有する透明な電極材料により形成されている。一方、対向電極１８は、アルミニウム単体やアルミニウム合金等の光反射率の高い電極材料を含んで形成されている。
【００４３】
画素電極１６は、図３、図４に示すように、トランジスタＴｒ１２のソース電極Ｔｒ１２ｓに接続されている。有機ＥＬ層１７は、図３、図４に示すように、基板１１上に連続的に突出して形成された隔壁層１５に設けられた開口部により画定されるＥＬ素子形成領域Ｒelに露出する画素電極１６上に形成される。有機ＥＬ層１７は、例えば正孔注入層（又は、正孔注入層を含む正孔輸送層）１７ａ及び電子輸送性発光層１７ｂから形成される。
【００４４】
対向電極１８は、基板１１上に二次元配列された各画素ＰＩＸの画素電極１６に対して、共通に対向するように、単一の電極層（べた電極）により形成されている。また、対向電極１８は、図３、図４に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒelだけでなく、当該ＥＬ素子形成領域Ｒelを画定する隔壁層１５上にも延在するように設けられている。さらに、対向電極１８は、図示を省略したコンタクト部や引き出し配線を介して、低電位電源（基準電圧Ｖsc）に接続されている。
【００４５】
隔壁層１５は、例えば図３、図４に示すように、基板１１上に配列された画素ＰＩＸ相互の境界領域に形成された層間絶縁膜１３、及び、当該層間絶縁膜１３上の電源ラインＬａを被覆する保護絶縁膜１４を被覆するように、基板１１表面から連続的に突出するように設けられている。隔壁層１５には、上記有機ＥＬ素子ＯＥＬの画素電極１６が露出する開口部が設けられている。ここで、隔壁層１５は、例えばドライエッチング法を用いてパターニングが可能な絶縁材料、例えば感光性の絶縁材料であるポリイミド系の樹脂材料により形成される。
【００４６】
そして、上述した発光駆動回路ＤＣ、有機ＥＬ素子ＯＥＬ及び隔壁層１５が形成された基板１１の一面側には、ガラス等の対向基板（第２の基板）２０が基板１１の一面側と所定の間隙を有するように貼り合わされて封止されている。
【００４７】
このようなデバイス構造を有する画素ＰＩＸにおいて、本実施形態においては、図３、図４に示すように、各画素形成領域Ｒpx内のトランジスタＴｒ１１、Ｔｒ１２の近辺かつ周囲の任意の位置に、当該トランジスタＴｒ１１、Ｔｒ１２を取り囲むように１乃至複数の突起部ＰＬＡ、ＰＬＢ、ＰＬＣが設けられている。ここで、突起部ＰＬＡ、ＰＬＢ、ＰＬＣの基板１１表面からの高さ（突出寸法）は、画素形成領域Ｒpx内の他の素子（特にトランジスタＴｒ１１、Ｔｒ１２）部分の高さよりも高くなるように形成されている。また、突起部ＰＬＡ、ＰＬＢ、ＰＬＣの突出寸法は、その上端面が、基板１１又は対向基板２０に外部から押圧力が印加されていないとき、対向基板２０の基板１１の一面側と対向する面に接触しない値となるように形成されている。
【００４８】
これにより、後述する作用効果において説明するように、基板１１に対向基板２０を貼り合わせるために対向基板２０を基板１１側に押圧したとき、あるいは、使用時に対向基板２０に外部から押圧力が加えられたときに、各画素形成領域Ｒpx内の突起部ＰＬＡ、ＰＬＢ、ＰＬＣが対向基板２０に当接しても、他の素子（特にトランジスタＴｒ１１、Ｔｒ１２）が対向基板２０に接触することがない。したがって、基板１１に対向基板２０を接合する際に印加される押圧力や、使用時に対向基板２０に外部から印加される押圧力は突起部ＰＬＡ、ＰＬＢ、ＰＬＣに集中して印加され、有機ＥＬ素子ＯＥＬを発光駆動するためのトランジスタＴｒ１１、Ｔｒ１２に圧力が加わることがないので、トランジスタＴｒ１１、Ｔｒ１２の素子破壊やトランジスタ特性の変動を防止することができる。
【００４９】
突起部ＰＬＡ、ＰＬＢ、ＰＬＣは、具体的には図４に示すように、基板１１上に、突起層ＰＬ１１、ゲート絶縁膜１２、突起層ＰＬ１２〜ＰＬ１６、層間絶縁膜１３、突起層ＰＬ１７及び保護絶縁膜１４が順次積層された積層構造を有している。ここで、突起層ＰＬ１１は、トランジスタＴｒ１１、Ｔｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇをなすゲートメタル（導電層）からなり、ゲートメタル層をパターニングすることによって、当該ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ及び上記選択ラインＬｓと同じ工程で一括して形成される。また、突起層ＰＬ１２〜ＰＬ１４は、各々、トランジスタＴｒ１１、Ｔｒ１２の半導体層ＳＭＣ、チャネル保護層ＢＬ、不純物層ＯＨＭと同じ部材からなり、各々同じ工程で一括して形成される。また、突起層ＰＬ１５は、トランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄをなすソース、ドレインメタル層（導電層）からなり、ソース、ドレインメタル層をパターニングすることによって、当該ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ、上記データラインＬｄと同じ工程で一括して形成される。また、突起層ＰＬ１６は、有機ＥＬ素子ＯＥＬの画素電極１６と同じ部材からなり、同じ工程で一括して形成される。また、突起層ＰＬ１７は、電源ラインＬａをなす配線メタル層からなり、配線メタル層をパターニングすることによって、当該電源ラインＬａと同じ工程で一括して形成される。
【００５０】
このように、突起部ＰＬＡ、ＰＬＢ、ＰＬＣはいずれも、ゲートメタル層やソース、ドレインメタル層、配線メタル層、半導体層、絶縁層からなる各突起層をその一部に含む構造を有している。ここで、突起部ＰＬＡ、ＰＬＢ、ＰＬＣの各突起層に、選択ラインＬｓ、データラインＬｄ、電源ラインＬａをそのまま兼用することにより、図３に示すように、選択ラインＬｓやデータラインＬｄ、電源ラインＬａが配設される領域に、一部又は全部が平面的に重なるように、突起部ＰＬＡ、ＰＬＢ、ＰＬＣを配置形成することができる。これにより、基板１１上に突起部ＰＬＡ、ＰＬＢ、ＰＬＣを設けることによる画素ＰＩＸの開口率（画素形成領域Ｒpx内に占めるＥＬ素子形成領域Ｒel（すなわち発光部）の面積比率）の低下を抑制することができる。
【００５１】
なお、本実施形態においては、図３、図４に示したように、選択ラインＬｓが配設される領域（選択ラインＬｓの上層）に平面的に重なるように突起部ＰＬＡの各突起層が設けられているが、選択ラインＬｓは基板１１上に直接形成されているので、上層に突起部ＰＬＡの各突起層が設けられていても配線の段差切れが生じることはない。また、本実施形態においては、図４に示したように、データラインＬｄの下層に、当該データラインＬｄの配設領域の略全域にわたり、突起部ＰＬＢと同様に、少なくとも突起層ＰＬ１２〜ＰＬ１４が設けられている。これにより、データラインＬｄの段差切れが抑制される。なお、図３に示したように、突起部ＰＬＢをデータラインＬｄの配設領域に隣接するように設けた構成は、データラインＬｄの下層に突起層を形成しない場合にも良好に適用することができる。これによれば、データラインＬｄを比較的薄いメタル層により形成した場合（例えば膜厚２００ｎｍ程度；詳しくは後述する。）であっても、当該突起層による段差の影響を受けないので配線の段差切れを生じることがない。また、本実施形態においては、図３、図４に示したように、突起部ＰＬＡ〜ＰＬＣ及びデータラインＬｄによる起伏や段差が生じた層間絶縁膜１３上に、電源ラインＬａが配設されているが、その膜厚を比較的厚く（例えば膜厚４００ｎｍ程度；詳しくは後述する。）形成することにより配線の段差切れを生じることがない。
【００５２】
そして、以上説明したようなデバイス構造を有する表示パネルにおいて、画像データ（階調電圧Ｖdata）に応じた所定の電流値の発光駆動電流がトランジスタＴｒ１２のドレイン、ソース間に流れて画素電極１６に供給されることにより、有機ＥＬ素子ＯＥＬが当該画像データに応じた所定の輝度階調で発光動作する。
【００５３】
このとき、表示パネル１１０の画素電極１６が高い光透過率を有し、対向電極１８が高い光反射率を有することにより、各画素ＰＩＸの有機ＥＬ層１７において発光した光は、画素電極１６を直接透過して、あるいは、対向電極１８で反射した後、基板１１を透過して、視野側である基板１１の他面側（図４の図面下方側）に出射される。
【００５４】
（表示パネルの製造方法）
次に、本実施形態に係る表示装置に適用される表示パネルの製造方法について説明する。
図５〜図７は、本実施形態に係る表示パネルの製造方法を示す工程断面図である。ここでは、図４に示した画素ＰＩＸの断面における工程断面を示す。
【００５５】
上述した表示パネルの製造方法は、まず、図５（ａ）〜図６（ｃ）に示すように、ガラス基板等の基板１１の一面側に、上述した発光駆動回路ＤＣ（図１（ｂ）、図３参照）を構成するトランジスタＴｒ１１、Ｔｒ１２や選択ラインＬｓ、データラインＬｄ、電源ラインＬａ、並びに、突起部ＰＬＡ〜ＰＬＣが形成される。
【００５６】
具体的には、まず、透明な基板１１の一面側（図面上面側）に、例えば蒸着法やスパッタリング法等のＰＶＤ法（Physical Vapor Deposition：物理気相成長法）を用いて、ゲートメタル層を成膜する。その後、フォトリソグラフィ法を用いて所望の平面パターンを有するレジストを形成し、ウェットエッチング法又はドライエッチング法を用いて、ゲートメタル層をパターニングすることにより、図３、図５（ａ）に示すように、各画素ＰＩＸの画素形成領域Ｒpx内にゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ及び選択ラインＬｓ、並びに、突起層ＰＬ１１が同時に形成される。ここで、図３に示すように、突起部ＰＬＡにおいては、選択ラインＬｓが突起層ＰＬ１１を兼用する。なお、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ及び選択ラインＬｓを形成するためのゲートメタル層は、例えばアルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、銀（Ａｇ）、タンタル（Ｔａ）、タングステン（Ｗ）等の金属単体、又は、これらの合金からなる金属材料、又は、これらのいずれか含む化合物材料を用いることができる。ここで、ゲートメタル層は、例えば１００ｎｍ（１０００Å）程度の膜厚に形成される。
【００５７】
次いで、Ｔｒ１１ｇ、Ｔｒ１２ｇ、選択ラインＬｓ及び突起層ＰＬ１１が形成された基板１１上に、例えばプラズマＣＶＤ法（Chemical
Vapor Deposition：化学気相成長法）を用いて、窒化シリコンＳｉＮ等からなるゲート絶縁膜１２、アモルファスシリコン半導体層ＳＭＣｘ、及び、窒化シリコンＳｉＮ等からなる絶縁膜を連続的に成膜する。ここで、ゲート絶縁膜１２は、例えば４００ｎｍ（４０００Å）程度の膜厚に形成され、アモルファスシリコン半導体層ＳＭＣｘは、例えば５０ｎｍ（５００Å）程度の膜厚に形成され、窒化シリコンＳｉＮ等からなる絶縁膜は、例えば２００ｎｍ（２０００Å）程度の膜厚に形成される。
【００５８】
次いで、最上層の窒化シリコン等の絶縁膜を、フォトリソグラフィ法を用いてパターニングして、図３、図５（ｂ）に示すように、所望の平面形状を有するチャネル保護層（エッチングストッパー層）ＢＬを形成する。具体的には、図示を省略したフォトレジストを、トランジスタＴｒ１１、Ｔｒ１２のチャネル層（半導体層ＳＭＣ）となる領域であって、上記ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇに対応する領域上のみに残るようにパターニングし、当該フォトレジストを用いて最上層の窒化シリコン等の絶縁膜をドライエッチングする。これにより、図５（ｂ）に示すように、アモルファスシリコン半導体層ＳＭＣｘ上にチャネル保護層ＢＬが形成される。このとき、アモルファスシリコン半導体層ＳＭＣｘ上であって、突起層ＰＬ１１に対応する領域に突起層ＰＬ１３が同時に形成される。
【００５９】
次いで、図５（ｃ）に示すように、チャネル保護層ＢＬが形成された基板１１上に、例えばプラズマＣＶＤ法を用いて、ｎ型アモルファスシリコン等からなる不純物層ＯＨＭｘを成膜する。ここで、不純物層ＯＨＭｘは、例えば２０ｎｍ（２００Å）程度の膜厚に形成される。その後、図３に示すように、少なくとも、トランジスタＴｒ１２のゲート電極Ｔｒ１２ｇ上の不純物層ＯＨＭｘ、アモルファスシリコン半導体層ＳＭＣｘ及びゲート絶縁膜１２を、ドライエッチング法を用いて一括してパターニングすることにより、ゲート絶縁膜１２の下層のゲート電極Ｔｒ１２ｇの所定の位置の上面が露出するコンタクトホールＨＬ１１が形成される。
【００６０】
次いで、図５（ｃ）に示すように、基板１１上に、例えばＰＶＤ法を用いて、ソース、ドレインメタル層ＳＤｘを形成する。ここで、ソース、ドレインメタル層ＳＤｘは、例えば２００ｎｍ（２０００Å）程度の膜厚に形成される。なお、ソース、ドレインメタル層ＳＤｘは、上述したゲートメタル層と同等の金属材料を用いることができる。
【００６１】
次いで、フォトリソグラフィ法を用いて、所望の平面パターンを有するレジストを形成し、ウェットエッチング法又はドライエッチング法を用いて、ソース、ドレインメタル層ＳＤｘをパターニングすることにより、図５（ｄ）に示すように、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ、並びに、データラインＬｄが同時に形成される。これにより、少なくともトランジスタＴｒ１１のソース電極Ｔｒ１１ｓが上記コンタクトホールＨＬ１１を介してトランジスタＴｒ１２のゲート電極Ｔｒ１２ｇに接続される。また、このとき、不純物層ＯＨＭｘ上であって、上述した突起層ＰＬ１１、ＰＬ１３に対応する領域に突起層ＰＬ１５が同時に形成される。ここで、図３、図４に示すように、突起部ＰＬＢにおいては、データラインＬｄが突起層ＰＬ１５を兼用する。
【００６２】
次いで、図５（ｄ）に示すように、ドライエッチング法を用いて、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ、データラインＬｄ、並びに、突起層ＰＬ１５をマスクとして用い、下層の不純物層ＯＨＭｘ及びアモルファスシリコン半導体層ＳＭＣｘを連続的にエッチングする。これにより、不純物層ＯＨＭｘは、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ、並びに、データラインＬｄに整合する平面形状にパターニングされて不純物層ＯＨＭが形成される。このとき、上述した突起層ＰＬ１５に対応する領域に突起層ＰＬ１４が同時に形成される。また、ソース電極Ｔｒ１１ｓ、ドレイン電極Ｔｒ１１ｄ間、及び、ソース電極Ｔｒ１２ｓ、ドレイン電極Ｔｒ１２ｄ間に、チャネル保護層ＢＬが露出する。また、アモルファスシリコン半導体層ＳＭＣｘは、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ、データラインＬｄ、並びに、チャネル保護層ＢＬに整合する平面形状にパターニングされて半導体層ＳＭＣが形成される。このとき、上述した突起層ＰＬ１５、ＰＬ１４、ＰＬ１３に対応する領域に突起層ＰＬ１２が同時に形成される。これにより、図３、図５（ｄ）に示すように、基板１１上に、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ、半導体層ＳＭＣ、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄからなるトランジスタＴｒ１１、Ｔｒ１２が形成される。
【００６３】
次いで、基板１１上に錫ドープ酸化インジウム（ＩＴＯ）等からなる透明電極膜を成膜後、フォトリソグラフィ法を用いてパターニングすることにより、図３、図６（ａ）に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒelのゲート絶縁膜１２上に、例えば矩形状の平面形状を有する画素電極（アノード電極）１６が形成される。ここで、画素電極１６は、その一部がトランジスタＴｒ１２のソース電極Ｔｒ１２ｓ上に延在するように形成され、ソース電極Ｔｒ１２ｓに直接接続される。また、このとき、上述した突起層ＰＬ１５上に突起層ＰＬ１６が同時に形成される。ここで、画素電極１６を形成するための透明電極膜は、例えば２００ｎｍ（２０００Å）程度の膜厚に形成される。
【００６４】
次いで、基板１１上に、窒化シリコン等からなる絶縁膜を成膜した後、当該絶縁膜をパターニングすることにより、図４、図６（ｂ）に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒelに、上記画素電極１６が露出する開口部を有する層間絶縁膜１３が形成される。ここで、層間絶縁膜１３を形成するための絶縁膜は、例えば４００ｎｍ（４０００Å）程度の膜厚に形成される。その後、図３に示すように、少なくとも、トランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄ上のゲート絶縁膜を、ドライエッチング法を用いて同時にパターニングすることにより、層間絶縁膜１３の下層のドレイン電極Ｔｒ１２ｄの所定の位置の上面が露出するコンタクトホールＨＬ１２が形成される。
【００６５】
次いで、基板１１上に、例えばＰＶＤ法を用いて、配線メタル層を成膜する。ここで、配線メタル層は、例えば４００ｎｍ（４０００Å）程度の膜厚に形成される。なお、配線メタル層は、例えば、上述したゲートメタル層やソース、ドレインメタル層と同等の金属材料を用いることができる。その後、フォトリソグラフィ法を用いて、所望の平面パターンを有するレジストを形成し、ウェットエッチング法又はドライエッチング法を用いて、配線メタル層をパターニングすることにより、図３、図６（ｃ）に示すように、電源ラインＬａが形成される。これにより、少なくとも電源ラインＬａが上記コンタクトホールＨＬ１２を介してトランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄに接続される。また、このとき、層間絶縁膜１３上であって、上述した突起層ＰＬ１１〜ＰＬ１６に対応する領域に突起層ＰＬ１７が同時に形成される。ここで、図３、図４に示すように、突起部ＰＬＣにおいては、電源ラインＬａが突起層ＰＬ１７を兼用する。
【００６６】
次いで、基板１１上に、窒化シリコン等からなる絶縁膜を成膜した後、当該絶縁膜をパターニングすることにより、図４、図７（ａ）に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒelに、画素電極１６が露出する開口部を有する保護絶縁膜（オーバーコート絶縁膜）１４が形成される。ここで、保護絶縁膜１４を形成するための絶縁膜は、例えば２００ｎｍ（２０００Å）程度の膜厚に形成される。
【００６７】
次いで、基板１１上に、例えばポリイミド系やアクリル系等の感光性の有機樹脂材料を塗布して樹脂層を形成した後、当該樹脂層をパターニングすることにより、図７（ｂ）に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒelに、画素電極１６が露出する開口部１５ｈを有する隔壁層１５が形成される。これにより、各画素形成領域Ｒpxにおいて、隔壁層１５に形成された開口部１５ｈ内に画素電極１６が露出する領域が各画素ＰＩＸのＥＬ素子形成領域Ｒelとして画定される。ここで、隔壁層１５は、例えば１．５μｍ程度の膜厚に形成される。
【００６８】
次いで、基板１１を純水で洗浄した後、例えば酸素プラズマ処理又はＵＶオゾン処理等を施すことにより、各ＥＬ素子形成領域Ｒelに露出する画素電極１６の表面を、後述する正孔輸送材料や電子輸送性発光材料の有機化合物含有液に対して親液化する処理を施す。このように、隔壁層１５により有機化合物含有液を塗布する領域（ＥＬ素子形成領域Ｒel）を画定し、加えて、各画素ＰＩＸ（有機ＥＬ素子ＯＥＬ）の画素電極１６表面を親液化することにより、後述するように、有機化合物含有液をノズルプリンティング法やインクジェット法を用いて塗布し、有機ＥＬ層１７の発光層（電子輸送性発光層１７ｂ）を形成する場合であっても、隣接して配置される異なる色の画素ＰＩＸのＥＬ素子形成領域Ｒelへの有機化合物含有液の漏出や乗り越えを抑制することができる。したがって、カラー表示に対応した表示パネル１１０を製造する場合であっても、隣接画素相互の混色を防止して、赤（Ｒ）、緑（Ｇ）、青（Ｂ）色の発光材料の塗り分けを良好に行うことができる。
【００６９】
次いで、図７（ｃ）に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒelに露出する画素電極１６上に、例えば正孔輸送層（担体輸送層）１７ａ及び電子輸送性発光層（担体輸送層）１７ｂが積層形成された有機ＥＬ層（発光機能層）１７を形成する。
【００７０】
まず、各画素ＰＩＸのＥＬ素子形成領域Ｒelに対して、連続した溶液（液流）を吐出するノズルプリンティング（又はノズルコート）法、又は、互いに分離した不連続の複数の液滴を所定位置に吐出するインクジェット法等を用いて、正孔輸送材料の溶液又は分散液を塗布した後、加熱乾燥させて画素電極１６上に正孔輸送層１７ａを形成する。
【００７１】
具体的には、有機高分子系の正孔輸送材料（担体輸送性材料）を含む有機化合物含有液（有機溶液）として、例えばポリエチレンジオキシチオフェン／ポリスチレンスルホン酸水溶液（ＰＥＤＯＴ／ＰＳＳ；導電性ポリマーであるポリエチレンジオキシチオフェンＰＥＤＯＴと、ドーパントであるポリスチレンスルホン酸ＰＳＳを水系溶媒に分散させた分散液）を、ＥＬ素子形成領域Ｒelに塗布する。その後、基板１１が載置されているステージを１００℃以上の温度条件で加熱して乾燥処理を行って残留溶媒を除去することにより、各ＥＬ素子形成領域Ｒelに露出する画素電極１６上にのみ有機高分子系の正孔輸送材料を定着させて、正孔輸送層１７ａを形成する。
【００７２】
次いで、各ＥＬ素子形成領域Ｒelに形成された正孔輸送層１７ａ上に、ノズルプリンティング法又はインクジェット法等を用いて、電子輸送性発光材料の溶液又は分散液を塗布した後、加熱乾燥させて電子輸送性発光層（担体輸送層）１７ｂを形成する。
【００７３】
具体的には、有機高分子系の電子輸送性発光材料（担体輸送性材料）を含む有機化合物含有液（有機溶液）として、例えばポリパラフェニレンビニレン系やポリフルオレン系等の共役二重結合ポリマーを含む赤（Ｒ）、緑（Ｇ）、青（Ｂ）色の発光材料を、適宜水系溶媒或いはテトラリン、テトラメチルベンゼン、メシチレン、キシレン等の有機溶媒に溶解または分散した０．１ｗｔ％〜５ｗｔ％の溶液を、上記正孔輸送層１７ａ上に塗布する。その後、窒素雰囲気中で上記ステージを加熱して乾燥処理を行って残留溶媒を除去することにより、正孔輸送層１７ａ上に有機高分子系の電子輸送性発光材料を定着させて、電子輸送性発光層１７ｂを形成する。
【００７４】
次いで、図４に示したように、上記隔壁層１５及び有機ＥＬ層１７（正孔輸送層１７ａ及び電子輸送性発光層１７ｂ）が形成された基板１１上に、光反射率が高く、かつ、各画素ＰＩＸの有機ＥＬ層１７を介して画素電極１６に共通に対向する対向電極（カソード電極）１８を形成する。ここで、対向電極１８は、例えば真空蒸着法を用いて、蒸着マスクを介して純アルミニウムからなる電極層を基板１１上に成膜することにより形成される。
【００７５】
次いで、後述するように、上記対向電極１８が形成された基板１１の一面側に、直接、あるいは、例えばシリコン酸化膜やシリコン窒化膜等からなる封止層を形成して基板面を封止した後、ガラス等の対向基板２０を基板１１に対向するように接合して封止することにより、表示パネル１１０が完成する。
【００７６】
このように、本実施形態においては、各画素ＰＩＸの発光駆動回路ＤＣに設けられるトランジスタＴｒ１１、Ｔｒ１２の近辺かつ周囲に、１個以上の突起部ＰＬＡ、ＰＬＢ、ＰＬＣが設けられ、かつ、各突起部ＰＬＡ、ＰＬＢ、ＰＬＣがトランジスタＴｒ１１、Ｔｒ１２や有機ＥＬ素子ＯＥＬの画素電極１６、データラインＬｄ、電源ラインＬａを構成する各層と同じ導電層、半導体層及び絶縁層を積層することにより形成されている。これにより、突起部ＰＬＡ、ＰＬＢ、ＰＬＣは、表示パネル１１０に設けられるトランジスタＴｒ１１、Ｔｒ１２や有機ＥＬ素子ＯＥＬ、配線を形成する際のプロセスにおいて同時に形成される。したがって、本実施形態によれば、製造工程の変更や工程数の増加を伴うことなく、トランジスタＴｒ１１、Ｔｒ１２の近辺かつ周囲に突起部ＰＬＡ、ＰＬＢ、ＰＬＣを設けることができる。
【００７７】
（作用効果の検証）
次に、上述した第１の実施形態に係る表示パネルを適用した表示装置における作用効果について、比較対象を示して詳しく説明する。
【００７８】
図８は、上述した第１の実施形態の比較対象となる画素の一例を示す平面レイアウト図であり、図９は、比較対象となる画素の要部断面図である。ここでは、図９は、図８に示した平面レイアウトを有する画素におけるIXＣ−IXＣ線（本明細書においては図８中に示したローマ数字の「９」に対応する記号として便宜的に「IX」を用いる。）に沿った断面を示す。ここで、図８、図９においては、第１の実施形態と同等の構成については同一の符号を付して説明を簡略化する。図１０は、比較対象となる画素を備えた表示パネルにおける問題点と、第１の実施形態に係る表示パネルにおける作用効果を説明するための概略断面図である。
【００７９】
図８、図９に示す比較対象となる画素ＰＩＸは、図３、図４に示した第１の実施形態に係る画素において、突起部ＰＬＡ、ＰＬＢ、ＰＬＣを省いた構成を有している。比較対象となる画素ＰＩＸにおいて、第１の実施形態と同等の膜厚でトランジスタＴｒ１１、Ｔｒ１２や選択ラインＬｓ、データラインＬｄ、電源ラインＬａ、有機ＥＬ素子ＯＥＬを形成した場合、図９に示すように、トランジスタＴｒ１１、Ｔｒ１２部分の積層数が最も多く、基板１１表面からの高さが最高になる。具体的には、図９において、トランジスタＴｒ１２部分においては、ゲート電極Ｔｒ１２ｇ、ゲート絶縁膜１２、半導体層ＳＭＣ、チャネル保護層ＢＬ、不純物層ＯＨＭ、ソース電極Ｔｒ１２ｓ又はドレイン電極Ｔｒ１２ｄ、保護絶縁膜１４、隔壁層１５が順次積層され、基板１１表面からの高さは概ね２．６μｍ以上（単純加算で２．６７μｍ）になる。一方、例えば選択ラインＬｓやデータラインＬｄ、電源ラインＬａ等の配線領域においては、ゲート絶縁膜１２、データラインＬｄ、保護絶縁膜１４、隔壁層１５が順次積層され、基板１１表面からの高さは概ね２．３μｍ程度（単純加算で２．３μｍ）になる。すなわち、トランジスタＴｒ１１、Ｔｒ１２部分の基板１１表面からの高さが、画素形成領域Ｒpx内の他の素子（配線領域等）部分の高さよりも高くなるように形成されている。
【００８０】
このような基板１１に対向基板２０を接合するために対向基板２０を基板１１側に押圧したとき、あるいは、使用時に対向基板２０に外部から押圧が加えられたとき、図１０（ａ）に示すように、押圧力（図中矢印で表記）により画素形成領域Ｒpx内のトランジスタＴｒ１１、Ｔｒ１２部分が対向基板２０に当接すると、基板１１表面からの高さが最高となるトランジスタＴｒ１１、Ｔｒ１２部分に押圧力が集中して、トランジスタＴｒ１１、Ｔｒ１２の素子破壊やトランジスタ特性の変動を招く可能性があった。これにより、表示画面に点欠陥が発生して製造歩留まりや品質の低下を招くという問題を有していた。
【００８１】
これに対して、上述した第１の実施形態においては、図３、図４に示したように、画素形成領域Ｒpx内のトランジスタＴｒ１１、Ｔｒ１２の近辺かつ周囲の任意の位置に、当該トランジスタＴｒ１１、Ｔｒ１２を取り囲むように複数の突起部ＰＬＡ、ＰＬＢ、ＰＬＣが設けられている。そして、これらの突起部ＰＬＡ、ＰＬＢ、ＰＬＣの基板１１表面からの高さが、画素形成領域Ｒpx内の他の素子（特にトランジスタＴｒ１１、Ｔｒ１２）部分の高さよりも高くなるように形成されている。具体的には、図４において、トランジスタＴｒ１２部分においては、ゲート電極Ｔｒ１２ｇ、ゲート絶縁膜１２、半導体層ＳＭＣ、チャネル保護層ＢＬ、不純物層ＯＨＭ、ソース電極Ｔｒ１２ｓ又はドレイン電極Ｔｒ１２ｄ、層間絶縁膜１３、保護絶縁膜１４、隔壁層１５が順次積層され、基板１１表面からの高さは概ね３．０μｍ程度（単純加算で３．０７μｍ）になる。一方、突起部ＰＬＡ、ＰＬＢ、ＰＬＣにおいては、突起層ＰＬ１１、ゲート絶縁膜１２、突起層ＰＬ１２〜ＰＬ１６、層間絶縁膜１３、突起層ＰＬ１７、保護絶縁膜１４、隔壁層１５が順次積層され、基板１１表面からの高さは概ね３．６μｍ程度（単純加算で３．６７μｍ）になる。すなわち、トランジスタＴｒ１１、Ｔｒ１２部分の基板１１表面からの高さよりも、突起部ＰＬＡ、ＰＬＢ、ＰＬＣの高さの方が高くなるように形成されている。
【００８２】
このような基板１１に対向基板２０を接合するために対向基板２０を基板１１側に押圧したとき、あるいは、使用時に対向基板２０に外部から押圧が加えられたとき、図１０（ｂ）に示すように、押圧力（図中矢印で表記）により画素形成領域Ｒpx内のトランジスタＴｒ１１、Ｔｒ１２の周囲に設けられた突起部ＰＬＡ、ＰＬＢ、ＰＬＣが対向基板２０に当接しても、基板１１表面からの高さが最高となる突起部ＰＬＡ、ＰＬＢ、ＰＬＣに押圧力が集中して、トランジスタＴｒ１１、Ｔｒ１２への押圧力の印加を回避又は抑制することができる。したがって、本実施形態によれば、トランジスタＴｒ１１、Ｔｒ１２の素子破壊やトランジスタ特性の変動を防止することができるので、表示画面における点欠陥の発生を抑制して製造歩留まりや品質の向上を図ることができる。
【００８３】
＜第２の実施形態＞
次に、本発明に係る発光装置を適用した表示装置の第２の実施形態について、図面を参照して説明する。
【００８４】
（表示装置）
図１１は、本発明に係る発光装置を適用した表示装置の第２の実施形態を示す概略構成図である。図１１（ａ）は、本実施形態に係る表示装置を示す概略ブロック図であり、図１１（ｂ）は、本実施形態に係る表示装置に適用される画素の等価回路図である。ここで、上述した第１の実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化する。
【００８５】
図１１（ａ）に示すように、第２の実施形態に係る表示装置１００は、概略、表示パネル１１０と、選択ドライバ１２０と、データドライバ１３０と、コントローラ１４０と、電源ドライバ１５０と、を備えている。すなわち、本実施形態に示す表示装置１００は、第１の実施形態に示した構成に加え、電源ドライバ１５０を備えた構成を有している。
【００８６】
本実施形態に係る表示パネル１１０に配列される画素ＰＩＸは、上述した第１の実施形態と同様に、例えば図１１（ｂ）に示すように、発光駆動回路ＤＣと、有機ＥＬ素子ＯＥＬと、を備えている。発光駆動回路ＤＣは、例えば図１１（ｂ）に示すように、トランジスタＴｒ２１〜Ｔｒ２３とキャパシタＣｓとを備えている。
トランジスタ（選択トランジスタ）Ｔｒ２１は、ゲート端子が選択ラインＬｓに接続され、ドレイン端子が電源ラインＬａに接続され、ソース端子が接点Ｎ２１に接続されている。トランジスタ（選択トランジスタ）Ｔｒ２２は、ゲート端子が選択ラインＬｓに接続され、ソース端子がデータラインＬｄに接続され、ドレイン端子が接点Ｎ２２に接続されている。トランジスタ（駆動トランジスタ）Ｔｒ２３は、ゲート端子が接点Ｎ２１に接続され、ドレイン端子が電源ラインＬａに接続され、ソース端子が接点Ｎ２２に接続されている。キャパシタＣｓは、トランジスタＴｒ２３のゲート端子（接点Ｎ２１）及びソース端子（接点Ｎ２２）に接続されている。
【００８７】
また、有機ＥＬ素子ＯＥＬは、アノード（アノード電極となる画素電極）が上記発光駆動回路ＤＣの接点Ｎ２２に接続され、カソード（カソード電極となる対向電極）が所定の低電位電源（基準電圧Ｖsc；例えば接地電位Ｖgnd）に接続されている。
【００８８】
ここで、本実施形態においても、トランジスタＴｒ２１〜Ｔｒ２３はいずれも、ｎチャネル型の薄膜トランジスタを適用することができる。また、キャパシタＣｓは、トランジスタＴｒ２３のゲート、ソース間に形成される寄生容量、又は、該ゲート、ソース間に付加的に設けられた補助容量、もしくは、これらの寄生容量と補助容量からなる容量成分である。
【００８９】
画素ＰＩＸに接続される電源ラインＬａは、例えば表示パネル１１０の行方向（図１１（ａ）の左右方向）に配設されて、電源ドライバ１５０に接続されている。電源ドライバ１５０は、コントローラ１４０から供給される電源制御信号に基づいて、所定のタイミングで電源ラインＬａに発光レベル又は非発光レベルの電源電圧Ｖsaを印加する。
【００９０】
そして、このような回路構成を有する画素ＰＩＸを備えた表示装置の表示駆動動作は、まず、選択期間に、選択ドライバ１２０から選択ラインＬｓに対して、選択レベル（ハイレベル）の選択電圧Ｖselを印加するとともに、電源ドライバ１５０から電源ラインＬａに非発光レベル（基準電圧Ｖsc以下の電圧レベル；例えば負電圧）の電源電圧Ｖsaを印加することにより、トランジスタＴｒ２１、Ｔｒ２２をオン動作させて、画素ＰＩＸを選択状態に設定する。このタイミングに同期して、データドライバ１３０から画像データに応じた負の電圧値の階調電圧ＶdataをデータラインＬｄに印加することにより、トランジスタＴｒ２２を介して接点Ｎ２２に、階調電圧Ｖdataに応じた電位が印加される。
【００９１】
これにより、トランジスタＴｒ２３がオン動作して、トランジスタＴｒ２３のゲート、ソース間に生じた電位差に応じた書込電流が、電源ラインＬａからトランジスタＴｒ２３、接点Ｎ２２、トランジスタＴｒ２２を介してデータラインＬｄ方向に流れる。このとき、トランジスタＴｒ２３のゲート、ソース間に接続されたキャパシタＣｓには、接点Ｎ２１及びＮ２２間に生じた電位差に応じた電荷が蓄積される。
【００９２】
ここで、電源ラインＬａには、基準電圧Ｖsc以下の電源電圧Ｖsaが印加され、さらに、書込電流が画素ＰＩＸからデータラインＬｄ方向に引き抜くように設定されている。これにより、有機ＥＬ素子ＯＥＬのアノード（接点Ｎ２２）に印加される電位は、カソードの電位（基準電圧Ｖsc）よりも低くなるため、有機ＥＬ素子ＯＥＬには電流が流れず、有機ＥＬ素子ＯＥＬは発光しない（非発光動作）。そして、このような書込動作を、表示パネル１１０に二次元配列された全ての画素ＰＩＸについて、各行ごとに順次実行する。
【００９３】
次いで、上記選択期間終了後の非選択期間において、選択ドライバ１２０から選択ラインＬｓに対して、非選択レベル（ローレベル）の選択電圧Ｖselを印加することにより、トランジスタＴｒ２１、Ｔｒ２２をオフ動作させて、画素ＰＩＸを非選択状態に設定する。このとき、上記キャパシタＣｓに蓄積された電荷（すなわち、ゲート、ソース間の電位差）が保持されるので、トランジスタＴｒ２３はオン状態を維持する。そして、電源ドライバ１５０から電源ラインＬａに発光レベル（基準電圧Ｖscよりも高い電圧レベル）の電源電圧Ｖsaを印加することにより、電源ラインＬａからトランジスタＴｒ２３、接点Ｎ２２を介して、有機ＥＬ素子ＯＥＬに所定の発光駆動電流が流れる。
【００９４】
ここで、キャパシタＣｓに蓄積される電荷（電圧成分）は、トランジスタＴｒ２３において階調電圧Ｖdataに対応する書込電流を流す場合の電位差に相当するので、有機ＥＬ素子ＯＥＬに流れる発光駆動電流は、当該書込電流と略同等の電流値となる。これにより、各画素ＰＩＸの有機ＥＬ素子ＯＥＬは、書込動作時に書き込まれた画像データ（階調電圧Ｖdata）に応じた輝度階調で発光し、表示パネル１１０に所望の画像情報が表示される。
【００９５】
（画素のデバイス構造）
次いで、上述したような回路構成を有する画素（発光駆動回路及び有機ＥＬ素子）の具体的なデバイス構造（平面レイアウト及び断面構造）について説明する。ここでは、上述した第１の実施形態と同様に、有機ＥＬ素子ＯＥＬの有機ＥＬ層において発光した光が、透明な基板を透過して視野側（基板の他面側）に出射されるボトムエミッション型の発光構造を有する有機ＥＬ表示パネルについて示す。
【００９６】
図１２は、本実施形態に係る表示装置に適用される画素の一例を示す平面レイアウト図である。ここでは、図１１（ｂ）に示した発光駆動回路ＤＣの各トランジスタ及び配線等が形成された層を主に示し、各トランジスタの電極及び各配線層を明瞭にするために、便宜的にハッチングを施して示した。ここで、同じハッチングを施した電極及び配線層は同層に設けられている。また、図１３は、本実施形態に係る表示装置に適用される画素の要部断面図である。ここでは、図１３は、図１２に示した平面レイアウトを有する画素におけるXIIIＤ−XIIIＤ線（本明細書においては図１２中に示したローマ数字の「１３」に対応する記号として便宜的に「XIII」を用いる。）に沿った断面を示す。なお、図１２、図１３において、上述した第１の実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化する。
【００９７】
図１２に示した画素ＰＩＸにおいて、画素形成領域Ｒpxの図面上方及び下方の縁辺領域には、各々、行方向（図面左右方向）に延在するように電源ラインＬａ及び選択ラインＬｓが配設されている。一方、画素形成領域Ｒpxの図面左方及び図面右方の領域には、各々、上記電源ラインＬａ及び選択ラインＬｓに直交して、列方向（図面上下方向）に延在するようにデータラインＬｄ及び補助電源ラインＬayが配設されている。
【００９８】
また、図１２に示した表示パネル１１０においては、例えば図１３に示すように、画素形成領域Ｒpx内のＥＬ素子形成領域Ｒelに開口部が設けられた隔壁層１５が設けられている。そして、この隔壁層１５により囲まれ、かつ、画素電極１６が露出した領域（すなわち、上記の開口部）がＥＬ素子形成領域Ｒelとして画定されている。
【００９９】
データラインＬｄは、例えば図１２、図１３に示すように、選択ラインＬｓ及び電源ラインＬａ、補助電源ラインＬayよりも下層側（基板１１側）に設けられている。データラインＬｄは、トランジスタＴｒ２１〜Ｔｒ２３のゲート電極Ｔｒ２１ｇ〜Ｔｒ２３ｇと同層に設けられている。すなわち、データラインＬｄは、トランジスタＴｒ２１〜Ｔｒ２３のゲート電極Ｔｒ２１ｇ〜Ｔｒ２３ｇを形成するためのゲートメタル層をパターニングすることによって、当該ゲート電極Ｔｒ２１ｇ〜Ｔｒ２３ｇと同じ工程で一括して形成される。また、データラインＬｄは、図１２に示すように、上層のゲート絶縁膜１２に設けられたコンタクトホールＨＬ２４を介して、トランジスタＴｒ２２のソース電極Ｔｒ２２ｓに直接接続されている。
【０１００】
また、選択ラインＬｓ及び電源ラインＬａは、例えば図１２、図１３に示すように、相互に同層に設けられ、かつ、トランジスタＴｒ２１〜Ｔｒ２３及びデータラインＬｄ、補助電源ラインＬayを被覆する層間絶縁膜１３上に設けられている。選択ラインＬｓは、図１２に示すように、下層の層間絶縁膜１３及びゲート絶縁膜１２に設けられたコンタクトホールＨＬ２２を介して、トランジスタＴｒ２１、Ｔｒ２２のゲート電極Ｔｒ２１ｇ、Ｔｒ２２ｇに直接接続されている。また、電源ラインＬａは、例えば図１２、図１３に示すように、下層の層間絶縁膜１３に設けられたコンタクトホールＨＬ２３を介して、補助電源ラインＬayに直接接続されている。
【０１０１】
補助電源ラインＬayは、例えば図１２、図１３に示すように、トランジスタＴｒ２１〜Ｔｒ２３のソース電極Ｔｒ２１ｓ〜Ｔｒ２３ｓ及びドレイン電極Ｔｒ２１ｄ〜Ｔｒ２３ｄを形成するためのソース、ドレインメタル層をパターニングすることによって、当該ソース電極Ｔｒ２１ｓ〜Ｔｒ２３ｓ及びドレイン電極Ｔｒ２１ｄ〜Ｔｒ２３ｄと同じ工程で一括して形成される。特に、補助電源ラインＬayは、図１２に示すように、トランジスタＴｒ２１、Ｔｒ２３のドレイン電極Ｔｒ２１ｄ、Ｔｒ２３ｄと一体的に形成されている。
【０１０２】
また、図１２に示した画素ＰＩＸにおいては、発光駆動回路ＤＣに設けられるトランジスタＴｒ２２が、例えば、データラインＬｄに沿って列方向（図面上下方向）に延在するように配置されている。また、トランジスタＴｒ２１、Ｔｒ２３が、例えば、補助電源ラインＬayに沿って列方向に延在するように配置されている。
【０１０３】
トランジスタＴｒ２１〜Ｔｒ２３は、図１２、図１３に示すように、基板１１上に形成されたゲート電極Ｔｒ２１ｇ〜Ｔｒ２３ｇを被覆するようにゲート絶縁膜１２が設けられ、該ゲート絶縁膜１２上の、ゲート電極Ｔｒ２１ｇ〜Ｔｒ２３ｇに対応する領域に半導体層ＳＭＣ（図示を省略）が設けられている。また、半導体層ＳＭＣに形成されるチャネル領域上にはチャネル保護層ＢＬが設けられ、当該チャネル保護層ＢＬを挟んで対向するようにソース電極Ｔｒ２１ｓ〜Ｔｒ２３ｓ及びドレイン電極Ｔｒ２１ｄ〜Ｔｒ２３ｄが設けられている。ソース電極Ｔｒ２１ｓ〜Ｔｒ２３ｓ及びドレイン電極Ｔｒ２１ｄ〜Ｔｒ２３ｄと半導体層ＳＭＣとの間には不純物層ＯＨＭ（図示を省略）が設けられている。
【０１０４】
そして、図１１（ｂ）に示した発光駆動回路ＤＣの回路構成に対応するように、トランジスタＴｒ２１は、図１２に示すように、ゲート電極Ｔｒ２１ｇがトランジスタＴｒ２２のゲート電極Ｔｒ２２ｇと一体的に形成されている。また、ゲート電極Ｔｒ２１ｇは、ゲート絶縁膜１２及び層間絶縁膜１３に設けられたコンタクトホールＨＬ２２を介して、選択ラインＬｓに接続されている。また、ドレイン電極Ｔｒ２１ｄは、図１２に示すように、補助電源ラインＬayと一体的に形成されている。また、ソース電極Ｔｒ２１ｓは、図１２に示すように、ゲート絶縁膜１２に設けられたコンタクトホールＨＬ２１を介して、トランジスタＴｒ２３のゲート電極Ｔｒ２３ｇ及びキャパシタＣｓの下部電極Ｅcaに接続されている。ここで、コンタクトホールＨＬ１１は、図１１（ｂ）に示した発光駆動回路ＤＣの接点Ｎ２１に対応する。
【０１０５】
また、トランジスタＴｒ２２は、図１２に示すように、ゲート電極Ｔｒ２２ｇがトランジスタＴｒ２１のゲート電極Ｔｒ２１ｇと一体的に形成されている。また、ゲート電極Ｔｒ２２ｇは、ゲート絶縁膜１２及び層間絶縁膜１３に設けられたコンタクトホールＨＬ２２を介して、選択ラインＬｓに接続されている。また、ドレイン電極Ｔｒ２２ｄは、図１２に示すように、キャパシタＣｓの上部電極Ｅcbを兼ねる画素電極１６に接続されている。また、ソース電極Ｔｒ２２ｓは、図１２に示すように、ゲート絶縁膜１２に設けられたコンタクトホールＨＬ２４を介して、データラインＬｄに接続されている。
【０１０６】
また、トランジスタＴｒ２３は、図１２、図１３に示すように、ゲート電極Ｔｒ２３ｇがゲート絶縁膜１２に設けられたコンタクトホールＨＬ２２を介して、トランジスタＴｒ２１のソース電極Ｔｒ１１ｓに接続されている。また、ゲート電極Ｔｒ２３ｇは、キャパシタＣｓの下部電極Ｅcaに接続されている。また、ドレイン電極Ｔｒ２３ｄは、図１２、図１３に示すように、補助電源ラインＬayと一体的に形成されている。また、ソース電極Ｔｒ２３ｓは、図１２、図１３に示すように、キャパシタＣｓの上部電極Ｅcbを兼ねる画素電極１６に接続されている。
【０１０７】
キャパシタＣｓは、図１２、図１３に示すように、ＩＴＯ等の透明電極材料からなる下部電極Ｅcaと、該下部電極Ｅcaに対向し、ＩＴＯ等の透明電極材料からなる上部電極Ｅcbと、下部電極Ｅca及び上部電極Ｅcb間に介在するゲート絶縁膜１２と、を有している。ここで、ゲート絶縁膜１２は、キャパシタＣｓの誘電体層として兼用されている。また、上部電極Ｅcbは、有機ＥＬ素子ＯＥＬの画素電極１６として兼用されている。すなわち、キャパシタＣｓは、有機ＥＬ素子ＯＥＬの下層側（基板１１側）に設けられている。そして、下部電極Ｅcaは、図１２、図１３に示すように、トランジスタＴｒ２１のソース電極Ｔｒ２１ｓ及びトランジスタＴｒ２３のゲート電極Ｔｒ２３ｇに接続されている。また、上部電極Ｅcbとして兼用される画素電極１６は、図１２、図１３に示すように、トランジスタＴｒ２２のドレイン電極Ｔｒ２２ｄ及びトランジスタＴｒ２３のソース電極Ｔｒ２３ｓに直接接続されている。ここで、画素電極１６とドレイン電極Ｔｒ２２ｄ及びソース電極Ｔｒ２３ｓとの接続部は、図１１（ｂ）に示した発光駆動回路ＤＣの接点Ｎ２２に対応する。
【０１０８】
有機ＥＬ素子ＯＥＬは、上述した第１の実施形態と同様に、図１２、図１３に示すように、トランジスタＴｒ２２のドレイン電極Ｔｒ２２ｄ及びトランジスタＴｒ２３のソース電極Ｔｒ１２ｓに接続された画素電極（アノード電極）１６と、有機ＥＬ層（発光機能層）１７と、対向電極（カソード電極）１８と、を順次積層した素子構造を有している。
【０１０９】
また、隔壁層１５は、上述した第１の実施形態と同様に、図１２、図１３に示すように、基板１１上に配列された画素ＰＩＸ相互の境界領域に形成された層間絶縁膜１３及び保護絶縁膜１４を被覆するように、基板１１表面から連続的に突出するように設けられている。
【０１１０】
そして、上述した発光駆動回路ＤＣ、有機ＥＬ素子ＯＥＬ及び隔壁層１５が形成された基板１１の一面側には、対向基板２０が基板１１の一面側と所定の間隙を有するように貼り合わされて封止されている。また、突起部ＰＬＤ、ＰＬＥ、ＰＬＦの突出寸法は、その上端面が、基板１１又は対向基板２０に外部から押圧力が印加されていないとき、対向基板２０の基板１１の一面側と対向する面に接触しない値となるように形成されている。
【０１１１】
このようなデバイス構造を有する画素ＰＩＸにおいて、本実施形態においては、図１２、図１３に示すように、各画素形成領域Ｒpx内のトランジスタＴｒ２１〜Ｔｒ２３の近辺かつ周囲の任意の位置に、１乃至複数の突起部ＰＬＤ、ＰＬＥ、ＰＬＦが設けられている。ここで、突起部ＰＬＤ、ＰＬＥ、ＰＬＦの基板１１表面からの高さ（最高点の高さ）は、画素形成領域Ｒpx内の他の素子（特にトランジスタＴｒ２１〜Ｔｒ２３）部分の高さよりも高くなるように形成されている。
【０１１２】
これにより、基板１１に対向基板２０を貼り合わせるために対向基板２０を基板１１側に押圧したとき、あるいは、使用時に対向基板２０に外部から押圧力が加えられたとき、各画素形成領域Ｒpx内の突起部ＰＬＤ、ＰＬＥ、ＰＬＦが対向基板２０に当接しても、他の素子（特にトランジスタＴｒ２１〜Ｔｒ２３）が対向基板２０に接触することがない。したがって、基板１１に対向基板２０を接合する際に対向基板２０に印加される押圧力や使用時に対向基板２０に外部から印加される押圧力は突起部ＰＬＤ、ＰＬＥ、ＰＬＦに集中して、有機ＥＬ素子ＯＥＬを発光駆動するためのトランジスタＴｒ２１〜Ｔｒ２３に圧力が加わることがないので、トランジスタＴｒ２１〜Ｔｒ２３の素子破壊やトランジスタ特性の変動を防止することができる。
【０１１３】
突起部ＰＬＤ、ＰＬＥ、ＰＬＦは、具体的には図１３に示すように、基板１１上に、突起層ＰＬ２１、ゲート絶縁膜１２、突起層ＰＬ２２〜ＰＬ２６、層間絶縁膜１３、突起層ＰＬ２７及び保護絶縁膜１４が順次積層された積層構造を有している。ここで、突起層ＰＬ２１は、トランジスタＴｒ２１〜Ｔｒ２３のゲート電極Ｔｒ２１ｇ〜Ｔｒ２３ｇをなすゲートメタル層（導電層）からなり、ゲートメタル層をパターニングすることによって、当該ゲート電極Ｔｒ２１ｇ〜Ｔｒ２３ｇ及び上記データラインＬｄと同じ工程で一括して形成される。また、突起層ＰＬ２２〜ＰＬ２４は、各々、トランジスタＴｒ２１〜Ｔｒ２３の半導体層ＳＭＣ、チャネル保護層ＢＬ、不純物層ＯＨＭと同じ部材からなり、各々同じ工程で一括して形成される。また、突起層ＰＬ２５は、トランジスタＴｒ２１〜Ｔｒ２３のソース電極Ｔｒ２１ｓ〜Ｔｒ２３ｓ及びドレイン電極Ｔｒ２１ｄ〜Ｔｒ２３ｄをなすソース、ドレインメタル層（導電層）からなり、ソース、ドレインメタル層をパターニングすることによって、当該ソース電極Ｔｒ２１ｓ〜Ｔｒ２３ｓ及びドレイン電極Ｔｒ２１ｄ〜Ｔｒ２３ｄ、上記補助電源ラインＬayと同じ工程で一括して形成される。また、突起層ＰＬ２６は、有機ＥＬ素子ＯＥＬの画素電極１６と同じ部材からなり、同じ工程で一括して形成される。また、突起層ＰＬ２７は、選択ラインＬｓ及び電源ラインＬａをなす配線メタル層からなり、配線メタル層をパターニングすることによって、当該選択ラインＬｓ及び電源ラインＬａと同じ工程で一括して形成される。
【０１１４】
このように、突起部ＰＬＤ、ＰＬＥ、ＰＬＦはいずれも、ゲートメタル層やソース、ドレインメタル層、配線メタル層、半導体層、絶縁層からなる各突起層をその一部に含む構造を有している。ここで、突起部ＰＬＤ、ＰＬＥ、ＰＬＦの各突起層に、選択ラインＬｓ、データラインＬｄ、電源ラインＬａをそのまま兼用することにより、図１２に示すように、選択ラインＬｓやデータラインＬｄ、電源ラインＬａが配設される領域に、一部又は全部が平面的に重なるように、突起部ＰＬＤ、ＰＬＥ、ＰＬＦを配置形成することができる。これにより、基板１１上に突起部ＰＬＤ、ＰＬＥ、ＰＬＦを設けることによる画素ＰＩＸの開口率の低下を抑制することができる。
【０１１５】
そして、上述したようなデバイス構造を有する画素ＰＩＸを備えた表示パネル１１０は、概ね、上述した第１の実施形態に係る表示装置（表示パネル）の製造方法に示した製造プロセスをそのまま適用して製造することができる。すなわち、本実施形態においても、突起部ＰＬＤ、ＰＬＥ、ＰＬＦは、表示パネル１１０に設けられるトランジスタＴｒ２１〜Ｔｒ２３や有機ＥＬ素子ＯＥＬ、配線を形成する際のプロセスにおいて同時に形成される。したがって、本実施形態によれば、製造工程の変更や工程数の増加を伴うことなく、トランジスタＴｒ２１〜Ｔｒ２３の近辺かつ周囲に突起部ＰＬＤ、ＰＬＥ、ＰＬＦを設けることができる。
（作用効果の検証）
次に、上述した第２の実施形態に係る表示パネルを適用した表示装置における作用効果について、比較対象を示して詳しく説明する。ここで、上述した第１の実施形態と同様の内容については説明を簡略化する。
【０１１６】
図１４は、上述した第２の実施形態の比較対象となる画素の一例を示す平面レイアウト図であり、図１５は、比較対象となる画素の要部断面図である。ここでは、図１５は、図１４に示した平面レイアウトを有する画素におけるXVＥ−XVＥ線（本明細書においては図１４中に示したローマ数字の「１５」に対応する記号として便宜的に「XV」を用いる。）に沿った断面を示す。ここで、図１４、図１５においては、第２の実施形態と同等の構成については同一の符号を付して説明を簡略化する。図１６は、比較対象となる画素を備えた表示パネルにおける問題点と、第２の実施形態に係る表示パネルにおける作用効果を説明するための概略断面図である。
【０１１７】
図１４、図１５に示す比較対象となる画素ＰＩＸは、図１２、図１３に示した第２の実施形態に係る画素において、突起部ＰＬＤ、ＰＬＥ、ＰＬＦを省いた構成を有している。比較対象となる画素ＰＩＸにおいて、第２の実施形態と同等の膜厚でトランジスタＴｒ２１〜Ｔｒ２３や選択ラインＬｓ、データラインＬｄ、電源ラインＬａ、補助電源ラインＬay、有機ＥＬ素子ＯＥＬを形成した場合、図１５に示すように、トランジスタＴｒ２１〜Ｔｒ２３部分の積層数が最も多く、基板１１表面からの高さが最高になる。すなわち、トランジスタＴｒ２１〜Ｔｒ２３部分の基板１１表面からの高さが、画素形成領域Ｒpx内の他の素子（配線領域等）部分の高さよりも高くなる。
【０１１８】
このような基板１１に対向基板２０を接合するために対向基板２０を基板１１側に押圧したとき、あるいは、使用時に対向基板２０に外部から押圧力が加えられたとき、図１６（ａ）に示すように、押圧力（図中矢印で表記）により画素形成領域Ｒpx内のトランジスタＴｒ２１〜Ｔｒ２３部分が対向基板２０に当接すると、基板１１表面からの高さが最高となるトランジスタＴｒ２１〜Ｔｒ２３部分に押圧力が集中して、トランジスタＴｒ２１〜Ｔｒ２３の素子破壊やトランジスタ特性の変動を招く可能性がある。
【０１１９】
これに対して、上述した第２の実施形態においては、図１２、図１３に示したように、画素形成領域Ｒpx内のトランジスタＴｒ２１〜Ｔｒ２３の近辺かつ周囲の任意の位置に、複数の突起部ＰＬＤ、ＰＬＥ、ＰＬＦが設けられている。そして、これらの突起部ＰＬＤ、ＰＬＥ、ＰＬＦの基板１１表面からの高さが、画素形成領域Ｒpx内の他の素子（特にトランジスタＴｒ２１〜Ｔｒ２３）部分の高さよりも高くなるように形成されている。
【０１２０】
このような基板１１に対向基板２０を接合するために対向基板２０を基板１１側に押圧したとき、あるいは、使用時に対向基板２０に外部から押圧が加えられたとき、図１６（ｂ）に示すように、押圧力（図中矢印で表記）により画素形成領域Ｒpx内のトランジスタＴｒ２１〜Ｔｒ２３の周囲に設けられた突起部ＰＬＤ、ＰＬＥ、ＰＬＦが対向基板２０に当接しても、基板１１表面からの高さが最高となる突起部ＰＬＤ、ＰＬＥ、ＰＬＦに押圧力が集中して、トランジスタＴｒ２１〜Ｔｒ２３への押圧力の印加を回避又は抑制することができる。したがって、本実施形態によれば、トランジスタＴｒ２１〜Ｔｒ２３の素子破壊やトランジスタ特性の変動を防止することができるので、上述した第１の実施形態と同様に、表示画面における点欠陥の発生を抑制して製造歩留まりや品質の向上を図ることができる。
【０１２１】
なお、上述した第１及び第２の実施形態において、基板１１上の各画素形成領域Ｒpx内に設けられる突起部ＰＬＡ〜ＰＬＣ、ＰＬＤ〜ＰＬＦ（図３、図１２参照）については、各画素ＰＩＸの発光駆動回路ＤＣに設けられるトランジスタＴｒ１１、Ｔｒ１２又はトランジスタＴｒ２１〜Ｔｒ２３に近接する配線層（選択ラインＬｓ、データラインＬｄ、電源ラインＬａ、補助電源ラインＬay）の形成領域に配置する場合について示した。本発明はこれに限定されるものではなく、対向基板２０との接合時に印加される押圧力や使用時に外部から印加される押圧力が、トランジスタＴｒ１１、Ｔｒ１２又はトランジスタＴｒ２１〜Ｔｒ２３に、直接印加されない、あるいは、集中しないものであれば、突起部ＰＬＡ〜ＰＬＣ、ＰＬＤ〜ＰＬＦを他の領域に配置するものであってもよい。なお、発明者らの検証によれば、突起部ＰＬＡ〜ＰＬＣ、ＰＬＤ〜ＰＬＦをトランジスタＴｒ１１、Ｔｒ１２又はトランジスタＴｒ２１〜Ｔｒ２３の極力近傍に配置することが上記の作用効果を奏する上で好ましい。
【０１２２】
また、上述した各実施形態においては、各画素形成領域Ｒpx内に突起部ＰＬＡ〜ＰＬＣ、ＰＬＤ〜ＰＬＦを各３箇所ずつ設けた構成を示したが、本発明はこれに限定されるものではない。上述したように、対向基板２０との接合時に印加される押圧力が、トランジスタＴｒ１１、Ｔｒ１２又はトランジスタＴｒ２１〜Ｔｒ２３に、直接印加されない、あるいは、集中しないものであれば、突起部の個数は特に限定されるものではない。なお、発明者らの検証によれば、突起部を１乃至３箇所程度設けることにより、上記の作用効果が良好に得られるとともに、突起部の配置に関するレイアウト設計上の制約や開口率の低下を極力抑制することができる。なお、突起部の配置に関し、上記の作用効果を良好に得るためには、図３、図１２に示すように、突起部がトランジスタＴｒ１１、Ｔｒ１２やトランジスタＴｒ２１〜Ｔｒ２３を取り囲むように複数設けられていることが好ましく、少なくとも、駆動トランジスタＴｒ１２、Ｔｒ２３の形成位置を挟んで、選択ラインＬｓの延在方向（行方向）に沿った２箇所、又は、データラインＬｄの延在方向（列方向）に沿った２箇所に設けられていることが好ましい。
【０１２３】
また、本発明においては、突起部ＰＬＡ〜ＰＬＣ、ＰＬＤ〜ＰＬＦの平面形状や寸法（サイズ）について特に限定するものではないが、例えば配線層の形成領域に平面的に重なるように突起部ＰＬＡ〜ＰＬＣ、ＰＬＤ〜ＰＬＦを配置する場合には、当該配線層の幅と同程度、もしくは、それよりも小さい程度の寸法に設定することが好ましい。これによれば、上述したように、突起部ＰＬＡ〜ＰＬＣ、ＰＬＤ〜ＰＬＦを設けることによる画素ＰＩＸの開口率の低下を抑制することができる。なお、発明者らの検証によれば、１２μｍ□の正方形からなる平面形状を有する突起部を設けることにより、上記の作用効果を良好に得ることができた。
また、仮に突起部の上端面が対向基板２０の基板１１の一面側と対向する面に接触するようになっていると、各突起部の突出寸法がばらついていた場合には、基板１１に対向基板２０を貼り合わせたとき、各突起部の突出寸法のばらつきによって基板１１と対向基板２０との間隙が不均一になる。これに対し、本実施形態においては、突起部の突出寸法が、基板１１又は対向基板２０に外部から押圧力が印加されていないときには、その上端面が対向基板２０の基板１１の一面側と対向する面に接触しない値に形成されているため、仮に各突起部の突出寸法がばらついていても、基板１１に対向基板２０を貼り合わせたときに、基板１１の一面側と対向基板２０との間隙に各突起部の突出寸法のばらつきは何ら影響を与えることはない。これにより基板１１の一面側と対向基板２０との間隙を面内で均一に形成することができる。
【０１２４】
また、上述した各実施形態においては、画素ＰＩＸに設けられる発光駆動回路ＤＣ（図１（ｂ）、図１１（ｂ）参照）として、画像データに応じた電圧値の階調電圧Ｖdataを印加することにより、各画素ＰＩＸの発光素子に画像データに応じた発光駆動電流を流して、所望の輝度階調で発光動作（表示動作）させる電圧指定型の階調制御方式に対応した回路構成を備えた場合について説明した。本発明に適用可能な画素回路は、これに限定されるものではなく、例えば、画像データに応じた電流値の階調電流を供給することにより、各画素に設けられた発光素子に画像データに応じた発光駆動電流を流して、所望の輝度階調で発光動作させる電流指定型の階調制御方式に対応した回路構成を備えたものであってもよい。
【０１２５】
また、上述した各実施形態においては、表示素子として有機ＥＬ素子からなる発光素子を有する画素を発光駆動するための発光駆動回路に適用した場合について説明したが、本発明に係るはこれに限定されるものではない。すなわち、本発明は、基板上に配列される画素が、表示素子と、これらを駆動するためのスイッチング素子（薄膜トランジスタ）と、を有するものであれば良好に適用することができるものであり、例えば、液晶表示パネル等の他の表示方法により画像情報を表示する表示パネルに適用するものであってもよい。
【０１２６】
＜電子機器の適用例＞
次に、上述した実施形態に係る表示パネル（本発明に係るデバイス構造を有する画素が配列された発光パネル）を適用した電子機器について図面を参照して説明する。
【０１２７】
上述した各実施形態に示したデバイス構造を有する画素ＰＩＸが二次元配列された表示パネル１１０を備える表示装置１００は、例えばデジタルカメラや薄型テレビジョン、モバイル型のパーソナルコンピュータ、携帯電話等、種々の電子機器の表示デバイスとして良好に適用できるものである。
【０１２８】
図１７は、本発明に係る発光装置を適用したデジタルカメラの構成例を示す斜視図であり、図１８は、本発明に係る発光装置を適用した薄型テレビジョンの構成例を示す斜視図であり、図１９は、本発明に係る発光装置を適用したモバイル型のパーソナルコンピュータの構成例を示す斜視図であり、図２０は、本発明に係る発光装置を適用した携帯電話の構成例を示す図である。
【０１２９】
図１７において、デジタルカメラ２１０は、大別して、本体部２１１と、レンズ部２１２と、操作部２１３と、上述した各実施形態に示した表示装置１００を備える表示部２１４と、シャッターボタン２１５とを備えている。これによれば、表示部２１４における点欠陥の発生を抑制して製造歩留まりや品質の向上を図ることができる。
【０１３０】
また、図１８において、薄型テレビジョン２２０は、大別して、本体部２２１と、上述した実施形態に示した表示装置１００を備える表示部２２２と、操作用コントローラ（リモコン）２２３と、を備えている。これによれば、表示部２２２における点欠陥の発生を抑制して製造歩留まりや品質の向上を図ることができる。
【０１３１】
また、図１９において、パーソナルコンピュータ２３０は、大別して、本体部２３１と、キーボード２３２と、上述した実施形態に示した表示装置１００を備える表示部２３３とを備えている。この場合においても、表示部２３３における点欠陥の発生を抑制して製造歩留まりや品質の向上を図ることができる。
【０１３２】
また、図２０において、携帯電話２４０は、大別して、操作部２４１と、受話口２４２と、送話口２４３と、上述した実施形態に示した表示装置１００を備える表示部２４４とを備えている。この場合においても、表示部２４４における点欠陥の発生を抑制して製造歩留まりや品質の向上を図ることができる。
【０１３３】
なお、上述した各電子機器においては、本発明に係る画素回路を適用した発光パネルを、表示パネルとして適用した場合について詳しく説明したが、本発明はこれに限定されるものではない。本発明に係る画素回路及び発光装置は、例えば発光素子を有する複数の画素が一方向に配列された発光素子アレイを備え、感光体ドラムに画像データに応じて発光素子アレイから出射した光を照射して露光する露光装置に適用するものであってもよい。
【符号の説明】
【０１３４】
１１ 基板
１２ ゲート絶縁膜
１３ 層間絶縁膜
１４ 保護絶縁膜
１５ 隔壁層
１６ 画素電極
１７ 有機ＥＬ層
１８ 対向電極
２０ 対向基板
１００ 表示装置
１１０ 表示パネル
ＰＩＸ 画素
Ｒpx 画素形成領域
Ｒel ＥＬ素子形成領域
ＰＬＡ〜ＰＬＣ、ＰＬＤ〜ＰＬＦ 突起部
ＰＬ１１〜ＰＬ１７、ＰＬ２１〜ＰＬ２７ 突起層
Ｌｓ 選択ライン
Ｌａ 電源ライン
Ｌay 補助電源ライン
Ｌｄ データライン
Ｔｒ１１、Ｔｒ１２、Ｔｒ２１〜Ｔｒ２３ トランジスタ
Ｃｓ キャパシタ
ＯＥＬ 有機ＥＬ素子
【技術分野】
【０００１】
本発明は、発光パネル及びその製造方法、発光装置、並びに、電子機器に関し、特に、画像データに応じた輝度階調で発光素子を発光させるための画素回路と発光素子とからなる画素を配列した発光パネル及びその製造方法、該発光パネルを備えた発光装置、並びに、該発光装置を実装した電子機器に関する。
【背景技術】
【０００２】
近年、携帯電話や携帯音楽プレーヤ等の電子機器の表示デバイスとして、有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略記する）等の発光素子を二次元配列した表示パネル（発光素子型表示パネル）を適用したものが知られている。特に、アクティブマトリクス駆動方式を適用した発光素子型表示パネルにおいては、広く普及している液晶表示装置に比較して、表示応答速度が速く、視野角依存性も小さく、また、高輝度・高コントラスト化、表示画質の高精細化等が可能であるという特長を有している。加えて、発光素子型表示パネルは、液晶表示装置のようにバックライトや導光板を必要としないので、一層の薄型軽量化が可能であるという特長を有している。
【０００３】
そして、このような発光素子型ディスプレイにおいては、発光素子を発光制御するための駆動制御機構や制御方法が種々提案されている。例えば、特許文献１に記載されているように、表示パネルに配列される画素ごとに、発光素子である有機ＥＬ素子と、複数のスイッチング手段からなる駆動回路（画素回路）と、を備えたものが知られている。なお、駆動回路の具体例については、後述する実施形態において詳しく説明する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−１４７６５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したように、アクティブマトリクス駆動方式を適用した表示パネルにおいては、画素ごとに、有機ＥＬ素子等の発光素子と薄膜トランジスタからなるスイッチング手段とを備えている。このような表示パネルにおいては、ガラス等の絶縁性の基板の一面側に、画素を形成する有機ＥＬ素子や薄膜トランジスタ等が形成され、さらに、各画素への水分の浸入や外部からの機械的(物理的)な圧力による損傷等から保護するために、基板に対向するように封止基板を貼り合わせた構造が適用されている。
【０００６】
ここで、封止基板の内面と基板の薄膜トランジスタ等を覆う保護膜の上面との間には、ある程度の隙間を設けるように形成される。しかし、基板に封止基板を貼り合わせるために封止基板を基板側に押圧したとき、あるいは、封止基板を貼り合わせた後の使用時に外部から封止基板に押圧力が加えられたとき、封止基板の内面が基板の保護膜の上面に接触して、例えば基板側に形成された薄膜トランジスタに上記の押圧力が集中して印加され、薄膜トランジスタの素子破損やトランジスタ特性の変動を招く可能性があった。これにより、表示画面に点欠陥が発生して製造歩留まりや品質の低下を招くという問題を有していた。
【０００７】
そこで、本発明は、上述した問題点に鑑み、押圧力による点欠陥の発生を抑制して製造歩留まりや品質の向上を図ることができる発光パネル及びその製造方法、発光装置、並びに、電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
請求項１記載の発明に係る発光パネルは、第１の基板と、該第１の基板の一面上に配列された複数の画素と、前記第１の基板の一面側と所定の間隙を有して対向して設けられて、前記各画素を封止する第２の基板と、を備え、前記各画素は、表示素子と、前記表示素子を画像データに応じて駆動させるためのスイッチング素子と、前記スイッチング素子の周辺に配置され、前記第１の基板の一面側から突出する１乃至複数の突起部と、を有し、前記突起部の前記第１の基板の一面側からの突出寸法は、前記スイッチング素子が形成された領域の前記第１の基板の一面側からの突出寸法より大きく、前記第１の基板又は第２の基板に外部から押圧力が印加されていないときに、前記突起部の上端面が前記第２の基板の前記第１の基板と対向する面に接触しない値に設定されていることを特徴とする。
【０００９】
請求項２記載の発明は、請求項１に記載の発光パネルにおいて、前記複数の画素は複数の行及び列方向に沿って二次元配列され、前記各画素は前記突起部を複数有し、該各突起部は、少なくとも、前記スイッチング素子の形成位置を挟んだ行方向に沿った２箇所、又は、前記スイッチング素子の形成位置を挟んだ列方向に沿った２箇所に設けられていることを特徴とする。
請求項３記載の発明は、請求項１又は２に記載の発光パネルにおいて、前記スイッチング素子は電極、絶縁膜及び半導体層を有して構成され、前記突起部は、少なくとも前記スイッチング素子の前記電極及び前記絶縁層及び前記半導体層と同じ部材を積層した積層構造を有することを特徴とする。
請求項４記載の発明は、請求項３に記載の発光パネルにおいて、前記画素を駆動するための信号が印加される信号線を備え、前記突起部は、前記積層構造の一部に前記信号線と同じ部材を用いていることを特徴とする。
請求項５記載の発明は、請求項１乃至４のいずれかに記載の発光パネルにおいて、前記画素は、前記表示素子として発光素子を備えることを特徴とする。
請求項６記載の発明は、請求項５に記載の発光パネルにおいて、前記発光素子は、有機エレクトロルミネッセンス素子からなることを特徴とする。
【００１０】
請求項７記載の発明は、表示素子と、前記表示素子を画像データに応じて駆動させるためのスイッチング素子と、を有する複数の画素が複数の行及び列方向に沿って二次元配列された発光パネルの製造方法において、第１の基板の一面上に、電極、絶縁層及び半導体層を形成して前記スイッチング素子を形成する工程と、前記スイッチング素子の周囲の領域に、前記スイッチング素子が形成される領域の前記第１の基板の一面側からの突出寸法よりも大きく、前記第１の基板又は前記第２の基板に外部から押圧力が印加されていないときに、前記第２の基板の前記第１の基板と対向する面に接触しない突出寸法を有する１乃至複数の突起部を形成する工程と、前記第１の基板の一面側との間に所定の間隙を有するように第２の基板を接合する工程と、を含み、前記突起部を形成する工程は、前記スイッチング素子を形成する工程と同時に、前記スイッチング素子を構成する前記電極、前記絶縁層及び前記半導体層と同じ部材を積層した積層構造を形成して、少なくとも前記突起部の一部を形成する工程を含むことを特徴とする。
【００１１】
請求項８記載の発明は、請求項７に記載の発光パネルの製造方法において、前記突起部を形成する工程は、該突起部を複数形成し、該各突起部を、少なくとも、前記スイッチング素子の形成位置を挟んだ行方向に沿った２箇所、又は、前記スイッチング素子の形成位置を挟んだ列方向に沿った２箇所に形成する工程を含むことを特徴とする。
請求項９記載の発明は、請求項７又は８に記載の発光パネルの製造方法において、前記第１の基板上に、前記画素を駆動するための信号が印加される信号線を形成する工程を有し、前記突起部を形成する工程は、前記信号線を形成する工程と同時に、該信号線をなす導電層を前記積層構造に積層して、前記突起部の一部を形成する工程を含むことを特徴とする。
【００１２】
請求項１０記載の発明に係る発光装置は、第１の基板と、該第１の基板の一面上に配設された複数の選択ライン及び該各選択ラインと交差して配設された複数のデータラインと、前記第１の基板の一面上に前記各選択ラインと前記各データラインに接続されて二次元配列された複数の画素と、前記第１の基板の一面側と所定の間隙を有して対向して設けられて、前記各画素を封止する第２の基板と、を有する発光パネルと、前記各選択ラインを介して、前記画素を選択状態に設定するための選択信号を印加する選択駆動回路と、前記各データラインを介して、前記選択状態に設定された前記画素に画像データに応じた階調信号を書き込む信号駆動回路と、を備え、前記画素は、表示素子と、前記選択信号及び前記階調信号に基づいて、前記表示素子を駆動させるためのスイッチング素子と、前記スイッチング素子の周辺に配置され、かつ、前記第１の基板の一面側から突出する１乃至複数の突起部と、を有し、前記突起部の前記第１の基板の一面側からの突出寸法は、前記スイッチング素子が形成された領域の前記第１の基板の一面側からの突出寸法より大きく、前記突起部の上端面が前記第１の基板又は前記第２の基板に外部から押圧力が印加されていないときに、前記第２の基板の前記第１の基板と対向する面に接触しない値に設定されていることを特徴とする。
【００１３】
請求項１１記載の発明は、請求項１０記載の発光装置において、前記各画素は前記突起部を複数有し、該各突起部は、少なくとも、前記スイッチング素子の形成位置を挟んだ前記選択ラインの延在方向に沿った２箇所、又は、前記スイッチング素子の形成位置を挟んだ前記データラインの延在方向に沿った２箇所に設けられていることを特徴とする。
請求項１２記載の発明は、請求項１０又は１１に記載の発光装置において、前記スイッチング素子は電極、絶縁層及び半導体層を有して構成され、前記突起部は、少なくとも前記スイッチング素子を構成する前記電極及び前記絶縁層を及び前記半導体層と同じ部材を積層した積層構造を有することを特徴とする。
請求項１３記載の発明は、請求項１２記載の発光装置において、前記突起部は、前記積層構造の一部に前記選択ライン及び前記データラインと同じ部材を用いていることを特徴とする。
請求項１４記載の発明は、請求項１２又は１３に記載の発光装置において、前記発光パネルは、前記画素を駆動するための電源電圧が印加される電源ラインを備え、前記突起部は、前記積層構造の一部に前記電源ラインと同じ部材を用いていることを特徴とする。
請求項１５記載の発明は、請求項１０乃至１４のいずれかに記載の発光装置において、前記画素は、前記表示素子として発光素子を備えることを特徴とする。
請求項１６記載の発明に係る電子機器は、請求項１０乃至１５のいずれかに記載の発光装置が実装されてなることを特徴とする。
【発明の効果】
【００１４】
本発明に係る発光パネル及びその製造方法、発光装置、並びに、電子機器によれば、点欠陥の発生を抑制して製造歩留まりや品質の向上を図ることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明に係る発光装置を適用した表示装置の第１の実施形態を示す概略構成図である。
【図２】第１の実施形態に係る表示装置に適用される表示パネルの具体例を示す概略構成図である。
【図３】第１の実施形態に係る表示装置に適用される画素の一例を示す平面レイアウト図である。
【図４】第１の実施形態に係る表示装置に適用される画素の要部断面図である。
【図５】第１の実施形態に係る表示パネルの製造方法を示す工程断面図（その１）である。
【図６】第１の実施形態に係る表示パネルの製造方法を示す工程断面図（その２）である。
【図７】第１の実施形態に係る表示パネルの製造方法を示す工程断面図（その３）である。
【図８】第１の実施形態の比較対象となる画素の一例を示す平面レイアウト図である。
【図９】第１の実施形態の比較対象となる画素の要部断面図である。
【図１０】比較対象となる画素を備えた表示パネルにおける問題点と、第１の実施形態に係る表示パネルにおける作用効果を説明するための概略断面図である。
【図１１】本発明に係る発光装置を適用した表示装置の第２の実施形態を示す概略構成図である。
【図１２】第２の実施形態に係る表示装置に適用される画素の一例を示す平面レイアウト図である。
【図１３】第２の実施形態に係る表示装置に適用される画素の要部断面図である。
【図１４】第２の実施形態の比較対象となる画素の一例を示す平面レイアウト図である。
【図１５】第２の実施形態の比較対象となる画素の要部断面図である。
【図１６】比較対象となる画素を備えた表示パネルにおける問題点と、第２の実施形態に係る表示パネルにおける作用効果を説明するための概略断面図である。
【図１７】本発明に係る発光装置を適用したデジタルカメラの構成例を示す斜視図である。
【図１８】本発明に係る発光装置を適用した薄型テレビジョンの構成例を示す斜視図である。
【図１９】本発明に係る発光装置を適用したモバイル型のパーソナルコンピュータの構成例を示す斜視図である。
【図２０】本発明に係る発光装置を適用した携帯電話の構成例を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明に係る発光パネル及びその製造方法、発光装置並びに電子機器について、実施形態を示して詳しく説明する。
＜第１の実施形態＞
まず、本発明に係る発光装置の第１の実施形態について、図面を参照して説明する。ここでは、本発明に係る発光装置を表示装置として適用した場合について説明する。
【００１７】
（表示装置）
図１は、本発明に係る発光装置を適用した表示装置の第１の実施形態を示す概略構成図である。図１（ａ）は、本実施形態に係る表示装置を示す概略ブロック図であり、図１（ｂ）は、本実施形態に係る表示装置に適用される画素の等価回路図である。また、図２は、本実施形態に係る表示装置に適用される表示パネルの具体例を示す概略構成図である。図２（ａ）は、本実施形態に係る表示パネルの全体構成を示す概略平面図であり、図２（ｂ）は、図２（ａ）に示した表示装置におけるIIＡ−IIＡ線（本明細書においては図２（ａ）中に示したローマ数字の「２」に対応する記号として便宜的に「II」を用いる。）に沿った断面を示す図である。ここで、図２（ａ）においては、図示を明瞭にするため、基板と対向基板とを封止するためのシール材に便宜的にハッチングを施して示した。また、図示の都合上、図２（ｂ）においてのみ対向基板を表示し、図２（ａ）においては省略した。
【００１８】
図１（ａ）に示すように、第１の実施形態に係る表示装置（発光装置）１００は、概略、複数の画素ＰＩＸが二次元配列された表示パネル（発光パネル）１１０と、各画素ＰＩＸを選択状態に設定するための選択ドライバ（選択駆動回路）１２０と、各画素ＰＩＸに画像データに応じた階調信号を供給するためのデータドライバ（信号駆動回路）１３０と、コントローラ１４０と、を備えている。
【００１９】
ここで、本実施形態に適用される表示パネル１１０は、具体的には、図２（ａ）、（ｂ）に示すように、基板１１と対向基板２０とが対向して配置された構成を有している。基板１１の一面側（図２（ｂ）の上面側）に複数の画素ＰＩＸが二次元配列された画素アレイ１１１が設けられている。また、画素アレイ１１１の周辺領域には、上記各画素ＰＩＸを駆動するための信号を供給するための引き出し配線Ｌｒが設けられている。引き出し配線Ｌｒは一端側が画素アレイ１１１（各画素ＰＩＸ）に接続され、他端側が例えば基板１１の端部に設けられた接続端子ＴＭに接続されている。接続端子ＴＭは、例えばフィルム基板（フレキシブルプリント基板）ＦＰＣ等を介して、基板１１の外部に設けられた選択ドライバ１２０やデータドライバ１３０、あるいは、これらのドライバ機能を備えたドライバチップに接続されている。そして、対向して配置された基板１１と対向基板２０は、図２（ａ）、（ｂ）に示すように、画素アレイ１１１の周囲領域に設けられたシール材３０を介して接合され、画素アレイ１１１が封止されて外的環境の影響を受けないように保護されている。シール材３０内には基板１１と対向基板２０との間のギャップ（間隙）を設定するためのギャップ材（図示せず）が設けられている。これによって基板１１の一面側と対向基板２０との間隙は、対向基板２０の基板１１の一面側との対向面が画素アレイ１１１の上面に接触しない程度の値に設定されている。
【００２０】
また、本実施形態に係る表示パネル１１０に配列される画素ＰＩＸは、例えば図１（ｂ）に示すように、発光駆動回路ＤＣと、電流駆動型の発光素子である有機ＥＬ素子ＯＥＬと、を備えている。発光駆動回路ＤＣは、画像データに応じた電流値の発光駆動電流を生成して、有機ＥＬ素子ＯＥＬに供給する。有機ＥＬ素子ＯＥＬは、発光駆動回路ＤＣから供給される発光駆動電流に基づいて、画像データに応じた輝度階調で発光する。
【００２１】
発光駆動回路ＤＣは、例えば図１（ｂ）に示すように、トランジスタＴｒ１１、Ｔｒ１２とキャパシタＣｓとを備えている。トランジスタ（選択トランジスタ；スイッチング素子）Ｔｒ１１は、ゲート端子が選択ラインＬｓに接続され、ドレイン端子がデータラインＬｄに接続され、ソース端子が接点Ｎ１１に接続されている。トランジスタ（駆動トランジスタ；スイッチング素子）Ｔｒ１２は、ゲート端子が接点Ｎ１１に接続され、ドレイン端子が高電位の電源電圧Ｖsaに接続され、ソース端子が接点Ｎ１２に接続されている。キャパシタＣｓは、トランジスタＴｒ１２のゲート端子（接点Ｎ１１）及びソース端子（接点Ｎ１２）間に接続されている。
【００２２】
また、有機ＥＬ素子（表示素子）ＯＥＬは、アノード（後述するアノード電極となる画素電極）が上記発光駆動回路ＤＣの接点Ｎ１２に接続され、カソード（後述するカソード電極となる対向電極）が所定の低電位電源（基準電圧Ｖsc；例えば接地電位Ｖgnd）に接続されている。
【００２３】
ここでは、トランジスタＴｒ１１、Ｔｒ１２はいずれも、ｎチャネル型の薄膜トランジスタを適用することができる。なお、トランジスタＴｒ１１、Ｔｒ１２がｐチャネル型であれば、ソース端子及びドレイン端子が互いに逆になる。また、キャパシタＣｓは、トランジスタＴｒ１２のゲート、ソース間に形成される寄生容量、又は、該ゲート、ソース間に付加的に設けられた補助容量、もしくは、これらの寄生容量と補助容量からなる容量成分である。
【００２４】
画素ＰＩＸに接続される選択ラインＬｓは、例えば表示パネル１１０の行方向（図１（ａ）の左右方向）に配設されて、選択ドライバ１２０に接続されている。そして、選択ラインＬｓには、選択ドライバ１２０から選択レベル又は非選択レベルの選択電圧（選択信号）Ｖselが印加される。また、画素ＰＩＸに接続されるデータラインＬｄは、例えば表示パネル１１０の列方向（図１（ａ）の上下方向）に配設されて、データドライバ１３０に接続されている。データラインＬｄには、データドライバ１３０から画像データに応じた階調電圧（選択信号）Ｖdataが印加される。
【００２５】
コントローラ１４０は、表示装置１００の外部から供給される画像データに基づいて、輝度階調データを含むデジタルデータからなる表示データを生成してデータドライバ１３０に供給する。また、コントローラ１４０は、画像データに基づいて生成又は抽出されるタイミング信号に基づいて、選択ドライバ１２０及びデータドライバ１３０の動作状態を制御して、表示パネル１１０における所定の画像表示動作を実行するための選択制御信号及びデータ制御信号を生成して出力する。
【００２６】
これにより、選択ドライバ１２０は、選択制御信号に基づいて、各行の選択ラインＬｓに所定のタイミングで選択レベルの選択電圧Ｖselを印加することにより、各行の画素ＰＩＸを選択状態に設定する。データドライバ１３０は、データ制御信号に基づいて、画像データに応じた階調電圧Ｖdataを生成して、各データラインＬｄを介して、選択状態に設定された画素ＰＩＸに供給する。
【００２７】
そして、このような回路構成を有する画素ＰＩＸを備えた表示装置の表示駆動動作は、まず、所定の選択期間に、選択ドライバ１２０から選択ラインＬｓに対して、選択レベル（ハイレベル）の選択電圧Ｖselを印加することにより、トランジスタＴｒ１１をオン動作させて、画素ＰＩＸを選択状態に設定する。このタイミングに同期して、データドライバ１３０から画像データに応じた電圧値の階調電圧ＶdataをデータラインＬｄに印加することにより、トランジスタＴｒ１１を介して接点Ｎ１１に、階調電圧Ｖdataに応じた電位が印加される。
【００２８】
これにより、トランジスタＴｒ１２が階調電圧Ｖdataに応じた導通状態でオン動作して、ドレイン、ソース間に所定の電流値の発光駆動電流が流れ、有機ＥＬ素子ＯＥＬは、階調電圧Ｖdata（すなわち画像データ）に応じた輝度階調で発光する。このとき、トランジスタＴｒ１２のゲート、ソース間に接続されたキャパシタＣｓには、接点Ｎ１１に印加された階調電圧Ｖdataに基づいて電荷が蓄積（充電）される。
【００２９】
次いで、上記選択期間終了後の非選択期間において、選択ドライバ１２０から選択ラインＬｓに対して、非選択レベル（ローレベル）の選択電圧Ｖselを印加することにより、トランジスタＴｒ１１をオフ動作させて、画素ＰＩＸを非選択状態に設定する。このとき、上記キャパシタＣｓに蓄積された電荷（すなわち、ゲート、ソース間の電位差）が保持されて、トランジスタＴｒ１２のゲート端子に階調電圧Ｖdataに相当する電圧が印加される。したがって、トランジスタＴｒ１２のドレイン、ソース間に上記の発光動作状態（選択期間）と同等の電流値の発光駆動電流が流れて、有機ＥＬ素子ＯＥＬは発光状態を継続する。そして、このような表示駆動動作を、表示パネル１１０に二次元配列された全ての画素ＰＩＸについて、例えば各行ごとに順次実行することにより、所望の画像情報が表示される。
【００３０】
（画素のデバイス構造）
次いで、上述したような回路構成を有する画素（発光駆動回路及び有機ＥＬ素子）の具体的なデバイス構造（平面レイアウト及び断面構造）について説明する。ここでは、有機ＥＬ素子ＯＥＬの有機ＥＬ層において発光した光が、透明な基板を透過して視野側（基板の他面側）に出射されるボトムエミッション型の発光構造を有する有機ＥＬ表示パネルについて示す。
【００３１】
図３は、本実施形態に係る表示装置に適用される画素の一例を示す平面レイアウト図である。ここでは、図１（ｂ）に示した発光駆動回路ＤＣの各トランジスタ及び配線等が形成された層を主に示し、各トランジスタの電極及び各配線層を明瞭にするために、便宜的にハッチングを施して示した。ここで、同じハッチングを施した電極及び配線層は同層に設けられている。また、図４は、本実施形態に係る表示装置に適用される画素の要部断面図である。ここでは、図４は、図３に示した平面レイアウトを有する画素におけるIVＢ−IVＢ線（本明細書においては図３中に示したローマ数字の「４」に対応する記号として便宜的に「IV」を用いる。）に沿った断面を示す。
【００３２】
図１（ｂ）に示した画素ＰＩＸは、具体的には、図３、図４に示すように、ガラス等の透明な絶縁性の基板（第１の基板）１１の一面側（図４の上面側）に設定された画素形成領域Ｒpxごとに設けられている。この画素形成領域Ｒpxには、少なくとも、有機ＥＬ素子ＯＥＬの形成領域（ＥＬ素子形成領域）Ｒelと、隣接する画素ＰＩＸとの間の境界領域と、が設定されている。
【００３３】
図３に示した画素ＰＩＸにおいて、画素形成領域Ｒpxの図面上方及び下方の縁辺領域には、各々、行方向（図面左右方向）に延在するように選択ラインＬｓ及び電源ラインＬａが配設されている。一方、画素形成領域Ｒpxの図面右方側の領域には、選択ラインＬｓ及び電源ラインＬａに直交して、列方向（図面上下方向）に延在するようにデータラインＬｄが配設されている。
【００３４】
また、図３に示した表示パネル１１０においては、例えば図４に示すように、画素形成領域Ｒpx内のＥＬ素子形成領域Ｒelに開口部が設けられた隔壁層１５が設けられている。すなわち、図３に示した表示パネル１１０において、行方向（図面左右方向）及び列方向（図面上下方向）に隣接して配列される各画素ＰＩＸ間の境界領域に、図４に示すように、基板１１表面から連続的に突出する隔壁層１５が設けられている。そして、この隔壁層１５により囲まれ、かつ、画素電極１６が露出した領域（すなわち、上記の開口部）がＥＬ素子形成領域Ｒelとして画定されている。
【００３５】
選択ラインＬｓは、例えば図３、図４に示すように、データラインＬｄ及び電源ラインＬａよりも下層側（基板１１側）に設けられている。選択ラインＬｓは、トランジスタＴｒ１１、トランジスタＴｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇを形成するためのゲートメタル層をパターニングすることによって、当該ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇと同じ工程で一括して形成される。特に、選択ラインＬｓは、図３に示すように、トランジスタＴｒ１１のゲート電極Ｔｒ１１ｇと一体的に形成されている。
【００３６】
また、データラインＬｄは、例えば図３、図４に示すように、電源ラインＬａよりも下層側（基板１１側）に設けられている。データラインＬｄは、トランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと同層に設けられている。すなわち、データラインＬｄは、トランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄを形成するためのソース、ドレインメタル層をパターニングすることによって、当該ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと同じ工程で一括して形成される。特に、データラインＬｄは、図３に示すように、トランジスタＴｒ１１のドレイン電極Ｔｒ１１ｄと一体的に形成されている。
【００３７】
また、電源ラインＬａは、例えば図３、図４に示すように、後述するトランジスタＴｒ１１、Ｔｒ１２及び選択ラインＬｓ、データラインＬｄを被覆する層間絶縁膜１３上に設けられている。電源ラインＬａは、図３に示すように、下層の層間絶縁膜１３に設けられたコンタクトホールＨＬ１２を介して、トランジスタＴｒ１２のドレイン電極Ｔｒ１１ｄに直接接続されている。
【００３８】
また、図３に示した画素ＰＩＸにおいては、発光駆動回路ＤＣに設けられるトランジスタＴｒ１１、Ｔｒ１２が、例えば、データラインＬｄに沿って列方向（図面上下方向）に延在するように配置されている。具体的には、トランジスタＴｒ１１、Ｔｒ１２のチャネルの幅方向が、データラインＬｄに平行に延在するように設定されている。また、トランジスタＴｒ１１、Ｔｒ１２は、いずれも図４に示すような電界効果型の薄膜トランジスタ構造を有している。なお、以下のトランジスタＴｒ１１についての説明では、図示の都合上、図４に示したトランジスタＴｒ１２の断面構造を参照しながら説明するものとする。
【００３９】
トランジスタＴｒ１１、Ｔｒ１２は、図３、図４に示すように、基板１１上に形成されたゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇを被覆するようにゲート絶縁膜１２が設けられ、該ゲート絶縁膜１２上の、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇに対応する領域に半導体層ＳＭＣ（図３では省略）が設けられている。また、半導体層ＳＭＣに形成されるチャネル領域上にはチャネル保護層ＢＬが設けられ、当該チャネル保護層ＢＬを挟んで対向するようにソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄが設けられている。ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと半導体層ＳＭＣとの間には不純物層ＯＨＭが設けられ、これにより、半導体層ＳＭＣとソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄが各々オーミック接続している。
【００４０】
そして、図１（ｂ）に示した発光駆動回路ＤＣの回路構成に対応するように、トランジスタＴｒ１１は、図３に示すように、ゲート電極Ｔｒ１１ｇが選択ラインＬｓと一体的に形成されている。また、ドレイン電極Ｔｒ１１ｄは、図３に示すように、データラインＬｄと一体的に形成されている。また、ソース電極Ｔｒ１１ｓは、図３に示すように、ゲート絶縁膜１２に設けられたコンタクトホールＨＬ１１を介して、トランジスタＴｒ１２のゲート電極Ｔｒ１２ｇに接続されている。ここで、コンタクトホールＨＬ１１は、図１（ｂ）に示した発光駆動回路ＤＣの接点Ｎ１１に対応する。
【００４１】
また、トランジスタＴｒ１２は、図３に示すように、ゲート電極Ｔｒ１２ｇがゲート絶縁膜１２に設けられたコンタクトホールＨＬ１１を介して、トランジスタＴｒ１１のソース電極Ｔｒ１１ｓに接続されている。また、ドレイン電極Ｔｒ１２ｄは、図３に示すように、層間絶縁膜１３に設けられたコンタクトホールＨＬ１２を介して、電源ラインＬａに接続されている。また、ソース電極Ｔｒ１２ｓは、図３、図４に示すように、有機ＥＬ素子ＯＥＬの画素電極１６に接続されている。
【００４２】
有機ＥＬ素子ＯＥＬは、図３、図４に示すように、上記画素電極（アノード電極）１６と、有機ＥＬ層（発光機能層）１７と、対向電極（カソード電極）１８と、を順次積層した素子構造を有している。ここで、本実施形態においては、有機ＥＬ素子ＯＥＬは、ボトムエミッション型の発光構造を有しているので、画素電極１６は、錫ドープ酸化インジウム（ＩＴＯ）等の透光性（高い光透過率）を有する透明な電極材料により形成されている。一方、対向電極１８は、アルミニウム単体やアルミニウム合金等の光反射率の高い電極材料を含んで形成されている。
【００４３】
画素電極１６は、図３、図４に示すように、トランジスタＴｒ１２のソース電極Ｔｒ１２ｓに接続されている。有機ＥＬ層１７は、図３、図４に示すように、基板１１上に連続的に突出して形成された隔壁層１５に設けられた開口部により画定されるＥＬ素子形成領域Ｒelに露出する画素電極１６上に形成される。有機ＥＬ層１７は、例えば正孔注入層（又は、正孔注入層を含む正孔輸送層）１７ａ及び電子輸送性発光層１７ｂから形成される。
【００４４】
対向電極１８は、基板１１上に二次元配列された各画素ＰＩＸの画素電極１６に対して、共通に対向するように、単一の電極層（べた電極）により形成されている。また、対向電極１８は、図３、図４に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒelだけでなく、当該ＥＬ素子形成領域Ｒelを画定する隔壁層１５上にも延在するように設けられている。さらに、対向電極１８は、図示を省略したコンタクト部や引き出し配線を介して、低電位電源（基準電圧Ｖsc）に接続されている。
【００４５】
隔壁層１５は、例えば図３、図４に示すように、基板１１上に配列された画素ＰＩＸ相互の境界領域に形成された層間絶縁膜１３、及び、当該層間絶縁膜１３上の電源ラインＬａを被覆する保護絶縁膜１４を被覆するように、基板１１表面から連続的に突出するように設けられている。隔壁層１５には、上記有機ＥＬ素子ＯＥＬの画素電極１６が露出する開口部が設けられている。ここで、隔壁層１５は、例えばドライエッチング法を用いてパターニングが可能な絶縁材料、例えば感光性の絶縁材料であるポリイミド系の樹脂材料により形成される。
【００４６】
そして、上述した発光駆動回路ＤＣ、有機ＥＬ素子ＯＥＬ及び隔壁層１５が形成された基板１１の一面側には、ガラス等の対向基板（第２の基板）２０が基板１１の一面側と所定の間隙を有するように貼り合わされて封止されている。
【００４７】
このようなデバイス構造を有する画素ＰＩＸにおいて、本実施形態においては、図３、図４に示すように、各画素形成領域Ｒpx内のトランジスタＴｒ１１、Ｔｒ１２の近辺かつ周囲の任意の位置に、当該トランジスタＴｒ１１、Ｔｒ１２を取り囲むように１乃至複数の突起部ＰＬＡ、ＰＬＢ、ＰＬＣが設けられている。ここで、突起部ＰＬＡ、ＰＬＢ、ＰＬＣの基板１１表面からの高さ（突出寸法）は、画素形成領域Ｒpx内の他の素子（特にトランジスタＴｒ１１、Ｔｒ１２）部分の高さよりも高くなるように形成されている。また、突起部ＰＬＡ、ＰＬＢ、ＰＬＣの突出寸法は、その上端面が、基板１１又は対向基板２０に外部から押圧力が印加されていないとき、対向基板２０の基板１１の一面側と対向する面に接触しない値となるように形成されている。
【００４８】
これにより、後述する作用効果において説明するように、基板１１に対向基板２０を貼り合わせるために対向基板２０を基板１１側に押圧したとき、あるいは、使用時に対向基板２０に外部から押圧力が加えられたときに、各画素形成領域Ｒpx内の突起部ＰＬＡ、ＰＬＢ、ＰＬＣが対向基板２０に当接しても、他の素子（特にトランジスタＴｒ１１、Ｔｒ１２）が対向基板２０に接触することがない。したがって、基板１１に対向基板２０を接合する際に印加される押圧力や、使用時に対向基板２０に外部から印加される押圧力は突起部ＰＬＡ、ＰＬＢ、ＰＬＣに集中して印加され、有機ＥＬ素子ＯＥＬを発光駆動するためのトランジスタＴｒ１１、Ｔｒ１２に圧力が加わることがないので、トランジスタＴｒ１１、Ｔｒ１２の素子破壊やトランジスタ特性の変動を防止することができる。
【００４９】
突起部ＰＬＡ、ＰＬＢ、ＰＬＣは、具体的には図４に示すように、基板１１上に、突起層ＰＬ１１、ゲート絶縁膜１２、突起層ＰＬ１２〜ＰＬ１６、層間絶縁膜１３、突起層ＰＬ１７及び保護絶縁膜１４が順次積層された積層構造を有している。ここで、突起層ＰＬ１１は、トランジスタＴｒ１１、Ｔｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇをなすゲートメタル（導電層）からなり、ゲートメタル層をパターニングすることによって、当該ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ及び上記選択ラインＬｓと同じ工程で一括して形成される。また、突起層ＰＬ１２〜ＰＬ１４は、各々、トランジスタＴｒ１１、Ｔｒ１２の半導体層ＳＭＣ、チャネル保護層ＢＬ、不純物層ＯＨＭと同じ部材からなり、各々同じ工程で一括して形成される。また、突起層ＰＬ１５は、トランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄをなすソース、ドレインメタル層（導電層）からなり、ソース、ドレインメタル層をパターニングすることによって、当該ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ、上記データラインＬｄと同じ工程で一括して形成される。また、突起層ＰＬ１６は、有機ＥＬ素子ＯＥＬの画素電極１６と同じ部材からなり、同じ工程で一括して形成される。また、突起層ＰＬ１７は、電源ラインＬａをなす配線メタル層からなり、配線メタル層をパターニングすることによって、当該電源ラインＬａと同じ工程で一括して形成される。
【００５０】
このように、突起部ＰＬＡ、ＰＬＢ、ＰＬＣはいずれも、ゲートメタル層やソース、ドレインメタル層、配線メタル層、半導体層、絶縁層からなる各突起層をその一部に含む構造を有している。ここで、突起部ＰＬＡ、ＰＬＢ、ＰＬＣの各突起層に、選択ラインＬｓ、データラインＬｄ、電源ラインＬａをそのまま兼用することにより、図３に示すように、選択ラインＬｓやデータラインＬｄ、電源ラインＬａが配設される領域に、一部又は全部が平面的に重なるように、突起部ＰＬＡ、ＰＬＢ、ＰＬＣを配置形成することができる。これにより、基板１１上に突起部ＰＬＡ、ＰＬＢ、ＰＬＣを設けることによる画素ＰＩＸの開口率（画素形成領域Ｒpx内に占めるＥＬ素子形成領域Ｒel（すなわち発光部）の面積比率）の低下を抑制することができる。
【００５１】
なお、本実施形態においては、図３、図４に示したように、選択ラインＬｓが配設される領域（選択ラインＬｓの上層）に平面的に重なるように突起部ＰＬＡの各突起層が設けられているが、選択ラインＬｓは基板１１上に直接形成されているので、上層に突起部ＰＬＡの各突起層が設けられていても配線の段差切れが生じることはない。また、本実施形態においては、図４に示したように、データラインＬｄの下層に、当該データラインＬｄの配設領域の略全域にわたり、突起部ＰＬＢと同様に、少なくとも突起層ＰＬ１２〜ＰＬ１４が設けられている。これにより、データラインＬｄの段差切れが抑制される。なお、図３に示したように、突起部ＰＬＢをデータラインＬｄの配設領域に隣接するように設けた構成は、データラインＬｄの下層に突起層を形成しない場合にも良好に適用することができる。これによれば、データラインＬｄを比較的薄いメタル層により形成した場合（例えば膜厚２００ｎｍ程度；詳しくは後述する。）であっても、当該突起層による段差の影響を受けないので配線の段差切れを生じることがない。また、本実施形態においては、図３、図４に示したように、突起部ＰＬＡ〜ＰＬＣ及びデータラインＬｄによる起伏や段差が生じた層間絶縁膜１３上に、電源ラインＬａが配設されているが、その膜厚を比較的厚く（例えば膜厚４００ｎｍ程度；詳しくは後述する。）形成することにより配線の段差切れを生じることがない。
【００５２】
そして、以上説明したようなデバイス構造を有する表示パネルにおいて、画像データ（階調電圧Ｖdata）に応じた所定の電流値の発光駆動電流がトランジスタＴｒ１２のドレイン、ソース間に流れて画素電極１６に供給されることにより、有機ＥＬ素子ＯＥＬが当該画像データに応じた所定の輝度階調で発光動作する。
【００５３】
このとき、表示パネル１１０の画素電極１６が高い光透過率を有し、対向電極１８が高い光反射率を有することにより、各画素ＰＩＸの有機ＥＬ層１７において発光した光は、画素電極１６を直接透過して、あるいは、対向電極１８で反射した後、基板１１を透過して、視野側である基板１１の他面側（図４の図面下方側）に出射される。
【００５４】
（表示パネルの製造方法）
次に、本実施形態に係る表示装置に適用される表示パネルの製造方法について説明する。
図５〜図７は、本実施形態に係る表示パネルの製造方法を示す工程断面図である。ここでは、図４に示した画素ＰＩＸの断面における工程断面を示す。
【００５５】
上述した表示パネルの製造方法は、まず、図５（ａ）〜図６（ｃ）に示すように、ガラス基板等の基板１１の一面側に、上述した発光駆動回路ＤＣ（図１（ｂ）、図３参照）を構成するトランジスタＴｒ１１、Ｔｒ１２や選択ラインＬｓ、データラインＬｄ、電源ラインＬａ、並びに、突起部ＰＬＡ〜ＰＬＣが形成される。
【００５６】
具体的には、まず、透明な基板１１の一面側（図面上面側）に、例えば蒸着法やスパッタリング法等のＰＶＤ法（Physical Vapor Deposition：物理気相成長法）を用いて、ゲートメタル層を成膜する。その後、フォトリソグラフィ法を用いて所望の平面パターンを有するレジストを形成し、ウェットエッチング法又はドライエッチング法を用いて、ゲートメタル層をパターニングすることにより、図３、図５（ａ）に示すように、各画素ＰＩＸの画素形成領域Ｒpx内にゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ及び選択ラインＬｓ、並びに、突起層ＰＬ１１が同時に形成される。ここで、図３に示すように、突起部ＰＬＡにおいては、選択ラインＬｓが突起層ＰＬ１１を兼用する。なお、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ及び選択ラインＬｓを形成するためのゲートメタル層は、例えばアルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、銀（Ａｇ）、タンタル（Ｔａ）、タングステン（Ｗ）等の金属単体、又は、これらの合金からなる金属材料、又は、これらのいずれか含む化合物材料を用いることができる。ここで、ゲートメタル層は、例えば１００ｎｍ（１０００Å）程度の膜厚に形成される。
【００５７】
次いで、Ｔｒ１１ｇ、Ｔｒ１２ｇ、選択ラインＬｓ及び突起層ＰＬ１１が形成された基板１１上に、例えばプラズマＣＶＤ法（Chemical
Vapor Deposition：化学気相成長法）を用いて、窒化シリコンＳｉＮ等からなるゲート絶縁膜１２、アモルファスシリコン半導体層ＳＭＣｘ、及び、窒化シリコンＳｉＮ等からなる絶縁膜を連続的に成膜する。ここで、ゲート絶縁膜１２は、例えば４００ｎｍ（４０００Å）程度の膜厚に形成され、アモルファスシリコン半導体層ＳＭＣｘは、例えば５０ｎｍ（５００Å）程度の膜厚に形成され、窒化シリコンＳｉＮ等からなる絶縁膜は、例えば２００ｎｍ（２０００Å）程度の膜厚に形成される。
【００５８】
次いで、最上層の窒化シリコン等の絶縁膜を、フォトリソグラフィ法を用いてパターニングして、図３、図５（ｂ）に示すように、所望の平面形状を有するチャネル保護層（エッチングストッパー層）ＢＬを形成する。具体的には、図示を省略したフォトレジストを、トランジスタＴｒ１１、Ｔｒ１２のチャネル層（半導体層ＳＭＣ）となる領域であって、上記ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇに対応する領域上のみに残るようにパターニングし、当該フォトレジストを用いて最上層の窒化シリコン等の絶縁膜をドライエッチングする。これにより、図５（ｂ）に示すように、アモルファスシリコン半導体層ＳＭＣｘ上にチャネル保護層ＢＬが形成される。このとき、アモルファスシリコン半導体層ＳＭＣｘ上であって、突起層ＰＬ１１に対応する領域に突起層ＰＬ１３が同時に形成される。
【００５９】
次いで、図５（ｃ）に示すように、チャネル保護層ＢＬが形成された基板１１上に、例えばプラズマＣＶＤ法を用いて、ｎ型アモルファスシリコン等からなる不純物層ＯＨＭｘを成膜する。ここで、不純物層ＯＨＭｘは、例えば２０ｎｍ（２００Å）程度の膜厚に形成される。その後、図３に示すように、少なくとも、トランジスタＴｒ１２のゲート電極Ｔｒ１２ｇ上の不純物層ＯＨＭｘ、アモルファスシリコン半導体層ＳＭＣｘ及びゲート絶縁膜１２を、ドライエッチング法を用いて一括してパターニングすることにより、ゲート絶縁膜１２の下層のゲート電極Ｔｒ１２ｇの所定の位置の上面が露出するコンタクトホールＨＬ１１が形成される。
【００６０】
次いで、図５（ｃ）に示すように、基板１１上に、例えばＰＶＤ法を用いて、ソース、ドレインメタル層ＳＤｘを形成する。ここで、ソース、ドレインメタル層ＳＤｘは、例えば２００ｎｍ（２０００Å）程度の膜厚に形成される。なお、ソース、ドレインメタル層ＳＤｘは、上述したゲートメタル層と同等の金属材料を用いることができる。
【００６１】
次いで、フォトリソグラフィ法を用いて、所望の平面パターンを有するレジストを形成し、ウェットエッチング法又はドライエッチング法を用いて、ソース、ドレインメタル層ＳＤｘをパターニングすることにより、図５（ｄ）に示すように、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ、並びに、データラインＬｄが同時に形成される。これにより、少なくともトランジスタＴｒ１１のソース電極Ｔｒ１１ｓが上記コンタクトホールＨＬ１１を介してトランジスタＴｒ１２のゲート電極Ｔｒ１２ｇに接続される。また、このとき、不純物層ＯＨＭｘ上であって、上述した突起層ＰＬ１１、ＰＬ１３に対応する領域に突起層ＰＬ１５が同時に形成される。ここで、図３、図４に示すように、突起部ＰＬＢにおいては、データラインＬｄが突起層ＰＬ１５を兼用する。
【００６２】
次いで、図５（ｄ）に示すように、ドライエッチング法を用いて、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ、データラインＬｄ、並びに、突起層ＰＬ１５をマスクとして用い、下層の不純物層ＯＨＭｘ及びアモルファスシリコン半導体層ＳＭＣｘを連続的にエッチングする。これにより、不純物層ＯＨＭｘは、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ、並びに、データラインＬｄに整合する平面形状にパターニングされて不純物層ＯＨＭが形成される。このとき、上述した突起層ＰＬ１５に対応する領域に突起層ＰＬ１４が同時に形成される。また、ソース電極Ｔｒ１１ｓ、ドレイン電極Ｔｒ１１ｄ間、及び、ソース電極Ｔｒ１２ｓ、ドレイン電極Ｔｒ１２ｄ間に、チャネル保護層ＢＬが露出する。また、アモルファスシリコン半導体層ＳＭＣｘは、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ、データラインＬｄ、並びに、チャネル保護層ＢＬに整合する平面形状にパターニングされて半導体層ＳＭＣが形成される。このとき、上述した突起層ＰＬ１５、ＰＬ１４、ＰＬ１３に対応する領域に突起層ＰＬ１２が同時に形成される。これにより、図３、図５（ｄ）に示すように、基板１１上に、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ、半導体層ＳＭＣ、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄからなるトランジスタＴｒ１１、Ｔｒ１２が形成される。
【００６３】
次いで、基板１１上に錫ドープ酸化インジウム（ＩＴＯ）等からなる透明電極膜を成膜後、フォトリソグラフィ法を用いてパターニングすることにより、図３、図６（ａ）に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒelのゲート絶縁膜１２上に、例えば矩形状の平面形状を有する画素電極（アノード電極）１６が形成される。ここで、画素電極１６は、その一部がトランジスタＴｒ１２のソース電極Ｔｒ１２ｓ上に延在するように形成され、ソース電極Ｔｒ１２ｓに直接接続される。また、このとき、上述した突起層ＰＬ１５上に突起層ＰＬ１６が同時に形成される。ここで、画素電極１６を形成するための透明電極膜は、例えば２００ｎｍ（２０００Å）程度の膜厚に形成される。
【００６４】
次いで、基板１１上に、窒化シリコン等からなる絶縁膜を成膜した後、当該絶縁膜をパターニングすることにより、図４、図６（ｂ）に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒelに、上記画素電極１６が露出する開口部を有する層間絶縁膜１３が形成される。ここで、層間絶縁膜１３を形成するための絶縁膜は、例えば４００ｎｍ（４０００Å）程度の膜厚に形成される。その後、図３に示すように、少なくとも、トランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄ上のゲート絶縁膜を、ドライエッチング法を用いて同時にパターニングすることにより、層間絶縁膜１３の下層のドレイン電極Ｔｒ１２ｄの所定の位置の上面が露出するコンタクトホールＨＬ１２が形成される。
【００６５】
次いで、基板１１上に、例えばＰＶＤ法を用いて、配線メタル層を成膜する。ここで、配線メタル層は、例えば４００ｎｍ（４０００Å）程度の膜厚に形成される。なお、配線メタル層は、例えば、上述したゲートメタル層やソース、ドレインメタル層と同等の金属材料を用いることができる。その後、フォトリソグラフィ法を用いて、所望の平面パターンを有するレジストを形成し、ウェットエッチング法又はドライエッチング法を用いて、配線メタル層をパターニングすることにより、図３、図６（ｃ）に示すように、電源ラインＬａが形成される。これにより、少なくとも電源ラインＬａが上記コンタクトホールＨＬ１２を介してトランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄに接続される。また、このとき、層間絶縁膜１３上であって、上述した突起層ＰＬ１１〜ＰＬ１６に対応する領域に突起層ＰＬ１７が同時に形成される。ここで、図３、図４に示すように、突起部ＰＬＣにおいては、電源ラインＬａが突起層ＰＬ１７を兼用する。
【００６６】
次いで、基板１１上に、窒化シリコン等からなる絶縁膜を成膜した後、当該絶縁膜をパターニングすることにより、図４、図７（ａ）に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒelに、画素電極１６が露出する開口部を有する保護絶縁膜（オーバーコート絶縁膜）１４が形成される。ここで、保護絶縁膜１４を形成するための絶縁膜は、例えば２００ｎｍ（２０００Å）程度の膜厚に形成される。
【００６７】
次いで、基板１１上に、例えばポリイミド系やアクリル系等の感光性の有機樹脂材料を塗布して樹脂層を形成した後、当該樹脂層をパターニングすることにより、図７（ｂ）に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒelに、画素電極１６が露出する開口部１５ｈを有する隔壁層１５が形成される。これにより、各画素形成領域Ｒpxにおいて、隔壁層１５に形成された開口部１５ｈ内に画素電極１６が露出する領域が各画素ＰＩＸのＥＬ素子形成領域Ｒelとして画定される。ここで、隔壁層１５は、例えば１．５μｍ程度の膜厚に形成される。
【００６８】
次いで、基板１１を純水で洗浄した後、例えば酸素プラズマ処理又はＵＶオゾン処理等を施すことにより、各ＥＬ素子形成領域Ｒelに露出する画素電極１６の表面を、後述する正孔輸送材料や電子輸送性発光材料の有機化合物含有液に対して親液化する処理を施す。このように、隔壁層１５により有機化合物含有液を塗布する領域（ＥＬ素子形成領域Ｒel）を画定し、加えて、各画素ＰＩＸ（有機ＥＬ素子ＯＥＬ）の画素電極１６表面を親液化することにより、後述するように、有機化合物含有液をノズルプリンティング法やインクジェット法を用いて塗布し、有機ＥＬ層１７の発光層（電子輸送性発光層１７ｂ）を形成する場合であっても、隣接して配置される異なる色の画素ＰＩＸのＥＬ素子形成領域Ｒelへの有機化合物含有液の漏出や乗り越えを抑制することができる。したがって、カラー表示に対応した表示パネル１１０を製造する場合であっても、隣接画素相互の混色を防止して、赤（Ｒ）、緑（Ｇ）、青（Ｂ）色の発光材料の塗り分けを良好に行うことができる。
【００６９】
次いで、図７（ｃ）に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒelに露出する画素電極１６上に、例えば正孔輸送層（担体輸送層）１７ａ及び電子輸送性発光層（担体輸送層）１７ｂが積層形成された有機ＥＬ層（発光機能層）１７を形成する。
【００７０】
まず、各画素ＰＩＸのＥＬ素子形成領域Ｒelに対して、連続した溶液（液流）を吐出するノズルプリンティング（又はノズルコート）法、又は、互いに分離した不連続の複数の液滴を所定位置に吐出するインクジェット法等を用いて、正孔輸送材料の溶液又は分散液を塗布した後、加熱乾燥させて画素電極１６上に正孔輸送層１７ａを形成する。
【００７１】
具体的には、有機高分子系の正孔輸送材料（担体輸送性材料）を含む有機化合物含有液（有機溶液）として、例えばポリエチレンジオキシチオフェン／ポリスチレンスルホン酸水溶液（ＰＥＤＯＴ／ＰＳＳ；導電性ポリマーであるポリエチレンジオキシチオフェンＰＥＤＯＴと、ドーパントであるポリスチレンスルホン酸ＰＳＳを水系溶媒に分散させた分散液）を、ＥＬ素子形成領域Ｒelに塗布する。その後、基板１１が載置されているステージを１００℃以上の温度条件で加熱して乾燥処理を行って残留溶媒を除去することにより、各ＥＬ素子形成領域Ｒelに露出する画素電極１６上にのみ有機高分子系の正孔輸送材料を定着させて、正孔輸送層１７ａを形成する。
【００７２】
次いで、各ＥＬ素子形成領域Ｒelに形成された正孔輸送層１７ａ上に、ノズルプリンティング法又はインクジェット法等を用いて、電子輸送性発光材料の溶液又は分散液を塗布した後、加熱乾燥させて電子輸送性発光層（担体輸送層）１７ｂを形成する。
【００７３】
具体的には、有機高分子系の電子輸送性発光材料（担体輸送性材料）を含む有機化合物含有液（有機溶液）として、例えばポリパラフェニレンビニレン系やポリフルオレン系等の共役二重結合ポリマーを含む赤（Ｒ）、緑（Ｇ）、青（Ｂ）色の発光材料を、適宜水系溶媒或いはテトラリン、テトラメチルベンゼン、メシチレン、キシレン等の有機溶媒に溶解または分散した０．１ｗｔ％〜５ｗｔ％の溶液を、上記正孔輸送層１７ａ上に塗布する。その後、窒素雰囲気中で上記ステージを加熱して乾燥処理を行って残留溶媒を除去することにより、正孔輸送層１７ａ上に有機高分子系の電子輸送性発光材料を定着させて、電子輸送性発光層１７ｂを形成する。
【００７４】
次いで、図４に示したように、上記隔壁層１５及び有機ＥＬ層１７（正孔輸送層１７ａ及び電子輸送性発光層１７ｂ）が形成された基板１１上に、光反射率が高く、かつ、各画素ＰＩＸの有機ＥＬ層１７を介して画素電極１６に共通に対向する対向電極（カソード電極）１８を形成する。ここで、対向電極１８は、例えば真空蒸着法を用いて、蒸着マスクを介して純アルミニウムからなる電極層を基板１１上に成膜することにより形成される。
【００７５】
次いで、後述するように、上記対向電極１８が形成された基板１１の一面側に、直接、あるいは、例えばシリコン酸化膜やシリコン窒化膜等からなる封止層を形成して基板面を封止した後、ガラス等の対向基板２０を基板１１に対向するように接合して封止することにより、表示パネル１１０が完成する。
【００７６】
このように、本実施形態においては、各画素ＰＩＸの発光駆動回路ＤＣに設けられるトランジスタＴｒ１１、Ｔｒ１２の近辺かつ周囲に、１個以上の突起部ＰＬＡ、ＰＬＢ、ＰＬＣが設けられ、かつ、各突起部ＰＬＡ、ＰＬＢ、ＰＬＣがトランジスタＴｒ１１、Ｔｒ１２や有機ＥＬ素子ＯＥＬの画素電極１６、データラインＬｄ、電源ラインＬａを構成する各層と同じ導電層、半導体層及び絶縁層を積層することにより形成されている。これにより、突起部ＰＬＡ、ＰＬＢ、ＰＬＣは、表示パネル１１０に設けられるトランジスタＴｒ１１、Ｔｒ１２や有機ＥＬ素子ＯＥＬ、配線を形成する際のプロセスにおいて同時に形成される。したがって、本実施形態によれば、製造工程の変更や工程数の増加を伴うことなく、トランジスタＴｒ１１、Ｔｒ１２の近辺かつ周囲に突起部ＰＬＡ、ＰＬＢ、ＰＬＣを設けることができる。
【００７７】
（作用効果の検証）
次に、上述した第１の実施形態に係る表示パネルを適用した表示装置における作用効果について、比較対象を示して詳しく説明する。
【００７８】
図８は、上述した第１の実施形態の比較対象となる画素の一例を示す平面レイアウト図であり、図９は、比較対象となる画素の要部断面図である。ここでは、図９は、図８に示した平面レイアウトを有する画素におけるIXＣ−IXＣ線（本明細書においては図８中に示したローマ数字の「９」に対応する記号として便宜的に「IX」を用いる。）に沿った断面を示す。ここで、図８、図９においては、第１の実施形態と同等の構成については同一の符号を付して説明を簡略化する。図１０は、比較対象となる画素を備えた表示パネルにおける問題点と、第１の実施形態に係る表示パネルにおける作用効果を説明するための概略断面図である。
【００７９】
図８、図９に示す比較対象となる画素ＰＩＸは、図３、図４に示した第１の実施形態に係る画素において、突起部ＰＬＡ、ＰＬＢ、ＰＬＣを省いた構成を有している。比較対象となる画素ＰＩＸにおいて、第１の実施形態と同等の膜厚でトランジスタＴｒ１１、Ｔｒ１２や選択ラインＬｓ、データラインＬｄ、電源ラインＬａ、有機ＥＬ素子ＯＥＬを形成した場合、図９に示すように、トランジスタＴｒ１１、Ｔｒ１２部分の積層数が最も多く、基板１１表面からの高さが最高になる。具体的には、図９において、トランジスタＴｒ１２部分においては、ゲート電極Ｔｒ１２ｇ、ゲート絶縁膜１２、半導体層ＳＭＣ、チャネル保護層ＢＬ、不純物層ＯＨＭ、ソース電極Ｔｒ１２ｓ又はドレイン電極Ｔｒ１２ｄ、保護絶縁膜１４、隔壁層１５が順次積層され、基板１１表面からの高さは概ね２．６μｍ以上（単純加算で２．６７μｍ）になる。一方、例えば選択ラインＬｓやデータラインＬｄ、電源ラインＬａ等の配線領域においては、ゲート絶縁膜１２、データラインＬｄ、保護絶縁膜１４、隔壁層１５が順次積層され、基板１１表面からの高さは概ね２．３μｍ程度（単純加算で２．３μｍ）になる。すなわち、トランジスタＴｒ１１、Ｔｒ１２部分の基板１１表面からの高さが、画素形成領域Ｒpx内の他の素子（配線領域等）部分の高さよりも高くなるように形成されている。
【００８０】
このような基板１１に対向基板２０を接合するために対向基板２０を基板１１側に押圧したとき、あるいは、使用時に対向基板２０に外部から押圧が加えられたとき、図１０（ａ）に示すように、押圧力（図中矢印で表記）により画素形成領域Ｒpx内のトランジスタＴｒ１１、Ｔｒ１２部分が対向基板２０に当接すると、基板１１表面からの高さが最高となるトランジスタＴｒ１１、Ｔｒ１２部分に押圧力が集中して、トランジスタＴｒ１１、Ｔｒ１２の素子破壊やトランジスタ特性の変動を招く可能性があった。これにより、表示画面に点欠陥が発生して製造歩留まりや品質の低下を招くという問題を有していた。
【００８１】
これに対して、上述した第１の実施形態においては、図３、図４に示したように、画素形成領域Ｒpx内のトランジスタＴｒ１１、Ｔｒ１２の近辺かつ周囲の任意の位置に、当該トランジスタＴｒ１１、Ｔｒ１２を取り囲むように複数の突起部ＰＬＡ、ＰＬＢ、ＰＬＣが設けられている。そして、これらの突起部ＰＬＡ、ＰＬＢ、ＰＬＣの基板１１表面からの高さが、画素形成領域Ｒpx内の他の素子（特にトランジスタＴｒ１１、Ｔｒ１２）部分の高さよりも高くなるように形成されている。具体的には、図４において、トランジスタＴｒ１２部分においては、ゲート電極Ｔｒ１２ｇ、ゲート絶縁膜１２、半導体層ＳＭＣ、チャネル保護層ＢＬ、不純物層ＯＨＭ、ソース電極Ｔｒ１２ｓ又はドレイン電極Ｔｒ１２ｄ、層間絶縁膜１３、保護絶縁膜１４、隔壁層１５が順次積層され、基板１１表面からの高さは概ね３．０μｍ程度（単純加算で３．０７μｍ）になる。一方、突起部ＰＬＡ、ＰＬＢ、ＰＬＣにおいては、突起層ＰＬ１１、ゲート絶縁膜１２、突起層ＰＬ１２〜ＰＬ１６、層間絶縁膜１３、突起層ＰＬ１７、保護絶縁膜１４、隔壁層１５が順次積層され、基板１１表面からの高さは概ね３．６μｍ程度（単純加算で３．６７μｍ）になる。すなわち、トランジスタＴｒ１１、Ｔｒ１２部分の基板１１表面からの高さよりも、突起部ＰＬＡ、ＰＬＢ、ＰＬＣの高さの方が高くなるように形成されている。
【００８２】
このような基板１１に対向基板２０を接合するために対向基板２０を基板１１側に押圧したとき、あるいは、使用時に対向基板２０に外部から押圧が加えられたとき、図１０（ｂ）に示すように、押圧力（図中矢印で表記）により画素形成領域Ｒpx内のトランジスタＴｒ１１、Ｔｒ１２の周囲に設けられた突起部ＰＬＡ、ＰＬＢ、ＰＬＣが対向基板２０に当接しても、基板１１表面からの高さが最高となる突起部ＰＬＡ、ＰＬＢ、ＰＬＣに押圧力が集中して、トランジスタＴｒ１１、Ｔｒ１２への押圧力の印加を回避又は抑制することができる。したがって、本実施形態によれば、トランジスタＴｒ１１、Ｔｒ１２の素子破壊やトランジスタ特性の変動を防止することができるので、表示画面における点欠陥の発生を抑制して製造歩留まりや品質の向上を図ることができる。
【００８３】
＜第２の実施形態＞
次に、本発明に係る発光装置を適用した表示装置の第２の実施形態について、図面を参照して説明する。
【００８４】
（表示装置）
図１１は、本発明に係る発光装置を適用した表示装置の第２の実施形態を示す概略構成図である。図１１（ａ）は、本実施形態に係る表示装置を示す概略ブロック図であり、図１１（ｂ）は、本実施形態に係る表示装置に適用される画素の等価回路図である。ここで、上述した第１の実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化する。
【００８５】
図１１（ａ）に示すように、第２の実施形態に係る表示装置１００は、概略、表示パネル１１０と、選択ドライバ１２０と、データドライバ１３０と、コントローラ１４０と、電源ドライバ１５０と、を備えている。すなわち、本実施形態に示す表示装置１００は、第１の実施形態に示した構成に加え、電源ドライバ１５０を備えた構成を有している。
【００８６】
本実施形態に係る表示パネル１１０に配列される画素ＰＩＸは、上述した第１の実施形態と同様に、例えば図１１（ｂ）に示すように、発光駆動回路ＤＣと、有機ＥＬ素子ＯＥＬと、を備えている。発光駆動回路ＤＣは、例えば図１１（ｂ）に示すように、トランジスタＴｒ２１〜Ｔｒ２３とキャパシタＣｓとを備えている。
トランジスタ（選択トランジスタ）Ｔｒ２１は、ゲート端子が選択ラインＬｓに接続され、ドレイン端子が電源ラインＬａに接続され、ソース端子が接点Ｎ２１に接続されている。トランジスタ（選択トランジスタ）Ｔｒ２２は、ゲート端子が選択ラインＬｓに接続され、ソース端子がデータラインＬｄに接続され、ドレイン端子が接点Ｎ２２に接続されている。トランジスタ（駆動トランジスタ）Ｔｒ２３は、ゲート端子が接点Ｎ２１に接続され、ドレイン端子が電源ラインＬａに接続され、ソース端子が接点Ｎ２２に接続されている。キャパシタＣｓは、トランジスタＴｒ２３のゲート端子（接点Ｎ２１）及びソース端子（接点Ｎ２２）に接続されている。
【００８７】
また、有機ＥＬ素子ＯＥＬは、アノード（アノード電極となる画素電極）が上記発光駆動回路ＤＣの接点Ｎ２２に接続され、カソード（カソード電極となる対向電極）が所定の低電位電源（基準電圧Ｖsc；例えば接地電位Ｖgnd）に接続されている。
【００８８】
ここで、本実施形態においても、トランジスタＴｒ２１〜Ｔｒ２３はいずれも、ｎチャネル型の薄膜トランジスタを適用することができる。また、キャパシタＣｓは、トランジスタＴｒ２３のゲート、ソース間に形成される寄生容量、又は、該ゲート、ソース間に付加的に設けられた補助容量、もしくは、これらの寄生容量と補助容量からなる容量成分である。
【００８９】
画素ＰＩＸに接続される電源ラインＬａは、例えば表示パネル１１０の行方向（図１１（ａ）の左右方向）に配設されて、電源ドライバ１５０に接続されている。電源ドライバ１５０は、コントローラ１４０から供給される電源制御信号に基づいて、所定のタイミングで電源ラインＬａに発光レベル又は非発光レベルの電源電圧Ｖsaを印加する。
【００９０】
そして、このような回路構成を有する画素ＰＩＸを備えた表示装置の表示駆動動作は、まず、選択期間に、選択ドライバ１２０から選択ラインＬｓに対して、選択レベル（ハイレベル）の選択電圧Ｖselを印加するとともに、電源ドライバ１５０から電源ラインＬａに非発光レベル（基準電圧Ｖsc以下の電圧レベル；例えば負電圧）の電源電圧Ｖsaを印加することにより、トランジスタＴｒ２１、Ｔｒ２２をオン動作させて、画素ＰＩＸを選択状態に設定する。このタイミングに同期して、データドライバ１３０から画像データに応じた負の電圧値の階調電圧ＶdataをデータラインＬｄに印加することにより、トランジスタＴｒ２２を介して接点Ｎ２２に、階調電圧Ｖdataに応じた電位が印加される。
【００９１】
これにより、トランジスタＴｒ２３がオン動作して、トランジスタＴｒ２３のゲート、ソース間に生じた電位差に応じた書込電流が、電源ラインＬａからトランジスタＴｒ２３、接点Ｎ２２、トランジスタＴｒ２２を介してデータラインＬｄ方向に流れる。このとき、トランジスタＴｒ２３のゲート、ソース間に接続されたキャパシタＣｓには、接点Ｎ２１及びＮ２２間に生じた電位差に応じた電荷が蓄積される。
【００９２】
ここで、電源ラインＬａには、基準電圧Ｖsc以下の電源電圧Ｖsaが印加され、さらに、書込電流が画素ＰＩＸからデータラインＬｄ方向に引き抜くように設定されている。これにより、有機ＥＬ素子ＯＥＬのアノード（接点Ｎ２２）に印加される電位は、カソードの電位（基準電圧Ｖsc）よりも低くなるため、有機ＥＬ素子ＯＥＬには電流が流れず、有機ＥＬ素子ＯＥＬは発光しない（非発光動作）。そして、このような書込動作を、表示パネル１１０に二次元配列された全ての画素ＰＩＸについて、各行ごとに順次実行する。
【００９３】
次いで、上記選択期間終了後の非選択期間において、選択ドライバ１２０から選択ラインＬｓに対して、非選択レベル（ローレベル）の選択電圧Ｖselを印加することにより、トランジスタＴｒ２１、Ｔｒ２２をオフ動作させて、画素ＰＩＸを非選択状態に設定する。このとき、上記キャパシタＣｓに蓄積された電荷（すなわち、ゲート、ソース間の電位差）が保持されるので、トランジスタＴｒ２３はオン状態を維持する。そして、電源ドライバ１５０から電源ラインＬａに発光レベル（基準電圧Ｖscよりも高い電圧レベル）の電源電圧Ｖsaを印加することにより、電源ラインＬａからトランジスタＴｒ２３、接点Ｎ２２を介して、有機ＥＬ素子ＯＥＬに所定の発光駆動電流が流れる。
【００９４】
ここで、キャパシタＣｓに蓄積される電荷（電圧成分）は、トランジスタＴｒ２３において階調電圧Ｖdataに対応する書込電流を流す場合の電位差に相当するので、有機ＥＬ素子ＯＥＬに流れる発光駆動電流は、当該書込電流と略同等の電流値となる。これにより、各画素ＰＩＸの有機ＥＬ素子ＯＥＬは、書込動作時に書き込まれた画像データ（階調電圧Ｖdata）に応じた輝度階調で発光し、表示パネル１１０に所望の画像情報が表示される。
【００９５】
（画素のデバイス構造）
次いで、上述したような回路構成を有する画素（発光駆動回路及び有機ＥＬ素子）の具体的なデバイス構造（平面レイアウト及び断面構造）について説明する。ここでは、上述した第１の実施形態と同様に、有機ＥＬ素子ＯＥＬの有機ＥＬ層において発光した光が、透明な基板を透過して視野側（基板の他面側）に出射されるボトムエミッション型の発光構造を有する有機ＥＬ表示パネルについて示す。
【００９６】
図１２は、本実施形態に係る表示装置に適用される画素の一例を示す平面レイアウト図である。ここでは、図１１（ｂ）に示した発光駆動回路ＤＣの各トランジスタ及び配線等が形成された層を主に示し、各トランジスタの電極及び各配線層を明瞭にするために、便宜的にハッチングを施して示した。ここで、同じハッチングを施した電極及び配線層は同層に設けられている。また、図１３は、本実施形態に係る表示装置に適用される画素の要部断面図である。ここでは、図１３は、図１２に示した平面レイアウトを有する画素におけるXIIIＤ−XIIIＤ線（本明細書においては図１２中に示したローマ数字の「１３」に対応する記号として便宜的に「XIII」を用いる。）に沿った断面を示す。なお、図１２、図１３において、上述した第１の実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化する。
【００９７】
図１２に示した画素ＰＩＸにおいて、画素形成領域Ｒpxの図面上方及び下方の縁辺領域には、各々、行方向（図面左右方向）に延在するように電源ラインＬａ及び選択ラインＬｓが配設されている。一方、画素形成領域Ｒpxの図面左方及び図面右方の領域には、各々、上記電源ラインＬａ及び選択ラインＬｓに直交して、列方向（図面上下方向）に延在するようにデータラインＬｄ及び補助電源ラインＬayが配設されている。
【００９８】
また、図１２に示した表示パネル１１０においては、例えば図１３に示すように、画素形成領域Ｒpx内のＥＬ素子形成領域Ｒelに開口部が設けられた隔壁層１５が設けられている。そして、この隔壁層１５により囲まれ、かつ、画素電極１６が露出した領域（すなわち、上記の開口部）がＥＬ素子形成領域Ｒelとして画定されている。
【００９９】
データラインＬｄは、例えば図１２、図１３に示すように、選択ラインＬｓ及び電源ラインＬａ、補助電源ラインＬayよりも下層側（基板１１側）に設けられている。データラインＬｄは、トランジスタＴｒ２１〜Ｔｒ２３のゲート電極Ｔｒ２１ｇ〜Ｔｒ２３ｇと同層に設けられている。すなわち、データラインＬｄは、トランジスタＴｒ２１〜Ｔｒ２３のゲート電極Ｔｒ２１ｇ〜Ｔｒ２３ｇを形成するためのゲートメタル層をパターニングすることによって、当該ゲート電極Ｔｒ２１ｇ〜Ｔｒ２３ｇと同じ工程で一括して形成される。また、データラインＬｄは、図１２に示すように、上層のゲート絶縁膜１２に設けられたコンタクトホールＨＬ２４を介して、トランジスタＴｒ２２のソース電極Ｔｒ２２ｓに直接接続されている。
【０１００】
また、選択ラインＬｓ及び電源ラインＬａは、例えば図１２、図１３に示すように、相互に同層に設けられ、かつ、トランジスタＴｒ２１〜Ｔｒ２３及びデータラインＬｄ、補助電源ラインＬayを被覆する層間絶縁膜１３上に設けられている。選択ラインＬｓは、図１２に示すように、下層の層間絶縁膜１３及びゲート絶縁膜１２に設けられたコンタクトホールＨＬ２２を介して、トランジスタＴｒ２１、Ｔｒ２２のゲート電極Ｔｒ２１ｇ、Ｔｒ２２ｇに直接接続されている。また、電源ラインＬａは、例えば図１２、図１３に示すように、下層の層間絶縁膜１３に設けられたコンタクトホールＨＬ２３を介して、補助電源ラインＬayに直接接続されている。
【０１０１】
補助電源ラインＬayは、例えば図１２、図１３に示すように、トランジスタＴｒ２１〜Ｔｒ２３のソース電極Ｔｒ２１ｓ〜Ｔｒ２３ｓ及びドレイン電極Ｔｒ２１ｄ〜Ｔｒ２３ｄを形成するためのソース、ドレインメタル層をパターニングすることによって、当該ソース電極Ｔｒ２１ｓ〜Ｔｒ２３ｓ及びドレイン電極Ｔｒ２１ｄ〜Ｔｒ２３ｄと同じ工程で一括して形成される。特に、補助電源ラインＬayは、図１２に示すように、トランジスタＴｒ２１、Ｔｒ２３のドレイン電極Ｔｒ２１ｄ、Ｔｒ２３ｄと一体的に形成されている。
【０１０２】
また、図１２に示した画素ＰＩＸにおいては、発光駆動回路ＤＣに設けられるトランジスタＴｒ２２が、例えば、データラインＬｄに沿って列方向（図面上下方向）に延在するように配置されている。また、トランジスタＴｒ２１、Ｔｒ２３が、例えば、補助電源ラインＬayに沿って列方向に延在するように配置されている。
【０１０３】
トランジスタＴｒ２１〜Ｔｒ２３は、図１２、図１３に示すように、基板１１上に形成されたゲート電極Ｔｒ２１ｇ〜Ｔｒ２３ｇを被覆するようにゲート絶縁膜１２が設けられ、該ゲート絶縁膜１２上の、ゲート電極Ｔｒ２１ｇ〜Ｔｒ２３ｇに対応する領域に半導体層ＳＭＣ（図示を省略）が設けられている。また、半導体層ＳＭＣに形成されるチャネル領域上にはチャネル保護層ＢＬが設けられ、当該チャネル保護層ＢＬを挟んで対向するようにソース電極Ｔｒ２１ｓ〜Ｔｒ２３ｓ及びドレイン電極Ｔｒ２１ｄ〜Ｔｒ２３ｄが設けられている。ソース電極Ｔｒ２１ｓ〜Ｔｒ２３ｓ及びドレイン電極Ｔｒ２１ｄ〜Ｔｒ２３ｄと半導体層ＳＭＣとの間には不純物層ＯＨＭ（図示を省略）が設けられている。
【０１０４】
そして、図１１（ｂ）に示した発光駆動回路ＤＣの回路構成に対応するように、トランジスタＴｒ２１は、図１２に示すように、ゲート電極Ｔｒ２１ｇがトランジスタＴｒ２２のゲート電極Ｔｒ２２ｇと一体的に形成されている。また、ゲート電極Ｔｒ２１ｇは、ゲート絶縁膜１２及び層間絶縁膜１３に設けられたコンタクトホールＨＬ２２を介して、選択ラインＬｓに接続されている。また、ドレイン電極Ｔｒ２１ｄは、図１２に示すように、補助電源ラインＬayと一体的に形成されている。また、ソース電極Ｔｒ２１ｓは、図１２に示すように、ゲート絶縁膜１２に設けられたコンタクトホールＨＬ２１を介して、トランジスタＴｒ２３のゲート電極Ｔｒ２３ｇ及びキャパシタＣｓの下部電極Ｅcaに接続されている。ここで、コンタクトホールＨＬ１１は、図１１（ｂ）に示した発光駆動回路ＤＣの接点Ｎ２１に対応する。
【０１０５】
また、トランジスタＴｒ２２は、図１２に示すように、ゲート電極Ｔｒ２２ｇがトランジスタＴｒ２１のゲート電極Ｔｒ２１ｇと一体的に形成されている。また、ゲート電極Ｔｒ２２ｇは、ゲート絶縁膜１２及び層間絶縁膜１３に設けられたコンタクトホールＨＬ２２を介して、選択ラインＬｓに接続されている。また、ドレイン電極Ｔｒ２２ｄは、図１２に示すように、キャパシタＣｓの上部電極Ｅcbを兼ねる画素電極１６に接続されている。また、ソース電極Ｔｒ２２ｓは、図１２に示すように、ゲート絶縁膜１２に設けられたコンタクトホールＨＬ２４を介して、データラインＬｄに接続されている。
【０１０６】
また、トランジスタＴｒ２３は、図１２、図１３に示すように、ゲート電極Ｔｒ２３ｇがゲート絶縁膜１２に設けられたコンタクトホールＨＬ２２を介して、トランジスタＴｒ２１のソース電極Ｔｒ１１ｓに接続されている。また、ゲート電極Ｔｒ２３ｇは、キャパシタＣｓの下部電極Ｅcaに接続されている。また、ドレイン電極Ｔｒ２３ｄは、図１２、図１３に示すように、補助電源ラインＬayと一体的に形成されている。また、ソース電極Ｔｒ２３ｓは、図１２、図１３に示すように、キャパシタＣｓの上部電極Ｅcbを兼ねる画素電極１６に接続されている。
【０１０７】
キャパシタＣｓは、図１２、図１３に示すように、ＩＴＯ等の透明電極材料からなる下部電極Ｅcaと、該下部電極Ｅcaに対向し、ＩＴＯ等の透明電極材料からなる上部電極Ｅcbと、下部電極Ｅca及び上部電極Ｅcb間に介在するゲート絶縁膜１２と、を有している。ここで、ゲート絶縁膜１２は、キャパシタＣｓの誘電体層として兼用されている。また、上部電極Ｅcbは、有機ＥＬ素子ＯＥＬの画素電極１６として兼用されている。すなわち、キャパシタＣｓは、有機ＥＬ素子ＯＥＬの下層側（基板１１側）に設けられている。そして、下部電極Ｅcaは、図１２、図１３に示すように、トランジスタＴｒ２１のソース電極Ｔｒ２１ｓ及びトランジスタＴｒ２３のゲート電極Ｔｒ２３ｇに接続されている。また、上部電極Ｅcbとして兼用される画素電極１６は、図１２、図１３に示すように、トランジスタＴｒ２２のドレイン電極Ｔｒ２２ｄ及びトランジスタＴｒ２３のソース電極Ｔｒ２３ｓに直接接続されている。ここで、画素電極１６とドレイン電極Ｔｒ２２ｄ及びソース電極Ｔｒ２３ｓとの接続部は、図１１（ｂ）に示した発光駆動回路ＤＣの接点Ｎ２２に対応する。
【０１０８】
有機ＥＬ素子ＯＥＬは、上述した第１の実施形態と同様に、図１２、図１３に示すように、トランジスタＴｒ２２のドレイン電極Ｔｒ２２ｄ及びトランジスタＴｒ２３のソース電極Ｔｒ１２ｓに接続された画素電極（アノード電極）１６と、有機ＥＬ層（発光機能層）１７と、対向電極（カソード電極）１８と、を順次積層した素子構造を有している。
【０１０９】
また、隔壁層１５は、上述した第１の実施形態と同様に、図１２、図１３に示すように、基板１１上に配列された画素ＰＩＸ相互の境界領域に形成された層間絶縁膜１３及び保護絶縁膜１４を被覆するように、基板１１表面から連続的に突出するように設けられている。
【０１１０】
そして、上述した発光駆動回路ＤＣ、有機ＥＬ素子ＯＥＬ及び隔壁層１５が形成された基板１１の一面側には、対向基板２０が基板１１の一面側と所定の間隙を有するように貼り合わされて封止されている。また、突起部ＰＬＤ、ＰＬＥ、ＰＬＦの突出寸法は、その上端面が、基板１１又は対向基板２０に外部から押圧力が印加されていないとき、対向基板２０の基板１１の一面側と対向する面に接触しない値となるように形成されている。
【０１１１】
このようなデバイス構造を有する画素ＰＩＸにおいて、本実施形態においては、図１２、図１３に示すように、各画素形成領域Ｒpx内のトランジスタＴｒ２１〜Ｔｒ２３の近辺かつ周囲の任意の位置に、１乃至複数の突起部ＰＬＤ、ＰＬＥ、ＰＬＦが設けられている。ここで、突起部ＰＬＤ、ＰＬＥ、ＰＬＦの基板１１表面からの高さ（最高点の高さ）は、画素形成領域Ｒpx内の他の素子（特にトランジスタＴｒ２１〜Ｔｒ２３）部分の高さよりも高くなるように形成されている。
【０１１２】
これにより、基板１１に対向基板２０を貼り合わせるために対向基板２０を基板１１側に押圧したとき、あるいは、使用時に対向基板２０に外部から押圧力が加えられたとき、各画素形成領域Ｒpx内の突起部ＰＬＤ、ＰＬＥ、ＰＬＦが対向基板２０に当接しても、他の素子（特にトランジスタＴｒ２１〜Ｔｒ２３）が対向基板２０に接触することがない。したがって、基板１１に対向基板２０を接合する際に対向基板２０に印加される押圧力や使用時に対向基板２０に外部から印加される押圧力は突起部ＰＬＤ、ＰＬＥ、ＰＬＦに集中して、有機ＥＬ素子ＯＥＬを発光駆動するためのトランジスタＴｒ２１〜Ｔｒ２３に圧力が加わることがないので、トランジスタＴｒ２１〜Ｔｒ２３の素子破壊やトランジスタ特性の変動を防止することができる。
【０１１３】
突起部ＰＬＤ、ＰＬＥ、ＰＬＦは、具体的には図１３に示すように、基板１１上に、突起層ＰＬ２１、ゲート絶縁膜１２、突起層ＰＬ２２〜ＰＬ２６、層間絶縁膜１３、突起層ＰＬ２７及び保護絶縁膜１４が順次積層された積層構造を有している。ここで、突起層ＰＬ２１は、トランジスタＴｒ２１〜Ｔｒ２３のゲート電極Ｔｒ２１ｇ〜Ｔｒ２３ｇをなすゲートメタル層（導電層）からなり、ゲートメタル層をパターニングすることによって、当該ゲート電極Ｔｒ２１ｇ〜Ｔｒ２３ｇ及び上記データラインＬｄと同じ工程で一括して形成される。また、突起層ＰＬ２２〜ＰＬ２４は、各々、トランジスタＴｒ２１〜Ｔｒ２３の半導体層ＳＭＣ、チャネル保護層ＢＬ、不純物層ＯＨＭと同じ部材からなり、各々同じ工程で一括して形成される。また、突起層ＰＬ２５は、トランジスタＴｒ２１〜Ｔｒ２３のソース電極Ｔｒ２１ｓ〜Ｔｒ２３ｓ及びドレイン電極Ｔｒ２１ｄ〜Ｔｒ２３ｄをなすソース、ドレインメタル層（導電層）からなり、ソース、ドレインメタル層をパターニングすることによって、当該ソース電極Ｔｒ２１ｓ〜Ｔｒ２３ｓ及びドレイン電極Ｔｒ２１ｄ〜Ｔｒ２３ｄ、上記補助電源ラインＬayと同じ工程で一括して形成される。また、突起層ＰＬ２６は、有機ＥＬ素子ＯＥＬの画素電極１６と同じ部材からなり、同じ工程で一括して形成される。また、突起層ＰＬ２７は、選択ラインＬｓ及び電源ラインＬａをなす配線メタル層からなり、配線メタル層をパターニングすることによって、当該選択ラインＬｓ及び電源ラインＬａと同じ工程で一括して形成される。
【０１１４】
このように、突起部ＰＬＤ、ＰＬＥ、ＰＬＦはいずれも、ゲートメタル層やソース、ドレインメタル層、配線メタル層、半導体層、絶縁層からなる各突起層をその一部に含む構造を有している。ここで、突起部ＰＬＤ、ＰＬＥ、ＰＬＦの各突起層に、選択ラインＬｓ、データラインＬｄ、電源ラインＬａをそのまま兼用することにより、図１２に示すように、選択ラインＬｓやデータラインＬｄ、電源ラインＬａが配設される領域に、一部又は全部が平面的に重なるように、突起部ＰＬＤ、ＰＬＥ、ＰＬＦを配置形成することができる。これにより、基板１１上に突起部ＰＬＤ、ＰＬＥ、ＰＬＦを設けることによる画素ＰＩＸの開口率の低下を抑制することができる。
【０１１５】
そして、上述したようなデバイス構造を有する画素ＰＩＸを備えた表示パネル１１０は、概ね、上述した第１の実施形態に係る表示装置（表示パネル）の製造方法に示した製造プロセスをそのまま適用して製造することができる。すなわち、本実施形態においても、突起部ＰＬＤ、ＰＬＥ、ＰＬＦは、表示パネル１１０に設けられるトランジスタＴｒ２１〜Ｔｒ２３や有機ＥＬ素子ＯＥＬ、配線を形成する際のプロセスにおいて同時に形成される。したがって、本実施形態によれば、製造工程の変更や工程数の増加を伴うことなく、トランジスタＴｒ２１〜Ｔｒ２３の近辺かつ周囲に突起部ＰＬＤ、ＰＬＥ、ＰＬＦを設けることができる。
（作用効果の検証）
次に、上述した第２の実施形態に係る表示パネルを適用した表示装置における作用効果について、比較対象を示して詳しく説明する。ここで、上述した第１の実施形態と同様の内容については説明を簡略化する。
【０１１６】
図１４は、上述した第２の実施形態の比較対象となる画素の一例を示す平面レイアウト図であり、図１５は、比較対象となる画素の要部断面図である。ここでは、図１５は、図１４に示した平面レイアウトを有する画素におけるXVＥ−XVＥ線（本明細書においては図１４中に示したローマ数字の「１５」に対応する記号として便宜的に「XV」を用いる。）に沿った断面を示す。ここで、図１４、図１５においては、第２の実施形態と同等の構成については同一の符号を付して説明を簡略化する。図１６は、比較対象となる画素を備えた表示パネルにおける問題点と、第２の実施形態に係る表示パネルにおける作用効果を説明するための概略断面図である。
【０１１７】
図１４、図１５に示す比較対象となる画素ＰＩＸは、図１２、図１３に示した第２の実施形態に係る画素において、突起部ＰＬＤ、ＰＬＥ、ＰＬＦを省いた構成を有している。比較対象となる画素ＰＩＸにおいて、第２の実施形態と同等の膜厚でトランジスタＴｒ２１〜Ｔｒ２３や選択ラインＬｓ、データラインＬｄ、電源ラインＬａ、補助電源ラインＬay、有機ＥＬ素子ＯＥＬを形成した場合、図１５に示すように、トランジスタＴｒ２１〜Ｔｒ２３部分の積層数が最も多く、基板１１表面からの高さが最高になる。すなわち、トランジスタＴｒ２１〜Ｔｒ２３部分の基板１１表面からの高さが、画素形成領域Ｒpx内の他の素子（配線領域等）部分の高さよりも高くなる。
【０１１８】
このような基板１１に対向基板２０を接合するために対向基板２０を基板１１側に押圧したとき、あるいは、使用時に対向基板２０に外部から押圧力が加えられたとき、図１６（ａ）に示すように、押圧力（図中矢印で表記）により画素形成領域Ｒpx内のトランジスタＴｒ２１〜Ｔｒ２３部分が対向基板２０に当接すると、基板１１表面からの高さが最高となるトランジスタＴｒ２１〜Ｔｒ２３部分に押圧力が集中して、トランジスタＴｒ２１〜Ｔｒ２３の素子破壊やトランジスタ特性の変動を招く可能性がある。
【０１１９】
これに対して、上述した第２の実施形態においては、図１２、図１３に示したように、画素形成領域Ｒpx内のトランジスタＴｒ２１〜Ｔｒ２３の近辺かつ周囲の任意の位置に、複数の突起部ＰＬＤ、ＰＬＥ、ＰＬＦが設けられている。そして、これらの突起部ＰＬＤ、ＰＬＥ、ＰＬＦの基板１１表面からの高さが、画素形成領域Ｒpx内の他の素子（特にトランジスタＴｒ２１〜Ｔｒ２３）部分の高さよりも高くなるように形成されている。
【０１２０】
このような基板１１に対向基板２０を接合するために対向基板２０を基板１１側に押圧したとき、あるいは、使用時に対向基板２０に外部から押圧が加えられたとき、図１６（ｂ）に示すように、押圧力（図中矢印で表記）により画素形成領域Ｒpx内のトランジスタＴｒ２１〜Ｔｒ２３の周囲に設けられた突起部ＰＬＤ、ＰＬＥ、ＰＬＦが対向基板２０に当接しても、基板１１表面からの高さが最高となる突起部ＰＬＤ、ＰＬＥ、ＰＬＦに押圧力が集中して、トランジスタＴｒ２１〜Ｔｒ２３への押圧力の印加を回避又は抑制することができる。したがって、本実施形態によれば、トランジスタＴｒ２１〜Ｔｒ２３の素子破壊やトランジスタ特性の変動を防止することができるので、上述した第１の実施形態と同様に、表示画面における点欠陥の発生を抑制して製造歩留まりや品質の向上を図ることができる。
【０１２１】
なお、上述した第１及び第２の実施形態において、基板１１上の各画素形成領域Ｒpx内に設けられる突起部ＰＬＡ〜ＰＬＣ、ＰＬＤ〜ＰＬＦ（図３、図１２参照）については、各画素ＰＩＸの発光駆動回路ＤＣに設けられるトランジスタＴｒ１１、Ｔｒ１２又はトランジスタＴｒ２１〜Ｔｒ２３に近接する配線層（選択ラインＬｓ、データラインＬｄ、電源ラインＬａ、補助電源ラインＬay）の形成領域に配置する場合について示した。本発明はこれに限定されるものではなく、対向基板２０との接合時に印加される押圧力や使用時に外部から印加される押圧力が、トランジスタＴｒ１１、Ｔｒ１２又はトランジスタＴｒ２１〜Ｔｒ２３に、直接印加されない、あるいは、集中しないものであれば、突起部ＰＬＡ〜ＰＬＣ、ＰＬＤ〜ＰＬＦを他の領域に配置するものであってもよい。なお、発明者らの検証によれば、突起部ＰＬＡ〜ＰＬＣ、ＰＬＤ〜ＰＬＦをトランジスタＴｒ１１、Ｔｒ１２又はトランジスタＴｒ２１〜Ｔｒ２３の極力近傍に配置することが上記の作用効果を奏する上で好ましい。
【０１２２】
また、上述した各実施形態においては、各画素形成領域Ｒpx内に突起部ＰＬＡ〜ＰＬＣ、ＰＬＤ〜ＰＬＦを各３箇所ずつ設けた構成を示したが、本発明はこれに限定されるものではない。上述したように、対向基板２０との接合時に印加される押圧力が、トランジスタＴｒ１１、Ｔｒ１２又はトランジスタＴｒ２１〜Ｔｒ２３に、直接印加されない、あるいは、集中しないものであれば、突起部の個数は特に限定されるものではない。なお、発明者らの検証によれば、突起部を１乃至３箇所程度設けることにより、上記の作用効果が良好に得られるとともに、突起部の配置に関するレイアウト設計上の制約や開口率の低下を極力抑制することができる。なお、突起部の配置に関し、上記の作用効果を良好に得るためには、図３、図１２に示すように、突起部がトランジスタＴｒ１１、Ｔｒ１２やトランジスタＴｒ２１〜Ｔｒ２３を取り囲むように複数設けられていることが好ましく、少なくとも、駆動トランジスタＴｒ１２、Ｔｒ２３の形成位置を挟んで、選択ラインＬｓの延在方向（行方向）に沿った２箇所、又は、データラインＬｄの延在方向（列方向）に沿った２箇所に設けられていることが好ましい。
【０１２３】
また、本発明においては、突起部ＰＬＡ〜ＰＬＣ、ＰＬＤ〜ＰＬＦの平面形状や寸法（サイズ）について特に限定するものではないが、例えば配線層の形成領域に平面的に重なるように突起部ＰＬＡ〜ＰＬＣ、ＰＬＤ〜ＰＬＦを配置する場合には、当該配線層の幅と同程度、もしくは、それよりも小さい程度の寸法に設定することが好ましい。これによれば、上述したように、突起部ＰＬＡ〜ＰＬＣ、ＰＬＤ〜ＰＬＦを設けることによる画素ＰＩＸの開口率の低下を抑制することができる。なお、発明者らの検証によれば、１２μｍ□の正方形からなる平面形状を有する突起部を設けることにより、上記の作用効果を良好に得ることができた。
また、仮に突起部の上端面が対向基板２０の基板１１の一面側と対向する面に接触するようになっていると、各突起部の突出寸法がばらついていた場合には、基板１１に対向基板２０を貼り合わせたとき、各突起部の突出寸法のばらつきによって基板１１と対向基板２０との間隙が不均一になる。これに対し、本実施形態においては、突起部の突出寸法が、基板１１又は対向基板２０に外部から押圧力が印加されていないときには、その上端面が対向基板２０の基板１１の一面側と対向する面に接触しない値に形成されているため、仮に各突起部の突出寸法がばらついていても、基板１１に対向基板２０を貼り合わせたときに、基板１１の一面側と対向基板２０との間隙に各突起部の突出寸法のばらつきは何ら影響を与えることはない。これにより基板１１の一面側と対向基板２０との間隙を面内で均一に形成することができる。
【０１２４】
また、上述した各実施形態においては、画素ＰＩＸに設けられる発光駆動回路ＤＣ（図１（ｂ）、図１１（ｂ）参照）として、画像データに応じた電圧値の階調電圧Ｖdataを印加することにより、各画素ＰＩＸの発光素子に画像データに応じた発光駆動電流を流して、所望の輝度階調で発光動作（表示動作）させる電圧指定型の階調制御方式に対応した回路構成を備えた場合について説明した。本発明に適用可能な画素回路は、これに限定されるものではなく、例えば、画像データに応じた電流値の階調電流を供給することにより、各画素に設けられた発光素子に画像データに応じた発光駆動電流を流して、所望の輝度階調で発光動作させる電流指定型の階調制御方式に対応した回路構成を備えたものであってもよい。
【０１２５】
また、上述した各実施形態においては、表示素子として有機ＥＬ素子からなる発光素子を有する画素を発光駆動するための発光駆動回路に適用した場合について説明したが、本発明に係るはこれに限定されるものではない。すなわち、本発明は、基板上に配列される画素が、表示素子と、これらを駆動するためのスイッチング素子（薄膜トランジスタ）と、を有するものであれば良好に適用することができるものであり、例えば、液晶表示パネル等の他の表示方法により画像情報を表示する表示パネルに適用するものであってもよい。
【０１２６】
＜電子機器の適用例＞
次に、上述した実施形態に係る表示パネル（本発明に係るデバイス構造を有する画素が配列された発光パネル）を適用した電子機器について図面を参照して説明する。
【０１２７】
上述した各実施形態に示したデバイス構造を有する画素ＰＩＸが二次元配列された表示パネル１１０を備える表示装置１００は、例えばデジタルカメラや薄型テレビジョン、モバイル型のパーソナルコンピュータ、携帯電話等、種々の電子機器の表示デバイスとして良好に適用できるものである。
【０１２８】
図１７は、本発明に係る発光装置を適用したデジタルカメラの構成例を示す斜視図であり、図１８は、本発明に係る発光装置を適用した薄型テレビジョンの構成例を示す斜視図であり、図１９は、本発明に係る発光装置を適用したモバイル型のパーソナルコンピュータの構成例を示す斜視図であり、図２０は、本発明に係る発光装置を適用した携帯電話の構成例を示す図である。
【０１２９】
図１７において、デジタルカメラ２１０は、大別して、本体部２１１と、レンズ部２１２と、操作部２１３と、上述した各実施形態に示した表示装置１００を備える表示部２１４と、シャッターボタン２１５とを備えている。これによれば、表示部２１４における点欠陥の発生を抑制して製造歩留まりや品質の向上を図ることができる。
【０１３０】
また、図１８において、薄型テレビジョン２２０は、大別して、本体部２２１と、上述した実施形態に示した表示装置１００を備える表示部２２２と、操作用コントローラ（リモコン）２２３と、を備えている。これによれば、表示部２２２における点欠陥の発生を抑制して製造歩留まりや品質の向上を図ることができる。
【０１３１】
また、図１９において、パーソナルコンピュータ２３０は、大別して、本体部２３１と、キーボード２３２と、上述した実施形態に示した表示装置１００を備える表示部２３３とを備えている。この場合においても、表示部２３３における点欠陥の発生を抑制して製造歩留まりや品質の向上を図ることができる。
【０１３２】
また、図２０において、携帯電話２４０は、大別して、操作部２４１と、受話口２４２と、送話口２４３と、上述した実施形態に示した表示装置１００を備える表示部２４４とを備えている。この場合においても、表示部２４４における点欠陥の発生を抑制して製造歩留まりや品質の向上を図ることができる。
【０１３３】
なお、上述した各電子機器においては、本発明に係る画素回路を適用した発光パネルを、表示パネルとして適用した場合について詳しく説明したが、本発明はこれに限定されるものではない。本発明に係る画素回路及び発光装置は、例えば発光素子を有する複数の画素が一方向に配列された発光素子アレイを備え、感光体ドラムに画像データに応じて発光素子アレイから出射した光を照射して露光する露光装置に適用するものであってもよい。
【符号の説明】
【０１３４】
１１ 基板
１２ ゲート絶縁膜
１３ 層間絶縁膜
１４ 保護絶縁膜
１５ 隔壁層
１６ 画素電極
１７ 有機ＥＬ層
１８ 対向電極
２０ 対向基板
１００ 表示装置
１１０ 表示パネル
ＰＩＸ 画素
Ｒpx 画素形成領域
Ｒel ＥＬ素子形成領域
ＰＬＡ〜ＰＬＣ、ＰＬＤ〜ＰＬＦ 突起部
ＰＬ１１〜ＰＬ１７、ＰＬ２１〜ＰＬ２７ 突起層
Ｌｓ 選択ライン
Ｌａ 電源ライン
Ｌay 補助電源ライン
Ｌｄ データライン
Ｔｒ１１、Ｔｒ１２、Ｔｒ２１〜Ｔｒ２３ トランジスタ
Ｃｓ キャパシタ
ＯＥＬ 有機ＥＬ素子
【特許請求の範囲】
【請求項１】
第１の基板と、
該第１の基板の一面上に配列された複数の画素と、
前記第１の基板の一面側と所定の間隙を有して対向して設けられて、前記各画素を封止する第２の基板と、
を備え、
前記各画素は、
表示素子と、
前記表示素子を画像データに応じて駆動させるためのスイッチング素子と、
前記スイッチング素子の周辺に配置され、前記第１の基板の一面側から突出する１乃至複数の突起部と、
を有し、
前記突起部の前記第１の基板の一面側からの突出寸法は、前記スイッチング素子が形成された領域の前記第１の基板の一面側からの突出寸法より大きく、前記第１の基板又は第２の基板に外部から押圧力が印加されていないときに、前記突起部の上端面が前記第２の基板の前記第１の基板と対向する面に接触しない値に設定されていることを特徴とする発光パネル。
【請求項２】
前記複数の画素は複数の行及び列方向に沿って二次元配列され、
前記各画素は前記突起部を複数有し、該各突起部は、少なくとも、前記スイッチング素子の形成位置を挟んだ行方向に沿った２箇所、又は、前記スイッチング素子の形成位置を挟んだ列方向に沿った２箇所に設けられていることを特徴とする請求項１に記載の発光パネル。
【請求項３】
前記スイッチング素子は電極、絶縁膜及び半導体層を有して構成され、
前記突起部は、少なくとも前記スイッチング素子の前記電極及び前記絶縁層及び前記半導体層と同じ部材を積層した積層構造を有することを特徴とする請求項１又は２に記載の発光パネル。
【請求項４】
前記画素を駆動するための信号が印加される信号線を備え、
前記突起部は、前記積層構造の一部に前記信号線と同じ部材を用いていることを特徴とする請求項３に記載の発光パネル。
【請求項５】
前記画素は、前記表示素子として発光素子を備えることを特徴とする請求項１乃至４のいずれかに記載の発光パネル。
【請求項６】
前記発光素子は、有機エレクトロルミネッセンス素子からなることを特徴とする請求項５に記載の発光パネル。
【請求項７】
表示素子と、前記表示素子を画像データに応じて駆動させるためのスイッチング素子と、を有する複数の画素が複数の行及び列方向に沿って二次元配列された発光パネルの製造方法において、
第１の基板の一面上に、電極、絶縁層及び半導体層を形成して前記スイッチング素子を形成する工程と、
前記スイッチング素子の周囲の領域に、前記スイッチング素子が形成される領域の前記第１の基板の一面側からの突出寸法よりも大きく、前記第１の基板又は前記第２の基板に外部から押圧力が印加されていないときに、前記第２の基板の前記第１の基板と対向する面に接触しない突出寸法を有する１乃至複数の突起部を形成する工程と、
前記第１の基板の一面側との間に所定の間隙を有するように第２の基板を接合する工程と、
を含み、
前記突起部を形成する工程は、前記スイッチング素子を形成する工程と同時に、前記スイッチング素子を構成する前記電極、前記絶縁層及び前記半導体層と同じ部材を積層した積層構造を形成して、少なくとも前記突起部の一部を形成する工程を含むことを特徴とする発光パネルの製造方法。
【請求項８】
前記突起部を形成する工程は、該突起部を複数形成し、該各突起部を、少なくとも、前記スイッチング素子の形成位置を挟んだ行方向に沿った２箇所、又は、前記スイッチング素子の形成位置を挟んだ列方向に沿った２箇所に形成する工程を含むことを特徴とする請求項７に記載の発光パネルの製造方法。
【請求項９】
前記第１の基板上に、前記画素を駆動するための信号が印加される信号線を形成する工程を有し、
前記突起部を形成する工程は、前記信号線を形成する工程と同時に、該信号線をなす導電層を前記積層構造に積層して、前記突起部の一部を形成する工程を含むことを特徴とする請求項７又は８に記載の発光パネルの製造方法。
【請求項１０】
第１の基板と、該第１の基板の一面上に配設された複数の選択ライン及び該各選択ラインと交差して配設された複数のデータラインと、前記第１の基板の一面上に前記各選択ラインと前記各データラインに接続されて二次元配列された複数の画素と、前記第１の基板の一面側と所定の間隙を有して対向して設けられて、前記各画素を封止する第２の基板と、を有する発光パネルと、
前記各選択ラインを介して、前記画素を選択状態に設定するための選択信号を印加する選択駆動回路と、
前記各データラインを介して、前記選択状態に設定された前記画素に画像データに応じた階調信号を書き込む信号駆動回路と、
を備え、
前記画素は、
表示素子と、
前記選択信号及び前記階調信号に基づいて、前記表示素子を駆動させるためのスイッチング素子と、
前記スイッチング素子の周辺に配置され、かつ、前記第１の基板の一面側から突出する１乃至複数の突起部と、
を有し、
前記突起部の前記第１の基板の一面側からの突出寸法は、前記スイッチング素子が形成された領域の前記第１の基板の一面側からの突出寸法より大きく、前記突起部の上端面が前記第１の基板又は前記第２の基板に外部から押圧力が印加されていないときに、前記第２の基板の前記第１の基板と対向する面に接触しない値に設定されていることを特徴とする発光装置。
【請求項１１】
前記各画素は前記突起部を複数有し、該各突起部は、少なくとも、前記スイッチング素子の形成位置を挟んだ前記選択ラインの延在方向に沿った２箇所、又は、前記スイッチング素子の形成位置を挟んだ前記データラインの延在方向に沿った２箇所に設けられていることを特徴とする請求項１０記載の発光装置。
【請求項１２】
前記スイッチング素子は電極、絶縁層及び半導体層を有して構成され、
前記突起部は、少なくとも前記スイッチング素子を構成する前記電極及び前記絶縁層を及び前記半導体層と同じ部材を積層した積層構造を有することを特徴とする請求項１０又は１１に記載の発光装置。
【請求項１３】
前記突起部は、前記積層構造の一部に前記選択ライン及び前記データラインと同じ部材を用いていることを特徴とする請求項１２記載の発光装置。
【請求項１４】
前記発光パネルは、前記画素を駆動するための電源電圧が印加される電源ラインを備え、
前記突起部は、前記積層構造の一部に前記電源ラインと同じ部材を用いていることを特徴とする請求項１２又は１３に記載の発光装置。
【請求項１５】
前記画素は、前記表示素子として発光素子を備えることを特徴とする請求項１０乃至１４のいずれかに記載の発光装置。
【請求項１６】
請求項１０乃至１５のいずれかに記載の発光装置が実装されてなることを特徴とする電子機器。
【請求項１】
第１の基板と、
該第１の基板の一面上に配列された複数の画素と、
前記第１の基板の一面側と所定の間隙を有して対向して設けられて、前記各画素を封止する第２の基板と、
を備え、
前記各画素は、
表示素子と、
前記表示素子を画像データに応じて駆動させるためのスイッチング素子と、
前記スイッチング素子の周辺に配置され、前記第１の基板の一面側から突出する１乃至複数の突起部と、
を有し、
前記突起部の前記第１の基板の一面側からの突出寸法は、前記スイッチング素子が形成された領域の前記第１の基板の一面側からの突出寸法より大きく、前記第１の基板又は第２の基板に外部から押圧力が印加されていないときに、前記突起部の上端面が前記第２の基板の前記第１の基板と対向する面に接触しない値に設定されていることを特徴とする発光パネル。
【請求項２】
前記複数の画素は複数の行及び列方向に沿って二次元配列され、
前記各画素は前記突起部を複数有し、該各突起部は、少なくとも、前記スイッチング素子の形成位置を挟んだ行方向に沿った２箇所、又は、前記スイッチング素子の形成位置を挟んだ列方向に沿った２箇所に設けられていることを特徴とする請求項１に記載の発光パネル。
【請求項３】
前記スイッチング素子は電極、絶縁膜及び半導体層を有して構成され、
前記突起部は、少なくとも前記スイッチング素子の前記電極及び前記絶縁層及び前記半導体層と同じ部材を積層した積層構造を有することを特徴とする請求項１又は２に記載の発光パネル。
【請求項４】
前記画素を駆動するための信号が印加される信号線を備え、
前記突起部は、前記積層構造の一部に前記信号線と同じ部材を用いていることを特徴とする請求項３に記載の発光パネル。
【請求項５】
前記画素は、前記表示素子として発光素子を備えることを特徴とする請求項１乃至４のいずれかに記載の発光パネル。
【請求項６】
前記発光素子は、有機エレクトロルミネッセンス素子からなることを特徴とする請求項５に記載の発光パネル。
【請求項７】
表示素子と、前記表示素子を画像データに応じて駆動させるためのスイッチング素子と、を有する複数の画素が複数の行及び列方向に沿って二次元配列された発光パネルの製造方法において、
第１の基板の一面上に、電極、絶縁層及び半導体層を形成して前記スイッチング素子を形成する工程と、
前記スイッチング素子の周囲の領域に、前記スイッチング素子が形成される領域の前記第１の基板の一面側からの突出寸法よりも大きく、前記第１の基板又は前記第２の基板に外部から押圧力が印加されていないときに、前記第２の基板の前記第１の基板と対向する面に接触しない突出寸法を有する１乃至複数の突起部を形成する工程と、
前記第１の基板の一面側との間に所定の間隙を有するように第２の基板を接合する工程と、
を含み、
前記突起部を形成する工程は、前記スイッチング素子を形成する工程と同時に、前記スイッチング素子を構成する前記電極、前記絶縁層及び前記半導体層と同じ部材を積層した積層構造を形成して、少なくとも前記突起部の一部を形成する工程を含むことを特徴とする発光パネルの製造方法。
【請求項８】
前記突起部を形成する工程は、該突起部を複数形成し、該各突起部を、少なくとも、前記スイッチング素子の形成位置を挟んだ行方向に沿った２箇所、又は、前記スイッチング素子の形成位置を挟んだ列方向に沿った２箇所に形成する工程を含むことを特徴とする請求項７に記載の発光パネルの製造方法。
【請求項９】
前記第１の基板上に、前記画素を駆動するための信号が印加される信号線を形成する工程を有し、
前記突起部を形成する工程は、前記信号線を形成する工程と同時に、該信号線をなす導電層を前記積層構造に積層して、前記突起部の一部を形成する工程を含むことを特徴とする請求項７又は８に記載の発光パネルの製造方法。
【請求項１０】
第１の基板と、該第１の基板の一面上に配設された複数の選択ライン及び該各選択ラインと交差して配設された複数のデータラインと、前記第１の基板の一面上に前記各選択ラインと前記各データラインに接続されて二次元配列された複数の画素と、前記第１の基板の一面側と所定の間隙を有して対向して設けられて、前記各画素を封止する第２の基板と、を有する発光パネルと、
前記各選択ラインを介して、前記画素を選択状態に設定するための選択信号を印加する選択駆動回路と、
前記各データラインを介して、前記選択状態に設定された前記画素に画像データに応じた階調信号を書き込む信号駆動回路と、
を備え、
前記画素は、
表示素子と、
前記選択信号及び前記階調信号に基づいて、前記表示素子を駆動させるためのスイッチング素子と、
前記スイッチング素子の周辺に配置され、かつ、前記第１の基板の一面側から突出する１乃至複数の突起部と、
を有し、
前記突起部の前記第１の基板の一面側からの突出寸法は、前記スイッチング素子が形成された領域の前記第１の基板の一面側からの突出寸法より大きく、前記突起部の上端面が前記第１の基板又は前記第２の基板に外部から押圧力が印加されていないときに、前記第２の基板の前記第１の基板と対向する面に接触しない値に設定されていることを特徴とする発光装置。
【請求項１１】
前記各画素は前記突起部を複数有し、該各突起部は、少なくとも、前記スイッチング素子の形成位置を挟んだ前記選択ラインの延在方向に沿った２箇所、又は、前記スイッチング素子の形成位置を挟んだ前記データラインの延在方向に沿った２箇所に設けられていることを特徴とする請求項１０記載の発光装置。
【請求項１２】
前記スイッチング素子は電極、絶縁層及び半導体層を有して構成され、
前記突起部は、少なくとも前記スイッチング素子を構成する前記電極及び前記絶縁層を及び前記半導体層と同じ部材を積層した積層構造を有することを特徴とする請求項１０又は１１に記載の発光装置。
【請求項１３】
前記突起部は、前記積層構造の一部に前記選択ライン及び前記データラインと同じ部材を用いていることを特徴とする請求項１２記載の発光装置。
【請求項１４】
前記発光パネルは、前記画素を駆動するための電源電圧が印加される電源ラインを備え、
前記突起部は、前記積層構造の一部に前記電源ラインと同じ部材を用いていることを特徴とする請求項１２又は１３に記載の発光装置。
【請求項１５】
前記画素は、前記表示素子として発光素子を備えることを特徴とする請求項１０乃至１４のいずれかに記載の発光装置。
【請求項１６】
請求項１０乃至１５のいずれかに記載の発光装置が実装されてなることを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１１−２１０５４１（Ｐ２０１１−２１０５４１Ａ）
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願番号】特願２０１０−７７１２８（Ｐ２０１０−７７１２８）
【出願日】平成２２年３月３０日（２０１０．３．３０）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願日】平成２２年３月３０日（２０１０．３．３０）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
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