薄膜トランジスタの製造方法
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は液晶表示素子等に用いられる薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】例えばアクティブマトリックス液晶表示素子の能動素子等に用いられる薄膜トランジスタとして、ガラス等からなる絶縁性基板の上にゲート電極を形成し、このゲート電極の上にゲート絶縁膜を介してアモルファスシリコン（以下、ａ−Ｓｉと記す）からなるｉ型半導体膜を形成するとともに、このｉ型半導体膜の上に、不純物をドープしたａ−Ｓｉからなるｎ型半導体膜を介して、ソース電極とドレイン電極とを形成した構造のものがある。なお、この構造は、一般に逆スタガー構造と呼ばれている。
【０００３】この逆スタガー構造の薄膜トランジスタは、従来、図３あるいは図４に示す製造方法で製造されている。
【０００４】図３に示す製造方法は次の通りである。
【０００５】［工程１］まず、図３（ａ）に示すように、ガラス等からなる絶縁性の基板１の上にゲート電極２を形成し、その後、この基板１の上に、ＳｉＮ（窒化シリコン）等からなるゲート絶縁膜３と、ａ−Ｓｉからなるｉ型半導体膜４とを順次成膜するとともに、その上に、前記ｉ型半導体膜４のチャンネル領域を保護するためのＳｉＮ等からなるブロッキング用絶縁膜７を成膜する。
【０００６】［工程２］次に、図３（ｂ）に示すように、前記ブロッキング用絶縁膜７をｉ型半導体膜４のチャンネル領域に対応する形状にパターニングする。
【０００７】［工程３］次に、図３（ｃ）に示すように、不純物をドープしたａ−Ｓｉからなるｎ型半導体膜５を成膜し、その上に、ソース，ドレイン電極用金属膜６を成膜する。
【０００８】［工程４］次に、図３（ｄ）に示すように、前記ソース，ドレイン電極用金属膜６とｎ型半導体膜５とｉ型半導体膜４とを、製造する薄膜トランジスタの外形に応じた形状にパターニングし、ついで、前記ソース，ドレイン電極用金属膜６をパターニングしてソース電極６Ｓとドレイン電極６Ｄとを形成するとともに、前記ｎ型半導体膜５をソース，ドレイン電極６Ｓ，６Ｄと同じ形状にパターニングしてこのｎ型半導体膜５をソース，ドレイン電極６Ｓ，６Ｄ間において分離し、薄膜トランジスタを完成させる。
【０００９】この場合、ｉ型半導体膜４のチャンネル領域の上に直接ｎ型半導体膜５が接していると、このｎ型半導体膜５をソース，ドレイン電極６Ｓ，６Ｄ間において分離するエッチング時に、ｉ型半導体膜４のチャンネル領域の表面もエッチングされてこのｉ型半導体膜４がダメージを受けるが、前記製造方法のように、ｉ型半導体膜４のチャンネル領域をブロッキング用絶縁膜７で覆っておけば、ｎ型半導体膜５のエッチング時にｉ型半導体膜４に対するエッチングを前記ブロッキング用絶縁膜７で阻止することができるため、ｉ型半導体膜４にダメージを与えることなくｎ型半導体膜５をエッチングすることができる。
【００１０】次に、図４に示す従来の製造方法を説明する。この製造方法は、ｉ型半導体膜のチャンネル領域を保護するためのブロッキング膜として金属膜を用いる方法である。なお、図４において、図３に示す構成と同一の部分には同一の符号を付してその説明を省略する。
【００１１】［工程１］まず、図４（ａ）に示すように、基板１の上にゲート電極２を形成した後、この基板１の上に、ゲート絶縁膜３と、ｉ型半導体膜４とを順次成膜し、その上に、ａ−Ｓｉとのエッチング選択比（ｉ型半導体膜４およびｎ型半導体膜５とのエッチング選択比）が大きい金属（Ｃｒ等）からなるブロッキング用金属膜８を成膜する。
【００１２】［工程２］次に、図４（ｂ）に示すように、前記ブロッキング用金属膜８をｉ型半導体膜４のチャンネル領域に対応する形状にパターニングする。
【００１３】［工程３］次に、図４（ｃ）に示すように、ｎ型半導体膜５とソース，ドレイン電極用金属膜６とを順次成膜する。
【００１４】［工程４］次に、図４（ｄ）に示すように、前記ソース，ドレイン電極用金属膜６とｎ型半導体膜５とｉ型半導体膜４とを、製造する薄膜トランジスタの外形に応じる所定の形状にパターニングし、ついで、前記ソース，ドレイン電極用金属膜６をパターニングしてソース電極６Ｓとドレイン電極６Ｄとを形成するとともに、前記ｎ型半導体膜５をソース，ドレイン電極６Ｓ，６Ｄ間において分離する。
【００１５】［工程５］この後は、図４（ｅ）に示すように、前記ブロッキング用金属膜８のソース，ドレイン電極６Ｓ，６Ｄ間の部分をエッチングして除去し、薄膜トランジスタを完成させる。
【００１６】なお、この場合、ソース，ドレイン電極６Ｓ，６Ｄはそのパターニング時に形成したレジストマスク（図示せず）で覆われているため、ブロッキング用金属膜８を除去する際にソース，ドレイン電極６Ｓ，６Ｄがエッチングされることはない。
【００１７】この製造方法においても、ｉ型半導体膜４のチャンネル領域を、ａ−Ｓｉとのエッチング選択比が大きい金属からなるブロッキング用金属膜８で覆っているため、ｎ型半導体膜５のエッチング時にｉ型半導体膜４に対するエッチングを前記ブロッキング用金属膜８で阻止することができる。
【００１８】
【発明が解決しようとする課題】しかしながら、図３に示す製造方法においては、ｉ型半導体膜４のチャンネル領域を保護するブロッキング膜をＳｉＮ等からなる絶縁膜７で形成しているため、このブロッキング用絶縁膜７をｉ型半導体膜４のチャンネル領域に対応する形状にパターニングする際に、ゲート絶縁膜３にピンホール欠陥が発生し、この部分でゲート電極２とソース，ドレイン電極６Ｓ，６Ｄとが短絡してしまう恐れが生じる。
【００１９】これは、ブロッキング用絶縁膜７のパターニング時に、そのエッチング液がａ−Ｓｉからなるｉ型半導体膜４のピンホールを通ってゲート絶縁膜３に達するためであり、ＳｉＮ等からなるブロッキング用絶縁膜７のエッチングはフッ酸系のエッチング液を用いて行なわれるため、ブロッキング用絶縁膜７をエッチングしている間にゲート絶縁膜３もエッチングされ、このゲート絶縁膜３にピンホール欠陥が発生する。
【００２０】一方、図４に示す製造方法においては、ｉ型半導体膜４のチャンネル領域を保護するブロッキング膜を金属膜８で形成しているため、このブロッキング用金属膜８のパターニングを、ゲート絶縁膜３がエッチングされない非フッ酸系のエッチング液を用いて行なうことができ、したがってブロッキング用金属膜８をパターニングする際に、ゲート絶縁膜３にピンホール欠陥が生じることがない。
【００２１】しかし、この製造方法においては、ａ−Ｓｉからなるｉ型半導体膜４とその上に成膜したブロッキング用金属膜８との界面にシリサイドが生成し、このシリサイドを介してソース電極６Ｓとドレイン電極６Ｄとが短絡してしまう恐れが生じるという問題がある。
【００２２】すなわち、この製造方法では、ブロッキング用金属膜８を、ａ−Ｓｉとのエッチング選択比が大きい金属で形成しているが、このブロッキング用金属膜８をａ−Ｓｉからなるｉ型半導体膜４の上に成膜すると、図４に示すように、ｉ型半導体膜４とブロッキング用金属膜８との界面に、ａ−Ｓｉと金属との反応によって生成するシリサイドの層Ａができる。
【００２３】そして、このシリサイド層Ａは、ブロッキング用金属膜８のエッチング条件では除去されないため、ブロッキング用金属膜８を除去した後もｉ型半導体膜４の表面にシリサイド層Ａが残り、ソース電極６Ｓとドレイン電極６Ｄとが、前記シリサイド層Ａを介して短絡してしまう。
【００２４】本発明は、このような点に着目してなされたもので、その目的とするところは、ｉ型半導体膜にダメージを与えることなくｎ型半導体膜を分離でき、かつ、ゲート絶縁膜にピンホール欠陥が発生してゲート電極とソース，ドレイン電極とが短絡したり、ｉ型半導体膜とブロッキング膜との界面にシリサイドが生成してソース電極とドレイン電極とが短絡するような不都合を防止して製造の歩留りを向上させることができる薄膜トランジスタの製造方法を提供することにある。
【００２５】
【課題を解決するための手段】本発明はこのような目的を達成するために、基板の上にゲート電極を形成した後、この基板上に、ゲート絶縁膜と、ａ−Ｓｉからなるｉ型半導体膜とを順次成膜し、このｉ型半導体膜が成膜された基板をＨ２Ｏ２からなる酸化剤溶液に浸漬して、前記ｉ型半導体膜の表面に薄い酸化層を形成し、この酸化層の上に、ａ−Ｓｉとのエッチング選択比が大きい金属からなるブロッキング膜を成膜し、このブロッキング膜を前記ｉ型半導体膜のチャンネル領域に対応する形状にパターニングし、かつそのパターニングしたブロッキング膜の下の酸化層を除く残りの酸化層を除去し、次に、前記ｉ型半導体膜および前記ブロッキング膜の上に、不純物をドープしたａ−Ｓｉからなるｎ型半導体膜とソース、ドレイン電極用金属膜とを順次成膜し、前記ソース，ドレイン電極用金属膜をパターニングしてソース電極とドレイン電極を形成するとともに、前記ｎ型半導体膜をソース，ドレイン電極間において分離し、この後、前記ブロッキング膜のソース，ドレイン電極間の部分を除去するようにしたものである。
【００２６】
【作用】この製造方法においては、ｉ型半導体膜の表面に酸化層を形成し、この酸化層の上に金属からなるブロッキング膜を成膜するようにしたから、ブロッキング膜とｉ型半導体膜との界面でのシリサイドの生成が前記酸化層により抑えられる。そしてブロッキング膜が、ａ−Ｓｉとのエッチング選択比が大きい金属の膜であるから、ｎ型半導体膜のエッチング時におけるｉ型半導体膜のエッチングを前記金属のブロッキング膜で阻止でき、またブロッキング膜のパターニングを、ゲート絶縁膜をエッチングしないエッチング条件で行なうことができ、したがってこのパターニング時にゲート絶縁膜にピンホール欠陥を発生させるようなことがない。
【００２７】
【実施例】以下、本発明の一実施例による薄膜トランジスタの製造方法について、図１および図２を参照して説明する。なお、図１には製造工程の前半を、図２には製造工程の後半を示してある。
【００２８】［工程１］まず、図１（ａ）に示すように、ガラス等からなる絶縁性基板１１の上にゲート電極１２を形成し、その後、この基板１１の上に、ＳｉＮ等からなるゲート絶縁膜１３と、ａ−Ｓｉからなるｉ型半導体膜１４とを順次成膜する。
【００２９】前記ゲート電極１２は、基板１１の上にＴａ，Ｔａ−Ｍｏ合金，Ｃｒ等からなる金属膜を成膜し、この金属膜をフォトリソグラフィによりパターニングして形成する。また、前記ゲート絶縁膜１３とｉ型半導体膜１４は、プラズマＣＶＤにより連続して成膜する。
【００３０】［工程２］次に、図１（ｂ）に示すように、ｉ型半導体膜１４の表面に、Ｈ２Ｏ２、ＨＮＯ３等の酸化剤溶液を用いて１００ｎｍ以下の薄い酸化層１４′を形成する。この酸化処理は、例えばｉ型半導体膜１４を成膜した後の基板１１を、Ｈ２Ｏ２、ＨＮＯ３等の酸化剤溶液中に浸漬することにより行なう。
【００３１】［工程３］次に、図１（ｃ）に示すように、前記ｉ型半導体膜１４の酸化層１４′の上に、ａ−Ｓｉとのエッチング選択比が大きい金属（Ｃｒ等）からなるブロッキング膜１５をスパッタリングにより成膜する。
【００３２】この際、ｉ型半導体膜１４の表面には酸化層１４′が形成されているから、ｉ型半導体膜１４の上にブロッキング膜１５を形成しても、このブロッキング膜１５とｉ型半導体膜１４のａ−Ｓｉとの直接の接触が阻まれ、したがってブロッキング膜１５とｉ型半導体膜１４との界面でのシリサイドの生成が抑えられる。
【００３３】［工程４］次に、図１（ｄ）に示すように、前記ブロッキング膜１５をフォトリソグラフィによりｉ型半導体膜１４のチャンネル領域に対応する形状にパターニングする。さらに、前記ｉ型半導体膜１４の表面の酸化層１４′を、ｉ型半導体膜１４のチャンネル領域に対応する部分を除いて、ＮＨ４Ｆを用いるウエットエッチングにより除去する。
【００３４】ブロッキング膜１５のパターニングは、非フッ酸系のエッチング液を用いるウエットエッチングにより行なう。この場合、そのエッチング液がａ−Ｓｉからなるｉ型半導体膜１４のピンホールを通ってゲート絶縁膜１３に達することがあるが、ゲート絶縁膜１３は前記非フッ酸系のエッチング液ではエッチングされないから、ゲート絶縁膜１３にピンホール欠陥が生じることはない。そして、前記酸化層１４′がごく薄く、この酸化層１４′のエッチングは極めて短時間で完了するから、このエッチング液でゲート絶縁膜１３に欠陥を生じさせるようなことはない。
【００３５】［工程５］次に、図２（ｅ）に示すように、不純物をドープしたａ−Ｓｉからなるｎ型半導体膜１６をプラズマＣＶＤにより成膜し、その上に、Ｃｒ等からなるソース，ドレイン電極用金属膜１７をスパッタリングにより成膜する。
【００３６】［工程６］次に、図２（ｆ）に示すように、前記ソース，ドレイン電極用金属膜１７とｎ型半導体膜１６とｉ型半導体膜１４とをフォトリソグラフィにより、製造する薄膜トランジスタの外形に応じる所定の形状にパターニングし、ついで前記ソース，ドレイン電極用金属膜１７をフォトリソグラフィによりパターニングしてソース電極１７Ｓとドレイン電極１７Ｄとを形成するとともに、前記ｎ型半導体膜１６をソース，ドレイン電極１７Ｓ，１７Ｄと同じ形状にパターニングしてこのｎ型半導体膜１６をソース，ドレイン電極１７Ｓ，１７Ｄ間において分離する。
【００３７】なお、ソース，ドレイン電極用金属膜１７のパターニングは非フッ酸系のエッチング液を用いるウェットエッチングにより行い、ｎ型半導体膜１６とｉ型半導体膜１４のパターニングは塩素系のエッチングガスを用いるドライエッチングにより行なう。
【００３８】この場合、ｎ型半導体膜１６をソース，ドレイン電極１７Ｓ，１７Ｄ間において分離するまでは、金属からなるブロッキング膜１５がｎ型半導体膜１６によって覆われているため、ソース，ドレイン電極用金属膜１７をパターニングしてソース電極１７Ｓとドレイン電極１７Ｄとを形成する際に、そのエッチング液によってブロッキング膜１５がエッチングされることはない。
【００３９】また、ｎ型半導体膜１６をソース，ドレイン電極１７Ｓ，１７Ｄ間において分離するときに、ｉ型導体膜１４のチャンネル領域を覆っているブロッキング膜１５が前記エッチングガスにさらされるが、このブロッキング膜１５がａ−Ｓｉとのエッチング選択比が大きい金属で形成されているから、前記エッチングガスでブロッキング膜１５がエッチングされるようなことがない。そしてｎ型半導体膜１６を分離するエッチング時におけるｉ型半導体膜１４のエッチングが前記ブロッキング膜１５によって阻止される。
【００４０】［工程７］この後は、図２（ｇ）に示すように、ブロッキング膜１５のソース，ドレイン電極１７Ｓ，１７Ｄ間の部分を非フッ酸系のエッチング液を用いるウエットエッチングによって除去し、薄膜トランジスタを完成させる。
【００４１】なお、この場合、ソース，ドレイン電極１７Ｓ，１７Ｄはそのパターニング時に形成したレジストマスク（図示せず）で覆われているため、ブロッキング膜１５を除去する際にソース，ドレイン電極１７Ｓ，１７Ｄがエッチングされることはないし、また、ゲート絶縁膜１３は上述したように非フッ酸系のエッチング液ではエッチングされないから、ｉ型半導体膜１４のピンホール部分においてゲート絶縁膜１３がエッチングされることもない。
【００４２】ブロッキング膜１５のソース，ドレイン電極１７Ｓ，１７Ｄ間の部分を除去した後にも、ｉ型半導体膜１４のチャンネル領域の上に酸化層１４′が残るが、この酸化層１４′は電気絶縁性を有するからソース電極１７Ｓとドレイン電極１７Ｄとが前記酸化層１４′を介して短絡するようなことはない。
【００４３】このような製造方法においては、ｉ型半導体膜１４のチャンネル領域を保護するブロッキング膜１５として、ａ−Ｓｉとのエッチング選択比が大きい金属を用いているため、ｎ型半導体膜１６のエッチング時におけるｉ型半導体膜１４のエッチングを前記ブロッキング膜１５によって阻止することができる。
【００４４】そしてブロッキング膜１５が金属であるため、このブロッキング膜１５のパターニングを、ゲート絶縁膜１３をエッチングしないエッチング条件（非フッ酸系のエッチング液を用いるウエットエッチング）で行なうことができ、したがってブロッキング膜１５をパターニングする際にゲート絶縁膜１３にピンホール欠陥が発生して、ゲート電極１２とソース，ドレイン電極１７Ｓ，１７Ｄとが短絡してしまうことはない。
【００４５】ｉ型半導体膜１４の上には金属からなるブロッキング膜１５が成膜されるが、ｉ型半導体膜１４の表面には予め酸化層１４′が形成されているから、ｉ型半導体膜１４とブロッキング膜１５との直接の接触が避けられ、ｉ型半導体膜１４とブロッキング膜１５との界面でのシリサイドの生成が抑えられ、これによりソース電極１７Ｓとドレイン電極１７Ｄとの短絡が確実に防止される。
【００４６】ところで、ｉ型半導体膜１４の表面に酸化層１４′を形成する手段としてＯ２プラズマを用いることが考えられるが、この場合にはそのプラズマでｉ型半導体膜１４がダメージを受けてトランジスタ特性が低下してしまう恐れがある。本発明においては、Ｈ２Ｏ２、ＨＮＯ３等の酸化剤溶液を用いる酸化処理によりｉ型半導体膜１４の表面に酸化層１４′を形成するものであり、したがってｉ型半導体膜１４にダメージを与える恐れがなく、良好なランジスタ特性を維持することができる。
【００４７】
【発明の効果】以上説明したように本発明によれば、ｉ型半導体膜の表面に酸化層を形成し、この酸化層の上に、ａ−Ｓｉとのエッチング選択比が大きい金属からなるブロッキング膜を成膜するようにしたから、ｉ型半導体膜とブロッキング膜との界面でのシリサイドの発生を抑えてソース電極とドレイン電極との短絡を確実に防止でき、またブロッキング膜が金属であるから、ｉ型半導体膜にダメージを与えることなくｎ型半導体膜を分離させることができ、さらにゲート絶縁膜のピンホール欠陥によるゲート電極とソース，ドレイン電極との短絡を確実に防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施例による薄膜トランジスタの製造方法の前半の工程を順に示す断面図。
【図２】その製造方法の後半の工程を順に示す断面図。
【図３】従来の薄膜トランジスタの製造方法の工程を順に示す断面図。
【図４】従来の薄膜トランジスタの他の製造方法の工程を順に示す断面図。
【符号の説明】
１１…基板
１２…ゲート電極
１３…ゲート絶縁膜
１４…ｉ型半導体膜
１４′…酸化層
１５…ブロッキング膜
１６…ｎ型半導体膜
１７…ソース，ドレイン電極用金属膜
１７Ｓ…ソース電極
１７Ｄ…ドレイン電極
【０００１】
【産業上の利用分野】本発明は液晶表示素子等に用いられる薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】例えばアクティブマトリックス液晶表示素子の能動素子等に用いられる薄膜トランジスタとして、ガラス等からなる絶縁性基板の上にゲート電極を形成し、このゲート電極の上にゲート絶縁膜を介してアモルファスシリコン（以下、ａ−Ｓｉと記す）からなるｉ型半導体膜を形成するとともに、このｉ型半導体膜の上に、不純物をドープしたａ−Ｓｉからなるｎ型半導体膜を介して、ソース電極とドレイン電極とを形成した構造のものがある。なお、この構造は、一般に逆スタガー構造と呼ばれている。
【０００３】この逆スタガー構造の薄膜トランジスタは、従来、図３あるいは図４に示す製造方法で製造されている。
【０００４】図３に示す製造方法は次の通りである。
【０００５】［工程１］まず、図３（ａ）に示すように、ガラス等からなる絶縁性の基板１の上にゲート電極２を形成し、その後、この基板１の上に、ＳｉＮ（窒化シリコン）等からなるゲート絶縁膜３と、ａ−Ｓｉからなるｉ型半導体膜４とを順次成膜するとともに、その上に、前記ｉ型半導体膜４のチャンネル領域を保護するためのＳｉＮ等からなるブロッキング用絶縁膜７を成膜する。
【０００６】［工程２］次に、図３（ｂ）に示すように、前記ブロッキング用絶縁膜７をｉ型半導体膜４のチャンネル領域に対応する形状にパターニングする。
【０００７】［工程３］次に、図３（ｃ）に示すように、不純物をドープしたａ−Ｓｉからなるｎ型半導体膜５を成膜し、その上に、ソース，ドレイン電極用金属膜６を成膜する。
【０００８】［工程４］次に、図３（ｄ）に示すように、前記ソース，ドレイン電極用金属膜６とｎ型半導体膜５とｉ型半導体膜４とを、製造する薄膜トランジスタの外形に応じた形状にパターニングし、ついで、前記ソース，ドレイン電極用金属膜６をパターニングしてソース電極６Ｓとドレイン電極６Ｄとを形成するとともに、前記ｎ型半導体膜５をソース，ドレイン電極６Ｓ，６Ｄと同じ形状にパターニングしてこのｎ型半導体膜５をソース，ドレイン電極６Ｓ，６Ｄ間において分離し、薄膜トランジスタを完成させる。
【０００９】この場合、ｉ型半導体膜４のチャンネル領域の上に直接ｎ型半導体膜５が接していると、このｎ型半導体膜５をソース，ドレイン電極６Ｓ，６Ｄ間において分離するエッチング時に、ｉ型半導体膜４のチャンネル領域の表面もエッチングされてこのｉ型半導体膜４がダメージを受けるが、前記製造方法のように、ｉ型半導体膜４のチャンネル領域をブロッキング用絶縁膜７で覆っておけば、ｎ型半導体膜５のエッチング時にｉ型半導体膜４に対するエッチングを前記ブロッキング用絶縁膜７で阻止することができるため、ｉ型半導体膜４にダメージを与えることなくｎ型半導体膜５をエッチングすることができる。
【００１０】次に、図４に示す従来の製造方法を説明する。この製造方法は、ｉ型半導体膜のチャンネル領域を保護するためのブロッキング膜として金属膜を用いる方法である。なお、図４において、図３に示す構成と同一の部分には同一の符号を付してその説明を省略する。
【００１１】［工程１］まず、図４（ａ）に示すように、基板１の上にゲート電極２を形成した後、この基板１の上に、ゲート絶縁膜３と、ｉ型半導体膜４とを順次成膜し、その上に、ａ−Ｓｉとのエッチング選択比（ｉ型半導体膜４およびｎ型半導体膜５とのエッチング選択比）が大きい金属（Ｃｒ等）からなるブロッキング用金属膜８を成膜する。
【００１２】［工程２］次に、図４（ｂ）に示すように、前記ブロッキング用金属膜８をｉ型半導体膜４のチャンネル領域に対応する形状にパターニングする。
【００１３】［工程３］次に、図４（ｃ）に示すように、ｎ型半導体膜５とソース，ドレイン電極用金属膜６とを順次成膜する。
【００１４】［工程４］次に、図４（ｄ）に示すように、前記ソース，ドレイン電極用金属膜６とｎ型半導体膜５とｉ型半導体膜４とを、製造する薄膜トランジスタの外形に応じる所定の形状にパターニングし、ついで、前記ソース，ドレイン電極用金属膜６をパターニングしてソース電極６Ｓとドレイン電極６Ｄとを形成するとともに、前記ｎ型半導体膜５をソース，ドレイン電極６Ｓ，６Ｄ間において分離する。
【００１５】［工程５］この後は、図４（ｅ）に示すように、前記ブロッキング用金属膜８のソース，ドレイン電極６Ｓ，６Ｄ間の部分をエッチングして除去し、薄膜トランジスタを完成させる。
【００１６】なお、この場合、ソース，ドレイン電極６Ｓ，６Ｄはそのパターニング時に形成したレジストマスク（図示せず）で覆われているため、ブロッキング用金属膜８を除去する際にソース，ドレイン電極６Ｓ，６Ｄがエッチングされることはない。
【００１７】この製造方法においても、ｉ型半導体膜４のチャンネル領域を、ａ−Ｓｉとのエッチング選択比が大きい金属からなるブロッキング用金属膜８で覆っているため、ｎ型半導体膜５のエッチング時にｉ型半導体膜４に対するエッチングを前記ブロッキング用金属膜８で阻止することができる。
【００１８】
【発明が解決しようとする課題】しかしながら、図３に示す製造方法においては、ｉ型半導体膜４のチャンネル領域を保護するブロッキング膜をＳｉＮ等からなる絶縁膜７で形成しているため、このブロッキング用絶縁膜７をｉ型半導体膜４のチャンネル領域に対応する形状にパターニングする際に、ゲート絶縁膜３にピンホール欠陥が発生し、この部分でゲート電極２とソース，ドレイン電極６Ｓ，６Ｄとが短絡してしまう恐れが生じる。
【００１９】これは、ブロッキング用絶縁膜７のパターニング時に、そのエッチング液がａ−Ｓｉからなるｉ型半導体膜４のピンホールを通ってゲート絶縁膜３に達するためであり、ＳｉＮ等からなるブロッキング用絶縁膜７のエッチングはフッ酸系のエッチング液を用いて行なわれるため、ブロッキング用絶縁膜７をエッチングしている間にゲート絶縁膜３もエッチングされ、このゲート絶縁膜３にピンホール欠陥が発生する。
【００２０】一方、図４に示す製造方法においては、ｉ型半導体膜４のチャンネル領域を保護するブロッキング膜を金属膜８で形成しているため、このブロッキング用金属膜８のパターニングを、ゲート絶縁膜３がエッチングされない非フッ酸系のエッチング液を用いて行なうことができ、したがってブロッキング用金属膜８をパターニングする際に、ゲート絶縁膜３にピンホール欠陥が生じることがない。
【００２１】しかし、この製造方法においては、ａ−Ｓｉからなるｉ型半導体膜４とその上に成膜したブロッキング用金属膜８との界面にシリサイドが生成し、このシリサイドを介してソース電極６Ｓとドレイン電極６Ｄとが短絡してしまう恐れが生じるという問題がある。
【００２２】すなわち、この製造方法では、ブロッキング用金属膜８を、ａ−Ｓｉとのエッチング選択比が大きい金属で形成しているが、このブロッキング用金属膜８をａ−Ｓｉからなるｉ型半導体膜４の上に成膜すると、図４に示すように、ｉ型半導体膜４とブロッキング用金属膜８との界面に、ａ−Ｓｉと金属との反応によって生成するシリサイドの層Ａができる。
【００２３】そして、このシリサイド層Ａは、ブロッキング用金属膜８のエッチング条件では除去されないため、ブロッキング用金属膜８を除去した後もｉ型半導体膜４の表面にシリサイド層Ａが残り、ソース電極６Ｓとドレイン電極６Ｄとが、前記シリサイド層Ａを介して短絡してしまう。
【００２４】本発明は、このような点に着目してなされたもので、その目的とするところは、ｉ型半導体膜にダメージを与えることなくｎ型半導体膜を分離でき、かつ、ゲート絶縁膜にピンホール欠陥が発生してゲート電極とソース，ドレイン電極とが短絡したり、ｉ型半導体膜とブロッキング膜との界面にシリサイドが生成してソース電極とドレイン電極とが短絡するような不都合を防止して製造の歩留りを向上させることができる薄膜トランジスタの製造方法を提供することにある。
【００２５】
【課題を解決するための手段】本発明はこのような目的を達成するために、基板の上にゲート電極を形成した後、この基板上に、ゲート絶縁膜と、ａ−Ｓｉからなるｉ型半導体膜とを順次成膜し、このｉ型半導体膜が成膜された基板をＨ２Ｏ２からなる酸化剤溶液に浸漬して、前記ｉ型半導体膜の表面に薄い酸化層を形成し、この酸化層の上に、ａ−Ｓｉとのエッチング選択比が大きい金属からなるブロッキング膜を成膜し、このブロッキング膜を前記ｉ型半導体膜のチャンネル領域に対応する形状にパターニングし、かつそのパターニングしたブロッキング膜の下の酸化層を除く残りの酸化層を除去し、次に、前記ｉ型半導体膜および前記ブロッキング膜の上に、不純物をドープしたａ−Ｓｉからなるｎ型半導体膜とソース、ドレイン電極用金属膜とを順次成膜し、前記ソース，ドレイン電極用金属膜をパターニングしてソース電極とドレイン電極を形成するとともに、前記ｎ型半導体膜をソース，ドレイン電極間において分離し、この後、前記ブロッキング膜のソース，ドレイン電極間の部分を除去するようにしたものである。
【００２６】
【作用】この製造方法においては、ｉ型半導体膜の表面に酸化層を形成し、この酸化層の上に金属からなるブロッキング膜を成膜するようにしたから、ブロッキング膜とｉ型半導体膜との界面でのシリサイドの生成が前記酸化層により抑えられる。そしてブロッキング膜が、ａ−Ｓｉとのエッチング選択比が大きい金属の膜であるから、ｎ型半導体膜のエッチング時におけるｉ型半導体膜のエッチングを前記金属のブロッキング膜で阻止でき、またブロッキング膜のパターニングを、ゲート絶縁膜をエッチングしないエッチング条件で行なうことができ、したがってこのパターニング時にゲート絶縁膜にピンホール欠陥を発生させるようなことがない。
【００２７】
【実施例】以下、本発明の一実施例による薄膜トランジスタの製造方法について、図１および図２を参照して説明する。なお、図１には製造工程の前半を、図２には製造工程の後半を示してある。
【００２８】［工程１］まず、図１（ａ）に示すように、ガラス等からなる絶縁性基板１１の上にゲート電極１２を形成し、その後、この基板１１の上に、ＳｉＮ等からなるゲート絶縁膜１３と、ａ−Ｓｉからなるｉ型半導体膜１４とを順次成膜する。
【００２９】前記ゲート電極１２は、基板１１の上にＴａ，Ｔａ−Ｍｏ合金，Ｃｒ等からなる金属膜を成膜し、この金属膜をフォトリソグラフィによりパターニングして形成する。また、前記ゲート絶縁膜１３とｉ型半導体膜１４は、プラズマＣＶＤにより連続して成膜する。
【００３０】［工程２］次に、図１（ｂ）に示すように、ｉ型半導体膜１４の表面に、Ｈ２Ｏ２、ＨＮＯ３等の酸化剤溶液を用いて１００ｎｍ以下の薄い酸化層１４′を形成する。この酸化処理は、例えばｉ型半導体膜１４を成膜した後の基板１１を、Ｈ２Ｏ２、ＨＮＯ３等の酸化剤溶液中に浸漬することにより行なう。
【００３１】［工程３］次に、図１（ｃ）に示すように、前記ｉ型半導体膜１４の酸化層１４′の上に、ａ−Ｓｉとのエッチング選択比が大きい金属（Ｃｒ等）からなるブロッキング膜１５をスパッタリングにより成膜する。
【００３２】この際、ｉ型半導体膜１４の表面には酸化層１４′が形成されているから、ｉ型半導体膜１４の上にブロッキング膜１５を形成しても、このブロッキング膜１５とｉ型半導体膜１４のａ−Ｓｉとの直接の接触が阻まれ、したがってブロッキング膜１５とｉ型半導体膜１４との界面でのシリサイドの生成が抑えられる。
【００３３】［工程４］次に、図１（ｄ）に示すように、前記ブロッキング膜１５をフォトリソグラフィによりｉ型半導体膜１４のチャンネル領域に対応する形状にパターニングする。さらに、前記ｉ型半導体膜１４の表面の酸化層１４′を、ｉ型半導体膜１４のチャンネル領域に対応する部分を除いて、ＮＨ４Ｆを用いるウエットエッチングにより除去する。
【００３４】ブロッキング膜１５のパターニングは、非フッ酸系のエッチング液を用いるウエットエッチングにより行なう。この場合、そのエッチング液がａ−Ｓｉからなるｉ型半導体膜１４のピンホールを通ってゲート絶縁膜１３に達することがあるが、ゲート絶縁膜１３は前記非フッ酸系のエッチング液ではエッチングされないから、ゲート絶縁膜１３にピンホール欠陥が生じることはない。そして、前記酸化層１４′がごく薄く、この酸化層１４′のエッチングは極めて短時間で完了するから、このエッチング液でゲート絶縁膜１３に欠陥を生じさせるようなことはない。
【００３５】［工程５］次に、図２（ｅ）に示すように、不純物をドープしたａ−Ｓｉからなるｎ型半導体膜１６をプラズマＣＶＤにより成膜し、その上に、Ｃｒ等からなるソース，ドレイン電極用金属膜１７をスパッタリングにより成膜する。
【００３６】［工程６］次に、図２（ｆ）に示すように、前記ソース，ドレイン電極用金属膜１７とｎ型半導体膜１６とｉ型半導体膜１４とをフォトリソグラフィにより、製造する薄膜トランジスタの外形に応じる所定の形状にパターニングし、ついで前記ソース，ドレイン電極用金属膜１７をフォトリソグラフィによりパターニングしてソース電極１７Ｓとドレイン電極１７Ｄとを形成するとともに、前記ｎ型半導体膜１６をソース，ドレイン電極１７Ｓ，１７Ｄと同じ形状にパターニングしてこのｎ型半導体膜１６をソース，ドレイン電極１７Ｓ，１７Ｄ間において分離する。
【００３７】なお、ソース，ドレイン電極用金属膜１７のパターニングは非フッ酸系のエッチング液を用いるウェットエッチングにより行い、ｎ型半導体膜１６とｉ型半導体膜１４のパターニングは塩素系のエッチングガスを用いるドライエッチングにより行なう。
【００３８】この場合、ｎ型半導体膜１６をソース，ドレイン電極１７Ｓ，１７Ｄ間において分離するまでは、金属からなるブロッキング膜１５がｎ型半導体膜１６によって覆われているため、ソース，ドレイン電極用金属膜１７をパターニングしてソース電極１７Ｓとドレイン電極１７Ｄとを形成する際に、そのエッチング液によってブロッキング膜１５がエッチングされることはない。
【００３９】また、ｎ型半導体膜１６をソース，ドレイン電極１７Ｓ，１７Ｄ間において分離するときに、ｉ型導体膜１４のチャンネル領域を覆っているブロッキング膜１５が前記エッチングガスにさらされるが、このブロッキング膜１５がａ−Ｓｉとのエッチング選択比が大きい金属で形成されているから、前記エッチングガスでブロッキング膜１５がエッチングされるようなことがない。そしてｎ型半導体膜１６を分離するエッチング時におけるｉ型半導体膜１４のエッチングが前記ブロッキング膜１５によって阻止される。
【００４０】［工程７］この後は、図２（ｇ）に示すように、ブロッキング膜１５のソース，ドレイン電極１７Ｓ，１７Ｄ間の部分を非フッ酸系のエッチング液を用いるウエットエッチングによって除去し、薄膜トランジスタを完成させる。
【００４１】なお、この場合、ソース，ドレイン電極１７Ｓ，１７Ｄはそのパターニング時に形成したレジストマスク（図示せず）で覆われているため、ブロッキング膜１５を除去する際にソース，ドレイン電極１７Ｓ，１７Ｄがエッチングされることはないし、また、ゲート絶縁膜１３は上述したように非フッ酸系のエッチング液ではエッチングされないから、ｉ型半導体膜１４のピンホール部分においてゲート絶縁膜１３がエッチングされることもない。
【００４２】ブロッキング膜１５のソース，ドレイン電極１７Ｓ，１７Ｄ間の部分を除去した後にも、ｉ型半導体膜１４のチャンネル領域の上に酸化層１４′が残るが、この酸化層１４′は電気絶縁性を有するからソース電極１７Ｓとドレイン電極１７Ｄとが前記酸化層１４′を介して短絡するようなことはない。
【００４３】このような製造方法においては、ｉ型半導体膜１４のチャンネル領域を保護するブロッキング膜１５として、ａ−Ｓｉとのエッチング選択比が大きい金属を用いているため、ｎ型半導体膜１６のエッチング時におけるｉ型半導体膜１４のエッチングを前記ブロッキング膜１５によって阻止することができる。
【００４４】そしてブロッキング膜１５が金属であるため、このブロッキング膜１５のパターニングを、ゲート絶縁膜１３をエッチングしないエッチング条件（非フッ酸系のエッチング液を用いるウエットエッチング）で行なうことができ、したがってブロッキング膜１５をパターニングする際にゲート絶縁膜１３にピンホール欠陥が発生して、ゲート電極１２とソース，ドレイン電極１７Ｓ，１７Ｄとが短絡してしまうことはない。
【００４５】ｉ型半導体膜１４の上には金属からなるブロッキング膜１５が成膜されるが、ｉ型半導体膜１４の表面には予め酸化層１４′が形成されているから、ｉ型半導体膜１４とブロッキング膜１５との直接の接触が避けられ、ｉ型半導体膜１４とブロッキング膜１５との界面でのシリサイドの生成が抑えられ、これによりソース電極１７Ｓとドレイン電極１７Ｄとの短絡が確実に防止される。
【００４６】ところで、ｉ型半導体膜１４の表面に酸化層１４′を形成する手段としてＯ２プラズマを用いることが考えられるが、この場合にはそのプラズマでｉ型半導体膜１４がダメージを受けてトランジスタ特性が低下してしまう恐れがある。本発明においては、Ｈ２Ｏ２、ＨＮＯ３等の酸化剤溶液を用いる酸化処理によりｉ型半導体膜１４の表面に酸化層１４′を形成するものであり、したがってｉ型半導体膜１４にダメージを与える恐れがなく、良好なランジスタ特性を維持することができる。
【００４７】
【発明の効果】以上説明したように本発明によれば、ｉ型半導体膜の表面に酸化層を形成し、この酸化層の上に、ａ−Ｓｉとのエッチング選択比が大きい金属からなるブロッキング膜を成膜するようにしたから、ｉ型半導体膜とブロッキング膜との界面でのシリサイドの発生を抑えてソース電極とドレイン電極との短絡を確実に防止でき、またブロッキング膜が金属であるから、ｉ型半導体膜にダメージを与えることなくｎ型半導体膜を分離させることができ、さらにゲート絶縁膜のピンホール欠陥によるゲート電極とソース，ドレイン電極との短絡を確実に防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施例による薄膜トランジスタの製造方法の前半の工程を順に示す断面図。
【図２】その製造方法の後半の工程を順に示す断面図。
【図３】従来の薄膜トランジスタの製造方法の工程を順に示す断面図。
【図４】従来の薄膜トランジスタの他の製造方法の工程を順に示す断面図。
【符号の説明】
１１…基板
１２…ゲート電極
１３…ゲート絶縁膜
１４…ｉ型半導体膜
１４′…酸化層
１５…ブロッキング膜
１６…ｎ型半導体膜
１７…ソース，ドレイン電極用金属膜
１７Ｓ…ソース電極
１７Ｄ…ドレイン電極
【特許請求の範囲】
【請求項１】基板の上にゲート電極を形成した後、この基板上に、ゲート絶縁膜と、ａ−Ｓｉからなるｉ型半導体膜とを順次成膜し、このｉ型半導体膜が成膜された基板をＨ２Ｏ２からなる酸化剤溶液に浸漬して、前記ｉ型半導体膜の表面に薄い酸化層を形成し、この酸化層の上に、ａ−Ｓｉとのエッチング選択比が大きい金属からなるブロッキング膜を成膜し、このブロッキング膜を前記ｉ型半導体膜のチャンネル領域に対応する形状にパターニングし、かつそのパターニングしたブロッキング膜の下の酸化層を除く残りの酸化層を除去し、次に、前記ｉ型半導体膜および前記ブロッキング膜の上に、不純物をドープしたａ−Ｓｉからなるｎ型半導体膜とソース，ドレイン電極用金属膜とを順次成膜し、前記ソース，ドレイン電極用金属膜をパターニングしてソース電極とドレイン電極を形成するとともに、前記ｎ型半導体膜をソース，ドレイン電極間において分離し、この後、前記ブロッキング膜のソース，ドレイン電極間の部分を除去することを特徴とする薄膜トランジスタの製造方法。
【請求項１】基板の上にゲート電極を形成した後、この基板上に、ゲート絶縁膜と、ａ−Ｓｉからなるｉ型半導体膜とを順次成膜し、このｉ型半導体膜が成膜された基板をＨ２Ｏ２からなる酸化剤溶液に浸漬して、前記ｉ型半導体膜の表面に薄い酸化層を形成し、この酸化層の上に、ａ−Ｓｉとのエッチング選択比が大きい金属からなるブロッキング膜を成膜し、このブロッキング膜を前記ｉ型半導体膜のチャンネル領域に対応する形状にパターニングし、かつそのパターニングしたブロッキング膜の下の酸化層を除く残りの酸化層を除去し、次に、前記ｉ型半導体膜および前記ブロッキング膜の上に、不純物をドープしたａ−Ｓｉからなるｎ型半導体膜とソース，ドレイン電極用金属膜とを順次成膜し、前記ソース，ドレイン電極用金属膜をパターニングしてソース電極とドレイン電極を形成するとともに、前記ｎ型半導体膜をソース，ドレイン電極間において分離し、この後、前記ブロッキング膜のソース，ドレイン電極間の部分を除去することを特徴とする薄膜トランジスタの製造方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【特許番号】特許第３３４４０５１号（Ｐ３３４４０５１）
【登録日】平成１４年８月３０日（２００２．８．３０）
【発行日】平成１４年１１月１１日（２００２．１１．１１）
【国際特許分類】
【出願番号】特願平５−３４５６９２
【出願日】平成５年１２月２２日（１９９３．１２．２２）
【公開番号】特開平７−１８３５３０
【公開日】平成７年７月２１日（１９９５．７．２１）
【審査請求日】平成１２年１２月２１日（２０００．１２．２１）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【参考文献】
【文献】特開 平２−１８６６４１（ＪＰ，Ａ）
【文献】特開 平２−２２４２５４（ＪＰ，Ａ）
【登録日】平成１４年８月３０日（２００２．８．３０）
【発行日】平成１４年１１月１１日（２００２．１１．１１）
【国際特許分類】
【出願日】平成５年１２月２２日（１９９３．１２．２２）
【公開番号】特開平７−１８３５３０
【公開日】平成７年７月２１日（１９９５．７．２１）
【審査請求日】平成１２年１２月２１日（２０００．１２．２１）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【参考文献】
【文献】特開 平２−１８６６４１（ＪＰ，Ａ）
【文献】特開 平２−２２４２５４（ＪＰ，Ａ）
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