表示装置及び電子機器
【課題】高速応答・高コントラストな表示特性を得ようとすると保持容量のサイズが大きく高精細化できない。
【解決手段】書込みトランジスターと駆動トランジスターを分離し、画素電極への印加電圧を走査線、容量線のいずれかから直接供給することによって、画素電極に電荷が安定して供給されるようにする。
【解決手段】書込みトランジスターと駆動トランジスターを分離し、画素電極への印加電圧を走査線、容量線のいずれかから直接供給することによって、画素電極に電荷が安定して供給されるようにする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、表示装置、及び当該表示装置を備える電子機器に関する。
【背景技術】
【0002】
電気泳動ディスプレー(Electrophoresis Display、以下「EPD」と表記)などのメモリー性(記憶性)を有する表示素子を用いた表示装置は、応答速度は遅いものの、電源を切ったあとも同じ表示状態を保持し続けるため、紙の印刷物にかわる画像の表示手段として、電子ブック・電子ポスター・電子チラシなどの分野で普及が始まっている。これらの表示装置において、コントラストなどの表示性能を高めるためには、画素ごとに配置形成され、薄膜トランジスターなどのアクティブ素子を用いた画素回路で表示素子を駆動することが有効である。本明細書では、このような画素回路が形成された基板をアクティブマトリックス基板と称する。
【0003】
アクティブマトリックス基板に形成される画素回路の具体的な構成としては、例えば前述した特許文献1における図5に記載されているように、1トランジスター1コンデンサーの画素回路を用いるのが一般的である。しかしながら、このような画素回路が形成されたアクティブマトリックス基板によって、応答速度の遅い表示素子を駆動する場合、高精細化の妨げとなった。すなわち、表示シーケンスで画素電極に所望の電圧(電位)を印加しても、アクティブ素子がオフ(OFF)して高インピーダンス状態となった後、表示素子内の電荷の移動によって画素電極の電圧(電位)が低下するため、本来の表示状態まで至らない書込み不足となってコントラストの低下をまねく。この電圧(電位)低下(書込み不足)を防止するためには、コンデンサーの容量(保持容量)を大きくする必要がある。その結果、コンデンサーの面積を大きくしなければならず、高精細化の妨げとなっているのである。
【0004】
この課題の解決策として、例えば、特許文献2に開示されているように画素回路にCMOSのSRAM構成を用いたメモリー回路を設け、表示シーケンス中、画素電極に対して所望の電位が安定して供給されるように構成すれば、画素電極の電圧(電位)低下を防止でき、このような不具合は生じない。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特許第3719172号公報
【特許文献2】特開2003−84314号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、このようなメモリー回路を設けると、トランジスターの数が多くなるため、やはり高精細化が難しくなるという課題がある。また、CMOSプロセスを必要とするので、NMOSまたはPMOSのいずれかのプロセスで製造する場合と比較して、コストが高くなるという課題がある。従って、メモリー性を有する表示素子を用いた表示装置(例えば、EPD)において、高精細であってコントラストなどの表示性能の低下が抑制された表示装置を、できるだけコストの上昇が抑制された技術で提供することが望まれていた。
【課題を解決するための手段】
【0007】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の適用例として実現することが可能である。
【0008】
[適用例1]複数の走査線と、前記複数の走査線と交差する複数のデータ線と、前記走査線と前記データ線の各交差部に対応して設けられた画素毎に配置された画素回路と、を備えた表示装置であって、前記画素回路は、前記走査線に沿って設けられた容量線と、画素電極と、第1トランジスターと、第2トランジスターとを有し、前記第1トランジスターは、ゲート電極が前記走査線に、ソース電極またはドレイン電極のうち一方が前記データ線に、他方が前記第2トランジスターのゲート電極に、それぞれ電気的に接続され、前記第2トランジスターのソース電極またはドレイン電極のうち、一方が前記走査線または前記容量線に、他方が前記画素電極に、それぞれ電気的に接続されていることを特徴とする。
【0009】
この構成によれば、第1トランジスターによってオンオフが制御される第2トランジスターによって、走査線または容量線から画素電極に対して電圧を印加することができる。この結果、画素電極に対して安定した電圧を印加することができるので、書き込み不足などの不具合が生じる確率が低くなる。従って、コントラストなどの表示性能の低下が抑制された表示装置を提供することができる。また、第2トランジスターのための電源配線を別に必要としないため、高精細な表示装置が実現できる。
【0010】
[適用例2]上記表示装置であって、前記画素回路において、前記第1トランジスターがオンして、前記第2トランジスターのゲート電極に前記第2トランジスターがオンする電圧が印加されたのち、前記走査線もしくは前記容量線のいずれかから、前記画素が表示する画像に応じた電圧が前記画素電極に印加されるように駆動されることを特徴とする。
【0011】
この構成によれば、走査線とデータ線に印加する電圧を制御することによって、第1トランジスターによって第2トランジスターのオンオフを制御するとともに、走査線または容量線の電圧を制御することによって、画素に表示する画像に応じた電圧を画素電極に対して安定して印加することができる。また、第2トランジスターのための電源配線を別に必要としないため、高精細な表示装置が実現できる。
【0012】
[適用例3]上記表示装置であって、前記第2トランジスターを2つ備え、前記2つの第2トランジスターの一方はpチャンネルトランジスターで、他方はnチャンネルトランジスターであり、前記pチャンネルトランジスターのソース電極またはドレイン電極のうち、一方が前記容量線に他方が前記画素電極に、それぞれ電気的に接続され、前記nチャンネルトランジスターのソース電極またはドレイン電極のうち、一方が前記走査線に他方が前記画素電極に、それぞれ電気的に接続されていることを特徴とする。
【0013】
この構成によれば、pチャンネルとnチャンネルのトランジスターによってインバーター回路を構成し、画素に表示する電圧を、走査線または容量線から画素電極に対して安定して印加することができる。
【0014】
[適用例4]上記表示装置であって、前記第2トランジスターのゲート電極と前記容量線との間に保持容量が電気的に接続されていることを特徴とする。
【0015】
この構成によれば、第1トランジスターのリークによるゲート電圧の低下を抑制して、第2トランジスターの動作状態を維持することが可能となる。
【0016】
[適用例5]上記表示装置であって、記憶性表示素子を備え、前記画素電極は、前記記憶性表示素子に対して電圧を印加するための電極であることを特徴とする。
【0017】
記憶性表示素子は、容量を有して電荷が移動することから表示動作において安定した電圧の供給を必要とする。したがって上記表示装置は画素電極に安定して電圧を供給するので、記憶性表示素子に対して印加される電圧の低下が生じないように電荷を供給することができる。
【0018】
[適用例6]上記表示装置であって、前記記憶性表示素子は、電気泳動素子であることを特徴とする。
【0019】
電気泳動素子は薄くまた消費電力が少ないことから、薄型で低消費電力の表示素子となる。従って、記憶性表示素子として電気泳動素子を備えた上記表示装置は、高精細・高品質でかつコスト上昇が抑制された表示装置を実現することができる。
【0020】
[適用例7]上記表示装置を備えたことを特徴とする電子機器。
【0021】
この構成によれば、画素に表示する画像に応じた電圧が書込み不足になることなく、安定した高品質の画像を表示する電子機器を提供することができる。
【図面の簡単な説明】
【0022】
【図1】実施形態に係る表示装置を示す図で、(a)は斜視構成図、(b)は部分断面図。
【図2】実施形態に係るアクティブマトリックス基板の構成図。
【図3】実施形態に係る電子機器を説明するブロック図。
【図4】従来例のアクティブマトリックス基板の画素回路図。
【図5】第1実施例のアクティブマトリックス基板の画素回路図。
【図6】第1実施例での消去シーケンスを説明するためのタイミングチャート。
【図7】第1実施例での表示シーケンスを説明するためのタイミングチャート。
【図8】第1実施例の画素回路において、保持容量素子を取り除いた回路図。
【図9】第2実施例のアクティブマトリックス基板の画素回路図。
【図10】第2実施例での消去シーケンスを説明するためのタイミングチャート。
【図11】第2実施例での表示シーケンスを説明するためのタイミングチャート。
【図12】第2実施例の画素回路において、保持容量素子を取り除いた回路図。
【発明を実施するための形態】
【0023】
以下、本発明を具体化した実施形態について図面に基づいて説明する。なお、以降の説明において使用する図面は、説明の都合上構成要素の寸法を誇張して図示している場合もあり、必ずしも実際の大きさを示すものでないことは勿論である。
【0024】
(表示装置)
図1は本実施形態に係る表示装置910を示す図で、(a)は斜視構成図であり、(b)は部分断面図である。図示するように、表示装置910は、画素電極を有し、この画素電極にトランジスターを介して電位を印加するように構成された画素回路が配置形成されたアクティブマトリックス基板101と、記憶性表示素子である電気泳動素子921と、保護シート922とを備えている。電気泳動素子921は、アクティブマトリックス基板101と保護シート922との間に挟持された構造を有している。
【0025】
ここで電気泳動素子921は50μm程度の粒径を有し、光透過可能な高分子樹脂によって形成されたカプセルを、隙間無く一層に充填したものである。カプセルの内部には、有機溶剤と水と界面活性剤からなる分散剤と、分散質として負に帯電した白色顔料粒子WRと、正に帯電した黒色顔料粒子BRとが封入されている。
【0026】
また保護シート922は厚さ300μm程度のPET(Poly Ethylene Terephthalate)樹脂よりなり、電気泳動素子921との接触面にはITO(Indium Tin Oxide)薄膜よりなる共通電極COMが形成されている。保護シート922は電気泳動素子921より1辺が長くなっており、電気泳動素子921が存在しない突き出し部位に導電ペースト931が塗布され、共通電極COMとアクティブマトリックス基板101上の共通電極パット(後述の図2、共通電極パット330参照)と電気的に接続(短絡)されている。
【0027】
また、アクティブマトリックス基板101は電気泳動素子921及び保護シート922よりも面積が広くなっており、この広くなった張り出し部に可撓性基板としての第1のFPC951と可撓性基板としての第2のFPC961が実装されている。第1のFPC951上にはゲートドライバー952が、第2のFPC961上にはソースドライバー962が、それぞれCOF(Chip On Film)実装されている。
【0028】
なお、本実施形態では第1のFPC951、ゲートドライバー952、第2のFPC961、ソースドライバー962を各1個で構成したが、それぞれ複数個であっても構わないし、ゲートドライバー952とソースドライバー962を一つのICに統合したワンチップドライバーを用いてもよい。また、ゲートドライバー952やソースドライバー962をアクティブマトリックス基板101上に形成する駆動回路内蔵型アクティブマトリックス基板を用いても良い。
【0029】
次に、アクティブマトリックス基板101について説明する。図2はアクティブマトリックス基板101の構成図である。アクティブマトリックス基板101上には480本の走査線201(201−1〜201−480)と1920本のデータ線202(202−1〜202−1920)が交差して形成されており、480本の容量線203(203−1〜203−480)は走査線201に沿う方向で、かつ走査線201と交互に配置されている。容量線203−1〜203−480は配線335を介して実装端子320と接続され、共通電極パット330は共通電位配線336を介して実装端子321と接続される。なお、図2において二点鎖線で示した領域は、表示装置として構成した時に図1で示した電気泳動素子921が平面的に重なる領域であり、表示領域Aに相当する。
【0030】
走査線201−1〜201−480はそれぞれ、実装端子301−1〜301−480に接続され、第1のFPC951を介してゲートドライバー952に接続されて、所定のタイミングで電圧信号が供給される。同様にデータ線202−1〜202−1920はそれぞれ、実装端子302−1〜302−1920に接続され、第2のFPC961を介してソースドライバー962に接続されて、画像信号に応じた電圧信号が供給される。実装端子320および実装端子321も同様に第2のFPC961を介してソースドライバー962と接続されて、所定の電圧信号が供給される。
【0031】
さらに、本実施形態の表示装置910は、ゲートドライバー952やソースドライバー962に供給する電圧と、この電圧が画素回路に供給されるタイミングとを制御する制御回路が備えられている。制御回路は、第1のFPC951および第2のFPC961と電気的に接続された別基板(不図示)に形成されている。なお、制御回路は、アクティブマトリックス基板101上に形成されることとしてもよい。
【0032】
(電子機器)
図3は本実施形態に係る電子機器1000の具体的な構成を示すブロック図である。電子機器1000は、電圧生成回路784、画像処理回路780、中央演算回路781、外部I/F(インターフェイス)回路782、および入出力機器783を備えている。なお、表示装置910は図1で説明した表示装置である。
【0033】
画像処理回路780は画像信号を、電圧生成回路784は生成した電圧信号を、第1のFPC951を介してゲートドライバー952に、および第2のFPC961を介してソースドライバー962に、それぞれ供給する。中央演算回路781は、外部I/F回路782を介して入出力機器783からの入力データ(表示データ)を取得する。ここで入出力機器783とは、例えば、キーボード、マウス、トラックボール、タッチパネル、LED、スピーカー、アンテナなどである。
【0034】
中央演算回路781が外部I/F回路782を介して入力された表示データをもとに各種演算処理を行い、結果をコマンドとして画像処理回路780へ転送する。そして画像処理回路780が中央演算回路781からのコマンドに基づき画像情報を更新し、ゲートドライバー952およびソースドライバー962に対して画像情報に応じた新しい画像信号を供給する。この結果、画素回路に供給される電圧が制御されることによって、表示装置910の表示領域Aにおける電気泳動素子921(図1参照)に印加される電圧が制御され、表示装置910は表示画像が変化する。
【0035】
電子機器1000の具体例としては、図示しないが、例えば、携帯ドキュメントリーダー、電子ブック、電子ポスター、電子チラシ、モニター、TV、ノートパソコン、PDA、デジタルカメラ、ビデオカメラ、携帯電話、携帯フォトビューワー、携帯ビデオプレイヤー、携帯DVDプレイヤー、携帯オーディオプレイヤーなどがあげられる。
【0036】
ここで、表示装置910の表示原理について説明する。図1に示すように、電気泳動素子921中には分散質として負に帯電した白色顔料粒子WRと、正に帯電した黒色顔料粒子BRとが封入されている。従って、共通電極COMの電位が画素電極の電位より高ければ白色顔料粒子WRが保護シート922側に、黒色顔料粒子BRがアクティブマトリックス基板101側に移動し、保護シート922側からみると白表示になる。共通電極COMの電位が画素電極の電位より低ければ逆に各顔料粒子が動き、保護シート922側からみると黒表示になる。各顔料粒子の移動速度は共通電極COMの電位と画素電極の電位との差に比例する。また、共通電極COMの電位と画素電極の電位が等しければ各顔料粒子の移動はないように調整されているので、直前の表示状態を保持する。
【0037】
従って、例えば共通電極COMを0Vに保ち、各画素電極にプラスの電位を与えれば黒表示、マイナス電位を与えれば白表示を行うことができる。また、その際に共通電極COMと各画素電極の電位差が低下せず保持されていれば顔料粒子の移動は遅くならず、かつ最終的な表示コントラストも高くなる。なお、本実施形態では白黒表示の電気泳動素子921を用いたが、画素ごとに異なる色の顔料を封入したカプセルを用いてカラー表示を行う電気泳動素子921を用いることとしても差し支えない。
【0038】
また、本実施形態では現在の表示している画像を白で塗りつぶして画像の表示領域A全面を白表示状態にする消去シーケンスと、表示したい画像が黒に相当する画素を白表示から黒表示に書き換える表示シーケンスを連続して行うことで画像表示を行う。このように消去シーケンスと表示シーケンスを別々にすることで、耐圧の低いトランジスターでも十分な電位を印加し、応答速度とコントラストを高めることができることについては特許文献1などに記載されている通りである。
【0039】
さて、本実施形態の表示装置910では、画像表示に際して、コントラストなどの表示性能の低下を抑制する電気泳動素子921の駆動が行われるが、この駆動技術を説明する前に、従来例の駆動技術について説明する。これは、表示装置910において、後述する本実施形態における駆動技術の第1実施例および第2実施例が奏する効果についての理解を容易にするためである。
【0040】
(従来例)
図4は、従来の画素回路を示す回路図で、一例として、m番目のデータ線202−m(m=1〜1920の整数)とn番目の走査線201−n(n=1〜480の整数)の交差部付近に配置形成された画素回路を示している。走査線201−nとデータ線202−mの交点にはnチャンネル電界効果型トランジスターよりなる書込みトランジスター401−n−mが形成されており、そのゲート電極は走査線201−nに接続される。また、ソース電極はデータ線202−mと、ドレイン電極は第1の保持容量素子403−n−mの一端と画素電極405−n−mとに接続される。第1の保持容量素子403−n−mの他端は容量線203−nに接続される。また、画素電極405−n−mと保護シート922上の共通電極COMは電気泳動素子921を介して対向し、容量を形成する。
【0041】
このように構成された従来の画素回路において、前述したように書込み不足が生ずる。これを表示シーケンスにおける黒表示の書込み動作を例に挙げ説明する。表示シーケンスでは、各走査線201−1〜201−480はゲートドライバー952により順次選択される。すなわち、本実施形態では、走査線201−nは30μ秒間+20Vになった(選択された)後、0Vに戻る電圧信号が供給される。このとき、共通電極COMの電位は0Vを保ち、容量線203−nの電位は0Vである。
【0042】
走査線201−nが選択された際、黒表示に対応する場合はデータ線202−mには15Vが供給され、画素電極405−n−mに15Vが書き込まれる。このとき、書き込まれた画素電極405−n−mの電位15Vは容量線203−nとの間に挿入された第1の保持容量素子403−n−mによって保持される。
【0043】
すると、共通電極COMの電位<画素電極405−n−mの電位となるので粒子の移動が発生し、黒表示状態へと変化する。その後、書込みトランジスター401−n−mはオフして高インピーダンス状態になるためデータ線202−mから電荷が供給されない状態となるが、第1の保持容量素子403−n−mに保持された電荷が画素電極405−n−mに供給される。
【0044】
しかしながら、第1の保持容量素子403−n−mに保持された電荷は有限であることから、粒子の移動に伴って画素電極405−n−mの電位低下が発生し、コントラストの低下やさらに顔料粒子の移動速度つまり応答速度が低下する。従って、このような電位低下を抑制するためには、第1の保持容量素子403−n−mに保持された電荷が多くなるように容量を大きくすればよいことは明らかであるが、第1の保持容量素子403−n−mの形成領域(平面積)が大きくなるため、高精細化ができなくなってしまう。
【0045】
そこで、本実施形態では顔料粒子の移動による電位低下防止のため、安定した電圧の供給を第1の保持容量素子403−n−mからではなく、走査線201−nあるいは、容量線203−nから行えるようにする。こうすることによって、電荷が安定して画素電極405−n−mに供給されるようになるので、画素電極405−n−mの電圧低下が抑制され、応答速度の低下が抑制された高い応答速度を可能とする表示装置が提供できる。従って、第1の保持容量素子403−n−mの容量を大きくすることなく、従来の1トランジスター・1コンデンサー構成の場合と比べ、高コントラストの表示が可能な表示装置が提供できる。さらに、電源の供給のために新たな配線を必要としないため、高精細な表示装置とすることができる。
【0046】
(第1実施例)
次に図5〜図7を用いて第1実施例の駆動技術を説明する。なお、図5は本実施例の画素回路図であり、図6は本実施例の消去シーケンスのタイミングチャートである。また、図7は本実施例の表示シーケンスのタイミングチャートである。
【0047】
図5に示した画素回路は、m番目のデータ線202−m(m=1〜1920の整数)とn番目の走査線201−n(n=1〜480の整数)の交差部付近の画素回路である。走査線201−nとデータ線202−mの各交点にはnチャンネル電界効果型トランジスターよりなる書込みトランジスター401−n−mが形成されており、そのゲート電極は走査線201−nに、ソース・ドレイン電極はそれぞれデータ線202−mと中間電極402−n−mに接続される。なお、書込みトランジスター401−n−mは適用例に記載の第1トランジスターに相当する。
【0048】
中間電極402−n−mはnチャネル電界効果型トランジスターよりなる第1の駆動トランジスター404−n−mのゲート電極とpチャンネル電界効果型トランジスターよりなる第2の駆動トランジスター406−n−mのゲート電極と第1の保持容量素子403−n−mの一端に接続され、第1の駆動トランジスター404−n−mと第2の駆動トランジスター406−n−mのドレイン電極は画素電極405−n−mに接続される。なお、第1の駆動トランジスター404−n−mと第2の駆動トランジスター406−n−mは、適用例に記載の第2トランジスターに相当する。
【0049】
画素電極405−n−mと保護シート922上の共通電極COMは電気泳動素子921を介して対向し、容量を形成する。第1の駆動トランジスター404−n−mのソース電極は走査線201−nに接続され、第2の駆動トランジスター406−n−mのソース電極は容量線203−nに接続される。第1の保持容量素子403−n−mの他端も容量線203−nに接続される。
【0050】
次に、このような構成を有する本実施例の画素回路によって行われる消去シーケンスと表示シーケンスについて、説明する。本実施例の消去シーケンスおよび表示シーケンスによって、高いコントラストの表示が得られ、また応答速度の低下を抑制する表示装置910が得られるのである。
【0051】
まず消去シーケンスについて図6を用いて説明する。図示するように、本実施例の消去シーケンスでは、全ての走査線201−1〜201−480に、同時に+20Vが20μ秒間印加されその後0Vを保つ電圧信号が、ゲートドライバー952より供給される。共通電極COM及び全てのデータ線202−1〜202−1920には、走査線201−1〜201−480が+20Vになるのと同時に+15Vになり、約200m秒後(詳しくは200.02m秒後)に0Vとなる電圧信号が、ソースドライバー962より供給される。この間、容量線203−1〜480には0Vの電位を保つ電圧信号が供給される。
【0052】
このように電圧信号が供給されて画素回路が駆動すると、走査線201−1〜201−480に+20Vが20μ秒間印加される間、全ての書込みトランジスター401−n−mはONして全ての中間電極402−n−mに15Vが書き込まれる。すると、全ての第1の駆動トランジスター404−n−mはONし、全ての第2の駆動トランジスター406−n−mはOFFする。この結果、画素電極405−n−mの電位は走査線201−1〜201−480が0Vに反転した以降は0Vが書き込まれて200m秒間保持される。
【0053】
つまり、共通電極COMの電位より全画素電極405−n−mの電位が15V小さくなるので、表示領域全体で白色顔料粒子WRが保護シート922側に、黒色顔料粒子BRがアクティブマトリックス基板101側に移動を始める。このとき、第1の駆動トランジスター404−n−mを介して走査線201−nより電荷が常に供給されるので、顔料粒子の移動に伴って画素電極405−n−mの電位(電圧)が変化することが無く、コントラストや応答速度が低下しない。本実施例ではこの状態を200m秒間保持することで、顔料粒子が十分移動するように駆動するのである。この結果、表示領域全体で白となって消去が完了する。なお、本実施例では、画素電極405−n−mの電圧保持時間を200m秒としたが、もとより電圧保持時間は、顔料粒子が実際に十分移動する時間に応じて設定することが好ましい。
【0054】
次に表示シーケンスについて図7を用いて説明する。表示シーケンスは消去シーケンスに引き続いて実施される。図示するように、表示シーケンスでは各走査線201−1〜201−480を順次選択する電圧信号が、ゲートドライバー952より供給される。すなわち、走査線201−1は30μ秒間+20Vになった(選択された)後、0Vに戻る。走査線201−2は走査線201−1より34.6μ秒だけ遅れたタイミングで同様に30μ秒間選択される。以下、全ての走査線201−nが34.6μ秒ずつ位相をかえて順次選択される。また、共通電極COMには、電位が0Vを保つ電圧信号が供給され、容量線203−1〜203−480には、最初の走査線201−1が選択されるのと同時に電位が15Vになって、この電位を走査線201−480がOFFしてから200m秒間保った後、0Vに戻る電圧信号が供給される。
【0055】
走査線201−nが選択される際、データ線202−1〜202−1920には、画素電極405−n−1〜405−n−1920の画像電位の反極性に対応する電位がソースドライバー962によって供給される。すなわち、画素電極405−n−mが白表示に対応する場合はデータ線202−mに15Vを供給する。すると中間電極402−n−mには15Vが印加され、第1の駆動トランジスター404−n−mはONし、第2の駆動トランジスター406−n−mはOFFする。この状態で、走査線201−nが0Vに戻った後は画素電極405−n−mには0V電位が印加され、共通電極COMの電位=画素電極405−n−mの電位=0Vとなるので、直前の表示状態、すなわち白表示状態を保持する。なお、走査線201−nが選択される間、画素電極405−n−mは+15Vへと近づくが、期間が短いので粒子はほとんど移動せず、表示には影響しない。
【0056】
一方、画素電極405−n−mが黒表示に対応する場合は、データ線202−mに0Vの電圧信号を供給する。すると第1の駆動トランジスター404−n−mはOFFし、第2の駆動トランジスター406−n−mはONするから、画素電極405−n−mには容量線203−mを介して+15Vの電位が印加され、共通電極COMの電位<画素電極405−n−mの電位となって粒子の移動が発生し、黒表示状態へと変化する。このとき、第2の駆動トランジスター406−n−mを介して容量線203−mより電荷が常に供給されるので、顔料粒子の移動に伴って画素電極405−n−mの電位が下がることが無く、コントラストや応答速度が低下しない。このようにして200m秒後には所望の画像が表示される。
【0057】
表示シーケンスが終了した時、中間電極402−n−mはフローティング状態であるので、各トランジスターのリーク電流によってゆっくりと電位が変動する。このため、白表示されている画素の第2の駆動トランジスター406−n−mが微妙にONしてしまい、ゆっくりと黒表示になっていくことがある。そこで、本実施例では、粒子の移動が凡そ終了した200m秒後に容量線203−mの電位を全て0Vに戻すことでこのような現象を防止している。
【0058】
このように、本実施例では顔料粒子の移動による電位低下防止のための電荷の供給を、第1の保持容量素子403−n−mからではなく、容量線203−nや走査線201−nを経由して行う。従って、第1の保持容量素子403−n−mの容量値は従来の1トランジスター・1コンデンサー構成の場合と比べ小さくすることが可能である。また、電荷を供給するための配線を容量線および走査線と共用しているため、画素回路面積は大きくならずに済む。従って高精細で高コントラスト、また応答速度の低下を抑制する表示装置が提供できるのである。
【0059】
本実施例では説明を簡便にするため、消去シーケンスと表示シーケンスを1回ずつとしたが、それぞれ複数回行うことでより高い応答速度・高いコントラストが得られるようにしてもよい。また、消去の際に残像を消すために直前に表示されている画像の反転画像を書き込んでもよい。また、素子の耐圧が十分高い、あるいは表示素子に印加する電位差が低くてもよい場合は消去シーケンスを省略し、表示シーケンスのみを実施してもよい。例えば本実施例の表示シーケンスで走査線に印加する選択電位を35V、データ線に印加する電位振幅を0/30V、COMの電位を+15Vとすれば消去シーケンスを省略することが可能である。また例えば表示素子に印加される電位差が±7.5Vで動作する場合、本実施例の表示シーケンスで走査線・データ線に印加する電位はそのままで、COMの電位を+7.5Vとすればこの場合も消去シーケンスを省略できる。
【0060】
なお、本実施例の画素回路では第1の保持容量素子403−n−mを用いたが、トランジスターの保持特性が良好でリーク電流が小さければ不要である。このような画素回路の構成例を図8に示す。
【0061】
図8は、図5に示した本実施例の画素回路において、第1の保持容量素子403−n−mを取り除いた画素回路を示す回路図である。図8において、例えば書込みトランジスター401−n−mのソース・ドレイン間のリーク電流が小さければ、中間電極402−n−mの電位変化小さいので、第1の保持容量素子403−n−mは不要である。この結果、画素回路の占有面積は小さくできるので、高精細化できる可能性がある。また、容量の形成プロセスが不要であるので、コストの上昇も抑制できる。
【0062】
(第2実施例)
次に図9〜図11を用いて第2実施例の駆動技術を説明する。なお、図9は本実施例の画素回路図であり、図10は本実施例の消去シーケンスのタイミングチャートである。また、図11は本実施例の表示シーケンスのタイミングチャートである。なお、第1実施例の画素回路と同じ構成要素については同じ番号を付与している。
【0063】
図9に示した本実施例の画素回路は、上記第1実施例の画素回路に比べて、第2の駆動トランジスター406−n−mが存在しない。また、第1の駆動トランジスター404−n−mのソース電極は、走査線201−nではなく容量線203−nに接続される。一方、第2の保持容量素子407−n−mが追加され、一端は画素電極405−n−mに、もう一端は容量線203−nにそれぞれ接続される。それ以外の構成は第1実施例(図5)と同じであるので説明は省略する。
【0064】
次に、このような構成を有する本実施例の画素回路によって行われる消去シーケンスと表示シーケンスについて説明する。上記第1実施例と同様、本実施例の消去シーケンスおよび表示シーケンスによって、高いコントラストの表示が得られ、また応答速度の低下を抑制する表示装置910が得られるのである。
【0065】
まず消去シーケンスについて図10を用いて説明する。図示するように、本実施例の消去シーケンスでは、全ての走査線201−1〜201−480に、同時に+20Vが200m秒間印加される電圧信号が、ゲートドライバー952より供給される。全てのデータ線202−1〜202−1920には、走査線201−1〜201−480が+20Vになるのと同時に+15Vとなり、走査線201−1〜201−480が0Vに戻るより100μ秒早く0Vに戻る電圧信号がソースドライバー962より供給される。共通電極COMも同じタイミングで+15Vとなり、200m秒間保持される電圧信号が供給される。また容量線203−1〜203−480には、全て0Vに固定される電圧信号が供給される。
【0066】
このように電圧信号が供給されて、画素回路が駆動すると、全ての書込みトランジスター401−n−mは200m秒間ONして全ての中間電極402−n−mには15Vの電位が書き込まれる。すると、全ての第1の駆動トランジスター404−n−mはONし、画素電極405−n−mには、容量線203−1〜203−480の電位、すなわち0Vが書き込まれて200m秒間保持される。
【0067】
つまり共通電極COMの電位より全画素電極405−n−mの電位が15V小さくなるので、表示領域全体で白色顔料粒子が保護シート922側に、黒色顔料粒子がアクティブマトリクス基板101側に移動を始める。本実施例ではこの状態を199.9m秒間保持することで粒子が十分移動するように駆動するので、表示領域全体で白となって消去が完了する。なお、本実施例において、画素電極405−n−mの電圧保持時間を199.9mSecとしたが、上記第1実施例と同様、電圧保持時間は、顔料粒子が実際に十分移動する時間に応じて設定することが好ましい。
【0068】
この後、データ線202−1〜202−1920は0Vに戻るので、中間電極402−n−mの電位も0Vに戻り、全ての第1の駆動トランジスター404−n−mはOFFした状態で、画素電極405−n−mの電位は0Vを保ったまま消去シーケンスを終える。
【0069】
次に表示シーケンスについて図11を用いて説明する。本実施例では表示シーケンスは必ず消去シーケンスに引き続いて実施される。従って、表示シーケンス開始時点において画素電極405−n−mの電位は0V以下であり(0Vより低くなる理由は後述)、全ての第1の駆動トランジスター404−n−mはOFFした状態である。図示するように、本実施例の表示シーケンスでは、容量線203−1〜203−480に供給される電圧信号が、15Vよりも低い10Vの電位が300m秒間印加される信号である以外は、図7と同様の電圧信号が供給される。ただし、データ線202−mに供給される電圧信号は第1の実施例における図6とは逆の電位関係になる。
【0070】
すなわち、画素電極405−n−mが白表示に対応する場合は、データ線202−mに0Vが供給される。すると中間電極402−n−mには0Vが書き込まれ、第1の駆動トランジスター404−n−mはOFFのままであるから、画素電極405−n−mの電位は第2の保持容量素子407−n−mによって保持されて消去シーケンス終了時の0Vを保っている。従って、共通電極COMの電位と画素電極405−n−mの電位は等しくなり、顔料粒子の移動は生じず、白表示のままとなる。
【0071】
なお、実際には消去シーケンスの終わりで共通電極COMが15⇒0Vに反転することによる第2の保持容量素子407−n−mの容量結合で画素電極405−n−mの電位は0Vより低下する。また第1の保持容量素子403−n−mの容量結合で中間電極402−n−mも同様に0Vより低下する。次に表示シーケンス中に容量線203−nが0⇒10Vに反転することによる容量結合で画素電極405−n−m及び中間電極402−n−mの電位は上昇する。このとき、前者の下降分と後者の上昇分が同等になり、かつ消去と表示シーケンス間で時間をあけず連続に行うように、電圧信号の供給タイミングと第2の保持容量素子407−n−mのサイズを調整し、容量線203−nが0⇒10Vに反転したタイミングにおいて、画素電極405−n−mがおおむね0Vとなっているように設計することが好ましい。
【0072】
次に画素電極405−n−mが黒表示に対応する場合は、電位が15Vの電圧信号がデータ線202−mに供給される。すると中間電極402−n−mには15Vが書き込まれ、第1の駆動トランジスター404−n−mはONするから、画素電極405−n−mは容量線203−nと同じ電位、すなわち10Vが書き込まれる。この結果、共通電極COMの電位<画素電極405−n−mの電位となって顔料粒子の移動が発生し、黒表示状態へと変化する。
【0073】
このとき、第1の駆動トランジスター404−n−mを介して容量線203−mより電荷が常に供給されるので、顔料粒子の移動に伴って画素電極405−n−mの電位が下がることが無く、コントラストや応答速度が低下しない。このようにして300m秒後には所望の画像が表示される。なお、300m秒後に容量線203−mの電位を全て0Vに戻すことで、リーク電流による画像の劣化を防ぐ。これについては、上記第1実施例における図7についての説明と同じである。
【0074】
なお、本実施例では画素電極405−n−mに電位を印加するのにnチャネル型トランジスターを用いるので、その閾値(Vth)分、画素電極405−n−mの電位が下がってしまう。ちなみに、本実施例では第1の駆動トランジスター404−n−mの閾値を5Vとし、画素電極405−n−mへの印加電位を10Vとしている。すなわち、消去シーケンスと表示シーケンスで電気泳動素子921に印加される電位差が異なるため、顔料粒子の移動速度も異なる。そこで、本実施例では、画素電極405−n−mへの印加電位が10Vのときに顔料粒子が十分移動するまでの時間を、電位差が15V印加される消去シーケンスでは200m秒とし、電位差が15V印加される消去シーケンスでは300m秒とし、それぞれのシーケンスでの画素電極405−n−mの電圧保持時間を設定している。もとより電圧保持時間は、顔料粒子が実際に十分移動する時間に応じて設定することが好ましい。
【0075】
ところで、本実施例の画素回路においても、トランジスターの保持特性が十分であれば、上記第1実施例における説明と同じ理由により、第1の保持容量素子403−n−mは不要である。また第2の保持容量素子407−n−mについても同様に不要である。このような構成例を図12に示す。
【0076】
図12は、図9に示した本実施例の画素回路において、第1の保持容量素子403−n−mおよび第2の保持容量素子407−n−mを取り除いた画素回路を示す回路図である。図12において、例えば書込みトランジスター401−n−mのソース・ドレイン間のリーク電流が小さければ、中間電極402−n−mの電位変化が小さいので、第1の保持容量素子403−n−mは不要である。また、第1の駆動トランジスター404−n−mのソース・ドレイン間のリーク電流が小さければ、画素電極405−n−mの電位変化が小さいので、第2の保持容量素子407−n−mは不要である。この結果、画素回路の占有面積を小さくすることができるので、高精細化できる可能性がある。また、容量の形成プロセスが不要であるので、コストの上昇も抑制できる。
【0077】
本実施例では上記第1の実施例における画素回路(図5)で説明した構成と比較して、第2の駆動トランジスター406−n−mが存在しないことから、ますます高精細化に適する。またpチャンネル型トランジスターが画素回路において不要になるので、CMOSプロセスでなく、NMOSプロセスでアクティブマトリックス基板101を製造できる。従って、製造コストの上昇を抑制する点で上記第1実施例より優れる。なお、本実施例はnチャンネル型トランジスターで画素回路を構成したが、pチャンネル型トランジスターで画素回路を構成しても無論差し支えない。この場合、駆動信号は全て逆極性で与えられる。
【0078】
一方、上記第1実施例に対して、画素電極405−n−mに電位を印加するのに常にnチャネル型トランジスターを用いるので、前述するように、その閾値(Vth)分、画素電極405−n−mの電位が下がってしまう。すなわち、本実施例において、白表示から黒表示に移る際の電位差が第1実施例より小さくなる(ちなみに本実施例では5V)ため、応答速度およびコントラストでは不利となる。従って、以上のようなメリットとデメリットを勘案して、第1実施例の画素回路あるいは第2実施例の画素回路を選択すればよい。
【0079】
以上、本発明について実施形態を用いて説明したが、本発明はこうした実施形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることは勿論である。
【0080】
例えば、上記実施形態の表示装置910は、記憶性表示素子として電気泳動素子を用いることとしたが、これに限らず、記憶性表示素子として例えば強誘電性液晶など記憶性を有する液晶素子であってもよい。さらには、応答速度が遅く、印加された電圧の保持性能が低い表示素子であれば、記憶性表示素子でなくても本発明を適用することができる。
【符号の説明】
【0081】
101…アクティブマトリックス基板、201…走査線、202…データ線、203…容量線、301,302,320,321…実装端子、330…共通電極パット、335…配線、336…共通電位配線、401…書込みトランジスター、402…中間電極、403…第1の保持容量素子、404…第1の駆動トランジスター、405…画素電極、406…第2の駆動トランジスター、407…第2の保持容量素子、780…画像処理回路、781…中央演算回路、782…外部I/F回路、783…入出力機器、784…電圧生成回路、910…表示装置、921…電気泳動素子、922…保護シート、931…導電ペースト、951…第1のFPC、952…ゲートドライバー、961…第2のFPC、962…ソースドライバー、1000…電子機器。
【技術分野】
【0001】
本発明は、表示装置、及び当該表示装置を備える電子機器に関する。
【背景技術】
【0002】
電気泳動ディスプレー(Electrophoresis Display、以下「EPD」と表記)などのメモリー性(記憶性)を有する表示素子を用いた表示装置は、応答速度は遅いものの、電源を切ったあとも同じ表示状態を保持し続けるため、紙の印刷物にかわる画像の表示手段として、電子ブック・電子ポスター・電子チラシなどの分野で普及が始まっている。これらの表示装置において、コントラストなどの表示性能を高めるためには、画素ごとに配置形成され、薄膜トランジスターなどのアクティブ素子を用いた画素回路で表示素子を駆動することが有効である。本明細書では、このような画素回路が形成された基板をアクティブマトリックス基板と称する。
【0003】
アクティブマトリックス基板に形成される画素回路の具体的な構成としては、例えば前述した特許文献1における図5に記載されているように、1トランジスター1コンデンサーの画素回路を用いるのが一般的である。しかしながら、このような画素回路が形成されたアクティブマトリックス基板によって、応答速度の遅い表示素子を駆動する場合、高精細化の妨げとなった。すなわち、表示シーケンスで画素電極に所望の電圧(電位)を印加しても、アクティブ素子がオフ(OFF)して高インピーダンス状態となった後、表示素子内の電荷の移動によって画素電極の電圧(電位)が低下するため、本来の表示状態まで至らない書込み不足となってコントラストの低下をまねく。この電圧(電位)低下(書込み不足)を防止するためには、コンデンサーの容量(保持容量)を大きくする必要がある。その結果、コンデンサーの面積を大きくしなければならず、高精細化の妨げとなっているのである。
【0004】
この課題の解決策として、例えば、特許文献2に開示されているように画素回路にCMOSのSRAM構成を用いたメモリー回路を設け、表示シーケンス中、画素電極に対して所望の電位が安定して供給されるように構成すれば、画素電極の電圧(電位)低下を防止でき、このような不具合は生じない。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特許第3719172号公報
【特許文献2】特開2003−84314号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、このようなメモリー回路を設けると、トランジスターの数が多くなるため、やはり高精細化が難しくなるという課題がある。また、CMOSプロセスを必要とするので、NMOSまたはPMOSのいずれかのプロセスで製造する場合と比較して、コストが高くなるという課題がある。従って、メモリー性を有する表示素子を用いた表示装置(例えば、EPD)において、高精細であってコントラストなどの表示性能の低下が抑制された表示装置を、できるだけコストの上昇が抑制された技術で提供することが望まれていた。
【課題を解決するための手段】
【0007】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の適用例として実現することが可能である。
【0008】
[適用例1]複数の走査線と、前記複数の走査線と交差する複数のデータ線と、前記走査線と前記データ線の各交差部に対応して設けられた画素毎に配置された画素回路と、を備えた表示装置であって、前記画素回路は、前記走査線に沿って設けられた容量線と、画素電極と、第1トランジスターと、第2トランジスターとを有し、前記第1トランジスターは、ゲート電極が前記走査線に、ソース電極またはドレイン電極のうち一方が前記データ線に、他方が前記第2トランジスターのゲート電極に、それぞれ電気的に接続され、前記第2トランジスターのソース電極またはドレイン電極のうち、一方が前記走査線または前記容量線に、他方が前記画素電極に、それぞれ電気的に接続されていることを特徴とする。
【0009】
この構成によれば、第1トランジスターによってオンオフが制御される第2トランジスターによって、走査線または容量線から画素電極に対して電圧を印加することができる。この結果、画素電極に対して安定した電圧を印加することができるので、書き込み不足などの不具合が生じる確率が低くなる。従って、コントラストなどの表示性能の低下が抑制された表示装置を提供することができる。また、第2トランジスターのための電源配線を別に必要としないため、高精細な表示装置が実現できる。
【0010】
[適用例2]上記表示装置であって、前記画素回路において、前記第1トランジスターがオンして、前記第2トランジスターのゲート電極に前記第2トランジスターがオンする電圧が印加されたのち、前記走査線もしくは前記容量線のいずれかから、前記画素が表示する画像に応じた電圧が前記画素電極に印加されるように駆動されることを特徴とする。
【0011】
この構成によれば、走査線とデータ線に印加する電圧を制御することによって、第1トランジスターによって第2トランジスターのオンオフを制御するとともに、走査線または容量線の電圧を制御することによって、画素に表示する画像に応じた電圧を画素電極に対して安定して印加することができる。また、第2トランジスターのための電源配線を別に必要としないため、高精細な表示装置が実現できる。
【0012】
[適用例3]上記表示装置であって、前記第2トランジスターを2つ備え、前記2つの第2トランジスターの一方はpチャンネルトランジスターで、他方はnチャンネルトランジスターであり、前記pチャンネルトランジスターのソース電極またはドレイン電極のうち、一方が前記容量線に他方が前記画素電極に、それぞれ電気的に接続され、前記nチャンネルトランジスターのソース電極またはドレイン電極のうち、一方が前記走査線に他方が前記画素電極に、それぞれ電気的に接続されていることを特徴とする。
【0013】
この構成によれば、pチャンネルとnチャンネルのトランジスターによってインバーター回路を構成し、画素に表示する電圧を、走査線または容量線から画素電極に対して安定して印加することができる。
【0014】
[適用例4]上記表示装置であって、前記第2トランジスターのゲート電極と前記容量線との間に保持容量が電気的に接続されていることを特徴とする。
【0015】
この構成によれば、第1トランジスターのリークによるゲート電圧の低下を抑制して、第2トランジスターの動作状態を維持することが可能となる。
【0016】
[適用例5]上記表示装置であって、記憶性表示素子を備え、前記画素電極は、前記記憶性表示素子に対して電圧を印加するための電極であることを特徴とする。
【0017】
記憶性表示素子は、容量を有して電荷が移動することから表示動作において安定した電圧の供給を必要とする。したがって上記表示装置は画素電極に安定して電圧を供給するので、記憶性表示素子に対して印加される電圧の低下が生じないように電荷を供給することができる。
【0018】
[適用例6]上記表示装置であって、前記記憶性表示素子は、電気泳動素子であることを特徴とする。
【0019】
電気泳動素子は薄くまた消費電力が少ないことから、薄型で低消費電力の表示素子となる。従って、記憶性表示素子として電気泳動素子を備えた上記表示装置は、高精細・高品質でかつコスト上昇が抑制された表示装置を実現することができる。
【0020】
[適用例7]上記表示装置を備えたことを特徴とする電子機器。
【0021】
この構成によれば、画素に表示する画像に応じた電圧が書込み不足になることなく、安定した高品質の画像を表示する電子機器を提供することができる。
【図面の簡単な説明】
【0022】
【図1】実施形態に係る表示装置を示す図で、(a)は斜視構成図、(b)は部分断面図。
【図2】実施形態に係るアクティブマトリックス基板の構成図。
【図3】実施形態に係る電子機器を説明するブロック図。
【図4】従来例のアクティブマトリックス基板の画素回路図。
【図5】第1実施例のアクティブマトリックス基板の画素回路図。
【図6】第1実施例での消去シーケンスを説明するためのタイミングチャート。
【図7】第1実施例での表示シーケンスを説明するためのタイミングチャート。
【図8】第1実施例の画素回路において、保持容量素子を取り除いた回路図。
【図9】第2実施例のアクティブマトリックス基板の画素回路図。
【図10】第2実施例での消去シーケンスを説明するためのタイミングチャート。
【図11】第2実施例での表示シーケンスを説明するためのタイミングチャート。
【図12】第2実施例の画素回路において、保持容量素子を取り除いた回路図。
【発明を実施するための形態】
【0023】
以下、本発明を具体化した実施形態について図面に基づいて説明する。なお、以降の説明において使用する図面は、説明の都合上構成要素の寸法を誇張して図示している場合もあり、必ずしも実際の大きさを示すものでないことは勿論である。
【0024】
(表示装置)
図1は本実施形態に係る表示装置910を示す図で、(a)は斜視構成図であり、(b)は部分断面図である。図示するように、表示装置910は、画素電極を有し、この画素電極にトランジスターを介して電位を印加するように構成された画素回路が配置形成されたアクティブマトリックス基板101と、記憶性表示素子である電気泳動素子921と、保護シート922とを備えている。電気泳動素子921は、アクティブマトリックス基板101と保護シート922との間に挟持された構造を有している。
【0025】
ここで電気泳動素子921は50μm程度の粒径を有し、光透過可能な高分子樹脂によって形成されたカプセルを、隙間無く一層に充填したものである。カプセルの内部には、有機溶剤と水と界面活性剤からなる分散剤と、分散質として負に帯電した白色顔料粒子WRと、正に帯電した黒色顔料粒子BRとが封入されている。
【0026】
また保護シート922は厚さ300μm程度のPET(Poly Ethylene Terephthalate)樹脂よりなり、電気泳動素子921との接触面にはITO(Indium Tin Oxide)薄膜よりなる共通電極COMが形成されている。保護シート922は電気泳動素子921より1辺が長くなっており、電気泳動素子921が存在しない突き出し部位に導電ペースト931が塗布され、共通電極COMとアクティブマトリックス基板101上の共通電極パット(後述の図2、共通電極パット330参照)と電気的に接続(短絡)されている。
【0027】
また、アクティブマトリックス基板101は電気泳動素子921及び保護シート922よりも面積が広くなっており、この広くなった張り出し部に可撓性基板としての第1のFPC951と可撓性基板としての第2のFPC961が実装されている。第1のFPC951上にはゲートドライバー952が、第2のFPC961上にはソースドライバー962が、それぞれCOF(Chip On Film)実装されている。
【0028】
なお、本実施形態では第1のFPC951、ゲートドライバー952、第2のFPC961、ソースドライバー962を各1個で構成したが、それぞれ複数個であっても構わないし、ゲートドライバー952とソースドライバー962を一つのICに統合したワンチップドライバーを用いてもよい。また、ゲートドライバー952やソースドライバー962をアクティブマトリックス基板101上に形成する駆動回路内蔵型アクティブマトリックス基板を用いても良い。
【0029】
次に、アクティブマトリックス基板101について説明する。図2はアクティブマトリックス基板101の構成図である。アクティブマトリックス基板101上には480本の走査線201(201−1〜201−480)と1920本のデータ線202(202−1〜202−1920)が交差して形成されており、480本の容量線203(203−1〜203−480)は走査線201に沿う方向で、かつ走査線201と交互に配置されている。容量線203−1〜203−480は配線335を介して実装端子320と接続され、共通電極パット330は共通電位配線336を介して実装端子321と接続される。なお、図2において二点鎖線で示した領域は、表示装置として構成した時に図1で示した電気泳動素子921が平面的に重なる領域であり、表示領域Aに相当する。
【0030】
走査線201−1〜201−480はそれぞれ、実装端子301−1〜301−480に接続され、第1のFPC951を介してゲートドライバー952に接続されて、所定のタイミングで電圧信号が供給される。同様にデータ線202−1〜202−1920はそれぞれ、実装端子302−1〜302−1920に接続され、第2のFPC961を介してソースドライバー962に接続されて、画像信号に応じた電圧信号が供給される。実装端子320および実装端子321も同様に第2のFPC961を介してソースドライバー962と接続されて、所定の電圧信号が供給される。
【0031】
さらに、本実施形態の表示装置910は、ゲートドライバー952やソースドライバー962に供給する電圧と、この電圧が画素回路に供給されるタイミングとを制御する制御回路が備えられている。制御回路は、第1のFPC951および第2のFPC961と電気的に接続された別基板(不図示)に形成されている。なお、制御回路は、アクティブマトリックス基板101上に形成されることとしてもよい。
【0032】
(電子機器)
図3は本実施形態に係る電子機器1000の具体的な構成を示すブロック図である。電子機器1000は、電圧生成回路784、画像処理回路780、中央演算回路781、外部I/F(インターフェイス)回路782、および入出力機器783を備えている。なお、表示装置910は図1で説明した表示装置である。
【0033】
画像処理回路780は画像信号を、電圧生成回路784は生成した電圧信号を、第1のFPC951を介してゲートドライバー952に、および第2のFPC961を介してソースドライバー962に、それぞれ供給する。中央演算回路781は、外部I/F回路782を介して入出力機器783からの入力データ(表示データ)を取得する。ここで入出力機器783とは、例えば、キーボード、マウス、トラックボール、タッチパネル、LED、スピーカー、アンテナなどである。
【0034】
中央演算回路781が外部I/F回路782を介して入力された表示データをもとに各種演算処理を行い、結果をコマンドとして画像処理回路780へ転送する。そして画像処理回路780が中央演算回路781からのコマンドに基づき画像情報を更新し、ゲートドライバー952およびソースドライバー962に対して画像情報に応じた新しい画像信号を供給する。この結果、画素回路に供給される電圧が制御されることによって、表示装置910の表示領域Aにおける電気泳動素子921(図1参照)に印加される電圧が制御され、表示装置910は表示画像が変化する。
【0035】
電子機器1000の具体例としては、図示しないが、例えば、携帯ドキュメントリーダー、電子ブック、電子ポスター、電子チラシ、モニター、TV、ノートパソコン、PDA、デジタルカメラ、ビデオカメラ、携帯電話、携帯フォトビューワー、携帯ビデオプレイヤー、携帯DVDプレイヤー、携帯オーディオプレイヤーなどがあげられる。
【0036】
ここで、表示装置910の表示原理について説明する。図1に示すように、電気泳動素子921中には分散質として負に帯電した白色顔料粒子WRと、正に帯電した黒色顔料粒子BRとが封入されている。従って、共通電極COMの電位が画素電極の電位より高ければ白色顔料粒子WRが保護シート922側に、黒色顔料粒子BRがアクティブマトリックス基板101側に移動し、保護シート922側からみると白表示になる。共通電極COMの電位が画素電極の電位より低ければ逆に各顔料粒子が動き、保護シート922側からみると黒表示になる。各顔料粒子の移動速度は共通電極COMの電位と画素電極の電位との差に比例する。また、共通電極COMの電位と画素電極の電位が等しければ各顔料粒子の移動はないように調整されているので、直前の表示状態を保持する。
【0037】
従って、例えば共通電極COMを0Vに保ち、各画素電極にプラスの電位を与えれば黒表示、マイナス電位を与えれば白表示を行うことができる。また、その際に共通電極COMと各画素電極の電位差が低下せず保持されていれば顔料粒子の移動は遅くならず、かつ最終的な表示コントラストも高くなる。なお、本実施形態では白黒表示の電気泳動素子921を用いたが、画素ごとに異なる色の顔料を封入したカプセルを用いてカラー表示を行う電気泳動素子921を用いることとしても差し支えない。
【0038】
また、本実施形態では現在の表示している画像を白で塗りつぶして画像の表示領域A全面を白表示状態にする消去シーケンスと、表示したい画像が黒に相当する画素を白表示から黒表示に書き換える表示シーケンスを連続して行うことで画像表示を行う。このように消去シーケンスと表示シーケンスを別々にすることで、耐圧の低いトランジスターでも十分な電位を印加し、応答速度とコントラストを高めることができることについては特許文献1などに記載されている通りである。
【0039】
さて、本実施形態の表示装置910では、画像表示に際して、コントラストなどの表示性能の低下を抑制する電気泳動素子921の駆動が行われるが、この駆動技術を説明する前に、従来例の駆動技術について説明する。これは、表示装置910において、後述する本実施形態における駆動技術の第1実施例および第2実施例が奏する効果についての理解を容易にするためである。
【0040】
(従来例)
図4は、従来の画素回路を示す回路図で、一例として、m番目のデータ線202−m(m=1〜1920の整数)とn番目の走査線201−n(n=1〜480の整数)の交差部付近に配置形成された画素回路を示している。走査線201−nとデータ線202−mの交点にはnチャンネル電界効果型トランジスターよりなる書込みトランジスター401−n−mが形成されており、そのゲート電極は走査線201−nに接続される。また、ソース電極はデータ線202−mと、ドレイン電極は第1の保持容量素子403−n−mの一端と画素電極405−n−mとに接続される。第1の保持容量素子403−n−mの他端は容量線203−nに接続される。また、画素電極405−n−mと保護シート922上の共通電極COMは電気泳動素子921を介して対向し、容量を形成する。
【0041】
このように構成された従来の画素回路において、前述したように書込み不足が生ずる。これを表示シーケンスにおける黒表示の書込み動作を例に挙げ説明する。表示シーケンスでは、各走査線201−1〜201−480はゲートドライバー952により順次選択される。すなわち、本実施形態では、走査線201−nは30μ秒間+20Vになった(選択された)後、0Vに戻る電圧信号が供給される。このとき、共通電極COMの電位は0Vを保ち、容量線203−nの電位は0Vである。
【0042】
走査線201−nが選択された際、黒表示に対応する場合はデータ線202−mには15Vが供給され、画素電極405−n−mに15Vが書き込まれる。このとき、書き込まれた画素電極405−n−mの電位15Vは容量線203−nとの間に挿入された第1の保持容量素子403−n−mによって保持される。
【0043】
すると、共通電極COMの電位<画素電極405−n−mの電位となるので粒子の移動が発生し、黒表示状態へと変化する。その後、書込みトランジスター401−n−mはオフして高インピーダンス状態になるためデータ線202−mから電荷が供給されない状態となるが、第1の保持容量素子403−n−mに保持された電荷が画素電極405−n−mに供給される。
【0044】
しかしながら、第1の保持容量素子403−n−mに保持された電荷は有限であることから、粒子の移動に伴って画素電極405−n−mの電位低下が発生し、コントラストの低下やさらに顔料粒子の移動速度つまり応答速度が低下する。従って、このような電位低下を抑制するためには、第1の保持容量素子403−n−mに保持された電荷が多くなるように容量を大きくすればよいことは明らかであるが、第1の保持容量素子403−n−mの形成領域(平面積)が大きくなるため、高精細化ができなくなってしまう。
【0045】
そこで、本実施形態では顔料粒子の移動による電位低下防止のため、安定した電圧の供給を第1の保持容量素子403−n−mからではなく、走査線201−nあるいは、容量線203−nから行えるようにする。こうすることによって、電荷が安定して画素電極405−n−mに供給されるようになるので、画素電極405−n−mの電圧低下が抑制され、応答速度の低下が抑制された高い応答速度を可能とする表示装置が提供できる。従って、第1の保持容量素子403−n−mの容量を大きくすることなく、従来の1トランジスター・1コンデンサー構成の場合と比べ、高コントラストの表示が可能な表示装置が提供できる。さらに、電源の供給のために新たな配線を必要としないため、高精細な表示装置とすることができる。
【0046】
(第1実施例)
次に図5〜図7を用いて第1実施例の駆動技術を説明する。なお、図5は本実施例の画素回路図であり、図6は本実施例の消去シーケンスのタイミングチャートである。また、図7は本実施例の表示シーケンスのタイミングチャートである。
【0047】
図5に示した画素回路は、m番目のデータ線202−m(m=1〜1920の整数)とn番目の走査線201−n(n=1〜480の整数)の交差部付近の画素回路である。走査線201−nとデータ線202−mの各交点にはnチャンネル電界効果型トランジスターよりなる書込みトランジスター401−n−mが形成されており、そのゲート電極は走査線201−nに、ソース・ドレイン電極はそれぞれデータ線202−mと中間電極402−n−mに接続される。なお、書込みトランジスター401−n−mは適用例に記載の第1トランジスターに相当する。
【0048】
中間電極402−n−mはnチャネル電界効果型トランジスターよりなる第1の駆動トランジスター404−n−mのゲート電極とpチャンネル電界効果型トランジスターよりなる第2の駆動トランジスター406−n−mのゲート電極と第1の保持容量素子403−n−mの一端に接続され、第1の駆動トランジスター404−n−mと第2の駆動トランジスター406−n−mのドレイン電極は画素電極405−n−mに接続される。なお、第1の駆動トランジスター404−n−mと第2の駆動トランジスター406−n−mは、適用例に記載の第2トランジスターに相当する。
【0049】
画素電極405−n−mと保護シート922上の共通電極COMは電気泳動素子921を介して対向し、容量を形成する。第1の駆動トランジスター404−n−mのソース電極は走査線201−nに接続され、第2の駆動トランジスター406−n−mのソース電極は容量線203−nに接続される。第1の保持容量素子403−n−mの他端も容量線203−nに接続される。
【0050】
次に、このような構成を有する本実施例の画素回路によって行われる消去シーケンスと表示シーケンスについて、説明する。本実施例の消去シーケンスおよび表示シーケンスによって、高いコントラストの表示が得られ、また応答速度の低下を抑制する表示装置910が得られるのである。
【0051】
まず消去シーケンスについて図6を用いて説明する。図示するように、本実施例の消去シーケンスでは、全ての走査線201−1〜201−480に、同時に+20Vが20μ秒間印加されその後0Vを保つ電圧信号が、ゲートドライバー952より供給される。共通電極COM及び全てのデータ線202−1〜202−1920には、走査線201−1〜201−480が+20Vになるのと同時に+15Vになり、約200m秒後(詳しくは200.02m秒後)に0Vとなる電圧信号が、ソースドライバー962より供給される。この間、容量線203−1〜480には0Vの電位を保つ電圧信号が供給される。
【0052】
このように電圧信号が供給されて画素回路が駆動すると、走査線201−1〜201−480に+20Vが20μ秒間印加される間、全ての書込みトランジスター401−n−mはONして全ての中間電極402−n−mに15Vが書き込まれる。すると、全ての第1の駆動トランジスター404−n−mはONし、全ての第2の駆動トランジスター406−n−mはOFFする。この結果、画素電極405−n−mの電位は走査線201−1〜201−480が0Vに反転した以降は0Vが書き込まれて200m秒間保持される。
【0053】
つまり、共通電極COMの電位より全画素電極405−n−mの電位が15V小さくなるので、表示領域全体で白色顔料粒子WRが保護シート922側に、黒色顔料粒子BRがアクティブマトリックス基板101側に移動を始める。このとき、第1の駆動トランジスター404−n−mを介して走査線201−nより電荷が常に供給されるので、顔料粒子の移動に伴って画素電極405−n−mの電位(電圧)が変化することが無く、コントラストや応答速度が低下しない。本実施例ではこの状態を200m秒間保持することで、顔料粒子が十分移動するように駆動するのである。この結果、表示領域全体で白となって消去が完了する。なお、本実施例では、画素電極405−n−mの電圧保持時間を200m秒としたが、もとより電圧保持時間は、顔料粒子が実際に十分移動する時間に応じて設定することが好ましい。
【0054】
次に表示シーケンスについて図7を用いて説明する。表示シーケンスは消去シーケンスに引き続いて実施される。図示するように、表示シーケンスでは各走査線201−1〜201−480を順次選択する電圧信号が、ゲートドライバー952より供給される。すなわち、走査線201−1は30μ秒間+20Vになった(選択された)後、0Vに戻る。走査線201−2は走査線201−1より34.6μ秒だけ遅れたタイミングで同様に30μ秒間選択される。以下、全ての走査線201−nが34.6μ秒ずつ位相をかえて順次選択される。また、共通電極COMには、電位が0Vを保つ電圧信号が供給され、容量線203−1〜203−480には、最初の走査線201−1が選択されるのと同時に電位が15Vになって、この電位を走査線201−480がOFFしてから200m秒間保った後、0Vに戻る電圧信号が供給される。
【0055】
走査線201−nが選択される際、データ線202−1〜202−1920には、画素電極405−n−1〜405−n−1920の画像電位の反極性に対応する電位がソースドライバー962によって供給される。すなわち、画素電極405−n−mが白表示に対応する場合はデータ線202−mに15Vを供給する。すると中間電極402−n−mには15Vが印加され、第1の駆動トランジスター404−n−mはONし、第2の駆動トランジスター406−n−mはOFFする。この状態で、走査線201−nが0Vに戻った後は画素電極405−n−mには0V電位が印加され、共通電極COMの電位=画素電極405−n−mの電位=0Vとなるので、直前の表示状態、すなわち白表示状態を保持する。なお、走査線201−nが選択される間、画素電極405−n−mは+15Vへと近づくが、期間が短いので粒子はほとんど移動せず、表示には影響しない。
【0056】
一方、画素電極405−n−mが黒表示に対応する場合は、データ線202−mに0Vの電圧信号を供給する。すると第1の駆動トランジスター404−n−mはOFFし、第2の駆動トランジスター406−n−mはONするから、画素電極405−n−mには容量線203−mを介して+15Vの電位が印加され、共通電極COMの電位<画素電極405−n−mの電位となって粒子の移動が発生し、黒表示状態へと変化する。このとき、第2の駆動トランジスター406−n−mを介して容量線203−mより電荷が常に供給されるので、顔料粒子の移動に伴って画素電極405−n−mの電位が下がることが無く、コントラストや応答速度が低下しない。このようにして200m秒後には所望の画像が表示される。
【0057】
表示シーケンスが終了した時、中間電極402−n−mはフローティング状態であるので、各トランジスターのリーク電流によってゆっくりと電位が変動する。このため、白表示されている画素の第2の駆動トランジスター406−n−mが微妙にONしてしまい、ゆっくりと黒表示になっていくことがある。そこで、本実施例では、粒子の移動が凡そ終了した200m秒後に容量線203−mの電位を全て0Vに戻すことでこのような現象を防止している。
【0058】
このように、本実施例では顔料粒子の移動による電位低下防止のための電荷の供給を、第1の保持容量素子403−n−mからではなく、容量線203−nや走査線201−nを経由して行う。従って、第1の保持容量素子403−n−mの容量値は従来の1トランジスター・1コンデンサー構成の場合と比べ小さくすることが可能である。また、電荷を供給するための配線を容量線および走査線と共用しているため、画素回路面積は大きくならずに済む。従って高精細で高コントラスト、また応答速度の低下を抑制する表示装置が提供できるのである。
【0059】
本実施例では説明を簡便にするため、消去シーケンスと表示シーケンスを1回ずつとしたが、それぞれ複数回行うことでより高い応答速度・高いコントラストが得られるようにしてもよい。また、消去の際に残像を消すために直前に表示されている画像の反転画像を書き込んでもよい。また、素子の耐圧が十分高い、あるいは表示素子に印加する電位差が低くてもよい場合は消去シーケンスを省略し、表示シーケンスのみを実施してもよい。例えば本実施例の表示シーケンスで走査線に印加する選択電位を35V、データ線に印加する電位振幅を0/30V、COMの電位を+15Vとすれば消去シーケンスを省略することが可能である。また例えば表示素子に印加される電位差が±7.5Vで動作する場合、本実施例の表示シーケンスで走査線・データ線に印加する電位はそのままで、COMの電位を+7.5Vとすればこの場合も消去シーケンスを省略できる。
【0060】
なお、本実施例の画素回路では第1の保持容量素子403−n−mを用いたが、トランジスターの保持特性が良好でリーク電流が小さければ不要である。このような画素回路の構成例を図8に示す。
【0061】
図8は、図5に示した本実施例の画素回路において、第1の保持容量素子403−n−mを取り除いた画素回路を示す回路図である。図8において、例えば書込みトランジスター401−n−mのソース・ドレイン間のリーク電流が小さければ、中間電極402−n−mの電位変化小さいので、第1の保持容量素子403−n−mは不要である。この結果、画素回路の占有面積は小さくできるので、高精細化できる可能性がある。また、容量の形成プロセスが不要であるので、コストの上昇も抑制できる。
【0062】
(第2実施例)
次に図9〜図11を用いて第2実施例の駆動技術を説明する。なお、図9は本実施例の画素回路図であり、図10は本実施例の消去シーケンスのタイミングチャートである。また、図11は本実施例の表示シーケンスのタイミングチャートである。なお、第1実施例の画素回路と同じ構成要素については同じ番号を付与している。
【0063】
図9に示した本実施例の画素回路は、上記第1実施例の画素回路に比べて、第2の駆動トランジスター406−n−mが存在しない。また、第1の駆動トランジスター404−n−mのソース電極は、走査線201−nではなく容量線203−nに接続される。一方、第2の保持容量素子407−n−mが追加され、一端は画素電極405−n−mに、もう一端は容量線203−nにそれぞれ接続される。それ以外の構成は第1実施例(図5)と同じであるので説明は省略する。
【0064】
次に、このような構成を有する本実施例の画素回路によって行われる消去シーケンスと表示シーケンスについて説明する。上記第1実施例と同様、本実施例の消去シーケンスおよび表示シーケンスによって、高いコントラストの表示が得られ、また応答速度の低下を抑制する表示装置910が得られるのである。
【0065】
まず消去シーケンスについて図10を用いて説明する。図示するように、本実施例の消去シーケンスでは、全ての走査線201−1〜201−480に、同時に+20Vが200m秒間印加される電圧信号が、ゲートドライバー952より供給される。全てのデータ線202−1〜202−1920には、走査線201−1〜201−480が+20Vになるのと同時に+15Vとなり、走査線201−1〜201−480が0Vに戻るより100μ秒早く0Vに戻る電圧信号がソースドライバー962より供給される。共通電極COMも同じタイミングで+15Vとなり、200m秒間保持される電圧信号が供給される。また容量線203−1〜203−480には、全て0Vに固定される電圧信号が供給される。
【0066】
このように電圧信号が供給されて、画素回路が駆動すると、全ての書込みトランジスター401−n−mは200m秒間ONして全ての中間電極402−n−mには15Vの電位が書き込まれる。すると、全ての第1の駆動トランジスター404−n−mはONし、画素電極405−n−mには、容量線203−1〜203−480の電位、すなわち0Vが書き込まれて200m秒間保持される。
【0067】
つまり共通電極COMの電位より全画素電極405−n−mの電位が15V小さくなるので、表示領域全体で白色顔料粒子が保護シート922側に、黒色顔料粒子がアクティブマトリクス基板101側に移動を始める。本実施例ではこの状態を199.9m秒間保持することで粒子が十分移動するように駆動するので、表示領域全体で白となって消去が完了する。なお、本実施例において、画素電極405−n−mの電圧保持時間を199.9mSecとしたが、上記第1実施例と同様、電圧保持時間は、顔料粒子が実際に十分移動する時間に応じて設定することが好ましい。
【0068】
この後、データ線202−1〜202−1920は0Vに戻るので、中間電極402−n−mの電位も0Vに戻り、全ての第1の駆動トランジスター404−n−mはOFFした状態で、画素電極405−n−mの電位は0Vを保ったまま消去シーケンスを終える。
【0069】
次に表示シーケンスについて図11を用いて説明する。本実施例では表示シーケンスは必ず消去シーケンスに引き続いて実施される。従って、表示シーケンス開始時点において画素電極405−n−mの電位は0V以下であり(0Vより低くなる理由は後述)、全ての第1の駆動トランジスター404−n−mはOFFした状態である。図示するように、本実施例の表示シーケンスでは、容量線203−1〜203−480に供給される電圧信号が、15Vよりも低い10Vの電位が300m秒間印加される信号である以外は、図7と同様の電圧信号が供給される。ただし、データ線202−mに供給される電圧信号は第1の実施例における図6とは逆の電位関係になる。
【0070】
すなわち、画素電極405−n−mが白表示に対応する場合は、データ線202−mに0Vが供給される。すると中間電極402−n−mには0Vが書き込まれ、第1の駆動トランジスター404−n−mはOFFのままであるから、画素電極405−n−mの電位は第2の保持容量素子407−n−mによって保持されて消去シーケンス終了時の0Vを保っている。従って、共通電極COMの電位と画素電極405−n−mの電位は等しくなり、顔料粒子の移動は生じず、白表示のままとなる。
【0071】
なお、実際には消去シーケンスの終わりで共通電極COMが15⇒0Vに反転することによる第2の保持容量素子407−n−mの容量結合で画素電極405−n−mの電位は0Vより低下する。また第1の保持容量素子403−n−mの容量結合で中間電極402−n−mも同様に0Vより低下する。次に表示シーケンス中に容量線203−nが0⇒10Vに反転することによる容量結合で画素電極405−n−m及び中間電極402−n−mの電位は上昇する。このとき、前者の下降分と後者の上昇分が同等になり、かつ消去と表示シーケンス間で時間をあけず連続に行うように、電圧信号の供給タイミングと第2の保持容量素子407−n−mのサイズを調整し、容量線203−nが0⇒10Vに反転したタイミングにおいて、画素電極405−n−mがおおむね0Vとなっているように設計することが好ましい。
【0072】
次に画素電極405−n−mが黒表示に対応する場合は、電位が15Vの電圧信号がデータ線202−mに供給される。すると中間電極402−n−mには15Vが書き込まれ、第1の駆動トランジスター404−n−mはONするから、画素電極405−n−mは容量線203−nと同じ電位、すなわち10Vが書き込まれる。この結果、共通電極COMの電位<画素電極405−n−mの電位となって顔料粒子の移動が発生し、黒表示状態へと変化する。
【0073】
このとき、第1の駆動トランジスター404−n−mを介して容量線203−mより電荷が常に供給されるので、顔料粒子の移動に伴って画素電極405−n−mの電位が下がることが無く、コントラストや応答速度が低下しない。このようにして300m秒後には所望の画像が表示される。なお、300m秒後に容量線203−mの電位を全て0Vに戻すことで、リーク電流による画像の劣化を防ぐ。これについては、上記第1実施例における図7についての説明と同じである。
【0074】
なお、本実施例では画素電極405−n−mに電位を印加するのにnチャネル型トランジスターを用いるので、その閾値(Vth)分、画素電極405−n−mの電位が下がってしまう。ちなみに、本実施例では第1の駆動トランジスター404−n−mの閾値を5Vとし、画素電極405−n−mへの印加電位を10Vとしている。すなわち、消去シーケンスと表示シーケンスで電気泳動素子921に印加される電位差が異なるため、顔料粒子の移動速度も異なる。そこで、本実施例では、画素電極405−n−mへの印加電位が10Vのときに顔料粒子が十分移動するまでの時間を、電位差が15V印加される消去シーケンスでは200m秒とし、電位差が15V印加される消去シーケンスでは300m秒とし、それぞれのシーケンスでの画素電極405−n−mの電圧保持時間を設定している。もとより電圧保持時間は、顔料粒子が実際に十分移動する時間に応じて設定することが好ましい。
【0075】
ところで、本実施例の画素回路においても、トランジスターの保持特性が十分であれば、上記第1実施例における説明と同じ理由により、第1の保持容量素子403−n−mは不要である。また第2の保持容量素子407−n−mについても同様に不要である。このような構成例を図12に示す。
【0076】
図12は、図9に示した本実施例の画素回路において、第1の保持容量素子403−n−mおよび第2の保持容量素子407−n−mを取り除いた画素回路を示す回路図である。図12において、例えば書込みトランジスター401−n−mのソース・ドレイン間のリーク電流が小さければ、中間電極402−n−mの電位変化が小さいので、第1の保持容量素子403−n−mは不要である。また、第1の駆動トランジスター404−n−mのソース・ドレイン間のリーク電流が小さければ、画素電極405−n−mの電位変化が小さいので、第2の保持容量素子407−n−mは不要である。この結果、画素回路の占有面積を小さくすることができるので、高精細化できる可能性がある。また、容量の形成プロセスが不要であるので、コストの上昇も抑制できる。
【0077】
本実施例では上記第1の実施例における画素回路(図5)で説明した構成と比較して、第2の駆動トランジスター406−n−mが存在しないことから、ますます高精細化に適する。またpチャンネル型トランジスターが画素回路において不要になるので、CMOSプロセスでなく、NMOSプロセスでアクティブマトリックス基板101を製造できる。従って、製造コストの上昇を抑制する点で上記第1実施例より優れる。なお、本実施例はnチャンネル型トランジスターで画素回路を構成したが、pチャンネル型トランジスターで画素回路を構成しても無論差し支えない。この場合、駆動信号は全て逆極性で与えられる。
【0078】
一方、上記第1実施例に対して、画素電極405−n−mに電位を印加するのに常にnチャネル型トランジスターを用いるので、前述するように、その閾値(Vth)分、画素電極405−n−mの電位が下がってしまう。すなわち、本実施例において、白表示から黒表示に移る際の電位差が第1実施例より小さくなる(ちなみに本実施例では5V)ため、応答速度およびコントラストでは不利となる。従って、以上のようなメリットとデメリットを勘案して、第1実施例の画素回路あるいは第2実施例の画素回路を選択すればよい。
【0079】
以上、本発明について実施形態を用いて説明したが、本発明はこうした実施形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることは勿論である。
【0080】
例えば、上記実施形態の表示装置910は、記憶性表示素子として電気泳動素子を用いることとしたが、これに限らず、記憶性表示素子として例えば強誘電性液晶など記憶性を有する液晶素子であってもよい。さらには、応答速度が遅く、印加された電圧の保持性能が低い表示素子であれば、記憶性表示素子でなくても本発明を適用することができる。
【符号の説明】
【0081】
101…アクティブマトリックス基板、201…走査線、202…データ線、203…容量線、301,302,320,321…実装端子、330…共通電極パット、335…配線、336…共通電位配線、401…書込みトランジスター、402…中間電極、403…第1の保持容量素子、404…第1の駆動トランジスター、405…画素電極、406…第2の駆動トランジスター、407…第2の保持容量素子、780…画像処理回路、781…中央演算回路、782…外部I/F回路、783…入出力機器、784…電圧生成回路、910…表示装置、921…電気泳動素子、922…保護シート、931…導電ペースト、951…第1のFPC、952…ゲートドライバー、961…第2のFPC、962…ソースドライバー、1000…電子機器。
【特許請求の範囲】
【請求項1】
複数の走査線と、
前記複数の走査線と交差する複数のデータ線と、
前記走査線と前記データ線の各交差部に対応して設けられた画素毎に配置された画素回路と、
を備えた表示装置であって、
前記画素回路は、前記走査線に沿って設けられた容量線と、画素電極と、第1トランジスターと、第2トランジスターとを有し、
前記第1トランジスターは、ゲート電極が前記走査線に、ソース電極またはドレイン電極のうち一方が前記データ線に、他方が前記第2トランジスターのゲート電極に、それぞれ電気的に接続され、
前記第2トランジスターのソース電極またはドレイン電極のうち、一方の電極が前記走査線または前記容量線に、他方の電極が前記画素電極に、それぞれ電気的に接続されていることを特徴とする表示装置。
【請求項2】
請求項1に記載の表示装置であって、
前記画素回路において、前記第1トランジスターがオンして、前記第2トランジスターのゲート電極に前記第2トランジスターがオンする電圧が印加されたのち、前記一方の電極に接続されている前記走査線もしくは前記容量線のいずれかから、前記画素が表示する画像に応じた電圧が前記画素電極に印加されるように駆動されることを特徴とする表示装置。
【請求項3】
請求項1または2に記載の表示装置であって、
前記第2トランジスターを2つ備え、
前記2つの第2トランジスターの一方はpチャンネルトランジスターで、他方はnチャンネルトランジスターであり、
前記pチャンネルトランジスターのソース電極またはドレイン電極のうち、一方が前記容量線に他方が前記画素電極に、それぞれ電気的に接続され、
前記nチャンネルトランジスターのソース電極またはドレイン電極のうち、一方が前記走査線に他方が前記画素電極に、それぞれ電気的に接続されていることを特徴とする表示装置。
【請求項4】
請求項1ないし3のいずれか一項に記載の表示装置であって、
前記第2トランジスターのゲート電極と前記容量線との間に保持容量が電気的に接続されていることを特徴とする表示装置。
【請求項5】
請求項1ないし4のいずれか一項に記載の表示装置であって、
記憶性表示素子を備え、
前記画素電極は、前記記憶性表示素子に対して電圧を印加するための電極であることを特徴とする表示装置。
【請求項6】
請求項5に記載の表示装置であって、
前記記憶性表示素子は、電気泳動素子であることを特徴とする。
【請求項7】
請求項1ないし6のいずれか一項に記載の表示装置を備えたことを特徴とする電子機器。
【請求項1】
複数の走査線と、
前記複数の走査線と交差する複数のデータ線と、
前記走査線と前記データ線の各交差部に対応して設けられた画素毎に配置された画素回路と、
を備えた表示装置であって、
前記画素回路は、前記走査線に沿って設けられた容量線と、画素電極と、第1トランジスターと、第2トランジスターとを有し、
前記第1トランジスターは、ゲート電極が前記走査線に、ソース電極またはドレイン電極のうち一方が前記データ線に、他方が前記第2トランジスターのゲート電極に、それぞれ電気的に接続され、
前記第2トランジスターのソース電極またはドレイン電極のうち、一方の電極が前記走査線または前記容量線に、他方の電極が前記画素電極に、それぞれ電気的に接続されていることを特徴とする表示装置。
【請求項2】
請求項1に記載の表示装置であって、
前記画素回路において、前記第1トランジスターがオンして、前記第2トランジスターのゲート電極に前記第2トランジスターがオンする電圧が印加されたのち、前記一方の電極に接続されている前記走査線もしくは前記容量線のいずれかから、前記画素が表示する画像に応じた電圧が前記画素電極に印加されるように駆動されることを特徴とする表示装置。
【請求項3】
請求項1または2に記載の表示装置であって、
前記第2トランジスターを2つ備え、
前記2つの第2トランジスターの一方はpチャンネルトランジスターで、他方はnチャンネルトランジスターであり、
前記pチャンネルトランジスターのソース電極またはドレイン電極のうち、一方が前記容量線に他方が前記画素電極に、それぞれ電気的に接続され、
前記nチャンネルトランジスターのソース電極またはドレイン電極のうち、一方が前記走査線に他方が前記画素電極に、それぞれ電気的に接続されていることを特徴とする表示装置。
【請求項4】
請求項1ないし3のいずれか一項に記載の表示装置であって、
前記第2トランジスターのゲート電極と前記容量線との間に保持容量が電気的に接続されていることを特徴とする表示装置。
【請求項5】
請求項1ないし4のいずれか一項に記載の表示装置であって、
記憶性表示素子を備え、
前記画素電極は、前記記憶性表示素子に対して電圧を印加するための電極であることを特徴とする表示装置。
【請求項6】
請求項5に記載の表示装置であって、
前記記憶性表示素子は、電気泳動素子であることを特徴とする。
【請求項7】
請求項1ないし6のいずれか一項に記載の表示装置を備えたことを特徴とする電子機器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2011−39135(P2011−39135A)
【公開日】平成23年2月24日(2011.2.24)
【国際特許分類】
【出願番号】特願2009−184185(P2009−184185)
【出願日】平成21年8月7日(2009.8.7)
【出願人】(304053854)エプソンイメージングデバイス株式会社 (2,386)
【Fターム(参考)】
【公開日】平成23年2月24日(2011.2.24)
【国際特許分類】
【出願日】平成21年8月7日(2009.8.7)
【出願人】(304053854)エプソンイメージングデバイス株式会社 (2,386)
【Fターム(参考)】
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