表示駆動制御回路
【課題】動画表示時に画面チラツキがなく、かつ高画質の動画表示機能を付加したことによる電力消費を抑制する。
【解決手段】静止画・テキスト・システム・Ｉ／Ｏバス・インターフェース６０１と動画インターフェース（外部表示インターフェース）６２０を内蔵させ、表示装置に表示する表示内容（表示モード）に合わせて選択的に切り換える表示動作切り換えレジスタ（ＤＭ）６２１、ＲＡＭアクセス切り換えレジスタ（ＲＭ）６０５を備え、動画表示モードでも表示データを画像メモリ６１０経由で表示装置に表示することにより、動画転送回数を低減する。
【解決手段】静止画・テキスト・システム・Ｉ／Ｏバス・インターフェース６０１と動画インターフェース（外部表示インターフェース）６２０を内蔵させ、表示装置に表示する表示内容（表示モード）に合わせて選択的に切り換える表示動作切り換えレジスタ（ＤＭ）６２１、ＲＡＭアクセス切り換えレジスタ（ＲＭ）６０５を備え、動画表示モードでも表示データを画像メモリ６１０経由で表示装置に表示することにより、動画転送回数を低減する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の画像表示モードを制御するための表示駆動制御技術に係り、特に液晶表示装置や有機ＥＬ表示装置、その他のドットマトリクス型表示装置に静止画や動画を表示する表示装置の画像表示モードを制御する表示駆動制御回路に関する。
【背景技術】
【０００２】
通常、ドットマトリクス型表示装置は、二次元にマトリクス配列された多数の画素を有する表示パネルと、この表示パネルに画像信号を供給して静止画や動画を表示させるための表示制御回路から構成される。この種の表示装置としては、液晶表示装置、有機ＥＬ表示装置、プラズマ表示装置、あるいは電界放出型表示装置等が知られている。ここでは、表示装置の典型である液晶表示装置と、この液晶表示装置を表示部に用いた携帯電話機を例として、その画像表示システムの概要を説明する。
【０００３】
近年、携帯電話機の表示画面に動画像（以下、単に動画とも言う）を表示する要求が高まっている。しかし、従来の携帯電話機は主としてテキストを含めた静止画像（以下、単に静止画とも言う）表示を行うことを目的としているため、その駆動制御回路には静止画・テキスト・システム・Ｉ／Ｏ・インターフェース回路のみを具備し、動画対応のインターフェース回路は内蔵されていない。そのため、従来の駆動制御回路では動画の表示は可能であるが、スムーズに観察される高画質での動画の表示を行うことは難しい。なお、以下では、インターフェース回路を単にインターフェースと称する。
【０００４】
図２１は本発明前に発明者によって検討された表示駆動制御回路および表示装置の一例である動画対応のインターフェースを持たない携帯電話機の駆動回路システム構成の一例を説明するブロック図である。この駆動制御回路システム１’は音声インターフェース（ＡＵＩ）２、高周波インターフェース（ＨＦＩ）３、画像プロセッサ４’、メモリ５および表示駆動制御回路である液晶コントローラ・ドライバ（ＬＣＤ−ＣＤＲ）６’、静止画・テキスト・システム・Ｉ／Ｏバス・インターフェース（ＳＳ／ＩＦ）７等で構成される。なお、参照符号９はマイクロフォン（Ｍ／Ｃ）、１０はスピーカ（Ｓ／Ｐ）、１２はアンテナ（ＡＮＴ）、１３は液晶パネル（液晶ディスプレイ：ＬＣＤ）である。
【０００５】
画像プロセッサ４’はデジタル・シグナル・プロセッサ（ＤＳＰ）４１１とＡＳＩＣ４１２およびマイコンＭＰＵを有するベースバンド・プロセッサ４１で構成される。音声インターフェース（ＡＵＩ）２はマイクロフォン９からの音声入力の取込みとスピーカ１０への音声の出力を制御する。
【０００６】
液晶パネル１３への表示は、メモリ５から画像データを読みだし、マイコンＭＰＵ４１３で必要な処理を行って静止画・テキスト・システム・Ｉ／Ｏバス・インターフェースＳＳ／ＩＦ７を使用して液晶コントローラ・ドライバ（ＬＣＤ−ＣＤＲ）６’内の表示ＲＡＭへ書き込まれる。動画表示モードでは、１秒間に１０〜１５画面（フレーム）が書換えられる。このシステムでは、８０系インターフェースに代表されるシステム・Ｉ／Ｏバスが使用される。以下、静止画・テキスト・システム・Ｉ／Ｏバス・インターフェース（ＳＳ／ＩＦ）７をシステム・インターフェース７と略記することもある。
【０００７】
液晶コントローラ・ドライバ（ＬＣＤ−ＣＤＲ）６’での表示動作は、当該ドライバ内の内蔵クロックで動作する。このため、画像データの書き込みと表示動作は全く非同期に行われる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図２２は図２１に示したシステムでの動画像表示時の画面更新の動作例を模式的に示す説明図である。図２２は携帯電話機の表示画面を示し、静止画像（Ｓｔｉｌｌ ｐｉｃｔｕｒｅ）表示領域の中に動画像（Ｍｏｔｉｏｎ ｐｉｃｔｕｒｅ）表示を行う様子を示す。この図面表示は以降の図面でも同様である。液晶コントローラ・ドライバ（ＬＣＤ−ＣＤＲ）６’内の表示ＲＡＭへの画像データの書き込みは、表示動作とは全く無関係に行われる。上記したように、画像データの書き込みと液晶パネルＬＣＤでの表示のための当該画像データの読み出しが無関係（非同期）に行われるため、図２２の（ａ）に示した動画１（Ｍｏｖｉｎｇ ｐｉｃｔｕｒｅ１）から同（ｃ）の動画２（Ｍｏｖｉｎｇ ｐｉｃｔｕｒｅ２）への画面更新は、図２２の（ｂ）に示したように当該画面の途中から行われる場合がある。
【０００９】
画面の途中から動画の更新が行われた場合、動画１（Ｍｏｖｉｎｇ ｐｉｃｔｕｒｅ１）と動画２（Ｍｏｖｉｎｇ ｐｉｃｔｕｒｅ２）が同一表示内に併存して更新が行われる。このため、図２２の（ｂ）のように表示中の動画１と動画２の境界が目立ち、それが画面のチラツキとなって視認される場合があり、表示品質の観点からは好ましいものではない。このように、静止画・テキスト・システム・Ｉ／Ｏバス・インターフェースＳＳ／ＩＦのみでは動画の表示を高品質で行うことが困難である。動画の表示のためには、表示動作に同期して画像データの書き込みを行う必要がある。
【００１０】
図２３は図２１に示されるシステムでの液晶コントローラ・ドライバとその周辺回路の構成例を説明するブロック図である。液晶コントローラ・ドライバ（ＬＣＤ−ＣＤＲ）６’は、書き込みアドレス生成回路６１、表示アドレス生成回路６２、ＲＡＭで構成したビットマップ画像メモリである表示メモリ（Ｍ）６３、液晶駆動回路（ＤＲ）６４、内蔵クロック発生回路（ＣＬＫ）６５を有する。画像プロセッサ４’のベースバンド・プロセッサ４１からの表示データ（ＤＢ１７−０）はシステム・インターフェース（ＳＳ／ＩＦ）７から内蔵の表示メモリＭに書き込まれる。
【００１１】
このときの書き込みアドレスは、書き込みアドレス生成回路（ＳＡＧ）６１でシステム・インターフェース信号ＣＳ（チップセレクト）、ＲＳ（レジスタセレクト）ＷＲ（ライト）の各信号により生成される。表示動作での表示データの読み出しは、表示アドレス生成回路（ＤＡＧ）で生成される表示アドレスに従い表示メモリ（Ｍ）６３より読み出される。表示アドレス生成は内蔵クロック発生回路（ＣＬＫ）６５で生成されるクロックに同期して行われる。この内蔵クロックによる動作とシステム・インターフェース（ＳＳ／ＩＦ）７による動作は、全く無関係（非同期）に行われる。
【００１２】
図２４は図２３に示したシステムの液晶コントローラ・ドライバを用いた携帯電話機の画面における動画像の画面更新の様子を説明する模式図である。表示動作による表示読み出しライン（走査線：画素選択ライン）ＬＲは、内蔵クロックに従って一定速度で順次先頭から読み出される。システム・インターフェース（ＳＳ／ＩＦ）７からの表示データのメモリＭへの書き込みは、表示動作に無関係に行われる。このため、システム・インターフェース（ＳＳ／ＩＦ）７による書き込みラインＬＷが、表示動作による表示読出しラインＬＲを追い越す場合が起こる。すなわち、表示書込みラインＬＷと表示読出しラインＬＲとが交差する場合がある。
【００１３】
書き込みラインと読み出しラインとが図２４の（ｃ）に示したように交差すると、同図（ａ）の動画表示状態から同図（ｂ）の動画表示状態に表示が変化するときに、この交差するラインで表示にチラツキが発生する。１秒間に６０フレームの画面表示において、毎秒１５コマの動画表示を行うと、４フレームに１回の画面更新が必要である。この場合、１秒間に４回の画面更新が起こり、毎秒４回のチラツキが発生することになる。この画面チラツキはこの種の表示装置における解決すべき課題の一つとなっていた。
【００１４】
また、上記のような画面チラツキを回避するための構成を液晶コントローラ・ドライバに付加すると、表示装置の消費電力が増加し、特に携帯電話機のような携帯端末では好ましいものではない。本発明の目的は、動画表示時に画面チラツキがなく、かつ高画質の動画表示機能を付加したことによる電力消費を抑制して低消費電力化した表示駆動制御回路を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明は、第２機能とされる静止画モードにおけるシステム・インターフェースに加えて第１機能とされる動画対応のインターフェースを用い、さらに必要な期間のみ動画対応のインターフェースを動作させるように静止画インターフェース（システム・インターフェース）との切り換えを行うことによって低消費電力化した点に特徴を有する。本発明による表示駆動制御装置の構成例の概要を記述すれば、下記のとおりである。
【００１６】
（１）、静止画・テキスト・システム・Ｉ／Ｏバス・インターフェースと、画像データ処理装置からの動画像データを入力する外部表示インターフェースと、少なくとも１フレーム分の画像データ格納領域をもつ画像表示メモリと、表示装置に表示データを供給する表示駆動回路とを備えた。
【００１７】
（２）、（１）において、前記静止画・テキスト・システム・Ｉ／Ｏバス・インターフェースと外部表示インターフェースの表示データを前記画像表示メモリの書き込みと読み出しに選択接続する表示動作切り換えレジスタとメモリアクセス切り換えレジスタとを備えた。
【００１８】
（３）、（１）において、動画像の垂直同期信号入力端子を備え、前記画像表示メモリへの動画表示データの書き込みと読み出しのタイミングを前記垂直同期信号入力端子から入力する垂直同期信号により制御する。
【００１９】
（４）、（１）乃至（３）において、前記表示装置の画面に前記動画像を表示する領域を指定するイネーブル信号入力端子を備えた。
【００２０】
（５）、（１）乃至（３）において、前記表示装置の画面の前記静止画像を表示する領域内の静止画像の一部を更新する領域を指定するイネーブル信号入力端子を備えた。
【００２１】
（６）、動画データが転送される第１ポートと静止画データが転送され第２ポートとを備えた。
【００２２】
（７）、表示パネルに供給されるべき画像データを格納するメモリと、
前記メモリに格納される前記画像データとしての動画データが転送される第１ポートと、前記メモリに格納される前記画像データとしての静止画データが転送される第２ポートとを備えた。
【００２３】
（８）、表示パネルの画面に供給されるべき画像データを格納するメモリと、前記メモリに格納される前記画像データとして動画データが転送される第１ポートと、前記画面の先頭を示す信号が供給される外部信号端子とを備え、
前記外部端子に供給された前記信号に同期して、前記動画データの転送を開始するようにした。
【００２４】
（９）、（８）において、前記メモリに格納される前記画像データとして静止画データが転送される第２ポートをさらに備えた。
【００２５】
（１０）、表示パネルの画面に供給されるべき画像データを格納するメモリと、前記メモリに格納される前記画像データとして動画データが転送されるポートと、前記動画データを前記メモリの所望の領域へ書き込むことを指示する信号を受ける外部端子とを備えた。
【００２６】
（１１）、表示パネルに供給されるべき画像データを格納するメモリと、前記メモリに格納される上記画像データとして動画データが転送される第１ポートと、前記メモリに格納される前記画像データとして静止画データが転送され第２ポートと、前記メモリへの前記画像データの書き込みに、前記第１ポートに供給された前記動画データと前記第２ポートに供給された静止画データとの一方を指定するための第１制御レジスタを備えた。
【００２７】
（１２）、内部動作クロックを発生するクロック生成回路と、表示パネルに供給されるべき画像データを格納するメモリと、前記メモリに格納される前記画像データとして動画データが同期信号に同期して転送される第１ポートと、前記メモリに格納される前記画像データとして静止画データが転送される第２ポートと、前記メモリからの前記画像データの読み出し動作を制御する第１制御レジスタとを有し、
前記第２ポートに供給された前記静止画データを、前記内部動作クロックに同期して前記メモリに書き込み可能とし、
前記第１制御レジスタが、前記メモリからの前記画像データの読み出しに、前記同期信号に同期した読み出し動作と前記内部クロック信号に同期した読み出し動作の一方を指定するようにした。
【００２８】
上記構成とした本発明の表示駆動制御装置によれば、高品質の動画像を表示することができると共に、動画インターフェースと静止画インターフェースを表示内容（動画モード／静止画モード）に応じて切り換えることにより、低消費電力化を実現できる。
【発明の効果】
【００２９】
本発明によれば、動画表示時の更新画面をフレームに同期させて行うため、更新途中の表示のチラツキがなく、また動画表示時の表示データの転送データ数を低減できるため、本発明の表示駆動制御装置を用いたシステム全体での消費電力の低減が可能である。
【００３０】
また、静止画・テキスト・システム・Ｉ／Ｏバス・インターフェースと、画像データ処理装置からの動画像データを入力する外部表示インターフェースの切り換えと画像表示メモリのアクセスを独立して制御するように構成したことにより、表示内容に合わせた表示モードを選択できる。
【００３１】
さらに、動画表示モードと静止画表示モードで対応するインターフェースを切り換えることで、それぞれのインターフェースの機能を有効に活用できることでもシステム全体での消費電力の低減が可能である。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態について、実施例の図面を参照して詳細に説明する。
【実施例１】
【００３３】
図１は本発明の一実施例の全体構成の説明図であり、本発明による表示駆動制御装置の一例である第１機能とされる動画対応のインターフェース（すなわち、動画データが転送される第１ポートを含む）を有する携帯電話機の駆動回路システム構成の一実施例を説明するブロック図である。この駆動制御装置１は図２０に示したものと同様の音声インターフェース（ＡＵＩ）２、高周波インターフェース（ＨＦＩ）３、画像データ処理装置である画像プロセッサ４、画像表示メモリであるメモリ５および表示駆動制御回路である液晶コントローラ・ドライバ（ＬＣＤ−ＣＤＲ）６、第２機能とされる静止画・テキスト・システム・Ｉ／Ｏバス・インターフェース（ＳＳ／ＩＦ）７（すなわち、静止画データが転送される第２ポートを含む）等で構成される。
【００３４】
メモリ５は少なくとも画像１フレーム分の表示データを格納するフレームメモリ（ビットマップメモリ）であり、以下ではグラフィックＲＡＭとも称する。また、実施例の説明でも、静止画・テキスト・システム・Ｉ／Ｏバス・インターフェース（ＳＳ／ＩＦ）７をシステム・インターフェース７、あるいは動画インターフェースとして説明する場合もある。
【００３５】
そして、画像プロセッサ４には、デジタル・シグナル・プロセッサ（ＤＳＰ）４１１とＡＳＩＣ４１２およびマイコンＭＰＵを有するベースバンド・プロセッサ４１に加えて、動画対応プロセッサ（ＭＰＥＧ）４２１と液晶表示コントローラ（ＬＣＤＣ）４２２を有するアプリケーション・プロセッサ（ＡＰＰ）４２を備えている。なお、参照符号９はマイクロフォン（Ｍ／Ｃ９、１０はスピーカ（Ｓ／Ｐ）、１１はビデオカメラ（Ｃ／Ｍ）、１２はアンテナ（ＡＮＴ）、１３は液晶パネル（液晶ディスプレイ：ＬＣＤ）である。ＡＳＩＣ４１２はその他の携帯電話システム構成上必要な周辺回路機能を有する。また、画像プロセッサ４は、単結晶シリコンの様な１つの半導体基板（チップ）に形成されても良いし、ベースハンドプロセッサ４１及びアプリケーション・プロセッサ４２のそれぞれが１つの半導体基板（チップ）に形成されても良い。
【００３６】
前記した図２１に示された携帯電話機システムにおいて一般的に具備されるベースバンド・プロセッサＢＢＰでは動画処理能力が不足する。このベースバンド・プロセッサＢＢＰの他にアプリケーション・プロセッサ（ＡＰＰ）と称するサブＭＰＵが知られている。図１におけるアプリケーション・プロセッサ（ＡＰＰ）４２には、ＭＰＥＧ動画処理などを行うためにＭＰＥＧプロセッサ（ＭＰＲＧ）４２１が内蔵される。また、アプリケーション・プロセッサ（ＡＰＰ）４２は動画インターフェース（ＭＰ／ＩＦ）８で液晶コントローラ・ドライバ（ＬＣＤ−ＣＤＲ）６に画像データを転送する。静止画表示データやテキスト表示データは、図２１に示されたシステムと同様にシステム・インターフェース（ＳＳ／ＩＦ）７を介して液晶コントローラ・ドライバ（ＬＣＤ−ＣＤＲ）６に転送される。
【００３７】
図２は本発明の表示駆動制御装置の一実施例を用いた携帯電話機の表示画面における動画像の画面更新の様子を説明する模式図である。動画インターフェースＭＰ／ＩＦ８では、表示動作に必要な同期信号（垂直同期信号ＶＳＹＮＣ，水平同期信号ＨＳＹＮＣ，ドットクロックＤＯＴＣＬＫ）により表示動作を行い、表示動作に同期して後述する表示データ信号（例えば、１８ビット：ＰＤ１７−ＰＤ０、以下ＰＤ１７−０のように表記する）、データイネーブル信号（ＥＮＡＢＬＥ）により表示データを液晶コントローラ・ドライバ（ＬＣＤ−ＣＤＲ）６の表示メモリ（内蔵ＲＡＭ：Ｍ）６３に書き込む。これにより、図２の（ａ）の画面表示から同（ｂ）の画面表示への画面の更新は当該画面の先頭から行われ、画面の途中からの切り換えは起こらない。
【００３８】
図３は本発明による液晶コントローラ・ドライバの回路構成とその関連回路を動画インターフェースを用いた動画表示動作について説明するブロック図である。図中、図１と同一参照符号は同一機能部分に対応する。液晶コントローラ・ドライバ（ＬＣＤ−ＣＤＲ）６は、例えば、単結晶シリコンの様な１つの半導体基板（チップ）に公知のＣＭＯＳ製造プロセスによって形成されており、ライトアドレス生成回路（ＳＡＧ）６１、表示アドレス生成回路（ＤＡＧ）６２、表示メモリ（Ｍ）６３、および液晶駆動回路（ＤＲ）６４を有している。表示データの書き込みは、データバス（ＰＤ１７−０）から行われる。この時の書き込みアドレスＷＡは動画インターフェース信号（ＶＳＹＮＣ，ＨＳＹＮＣ，ＤＯＴＣＬＫ，ＥＮＡＢＬＥ）の内のドットクロックＤＯＴＣＬＫ及びイネーブル信号ＥＮＡＢＬＥに基づいてライトアドレス生成回路（ＳＡＧ）６１で生成される。
【００３９】
すなわち、ライトアドレス生成回路（ＳＡＧ）６１は、イネーブル信号ＥＮＡＢＬＥのアクティブレベルにしたがって上記ドットクロックＤＯＴＣＬＫをカウントするカウンタを有し、上記カウンタの出力が書き込みアドレスＷＡとされる。尚、上記イネーブル信号ＥＮＡＢＬＥは、動画表示エリアの先頭でアクティブレベルとされ、動画表示エリアの最後で非アクティブレベルとされる。上記ライトアドレス生成回路６１のカウンタは上記イネーブル信号ＥＮＡＢＬＥのアクティブレベルでその値がリセットされ、ドットクロックＤＯＴＣＬＫのカウント動作を開始する。
【００４０】
動画表示エリアが図２に示されるように、表示パネルの中央部分に表示される場合、表示メモリの動画エリアに対応する部分の先頭アドレスと最後アドレスとを格納するレジスタが液晶コントローラ・ドライバ６に設けられる。この場合、ライトアドレス発生回路６１内のカウンタの出力は、上記先頭アドレスを加算されてライトアドレスとされることになる。
【００４１】
表示データは、動画インターフェース信号に基づいて表示アドレス生成回路（ＤＡＧ）６２から生成される表示アドレスＤＡに従って内蔵のメモリ（Ｍ）６３から読み出されて液晶駆動回路（ＤＲ）６４に与えられる。表示アドレス生成回路６２は、ＶＳＹＮＣ及びＨＳＹＮＣのアクティブレベルで初期化されるとともに、ドットクロックを計数するカウンタを有し、上記カウンタの出力が表示アドレスＤＡとされる。すなわち、表示データの書き込みアドレスＷＡと読み出しアドレスＤＡは、共に動画インターフェース信号を基準として生成される。
【００４２】
図４は本発明の表示駆動制御システムの一実施例を用いた携帯電話機の表示画面における動画像の画面更新の様子を動画インターフェースでの表示動作として説明する模式図である。システム・インターフェース（ＳＳ／ＩＦ）７からの表示データの書き込みは、図３における動画インターフェース（ＭＰ／ＩＦ）８からのドットクロックＤＯＴＣＬＫ及びイネーブル信号ＥＮＡＢＬＥに従って表示メモリ（Ｍ）６３に書き込まれる。
【００４３】
表示データは、動画インターフェース信号（ＶＳＹＮＣ，ＨＳＹＮＣ，ＤＯＴＣＬＫ）に従って読み出される。画像データの書き込みと表示読み出しは同一の信号を基準として動作するため、同一の一定速度で行われる。図４の（ａ）におけるＬＲは表示データの読み出しライン、ＬＷは表示データの書き込みラインを示す。また、図４の（ｃ）におけるＬＥＮＤは最終ラインを示す。
【００４４】
そして、時間ｔ０は画面先頭ライン表示時点、時間ｔ１ は画面最終ライン表示開始時点を示す。これにより、表示データの書き込みと表示読み出しは、１画面表示中に互いに追い越すことはないため、前記図２３で説明したような動画１と動画２の境界がなく、画面のチラツキが発生することがない。書き込みアドレスと表示読み出しアドレスは、１ライン以上の間隔が常に保たれていればよい。
【００４５】
尚、図４において、同じ時間に表示されるメモリへの書き込み動作と読み出し動作が発生している様に見えるものの、実際は１動作サイクルにおいて前半に書き込み動作が行われ、後半に読み出し動作が行われていると理解されたい。ただし、表示メモリ６３がライトポートとリードポートとを有する２ポートメモリの場合、書き込み動作と読み出し動作とを同時に行うことは可能である。
【００４６】
次に、静止画表示モードについて説明する。図５は本発明の実施例の効果を比較して説明するための動画インターフェースと内蔵メモリを有しない液晶コントローラ・ドライバの構成とその動作の説明図である。また、図６は図５の液晶コントローラ・ドライバによる静止画表示の様子を説明する模式図である。この液晶コントローラ・ドライバ（ＬＣＤ−ＣＤＲ）６はメモリＭとしてラインメモリ（ＬＭ）６３’を有している。
【００４７】
この構成では、ビットマップメモリのようなＲＡＭメモリを持たないため、静止画表示モードでも、図６の（ａ）、（ｂ）、・・・・に示したように常時同一画面データを液晶コントローラ・ドライバ（ＬＣＤ−ＣＤＲ）６に転送し続けなければならない。そのため、データ転送による電力を要旨、消費電力の低減は難しい。また、動画表示には転送データが１画面ずつ異なるため、表示動作に同期して書き込める本発明の回路（図３参照）が有効である。
【００４８】
図７は本発明の実施例の効果を比較して説明するためのシステム・インターフェースと内蔵メモリによるデータ転送を行う液晶コントローラ・ドライバの構成とその動作の説明図である。また、図８は図７の液晶コントローラ・ドライバによる静止画表示の様子を説明する模式図である。図７に示した構成では、内蔵メモリ（Ｍ）６３として図３と同様のＲＡＭメモリであるビットマップメモリ（Ｍ）６３を表示メモリとして内蔵している。
【００４９】
図８に示したように、この内蔵のメモリ（Ｍ）６３に１画面分の画像データを書き込んだ後は、内蔵クロックにより当該メモリ（Ｍ）６３のデータを読み出すために静止画データを再度転送する必要がない。このため、データ転送における消費電力を低減できる。この考え方に基づいて、本発明の実施例では、静止画の表示モードでは図７の構成部分を使用し、動画表示モードでは図５に示した構成を機能させるようにしたものである。この静止画表示モードと動画表示モードの切り換えには、後述するレジスタを設け、このレジスタの状態に従ってモード切り換えを行うようにする。
【００５０】
図９は本発明の構成を図７の構成および図５の構成と比較して示すメリットとデメリットの説明図である。図９の（１）、すなわちシステム・インターフェースのみと表示メモリ（ＲＡＭ）を備えた構成では、表示メモリ（ＲＡＭ）を内蔵したことにより、静止画表示モード、動画表示モードの何れの画像表示モードでも表示データの転送量を最小限にすることができる。しかし、前記図２０〜図２３で説明したような表示画面のチラツキが発生する。
【００５１】
図９（２）の構成、すなわち動画インターフェースとラインメモリを備えた構成では、チラツキの無い画面表示が可能であるが、静止画表示を含めて常時データの転送を必要とするために消費電力が増加し、低消費電力化は難しい。これらに対し、図９の（３）に示した内蔵メモリと動画インターフェースを設け、かつ静止画表示モードと動画表示モードとを切り換えるようにした本発明の実施例の構成によれば、表示画面にチラツキの無い動画更新が可能で、かつ最小限のデータ転送により低消費電力化を実現できる。
【００５２】
次に、本発明による動画インターフェースとシステム・インターフェースにおける動画表示と静止画表示の各表示モードの切り換えを実現するための具体的なシステム構成およびその動作を説明する。
【００５３】
図１０は本発明の表示駆動制御装置を構成する液晶コントローラ・ドライバを具体化したドライバチップの回路構成の説明図である。このドライバチップ６００への静止画データ、テキストデータ等はベースバンド・プロセッサ４１からシステム・インターフェース６０１に書き込まれ、内部のアドレスカウンタ（ＡＣ）６０６の示すアドレスのメモリすなわちグラフィックＲＡＭ（ＧＲＡＭ）６１０に表示データとして書き込まれる。この表示動作は次のとおりである。すなわち、内部クロック生成回路（ＣＰＧ）６３０で生成したクロック信号に基づいてタイミング発生回路６２２は表示動作に必要なタイミング、表示アドレスを発生する。
【００５４】
このタイミング、表示アドレスでグラフィックＲＡＭ（ＧＲＡＭ）６１０から表示データを読み出し、液晶表示に必要な電圧レベルに変換して液晶パネルに送出する。動画表示モードと静止画表示モードの切り換えは、表示動作切り換えレジスタ（ＤＭ）６２１、ＲＡＭアクセス切り換えレジスタ（ＲＭ）６０５により行う。
【００５５】
動画表示モードでは、動画表示データ（ＰＤ１７−０）、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、ドットクロックＤＯＴＣＬＫ、データイネーブル信号ＥＮＡＢＬＥがアプリケーション・プロセッサ４２から外部表示インターフェース６２０に入力する。表示動作切り換えレジスタ（ＤＭ）６２１によりタイミング発生回路６２２内でのタイミングを内蔵クロック基準から同期信号（ＶＳＹＮＣ、ＨＳＹＮＣ）に切り換え、必要なタイミング信号を生成する。尚、タイミング発生回路６２２は、図３で示される表示アドレス生成回路が含まれるが、図面の複雑さを避けるため記載されていない。
【００５６】
また、ＲＡＭアクセス切り換えレジスタ（ＲＭ）６０５によりライトアドレスカウンタ（ＡＣ）６０６の動作をドットクロックＤＯＴＣＬＫ、データイネーブル信号ＥＮＡＢＬＥより発生する信号に切り換える。そして、グラフィックＲＡＭ（ＧＲＡＭ）６１０へのデータバスを表示データ（ＰＤ１７−０）へ切り換える。これにより、表示動作、ＲＡＭアクセス動作は、システム・インターフェース６０１と内部クロック生成回路（ＣＰＧ）６３０から動画インターフェースである外部表示インターフェースモジュール６２０に切り換えられる。
【００５７】
なお、図１０において、参照符号６０２はゲートドライバ・インターフェース（シリアル）、６０３はインデックスレジスタ（ＩＲ）、６０４はコントロールレジスタ（ＣＲ）、６０７はビット単位の演算処理を行うビットオペレーション回路、６０８は読み出し（リード）データラッチ回路、６０９は書き込み（ライト）データラッチ回路である。また、参照符号６２３，６２４，６２６はラッチ回路、６２５は交流化回路、６２７は駆動回路で、表示駆動回路（ここでは液晶駆動回路）６４を構成する。そして、６４０はガンマ（γ）調整回路、６５０は階調電圧生成回路であり、液晶パネルへの表示データ処理回路を構成する。なお、ビットオペレーション回路６０７はビット単位の演算処理、及びビット単位の並び換え操作を行うものであるため、本機能を必要としない場合は省略できる。
【００５８】
次に、システム・インターフェースとアプリケーション・インターフェースの切り換えレジスタの詳細について説明する。表１は図１０で説明したＲＡＭアクセス切り換えレジスタ（ＲＭ）６０５のモード設定状態を示す。なお、表１では、このレジスタをＲＡＭアクセスモードレジスタと表記している。
【００５９】
【表１】
【００６０】
また、表２は同じく図１０で説明した表示動作切り換えレジスタ（ＤＭ）６０５のモード設定状態を示す。なお、表２では、このレジスタを表示動作モードレジスタと表記している。
【００６１】
【表２】
【００６２】
そして、表３はＲＡＭアクセス切り換えレジスタ（ＲＭ）と表示動作切り換えレジスタ（ＤＭ）の組み合わせ設定による各種の表示動作モードの状態の説明図である。
【表３】
【００６３】
表１に示したように、ＲＡＭアクセス切り換えレジスタ（ＲＭ）は内蔵した表示メモリ（グラフィックＲＡＭ）ＧＲＡＭへのアクセスを行うインターフェースの切り換えを設定する。このＲＡＭアクセス切り換えレジスタ（ＲＭレジスタ）の設定を「ＲＭの設定状態」で説明すると、「ＲＭ＝０」のときはシステム・インターフェースのみからメモリＧＲＡＭへの表示データの書き込みが可能となる。また、「ＲＭ＝１」のときはアプリケーション・インターフェース（動画インターフェース、表１のＲＧＢインターフェース）のみからメモリＧＲＡＭへの書き込みが可能となる。
【００６４】
表２に示した表示動作切り換えレジスタ（ＤＭレジスタ）は２ビットの設定であり、表示動作モードを切り換える。このＤＭレジスタの設定を「ＤＭの設定状態」で説明する。「ＤＭ＝００」のときは内蔵クロックによる表示動作が行われる。また、「ＤＭ＝０１」のときは動画インターフェース（ＲＧＢインターフェース）により表示動作が行われる。また、「ＤＭ＝１０」のときはＶＳＹＮＣインターフェースによる表示動作となり、ＲＧＢインターフェース時のＶＳＹＮＣ信号のみと内蔵ブロックにより表示動作が行われる。なお、「ＤＭ＝１１」の設定は禁止される。
【００６５】
このように、インターフェースの切り換えをＲＡＭアクセス切り換えレジスタと表示動作切り換えレジスタとの２つのレジスタ（ＲＡＭレジスタ、ＤＭレジスタ）を用いて独立に制御する。表３に纏めて表記したように、２つのレジスタの設定状態で表示動作を切り換えることで種々の表示モードで動作可能となる。なお、表３では、「ＤＭの設定状態」を（ＤＭ１−０＝００）のように表記してある。
【００６６】
図１１はシステム・インターフェースとアプリケーション・インターフェースを備えて内蔵メモリによるデータ転送を行う液晶コントローラ・ドライバの実施例の構成とその動作の説明図である。また、図１２は図１１の液晶コントローラ・ドライバによる静止画表示の様子を説明する模式図である。本実施例では、静止画データ等を入力するシステム・インターフェース（ベースバンド・インターフェース）４１、動画インターフェースであるアプリケーション・インターフェース４２は共に、そのデータは表示メモリである内蔵ＲＡＭメモリ（表示メモリＭ）６３に格納される。
【００６７】
垂直同期信号ＶＳＹＮＣは表示動作の画面先頭を示すタイミング信号、水平同期信号ＨＳＹＮＣは表示動作のライン周期を示すタイミング信号、ドットクロックＤＯＴＣＬＫは画素単位のクロックで動画インターフェースすなわちアプリケーション・インターフェース（ＡＰＰ）４２による表示動作の基準クロックとなる。また、このドットクロックＤＯＴＣＬＫは表示メモリ（Ｍ）６３の書き込み信号ともなる。アプリケーション・プロセッサ４２はこのドットクロックＤＯＴＣＬＫに同期して画像データを転送する。なお、イネーブル信号ＥＮＡＢＬＥは、各画素データが有効であることを示す信号である。このイネーブル信号ＥＮＡＢＬＥが有効のときのみ転送データが表示メモリ（Ｍ）６３に書き込まれる。
【００６８】
すなわち、図１２に示したように、画面のＲＡＭデータ表示エリア（静止画表示領域）ＳＳＤＡの内のイネーブル信号ＥＮＡＢＬＥが有効とされた領域である動画表示領域ＭＰＤＡに動画表示データＰＤ１７−０が表示される。なお、画面の上下にはバックポーチ期間（ＢＰ３−０）とフロントポーチ期間（ＦＰ３−０）が設けてあり、その間に表示期間（ＮＬ４−０）が設けられている。
【００６９】
図１３はシステム・インターフェースとアプリケーション・インターフェースの切り換え動作を表示画面の状態で示した説明図である。システム・インターフェースの動作で静止画ＦＳが表示され、アプリケーション・インターフェースの動作で動画ＭＰ１，ＭＰ２，・・・ＭＰ１０，・・・ＭＰＮが表示される様子を示している。携帯電話機では、動画表示を行う時間は表示を行う時間からすると少ないはずである。このため、大多数を占める静止画表示時は「システム・インターフェース＋内部クロックによる表示」により低消費電力での動作となる。
【００７０】
そして、動画表示を行う際のみ、前記したように各レジスタ（ＲＭ、ＤＭ）を切り換えてアプリケーション・インターフェース（動画インターフェース）を有効にする。これにより、データの転送電力を使用するインターフェースの使用期間を最小限にし、システム全体での電力消費の低減化を図ることができる。なお、レジスタの設定を含め、本システムのインストラクション設定はシステム・インターフェースのみから可能としている。しかし、別経由でのインストラクション設定を行うようにしてもよい。
【実施例２】
【００７１】
図１４は本発明の実施例２の説明図であり、動画バッファリング動作を実行する回路構成を説明するためのブロック図である。前記図５と図６で説明した画像表示システムでは、動画表示時（アプリケーション・インターフェースの使用時）は表示データをラインメモリに逐次格納して表示が行われる。そのため、表示データを常時転送し続ける必要がある。本実施例では、動画インターフェース（アプリケーション・インターフェース（ＡＰＰ）４２）の使用時も表示データを全てＲＡＭメモリ（Ｍ）６３に格納し、格納された表示データを、動画インターフェース（６３）により入力する同期信号（ＶＳＹＮＣ，ＨＳＹＮＣ，ＤＯＴＣＬＫ，ＥＮＡＢＬＥ）に従って読み出して液晶パネルに出力し、これを表示する。内蔵のＲＡＭメモリ（Ｍ）６３へのアクセス切り換えをアクセスモードレジスタ（ＲＭレジスタ）６０５で行う。
【００７２】
図１５は図１４の回路構成による動画バッファリング動作における動画データの転送の様子を説明する説明する模式図である。前記図５で説明したようなラインメモリのみを用いる動画表示では、動画データを常時転送しなければならない。現状の携帯電話機のシステムでは、動画表示時の１秒間のコマ（フレーム）数は１０〜１５である。このため、１秒間の表示フレーム数を６０フレームとすると画面更新は４フレームに一回行われることになる。すなわち、４フレーム期間は同じ画面を表示している。
【００７３】
現状の携帯電話機での動画を図５、図６で説明した構成で行うと、４フレームの同一画面表示期間にわたってデータ転送を行なわなければならないため、データ転送により消費電力が増加する。本実施例では、動画データを全て内蔵のＲＡＭメモリに格納する動画バッファリングを行うようにしたため、画面の更新時のみデータ転送を行い、内蔵のメモリの表示データを更新することになる。その後の同一画面の表示期間は、システム側からのデータ転送を行わずにメモリに格納された表示データを読み出して表示する。これにより、動画データの転送回数が、上記例の動画１５フレーム／秒、フレーム周波数６０Ｈｚにおいて、従来に比較して１／４に削減される。
【００７４】
本発明は、上記説明したような画面のＲＡＭデータ表示エリア（静止画表示領域）ＳＳＤＡの内に動画表示領域ＭＰＤＡをはめ込む際の動画データ表示領域の選択した領域のみに当該動画データを転送することもできる。図１６は本発明による動画転送を実現する回路構成の一実施例を説明するブロック図である。また、図１７は図１６の液晶コントローラ・ドライバによる選択領域のみへの静止画表示の様子を説明する模式図である。
【００７５】
動画バッファリングを用いない場合、液晶パネルの一部分を使用して動画表示を行う際に動画表示領域ＭＰＤＡ以外の静止画表示領域ＳＳＤＡも含めて動画インターフェースから表示データを常時転送する必要があった。このため、データ転送数が増し、消費電力が増加する。本実施例の選択領域転送方式では、動画インターフェースから転送する表示データは、動画表示領域ＭＰＤＡの表示データのみを転送可能である。
【００７６】
選択領域転送方式では、事前に表示メモリへ静止画データを書き込んで置き、ＥＮＡＢＬＥ信号にて指示された表示メモリの部分にのみ動画インターフェースから表示データを書き込む。これにより、表示メモリ上で静止画と動画が合成され、表示動作時に同時に読み出されて液晶パネル１３に表示がなされる。このように、本実施例によれば、選択的に動画表示領域を指定することができ、動画領域分に相当する最小限のデータ転送で動画表示が可能となり、データ転送時の消費電力を低減することができる。なお、以上は携帯電話機の表示装置に限るものではなく、パソコンやディスプレイモニターなどの大サイズの表示装置についても同様に適用できる。
【００７７】
図１８は本発明の効果を説明するための前記各データ転送方式の動画データ転送数の比較説明図である。なお、図１８は、液晶パネルサイズが１７６×２４０ドット、動画サイズがＱＣＩＦサイズ（１４４×１７６ドット）、動画コマ数が１５フレーム／秒（ｆｐｓ）、フレーム周波数が６０Ｈｚの液晶表示装置で比較したものである。図１８から分かるように、（ａ）動画インターフェースのみの場合（内蔵メモリ無し）では１７６×２４０×６０フレーム＝２．５Ｍ回転送／秒、（ｂ）動画バッファリング方式では１７６×２４０×１５フレーム＝６３３ｋ回転送／秒、（ｃ）動画バッファリング方式＋選択動画領域転送方式では１４４×１７６×１５フレーム＝３８０ｋ回転送／秒となる。
【００７８】
したがって、データ転送量は、（ｂ）動画バッファリング方式は（ａ）動画インターフェースのみの場合に対して約２５％の低減、（ｃ）動画バッファリング方式＋選択動画領域転送方式は（ａ）動画インターフェースのみの場合に対して約１５％の低減が可能となる。
【実施例３】
【００７９】
図１９は本発明の実施例３の説明図であり、動画表示中の静止画領域の表示書き換え方式を説明する模式図である。図１０で具体的に説明したように、本発明の液晶コントローラ・ドライバは静止画インターフェースと動画インターフェースの切り換えをレジスタで行い、また、図１４以降で説明したような動画バッファリングが可能であることから、動画表示中の静止画領域の表示書き換えを行うこともできる。
【００８０】
図１９に示したように、表示画面に動画を表示しているときにも、携帯電話機におけるようなアイコンマーク（時計、電波状況）等を更新する必要がある。ここでは、画面の静止画表示領域にメール着信表示ＳＩＳを表示させる場合を例として示す。動画バッファリング方式による表示データの書き換えは、画面更新時となる。この他の期間は表示動作のみを行う。前記したように、静止画表示モードと動画表示モードはレジスタ（表示動作切り換えレジスタ（ＤＭ）、ＲＡＭアクセス切り換えレジスタ（ＲＭ））で行う。さらに、この切り換えは、表示動作とメモリへのアクセスのそれぞれを独立して切り換えが可能である。
【００８１】
このため、本実施例では、図１９の動作波形に示したように、動画表示の画面更新時以外の期間に、ＲＡＭアクセスのみＲＡＭアクセス切り換えレジスタ（ＲＭ）を「＝０」としてシステム・インターフェースに切り換え、静止画表示領域の表示データを更新する。この静止画表示領域の更新期間ＴＳが終了した時点で当該ＲＡＭアクセス切り換えレジスタ（ＲＭ）を「＝１」とする。この静止画表示領域の更新期間ＴＳには、表示動作切り換えレジスタ（ＤＭ）を「＝１」として動画インターフェースから表示を継続する。これにより、動画表示中においても静止画表示領域の更新が可能となり、より柔軟な表示形態を実現できる。
【００８２】
図２０は本発明の実施例４の説明図であり、表２及び表３のＶＳＹＮＣインターフェースを採用した場合の液晶コントローラ・ドライバとその周辺回路の構成例を説明するブロック図である。そして、メモリ（Ｍ）の書き込みを制御するライトアドレス生成回路（ＳＡＧ）は、システム・インターフェース７から制御し、メモリ（Ｍ）の読み出しを制御する表示アドレス生成回路（ＤＡＧ）のアドレスの生成タイミングをアプリケーション・プロセッサ４２から垂直同期信号ＶＳＹＮＣで制御するようにした。
【００８３】
この場合、表示アドレス生成回路（ＤＡＧ）は、ＶＳＹＮＣアクティブレベルでリセットされ、内蔵クロック回路ＣＬＫから発生されたクロック信号を計数するカウンタを有し、このカウンタの出力が表示アドレスＤＡとして利用される。この構成の場合、従来システムをほとんど変更することなく、動画データを表示することが可能となる。尚、システム・インターフェース７側からの動画データの書き込み速度は、内蔵クロック発生回路ＣＬＫからのクロック信号に基づく表示動作よりも十分高速に行われる必要性がある。他の構成と動作は図３で説明したものと同様である。
【００８４】
本実施例の構成において、表示メモリ（Ｍ）に対してアプリケーション・プロセッサ４２からの垂直同期信号ＶＳＹＮＣで書き込まれた表示データの読み出しの開始時点を制御することにより、画像表示を画面の走査タイミングに同期させることができ、画面の途中から画像更新がなされることはない。したがって、画面更新中での画面のチラツキは発生しない。
【００８５】
なお、以上、本発明を実施例により説明したが、本発明は上記実施例の構成に限定されるものではなく、本発明の技術思想を逸脱することなく、種々の変形が可能であることは言うまでもない。
【図面の簡単な説明】
【００８６】
【図１】本発明の実施例１の全体構成の説明図である。
【図２】本発明の表示駆動制御装置の実施例１の構成を用いた携帯電話機の表示画面における動画像の画面更新の様子を説明する模式図である。
【図３】本発明による液晶コントローラ・ドライバの回路構成とその関連回路を説明するブロック図である。
【図４】本発明の表示駆動制御装置の実施例１の構成を用いた携帯電話機の表示画面における動画像の画面更新の様子を動画インターフェースでの表示動作として説明する模式図である。
【図５】本発明の実施例の効果を比較して説明するための動画インターフェースと内蔵メモリを有しない液晶コントローラ・ドライバの構成とその動作の説明図である。
【図６】図５の液晶コントローラ・ドライバによる静止画表示の様子を説明する模式図である。
【図７】本発明の実施例の効果を比較して説明するためのシステム・インターフェースと内蔵メモリによるデータ転送を行う液晶コントローラ・ドライバの構成とその動作の説明図である。
【図８】図７の液晶コントローラ・ドライバによる静止画表示の様子を説明する模式図である。
【図９】本発明の構成を図７の構成および図５の構成と比較して示すメリットとデメリットの説明図である。
【図１０】本発明の液晶コントローラ・ドライバを具体化したドライバチップの回路構成の説明図である。
【図１１】システム・インターフェースとアプリケーション・インターフェースを備えて内蔵メモリによるデータ転送を行う液晶コントローラ・ドライバの実施例の構成とその動作の説明図である。
【図１２】図１１の液晶コントローラ・ドライバによる静止画表示の様子を説明する模式図である。
【図１３】システム・インターフェースとアプリケーション・インターフェースの切り換え動作を表示画面の状態で示した説明図である。
【図１４】本発明の実施例２の説明図である。
【図１５】図１４の回路構成による動画バッファリング動作における動画データの転送の様子を説明する説明する模式図である。
【図１６】本発明による動画転送を実現する回路構成の一実施例を説明するブロック図である。
【図１７】図１６の液晶コントローラ・ドライバによる選択領域のみへの静止画表示の様子を説明する模式図である。
【図１８】本発明の効果を説明するための前記各データ転送方式の動画データ転送数の比較説明図である。
【図１９】本発明の実施例３の説明図である。
【図２０】本発明のさらに実施例４の説明図である。
【図２１】本発明前に本発明者によって検討された表示駆動制御装置の一例である動画対応のインターフェースを持たない携帯電話機の駆動回路装置のシステム構成の一例を説明するブロック図である。
【図２２】図２１に示したシステム構成での動画像表示時の画面更新の動作例を模式的に示す説明図である。
【図２３】図２１に示したシステム構成での液晶コントローラ・ドライバとその周辺回路の構成例を説明するブロック図である。
【図２４】図２３に示したシステム構成での液晶コントローラ・ドライバを用いた携帯電話機の画面における動画像の画面更新の様子を説明する模式図である。
【符号の説明】
【００８７】
１・・・・駆動制御回路装置、２・・・・音声インターフェース（ＡＵＩ）３・・・・高周波インターフェース（ＨＦＩ）、４・・・・画像データ処理装置である画像プロセッサ、４１・・・・マイコンＭＰＵを有するベースバンド・プロセッサ、４１１・・・・デジタル・シグナル・プロセッサ（ＤＳＰ）、４１２・・・・ＡＳＩＣ、４２・・・・アプリケーション・プロセッサ（ＡＰＰ）、４２１・・・・動画対応プロセッサ（ＭＰＥＧ）、４２２・・・・液晶表示コントローラ（ＬＣＤＣ）、５・・・・画像表示メモリ、６・・・・表示駆動制御回路である液晶コントローラ・ドライバ（ＬＣＤ−ＣＤＲ）、７・・・・静止画・テキスト・システム・Ｉ／Ｏバス・インターフェース（ＳＳ／ＩＦ）、動画インターフェース（ＭＰ／ＩＦ）、９・・・・マイクロフォン（Ｍ／Ｃ）、１０・・・・スピーカ（Ｓ／Ｐ）、１１・・・・ビデオカメラ（Ｃ／Ｍ）、１２・・・・アンテナ（ＡＮＴ）、１３・・・・液晶パネル（液晶ディスプレイ：ＬＣＤ）、６２１・・・・表示動作切り換えレジスタ（ＤＭ）、６０５・・・・ＲＡＭアクセス切り換えレジスタ（ＲＭ）。
【技術分野】
【０００１】
本発明は、表示装置の画像表示モードを制御するための表示駆動制御技術に係り、特に液晶表示装置や有機ＥＬ表示装置、その他のドットマトリクス型表示装置に静止画や動画を表示する表示装置の画像表示モードを制御する表示駆動制御回路に関する。
【背景技術】
【０００２】
通常、ドットマトリクス型表示装置は、二次元にマトリクス配列された多数の画素を有する表示パネルと、この表示パネルに画像信号を供給して静止画や動画を表示させるための表示制御回路から構成される。この種の表示装置としては、液晶表示装置、有機ＥＬ表示装置、プラズマ表示装置、あるいは電界放出型表示装置等が知られている。ここでは、表示装置の典型である液晶表示装置と、この液晶表示装置を表示部に用いた携帯電話機を例として、その画像表示システムの概要を説明する。
【０００３】
近年、携帯電話機の表示画面に動画像（以下、単に動画とも言う）を表示する要求が高まっている。しかし、従来の携帯電話機は主としてテキストを含めた静止画像（以下、単に静止画とも言う）表示を行うことを目的としているため、その駆動制御回路には静止画・テキスト・システム・Ｉ／Ｏ・インターフェース回路のみを具備し、動画対応のインターフェース回路は内蔵されていない。そのため、従来の駆動制御回路では動画の表示は可能であるが、スムーズに観察される高画質での動画の表示を行うことは難しい。なお、以下では、インターフェース回路を単にインターフェースと称する。
【０００４】
図２１は本発明前に発明者によって検討された表示駆動制御回路および表示装置の一例である動画対応のインターフェースを持たない携帯電話機の駆動回路システム構成の一例を説明するブロック図である。この駆動制御回路システム１’は音声インターフェース（ＡＵＩ）２、高周波インターフェース（ＨＦＩ）３、画像プロセッサ４’、メモリ５および表示駆動制御回路である液晶コントローラ・ドライバ（ＬＣＤ−ＣＤＲ）６’、静止画・テキスト・システム・Ｉ／Ｏバス・インターフェース（ＳＳ／ＩＦ）７等で構成される。なお、参照符号９はマイクロフォン（Ｍ／Ｃ）、１０はスピーカ（Ｓ／Ｐ）、１２はアンテナ（ＡＮＴ）、１３は液晶パネル（液晶ディスプレイ：ＬＣＤ）である。
【０００５】
画像プロセッサ４’はデジタル・シグナル・プロセッサ（ＤＳＰ）４１１とＡＳＩＣ４１２およびマイコンＭＰＵを有するベースバンド・プロセッサ４１で構成される。音声インターフェース（ＡＵＩ）２はマイクロフォン９からの音声入力の取込みとスピーカ１０への音声の出力を制御する。
【０００６】
液晶パネル１３への表示は、メモリ５から画像データを読みだし、マイコンＭＰＵ４１３で必要な処理を行って静止画・テキスト・システム・Ｉ／Ｏバス・インターフェースＳＳ／ＩＦ７を使用して液晶コントローラ・ドライバ（ＬＣＤ−ＣＤＲ）６’内の表示ＲＡＭへ書き込まれる。動画表示モードでは、１秒間に１０〜１５画面（フレーム）が書換えられる。このシステムでは、８０系インターフェースに代表されるシステム・Ｉ／Ｏバスが使用される。以下、静止画・テキスト・システム・Ｉ／Ｏバス・インターフェース（ＳＳ／ＩＦ）７をシステム・インターフェース７と略記することもある。
【０００７】
液晶コントローラ・ドライバ（ＬＣＤ−ＣＤＲ）６’での表示動作は、当該ドライバ内の内蔵クロックで動作する。このため、画像データの書き込みと表示動作は全く非同期に行われる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図２２は図２１に示したシステムでの動画像表示時の画面更新の動作例を模式的に示す説明図である。図２２は携帯電話機の表示画面を示し、静止画像（Ｓｔｉｌｌ ｐｉｃｔｕｒｅ）表示領域の中に動画像（Ｍｏｔｉｏｎ ｐｉｃｔｕｒｅ）表示を行う様子を示す。この図面表示は以降の図面でも同様である。液晶コントローラ・ドライバ（ＬＣＤ−ＣＤＲ）６’内の表示ＲＡＭへの画像データの書き込みは、表示動作とは全く無関係に行われる。上記したように、画像データの書き込みと液晶パネルＬＣＤでの表示のための当該画像データの読み出しが無関係（非同期）に行われるため、図２２の（ａ）に示した動画１（Ｍｏｖｉｎｇ ｐｉｃｔｕｒｅ１）から同（ｃ）の動画２（Ｍｏｖｉｎｇ ｐｉｃｔｕｒｅ２）への画面更新は、図２２の（ｂ）に示したように当該画面の途中から行われる場合がある。
【０００９】
画面の途中から動画の更新が行われた場合、動画１（Ｍｏｖｉｎｇ ｐｉｃｔｕｒｅ１）と動画２（Ｍｏｖｉｎｇ ｐｉｃｔｕｒｅ２）が同一表示内に併存して更新が行われる。このため、図２２の（ｂ）のように表示中の動画１と動画２の境界が目立ち、それが画面のチラツキとなって視認される場合があり、表示品質の観点からは好ましいものではない。このように、静止画・テキスト・システム・Ｉ／Ｏバス・インターフェースＳＳ／ＩＦのみでは動画の表示を高品質で行うことが困難である。動画の表示のためには、表示動作に同期して画像データの書き込みを行う必要がある。
【００１０】
図２３は図２１に示されるシステムでの液晶コントローラ・ドライバとその周辺回路の構成例を説明するブロック図である。液晶コントローラ・ドライバ（ＬＣＤ−ＣＤＲ）６’は、書き込みアドレス生成回路６１、表示アドレス生成回路６２、ＲＡＭで構成したビットマップ画像メモリである表示メモリ（Ｍ）６３、液晶駆動回路（ＤＲ）６４、内蔵クロック発生回路（ＣＬＫ）６５を有する。画像プロセッサ４’のベースバンド・プロセッサ４１からの表示データ（ＤＢ１７−０）はシステム・インターフェース（ＳＳ／ＩＦ）７から内蔵の表示メモリＭに書き込まれる。
【００１１】
このときの書き込みアドレスは、書き込みアドレス生成回路（ＳＡＧ）６１でシステム・インターフェース信号ＣＳ（チップセレクト）、ＲＳ（レジスタセレクト）ＷＲ（ライト）の各信号により生成される。表示動作での表示データの読み出しは、表示アドレス生成回路（ＤＡＧ）で生成される表示アドレスに従い表示メモリ（Ｍ）６３より読み出される。表示アドレス生成は内蔵クロック発生回路（ＣＬＫ）６５で生成されるクロックに同期して行われる。この内蔵クロックによる動作とシステム・インターフェース（ＳＳ／ＩＦ）７による動作は、全く無関係（非同期）に行われる。
【００１２】
図２４は図２３に示したシステムの液晶コントローラ・ドライバを用いた携帯電話機の画面における動画像の画面更新の様子を説明する模式図である。表示動作による表示読み出しライン（走査線：画素選択ライン）ＬＲは、内蔵クロックに従って一定速度で順次先頭から読み出される。システム・インターフェース（ＳＳ／ＩＦ）７からの表示データのメモリＭへの書き込みは、表示動作に無関係に行われる。このため、システム・インターフェース（ＳＳ／ＩＦ）７による書き込みラインＬＷが、表示動作による表示読出しラインＬＲを追い越す場合が起こる。すなわち、表示書込みラインＬＷと表示読出しラインＬＲとが交差する場合がある。
【００１３】
書き込みラインと読み出しラインとが図２４の（ｃ）に示したように交差すると、同図（ａ）の動画表示状態から同図（ｂ）の動画表示状態に表示が変化するときに、この交差するラインで表示にチラツキが発生する。１秒間に６０フレームの画面表示において、毎秒１５コマの動画表示を行うと、４フレームに１回の画面更新が必要である。この場合、１秒間に４回の画面更新が起こり、毎秒４回のチラツキが発生することになる。この画面チラツキはこの種の表示装置における解決すべき課題の一つとなっていた。
【００１４】
また、上記のような画面チラツキを回避するための構成を液晶コントローラ・ドライバに付加すると、表示装置の消費電力が増加し、特に携帯電話機のような携帯端末では好ましいものではない。本発明の目的は、動画表示時に画面チラツキがなく、かつ高画質の動画表示機能を付加したことによる電力消費を抑制して低消費電力化した表示駆動制御回路を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明は、第２機能とされる静止画モードにおけるシステム・インターフェースに加えて第１機能とされる動画対応のインターフェースを用い、さらに必要な期間のみ動画対応のインターフェースを動作させるように静止画インターフェース（システム・インターフェース）との切り換えを行うことによって低消費電力化した点に特徴を有する。本発明による表示駆動制御装置の構成例の概要を記述すれば、下記のとおりである。
【００１６】
（１）、静止画・テキスト・システム・Ｉ／Ｏバス・インターフェースと、画像データ処理装置からの動画像データを入力する外部表示インターフェースと、少なくとも１フレーム分の画像データ格納領域をもつ画像表示メモリと、表示装置に表示データを供給する表示駆動回路とを備えた。
【００１７】
（２）、（１）において、前記静止画・テキスト・システム・Ｉ／Ｏバス・インターフェースと外部表示インターフェースの表示データを前記画像表示メモリの書き込みと読み出しに選択接続する表示動作切り換えレジスタとメモリアクセス切り換えレジスタとを備えた。
【００１８】
（３）、（１）において、動画像の垂直同期信号入力端子を備え、前記画像表示メモリへの動画表示データの書き込みと読み出しのタイミングを前記垂直同期信号入力端子から入力する垂直同期信号により制御する。
【００１９】
（４）、（１）乃至（３）において、前記表示装置の画面に前記動画像を表示する領域を指定するイネーブル信号入力端子を備えた。
【００２０】
（５）、（１）乃至（３）において、前記表示装置の画面の前記静止画像を表示する領域内の静止画像の一部を更新する領域を指定するイネーブル信号入力端子を備えた。
【００２１】
（６）、動画データが転送される第１ポートと静止画データが転送され第２ポートとを備えた。
【００２２】
（７）、表示パネルに供給されるべき画像データを格納するメモリと、
前記メモリに格納される前記画像データとしての動画データが転送される第１ポートと、前記メモリに格納される前記画像データとしての静止画データが転送される第２ポートとを備えた。
【００２３】
（８）、表示パネルの画面に供給されるべき画像データを格納するメモリと、前記メモリに格納される前記画像データとして動画データが転送される第１ポートと、前記画面の先頭を示す信号が供給される外部信号端子とを備え、
前記外部端子に供給された前記信号に同期して、前記動画データの転送を開始するようにした。
【００２４】
（９）、（８）において、前記メモリに格納される前記画像データとして静止画データが転送される第２ポートをさらに備えた。
【００２５】
（１０）、表示パネルの画面に供給されるべき画像データを格納するメモリと、前記メモリに格納される前記画像データとして動画データが転送されるポートと、前記動画データを前記メモリの所望の領域へ書き込むことを指示する信号を受ける外部端子とを備えた。
【００２６】
（１１）、表示パネルに供給されるべき画像データを格納するメモリと、前記メモリに格納される上記画像データとして動画データが転送される第１ポートと、前記メモリに格納される前記画像データとして静止画データが転送され第２ポートと、前記メモリへの前記画像データの書き込みに、前記第１ポートに供給された前記動画データと前記第２ポートに供給された静止画データとの一方を指定するための第１制御レジスタを備えた。
【００２７】
（１２）、内部動作クロックを発生するクロック生成回路と、表示パネルに供給されるべき画像データを格納するメモリと、前記メモリに格納される前記画像データとして動画データが同期信号に同期して転送される第１ポートと、前記メモリに格納される前記画像データとして静止画データが転送される第２ポートと、前記メモリからの前記画像データの読み出し動作を制御する第１制御レジスタとを有し、
前記第２ポートに供給された前記静止画データを、前記内部動作クロックに同期して前記メモリに書き込み可能とし、
前記第１制御レジスタが、前記メモリからの前記画像データの読み出しに、前記同期信号に同期した読み出し動作と前記内部クロック信号に同期した読み出し動作の一方を指定するようにした。
【００２８】
上記構成とした本発明の表示駆動制御装置によれば、高品質の動画像を表示することができると共に、動画インターフェースと静止画インターフェースを表示内容（動画モード／静止画モード）に応じて切り換えることにより、低消費電力化を実現できる。
【発明の効果】
【００２９】
本発明によれば、動画表示時の更新画面をフレームに同期させて行うため、更新途中の表示のチラツキがなく、また動画表示時の表示データの転送データ数を低減できるため、本発明の表示駆動制御装置を用いたシステム全体での消費電力の低減が可能である。
【００３０】
また、静止画・テキスト・システム・Ｉ／Ｏバス・インターフェースと、画像データ処理装置からの動画像データを入力する外部表示インターフェースの切り換えと画像表示メモリのアクセスを独立して制御するように構成したことにより、表示内容に合わせた表示モードを選択できる。
【００３１】
さらに、動画表示モードと静止画表示モードで対応するインターフェースを切り換えることで、それぞれのインターフェースの機能を有効に活用できることでもシステム全体での消費電力の低減が可能である。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態について、実施例の図面を参照して詳細に説明する。
【実施例１】
【００３３】
図１は本発明の一実施例の全体構成の説明図であり、本発明による表示駆動制御装置の一例である第１機能とされる動画対応のインターフェース（すなわち、動画データが転送される第１ポートを含む）を有する携帯電話機の駆動回路システム構成の一実施例を説明するブロック図である。この駆動制御装置１は図２０に示したものと同様の音声インターフェース（ＡＵＩ）２、高周波インターフェース（ＨＦＩ）３、画像データ処理装置である画像プロセッサ４、画像表示メモリであるメモリ５および表示駆動制御回路である液晶コントローラ・ドライバ（ＬＣＤ−ＣＤＲ）６、第２機能とされる静止画・テキスト・システム・Ｉ／Ｏバス・インターフェース（ＳＳ／ＩＦ）７（すなわち、静止画データが転送される第２ポートを含む）等で構成される。
【００３４】
メモリ５は少なくとも画像１フレーム分の表示データを格納するフレームメモリ（ビットマップメモリ）であり、以下ではグラフィックＲＡＭとも称する。また、実施例の説明でも、静止画・テキスト・システム・Ｉ／Ｏバス・インターフェース（ＳＳ／ＩＦ）７をシステム・インターフェース７、あるいは動画インターフェースとして説明する場合もある。
【００３５】
そして、画像プロセッサ４には、デジタル・シグナル・プロセッサ（ＤＳＰ）４１１とＡＳＩＣ４１２およびマイコンＭＰＵを有するベースバンド・プロセッサ４１に加えて、動画対応プロセッサ（ＭＰＥＧ）４２１と液晶表示コントローラ（ＬＣＤＣ）４２２を有するアプリケーション・プロセッサ（ＡＰＰ）４２を備えている。なお、参照符号９はマイクロフォン（Ｍ／Ｃ９、１０はスピーカ（Ｓ／Ｐ）、１１はビデオカメラ（Ｃ／Ｍ）、１２はアンテナ（ＡＮＴ）、１３は液晶パネル（液晶ディスプレイ：ＬＣＤ）である。ＡＳＩＣ４１２はその他の携帯電話システム構成上必要な周辺回路機能を有する。また、画像プロセッサ４は、単結晶シリコンの様な１つの半導体基板（チップ）に形成されても良いし、ベースハンドプロセッサ４１及びアプリケーション・プロセッサ４２のそれぞれが１つの半導体基板（チップ）に形成されても良い。
【００３６】
前記した図２１に示された携帯電話機システムにおいて一般的に具備されるベースバンド・プロセッサＢＢＰでは動画処理能力が不足する。このベースバンド・プロセッサＢＢＰの他にアプリケーション・プロセッサ（ＡＰＰ）と称するサブＭＰＵが知られている。図１におけるアプリケーション・プロセッサ（ＡＰＰ）４２には、ＭＰＥＧ動画処理などを行うためにＭＰＥＧプロセッサ（ＭＰＲＧ）４２１が内蔵される。また、アプリケーション・プロセッサ（ＡＰＰ）４２は動画インターフェース（ＭＰ／ＩＦ）８で液晶コントローラ・ドライバ（ＬＣＤ−ＣＤＲ）６に画像データを転送する。静止画表示データやテキスト表示データは、図２１に示されたシステムと同様にシステム・インターフェース（ＳＳ／ＩＦ）７を介して液晶コントローラ・ドライバ（ＬＣＤ−ＣＤＲ）６に転送される。
【００３７】
図２は本発明の表示駆動制御装置の一実施例を用いた携帯電話機の表示画面における動画像の画面更新の様子を説明する模式図である。動画インターフェースＭＰ／ＩＦ８では、表示動作に必要な同期信号（垂直同期信号ＶＳＹＮＣ，水平同期信号ＨＳＹＮＣ，ドットクロックＤＯＴＣＬＫ）により表示動作を行い、表示動作に同期して後述する表示データ信号（例えば、１８ビット：ＰＤ１７−ＰＤ０、以下ＰＤ１７−０のように表記する）、データイネーブル信号（ＥＮＡＢＬＥ）により表示データを液晶コントローラ・ドライバ（ＬＣＤ−ＣＤＲ）６の表示メモリ（内蔵ＲＡＭ：Ｍ）６３に書き込む。これにより、図２の（ａ）の画面表示から同（ｂ）の画面表示への画面の更新は当該画面の先頭から行われ、画面の途中からの切り換えは起こらない。
【００３８】
図３は本発明による液晶コントローラ・ドライバの回路構成とその関連回路を動画インターフェースを用いた動画表示動作について説明するブロック図である。図中、図１と同一参照符号は同一機能部分に対応する。液晶コントローラ・ドライバ（ＬＣＤ−ＣＤＲ）６は、例えば、単結晶シリコンの様な１つの半導体基板（チップ）に公知のＣＭＯＳ製造プロセスによって形成されており、ライトアドレス生成回路（ＳＡＧ）６１、表示アドレス生成回路（ＤＡＧ）６２、表示メモリ（Ｍ）６３、および液晶駆動回路（ＤＲ）６４を有している。表示データの書き込みは、データバス（ＰＤ１７−０）から行われる。この時の書き込みアドレスＷＡは動画インターフェース信号（ＶＳＹＮＣ，ＨＳＹＮＣ，ＤＯＴＣＬＫ，ＥＮＡＢＬＥ）の内のドットクロックＤＯＴＣＬＫ及びイネーブル信号ＥＮＡＢＬＥに基づいてライトアドレス生成回路（ＳＡＧ）６１で生成される。
【００３９】
すなわち、ライトアドレス生成回路（ＳＡＧ）６１は、イネーブル信号ＥＮＡＢＬＥのアクティブレベルにしたがって上記ドットクロックＤＯＴＣＬＫをカウントするカウンタを有し、上記カウンタの出力が書き込みアドレスＷＡとされる。尚、上記イネーブル信号ＥＮＡＢＬＥは、動画表示エリアの先頭でアクティブレベルとされ、動画表示エリアの最後で非アクティブレベルとされる。上記ライトアドレス生成回路６１のカウンタは上記イネーブル信号ＥＮＡＢＬＥのアクティブレベルでその値がリセットされ、ドットクロックＤＯＴＣＬＫのカウント動作を開始する。
【００４０】
動画表示エリアが図２に示されるように、表示パネルの中央部分に表示される場合、表示メモリの動画エリアに対応する部分の先頭アドレスと最後アドレスとを格納するレジスタが液晶コントローラ・ドライバ６に設けられる。この場合、ライトアドレス発生回路６１内のカウンタの出力は、上記先頭アドレスを加算されてライトアドレスとされることになる。
【００４１】
表示データは、動画インターフェース信号に基づいて表示アドレス生成回路（ＤＡＧ）６２から生成される表示アドレスＤＡに従って内蔵のメモリ（Ｍ）６３から読み出されて液晶駆動回路（ＤＲ）６４に与えられる。表示アドレス生成回路６２は、ＶＳＹＮＣ及びＨＳＹＮＣのアクティブレベルで初期化されるとともに、ドットクロックを計数するカウンタを有し、上記カウンタの出力が表示アドレスＤＡとされる。すなわち、表示データの書き込みアドレスＷＡと読み出しアドレスＤＡは、共に動画インターフェース信号を基準として生成される。
【００４２】
図４は本発明の表示駆動制御システムの一実施例を用いた携帯電話機の表示画面における動画像の画面更新の様子を動画インターフェースでの表示動作として説明する模式図である。システム・インターフェース（ＳＳ／ＩＦ）７からの表示データの書き込みは、図３における動画インターフェース（ＭＰ／ＩＦ）８からのドットクロックＤＯＴＣＬＫ及びイネーブル信号ＥＮＡＢＬＥに従って表示メモリ（Ｍ）６３に書き込まれる。
【００４３】
表示データは、動画インターフェース信号（ＶＳＹＮＣ，ＨＳＹＮＣ，ＤＯＴＣＬＫ）に従って読み出される。画像データの書き込みと表示読み出しは同一の信号を基準として動作するため、同一の一定速度で行われる。図４の（ａ）におけるＬＲは表示データの読み出しライン、ＬＷは表示データの書き込みラインを示す。また、図４の（ｃ）におけるＬＥＮＤは最終ラインを示す。
【００４４】
そして、時間ｔ０は画面先頭ライン表示時点、時間ｔ１ は画面最終ライン表示開始時点を示す。これにより、表示データの書き込みと表示読み出しは、１画面表示中に互いに追い越すことはないため、前記図２３で説明したような動画１と動画２の境界がなく、画面のチラツキが発生することがない。書き込みアドレスと表示読み出しアドレスは、１ライン以上の間隔が常に保たれていればよい。
【００４５】
尚、図４において、同じ時間に表示されるメモリへの書き込み動作と読み出し動作が発生している様に見えるものの、実際は１動作サイクルにおいて前半に書き込み動作が行われ、後半に読み出し動作が行われていると理解されたい。ただし、表示メモリ６３がライトポートとリードポートとを有する２ポートメモリの場合、書き込み動作と読み出し動作とを同時に行うことは可能である。
【００４６】
次に、静止画表示モードについて説明する。図５は本発明の実施例の効果を比較して説明するための動画インターフェースと内蔵メモリを有しない液晶コントローラ・ドライバの構成とその動作の説明図である。また、図６は図５の液晶コントローラ・ドライバによる静止画表示の様子を説明する模式図である。この液晶コントローラ・ドライバ（ＬＣＤ−ＣＤＲ）６はメモリＭとしてラインメモリ（ＬＭ）６３’を有している。
【００４７】
この構成では、ビットマップメモリのようなＲＡＭメモリを持たないため、静止画表示モードでも、図６の（ａ）、（ｂ）、・・・・に示したように常時同一画面データを液晶コントローラ・ドライバ（ＬＣＤ−ＣＤＲ）６に転送し続けなければならない。そのため、データ転送による電力を要旨、消費電力の低減は難しい。また、動画表示には転送データが１画面ずつ異なるため、表示動作に同期して書き込める本発明の回路（図３参照）が有効である。
【００４８】
図７は本発明の実施例の効果を比較して説明するためのシステム・インターフェースと内蔵メモリによるデータ転送を行う液晶コントローラ・ドライバの構成とその動作の説明図である。また、図８は図７の液晶コントローラ・ドライバによる静止画表示の様子を説明する模式図である。図７に示した構成では、内蔵メモリ（Ｍ）６３として図３と同様のＲＡＭメモリであるビットマップメモリ（Ｍ）６３を表示メモリとして内蔵している。
【００４９】
図８に示したように、この内蔵のメモリ（Ｍ）６３に１画面分の画像データを書き込んだ後は、内蔵クロックにより当該メモリ（Ｍ）６３のデータを読み出すために静止画データを再度転送する必要がない。このため、データ転送における消費電力を低減できる。この考え方に基づいて、本発明の実施例では、静止画の表示モードでは図７の構成部分を使用し、動画表示モードでは図５に示した構成を機能させるようにしたものである。この静止画表示モードと動画表示モードの切り換えには、後述するレジスタを設け、このレジスタの状態に従ってモード切り換えを行うようにする。
【００５０】
図９は本発明の構成を図７の構成および図５の構成と比較して示すメリットとデメリットの説明図である。図９の（１）、すなわちシステム・インターフェースのみと表示メモリ（ＲＡＭ）を備えた構成では、表示メモリ（ＲＡＭ）を内蔵したことにより、静止画表示モード、動画表示モードの何れの画像表示モードでも表示データの転送量を最小限にすることができる。しかし、前記図２０〜図２３で説明したような表示画面のチラツキが発生する。
【００５１】
図９（２）の構成、すなわち動画インターフェースとラインメモリを備えた構成では、チラツキの無い画面表示が可能であるが、静止画表示を含めて常時データの転送を必要とするために消費電力が増加し、低消費電力化は難しい。これらに対し、図９の（３）に示した内蔵メモリと動画インターフェースを設け、かつ静止画表示モードと動画表示モードとを切り換えるようにした本発明の実施例の構成によれば、表示画面にチラツキの無い動画更新が可能で、かつ最小限のデータ転送により低消費電力化を実現できる。
【００５２】
次に、本発明による動画インターフェースとシステム・インターフェースにおける動画表示と静止画表示の各表示モードの切り換えを実現するための具体的なシステム構成およびその動作を説明する。
【００５３】
図１０は本発明の表示駆動制御装置を構成する液晶コントローラ・ドライバを具体化したドライバチップの回路構成の説明図である。このドライバチップ６００への静止画データ、テキストデータ等はベースバンド・プロセッサ４１からシステム・インターフェース６０１に書き込まれ、内部のアドレスカウンタ（ＡＣ）６０６の示すアドレスのメモリすなわちグラフィックＲＡＭ（ＧＲＡＭ）６１０に表示データとして書き込まれる。この表示動作は次のとおりである。すなわち、内部クロック生成回路（ＣＰＧ）６３０で生成したクロック信号に基づいてタイミング発生回路６２２は表示動作に必要なタイミング、表示アドレスを発生する。
【００５４】
このタイミング、表示アドレスでグラフィックＲＡＭ（ＧＲＡＭ）６１０から表示データを読み出し、液晶表示に必要な電圧レベルに変換して液晶パネルに送出する。動画表示モードと静止画表示モードの切り換えは、表示動作切り換えレジスタ（ＤＭ）６２１、ＲＡＭアクセス切り換えレジスタ（ＲＭ）６０５により行う。
【００５５】
動画表示モードでは、動画表示データ（ＰＤ１７−０）、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、ドットクロックＤＯＴＣＬＫ、データイネーブル信号ＥＮＡＢＬＥがアプリケーション・プロセッサ４２から外部表示インターフェース６２０に入力する。表示動作切り換えレジスタ（ＤＭ）６２１によりタイミング発生回路６２２内でのタイミングを内蔵クロック基準から同期信号（ＶＳＹＮＣ、ＨＳＹＮＣ）に切り換え、必要なタイミング信号を生成する。尚、タイミング発生回路６２２は、図３で示される表示アドレス生成回路が含まれるが、図面の複雑さを避けるため記載されていない。
【００５６】
また、ＲＡＭアクセス切り換えレジスタ（ＲＭ）６０５によりライトアドレスカウンタ（ＡＣ）６０６の動作をドットクロックＤＯＴＣＬＫ、データイネーブル信号ＥＮＡＢＬＥより発生する信号に切り換える。そして、グラフィックＲＡＭ（ＧＲＡＭ）６１０へのデータバスを表示データ（ＰＤ１７−０）へ切り換える。これにより、表示動作、ＲＡＭアクセス動作は、システム・インターフェース６０１と内部クロック生成回路（ＣＰＧ）６３０から動画インターフェースである外部表示インターフェースモジュール６２０に切り換えられる。
【００５７】
なお、図１０において、参照符号６０２はゲートドライバ・インターフェース（シリアル）、６０３はインデックスレジスタ（ＩＲ）、６０４はコントロールレジスタ（ＣＲ）、６０７はビット単位の演算処理を行うビットオペレーション回路、６０８は読み出し（リード）データラッチ回路、６０９は書き込み（ライト）データラッチ回路である。また、参照符号６２３，６２４，６２６はラッチ回路、６２５は交流化回路、６２７は駆動回路で、表示駆動回路（ここでは液晶駆動回路）６４を構成する。そして、６４０はガンマ（γ）調整回路、６５０は階調電圧生成回路であり、液晶パネルへの表示データ処理回路を構成する。なお、ビットオペレーション回路６０７はビット単位の演算処理、及びビット単位の並び換え操作を行うものであるため、本機能を必要としない場合は省略できる。
【００５８】
次に、システム・インターフェースとアプリケーション・インターフェースの切り換えレジスタの詳細について説明する。表１は図１０で説明したＲＡＭアクセス切り換えレジスタ（ＲＭ）６０５のモード設定状態を示す。なお、表１では、このレジスタをＲＡＭアクセスモードレジスタと表記している。
【００５９】
【表１】
【００６０】
また、表２は同じく図１０で説明した表示動作切り換えレジスタ（ＤＭ）６０５のモード設定状態を示す。なお、表２では、このレジスタを表示動作モードレジスタと表記している。
【００６１】
【表２】
【００６２】
そして、表３はＲＡＭアクセス切り換えレジスタ（ＲＭ）と表示動作切り換えレジスタ（ＤＭ）の組み合わせ設定による各種の表示動作モードの状態の説明図である。
【表３】
【００６３】
表１に示したように、ＲＡＭアクセス切り換えレジスタ（ＲＭ）は内蔵した表示メモリ（グラフィックＲＡＭ）ＧＲＡＭへのアクセスを行うインターフェースの切り換えを設定する。このＲＡＭアクセス切り換えレジスタ（ＲＭレジスタ）の設定を「ＲＭの設定状態」で説明すると、「ＲＭ＝０」のときはシステム・インターフェースのみからメモリＧＲＡＭへの表示データの書き込みが可能となる。また、「ＲＭ＝１」のときはアプリケーション・インターフェース（動画インターフェース、表１のＲＧＢインターフェース）のみからメモリＧＲＡＭへの書き込みが可能となる。
【００６４】
表２に示した表示動作切り換えレジスタ（ＤＭレジスタ）は２ビットの設定であり、表示動作モードを切り換える。このＤＭレジスタの設定を「ＤＭの設定状態」で説明する。「ＤＭ＝００」のときは内蔵クロックによる表示動作が行われる。また、「ＤＭ＝０１」のときは動画インターフェース（ＲＧＢインターフェース）により表示動作が行われる。また、「ＤＭ＝１０」のときはＶＳＹＮＣインターフェースによる表示動作となり、ＲＧＢインターフェース時のＶＳＹＮＣ信号のみと内蔵ブロックにより表示動作が行われる。なお、「ＤＭ＝１１」の設定は禁止される。
【００６５】
このように、インターフェースの切り換えをＲＡＭアクセス切り換えレジスタと表示動作切り換えレジスタとの２つのレジスタ（ＲＡＭレジスタ、ＤＭレジスタ）を用いて独立に制御する。表３に纏めて表記したように、２つのレジスタの設定状態で表示動作を切り換えることで種々の表示モードで動作可能となる。なお、表３では、「ＤＭの設定状態」を（ＤＭ１−０＝００）のように表記してある。
【００６６】
図１１はシステム・インターフェースとアプリケーション・インターフェースを備えて内蔵メモリによるデータ転送を行う液晶コントローラ・ドライバの実施例の構成とその動作の説明図である。また、図１２は図１１の液晶コントローラ・ドライバによる静止画表示の様子を説明する模式図である。本実施例では、静止画データ等を入力するシステム・インターフェース（ベースバンド・インターフェース）４１、動画インターフェースであるアプリケーション・インターフェース４２は共に、そのデータは表示メモリである内蔵ＲＡＭメモリ（表示メモリＭ）６３に格納される。
【００６７】
垂直同期信号ＶＳＹＮＣは表示動作の画面先頭を示すタイミング信号、水平同期信号ＨＳＹＮＣは表示動作のライン周期を示すタイミング信号、ドットクロックＤＯＴＣＬＫは画素単位のクロックで動画インターフェースすなわちアプリケーション・インターフェース（ＡＰＰ）４２による表示動作の基準クロックとなる。また、このドットクロックＤＯＴＣＬＫは表示メモリ（Ｍ）６３の書き込み信号ともなる。アプリケーション・プロセッサ４２はこのドットクロックＤＯＴＣＬＫに同期して画像データを転送する。なお、イネーブル信号ＥＮＡＢＬＥは、各画素データが有効であることを示す信号である。このイネーブル信号ＥＮＡＢＬＥが有効のときのみ転送データが表示メモリ（Ｍ）６３に書き込まれる。
【００６８】
すなわち、図１２に示したように、画面のＲＡＭデータ表示エリア（静止画表示領域）ＳＳＤＡの内のイネーブル信号ＥＮＡＢＬＥが有効とされた領域である動画表示領域ＭＰＤＡに動画表示データＰＤ１７−０が表示される。なお、画面の上下にはバックポーチ期間（ＢＰ３−０）とフロントポーチ期間（ＦＰ３−０）が設けてあり、その間に表示期間（ＮＬ４−０）が設けられている。
【００６９】
図１３はシステム・インターフェースとアプリケーション・インターフェースの切り換え動作を表示画面の状態で示した説明図である。システム・インターフェースの動作で静止画ＦＳが表示され、アプリケーション・インターフェースの動作で動画ＭＰ１，ＭＰ２，・・・ＭＰ１０，・・・ＭＰＮが表示される様子を示している。携帯電話機では、動画表示を行う時間は表示を行う時間からすると少ないはずである。このため、大多数を占める静止画表示時は「システム・インターフェース＋内部クロックによる表示」により低消費電力での動作となる。
【００７０】
そして、動画表示を行う際のみ、前記したように各レジスタ（ＲＭ、ＤＭ）を切り換えてアプリケーション・インターフェース（動画インターフェース）を有効にする。これにより、データの転送電力を使用するインターフェースの使用期間を最小限にし、システム全体での電力消費の低減化を図ることができる。なお、レジスタの設定を含め、本システムのインストラクション設定はシステム・インターフェースのみから可能としている。しかし、別経由でのインストラクション設定を行うようにしてもよい。
【実施例２】
【００７１】
図１４は本発明の実施例２の説明図であり、動画バッファリング動作を実行する回路構成を説明するためのブロック図である。前記図５と図６で説明した画像表示システムでは、動画表示時（アプリケーション・インターフェースの使用時）は表示データをラインメモリに逐次格納して表示が行われる。そのため、表示データを常時転送し続ける必要がある。本実施例では、動画インターフェース（アプリケーション・インターフェース（ＡＰＰ）４２）の使用時も表示データを全てＲＡＭメモリ（Ｍ）６３に格納し、格納された表示データを、動画インターフェース（６３）により入力する同期信号（ＶＳＹＮＣ，ＨＳＹＮＣ，ＤＯＴＣＬＫ，ＥＮＡＢＬＥ）に従って読み出して液晶パネルに出力し、これを表示する。内蔵のＲＡＭメモリ（Ｍ）６３へのアクセス切り換えをアクセスモードレジスタ（ＲＭレジスタ）６０５で行う。
【００７２】
図１５は図１４の回路構成による動画バッファリング動作における動画データの転送の様子を説明する説明する模式図である。前記図５で説明したようなラインメモリのみを用いる動画表示では、動画データを常時転送しなければならない。現状の携帯電話機のシステムでは、動画表示時の１秒間のコマ（フレーム）数は１０〜１５である。このため、１秒間の表示フレーム数を６０フレームとすると画面更新は４フレームに一回行われることになる。すなわち、４フレーム期間は同じ画面を表示している。
【００７３】
現状の携帯電話機での動画を図５、図６で説明した構成で行うと、４フレームの同一画面表示期間にわたってデータ転送を行なわなければならないため、データ転送により消費電力が増加する。本実施例では、動画データを全て内蔵のＲＡＭメモリに格納する動画バッファリングを行うようにしたため、画面の更新時のみデータ転送を行い、内蔵のメモリの表示データを更新することになる。その後の同一画面の表示期間は、システム側からのデータ転送を行わずにメモリに格納された表示データを読み出して表示する。これにより、動画データの転送回数が、上記例の動画１５フレーム／秒、フレーム周波数６０Ｈｚにおいて、従来に比較して１／４に削減される。
【００７４】
本発明は、上記説明したような画面のＲＡＭデータ表示エリア（静止画表示領域）ＳＳＤＡの内に動画表示領域ＭＰＤＡをはめ込む際の動画データ表示領域の選択した領域のみに当該動画データを転送することもできる。図１６は本発明による動画転送を実現する回路構成の一実施例を説明するブロック図である。また、図１７は図１６の液晶コントローラ・ドライバによる選択領域のみへの静止画表示の様子を説明する模式図である。
【００７５】
動画バッファリングを用いない場合、液晶パネルの一部分を使用して動画表示を行う際に動画表示領域ＭＰＤＡ以外の静止画表示領域ＳＳＤＡも含めて動画インターフェースから表示データを常時転送する必要があった。このため、データ転送数が増し、消費電力が増加する。本実施例の選択領域転送方式では、動画インターフェースから転送する表示データは、動画表示領域ＭＰＤＡの表示データのみを転送可能である。
【００７６】
選択領域転送方式では、事前に表示メモリへ静止画データを書き込んで置き、ＥＮＡＢＬＥ信号にて指示された表示メモリの部分にのみ動画インターフェースから表示データを書き込む。これにより、表示メモリ上で静止画と動画が合成され、表示動作時に同時に読み出されて液晶パネル１３に表示がなされる。このように、本実施例によれば、選択的に動画表示領域を指定することができ、動画領域分に相当する最小限のデータ転送で動画表示が可能となり、データ転送時の消費電力を低減することができる。なお、以上は携帯電話機の表示装置に限るものではなく、パソコンやディスプレイモニターなどの大サイズの表示装置についても同様に適用できる。
【００７７】
図１８は本発明の効果を説明するための前記各データ転送方式の動画データ転送数の比較説明図である。なお、図１８は、液晶パネルサイズが１７６×２４０ドット、動画サイズがＱＣＩＦサイズ（１４４×１７６ドット）、動画コマ数が１５フレーム／秒（ｆｐｓ）、フレーム周波数が６０Ｈｚの液晶表示装置で比較したものである。図１８から分かるように、（ａ）動画インターフェースのみの場合（内蔵メモリ無し）では１７６×２４０×６０フレーム＝２．５Ｍ回転送／秒、（ｂ）動画バッファリング方式では１７６×２４０×１５フレーム＝６３３ｋ回転送／秒、（ｃ）動画バッファリング方式＋選択動画領域転送方式では１４４×１７６×１５フレーム＝３８０ｋ回転送／秒となる。
【００７８】
したがって、データ転送量は、（ｂ）動画バッファリング方式は（ａ）動画インターフェースのみの場合に対して約２５％の低減、（ｃ）動画バッファリング方式＋選択動画領域転送方式は（ａ）動画インターフェースのみの場合に対して約１５％の低減が可能となる。
【実施例３】
【００７９】
図１９は本発明の実施例３の説明図であり、動画表示中の静止画領域の表示書き換え方式を説明する模式図である。図１０で具体的に説明したように、本発明の液晶コントローラ・ドライバは静止画インターフェースと動画インターフェースの切り換えをレジスタで行い、また、図１４以降で説明したような動画バッファリングが可能であることから、動画表示中の静止画領域の表示書き換えを行うこともできる。
【００８０】
図１９に示したように、表示画面に動画を表示しているときにも、携帯電話機におけるようなアイコンマーク（時計、電波状況）等を更新する必要がある。ここでは、画面の静止画表示領域にメール着信表示ＳＩＳを表示させる場合を例として示す。動画バッファリング方式による表示データの書き換えは、画面更新時となる。この他の期間は表示動作のみを行う。前記したように、静止画表示モードと動画表示モードはレジスタ（表示動作切り換えレジスタ（ＤＭ）、ＲＡＭアクセス切り換えレジスタ（ＲＭ））で行う。さらに、この切り換えは、表示動作とメモリへのアクセスのそれぞれを独立して切り換えが可能である。
【００８１】
このため、本実施例では、図１９の動作波形に示したように、動画表示の画面更新時以外の期間に、ＲＡＭアクセスのみＲＡＭアクセス切り換えレジスタ（ＲＭ）を「＝０」としてシステム・インターフェースに切り換え、静止画表示領域の表示データを更新する。この静止画表示領域の更新期間ＴＳが終了した時点で当該ＲＡＭアクセス切り換えレジスタ（ＲＭ）を「＝１」とする。この静止画表示領域の更新期間ＴＳには、表示動作切り換えレジスタ（ＤＭ）を「＝１」として動画インターフェースから表示を継続する。これにより、動画表示中においても静止画表示領域の更新が可能となり、より柔軟な表示形態を実現できる。
【００８２】
図２０は本発明の実施例４の説明図であり、表２及び表３のＶＳＹＮＣインターフェースを採用した場合の液晶コントローラ・ドライバとその周辺回路の構成例を説明するブロック図である。そして、メモリ（Ｍ）の書き込みを制御するライトアドレス生成回路（ＳＡＧ）は、システム・インターフェース７から制御し、メモリ（Ｍ）の読み出しを制御する表示アドレス生成回路（ＤＡＧ）のアドレスの生成タイミングをアプリケーション・プロセッサ４２から垂直同期信号ＶＳＹＮＣで制御するようにした。
【００８３】
この場合、表示アドレス生成回路（ＤＡＧ）は、ＶＳＹＮＣアクティブレベルでリセットされ、内蔵クロック回路ＣＬＫから発生されたクロック信号を計数するカウンタを有し、このカウンタの出力が表示アドレスＤＡとして利用される。この構成の場合、従来システムをほとんど変更することなく、動画データを表示することが可能となる。尚、システム・インターフェース７側からの動画データの書き込み速度は、内蔵クロック発生回路ＣＬＫからのクロック信号に基づく表示動作よりも十分高速に行われる必要性がある。他の構成と動作は図３で説明したものと同様である。
【００８４】
本実施例の構成において、表示メモリ（Ｍ）に対してアプリケーション・プロセッサ４２からの垂直同期信号ＶＳＹＮＣで書き込まれた表示データの読み出しの開始時点を制御することにより、画像表示を画面の走査タイミングに同期させることができ、画面の途中から画像更新がなされることはない。したがって、画面更新中での画面のチラツキは発生しない。
【００８５】
なお、以上、本発明を実施例により説明したが、本発明は上記実施例の構成に限定されるものではなく、本発明の技術思想を逸脱することなく、種々の変形が可能であることは言うまでもない。
【図面の簡単な説明】
【００８６】
【図１】本発明の実施例１の全体構成の説明図である。
【図２】本発明の表示駆動制御装置の実施例１の構成を用いた携帯電話機の表示画面における動画像の画面更新の様子を説明する模式図である。
【図３】本発明による液晶コントローラ・ドライバの回路構成とその関連回路を説明するブロック図である。
【図４】本発明の表示駆動制御装置の実施例１の構成を用いた携帯電話機の表示画面における動画像の画面更新の様子を動画インターフェースでの表示動作として説明する模式図である。
【図５】本発明の実施例の効果を比較して説明するための動画インターフェースと内蔵メモリを有しない液晶コントローラ・ドライバの構成とその動作の説明図である。
【図６】図５の液晶コントローラ・ドライバによる静止画表示の様子を説明する模式図である。
【図７】本発明の実施例の効果を比較して説明するためのシステム・インターフェースと内蔵メモリによるデータ転送を行う液晶コントローラ・ドライバの構成とその動作の説明図である。
【図８】図７の液晶コントローラ・ドライバによる静止画表示の様子を説明する模式図である。
【図９】本発明の構成を図７の構成および図５の構成と比較して示すメリットとデメリットの説明図である。
【図１０】本発明の液晶コントローラ・ドライバを具体化したドライバチップの回路構成の説明図である。
【図１１】システム・インターフェースとアプリケーション・インターフェースを備えて内蔵メモリによるデータ転送を行う液晶コントローラ・ドライバの実施例の構成とその動作の説明図である。
【図１２】図１１の液晶コントローラ・ドライバによる静止画表示の様子を説明する模式図である。
【図１３】システム・インターフェースとアプリケーション・インターフェースの切り換え動作を表示画面の状態で示した説明図である。
【図１４】本発明の実施例２の説明図である。
【図１５】図１４の回路構成による動画バッファリング動作における動画データの転送の様子を説明する説明する模式図である。
【図１６】本発明による動画転送を実現する回路構成の一実施例を説明するブロック図である。
【図１７】図１６の液晶コントローラ・ドライバによる選択領域のみへの静止画表示の様子を説明する模式図である。
【図１８】本発明の効果を説明するための前記各データ転送方式の動画データ転送数の比較説明図である。
【図１９】本発明の実施例３の説明図である。
【図２０】本発明のさらに実施例４の説明図である。
【図２１】本発明前に本発明者によって検討された表示駆動制御装置の一例である動画対応のインターフェースを持たない携帯電話機の駆動回路装置のシステム構成の一例を説明するブロック図である。
【図２２】図２１に示したシステム構成での動画像表示時の画面更新の動作例を模式的に示す説明図である。
【図２３】図２１に示したシステム構成での液晶コントローラ・ドライバとその周辺回路の構成例を説明するブロック図である。
【図２４】図２３に示したシステム構成での液晶コントローラ・ドライバを用いた携帯電話機の画面における動画像の画面更新の様子を説明する模式図である。
【符号の説明】
【００８７】
１・・・・駆動制御回路装置、２・・・・音声インターフェース（ＡＵＩ）３・・・・高周波インターフェース（ＨＦＩ）、４・・・・画像データ処理装置である画像プロセッサ、４１・・・・マイコンＭＰＵを有するベースバンド・プロセッサ、４１１・・・・デジタル・シグナル・プロセッサ（ＤＳＰ）、４１２・・・・ＡＳＩＣ、４２・・・・アプリケーション・プロセッサ（ＡＰＰ）、４２１・・・・動画対応プロセッサ（ＭＰＥＧ）、４２２・・・・液晶表示コントローラ（ＬＣＤＣ）、５・・・・画像表示メモリ、６・・・・表示駆動制御回路である液晶コントローラ・ドライバ（ＬＣＤ−ＣＤＲ）、７・・・・静止画・テキスト・システム・Ｉ／Ｏバス・インターフェース（ＳＳ／ＩＦ）、動画インターフェース（ＭＰ／ＩＦ）、９・・・・マイクロフォン（Ｍ／Ｃ）、１０・・・・スピーカ（Ｓ／Ｐ）、１１・・・・ビデオカメラ（Ｃ／Ｍ）、１２・・・・アンテナ（ＡＮＴ）、１３・・・・液晶パネル（液晶ディスプレイ：ＬＣＤ）、６２１・・・・表示動作切り換えレジスタ（ＤＭ）、６０５・・・・ＲＡＭアクセス切り換えレジスタ（ＲＭ）。
【特許請求の範囲】
【請求項１】
半導体チップに形成された表示駆動制御回路であって、
垂直同期信号が供給されるべき入力端子と、
インストラクション及び動画像データが供給されるべきデータ端子と、
前記データ端子とが結合されたインターフェースと、
前記インターフェース回路に結合され、表示パネルに表示されるべき画像データを格納するメモリと、
前記メモリに結合され、前記メモリから読み出された前記画像データにしたがって、前記表示パネルへ駆動信号を供給する駆動回路と、
前記動画像データの前記メモリへの書き込みのためのアドレスを前記メモリへ供給する第１アドレス生成回路と、
内部動作クロックを発生するクロック回路と、
前記クロック回路に結合され、前記画像データの前記メモリからの読み出しのためのアドレスを前記メモリへ供給する第２アドレス生成回路と、を有し、
前記第２アドレス生成回路は、前記垂直同期信号のアクティブレベルでリセットされることを特徴とする表示駆動制御回路。
【請求項２】
請求項１において、
前記第２アドレス生成回路は、前記クロック回路から発生されたクロック信号を計数し、かつ、前記垂直同期信号のアクティブレベルでリセットされるカウンタを有し、
前記カウンタの出力は、前記メモリへ供給されることを特徴とする表示駆動制御回路。
【請求項３】
請求項１または請求項２において、
上記メモリは、少なくとも１フレーム分の画像データ格納領域を有することを特徴とする表示駆動制御回路。
【請求項４】
請求項１または請求項２において、さらに、
前記メモリにおいて、前記動画像データが書き込まれる領域の先頭アドレスと最終アドレスとを指定するレジスタを有することを特徴とする表示駆動制御回路。
【請求項５】
請求項４において、
前記レジスタは、前記データ端子を介して前記インターフェースに供給された前記インストラクションによって設定されることを特徴とする表示駆動制御回路。
【請求項６】
半導体チップに形成された表示駆動制御回路であって、
垂直同期信号入力端子と、
データ端子と、
前記データ端子とが結合されたシステムインターフェースと、
前記システムインターフェース回路に結合され、前記データ端子へ供給された動画データが格納されるメモリと、
前記メモリに結合され、前記メモリから読み出された前記動画データにしたがって、前記表示パネルへ駆動信号を供給する駆動回路と、
前記動画データの前記メモリへの書き込みアドレスを生成する第１アドレス生成回路と、
前記動画データの前記メモリからの読み出しアドレスを生成する第２アドレス生成回路とを有し
前記メモリからの前記動画データの読み出しのタイミングを前記垂直同期信号入力端子から入力する垂直同期信号により制御することを特徴とする表示駆動制御回路。
【請求項７】
請求項６において、さらに、
内部動作クロックを発生するクロック回路を有し、
前記第２アドレス生成回路は、前記クロック回路から発生されたクロック信号を計数し、かつ、前記垂直同期信号のアクティブレベルでリセットされるカウンタを有し、
前記カウンタの出力は、前記メモリへ供給されることを特徴とする表示駆動制御回路。
【請求項８】
請求項６または請求項７において、
上記メモリは、少なくとも１フレーム分の画像データ格納領域を有することを特徴とする表示駆動制御回路。
【請求項９】
請求項６または請求項７において、さらに、
前記メモリにおいて、前記動画像データが書き込まれる領域の先頭アドレスと最終アドレスとを指定するレジスタを有することを特徴とする表示駆動制御回路。
【請求項１０】
請求項９において、
前記レジスタは、前記データ端子を介して前記システムインターフェースに供給された前記インストラクションによって設定されることを特徴とする表示駆動制御回路。
【請求項１１】
請求項１において、
前記インストラクション及び前記動画像データは、ベースバンドプロセッサから前記データ端子へ供給されることを特徴とする表示駆動制御回路。
【請求項１２】
請求項１１において、
前記垂直同期信号は、アップリケーションプロセッサから前記入力端子へ供給されることを特徴とする表示駆動制御回路。
【請求項１３】
請求項１において、さらに、
前記インターフェースに結合され、チップセレクト信号、レジスタセレクト信号及びライト信号が供給される外部端子を有することを特徴とする表示駆動制御回路。
【請求項１４】
請求項６において、
前記動画データは、ベースバンドプロセッサから前記データ端子へ供給されることを特徴とする表示駆動制御回路。
【請求項１５】
請求項１４において、
前記垂直同期信号は、アップリケーションプロセッサから前記垂直同期信号入力端子へ供給されることを特徴とする表示駆動制御回路。
【請求項１６】
請求項６において、さらに、
前記システムインターフェースには、チップセレクト信号、レジスタセレクト信号及びライト信号が供給される外部端子を有することを特徴とする表示駆動制御回路。
【請求項１】
半導体チップに形成された表示駆動制御回路であって、
垂直同期信号が供給されるべき入力端子と、
インストラクション及び動画像データが供給されるべきデータ端子と、
前記データ端子とが結合されたインターフェースと、
前記インターフェース回路に結合され、表示パネルに表示されるべき画像データを格納するメモリと、
前記メモリに結合され、前記メモリから読み出された前記画像データにしたがって、前記表示パネルへ駆動信号を供給する駆動回路と、
前記動画像データの前記メモリへの書き込みのためのアドレスを前記メモリへ供給する第１アドレス生成回路と、
内部動作クロックを発生するクロック回路と、
前記クロック回路に結合され、前記画像データの前記メモリからの読み出しのためのアドレスを前記メモリへ供給する第２アドレス生成回路と、を有し、
前記第２アドレス生成回路は、前記垂直同期信号のアクティブレベルでリセットされることを特徴とする表示駆動制御回路。
【請求項２】
請求項１において、
前記第２アドレス生成回路は、前記クロック回路から発生されたクロック信号を計数し、かつ、前記垂直同期信号のアクティブレベルでリセットされるカウンタを有し、
前記カウンタの出力は、前記メモリへ供給されることを特徴とする表示駆動制御回路。
【請求項３】
請求項１または請求項２において、
上記メモリは、少なくとも１フレーム分の画像データ格納領域を有することを特徴とする表示駆動制御回路。
【請求項４】
請求項１または請求項２において、さらに、
前記メモリにおいて、前記動画像データが書き込まれる領域の先頭アドレスと最終アドレスとを指定するレジスタを有することを特徴とする表示駆動制御回路。
【請求項５】
請求項４において、
前記レジスタは、前記データ端子を介して前記インターフェースに供給された前記インストラクションによって設定されることを特徴とする表示駆動制御回路。
【請求項６】
半導体チップに形成された表示駆動制御回路であって、
垂直同期信号入力端子と、
データ端子と、
前記データ端子とが結合されたシステムインターフェースと、
前記システムインターフェース回路に結合され、前記データ端子へ供給された動画データが格納されるメモリと、
前記メモリに結合され、前記メモリから読み出された前記動画データにしたがって、前記表示パネルへ駆動信号を供給する駆動回路と、
前記動画データの前記メモリへの書き込みアドレスを生成する第１アドレス生成回路と、
前記動画データの前記メモリからの読み出しアドレスを生成する第２アドレス生成回路とを有し
前記メモリからの前記動画データの読み出しのタイミングを前記垂直同期信号入力端子から入力する垂直同期信号により制御することを特徴とする表示駆動制御回路。
【請求項７】
請求項６において、さらに、
内部動作クロックを発生するクロック回路を有し、
前記第２アドレス生成回路は、前記クロック回路から発生されたクロック信号を計数し、かつ、前記垂直同期信号のアクティブレベルでリセットされるカウンタを有し、
前記カウンタの出力は、前記メモリへ供給されることを特徴とする表示駆動制御回路。
【請求項８】
請求項６または請求項７において、
上記メモリは、少なくとも１フレーム分の画像データ格納領域を有することを特徴とする表示駆動制御回路。
【請求項９】
請求項６または請求項７において、さらに、
前記メモリにおいて、前記動画像データが書き込まれる領域の先頭アドレスと最終アドレスとを指定するレジスタを有することを特徴とする表示駆動制御回路。
【請求項１０】
請求項９において、
前記レジスタは、前記データ端子を介して前記システムインターフェースに供給された前記インストラクションによって設定されることを特徴とする表示駆動制御回路。
【請求項１１】
請求項１において、
前記インストラクション及び前記動画像データは、ベースバンドプロセッサから前記データ端子へ供給されることを特徴とする表示駆動制御回路。
【請求項１２】
請求項１１において、
前記垂直同期信号は、アップリケーションプロセッサから前記入力端子へ供給されることを特徴とする表示駆動制御回路。
【請求項１３】
請求項１において、さらに、
前記インターフェースに結合され、チップセレクト信号、レジスタセレクト信号及びライト信号が供給される外部端子を有することを特徴とする表示駆動制御回路。
【請求項１４】
請求項６において、
前記動画データは、ベースバンドプロセッサから前記データ端子へ供給されることを特徴とする表示駆動制御回路。
【請求項１５】
請求項１４において、
前記垂直同期信号は、アップリケーションプロセッサから前記垂直同期信号入力端子へ供給されることを特徴とする表示駆動制御回路。
【請求項１６】
請求項６において、さらに、
前記システムインターフェースには、チップセレクト信号、レジスタセレクト信号及びライト信号が供給される外部端子を有することを特徴とする表示駆動制御回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２００７−２１３０９６（Ｐ２００７−２１３０９６Ａ）
【公開日】平成１９年８月２３日（２００７．８．２３）
【国際特許分類】
【出願番号】特願２００７−１２４１８６（Ｐ２００７−１２４１８６）
【出願日】平成１９年５月９日（２００７．５．９）
【分割の表示】特願２００６−２０６０２９（Ｐ２００６−２０６０２９）の分割
【原出願日】平成１４年１２月２６日（２００２．１２．２６）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１９年８月２３日（２００７．８．２３）
【国際特許分類】
【出願日】平成１９年５月９日（２００７．５．９）
【分割の表示】特願２００６−２０６０２９（Ｐ２００６−２０６０２９）の分割
【原出願日】平成１４年１２月２６日（２００２．１２．２６）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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