記憶回路
【課題】ＳＲＡＭの１セルあたりのトランジスタ数を低減し、さらに回路構成の自由度を広げた記憶回路を提供する。
【解決手段】２つのインバータを用いて互いの出力を互いの入力とするフリップフロップと、該フリップフロップとビット線との間で信号を伝達するトランスファートランジスタとを有するメモリセルに対して、データの書き込みと読み出しを行う記憶回路において、ｐ型の第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴからなり、第１のＭＯＳＦＥＴはソースがＶＤＤに接続され、このゲートに複数のメモリセルのトランスファートランジスタからの読み出し信号を共通に入力し、このドレインとビット線とを第２のＭＯＳＦＥＴを介して接続する読み出し回路を備え、データの読み出し時にビット線を予め所定の電圧にプリチャージしておき、第２のＭＯＳＦＥＴをＯＮとしたときのビット線の電圧上昇をセンスアンプで検出することによりデータを読み出す構成である。
【解決手段】２つのインバータを用いて互いの出力を互いの入力とするフリップフロップと、該フリップフロップとビット線との間で信号を伝達するトランスファートランジスタとを有するメモリセルに対して、データの書き込みと読み出しを行う記憶回路において、ｐ型の第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴからなり、第１のＭＯＳＦＥＴはソースがＶＤＤに接続され、このゲートに複数のメモリセルのトランスファートランジスタからの読み出し信号を共通に入力し、このドレインとビット線とを第２のＭＯＳＦＥＴを介して接続する読み出し回路を備え、データの読み出し時にビット線を予め所定の電圧にプリチャージしておき、第２のＭＯＳＦＥＴをＯＮとしたときのビット線の電圧上昇をセンスアンプで検出することによりデータを読み出す構成である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭの１セルあたりのトランジスタ数を低減し、さらに回路構成の自由度を広げた記憶回路に関する。
【背景技術】
【０００２】
図５は、従来のＳＲＡＭの回路構成を示す。
ＳＲＡＭは、２個のＣＭＯＳインバータ（Ｐ１とＮ１、Ｐ２とＮ２）の互いの出力を互いの入力に接続するフリップフロップＦＦをメモリセルとしている。この回路は、トランスファートランジスタＮ３，Ｎ４を有する。データ読み出し動作は、両方のビット線ＢＬ、ＢＬ Ｎの電位をＶＤＤにプリチャージし、Ｎ３，Ｎ４をＯＮした後、たとえば一方のビット線ＢＬ Ｎの電位が降下するが、これを図示しないセンスアンプにより検出するものである。
【０００３】
しかし、この回路では、微細化により読み出し時のノイズマージンが小さくなり、読み出しの誤動作が起きる問題があった。この問題を解決するために、２つのポートを持つＳＲＡＭ（２-port ＳＲＡＭ、デュアルポートＳＲＡＭ）を用いて読み出しを行う方法が提案された。２-port ＳＲＡＭの回路構成を図６に示す（非特許文献１）。
【０００４】
この回路は、読み出しのノイズマージンを大きくすることが非特許文献１において示されている。さらに２-port ＳＲＡＭの特徴の１つとして、読み出しビット線ＲＢＬは、ＶＤＤにプリチャージする必要はなく、ＶＤＤ／８であってもよい。このとき、トランスファートランジスタＮ２０とＮ２１の直列接続の両端は、ＶＤＤ／８とＧＮＤ電位となり、微細化を進めた場合の電流密度を小さくすることができ、エレクトロマイグレーションによる配線断線の問題を解決し得る利点もある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−０２６３７６号公報
【特許文献２】特開２００９−１８１６０４号公報
【非特許文献】
【０００６】
【非特許文献１】L.Chang et al., ”Stable SRAM Cell Design for the 32 nm Node and beyond,” IEEE Symposium on VLSI Technology Digest of Technical Papers, pp.128-129 (2005 年)
【非特許文献２】低電力ＬＳＩの技術白書 １ミリワットへ挑戦 日経ＢＰ社 1994年 p.175
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、図６に示す従来の２-port ＳＲＡＭの場合、１メモリセル８トランジスタ（８Ｔ）となり、図５に示す２つのポートを持たない通常のＳＲＡＭの６Ｔと比べてＬＳＩ面積が増大する問題点があった。
【０００８】
この課題を解決するための発明が、特許文献１，２に開示されている。ここに開示される回路の一例を図７に示す。
【０００９】
図７に示す回路では、２個のＣＭＯＳインバータ（Ｐ１とＮ１、Ｐ２とＮ２）の互いの出力を互いの入力に接続するフリップフロップＦＦと、ビット線ＢＬｉ，ＢＬｉ＿Ｎへ信号を伝達するトランスファートランジスタＮ３，Ｎ４によりメモリセルを構成し、ｎＭＯＳＦＥＴのＮ５〜Ｎ10を用いて、書き込みポートと読み出しポートを異なるメモリセル間で共有化する構成である。この回路は、書き込みポートと読み出しポートを対で配置している。そして読み出しを行う時に、一方（例えばＢＬ）がＧＮＤ、他方（例えばＢＬ Ｎ）がＧＮＤ電位を有するハイインピーダンスの状態であり、これからＧＮＤ電位をＧＮＤに固定したまま、ハイインピーダンスの状態をＶＤＤに昇圧する。
【００１０】
この動作を行うために、センスアンプＣが用いられる。センスアンプＣは、２つのインバータ（Ｐ41とＮ41、Ｐ42とＮ42）の互いの出力を互いの入力に接続するフリップフロップで構成される。その電源線を最初ＧＮＤとし、その後ＧＮＤからＶＤＤへと昇圧を行う。これによりＧＮＤ電位のハイインピーダンスのビット線をＶＤＤに昇圧できる。
【００１１】
しかし、このような従来回路は回路構成が限定されており、回路の設計自由度が少ないという問題点があった。
【００１２】
本発明は、ＳＲＡＭにおいて対となるビット線を共に所定の電圧にプリチャージする回路構成や、読み出しポートをｐＭＯＳとする回路構成などにより、回路構成の自由度を広げた記憶回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
第１の発明は、２つのインバータを用いて互いの出力を互いの入力とするフリップフロップと、該フリップフロップとビット線との間で信号を伝達するトランスファートランジスタとを有するメモリセルに対して、データの書き込みと読み出しを行う記憶回路において、ｎ型の第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴからなり、第１のＭＯＳＦＥＴはソースがＧＮＤに接続され、このゲートに複数のメモリセルのトランスファートランジスタからの読み出し信号を共通に入力し、このドレインとビット線とを第２のＭＯＳＦＥＴを介して接続する読み出し回路を備え、データの読み出し時にビット線を予め所定の電圧にプリチャージしておき、第２のＭＯＳＦＥＴをＯＮとしたときのビット線の電圧降下をセンスアンプで検出することによりデータを読み出す構成である。
【００１４】
第２の発明は、２つのインバータを用いて互いの出力を互いの入力とするフリップフロップと、該フリップフロップとビット線との間で信号を伝達するトランスファートランジスタとを有するメモリセルに対して、データの書き込みと読み出しを行う記憶回路において、ｐ型の第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴからなり、第１のＭＯＳＦＥＴはソースがＶＤＤに接続され、このゲートに複数のメモリセルのトランスファートランジスタからの読み出し信号を共通に入力し、このドレインとビット線とを第２のＭＯＳＦＥＴを介して接続する読み出し回路を備え、データの読み出し時にビット線を予め所定の電圧にプリチャージしておき、第２のＭＯＳＦＥＴをＯＮとしたときのビット線の電圧上昇をセンスアンプで検出することによりデータを読み出す構成である。
【００１５】
第２の発明の記憶回路において、読み出し回路は、対となるビット線のそれぞれのビット線に配置し、センスアンプは一方のビット線の電圧上昇を差動で検出し、データを読み出す構成である。また、読み出し回路は、対となるビット線の一方のビット線に配置し、センスアンプは一方のビット線の電圧上昇を単相で検出し、データを読み出す構成である。
【００１６】
また、第２の発明の記憶回路おいて、データの読み出し時に、対となるビット線の一方を電源電圧ＶＤＤでハイインピーダンス状態とし、他方をＶＤＤに接続し、センスアンプは、２つのインバータを用いて互いの出力を互いの入力とするフリップフロップを用い、該フリップフロップのＧＮＤ線を電源電圧ＶＤＤからＧＮＤへと低減させ、他方のビット線をＶＤＤとしたまま、ＶＤＤでハイインピーダンス状態の一方のビット線をＧＮＤ電位まで降下させ、これによりデータを読み出す構成としてもよい。
【発明の効果】
【００１７】
本発明の記憶回路は、書き込みポートと読み出しポートを異なるメモリセル間で共有化し、１セルメモリあたりのトランジスタ数を低減できる構成において、対となるビット線を共に所定の電圧にプリチャージする回路構成や、読み出しポートをｐＭＯＳとする回路構成などが可能となり、回路構成の自由度を広げることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の記憶回路の実施例１の構成例を示す図である。
【図２】本発明の記憶回路の実施例２の構成例を示す図である。
【図３】本発明の記憶回路の実施例３の構成例を示す図である。
【図４】本発明の記憶回路の実施例４の構成例を示す図である。
【図５】従来のＳＲＡＭの回路構成を示す図である。
【図６】２-port ＳＲＡＭの回路構成を示す図である。
【図７】従来の記憶回路の構成例を示す図である。
【発明を実施するための形態】
【実施例１】
【００１９】
図１は、本発明の記憶回路の実施例１の構成例を示す。
図１において、１つのメモリセルは、２つのインバータ（Ｐ１とＮ１、Ｐ２とＮ２）の互いの出力を互いの入力に接続するフリップフロップＦＦと、ビット線ＢＬｉ，ＢＬｉ＿Ｎへ信号を伝達するトランスファートランジスタＮ３，Ｎ４を有する。メモリセルからの読み出し信号は、ソース接地したｎＭＯＳＦＥＴのＮ６，Ｎ10のゲートに入力し、このＮ６のドレインとビット線ＢＬ＿ＮとをｎＭＯＳＦＥＴのＮ７を介して接続した回路、およびＮ10のドレインとビット線ＢＬとをｎＭＯＳＦＥＴのＮ９を介して接続した回路を、複数のメモリセル行Line１〜LineＮに対して共有する構成である。
【００２０】
本実施例の特徴は、ビット線ＢＬ，ＢＬ＿Ｎを所定の電圧ＶP1に接続し、ビット線ＢＬ，ＢＬ＿Ｎを所定の電圧ＶP1にプリチャージした後に、ビット線ＢＬ，ＢＬ＿Ｎの信号を図７におけるセンスアンプＣと異なるセンスアンプＡにより読み出す構成にある。
【００２１】
書き込み動作および読み出し動作は次のとおりである。
書き込み時は従来構成と同じであり、ワード線ＲＷＬはＬｏｗとし、ワード線ＷＬおよびＷＷＬはＨｉｇｈとする。これによりビット線ＢＬとＢＬ＿Ｎがメモリセル内のフリップフロップＦＦと接続される。ビット線の一方にＶＤＤ、他方にＧＮＤ電位に近い信号を入力することにより書き込みを行うことができる。
【００２２】
一方、読み出し時には、ＷＷＬをＬｏｗ、ＲＷＬをＨｉｇｈとし、ＷＬをＨｉｇｈとする。これによりＮ４を伝わる信号がＨｉｇｈ、Ｎ３を伝わる信号がＬｏｗの時に、Ｎ６，Ｎ10の入力がＨｉｇｈおよびＬｏｗとなるために、Ｎ６，Ｎ10がＯＮおよびＯＦＦとなる。また、Ｎ７，Ｎ９はＲＷＬがＨｉｇｈなのでＯＮとなり、よってＢＬ＿ＮはＧＮＤに接地され、ＢＬはＧＮＤに接地されない。ビット線をある電圧ＶP1に事前にプリチャージした場合に、ＢＬ＿Ｎの電位のみが降下する。
【００２３】
この状態をセンスアンプＡを用いて検出する。センスアンプＡの一例を図１に示す（非特許文献２）。
【００２４】
センスアンプＡは、図７に示すセンスアンプＣのフリップフロップとビット線ＢＬ，ＢＬ＿Ｎとの間にｐＭＯＳＦＥＴを接続し、フリップフロップとＧＮＤとの間にｎＭＯＳＦＥＴを接続する。ｐＭＯＳＦＥＴ，ｎＭＯＳＦＥＴのゲートにEnable信号ＥＮが入力され、ＥＮがＬｏｗのときにＢＬ，ＢＬ＿Ｎとフリップフロップが接続され、ＢＬ，ＢＬ＿Ｎからデータを取り込む。また、フリップフロップのＧＮＤ側のｎＭＯＳＦＥＴがＯＦＦとなり、フリップフロップが休止している。
【００２５】
ＥＮがＨｉｇｈになると、ＢＬ，ＢＬ＿Ｎとフリップフロップが電気的に切断されるが、フリップフロップのＧＮＤ側のｎＭＯＳＦＥＴがＯＮとなり、フリップフロップがアクティブとなり、フリップフロップの状態を記憶する。この動作によりＢＬ，ＢＬ＿Ｎをセンスすることができる。
【００２６】
プリチャージ電圧ＶP1はＶＤＤである必要はなく、ＶＤＤ／２，ＶＤＤ／４またはＶＤＤ／８であってもよく、電圧の降下が確認できるならばよい。ＶＤＤ／８の場合、電圧が１／８倍となり、エレクトロマイグレーションの問題が解決できる。
【００２７】
この方法により、１メモリセルのトランジスタ数が低減できる。今、分割したビット線ＢＬｉに、８行のメモリセル行が接続されている場合を考える。この時、Line１からLine８が接続される。この場合に１メモリセルの平均トランジスタ数は、（６×８＋６）／８＝6.75個となる。従来の８Ｔ−ＳＲＡＭは（８×８＋２）／８＝8.25個であるから、従来回路の6.75／8.25＝82％となる。ここでは、Ｎ５，Ｎ８はビット線を分割するのに必要なトランジスタとして考えて、従来の８Ｔ−ＳＲＡＭの計算の中に含めている。
【００２８】
また、16行のメモリセル行が接続されている場合に１メモリセルの平均トランジスタ数は、（６×16＋６）／16＝6.375 個となる。この場合、従来の８Ｔ−ＳＲＡＭは（８×16＋２）／16＝8.125 個である。よって、従来回路の 6.375／8.125 ＝78％となる。
【００２９】
２-port ＳＲＡＭではない、６ＴのＳＲＡＭと比較した場合、Ｎ５，Ｎ８をビット線を分割するのに必要なトランジスタとして計算すると、16行が接続されている場合に（６×16＋２）／16＝6.125 となる。よって、面積の増大は 6.375／6.125 ＝1.04となり、４％でよいことになる。
【００３０】
なお、実施例１は、フリップフロップＦＦから外部のビット線に接続するトランスファートランジスタは１ポートであり、通常のシングルポートＳＲＡＭである。
【実施例２】
【００３１】
図２は、本発明の記憶回路の実施例２の構成例を示す。
本実施例は、実施例１の構成において、読み出しポートのＮ６，Ｎ７，Ｎ９，Ｎ10をｐＭＯＳＦＥＴのＰ６，Ｐ７，Ｐ９，Ｐ10とした回路である。また、ビット線をプリチャージする電圧をＶP2とする。
【００３２】
読み出し時にビット線は、例えばＰ６の入力がＬｏｗ、Ｐ10の入力がＨｉｇｈとすると、ＢＬ＿ＮがＶＤＤに接続され、ＢＬがハイインピーダンス状態となる。ビット線をＶＤＤよりも低いある電圧ＶP2に事前にプリチャージしておくと、ＢＬ＿ＮはＶP2からＶＤＤに充電され、ＢＬはＶP2の電位を保つ。この状態を図１と同様にセンスアンプＡで検出する。
【実施例３】
【００３３】
図３は、本発明の記憶回路の実施例３の構成例を示す。
本実施例は、実施例２の構成において、対としている読み出しポートおよび書き込みポートを片側のビット線のみに配置した回路である。ビット線ＢＬ＿ＮをＶＤＤよりも低いある電圧ＶP2に事前にプリチャージしておき、ＢＬ＿Ｎの電位がＶp2からＶＤＤに充電されているか、あるいはＶp2の電位を保っているかを検出する。
【実施例４】
【００３４】
図４は、本発明の記憶回路の実施例４の構成例を示す。
本実施例は、実施例２の構成において、センスアンプＡの代わりにセンスアンプＢを接続した回路である。なお、ビット線をプリチャージする電圧をＶＤＤとする。センスアンプＢは、図７に示す従来のセンスアンプＣと同様にフリップフロップのみの構成であるが、ＧＮＤ線を制御することを特徴とする。すなわち、最初、ＧＮＤ線をＶＤＤ電位としておき、その後ＶＤＤから緩やかに電位を低減させ、例えばＧＮＤレベルまで電位を低減させる。
【００３５】
読み出し動作は次のとおりである。まず、ビット線ＢＬ，ＢＬ＿ＮをＶＤＤに事前にプリチャージする。その後、ＷＬ，ＲＷＬをＯＮする。Ｎ４を伝わる信号がＬｏｗでＰ６がＯＮ、Ｎ３を伝わる信号がＨｉｇｈでＰ10がＯＦＦの場合には、ＢＬ＿ＮはＶＤＤに接続され、またＢＬはＶＤＤの電位を保つものの、ハイインピーダンス状態となる。このとき、センスアンプＢを用いて、ＢＬ＿ＮをＶＤＤに保ちつつ、ＢＬの電位をＶＤＤから緩やかに降下させる。ＢＬの電位を降下させていき、たとえばＧＮＤ電位まで降下させる。このように、センスアンプＢにより、ＢＬとＢＬ＿Ｎの状態を確実に、一方がＶＤＤ他方が例えばＧＮＤとすることが可能となる。
【００３６】
以上説明した実施例１〜実施例４によれば、ＳＲＡＭにおいて読み出し回路を共有化して１メモリセルあたりのトランジスタ数を低減し、さらにＳＲＡＭにおいて対となるビット線を所定の電圧にプリチャージする回路構成を実現したり、あるいは、読み出しポートをｐＭＯＳにより構成することにより、回路構成の自由度を広げることができる。
【００３７】
また、実施例１〜実施例４ではシングルポートＳＲＡＭを例に説明したが、特許文献２の図１，２のような２-port ＳＲＡＭ（デュアルポートＳＲＡＭ）にも適用できることは明らかである。
【符号の説明】
【００３８】
Ａ，Ｂ，Ｃ センスアンプ
Ｐ１，Ｐ２，Ｐ６，Ｐ７，Ｐ９，Ｐ10 ｐＭＯＳＦＥＴ
Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８，Ｎ９，Ｎ10 ｎＭＯＳＦＥＴ
ＢＬ，ＢＬ Ｎ ビット線
ＷＬ ワード線
ＦＦ フリップフロップ
【技術分野】
【０００１】
本発明は、ＳＲＡＭの１セルあたりのトランジスタ数を低減し、さらに回路構成の自由度を広げた記憶回路に関する。
【背景技術】
【０００２】
図５は、従来のＳＲＡＭの回路構成を示す。
ＳＲＡＭは、２個のＣＭＯＳインバータ（Ｐ１とＮ１、Ｐ２とＮ２）の互いの出力を互いの入力に接続するフリップフロップＦＦをメモリセルとしている。この回路は、トランスファートランジスタＮ３，Ｎ４を有する。データ読み出し動作は、両方のビット線ＢＬ、ＢＬ Ｎの電位をＶＤＤにプリチャージし、Ｎ３，Ｎ４をＯＮした後、たとえば一方のビット線ＢＬ Ｎの電位が降下するが、これを図示しないセンスアンプにより検出するものである。
【０００３】
しかし、この回路では、微細化により読み出し時のノイズマージンが小さくなり、読み出しの誤動作が起きる問題があった。この問題を解決するために、２つのポートを持つＳＲＡＭ（２-port ＳＲＡＭ、デュアルポートＳＲＡＭ）を用いて読み出しを行う方法が提案された。２-port ＳＲＡＭの回路構成を図６に示す（非特許文献１）。
【０００４】
この回路は、読み出しのノイズマージンを大きくすることが非特許文献１において示されている。さらに２-port ＳＲＡＭの特徴の１つとして、読み出しビット線ＲＢＬは、ＶＤＤにプリチャージする必要はなく、ＶＤＤ／８であってもよい。このとき、トランスファートランジスタＮ２０とＮ２１の直列接続の両端は、ＶＤＤ／８とＧＮＤ電位となり、微細化を進めた場合の電流密度を小さくすることができ、エレクトロマイグレーションによる配線断線の問題を解決し得る利点もある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−０２６３７６号公報
【特許文献２】特開２００９−１８１６０４号公報
【非特許文献】
【０００６】
【非特許文献１】L.Chang et al., ”Stable SRAM Cell Design for the 32 nm Node and beyond,” IEEE Symposium on VLSI Technology Digest of Technical Papers, pp.128-129 (2005 年)
【非特許文献２】低電力ＬＳＩの技術白書 １ミリワットへ挑戦 日経ＢＰ社 1994年 p.175
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、図６に示す従来の２-port ＳＲＡＭの場合、１メモリセル８トランジスタ（８Ｔ）となり、図５に示す２つのポートを持たない通常のＳＲＡＭの６Ｔと比べてＬＳＩ面積が増大する問題点があった。
【０００８】
この課題を解決するための発明が、特許文献１，２に開示されている。ここに開示される回路の一例を図７に示す。
【０００９】
図７に示す回路では、２個のＣＭＯＳインバータ（Ｐ１とＮ１、Ｐ２とＮ２）の互いの出力を互いの入力に接続するフリップフロップＦＦと、ビット線ＢＬｉ，ＢＬｉ＿Ｎへ信号を伝達するトランスファートランジスタＮ３，Ｎ４によりメモリセルを構成し、ｎＭＯＳＦＥＴのＮ５〜Ｎ10を用いて、書き込みポートと読み出しポートを異なるメモリセル間で共有化する構成である。この回路は、書き込みポートと読み出しポートを対で配置している。そして読み出しを行う時に、一方（例えばＢＬ）がＧＮＤ、他方（例えばＢＬ Ｎ）がＧＮＤ電位を有するハイインピーダンスの状態であり、これからＧＮＤ電位をＧＮＤに固定したまま、ハイインピーダンスの状態をＶＤＤに昇圧する。
【００１０】
この動作を行うために、センスアンプＣが用いられる。センスアンプＣは、２つのインバータ（Ｐ41とＮ41、Ｐ42とＮ42）の互いの出力を互いの入力に接続するフリップフロップで構成される。その電源線を最初ＧＮＤとし、その後ＧＮＤからＶＤＤへと昇圧を行う。これによりＧＮＤ電位のハイインピーダンスのビット線をＶＤＤに昇圧できる。
【００１１】
しかし、このような従来回路は回路構成が限定されており、回路の設計自由度が少ないという問題点があった。
【００１２】
本発明は、ＳＲＡＭにおいて対となるビット線を共に所定の電圧にプリチャージする回路構成や、読み出しポートをｐＭＯＳとする回路構成などにより、回路構成の自由度を広げた記憶回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
第１の発明は、２つのインバータを用いて互いの出力を互いの入力とするフリップフロップと、該フリップフロップとビット線との間で信号を伝達するトランスファートランジスタとを有するメモリセルに対して、データの書き込みと読み出しを行う記憶回路において、ｎ型の第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴからなり、第１のＭＯＳＦＥＴはソースがＧＮＤに接続され、このゲートに複数のメモリセルのトランスファートランジスタからの読み出し信号を共通に入力し、このドレインとビット線とを第２のＭＯＳＦＥＴを介して接続する読み出し回路を備え、データの読み出し時にビット線を予め所定の電圧にプリチャージしておき、第２のＭＯＳＦＥＴをＯＮとしたときのビット線の電圧降下をセンスアンプで検出することによりデータを読み出す構成である。
【００１４】
第２の発明は、２つのインバータを用いて互いの出力を互いの入力とするフリップフロップと、該フリップフロップとビット線との間で信号を伝達するトランスファートランジスタとを有するメモリセルに対して、データの書き込みと読み出しを行う記憶回路において、ｐ型の第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴからなり、第１のＭＯＳＦＥＴはソースがＶＤＤに接続され、このゲートに複数のメモリセルのトランスファートランジスタからの読み出し信号を共通に入力し、このドレインとビット線とを第２のＭＯＳＦＥＴを介して接続する読み出し回路を備え、データの読み出し時にビット線を予め所定の電圧にプリチャージしておき、第２のＭＯＳＦＥＴをＯＮとしたときのビット線の電圧上昇をセンスアンプで検出することによりデータを読み出す構成である。
【００１５】
第２の発明の記憶回路において、読み出し回路は、対となるビット線のそれぞれのビット線に配置し、センスアンプは一方のビット線の電圧上昇を差動で検出し、データを読み出す構成である。また、読み出し回路は、対となるビット線の一方のビット線に配置し、センスアンプは一方のビット線の電圧上昇を単相で検出し、データを読み出す構成である。
【００１６】
また、第２の発明の記憶回路おいて、データの読み出し時に、対となるビット線の一方を電源電圧ＶＤＤでハイインピーダンス状態とし、他方をＶＤＤに接続し、センスアンプは、２つのインバータを用いて互いの出力を互いの入力とするフリップフロップを用い、該フリップフロップのＧＮＤ線を電源電圧ＶＤＤからＧＮＤへと低減させ、他方のビット線をＶＤＤとしたまま、ＶＤＤでハイインピーダンス状態の一方のビット線をＧＮＤ電位まで降下させ、これによりデータを読み出す構成としてもよい。
【発明の効果】
【００１７】
本発明の記憶回路は、書き込みポートと読み出しポートを異なるメモリセル間で共有化し、１セルメモリあたりのトランジスタ数を低減できる構成において、対となるビット線を共に所定の電圧にプリチャージする回路構成や、読み出しポートをｐＭＯＳとする回路構成などが可能となり、回路構成の自由度を広げることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の記憶回路の実施例１の構成例を示す図である。
【図２】本発明の記憶回路の実施例２の構成例を示す図である。
【図３】本発明の記憶回路の実施例３の構成例を示す図である。
【図４】本発明の記憶回路の実施例４の構成例を示す図である。
【図５】従来のＳＲＡＭの回路構成を示す図である。
【図６】２-port ＳＲＡＭの回路構成を示す図である。
【図７】従来の記憶回路の構成例を示す図である。
【発明を実施するための形態】
【実施例１】
【００１９】
図１は、本発明の記憶回路の実施例１の構成例を示す。
図１において、１つのメモリセルは、２つのインバータ（Ｐ１とＮ１、Ｐ２とＮ２）の互いの出力を互いの入力に接続するフリップフロップＦＦと、ビット線ＢＬｉ，ＢＬｉ＿Ｎへ信号を伝達するトランスファートランジスタＮ３，Ｎ４を有する。メモリセルからの読み出し信号は、ソース接地したｎＭＯＳＦＥＴのＮ６，Ｎ10のゲートに入力し、このＮ６のドレインとビット線ＢＬ＿ＮとをｎＭＯＳＦＥＴのＮ７を介して接続した回路、およびＮ10のドレインとビット線ＢＬとをｎＭＯＳＦＥＴのＮ９を介して接続した回路を、複数のメモリセル行Line１〜LineＮに対して共有する構成である。
【００２０】
本実施例の特徴は、ビット線ＢＬ，ＢＬ＿Ｎを所定の電圧ＶP1に接続し、ビット線ＢＬ，ＢＬ＿Ｎを所定の電圧ＶP1にプリチャージした後に、ビット線ＢＬ，ＢＬ＿Ｎの信号を図７におけるセンスアンプＣと異なるセンスアンプＡにより読み出す構成にある。
【００２１】
書き込み動作および読み出し動作は次のとおりである。
書き込み時は従来構成と同じであり、ワード線ＲＷＬはＬｏｗとし、ワード線ＷＬおよびＷＷＬはＨｉｇｈとする。これによりビット線ＢＬとＢＬ＿Ｎがメモリセル内のフリップフロップＦＦと接続される。ビット線の一方にＶＤＤ、他方にＧＮＤ電位に近い信号を入力することにより書き込みを行うことができる。
【００２２】
一方、読み出し時には、ＷＷＬをＬｏｗ、ＲＷＬをＨｉｇｈとし、ＷＬをＨｉｇｈとする。これによりＮ４を伝わる信号がＨｉｇｈ、Ｎ３を伝わる信号がＬｏｗの時に、Ｎ６，Ｎ10の入力がＨｉｇｈおよびＬｏｗとなるために、Ｎ６，Ｎ10がＯＮおよびＯＦＦとなる。また、Ｎ７，Ｎ９はＲＷＬがＨｉｇｈなのでＯＮとなり、よってＢＬ＿ＮはＧＮＤに接地され、ＢＬはＧＮＤに接地されない。ビット線をある電圧ＶP1に事前にプリチャージした場合に、ＢＬ＿Ｎの電位のみが降下する。
【００２３】
この状態をセンスアンプＡを用いて検出する。センスアンプＡの一例を図１に示す（非特許文献２）。
【００２４】
センスアンプＡは、図７に示すセンスアンプＣのフリップフロップとビット線ＢＬ，ＢＬ＿Ｎとの間にｐＭＯＳＦＥＴを接続し、フリップフロップとＧＮＤとの間にｎＭＯＳＦＥＴを接続する。ｐＭＯＳＦＥＴ，ｎＭＯＳＦＥＴのゲートにEnable信号ＥＮが入力され、ＥＮがＬｏｗのときにＢＬ，ＢＬ＿Ｎとフリップフロップが接続され、ＢＬ，ＢＬ＿Ｎからデータを取り込む。また、フリップフロップのＧＮＤ側のｎＭＯＳＦＥＴがＯＦＦとなり、フリップフロップが休止している。
【００２５】
ＥＮがＨｉｇｈになると、ＢＬ，ＢＬ＿Ｎとフリップフロップが電気的に切断されるが、フリップフロップのＧＮＤ側のｎＭＯＳＦＥＴがＯＮとなり、フリップフロップがアクティブとなり、フリップフロップの状態を記憶する。この動作によりＢＬ，ＢＬ＿Ｎをセンスすることができる。
【００２６】
プリチャージ電圧ＶP1はＶＤＤである必要はなく、ＶＤＤ／２，ＶＤＤ／４またはＶＤＤ／８であってもよく、電圧の降下が確認できるならばよい。ＶＤＤ／８の場合、電圧が１／８倍となり、エレクトロマイグレーションの問題が解決できる。
【００２７】
この方法により、１メモリセルのトランジスタ数が低減できる。今、分割したビット線ＢＬｉに、８行のメモリセル行が接続されている場合を考える。この時、Line１からLine８が接続される。この場合に１メモリセルの平均トランジスタ数は、（６×８＋６）／８＝6.75個となる。従来の８Ｔ−ＳＲＡＭは（８×８＋２）／８＝8.25個であるから、従来回路の6.75／8.25＝82％となる。ここでは、Ｎ５，Ｎ８はビット線を分割するのに必要なトランジスタとして考えて、従来の８Ｔ−ＳＲＡＭの計算の中に含めている。
【００２８】
また、16行のメモリセル行が接続されている場合に１メモリセルの平均トランジスタ数は、（６×16＋６）／16＝6.375 個となる。この場合、従来の８Ｔ−ＳＲＡＭは（８×16＋２）／16＝8.125 個である。よって、従来回路の 6.375／8.125 ＝78％となる。
【００２９】
２-port ＳＲＡＭではない、６ＴのＳＲＡＭと比較した場合、Ｎ５，Ｎ８をビット線を分割するのに必要なトランジスタとして計算すると、16行が接続されている場合に（６×16＋２）／16＝6.125 となる。よって、面積の増大は 6.375／6.125 ＝1.04となり、４％でよいことになる。
【００３０】
なお、実施例１は、フリップフロップＦＦから外部のビット線に接続するトランスファートランジスタは１ポートであり、通常のシングルポートＳＲＡＭである。
【実施例２】
【００３１】
図２は、本発明の記憶回路の実施例２の構成例を示す。
本実施例は、実施例１の構成において、読み出しポートのＮ６，Ｎ７，Ｎ９，Ｎ10をｐＭＯＳＦＥＴのＰ６，Ｐ７，Ｐ９，Ｐ10とした回路である。また、ビット線をプリチャージする電圧をＶP2とする。
【００３２】
読み出し時にビット線は、例えばＰ６の入力がＬｏｗ、Ｐ10の入力がＨｉｇｈとすると、ＢＬ＿ＮがＶＤＤに接続され、ＢＬがハイインピーダンス状態となる。ビット線をＶＤＤよりも低いある電圧ＶP2に事前にプリチャージしておくと、ＢＬ＿ＮはＶP2からＶＤＤに充電され、ＢＬはＶP2の電位を保つ。この状態を図１と同様にセンスアンプＡで検出する。
【実施例３】
【００３３】
図３は、本発明の記憶回路の実施例３の構成例を示す。
本実施例は、実施例２の構成において、対としている読み出しポートおよび書き込みポートを片側のビット線のみに配置した回路である。ビット線ＢＬ＿ＮをＶＤＤよりも低いある電圧ＶP2に事前にプリチャージしておき、ＢＬ＿Ｎの電位がＶp2からＶＤＤに充電されているか、あるいはＶp2の電位を保っているかを検出する。
【実施例４】
【００３４】
図４は、本発明の記憶回路の実施例４の構成例を示す。
本実施例は、実施例２の構成において、センスアンプＡの代わりにセンスアンプＢを接続した回路である。なお、ビット線をプリチャージする電圧をＶＤＤとする。センスアンプＢは、図７に示す従来のセンスアンプＣと同様にフリップフロップのみの構成であるが、ＧＮＤ線を制御することを特徴とする。すなわち、最初、ＧＮＤ線をＶＤＤ電位としておき、その後ＶＤＤから緩やかに電位を低減させ、例えばＧＮＤレベルまで電位を低減させる。
【００３５】
読み出し動作は次のとおりである。まず、ビット線ＢＬ，ＢＬ＿ＮをＶＤＤに事前にプリチャージする。その後、ＷＬ，ＲＷＬをＯＮする。Ｎ４を伝わる信号がＬｏｗでＰ６がＯＮ、Ｎ３を伝わる信号がＨｉｇｈでＰ10がＯＦＦの場合には、ＢＬ＿ＮはＶＤＤに接続され、またＢＬはＶＤＤの電位を保つものの、ハイインピーダンス状態となる。このとき、センスアンプＢを用いて、ＢＬ＿ＮをＶＤＤに保ちつつ、ＢＬの電位をＶＤＤから緩やかに降下させる。ＢＬの電位を降下させていき、たとえばＧＮＤ電位まで降下させる。このように、センスアンプＢにより、ＢＬとＢＬ＿Ｎの状態を確実に、一方がＶＤＤ他方が例えばＧＮＤとすることが可能となる。
【００３６】
以上説明した実施例１〜実施例４によれば、ＳＲＡＭにおいて読み出し回路を共有化して１メモリセルあたりのトランジスタ数を低減し、さらにＳＲＡＭにおいて対となるビット線を所定の電圧にプリチャージする回路構成を実現したり、あるいは、読み出しポートをｐＭＯＳにより構成することにより、回路構成の自由度を広げることができる。
【００３７】
また、実施例１〜実施例４ではシングルポートＳＲＡＭを例に説明したが、特許文献２の図１，２のような２-port ＳＲＡＭ（デュアルポートＳＲＡＭ）にも適用できることは明らかである。
【符号の説明】
【００３８】
Ａ，Ｂ，Ｃ センスアンプ
Ｐ１，Ｐ２，Ｐ６，Ｐ７，Ｐ９，Ｐ10 ｐＭＯＳＦＥＴ
Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８，Ｎ９，Ｎ10 ｎＭＯＳＦＥＴ
ＢＬ，ＢＬ Ｎ ビット線
ＷＬ ワード線
ＦＦ フリップフロップ
【特許請求の範囲】
【請求項１】
２つのインバータを用いて互いの出力を互いの入力とするフリップフロップと、該フリップフロップとビット線との間で信号を伝達するトランスファートランジスタとを有するメモリセルに対して、データの書き込みと読み出しを行う記憶回路において、
ｎ型の第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴからなり、第１のＭＯＳＦＥＴはソースがＧＮＤに接続され、このゲートに複数のメモリセルのトランスファートランジスタからの読み出し信号を共通に入力し、このドレインと前記ビット線とを第２のＭＯＳＦＥＴを介して接続する読み出し回路を備え、
前記データの読み出し時に前記ビット線を予め所定の電圧にプリチャージしておき、前記第２のＭＯＳＦＥＴをＯＮとしたときの前記ビット線の電圧降下をセンスアンプで検出することによりデータを読み出す構成である
ことを特徴とする記憶回路。
【請求項２】
２つのインバータを用いて互いの出力を互いの入力とするフリップフロップと、該フリップフロップとビット線との間で信号を伝達するトランスファートランジスタとを有するメモリセルに対して、データの書き込みと読み出しを行う記憶回路において、
ｐ型の第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴからなり、第１のＭＯＳＦＥＴはソースがＶＤＤに接続され、このゲートに複数のメモリセルのトランスファートランジスタからの読み出し信号を共通に入力し、このドレインと前記ビット線とを第２のＭＯＳＦＥＴを介して接続する読み出し回路を備え、
前記データの読み出し時に前記ビット線を予め所定の電圧にプリチャージしておき、前記第２のＭＯＳＦＥＴをＯＮとしたときの前記ビット線の電圧上昇をセンスアンプで検出することによりデータを読み出す構成である
ことを特徴とする記憶回路。
【請求項３】
請求項２に記載の記憶回路おいて、
前記読み出し回路は、対となるビット線のそれぞれのビット線に配置し、前記センスアンプは一方のビット線の電圧上昇を差動で検出し、データを読み出す構成である
ことを特徴とする記憶回路。
【請求項４】
請求項２に記載の記憶回路おいて、
前記読み出し回路は、対となるビット線の一方のビット線に配置し、前記センスアンプは一方のビット線の電圧上昇を単相で検出し、データを読み出す構成である
ことを特徴とする記憶回路。
【請求項５】
請求項３に記載の記憶回路おいて、
前記データの読み出し時に、対となるビット線の一方を電源電圧ＶＤＤでハイインピーダンス状態とし、他方をＶＤＤに接続し、
前記センスアンプは、２つのインバータを用いて互いの出力を互いの入力とするフリップフロップを用い、該フリップフロップのＧＮＤ線を電源電圧ＶＤＤからＧＮＤへと低減させ、前記他方のビット線を前記ＶＤＤとしたまま、前記ＶＤＤでハイインピーダンス状態の一方のビット線をＧＮＤ電位まで降下させ、これによりデータを読み出す構成である
ことを特徴とする記憶回路。
【請求項１】
２つのインバータを用いて互いの出力を互いの入力とするフリップフロップと、該フリップフロップとビット線との間で信号を伝達するトランスファートランジスタとを有するメモリセルに対して、データの書き込みと読み出しを行う記憶回路において、
ｎ型の第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴからなり、第１のＭＯＳＦＥＴはソースがＧＮＤに接続され、このゲートに複数のメモリセルのトランスファートランジスタからの読み出し信号を共通に入力し、このドレインと前記ビット線とを第２のＭＯＳＦＥＴを介して接続する読み出し回路を備え、
前記データの読み出し時に前記ビット線を予め所定の電圧にプリチャージしておき、前記第２のＭＯＳＦＥＴをＯＮとしたときの前記ビット線の電圧降下をセンスアンプで検出することによりデータを読み出す構成である
ことを特徴とする記憶回路。
【請求項２】
２つのインバータを用いて互いの出力を互いの入力とするフリップフロップと、該フリップフロップとビット線との間で信号を伝達するトランスファートランジスタとを有するメモリセルに対して、データの書き込みと読み出しを行う記憶回路において、
ｐ型の第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴからなり、第１のＭＯＳＦＥＴはソースがＶＤＤに接続され、このゲートに複数のメモリセルのトランスファートランジスタからの読み出し信号を共通に入力し、このドレインと前記ビット線とを第２のＭＯＳＦＥＴを介して接続する読み出し回路を備え、
前記データの読み出し時に前記ビット線を予め所定の電圧にプリチャージしておき、前記第２のＭＯＳＦＥＴをＯＮとしたときの前記ビット線の電圧上昇をセンスアンプで検出することによりデータを読み出す構成である
ことを特徴とする記憶回路。
【請求項３】
請求項２に記載の記憶回路おいて、
前記読み出し回路は、対となるビット線のそれぞれのビット線に配置し、前記センスアンプは一方のビット線の電圧上昇を差動で検出し、データを読み出す構成である
ことを特徴とする記憶回路。
【請求項４】
請求項２に記載の記憶回路おいて、
前記読み出し回路は、対となるビット線の一方のビット線に配置し、前記センスアンプは一方のビット線の電圧上昇を単相で検出し、データを読み出す構成である
ことを特徴とする記憶回路。
【請求項５】
請求項３に記載の記憶回路おいて、
前記データの読み出し時に、対となるビット線の一方を電源電圧ＶＤＤでハイインピーダンス状態とし、他方をＶＤＤに接続し、
前記センスアンプは、２つのインバータを用いて互いの出力を互いの入力とするフリップフロップを用い、該フリップフロップのＧＮＤ線を電源電圧ＶＤＤからＧＮＤへと低減させ、前記他方のビット線を前記ＶＤＤとしたまま、前記ＶＤＤでハイインピーダンス状態の一方のビット線をＧＮＤ電位まで降下させ、これによりデータを読み出す構成である
ことを特徴とする記憶回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−１８７１２６（Ｐ２０１１−１８７１２６Ａ）
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願番号】特願２０１０−５１８２８（Ｐ２０１０−５１８２８）
【出願日】平成２２年３月９日（２０１０．３．９）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【出願人】（５０４１６０７８１）国立大学法人金沢大学 (282)
【Ｆターム（参考）】
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願日】平成２２年３月９日（２０１０．３．９）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【出願人】（５０４１６０７８１）国立大学法人金沢大学 (282)
【Ｆターム（参考）】
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