記憶装置及びその製造方法
【課題】消費電流を低減出来る記憶装置及びその製造方法を提供すること。
【解決手段】実施形態の記憶装置は、第１配線１と、第２配線２と、第１メモリセルＭＣとを備える。第１メモリセルＭＣは、第１配線１と第２配線２とが交差する領域に設けられる。第１メモリセルは、第１電極７、第１選択素子３、及び第１絶縁膜４が積層された第１積層構造と、第１抵抗変化層５とを備える。第１選択素子３及び第１抵抗変化層５は、第１配線１と第２配線２との間に直列に電気的に接続される。第１抵抗変化層５は、第１絶縁膜４の側面の一部を被覆し、残りの領域を被覆しないように、第１絶縁膜４の前記側面の一部上に形成される。
【解決手段】実施形態の記憶装置は、第１配線１と、第２配線２と、第１メモリセルＭＣとを備える。第１メモリセルＭＣは、第１配線１と第２配線２とが交差する領域に設けられる。第１メモリセルは、第１電極７、第１選択素子３、及び第１絶縁膜４が積層された第１積層構造と、第１抵抗変化層５とを備える。第１選択素子３及び第１抵抗変化層５は、第１配線１と第２配線２との間に直列に電気的に接続される。第１抵抗変化層５は、第１絶縁膜４の側面の一部を被覆し、残りの領域を被覆しないように、第１絶縁膜４の前記側面の一部上に形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ダイオードに代表される非オーミック素子と抵抗変化材料とでメモリセルが形成される、ＲｅＲＡＭ（Resistive RAM）と呼ばれるメモリが提案されている。ＲｅＲＡＭのメモリセルは、ＭＯＳＦＥＴを使用しない。従って、従来のトレンドを上回る高集積化が可能であると、期待されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１１／００３７０４６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
消費電流を低減出来る記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態の記憶装置は、平行に設けられた複数の第１配線と、平行に設けられた複数の第２配線と、第１配線の一つと第２配線の一つとが交差する領域に設けられた第１メモリセルとを備える。第１メモリセルは、第１電極、第１選択素子、及び第１絶縁膜が積層された第１積層構造と、第１抵抗変化層とを備える。第１選択素子及び第１抵抗変化層は、第１配線の一つと第２配線の一つとの間に直列に電気的に接続される。第１抵抗変化層は、第１絶縁膜の側面の一部を被覆し、残りの領域を被覆しないように、第１絶縁膜の前記側面の一部上に形成される。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る記憶装置の斜視図。
【図２】第１実施形態に係る記憶装置の断面図。
【図３】第１実施形態に係る記憶装置の製造工程を示す斜視図。
【図４】第１実施形態に係る記憶装置の製造工程を示す斜視図。
【図５】第１実施形態に係る記憶装置の製造工程を示す斜視図。
【図６】第１実施形態に係る記憶装置の製造工程を示す斜視図。
【図７】第１実施形態に係る記憶装置の製造工程を示す斜視図。
【図８】第１実施形態に係る記憶装置の製造工程を示す斜視図。
【図９】第１実施形態に係る記憶装置の製造工程を示す斜視図。
【図１０】第１実施形態に係る記憶装置の製造工程を示す斜視図。
【図１１】第１実施形態に係る記憶装置のブロック図。
【図１２】第１実施形態に係るメモリセルアレイの回路図。
【図１３】第１実施形態に係る記憶装置の外観図。
【図１４】第１実施形態に係るメモリセル及び一般的なメモリセルの断面図。
【図１５】第１実施形態の変形例に係る記憶装置の製造工程を示す斜視図。
【図１６】第１実施形態の変形例に係る記憶装置の製造工程を示す斜視図。
【図１７】第１実施形態の変形例に係る記憶装置の製造工程を示す斜視図。
【図１８】第１実施形態の変形例に係る記憶装置の製造工程を示す斜視図。
【図１９】第１実施形態の変形例に係る記憶装置の製造工程を示す斜視図。
【図２０】第１実施形態の変形例に係る記憶装置の製造工程を示す斜視図。
【図２１】第１実施形態の変形例に係る記憶装置の製造工程を示す斜視図。
【図２２】第１実施形態の変形例に係る記憶装置の製造工程を示す斜視図。
【図２３】第２実施形態に係る記憶装置の斜視図。
【図２４】第２実施形態に係る記憶装置の断面図。
【図２５】第２実施形態に係る記憶装置の製造工程を示す斜視図。
【図２６】第２実施形態に係る記憶装置の製造工程を示す斜視図。
【図２７】第２実施形態に係る記憶装置の製造工程を示す斜視図。
【図２８】第２実施形態に係る記憶装置の製造工程を示す斜視図。
【図２９】第２実施形態に係る記憶装置の製造工程を示す斜視図。
【図３０】第２実施形態に係る記憶装置の製造工程を示す斜視図。
【図３１】第２実施形態に係る記憶装置の製造工程を示す斜視図。
【図３２】第２実施形態の変形例に係る記憶装置の斜視図。
【図３３】第２実施形態の変形例に係る記憶装置の斜視図。
【図３４】第３実施形態に係る記憶装置の斜視図。
【図３５】第３実施形態に係る記憶装置の製造工程を示す斜視図。
【図３６】第３実施形態に係る記憶装置の製造工程を示す斜視図。
【図３７】第３実施形態に係る記憶装置の製造工程を示す斜視図。
【図３８】第３実施形態に係る記憶装置の製造工程を示す斜視図。
【図３９】第３実施形態に係る記憶装置の製造工程を示す斜視図。
【図４０】第３実施形態に係る記憶装置の製造工程を示す斜視図。
【図４１】第３実施形態に係る記憶装置の製造工程を示す斜視図。
【図４２】第３実施形態に係る記憶装置の製造工程を示す斜視図。
【図４３】第４実施形態に係る記憶装置の斜視図。
【図４４】第５実施形態に係る記憶装置の斜視図。
【図４５】第５実施形態に係る記憶装置の断面図。
【図４６】第５実施形態に係る記憶装置の製造工程を示す斜視図。
【図４７】第５実施形態に係る記憶装置の製造工程を示す斜視図。
【図４８】第５実施形態に係る記憶装置の製造工程を示す斜視図。
【図４９】第５実施形態に係る記憶装置の製造工程を示す斜視図。
【図５０】第５実施形態に係る記憶装置の製造工程を示す斜視図。
【図５１】第５実施形態に係る記憶装置の製造工程を示す斜視図。
【図５２】第５実施形態に係る記憶装置の製造工程を示す斜視図。
【図５３】第５実施形態の変形例に係る記憶装置の断面図。
【図５４】第５実施形態の変形例に係る記憶装置の断面図。
【図５５】第５実施形態の変形例に係る記憶装置の断面図。
【図５６】第５実施形態の変形例に係る記憶装置の断面図。
【図５７】第６実施形態に係る記憶装置の斜視図。
【図５８】第６実施形態に係る記憶装置の断面図。
【図５９】第６実施形態に係る記憶装置の製造工程を示す斜視図。
【図６０】第６実施形態に係る記憶装置の製造工程を示す斜視図。
【図６１】第６実施形態に係る記憶装置の製造工程を示す斜視図。
【図６２】第６実施形態に係る記憶装置の製造工程を示す斜視図。
【図６３】第６実施形態に係る記憶装置の製造工程を示す斜視図。
【図６４】第６実施形態に係る記憶装置の製造工程を示す斜視図。
【図６５】第６実施形態に係る記憶装置の製造工程を示す斜視図。
【図６６】第６実施形態に係る記憶装置の製造工程を示す斜視図。
【図６７】第６実施形態に係る記憶装置の製造工程を示す斜視図。
【図６８】第６実施形態の変形例に係る記憶装置の断面図。
【図６９】第６実施形態の変形例に係る記憶装置の断面図。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
［第１実施形態］
第１実施形態に係る記憶装置及びその製造方法について、ＲｅＲＡＭを例に挙げて、以下説明する。
【０００９】
１．メモリセルアレイの構成について
図１及び図２は、本実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す斜視図及び断面図である。
【００１０】
図示するように、メモリセルアレイ内には複数の行線１及び列線２が設けられている。複数の列線２は、第１方向に沿って平行に配置されている。複数の行線１は、第１方向に直交する第２方向に沿って平行に配置されている。そして、行線１と列線２とが交差する領域に、メモリセルＭＣが設けられている。
【００１１】
メモリセルＭＣは、列線２と行線１との間に直列接続された選択素子３、絶縁膜４、及び電極材料６、７、８、９、並びに抵抗変化材５を備えている。より具体的には、列線２上に、電極９、絶縁膜４、電極８、選択素子３、及び電極７、６が順次積層され、電極６が行線１に接触している。本例では、電極９は列線２に沿って形成され、電極６は行線１に沿って形成される。
【００１２】
抵抗変化材５は、例えばＴｉＯ２を主成分にして形成される。そして抵抗変化材５は、少なくとも絶縁膜４の側面に設けられ、且つ選択素子３及び電極９に接するように形成されている。なお、以下では行線１及び列線２を、通常のＭＯＳ型メモリセルと同様に、それぞれワード線１及びビット線２と称することにする。また本例における抵抗変化材５は、メモリセルＭＣの積層構造の側面の対向する２つの組のうち、ビット線２に沿った方向で対向する２つの側面に設けられ、ワード線１に沿った方向で対向する２つの側面には設けられない。
【００１３】
以上により、ワード線１とビット線２との間に直列接続された選択素子３と抵抗変化材５とを含むメモリセルＭＣが、メモリセルアレイ内に例えばマトリクス状に配置されている。本構造では、ワード線１及びビット線２は単なるラインアンドスペースのパターンである。そしてワード線１とビット線２とは、直交する位置関係であれば良く、ワード線方向及びビット線方向へのずれを考慮する必要はない。従って、製造時におけるメモリセル内の位置合せ精度は極めて緩くすることが可能であり、製造を容易に行うことができる。そして、この構造は４Ｆ２の領域に１ビットの情報を蓄えることのできる、高集積化構造である。
【００１４】
なお、ＴｉＯ２に代表される抵抗変化材５は、低抵抗状態（ＬＲＳ：low resistance state）と高抵抗状態（ＨＲＳ：high resistance state）の少なくとも２つの抵抗値を遷移する素材である。そして、高抵抗状態の抵抗変化材は、ある一定以上の電圧が印加されると低抵抗状態に遷移し、低抵抗状態の抵抗変化材は、ある一定以上の電流が流れると高抵抗状態に遷移することが知られている。抵抗変化材５は、ＴｉＯ２以外にも、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＨｆＯ、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、及び炭素等の材料の少なくとも１つを含む薄膜で形成することが可能である。
【００１５】
また選択素子３は、シリコン等の半導体のｐｎ接合を用いたダイオードや、金属−絶縁膜−金属（ＭＩＭ）の積層構造からなるトンネル素子等である。以下では、選択素子３をダイオード層３または単にダイオード３と呼ぶことがある。
【００１６】
なお、図１及び図２にはいくつかの電極が図示されているが、それぞれの機能は次のとおりである。電極６は、ワード線１の配線材料に対するバリア層であり、ビット線１にＷ（tungsten）を用いる場合には、電極６にはＷＮ（tungsten nitride）を用いることが望ましい。電極７は、ダイオード層３に用いられるＳｉの結晶化促進と、配線材料の拡散を防ぐバリア層である。そして電極７は例えば、ＴｉとＴｉＮの積層膜として形成された後、Ｔｉが熱処理によりＳｉと反応した、ＴｉＳｉとＴｉＮの積層膜で形成される。電極８は、ダイオード層３のｐ＋及びｎ＋領域の高濃度不純物が絶縁膜４に拡散することを防止するバリア層であり、例えばＴｉＮを材料に用いて形成される。電極９は、抵抗変化材５の抵抗変化のために望ましい電極材料からなり、一例として、金属リッチなＴｉＮで形成される。
【００１７】
２．メモリセルアレイの製造方法について
次に、図１及び図２に示すメモリセルアレイの製造方法について、図３〜図１０を用いて説明する。図３〜図１０は、本実施形態に係る半導体記憶装置の製造工程を順次示す斜視図である。
【００１８】
まず図３に示すように、例えばシリコン基板２１上に、ＲｅＲＡＭの動作を制御する通常のＣＭＯＳ回路２２が形成され、次にＣＭＯＳ回路２２を被覆するようにして、層間絶縁膜２３がシリコン基板２１上に形成される。層間絶縁膜２３は、例えばＳｉＯ２を材料に用いて形成される。引き続き、層間絶縁膜２３上に、ビット線膜２４、電極膜２５、絶縁膜２６、電極膜２７、pinダイオード層２８、電極膜２９、及びエッチングマスク層３０が順次形成される。ビット線膜２４、電極膜２５、絶縁膜２６、電極膜２７、pinダイオード層２８、及び電極膜２９はそれぞれ、図１及び図２で説明したビット線２、電極膜９、絶縁膜４、電極膜８、ダイオード層３、及び電極膜７に対応する。一例として、ビット線膜２４はＷを材料に用いて形成され、電極膜２５はＴｉＮで形成され、絶縁膜２６はＳｉＯ２で形成され、電極膜２７はＴｉＮで形成され、pinダイオード層２８はＳｉで形成され、電極膜２９はＴｉとＴｉＮとの積層膜で形成され、エッチングマスク層３０はＳｉＯ２で形成される。その後、前述のＴｉとＳｉの反応を促す熱処理、並びにダイオードの結晶化と不純物活性化を促す熱処理が行われる。そして、リソグラフィ工程により、エッチングマスク層３０が、ビット線２のパターンにパターニングされる。以上の結果、図３の構造が得られる。
【００１９】
次に図４に示すように、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）等により、エッチングマスク層３０をマスクに用いたエッチングが行われて、電極膜２９、ダイオード層２８、電極膜２７、絶縁膜２６、電極膜２５、及びビット線膜２４が、一括してパターニングされる。これにより、第１方向（Ｄ１）に沿ったストライプ形状のビット線（ＢＬ）２４が形成される。
【００２０】
次に図５に示すように、層間絶縁膜２３上に、塗布型の層間絶縁膜３１が形成される。これにより、図４の工程で生じた溝部が、層間絶縁膜３１によって埋め込まれる。その後、層間絶縁膜３１の上面が平坦化される。
【００２１】
次に図６に示すように、例えばＣＭＰ法等により、層間絶縁膜３１の上面及びエッチングマスク層３０が除去される。その結果、電極膜２９の上面が露出される。
【００２２】
次に図７に示すように、電極膜２９及び層間絶縁膜３１上に、電極膜３２、ワード線膜３３、及びエッチングマスク層３４が、順次形成される。電極膜３２及びワード線膜３３はそれぞれ、図１及び図２で説明した電極膜６及びワード線１に対応する。一例として、電極膜３２、ワード線膜３３、及びエッチングマスク層３４は、それぞれＷＮ、Ｗ、及びＳｉＯ２を材料に用いて形成される。引き続きリソグラフィ工程により、エッチングマスク層３４が、ワード線１のパターンにパターニングされる。以上の結果、図７の構造が得られる。
【００２３】
次に図８に示すように、反応性イオンエッチング等により、エッチングマスク層３４をマスクに用いたエッチングが行われて、ワード線膜３３、電極膜３２、電極膜２９、ダイオード層２８、電極膜２７、及び絶縁膜２６が、一括してパターニングされる。これにより、第２方向（Ｄ２）に沿ったストライプ形状のワード線（ＷＬ）３３が形成される。また、本工程により、絶縁膜２６、電極膜２７、ダイオード層２８、及び電極膜２９が、メモリセル毎に分離される。
【００２４】
次に図９に示すように、図８によって得られた構造上に、例えば原子層堆積法（ＡＬＤ：Atomic Layer Deposition）により、抵抗変化材３５が成膜される。抵抗変化材３５は、図１及び図２の抵抗変化材５に対応する。そしてその材料は例えばＴｉＯ２であり、その膜厚は例えば数ｎｍ程度である。
【００２５】
次に図１０に示すように、エッチバック工程を行うことにより、抵抗変化材３５の上部が除去される。この際、第１方向で隣接するメモリセル間に位置する抵抗変化材３５も除去される。この結果、図１０に示すように、抵抗変化材３５は、絶縁膜２６及び電極膜２７の側面に残存され、且つダイオード層２８及び電極膜２５に接するように残存される。また抵抗変化材３５は、第２方向で隣接するメモリセル間の層間絶縁膜３１の側面にも残存する。
【００２６】
その後は、全面に例えば塗布型の層間絶縁膜を形成して、図１０の加工で生じた溝部を埋め込み、層間絶縁膜の上面を平坦化する。メモリセルアレイを多層構造とする場合には、上記の工程を繰り返す。そして、通常の半導体装置と同様にパッシベーション工程を行い、更に入出力部となる配線接続部を形成する。最後に、検査やダイシング等のいわゆる後工程を行うことで、半導体記憶装置が完成する。
【００２７】
３．半導体記憶装置の全体構成について
次に、本実施形態に係る半導体記憶装置の全体構成について、図１１を用いて説明する。図１１は、本実施形態に係る半導体記憶装置のブロック図である。
【００２８】
図示するように半導体記憶装置４０は、メモリセルアレイ４１、ロウデコーダ４２、カラムデコーダ４３、コントローラ４４、及び電源４５を備えている。
【００２９】
メモリセルアレイ４１は、図１及び図２で説明した構成を有している。図１２は、メモリセルアレイ４１の等価回路図である。図示するように、メモリセルアレイ４１中には、ダイオード（図１のダイオード層３）及び可変抵抗素子（図２の抵抗変化材５）を備えるメモリセルＭＣがマトリクス状に配置されている。メモリセルＭＣにおいて、ダイオードのカソードは、可変抵抗素子の一端に接続されている。そして、同一行にあるメモリセルＭＣのダイオードのアノードは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣの可変抵抗素子の他端は、同一のビット線ＢＬに接続される。
【００３０】
図１１に戻って説明を続ける。ロウデコーダ４２は、ワード線選択部及びワード線ドライバを含む。そしてワード線選択部が、コントローラ４４から受信したロウアドレスに基づいて、ワード線ＷＬを選択する。そしてワード線ドライバが、選択ワード線及び非選択ワード線に対して、データの読み出し、書き込み、及び消去に必要な電圧を印加する。
【００３１】
カラムデコーダ４３は、ビット線選択部及びビット線ドライバを含む。そしてビット線選択部は、コントローラ４４から受信したカラムアドレスに基づいて、ビット線ＢＬを選択する。そして、ビット線ドライバが、選択ビット線及び非選択ビット線に対して、データの読み出し、書き込み、及び消去に必要な電圧を印加する。
【００３２】
コントローラ４４は、半導体記憶装置４０全体の動作を制御する。また、前述のように必要なアドレスを、ロウデコーダ４２及びカラムデコーダ４３に送信する。またコントローラ４４は、データの書き込み時には、選択されたメモリセルＭＣの可変抵抗素子の抵抗状態を変化させるため、必要な電圧を印加するようにロウデコーダ４２及びカラムデコーダ４３に命令する。またデータの読み出し時には、選択されたメモリセルＭＣの可変抵抗素子の抵抗値を、当該メモリセルＭＣの記憶状態として検出するため、必要な電圧を印加するようにロウデコーダ４２及びカラムデコーダ４３に命令する。
【００３３】
電源４５は、データの読み出し、書き込み、及び消去に必要な所定の電圧セットを生成する。より具体的には、電源４５は、選択ワード線のバイアス電圧ＶＳＷと非選択ワード線のバイアス電圧ＶＵＷを生成し、これをロウデコーダ４２に供給する。また電源４５は、選択ビット線のバイアス電圧ＶＳＢと非選択ワード線のバイアス電圧ＶＵＢを生成し、これをカラムデコーダ４３に供給する。これにより、例えばデータの書き込みの際には、選択ワード線と選択ビット線との間に大きい電位差が発生され、可変抵抗素子の抵抗状態が遷移される。またデータの読み出しの際には、抵抗状態の遷移が生じない範囲で、選択ワード線と選択ビット線との間に電位差が発生され、ビット線またはワード線に流れる電流が検出される。
【００３４】
図１３は、本実施形態に係る半導体記憶装置の外観図である。図示するように、シリコン基板５１（シリコン基板２１に対応）上には、通常用いられるプロセスによる配線層を含むＣＭＯＳ回路５２（ＣＭＯＳ回路２２に対応）が構成される。そしてＣＭＯＳ回路５２上に、複数のメモリセル部５４を含む層５３（層間絶縁膜２３及びそれより上層の各層に対応）が形成されている。図１３の個々のメモリセル部５４は、図１１及び図１２のメモリセルアレイ４１に対応し、例えば２４ｎｍのデザインルールで配線が形成されている。また、図１１のデコーダ４２、４３、及びコントローラ４４を含む、通常のメモリにおいて周辺回路と呼ばれている部分は、図１３のＣＭＯＳ回路５２に含まれている。
【００３５】
なお、ＣＭＯＳ回路５２は、メモリセル部５４との接続部を除き、メモリセル部５４よりも緩い、例えば９０ｎｍデザインルールで設計製作されることが出来る。そして層５３は、ＣＭＯＳ回路５２との電気的接続部を、各メモリセル部５４の周囲に有し、これらのメモリセル部５４と周辺の接続部を単位としたブロックが、マトリックス状に配置されている。さらに、層５３にはスルーホールが形成され、このスルーホールを介してＣＭＯＳ回路５２の入出力部と電気的な結合を有する端子を含む、本装置の入出力部５５が、層５３の端部に形成されている。
【００３６】
このような構成により、ＣＭＯＳ回路５２の保護膜に相当する機能を、メモリセル部５４に形成される絶縁膜が果たすことが出来る。一方、メモリセル部５４とＣＭＯＳ回路５２が、基板面に対して垂直方向に結合するため、チップ面積の増大を伴わずに、動作時間の短縮や同時に読み書きできるセル数の大幅な増加が可能となる。なお、装置の入出力部５５は、通常の半導体装置と同様に、パッケージ工程においてリードフレームにボンディングされる。
【００３７】
４．本実施形態の効果
以上のように、本実施形態によれば、消費電力のより小さい半導体記憶装置が提供される。本効果につき、以下説明する。
【００３８】
近年、半導体装置の高集積化に伴い、ＬＳＩ素子の回路パターンはますます微細化している。このパターンの微細化は、単に線幅の縮小化だけでなく、パターンの寸法精度や位置精度の向上も要請する。このことはメモリ装置に関しても例外ではない。メモリ装置では、高精度の加工技術を駆使して形成されたメモリセルにおいて、記憶に必要となる一定量の電荷を、より狭い領域で保持することが要請され続けている。
【００３９】
従来、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリといった各種のメモリが製造されている。これらのメモリは全て、一定量の電荷を保持することでデータを記憶している。そのため、パターンの微細化に伴い、メモリセル間のばらつき等には厳しい制約がある。これに伴い、これらのパターンを形成するリソグラフィ技術にも、大きな負荷が課せられており、これがリソグラフィ工程コストを上昇させる要因となっている。そしてリソグラフィ工程コストは、現在の量産コストの多くの部分を占めている。そのため、上記リソグラフィ工程に対する負荷が、そのまま製品コストの上昇要因となっている。
【００４０】
一方、近年、このような課題を克服する技術として、ダイオードに代表される非オーミック素子と抵抗変化材料によりメモリセルが構成されるＲｅＲＡＭと呼ばれるメモリが提案されている。このＲｅＲＡＭは、ＭＯＳＦＥＴをメモリセルに使用する必要が無いため、従来のトレンドを上回る高集積化が可能であると期待されている。
【００４１】
しかし、ＲｅＲＡＭの抵抗変化材料の抵抗状態を変化させるために必要となる電流は、その断面積との比において比較的大きく、消費電流の削減が困難である。さらに、メモリセルアレイ内での配線抵抗による電圧降下が大きくなる、あるいは、非オーミック素子の駆動電流とのバランスが崩れるため、付加的な駆動電圧が必要となる。その結果、回路電圧を高くする必要があり、消費電力の削減が一層困難になるという課題が存在する。
【００４２】
しかしながら、本実施形態に係る構成であると、上記課題を解決出来る。この点について、図１４を参照しつつ説明する。図１４はＲｅＲＡＭのメモリセルの断面図であり、本実施形態に係る構成と一般的な構成とを示している。
【００４３】
まず、一般的な構成について説明する。図示するように、ビット線ＢＬ（またはワード線ＷＬ）上に、抵抗変化材（可変抵抗素子）ＶＲとダイオードとが積層されている。そして、これらの層は、リソグラフィ工程により加工されて形成される。従って、抵抗変化材ＶＲの断面積は、リソグラフィ工程による限界を有し、例えば図中に示す抵抗変化材ＶＲの幅Ｗ１は、リソグラフィ工程によって決まる一定程度未満に小さくすることは困難である。そのため、メモリセルを流れる電流（図中の矢印）から見たメモリセルの断面積は比較的大きく、データの書き込み時に流れる電流や、リーク電流が大きくなり、それを削減することも困難である。
【００４４】
この点、本実施形態に従った構成では、図１４に示すように、一般的な構成において抵抗変化材ＶＲの配置されていた部分に絶縁膜が配置され、抵抗変化材ＶＲはこの絶縁膜の側面に設けられている。すなわち抵抗変化材ＶＲは、リソグラフィ工程でパターニングされた積層構造の側面に沿って設けられ、絶縁膜上下の電極あるいは配線に電気的に接触している。
【００４５】
そして抵抗変化材ＶＲは、アトミック・レイヤー・デポジション（ＡＬＤ）に代表される、等方性の良い成膜方法を用いることにより、均質で均一な膜厚で形成することができる。したがって、抵抗変化材５の電流経路に対する断面は、一片（図１４の奥行き方向の幅）はリソグラフィ加工により定められるが、他の辺（Ｗ２）は成膜時の膜厚により決まる。そのため、Ｗ２はリソグラフィ加工寸法に依存せず、数ｎｍ以下の極めて小さい値に設定することが可能となる。
【００４６】
また本実施形態であると、抵抗変化材５は、メモリセルＭＣの積層構造の側面の対向する２つの組のうち、いずれか一方の組にのみ形成され、他方の組には形成されない。より具体的には、一例として本実施形態では、抵抗変化材５は、ビット線２に沿った方向で対向する２側面に設けられ、ワード線１に沿った方向で対向する２側面には設けられない。従って、積層構造の全周を取り囲むように抵抗変化材５を形成する場合に較べて、抵抗変化材５の電流経路に対する断面積を小さく出来る。
【００４７】
このように、本実施形態に係る構成であると、抵抗変化材ＶＲの断面積を、一般的な構成と比較して大幅に削減することが可能となり、抵抗変化材ＶＲの抵抗変化に必要となる電流を大幅に削減できる。これにより消費電量を削減できるだけでなく、配線抵抗による電圧降下やダイオードに必要となる電圧も抑制することが可能となる。よって、回路電圧を抑制することも可能となり、チップの消費電力を削減することが可能となる。
【００４８】
具体的には、一般的な構成では、メモリセルの積層構造の断面の一辺の長さが２４ｎｍの場合、メモリセルを低抵抗状態から高抵抗状態へ変化させるためには、抵抗変化材とダイオードを合わせて、約４．０Ｖ、２２μＡを必要とした。しかし、本実施形態に係る構成では、約３．０Ｖ、４μＡで状態変化させることが可能となった。
【００４９】
また、絶縁膜４の絶縁破壊電圧を、抵抗変化材ＶＲの状態変化に必要な電圧よりも大きく設定しておくことが望ましい。これにより、絶縁膜４の絶縁破壊によりダイオードと配線が短絡することを抑制し、所望の電圧が抵抗変化材ＶＲに印加されなくなる事態を防止することができる。
【００５０】
このように、本実施形態によれば、リソグラフィの加工限界に依存せずに、抵抗変化材の断面積を削減し、消費電流を削減することが可能となる。このため消費電力が小さく、高集積化の可能な記憶装置を提供することが可能となる。
【００５１】
なお、図１４に示すように、一般的な構成では、ダイオードと抵抗変化材ＶＲとの間にはバリア層が必要となる。これは、ダイオードを構成する成分元素と抵抗変化材ＶＲを構成する成分元素が、セルを流れる電流等に起因して相互拡散し、ダイオードあるいは抵抗変化材ＶＲの本来の機能を損なうことを防止するためのものである。同時に、抵抗変化材ＶＲが抵抗変化材としての機能を十分に発揮するために、ｎ＋型Ｓｉと異なる仕事関数の電極を用いることが望ましい場合があり、この場合にはバリア層に、この機能を兼ね備えさせることが望ましい。しかし本実施形態の構成では、可変抵抗材ＶＲ電極の材料としてｎ＋型シリコンを用いることが仕事関数的に望ましく、さらにＳｉとＴｉＯ２の相互拡散は顕著ではないため、バリア層が不要となる。
【００５２】
５．本実施形態の変形例
上記実施形態は、種々の構成に変形することが出来る。以下、種々の変形例について説明する。しかし、以下で説明する例とは異なる変形例もまた可能である。
【００５３】
５．１ 第１の例
まず第１の例について、図１５〜図１７を用いて説明する。図１５〜図１７は、第１の例に従ったメモリセルアレイの製造工程を順次示す斜視図である。本例は、電極膜２５をメモリセル毎に分離したものである。
【００５４】
まず、前述の図７の構成を得た後、図８の工程を行う。この際、図１５に示すように、電極膜２５もパターニングする。その結果、ビット線膜２４が露出される。次に図１６に示すように、図９で説明したように抵抗変化材３５が形成される。その後、図１７に示すように、図１１で説明したように抵抗変化材３５の一部を除去する。このように、抵抗変化材３５がビット線膜２４に直接接しても良い。
【００５５】
５．２ 第２の例
次に第２の例について、図１８及び図１９を用いて説明する。図１８及び図１９は、第２の例に従ったメモリセルアレイの製造工程を順次示す斜視図である。本例は、第１方向で隣接する抵抗変化材を接続したものである。
【００５６】
まず、前述の図９の構成を得た後、図１８に示すように、メモリセルの積層構造間の抵抗変化材３５上に絶縁膜５０が形成される。次に図１９に示すように、図１０で説明した工程が行われ、その後、絶縁膜５０が除去される。本例であると、抵抗変化材３５のエッチングは、その一部が絶縁膜５０で保護された状態で行われる。そのため、積層構造間に抵抗変化材３５が残存する。このような構成であっても、抵抗変化材３５は高抵抗であるので、実動作上、問題が生じることは無い。
【００５７】
５．３ 第３の例
次に第３の例について、図２０を用いて説明する。図２０は、第３の例に従ったメモリセルアレイの斜視図である。本例は、上記第１の例と第２の例とを組み合わせたものである。
【００５８】
図示するように、電極膜２５をメモリセル毎に分離しつつ、第１方向で隣接する抵抗変化材３５を接続しても良い。本構成は、図１６の工程の後、図１８の工程を行うことにより得られる。
【００５９】
５．４ 第４の例
次に第４の例について、図２１を用いて説明する。図２１は、第４の例に従ったメモリセルアレイの斜視図である。本例は、第１の実施形態において、ビット線膜２４の上面の一部をエッチングしたものである。
【００６０】
図示するように、図８のエッチング工程において、電極膜２５だけでなく、ビット線膜２４の上面の一部をエッチングしても良い。その結果、図２１に示すように、メモリセル間におけるビット線膜２４の上面は、電極膜２５とビット線膜２４との接触面よりも低くなる。そして抵抗変化材３５は、ビット線膜２４の段差部分において、ビット線膜２４の側面に接する。
【００６１】
５．５ 第５の例
次に第５の例について、図２２を用いて説明する。図２２は、第５の例に従ったメモリセルアレイの斜視図である。本例は、上記第２の例と第４の例とを組み合わせたものである。
【００６２】
図示するように、ビット線膜２４の上面をエッチングしつつ、第１方向で隣接する抵抗変化材３５を接続しても良い。本構成は、図８の工程においてビット線膜２４の上面の一部をエッチングした後、図１８の工程を行うことにより得られる。
【００６３】
［第２実施形態］
次に、第２実施形態に係る記憶装置及びその製造方法について説明する。本実施形態は、上記第１実施形態において、ダイオード３と抵抗変化材５の位置を入れ替えたものである。すなわち、ダイオード３がビット線２に接続され、抵抗変化材５がワード線１に接続されたものである。その他の構成は第１実施形態であるので、以下では第１実施形態と異なる点についてのみ説明する。
【００６４】
１．メモリセルアレイの構成について
図２３及び図２４は、本実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す斜視図及び断面図である。
【００６５】
図示するように、メモリセルＭＣは、ビット線２とワード線１との間に直列接続された選択素子３、絶縁膜４、及び電極材料６、７、８、並びに抵抗変化材５を備えている。より具体的には、ビット線２上に、電極８、選択素子３、電極７、絶縁膜４、及び電極６が順次積層され、電極６がワード線１に接触している。本例においては、電極６は、ワード線１に沿って設けられる。また抵抗変化材５は、少なくとも絶縁膜４の側面に被覆する。そして抵抗変化材５は、メモリセルの積層構造の側面に沿って、少なくともワード線１から選択素子３にわたって設けられる。本実施形態においても、抵抗変化材５は、メモリセルＭＣの積層構造の側面の対向する２つの組のうち、第１方向（ビット線２に沿った方向）で対向する２つの側面に設けられ、第２方向（ワード線１に沿った方向）で対向する２つの側面には設けられない。
【００６６】
２．メモリセルアレイの製造方法について
次に、図２３及び図２４に示すメモリセルアレイの製造方法について、図２５〜図３１を用いて説明する。図２５〜図３１は、本実施形態に係る半導体記憶装置の製造工程を順次示す斜視図である。
【００６７】
まず図２５に示すように、層間絶縁膜２３上に、ビット線膜２４、電極膜２７、pinダイオード層２８、電極膜２９、絶縁膜２６、及びエッチングマスク層３０が順次形成される。そして、リソグラフィ工程により、エッチングマスク層３０が、ビット線２のパターンにパターニングされる。以上の結果、図２５の構造が得られる。
【００６８】
次に図２６に示すように、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）等により、エッチングマスク層３０をマスクに用いたエッチングが行われて、絶縁膜２６、電極膜２９、ダイオード層２８、電極膜２７、及びビット線膜２４が、一括してパターニングされる。これにより、第１方向（Ｄ１）に沿ったストライプ形状のビット線（ＢＬ）２４が形成される。その後、層間絶縁膜２３上に、メモリセルの積層構造間を埋め込むようにして層間絶縁膜３１が形成され、層間絶縁膜３１の上面が平坦化される。
【００６９】
次に図２７に示すように、例えばＣＭＰ法等により、層間絶縁膜３１の上面及びエッチングマスク層３０が除去される。その結果、絶縁膜２６の上面が露出される。
【００７０】
次に図２８に示すように、絶縁膜２６及び層間絶縁膜３１上に、電極膜３２、ワード線膜３３、及びエッチングマスク層３４が、順次形成される。引き続きリソグラフィ工程により、エッチングマスク層３４が、ワード線１のパターンにパターニングされる。その後、反応性イオンエッチング等により、エッチングマスク層３４をマスクに用いたエッチングが行われて、ワード線膜３３、電極膜３２、絶縁膜２６、電極膜２９、ダイオード層２８、及び電極膜２７が、一括してパターニングされる。これにより、第２方向（Ｄ２）に沿ったストライプ形状のワード線（ＷＬ）３３が形成される。また、本工程により、絶縁膜２６、電極膜２７、ダイオード層２８、及び電極膜２９が、メモリセル毎に分離される。
【００７１】
次に図２９に示すように、図２８によって得られたメモリセルの積層構造間に、絶縁膜５１が埋め込まれる。そして、絶縁膜５１の上面が除去される。絶縁膜５１は、その上面が、後に形成される抵抗変化材の下端に一致するように除去される。従って、本工程により、図２９に示すようにワード線３３、電極膜３２、絶縁膜２６、電極膜２９、及びダイオード層２８の一部が露出される。
【００７２】
次に図３０に示すように、図２９で得られた構造上に、例えばＡＬＤにより、抵抗変化材３５が成膜される。
【００７３】
次に図３１に示すように、エッチバック工程を行うことにより、抵抗変化材３５の上部が除去される。この際、第１方向で隣接するメモリセル間に位置する抵抗変化材３５も除去される。この結果、図３１に示すように、抵抗変化材３５は、ワード線３３の側面からダイオード層２８の側面にわたって残存する。また抵抗変化材３５は、第２方向で隣接するメモリセル間の層間絶縁膜３１の側面にも残存する。
【００７４】
その後は、全面に例えば塗布型の層間絶縁膜を形成し、第１実施形態と同様の工程により、半導体記憶装置が完成する。
【００７５】
３．本実施形態の効果
以上のように、第１実施形態で説明した構成は、抵抗変化材とダイオードとの位置を逆にした場合にも適用出来る。
【００７６】
４．本実施形態の変形例
本実施形態も、種々の構成に変形することが出来る。以下、種々の変形例について説明する。しかし、以下で説明する例とは異なる変形例もまた可能である。
【００７７】
４．１ 第１の例
まず第１の例について、図３２を用いて説明する。図３２は、第１の例に従ったメモリセルアレイの斜視図である。図示するように、電極膜２７をメモリセル間で接続しても良い。本構造は、図２８の工程において、電極膜２７をエッチングしないことで得られる。
【００７８】
４．２ 第２の例
次に第２の例について、図３３を用いて説明する。図３３は、第２の例に従ったメモリセルアレイの斜視図である。図示するように、第１実施形態の第２の例と同様に、第１方向で隣接する抵抗変化材３５を接続しても良い。本構造は、図３０において、例えば絶縁膜によってメモリセル間の抵抗変化材３５を保護しつつ、エッチングを行うことにより得られる。
【００７９】
４．３ その他の例
その他の変形例も可能である。例えば、上記第１、第２の例を組み合わせても良い。すなわち、図３２の構造において、第１方向で隣接する抵抗変化材３５を接続しても良い。また第１実施形態の第４の例のように、図２８の工程において、ビット線２４の上面の一部を除去しても良い。更に第１実施形態の第５の例のように、ビット線２４の上面の一部を除去しつつ、第１方向で隣接する抵抗変化材３５を接続しても良い。
【００８０】
［第３実施形態］
次に、第３実施形態に係る記憶装置及びその製造方法について説明する。本実施形態は、上記第１実施形態において、ワード線１とビット線２の向きを入れ替えたものである。すなわち、ワード線１が第１方向に沿って設けられ、ビット線２が第２方向に沿って設けられるものである。その他の構成は第１実施形態であるので、以下では第１実施形態と異なる点についてのみ説明する。
【００８１】
１．メモリセルアレイの構成について
図３４は、本実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す斜視図である。
【００８２】
図示するように、本実施形態の基本的な構成は、第１実施形態で説明した図１及び図２と同様である。第１実施形態と異なる点は以下である。すなわち、
・ワード線１及びビット線２がそれぞれ第１方向及び第２方向に沿って設けられる。
・抵抗変化材５は、メモリセルＭＣの積層構造の側面の対向する２つの組のうち、ワード線１に沿った方向で対向する２つの側面に設けられ、ビット線２に沿った方向で対向する２つの側面には設けられない。
・電極層９は、メモリセル毎に分離されている。
・メモリセル間のビット線２の上面は、ビット線２と電極層９との界面よりも低く、抵抗変化材５の下端の高さに等しい。
【００８３】
２．メモリセルアレイの製造方法について
次に、図３４に示すメモリセルアレイの製造方法について、図３５〜図４２を用いて説明する。図３５〜図４２は、本実施形態に係る半導体記憶装置の製造工程を順次示す斜視図である。
【００８４】
まず図３５に示すように、層間絶縁膜２３上に、ビット線膜２４、電極膜２５、絶縁膜２６、電極膜２７、ダイオード層２８、電極膜２９、及びエッチングマスク層５２が順次形成される。そして、リソグラフィ工程により、エッチングマスク層５２が、ビット線２のパターンにパターニングされる。以上の結果、図３５の構造が得られる。
【００８５】
次に図３６に示すように、反応性イオンエッチング等により、エッチングマスク層５２をマスクに用いたエッチングが行われて、電極膜２９、ダイオード層２８、電極膜２７、絶縁膜２６、電極膜２５、及びビット線膜２４が、一括してパターニングされる。これにより、第２方向に沿ったストライプ形状のビット線（ＢＬ）２４が形成される。
【００８６】
次に図３７に示すように、図３６の工程で形成された積層構造間に、絶縁膜５３が埋め込まれる。この絶縁膜５３は、少なくとも絶縁膜２６の側面全面が露出されるように（本例では、ビット線２４の少なくとも一部が露出されるように）、積層構造間に残存される。
【００８７】
次に図３８に示すように、図３７で得られた構造上に、例えばＡＬＤにより、抵抗変化材３５が成膜される。
【００８８】
次に図３９に示すように、エッチバック工程を行うことにより、抵抗変化材３５の上部が除去される。この際、第１方向で隣接するメモリセル間に位置する抵抗変化材３５も除去される。
【００８９】
次に図４０に示すように、メモリセルの積層構造を被覆するように層間絶縁膜２３上に層間絶縁膜５４が形成され、層間絶縁膜５４の上面が平坦化される。そして例えばＣＭＰ法等により、層間絶縁膜５４の上面及びエッチングマスク層５２が除去される。その結果、電極膜２９の上面が露出される。
【００９０】
次に図４１に示すように、電極膜２９及び層間絶縁膜５４上に、電極膜３２、ワード線膜３３、及びエッチングマスク層５５が、順次形成される。引き続きリソグラフィ工程によりエッチングマスク層５５が、ワード線１のパターンにパターニングされる。
【００９１】
次に図４２に示すように、反応性イオンエッチング等により、エッチングマスク層５５をマスクに用いたエッチングが行われて、ワード線膜３３、電極膜３２、電極膜２９、ダイオード層２８、電極膜２７、絶縁膜２６、及び電極膜２５が、一括してパターニングされる。これにより、第１方向（Ｄ１）に沿ったストライプ形状のワード線（ＷＬ）３３が形成される。また、本工程により、電極膜２５、絶縁膜２６、電極膜２７、ダイオード層２８、及び電極膜２９が、メモリセル毎に分離される。また本工程によれば、抵抗変化材３５も、メモリセル毎に分離される。
【００９２】
その後は、全面に例えば塗布型の層間絶縁膜を形成し、第１実施形態と同様の工程により、半導体記憶装置が完成する。
【００９３】
３．本実施形態の効果
以上のように、第１実施形態で説明した構成は、ワード線とビット線の向きを逆にした場合にも適用出来る。
【００９４】
４．本実施形態の変形例
本実施形態も、種々の構成に変形することが出来る。以下、種々の変形例について説明する。しかし、以下で説明する例とは異なる変形例もまた可能である。
【００９５】
例えば、上記実施形態では、図４２のエッチング工程において、第２方向で隣接するメモリセル間の抵抗変化材３５は全て除去されている。このため、メモリセル間におけるビット線２４の上面の高さは、ビット線２４と電極膜２５との界面よりも低い。しかし、このエッチング工程を、ビット線２４の上面で停止しても良い。この場合には、メモリセル間のビット線２４の側面に、抵抗変化材３５の一部が残存する。すなわち、第２方向で隣接するメモリセル間で、抵抗変化材３５が接続されても良い。また、このエッチング工程は電極膜２５の上面で停止されても良い。この場合には、第２方向で隣接するメモリセル間で、電極膜２５が接続される。
【００９６】
［第４実施形態］
次に、第４実施形態に係る記憶装置及びその製造方法について説明する。本実施形態は、上記第２実施形態において、ワード線１とビット線２の向きを入れ替えたものである。すなわち、ワード線１が第１方向に沿って設けられ、ビット線２が第２方向に沿って設けられるものである。その他の構成は第１実施形態であるので、以下では第１実施形態と異なる点についてのみ説明する。
【００９７】
１．メモリセルアレイの構成について
図４３は、本実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す斜視図である。
【００９８】
図示するように、本実施形態の基本的な構成は、第２実施形態で説明した図２３及び図２４と同様である。第２実施形態と異なる点は以下である。すなわち、
・ワード線１及びビット線２がそれぞれ第１方向及び第２方向に沿って設けられる。
・抵抗変化材５は、メモリセルＭＣの積層構造の側面の対向する２つの組のうち、ワード線１に沿った方向で対向する２つの側面に設けられ、ビット線２に沿った方向で対向する２つの側面には設けられない。
【００９９】
２．メモリセルアレイの製造方法について
本実施形態に係るメモリセルアレイは、前述の第２実施形態の製造工程と第３実施形態の製造工程とを組み合わせることで、製造可能である。例えば、まず第２実施形態の図２５の構成を得る。この際、マスク材３０の代わりに、第３実施形態の図３５のマスク材５２を形成する。そして図３６のようにパターニング工程を行う。その後、図２９〜図３１の工程により抵抗変化材３５を形成し、その後図４０〜図４２のパターニング工程を行う。
【０１００】
３．本実施形態の効果
以上のように、第２実施形態で説明した構成は、ワード線とビット線の向きを逆にした場合にも適用出来る。
【０１０１】
４．本実施形態の変形例
本実施形態も、種々の構成に変形することが出来る。例えば図３３等、第２実施形態で説明したのと同様の変形例が可能である。
【０１０２】
［第５実施形態］
次に、第５実施形態に係る記憶装置及びその製造方法について説明する。本実施形態は、上記第１実施形態で図１２を用いて説明したメモリセルアレイ４１を２層、積層したものである。
【０１０３】
１．メモリセルアレイの構成について
図４４及び図４５は、本実施形態に係る半導体記憶装置のメモリセル部５４の構成を示す斜視図及び断面図である。
【０１０４】
図示するように、メモリセル部５４は、積層された２つのメモリセルアレイ４１−１、４１−２を備えている。１層目のメモリセルアレイ４１−１は、第２実施形態で説明した図２３及び図２４の構成と同様である。また２層目のメモリセルアレイ４１−２は、第３実施形態で説明した図３４において、ビット線２とワード線１とをいれ変えた構成と同様である。更に、２つのメモリセルアレイ４１−１、４１−２は、ワード線１を共有している。
【０１０５】
以下、１層目のメモリセルアレイ４１−１に関する各層の参照符号には“１”のsuffixを付し、２層目のメモリセルアレイ４１−２に関する各層の参照符号には“２”のsuffixを付す。但し、２つのメモリセルアレイ４１−１、４１−２で共有されている層には、suffixは付さない。
【０１０６】
メモリセルアレイ４１−１、４１−２のメモリセルＭＣ１、ＭＣ２の可変抵抗素子は、共有するワード線１に接続され、ダイオードがそれぞれに関連づけられたビット線２−１、２−２にそれぞれ接続されている。そして、可変抵抗素子として機能する抵抗変化材５は、ＭＣ１、ＭＣ２の積層構造の側壁に、ダイオード３−１からダイオード３−２にわたって形成されている。従って、抵抗変化材５は、少なくとも絶縁膜４−１、４−２の側面、電極膜７−１、６−１、９−２、８−２の側面、及びワード線１の側面を被覆している。なお本例においては、抵抗変化材５は、メモリセルＭＣ１、ＭＣ２の積層構造の、ビット線２−１、２−２に沿った方向で対向する２側面に形成され、ワード線１に沿った方向で対向する２側面には形成されない。
【０１０７】
２．メモリセルアレイの製造方法について
次に、図４４及び図４５に示すメモリセルアレイの製造方法について、図４６〜図５２を用いて説明する。図４６〜図５２は、本実施形態に係る半導体記憶装置の製造工程を順次示す斜視図である。
【０１０８】
まず、第２実施形態で説明した工程により、図２７の構造を得る。その後図４６に示すように、絶縁膜２６−１及び絶縁膜３１上に、電極膜３２−１、ワード線膜３３、電極膜２５−２、絶縁膜２６−２、電極膜２７−２、ダイオード層２８−２、電極膜２９−２、及びエッチングマスク層６０が順次形成される。そして、リソグラフィ工程により、エッチングマスク層６０が、ワード線１のパターンにパターニングされる。以上の結果、図４６の構造が得られる。
【０１０９】
次に図４７に示すように、反応性イオンエッチング等により、エッチングマスク層６０をマスクに用いたエッチングが行われて、電極膜２９−２、ダイオード層２８−２、電極膜２７−２、絶縁膜２６−２、電極膜２５−２、ワード線膜３３、電極膜３２−１、絶縁膜２６−１、電極膜２９−１、ダイオード層２８−１、及び電極膜２７−１が、一括してパターニングされる。これにより、第２方向に沿ったストライプ形状のワード線（ＷＬ）３３が形成される。また、絶縁膜２６−１、電極膜２９−１、ダイオード層２８−１、及び電極膜２７−１が、メモリセルＭＣ１毎に分離される。
【０１１０】
次に図４８に示すように、図４７の工程で形成された積層構造間に、絶縁膜６１が埋め込まれる。この絶縁膜６１は、ダイオード層２８−１の上部が露出されるように、メモリセルＭＣ１の積層構造間に残存される。その後、全面に、例えばＡＬＤにより、抵抗変化材３５が成膜される。
【０１１１】
次に図４９に示すように、エッチバック工程を行うことにより、抵抗変化材３５の上部が除去される。この際、第１方向で隣接するメモリセルＭＣ１間に位置する抵抗変化材３５も除去される。また抵抗変化材３５は、ダイオード層２８−１からダイオード層２８−２にわたって残存される。
【０１１２】
次に図５０に示すように、メモリセルＭＣ１、ＭＣ２の積層構造を被覆するように絶縁膜６１上に層間絶縁膜６２が形成され、層間絶縁膜６２の上面が平坦化される。そして例えばＣＭＰ法等により、層間絶縁膜６２の上面及びエッチングマスク層６０が除去される。その結果、電極膜２９−２の上面が露出される。
【０１１３】
次に図５１に示すように、電極膜２９−２及び層間絶縁膜６２上に、電極膜３２−２、ビット線膜２４−２、及びエッチングマスク層６３が、順次形成される。引き続きリソグラフィ工程によりエッチングマスク層６３が、ビット線２−２のパターンにパターニングされる。
【０１１４】
次に図５２に示すように、反応性イオンエッチング等により、エッチングマスク層６３をマスクに用いたエッチングが行われて、ビット線膜２４−２、電極膜３２−２、電極膜２９−２、ダイオード層２８−２、電極膜２７−２、絶縁膜２６−２、電極膜２５−２、及びワード線膜３３の上面が、一括してパターニングされる。これにより、第１方向（Ｄ１）に沿ったストライプ形状のビット線２４−２が形成される。また、本工程により、電極膜２５−２、絶縁膜２６−２、電極膜２７−２、ダイオード層２８−２、及び電極膜２９−２が、メモリセルＭＣ２毎に分離される。また本工程によれば、抵抗変化材３５も、メモリセルＭＣ２毎に分離される。但し、メモリセルＭＣ１では、抵抗変化材３５は、ワード線方向で隣接するもの同士で、互いに接続されている。
【０１１５】
その後は、全面に例えば塗布型の層間絶縁膜を形成し、第１実施形態と同様の工程により、半導体記憶装置が完成する。
【０１１６】
３．本実施形態の効果
以上のように、上記各実施形態で説明した構成は、積層された複数のメモリセルアレイを有する構造であっても適用出来る。
【０１１７】
また本実施形態であると、２つのメモリセルアレイ４１−１、４１−２に含まれる層を、一括してパターニングする。より具体的には、図４６及び図４７で説明したように、下層のメモリセルアレイ４１−１につき第１方向でパターニングした後、上層のメモリセルアレイ４１−２の各層を形成する。その後、メモリセルアレイ４１−１、４１−２につき第２方向で一括してパターニングする。従って、製造プロセスを簡易に出来る。
【０１１８】
更に本実施形態では、図４８及び図４９で説明したように、２つのメモリセルアレイ４１−１、４１−２の抵抗変化材３５を同時に形成出来る。そのため、製造工程数を削減出来る。
【０１１９】
４．本実施形態の変形例
本実施形態も、種々の構成に変形することが出来る。図５３〜図５５は、本実施形態の変形例に係るメモリセル部５４の断面図である。
【０１２０】
例えば図５３に示すように、図４７の工程において、ビット線膜２４−１の表面がエッチングされても良い。また図５４に示すように、抵抗変化材３５は、一方のビット線２４−１から他方のビット線ＢＬ２にわたって形成されても良い。この場合、２つのメモリセルＭＣ１、ＭＣ２の積層構造において、ビット線２４に沿った方向で対向する２側面の全面が、抵抗変化材３５に被覆される。本構成は、例えば図４８において絶縁膜６１を形成することなく抵抗変化材３５を形成することによって得られる。
【０１２１】
なお、図５４では、メモリセルＭＣ１間のビット線２４−１の上面がエッチングされる例を示しているが、もちろん、エッチングされない場合であっても良い。また、ビット線２４−１上の抵抗変化材３５が除去される例であっても良い。
【０１２２】
また図５５に示すように、図４９の工程において、絶縁膜６１上の抵抗変化材３５を残存させても良い。本構成は、図４９において、残存させるべき領域をマスク材で保護しつつ、抵抗変化材３５をエッチバックすることによって形成出来る。
【０１２３】
また、本実施形態では、２つのメモリセルアレイ４１−１、４１−２が積層された例について説明した。しかし、図５６に示すメモリセル部５４の断面図のように、３つ以上のメモリセルアレイが積層されても良い。この際、メモリセルＭＣ１、ＭＣ２、…の構成は、上記実施形態で説明したいずれの構成を採用しても良い。この場合であっても、抵抗変化材３５を、２つのメモリセルアレイにつき一括して加工出来る。
【０１２４】
［第６実施形態］
次に、第６実施形態に係る記憶装置及びその製造方法について説明する。本実施形態は、第５実施形態と同様に、２層のメモリセルアレイを積層したものであり、第５実施形態とは別の例に関するものである。より具体的には、抵抗変化材３５を、メモリセルアレイ毎に加工する例に関する。
【０１２５】
１．メモリセルアレイの構成について
図５７及び図５８は、本実施形態に係る半導体記憶装置のメモリセル部５４の構成を示す斜視図及び断面図である。
【０１２６】
図示するように、メモリセル部５４は、積層された２つのメモリセルアレイ４１−１、４１−２を備えている。１層目のメモリセルアレイ４１−１は、第２実施形態で説明した図２３及び図２４の構成と同様である。また２層目のメモリセルアレイ４１−２は、図２３及び図２４の構成を、半導体基板面内において９０°回転させた構成に相当し、換言すれば、第４実施形態で説明した図４３において、ビット線２とワード線１とをいれ変えた構成と同様である。そして２つのメモリセルアレイ４１−１、４１−２は、ワード線１を共有している。
【０１２７】
本実施形態では、メモリセルＭＣ１のダイオードとメモリセルＭＣ２の可変抵抗素子が、それぞれに関連づけられたビット線２−１、２−２にそれぞれ接続される。そしてメモリセルＭＣ１の可変抵抗素子とメモリセルＭＣ２のダイオードとが、共有するワード線１に接続される。そして、メモリセルＭＣ１の抵抗変化材５−１は、メモリセルＭＣ１の積層構造の側壁に、ワード線１からダイオード３−１にわたって形成されている。従って、抵抗変化材５−１は、少なくとも絶縁膜４−１の側面、及び電極膜７−１、６−１の側面を被覆している。メモリセルＭＣ２の抵抗変化材５−２は、メモリセルＭＣ２の積層構造の側壁に、ビット線２−２からダイオード３−２にわたって形成されている。従って、抵抗変化材５−２は、少なくとも絶縁膜４−２の側面、及び電極膜７−２、６−２の側面を被覆している。
【０１２８】
抵抗変化材５−１は、メモリセルＭＣ１の積層構造の、ビット線２−１、２−２に沿った方向で対向する２側面に形成され、ワード線１に沿った方向で対向する２側面には形成されない。逆に抵抗変化材５−２は、メモリセルＭＣ２の積層構造の、ワード線１に沿った方向で対向する２側面に形成され、ビット線２−１、２−２に沿った方向で対向する２側面には形成されない。
【０１２９】
そして抵抗変化材５−１は、ワード線１に沿った方向で隣接するメモリセルＭＣ１間で接続され、逆に抵抗変化材５−２は、ビット線２−１、２−２に沿った方向で隣接するメモリセルＭＣ２間で接続される。
【０１３０】
なお、図５８は、メモリセルＭＣ１、ＭＣ２の積層構造の部分の断面を示している。従って、この断面図では抵抗変化材５−２は見えないが、この断面図で見えている絶縁膜４−２及び電極膜６−２、７−２は、紙面に対して手前及び奥側に位置する抵抗変化材５−２で被覆される。
【０１３１】
２．メモリセルアレイの製造方法について
次に、図５７及び図５８に示すメモリセルアレイの製造方法について、図５９〜図６７を用いて説明する。図５９〜図６７は、本実施形態に係る半導体記憶装置の製造工程を順次示す斜視図である。
【０１３２】
まず、第２実施形態で説明した工程により、図２７の構造を得る。その後図５９に示すように、絶縁膜２６−１及び絶縁膜３１上に、電極膜３２−１、ワード線膜３３、電極膜２７−２、ダイオード層２８−２、電極膜２９−２、絶縁膜２６−２、及びエッチングマスク層６４が順次形成される。そして、リソグラフィ工程により、エッチングマスク層６４が、ワード線１のパターンにパターニングされる。以上の結果、図５９の構造が得られる。
【０１３３】
次に図６０に示すように、反応性イオンエッチング等により、エッチングマスク層６４をマスクに用いたエッチングが行われて、絶縁膜２６−２、電極膜２９−２、ダイオード層２８−２、電極膜２７−２、ワード線膜３３、電極膜３２−１、絶縁膜２６−１、電極膜２９−１、ダイオード層２８−１、及び電極膜２７−１が、一括してパターニングされる。これにより、第２方向に沿ったストライプ形状のワード線（ＷＬ）３３が形成される。また、絶縁膜２６−１、電極膜２９−１、ダイオード層２８−１、及び電極膜２７−１が、メモリセルＭＣ１毎に分離される。
【０１３４】
次に図６１に示すように、図６０の工程で形成された積層構造間に、絶縁膜６５が埋め込まれる。この絶縁膜６５は、ダイオード層２８−１の上部が露出されるように、メモリセルＭＣ１の積層構造間に残存される。その後、全面に、例えばＡＬＤにより、抵抗変化材３５−１が成膜される。
【０１３５】
次に図６２に示すように、エッチバック工程を行うことにより、抵抗変化材３５−１の上部が除去される。この際、第１方向で隣接するメモリセルＭＣ１間に位置する抵抗変化材３５−１も除去される。そして抵抗変化材３５−１は、ダイオード層２８−１からワード線３３にわたって残存される。また、本エッチバック工程により、ダイオード層２８−２、電極膜２９−２、及び絶縁膜２６−２の側壁が露出される。
【０１３６】
次に図６３に示すように、メモリセルＭＣ１、ＭＣ２の積層構造を被覆するように絶縁膜６５上に層間絶縁膜６６が形成され、層間絶縁膜６６の上面が平坦化される。そして例えばＣＭＰ法等により、層間絶縁膜６６の上面及びエッチングマスク層６４が除去される。その結果、絶縁膜２６−２の上面が露出される。
【０１３７】
次に図６４に示すように、絶縁膜２６−２及び層間絶縁膜６６上に、電極膜３２−２、ビット線膜２４−２、及びエッチングマスク層６７が、順次形成される。引き続き、リソグラフィ工程によりエッチングマスク層６７が、ビット線２−２のパターンにパターニングされる。その後、反応性イオンエッチング等により、エッチングマスク層６７をマスクに用いたエッチングが行われて、ビット線膜２４−２、電極膜３２−２、絶縁膜２６−２、電極膜２９−２、ダイオード層２８−２、及び電極膜２７−２が、一括してパターニングされる。この際、例えばワード線３３がエッチングストッパーとして機能する。これにより、第１方向（Ｄ１）に沿ったストライプ形状のビット線２４−２が形成される。また、本工程により、絶縁膜２６−２、電極膜２９−２、ダイオード層２８−２、及び電極膜２７−２が、メモリセルＭＣ２毎に分離される。
【０１３８】
次に、図６１及び図６２と同様の工程により、メモリセルＭＣ２の抵抗変化材３５−２が形成される。すなわち、まず図６５に示すように、図６４の工程で形成されたメモリセルＭＣ２の積層構造間に、絶縁膜６８が埋め込まれる。この絶縁膜６８は、ダイオード層２８−２の上部が露出されるように、メモリセルＭＣ２の積層構造間に残存される。
【０１３９】
次に図６６に示すように、全面に、例えばＡＬＤにより、抵抗変化材３５−２が成膜される。
【０１４０】
次に図６７に示すように、エッチバック工程を行うことにより、抵抗変化材３５−２の上部が除去される。この際、第２方向で隣接するメモリセルＭＣ２間に位置する抵抗変化材３５−２も除去される。そして抵抗変化材３５−２は、ダイオード層２８−２からビット線２４−２にわたって残存される。その後は、全面に例えば塗布型の層間絶縁膜を形成し、第１実施形態と同様の工程により、半導体記憶装置が完成する。
【０１４１】
３．本実施形態の効果
以上のように、本実施形態においても、２つのメモリセルアレイ４１−１、４１−２に含まれる層は、一括してパターニングされる。従って、製造プロセスを簡略化出来る。
【０１４２】
また本実施形態では、メモリセルアレイ４１−１、４１−２の抵抗変化材３５−１、３５−２は、それぞれ別個の工程で形成される。その結果、抵抗変化材３５−１は、ビット線２に沿った方向で対向する側面に形成され、抵抗変化材３５−２は、ワード線１に沿った方向で対向する側面に形成される。本方法であると、絶縁膜２６−１、２６−２とダイオード層２８−１、２８−２との積層位置関係が一通りのみに決まる。すなわち、ダイオード層２８−１、２８−２の上方に絶縁膜２６−１、２６−２が存在し、両者は一括加工される。従って、ダイオード層２８−１、２８−２の加工時における寸法変換差が、上の部分と下の部分とで異なることを防止（または回避）出来る。
【０１４３】
４．本実施形態の変形例
本実施形態も、種々の構成に変形することが出来る。例えば図５３と同様に、ビット線膜２４−１の表面がエッチングされても良い。また図５５と同様に、メモリセルＭＣ１間及びメモリセルＭＣ２間の抵抗変化材３５を残存させても良い。
【０１４４】
また、メモリセルＭＣ１、ＭＣ２におけるダイオードと可変抵抗素子の接続関係は任意である。例えば図６８及び図６９のような構成であっても良い。図６８及び図６９は、メモリセル部５４の断面図である。図６８は、先に説明した図５７及び図５８の構成において、メモリセルＭＣ１の可変抵抗素子とダイオードとの接続関係を逆にしたものである。また図６９は、図５７及び図５８の構成において、メモリセルＭＣ１、ＭＣ２の両方において、可変抵抗素子とダイオードとの接続関係を逆にしたものである。
【０１４５】
更に、図５６で説明したように、３つ以上のメモリセルアレイが積層されても良い。この際、メモリセルＭＣ１、ＭＣ２、…の構成は、上記実施形態で説明したいずれの構成を採用しても良い。この場合、奇数番目（１層目、３層目、５層目…）のメモリセルアレイにおいて、抵抗変化材３５が、ビット線に沿った方向で対向する２側面に形成されるとすれば、偶数番目（２層目、４層目、６層目…）のメモリセルアレイの抵抗変化材３５は、ワード線に沿った方向で対向する２側面に形成される。逆の場合もまた同様である。
【０１４６】
［変形例等］
以上のように、上記第１〜第６実施形態に係る記憶装置は、平行な複数の第１配線(WL1 or BL2@図1)と、平行な複数の第２配線(BL2 or WL1@図1)と、第１配線と第２配線とが交差する領域の第１メモリセル(MC@図2)とを備える。第１メモリセルは、第１電極(電極7or8@図12)、第１選択素子(タ゛イオート゛3@図12)、及び第１絶縁膜(絶縁膜4@図12)が積層された第１積層構造と、第１抵抗変化層(抵抗変化層5@図12)とを備える。そして第１選択素子及び第１抵抗変化層は、第１配線と第２配線との間に直列に電気的に接続される。また第１抵抗変化層は、第１絶縁膜の側面の一部を被覆し、残りの領域を被覆しないように、第１絶縁膜の前記側面の一部上に形成される。
【０１４７】
また上記構成において、第２配線(WL1@図12,23-24)は、第１配線(BL2@図12,23-24)よりも高い位置に設けられ、第１抵抗変化層(抵抗変化層5@図12,23-24)は、第１積層構造の第２側面ペア上に形成されることなく、第１側面ペア上に形成されても良い。そして、第１側面ペアは、第１配線(BL2@図12,23-24)に沿った方向で互いに対向する側面を含み、第２側面ペアは、第２配線(WL1@図12,23-24)に沿った方向で互いに対向する側面を含んでも良い。
【０１４８】
また上記構成において、第２配線(WL1@図12,23-24)は、第１配線(BL2@図12,23-24)よりも高い位置に設けられ、第１抵抗変化層(抵抗変化層5@図34,43)は、第１積層構造の第２側面ペア上に形成されることなく、第１側面ペア上に形成されても良い。そして、第１側面ペアは、第２配線(WL1@図34,43)に沿った方向で互いに対向する側面を含み、第２側面ペアは、第１配線(BL2@図34,43)に沿った方向で互いに対向する側面を含んでも良い。
【０１４９】
また上記構成において、第１配線(BL2-1@図44,57)と平行な複数の第３配線(BL2-2@図44,57)と、第２配線(WL1@図44,57)と第３配線(BL2-2@図44,57)とが交差する領域の第２メモリセル(MC2@図44,57)を更に備えていても良い。そして、第２メモリセルは、第２電極(電極7-2@図44,57)、第２選択素子(タ゛イオート゛3-2@図44,57)、及び第２絶縁膜(絶縁膜4-2 @図44,57)が積層された第２積層構造と、第２抵抗変化層(抵抗変化層5-2@図44,57)とを備えていても良い。この際、第２選択素子及び第２抵抗変化層は、第２配線(WL1@図44,57)と第３配線(BL2-2@図44,57)との間に直列に電気的に接続され、第２抵抗変化層は、第２絶縁膜の側面の一部を被覆し、残りの領域を被覆しないように、第２絶縁膜の前記側面の一部上に形成されても良い。
【０１５０】
本構成においては、第１抵抗変化層(抵抗変化層5-1@図57)は、第１積層構造の第２側面ペア上に形成されることなく、第１側面ペア上に形成され、第２抵抗変化層(抵抗変化層5-2@図57)は、前記第２積層構造の第１側面ペア上に形成されることなく、第２側面ペア上に形成されても良い。ここで、第１、第２積層構造の第１側面ペアは、第１方向と第２方向とのいずれか一方(BLに沿った方向D1@図57)で対向する側面を含み、第１、第２積層構造の第２側面ペアは、いずれか他方(WLに沿った方向D2@図57)で対向する側面を含む。そして第１方向は、第１、第３配線(BL2-1,2-2@図57)に沿った方向であり、第２方向は、第２配線に沿った方向(WL1@図57)である。
【０１５１】
実施形態は、上記説明した態様に限定されるものではなく、種々の変形が可能である。例えば、上記説明した全ての例において、ビット線とワード線を入れ替えても良い。
【０１５２】
また、第１、第２実施形態では、図４の構成を得た後、図５の工程を行う前に、抵抗変化材を形成しても良い。この場合、ワード線方向で対向する２側面に抵抗変化材が形成される。更に、第３、第４実施形態では、図４２の工程の後に、抵抗変化材を形成しても良い。この場合、ビット線方向で対向する２側面に抵抗変化材が形成される。
【０１５３】
また、第１〜第４、第６実施形態においても、図５４の例のように、メモリセルＭＣの積層構造の２側面の全面に抵抗変化材が形成されても良い。また、一部の実施形態で説明したように、抵抗変化材３５は、第１方向で隣接するメモリセル間で共通に接続されても良いし、または第２方向で隣接するメモリセル間で共通に接続されても良い。抵抗変化材３５が連続していたとしても、データの書き込み（ＳＥＴ）、消去（ＲＥＳＥＴ）、及びフォーミング（forming）の際に最も電界が強い部分よりも間隔が広ければ、実使用上は問題ない。本実施形態では、最も電界の強い箇所は、絶縁膜４の側壁部分である。しかし、この部分での抵抗変化材３５の膜厚は数ｎｍであり、メモリセルの隣接間隔は通常１０ｎｍ以上であるので、問題は発生しない。なおformingとは、抵抗変化材３５を形成するための処理であり、より具体的には、絶縁膜に可変抵抗特性を持たせるために、この絶縁膜に高い電圧を印加する処理である。本処理によって、絶縁膜は抵抗変化材として機能するようになる。
【０１５４】
また、上記実施形態において、抵抗変化材が形成される２側面が対向する方向とは別の方向で隣接するメモリセルＭＣ間で、絶縁膜４が接続されていても良い。例えば第２実施形態において、絶縁膜２６を、図２５の工程ではなく図２８の工程で形成しても良い。本構成であると、絶縁膜２６は、電極膜２９及びワード線３３と同様に、第２方向に沿ったストライプ形状となる。この場合であっても、絶縁膜２６はメモリセルＭＣの電流経路として機能しないので、実使用上、問題は無い。
【０１５５】
また、ビット線とワード線は必ずしも直交する必要は無く、その向きが異なっていれば良い。またメモリセルの積層構造の断面は四角形に限らず、その他の多角形や円形であっても良い。この場合でも、抵抗変化材３５は、絶縁膜４の一部にのみ形成され、且つ抵抗変化材によってダイオードが第１または第２配線に接続されるように構成されれば良い。また、ダイオードと可変抵抗素子との接続関係は上記説明したものに限られず、またダイオードのアノード及びカソードの向きも適宜選択出来る。
【０１５６】
更に、上記実施形態では、各層につき具体的な材料を挙げて説明したが、その他の材料を適宜用いても良く、また製造工程も可能な限り入れ替えることが出来る。
【０１５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１５８】
１…ワード線、２…ビット線、３…選択素子、４…絶縁膜、５…抵抗変化材、６〜９…電極、４０…半導体記憶装置、４１…メモリセルアレイ、４２…ロウデコーダ、４３…カラムデコーダ、４４…コントローラ、４５…電源
【技術分野】
【０００１】
本発明の実施形態は記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ダイオードに代表される非オーミック素子と抵抗変化材料とでメモリセルが形成される、ＲｅＲＡＭ（Resistive RAM）と呼ばれるメモリが提案されている。ＲｅＲＡＭのメモリセルは、ＭＯＳＦＥＴを使用しない。従って、従来のトレンドを上回る高集積化が可能であると、期待されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１１／００３７０４６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
消費電流を低減出来る記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態の記憶装置は、平行に設けられた複数の第１配線と、平行に設けられた複数の第２配線と、第１配線の一つと第２配線の一つとが交差する領域に設けられた第１メモリセルとを備える。第１メモリセルは、第１電極、第１選択素子、及び第１絶縁膜が積層された第１積層構造と、第１抵抗変化層とを備える。第１選択素子及び第１抵抗変化層は、第１配線の一つと第２配線の一つとの間に直列に電気的に接続される。第１抵抗変化層は、第１絶縁膜の側面の一部を被覆し、残りの領域を被覆しないように、第１絶縁膜の前記側面の一部上に形成される。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る記憶装置の斜視図。
【図２】第１実施形態に係る記憶装置の断面図。
【図３】第１実施形態に係る記憶装置の製造工程を示す斜視図。
【図４】第１実施形態に係る記憶装置の製造工程を示す斜視図。
【図５】第１実施形態に係る記憶装置の製造工程を示す斜視図。
【図６】第１実施形態に係る記憶装置の製造工程を示す斜視図。
【図７】第１実施形態に係る記憶装置の製造工程を示す斜視図。
【図８】第１実施形態に係る記憶装置の製造工程を示す斜視図。
【図９】第１実施形態に係る記憶装置の製造工程を示す斜視図。
【図１０】第１実施形態に係る記憶装置の製造工程を示す斜視図。
【図１１】第１実施形態に係る記憶装置のブロック図。
【図１２】第１実施形態に係るメモリセルアレイの回路図。
【図１３】第１実施形態に係る記憶装置の外観図。
【図１４】第１実施形態に係るメモリセル及び一般的なメモリセルの断面図。
【図１５】第１実施形態の変形例に係る記憶装置の製造工程を示す斜視図。
【図１６】第１実施形態の変形例に係る記憶装置の製造工程を示す斜視図。
【図１７】第１実施形態の変形例に係る記憶装置の製造工程を示す斜視図。
【図１８】第１実施形態の変形例に係る記憶装置の製造工程を示す斜視図。
【図１９】第１実施形態の変形例に係る記憶装置の製造工程を示す斜視図。
【図２０】第１実施形態の変形例に係る記憶装置の製造工程を示す斜視図。
【図２１】第１実施形態の変形例に係る記憶装置の製造工程を示す斜視図。
【図２２】第１実施形態の変形例に係る記憶装置の製造工程を示す斜視図。
【図２３】第２実施形態に係る記憶装置の斜視図。
【図２４】第２実施形態に係る記憶装置の断面図。
【図２５】第２実施形態に係る記憶装置の製造工程を示す斜視図。
【図２６】第２実施形態に係る記憶装置の製造工程を示す斜視図。
【図２７】第２実施形態に係る記憶装置の製造工程を示す斜視図。
【図２８】第２実施形態に係る記憶装置の製造工程を示す斜視図。
【図２９】第２実施形態に係る記憶装置の製造工程を示す斜視図。
【図３０】第２実施形態に係る記憶装置の製造工程を示す斜視図。
【図３１】第２実施形態に係る記憶装置の製造工程を示す斜視図。
【図３２】第２実施形態の変形例に係る記憶装置の斜視図。
【図３３】第２実施形態の変形例に係る記憶装置の斜視図。
【図３４】第３実施形態に係る記憶装置の斜視図。
【図３５】第３実施形態に係る記憶装置の製造工程を示す斜視図。
【図３６】第３実施形態に係る記憶装置の製造工程を示す斜視図。
【図３７】第３実施形態に係る記憶装置の製造工程を示す斜視図。
【図３８】第３実施形態に係る記憶装置の製造工程を示す斜視図。
【図３９】第３実施形態に係る記憶装置の製造工程を示す斜視図。
【図４０】第３実施形態に係る記憶装置の製造工程を示す斜視図。
【図４１】第３実施形態に係る記憶装置の製造工程を示す斜視図。
【図４２】第３実施形態に係る記憶装置の製造工程を示す斜視図。
【図４３】第４実施形態に係る記憶装置の斜視図。
【図４４】第５実施形態に係る記憶装置の斜視図。
【図４５】第５実施形態に係る記憶装置の断面図。
【図４６】第５実施形態に係る記憶装置の製造工程を示す斜視図。
【図４７】第５実施形態に係る記憶装置の製造工程を示す斜視図。
【図４８】第５実施形態に係る記憶装置の製造工程を示す斜視図。
【図４９】第５実施形態に係る記憶装置の製造工程を示す斜視図。
【図５０】第５実施形態に係る記憶装置の製造工程を示す斜視図。
【図５１】第５実施形態に係る記憶装置の製造工程を示す斜視図。
【図５２】第５実施形態に係る記憶装置の製造工程を示す斜視図。
【図５３】第５実施形態の変形例に係る記憶装置の断面図。
【図５４】第５実施形態の変形例に係る記憶装置の断面図。
【図５５】第５実施形態の変形例に係る記憶装置の断面図。
【図５６】第５実施形態の変形例に係る記憶装置の断面図。
【図５７】第６実施形態に係る記憶装置の斜視図。
【図５８】第６実施形態に係る記憶装置の断面図。
【図５９】第６実施形態に係る記憶装置の製造工程を示す斜視図。
【図６０】第６実施形態に係る記憶装置の製造工程を示す斜視図。
【図６１】第６実施形態に係る記憶装置の製造工程を示す斜視図。
【図６２】第６実施形態に係る記憶装置の製造工程を示す斜視図。
【図６３】第６実施形態に係る記憶装置の製造工程を示す斜視図。
【図６４】第６実施形態に係る記憶装置の製造工程を示す斜視図。
【図６５】第６実施形態に係る記憶装置の製造工程を示す斜視図。
【図６６】第６実施形態に係る記憶装置の製造工程を示す斜視図。
【図６７】第６実施形態に係る記憶装置の製造工程を示す斜視図。
【図６８】第６実施形態の変形例に係る記憶装置の断面図。
【図６９】第６実施形態の変形例に係る記憶装置の断面図。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
［第１実施形態］
第１実施形態に係る記憶装置及びその製造方法について、ＲｅＲＡＭを例に挙げて、以下説明する。
【０００９】
１．メモリセルアレイの構成について
図１及び図２は、本実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す斜視図及び断面図である。
【００１０】
図示するように、メモリセルアレイ内には複数の行線１及び列線２が設けられている。複数の列線２は、第１方向に沿って平行に配置されている。複数の行線１は、第１方向に直交する第２方向に沿って平行に配置されている。そして、行線１と列線２とが交差する領域に、メモリセルＭＣが設けられている。
【００１１】
メモリセルＭＣは、列線２と行線１との間に直列接続された選択素子３、絶縁膜４、及び電極材料６、７、８、９、並びに抵抗変化材５を備えている。より具体的には、列線２上に、電極９、絶縁膜４、電極８、選択素子３、及び電極７、６が順次積層され、電極６が行線１に接触している。本例では、電極９は列線２に沿って形成され、電極６は行線１に沿って形成される。
【００１２】
抵抗変化材５は、例えばＴｉＯ２を主成分にして形成される。そして抵抗変化材５は、少なくとも絶縁膜４の側面に設けられ、且つ選択素子３及び電極９に接するように形成されている。なお、以下では行線１及び列線２を、通常のＭＯＳ型メモリセルと同様に、それぞれワード線１及びビット線２と称することにする。また本例における抵抗変化材５は、メモリセルＭＣの積層構造の側面の対向する２つの組のうち、ビット線２に沿った方向で対向する２つの側面に設けられ、ワード線１に沿った方向で対向する２つの側面には設けられない。
【００１３】
以上により、ワード線１とビット線２との間に直列接続された選択素子３と抵抗変化材５とを含むメモリセルＭＣが、メモリセルアレイ内に例えばマトリクス状に配置されている。本構造では、ワード線１及びビット線２は単なるラインアンドスペースのパターンである。そしてワード線１とビット線２とは、直交する位置関係であれば良く、ワード線方向及びビット線方向へのずれを考慮する必要はない。従って、製造時におけるメモリセル内の位置合せ精度は極めて緩くすることが可能であり、製造を容易に行うことができる。そして、この構造は４Ｆ２の領域に１ビットの情報を蓄えることのできる、高集積化構造である。
【００１４】
なお、ＴｉＯ２に代表される抵抗変化材５は、低抵抗状態（ＬＲＳ：low resistance state）と高抵抗状態（ＨＲＳ：high resistance state）の少なくとも２つの抵抗値を遷移する素材である。そして、高抵抗状態の抵抗変化材は、ある一定以上の電圧が印加されると低抵抗状態に遷移し、低抵抗状態の抵抗変化材は、ある一定以上の電流が流れると高抵抗状態に遷移することが知られている。抵抗変化材５は、ＴｉＯ２以外にも、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＨｆＯ、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、及び炭素等の材料の少なくとも１つを含む薄膜で形成することが可能である。
【００１５】
また選択素子３は、シリコン等の半導体のｐｎ接合を用いたダイオードや、金属−絶縁膜−金属（ＭＩＭ）の積層構造からなるトンネル素子等である。以下では、選択素子３をダイオード層３または単にダイオード３と呼ぶことがある。
【００１６】
なお、図１及び図２にはいくつかの電極が図示されているが、それぞれの機能は次のとおりである。電極６は、ワード線１の配線材料に対するバリア層であり、ビット線１にＷ（tungsten）を用いる場合には、電極６にはＷＮ（tungsten nitride）を用いることが望ましい。電極７は、ダイオード層３に用いられるＳｉの結晶化促進と、配線材料の拡散を防ぐバリア層である。そして電極７は例えば、ＴｉとＴｉＮの積層膜として形成された後、Ｔｉが熱処理によりＳｉと反応した、ＴｉＳｉとＴｉＮの積層膜で形成される。電極８は、ダイオード層３のｐ＋及びｎ＋領域の高濃度不純物が絶縁膜４に拡散することを防止するバリア層であり、例えばＴｉＮを材料に用いて形成される。電極９は、抵抗変化材５の抵抗変化のために望ましい電極材料からなり、一例として、金属リッチなＴｉＮで形成される。
【００１７】
２．メモリセルアレイの製造方法について
次に、図１及び図２に示すメモリセルアレイの製造方法について、図３〜図１０を用いて説明する。図３〜図１０は、本実施形態に係る半導体記憶装置の製造工程を順次示す斜視図である。
【００１８】
まず図３に示すように、例えばシリコン基板２１上に、ＲｅＲＡＭの動作を制御する通常のＣＭＯＳ回路２２が形成され、次にＣＭＯＳ回路２２を被覆するようにして、層間絶縁膜２３がシリコン基板２１上に形成される。層間絶縁膜２３は、例えばＳｉＯ２を材料に用いて形成される。引き続き、層間絶縁膜２３上に、ビット線膜２４、電極膜２５、絶縁膜２６、電極膜２７、pinダイオード層２８、電極膜２９、及びエッチングマスク層３０が順次形成される。ビット線膜２４、電極膜２５、絶縁膜２６、電極膜２７、pinダイオード層２８、及び電極膜２９はそれぞれ、図１及び図２で説明したビット線２、電極膜９、絶縁膜４、電極膜８、ダイオード層３、及び電極膜７に対応する。一例として、ビット線膜２４はＷを材料に用いて形成され、電極膜２５はＴｉＮで形成され、絶縁膜２６はＳｉＯ２で形成され、電極膜２７はＴｉＮで形成され、pinダイオード層２８はＳｉで形成され、電極膜２９はＴｉとＴｉＮとの積層膜で形成され、エッチングマスク層３０はＳｉＯ２で形成される。その後、前述のＴｉとＳｉの反応を促す熱処理、並びにダイオードの結晶化と不純物活性化を促す熱処理が行われる。そして、リソグラフィ工程により、エッチングマスク層３０が、ビット線２のパターンにパターニングされる。以上の結果、図３の構造が得られる。
【００１９】
次に図４に示すように、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）等により、エッチングマスク層３０をマスクに用いたエッチングが行われて、電極膜２９、ダイオード層２８、電極膜２７、絶縁膜２６、電極膜２５、及びビット線膜２４が、一括してパターニングされる。これにより、第１方向（Ｄ１）に沿ったストライプ形状のビット線（ＢＬ）２４が形成される。
【００２０】
次に図５に示すように、層間絶縁膜２３上に、塗布型の層間絶縁膜３１が形成される。これにより、図４の工程で生じた溝部が、層間絶縁膜３１によって埋め込まれる。その後、層間絶縁膜３１の上面が平坦化される。
【００２１】
次に図６に示すように、例えばＣＭＰ法等により、層間絶縁膜３１の上面及びエッチングマスク層３０が除去される。その結果、電極膜２９の上面が露出される。
【００２２】
次に図７に示すように、電極膜２９及び層間絶縁膜３１上に、電極膜３２、ワード線膜３３、及びエッチングマスク層３４が、順次形成される。電極膜３２及びワード線膜３３はそれぞれ、図１及び図２で説明した電極膜６及びワード線１に対応する。一例として、電極膜３２、ワード線膜３３、及びエッチングマスク層３４は、それぞれＷＮ、Ｗ、及びＳｉＯ２を材料に用いて形成される。引き続きリソグラフィ工程により、エッチングマスク層３４が、ワード線１のパターンにパターニングされる。以上の結果、図７の構造が得られる。
【００２３】
次に図８に示すように、反応性イオンエッチング等により、エッチングマスク層３４をマスクに用いたエッチングが行われて、ワード線膜３３、電極膜３２、電極膜２９、ダイオード層２８、電極膜２７、及び絶縁膜２６が、一括してパターニングされる。これにより、第２方向（Ｄ２）に沿ったストライプ形状のワード線（ＷＬ）３３が形成される。また、本工程により、絶縁膜２６、電極膜２７、ダイオード層２８、及び電極膜２９が、メモリセル毎に分離される。
【００２４】
次に図９に示すように、図８によって得られた構造上に、例えば原子層堆積法（ＡＬＤ：Atomic Layer Deposition）により、抵抗変化材３５が成膜される。抵抗変化材３５は、図１及び図２の抵抗変化材５に対応する。そしてその材料は例えばＴｉＯ２であり、その膜厚は例えば数ｎｍ程度である。
【００２５】
次に図１０に示すように、エッチバック工程を行うことにより、抵抗変化材３５の上部が除去される。この際、第１方向で隣接するメモリセル間に位置する抵抗変化材３５も除去される。この結果、図１０に示すように、抵抗変化材３５は、絶縁膜２６及び電極膜２７の側面に残存され、且つダイオード層２８及び電極膜２５に接するように残存される。また抵抗変化材３５は、第２方向で隣接するメモリセル間の層間絶縁膜３１の側面にも残存する。
【００２６】
その後は、全面に例えば塗布型の層間絶縁膜を形成して、図１０の加工で生じた溝部を埋め込み、層間絶縁膜の上面を平坦化する。メモリセルアレイを多層構造とする場合には、上記の工程を繰り返す。そして、通常の半導体装置と同様にパッシベーション工程を行い、更に入出力部となる配線接続部を形成する。最後に、検査やダイシング等のいわゆる後工程を行うことで、半導体記憶装置が完成する。
【００２７】
３．半導体記憶装置の全体構成について
次に、本実施形態に係る半導体記憶装置の全体構成について、図１１を用いて説明する。図１１は、本実施形態に係る半導体記憶装置のブロック図である。
【００２８】
図示するように半導体記憶装置４０は、メモリセルアレイ４１、ロウデコーダ４２、カラムデコーダ４３、コントローラ４４、及び電源４５を備えている。
【００２９】
メモリセルアレイ４１は、図１及び図２で説明した構成を有している。図１２は、メモリセルアレイ４１の等価回路図である。図示するように、メモリセルアレイ４１中には、ダイオード（図１のダイオード層３）及び可変抵抗素子（図２の抵抗変化材５）を備えるメモリセルＭＣがマトリクス状に配置されている。メモリセルＭＣにおいて、ダイオードのカソードは、可変抵抗素子の一端に接続されている。そして、同一行にあるメモリセルＭＣのダイオードのアノードは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣの可変抵抗素子の他端は、同一のビット線ＢＬに接続される。
【００３０】
図１１に戻って説明を続ける。ロウデコーダ４２は、ワード線選択部及びワード線ドライバを含む。そしてワード線選択部が、コントローラ４４から受信したロウアドレスに基づいて、ワード線ＷＬを選択する。そしてワード線ドライバが、選択ワード線及び非選択ワード線に対して、データの読み出し、書き込み、及び消去に必要な電圧を印加する。
【００３１】
カラムデコーダ４３は、ビット線選択部及びビット線ドライバを含む。そしてビット線選択部は、コントローラ４４から受信したカラムアドレスに基づいて、ビット線ＢＬを選択する。そして、ビット線ドライバが、選択ビット線及び非選択ビット線に対して、データの読み出し、書き込み、及び消去に必要な電圧を印加する。
【００３２】
コントローラ４４は、半導体記憶装置４０全体の動作を制御する。また、前述のように必要なアドレスを、ロウデコーダ４２及びカラムデコーダ４３に送信する。またコントローラ４４は、データの書き込み時には、選択されたメモリセルＭＣの可変抵抗素子の抵抗状態を変化させるため、必要な電圧を印加するようにロウデコーダ４２及びカラムデコーダ４３に命令する。またデータの読み出し時には、選択されたメモリセルＭＣの可変抵抗素子の抵抗値を、当該メモリセルＭＣの記憶状態として検出するため、必要な電圧を印加するようにロウデコーダ４２及びカラムデコーダ４３に命令する。
【００３３】
電源４５は、データの読み出し、書き込み、及び消去に必要な所定の電圧セットを生成する。より具体的には、電源４５は、選択ワード線のバイアス電圧ＶＳＷと非選択ワード線のバイアス電圧ＶＵＷを生成し、これをロウデコーダ４２に供給する。また電源４５は、選択ビット線のバイアス電圧ＶＳＢと非選択ワード線のバイアス電圧ＶＵＢを生成し、これをカラムデコーダ４３に供給する。これにより、例えばデータの書き込みの際には、選択ワード線と選択ビット線との間に大きい電位差が発生され、可変抵抗素子の抵抗状態が遷移される。またデータの読み出しの際には、抵抗状態の遷移が生じない範囲で、選択ワード線と選択ビット線との間に電位差が発生され、ビット線またはワード線に流れる電流が検出される。
【００３４】
図１３は、本実施形態に係る半導体記憶装置の外観図である。図示するように、シリコン基板５１（シリコン基板２１に対応）上には、通常用いられるプロセスによる配線層を含むＣＭＯＳ回路５２（ＣＭＯＳ回路２２に対応）が構成される。そしてＣＭＯＳ回路５２上に、複数のメモリセル部５４を含む層５３（層間絶縁膜２３及びそれより上層の各層に対応）が形成されている。図１３の個々のメモリセル部５４は、図１１及び図１２のメモリセルアレイ４１に対応し、例えば２４ｎｍのデザインルールで配線が形成されている。また、図１１のデコーダ４２、４３、及びコントローラ４４を含む、通常のメモリにおいて周辺回路と呼ばれている部分は、図１３のＣＭＯＳ回路５２に含まれている。
【００３５】
なお、ＣＭＯＳ回路５２は、メモリセル部５４との接続部を除き、メモリセル部５４よりも緩い、例えば９０ｎｍデザインルールで設計製作されることが出来る。そして層５３は、ＣＭＯＳ回路５２との電気的接続部を、各メモリセル部５４の周囲に有し、これらのメモリセル部５４と周辺の接続部を単位としたブロックが、マトリックス状に配置されている。さらに、層５３にはスルーホールが形成され、このスルーホールを介してＣＭＯＳ回路５２の入出力部と電気的な結合を有する端子を含む、本装置の入出力部５５が、層５３の端部に形成されている。
【００３６】
このような構成により、ＣＭＯＳ回路５２の保護膜に相当する機能を、メモリセル部５４に形成される絶縁膜が果たすことが出来る。一方、メモリセル部５４とＣＭＯＳ回路５２が、基板面に対して垂直方向に結合するため、チップ面積の増大を伴わずに、動作時間の短縮や同時に読み書きできるセル数の大幅な増加が可能となる。なお、装置の入出力部５５は、通常の半導体装置と同様に、パッケージ工程においてリードフレームにボンディングされる。
【００３７】
４．本実施形態の効果
以上のように、本実施形態によれば、消費電力のより小さい半導体記憶装置が提供される。本効果につき、以下説明する。
【００３８】
近年、半導体装置の高集積化に伴い、ＬＳＩ素子の回路パターンはますます微細化している。このパターンの微細化は、単に線幅の縮小化だけでなく、パターンの寸法精度や位置精度の向上も要請する。このことはメモリ装置に関しても例外ではない。メモリ装置では、高精度の加工技術を駆使して形成されたメモリセルにおいて、記憶に必要となる一定量の電荷を、より狭い領域で保持することが要請され続けている。
【００３９】
従来、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリといった各種のメモリが製造されている。これらのメモリは全て、一定量の電荷を保持することでデータを記憶している。そのため、パターンの微細化に伴い、メモリセル間のばらつき等には厳しい制約がある。これに伴い、これらのパターンを形成するリソグラフィ技術にも、大きな負荷が課せられており、これがリソグラフィ工程コストを上昇させる要因となっている。そしてリソグラフィ工程コストは、現在の量産コストの多くの部分を占めている。そのため、上記リソグラフィ工程に対する負荷が、そのまま製品コストの上昇要因となっている。
【００４０】
一方、近年、このような課題を克服する技術として、ダイオードに代表される非オーミック素子と抵抗変化材料によりメモリセルが構成されるＲｅＲＡＭと呼ばれるメモリが提案されている。このＲｅＲＡＭは、ＭＯＳＦＥＴをメモリセルに使用する必要が無いため、従来のトレンドを上回る高集積化が可能であると期待されている。
【００４１】
しかし、ＲｅＲＡＭの抵抗変化材料の抵抗状態を変化させるために必要となる電流は、その断面積との比において比較的大きく、消費電流の削減が困難である。さらに、メモリセルアレイ内での配線抵抗による電圧降下が大きくなる、あるいは、非オーミック素子の駆動電流とのバランスが崩れるため、付加的な駆動電圧が必要となる。その結果、回路電圧を高くする必要があり、消費電力の削減が一層困難になるという課題が存在する。
【００４２】
しかしながら、本実施形態に係る構成であると、上記課題を解決出来る。この点について、図１４を参照しつつ説明する。図１４はＲｅＲＡＭのメモリセルの断面図であり、本実施形態に係る構成と一般的な構成とを示している。
【００４３】
まず、一般的な構成について説明する。図示するように、ビット線ＢＬ（またはワード線ＷＬ）上に、抵抗変化材（可変抵抗素子）ＶＲとダイオードとが積層されている。そして、これらの層は、リソグラフィ工程により加工されて形成される。従って、抵抗変化材ＶＲの断面積は、リソグラフィ工程による限界を有し、例えば図中に示す抵抗変化材ＶＲの幅Ｗ１は、リソグラフィ工程によって決まる一定程度未満に小さくすることは困難である。そのため、メモリセルを流れる電流（図中の矢印）から見たメモリセルの断面積は比較的大きく、データの書き込み時に流れる電流や、リーク電流が大きくなり、それを削減することも困難である。
【００４４】
この点、本実施形態に従った構成では、図１４に示すように、一般的な構成において抵抗変化材ＶＲの配置されていた部分に絶縁膜が配置され、抵抗変化材ＶＲはこの絶縁膜の側面に設けられている。すなわち抵抗変化材ＶＲは、リソグラフィ工程でパターニングされた積層構造の側面に沿って設けられ、絶縁膜上下の電極あるいは配線に電気的に接触している。
【００４５】
そして抵抗変化材ＶＲは、アトミック・レイヤー・デポジション（ＡＬＤ）に代表される、等方性の良い成膜方法を用いることにより、均質で均一な膜厚で形成することができる。したがって、抵抗変化材５の電流経路に対する断面は、一片（図１４の奥行き方向の幅）はリソグラフィ加工により定められるが、他の辺（Ｗ２）は成膜時の膜厚により決まる。そのため、Ｗ２はリソグラフィ加工寸法に依存せず、数ｎｍ以下の極めて小さい値に設定することが可能となる。
【００４６】
また本実施形態であると、抵抗変化材５は、メモリセルＭＣの積層構造の側面の対向する２つの組のうち、いずれか一方の組にのみ形成され、他方の組には形成されない。より具体的には、一例として本実施形態では、抵抗変化材５は、ビット線２に沿った方向で対向する２側面に設けられ、ワード線１に沿った方向で対向する２側面には設けられない。従って、積層構造の全周を取り囲むように抵抗変化材５を形成する場合に較べて、抵抗変化材５の電流経路に対する断面積を小さく出来る。
【００４７】
このように、本実施形態に係る構成であると、抵抗変化材ＶＲの断面積を、一般的な構成と比較して大幅に削減することが可能となり、抵抗変化材ＶＲの抵抗変化に必要となる電流を大幅に削減できる。これにより消費電量を削減できるだけでなく、配線抵抗による電圧降下やダイオードに必要となる電圧も抑制することが可能となる。よって、回路電圧を抑制することも可能となり、チップの消費電力を削減することが可能となる。
【００４８】
具体的には、一般的な構成では、メモリセルの積層構造の断面の一辺の長さが２４ｎｍの場合、メモリセルを低抵抗状態から高抵抗状態へ変化させるためには、抵抗変化材とダイオードを合わせて、約４．０Ｖ、２２μＡを必要とした。しかし、本実施形態に係る構成では、約３．０Ｖ、４μＡで状態変化させることが可能となった。
【００４９】
また、絶縁膜４の絶縁破壊電圧を、抵抗変化材ＶＲの状態変化に必要な電圧よりも大きく設定しておくことが望ましい。これにより、絶縁膜４の絶縁破壊によりダイオードと配線が短絡することを抑制し、所望の電圧が抵抗変化材ＶＲに印加されなくなる事態を防止することができる。
【００５０】
このように、本実施形態によれば、リソグラフィの加工限界に依存せずに、抵抗変化材の断面積を削減し、消費電流を削減することが可能となる。このため消費電力が小さく、高集積化の可能な記憶装置を提供することが可能となる。
【００５１】
なお、図１４に示すように、一般的な構成では、ダイオードと抵抗変化材ＶＲとの間にはバリア層が必要となる。これは、ダイオードを構成する成分元素と抵抗変化材ＶＲを構成する成分元素が、セルを流れる電流等に起因して相互拡散し、ダイオードあるいは抵抗変化材ＶＲの本来の機能を損なうことを防止するためのものである。同時に、抵抗変化材ＶＲが抵抗変化材としての機能を十分に発揮するために、ｎ＋型Ｓｉと異なる仕事関数の電極を用いることが望ましい場合があり、この場合にはバリア層に、この機能を兼ね備えさせることが望ましい。しかし本実施形態の構成では、可変抵抗材ＶＲ電極の材料としてｎ＋型シリコンを用いることが仕事関数的に望ましく、さらにＳｉとＴｉＯ２の相互拡散は顕著ではないため、バリア層が不要となる。
【００５２】
５．本実施形態の変形例
上記実施形態は、種々の構成に変形することが出来る。以下、種々の変形例について説明する。しかし、以下で説明する例とは異なる変形例もまた可能である。
【００５３】
５．１ 第１の例
まず第１の例について、図１５〜図１７を用いて説明する。図１５〜図１７は、第１の例に従ったメモリセルアレイの製造工程を順次示す斜視図である。本例は、電極膜２５をメモリセル毎に分離したものである。
【００５４】
まず、前述の図７の構成を得た後、図８の工程を行う。この際、図１５に示すように、電極膜２５もパターニングする。その結果、ビット線膜２４が露出される。次に図１６に示すように、図９で説明したように抵抗変化材３５が形成される。その後、図１７に示すように、図１１で説明したように抵抗変化材３５の一部を除去する。このように、抵抗変化材３５がビット線膜２４に直接接しても良い。
【００５５】
５．２ 第２の例
次に第２の例について、図１８及び図１９を用いて説明する。図１８及び図１９は、第２の例に従ったメモリセルアレイの製造工程を順次示す斜視図である。本例は、第１方向で隣接する抵抗変化材を接続したものである。
【００５６】
まず、前述の図９の構成を得た後、図１８に示すように、メモリセルの積層構造間の抵抗変化材３５上に絶縁膜５０が形成される。次に図１９に示すように、図１０で説明した工程が行われ、その後、絶縁膜５０が除去される。本例であると、抵抗変化材３５のエッチングは、その一部が絶縁膜５０で保護された状態で行われる。そのため、積層構造間に抵抗変化材３５が残存する。このような構成であっても、抵抗変化材３５は高抵抗であるので、実動作上、問題が生じることは無い。
【００５７】
５．３ 第３の例
次に第３の例について、図２０を用いて説明する。図２０は、第３の例に従ったメモリセルアレイの斜視図である。本例は、上記第１の例と第２の例とを組み合わせたものである。
【００５８】
図示するように、電極膜２５をメモリセル毎に分離しつつ、第１方向で隣接する抵抗変化材３５を接続しても良い。本構成は、図１６の工程の後、図１８の工程を行うことにより得られる。
【００５９】
５．４ 第４の例
次に第４の例について、図２１を用いて説明する。図２１は、第４の例に従ったメモリセルアレイの斜視図である。本例は、第１の実施形態において、ビット線膜２４の上面の一部をエッチングしたものである。
【００６０】
図示するように、図８のエッチング工程において、電極膜２５だけでなく、ビット線膜２４の上面の一部をエッチングしても良い。その結果、図２１に示すように、メモリセル間におけるビット線膜２４の上面は、電極膜２５とビット線膜２４との接触面よりも低くなる。そして抵抗変化材３５は、ビット線膜２４の段差部分において、ビット線膜２４の側面に接する。
【００６１】
５．５ 第５の例
次に第５の例について、図２２を用いて説明する。図２２は、第５の例に従ったメモリセルアレイの斜視図である。本例は、上記第２の例と第４の例とを組み合わせたものである。
【００６２】
図示するように、ビット線膜２４の上面をエッチングしつつ、第１方向で隣接する抵抗変化材３５を接続しても良い。本構成は、図８の工程においてビット線膜２４の上面の一部をエッチングした後、図１８の工程を行うことにより得られる。
【００６３】
［第２実施形態］
次に、第２実施形態に係る記憶装置及びその製造方法について説明する。本実施形態は、上記第１実施形態において、ダイオード３と抵抗変化材５の位置を入れ替えたものである。すなわち、ダイオード３がビット線２に接続され、抵抗変化材５がワード線１に接続されたものである。その他の構成は第１実施形態であるので、以下では第１実施形態と異なる点についてのみ説明する。
【００６４】
１．メモリセルアレイの構成について
図２３及び図２４は、本実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す斜視図及び断面図である。
【００６５】
図示するように、メモリセルＭＣは、ビット線２とワード線１との間に直列接続された選択素子３、絶縁膜４、及び電極材料６、７、８、並びに抵抗変化材５を備えている。より具体的には、ビット線２上に、電極８、選択素子３、電極７、絶縁膜４、及び電極６が順次積層され、電極６がワード線１に接触している。本例においては、電極６は、ワード線１に沿って設けられる。また抵抗変化材５は、少なくとも絶縁膜４の側面に被覆する。そして抵抗変化材５は、メモリセルの積層構造の側面に沿って、少なくともワード線１から選択素子３にわたって設けられる。本実施形態においても、抵抗変化材５は、メモリセルＭＣの積層構造の側面の対向する２つの組のうち、第１方向（ビット線２に沿った方向）で対向する２つの側面に設けられ、第２方向（ワード線１に沿った方向）で対向する２つの側面には設けられない。
【００６６】
２．メモリセルアレイの製造方法について
次に、図２３及び図２４に示すメモリセルアレイの製造方法について、図２５〜図３１を用いて説明する。図２５〜図３１は、本実施形態に係る半導体記憶装置の製造工程を順次示す斜視図である。
【００６７】
まず図２５に示すように、層間絶縁膜２３上に、ビット線膜２４、電極膜２７、pinダイオード層２８、電極膜２９、絶縁膜２６、及びエッチングマスク層３０が順次形成される。そして、リソグラフィ工程により、エッチングマスク層３０が、ビット線２のパターンにパターニングされる。以上の結果、図２５の構造が得られる。
【００６８】
次に図２６に示すように、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）等により、エッチングマスク層３０をマスクに用いたエッチングが行われて、絶縁膜２６、電極膜２９、ダイオード層２８、電極膜２７、及びビット線膜２４が、一括してパターニングされる。これにより、第１方向（Ｄ１）に沿ったストライプ形状のビット線（ＢＬ）２４が形成される。その後、層間絶縁膜２３上に、メモリセルの積層構造間を埋め込むようにして層間絶縁膜３１が形成され、層間絶縁膜３１の上面が平坦化される。
【００６９】
次に図２７に示すように、例えばＣＭＰ法等により、層間絶縁膜３１の上面及びエッチングマスク層３０が除去される。その結果、絶縁膜２６の上面が露出される。
【００７０】
次に図２８に示すように、絶縁膜２６及び層間絶縁膜３１上に、電極膜３２、ワード線膜３３、及びエッチングマスク層３４が、順次形成される。引き続きリソグラフィ工程により、エッチングマスク層３４が、ワード線１のパターンにパターニングされる。その後、反応性イオンエッチング等により、エッチングマスク層３４をマスクに用いたエッチングが行われて、ワード線膜３３、電極膜３２、絶縁膜２６、電極膜２９、ダイオード層２８、及び電極膜２７が、一括してパターニングされる。これにより、第２方向（Ｄ２）に沿ったストライプ形状のワード線（ＷＬ）３３が形成される。また、本工程により、絶縁膜２６、電極膜２７、ダイオード層２８、及び電極膜２９が、メモリセル毎に分離される。
【００７１】
次に図２９に示すように、図２８によって得られたメモリセルの積層構造間に、絶縁膜５１が埋め込まれる。そして、絶縁膜５１の上面が除去される。絶縁膜５１は、その上面が、後に形成される抵抗変化材の下端に一致するように除去される。従って、本工程により、図２９に示すようにワード線３３、電極膜３２、絶縁膜２６、電極膜２９、及びダイオード層２８の一部が露出される。
【００７２】
次に図３０に示すように、図２９で得られた構造上に、例えばＡＬＤにより、抵抗変化材３５が成膜される。
【００７３】
次に図３１に示すように、エッチバック工程を行うことにより、抵抗変化材３５の上部が除去される。この際、第１方向で隣接するメモリセル間に位置する抵抗変化材３５も除去される。この結果、図３１に示すように、抵抗変化材３５は、ワード線３３の側面からダイオード層２８の側面にわたって残存する。また抵抗変化材３５は、第２方向で隣接するメモリセル間の層間絶縁膜３１の側面にも残存する。
【００７４】
その後は、全面に例えば塗布型の層間絶縁膜を形成し、第１実施形態と同様の工程により、半導体記憶装置が完成する。
【００７５】
３．本実施形態の効果
以上のように、第１実施形態で説明した構成は、抵抗変化材とダイオードとの位置を逆にした場合にも適用出来る。
【００７６】
４．本実施形態の変形例
本実施形態も、種々の構成に変形することが出来る。以下、種々の変形例について説明する。しかし、以下で説明する例とは異なる変形例もまた可能である。
【００７７】
４．１ 第１の例
まず第１の例について、図３２を用いて説明する。図３２は、第１の例に従ったメモリセルアレイの斜視図である。図示するように、電極膜２７をメモリセル間で接続しても良い。本構造は、図２８の工程において、電極膜２７をエッチングしないことで得られる。
【００７８】
４．２ 第２の例
次に第２の例について、図３３を用いて説明する。図３３は、第２の例に従ったメモリセルアレイの斜視図である。図示するように、第１実施形態の第２の例と同様に、第１方向で隣接する抵抗変化材３５を接続しても良い。本構造は、図３０において、例えば絶縁膜によってメモリセル間の抵抗変化材３５を保護しつつ、エッチングを行うことにより得られる。
【００７９】
４．３ その他の例
その他の変形例も可能である。例えば、上記第１、第２の例を組み合わせても良い。すなわち、図３２の構造において、第１方向で隣接する抵抗変化材３５を接続しても良い。また第１実施形態の第４の例のように、図２８の工程において、ビット線２４の上面の一部を除去しても良い。更に第１実施形態の第５の例のように、ビット線２４の上面の一部を除去しつつ、第１方向で隣接する抵抗変化材３５を接続しても良い。
【００８０】
［第３実施形態］
次に、第３実施形態に係る記憶装置及びその製造方法について説明する。本実施形態は、上記第１実施形態において、ワード線１とビット線２の向きを入れ替えたものである。すなわち、ワード線１が第１方向に沿って設けられ、ビット線２が第２方向に沿って設けられるものである。その他の構成は第１実施形態であるので、以下では第１実施形態と異なる点についてのみ説明する。
【００８１】
１．メモリセルアレイの構成について
図３４は、本実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す斜視図である。
【００８２】
図示するように、本実施形態の基本的な構成は、第１実施形態で説明した図１及び図２と同様である。第１実施形態と異なる点は以下である。すなわち、
・ワード線１及びビット線２がそれぞれ第１方向及び第２方向に沿って設けられる。
・抵抗変化材５は、メモリセルＭＣの積層構造の側面の対向する２つの組のうち、ワード線１に沿った方向で対向する２つの側面に設けられ、ビット線２に沿った方向で対向する２つの側面には設けられない。
・電極層９は、メモリセル毎に分離されている。
・メモリセル間のビット線２の上面は、ビット線２と電極層９との界面よりも低く、抵抗変化材５の下端の高さに等しい。
【００８３】
２．メモリセルアレイの製造方法について
次に、図３４に示すメモリセルアレイの製造方法について、図３５〜図４２を用いて説明する。図３５〜図４２は、本実施形態に係る半導体記憶装置の製造工程を順次示す斜視図である。
【００８４】
まず図３５に示すように、層間絶縁膜２３上に、ビット線膜２４、電極膜２５、絶縁膜２６、電極膜２７、ダイオード層２８、電極膜２９、及びエッチングマスク層５２が順次形成される。そして、リソグラフィ工程により、エッチングマスク層５２が、ビット線２のパターンにパターニングされる。以上の結果、図３５の構造が得られる。
【００８５】
次に図３６に示すように、反応性イオンエッチング等により、エッチングマスク層５２をマスクに用いたエッチングが行われて、電極膜２９、ダイオード層２８、電極膜２７、絶縁膜２６、電極膜２５、及びビット線膜２４が、一括してパターニングされる。これにより、第２方向に沿ったストライプ形状のビット線（ＢＬ）２４が形成される。
【００８６】
次に図３７に示すように、図３６の工程で形成された積層構造間に、絶縁膜５３が埋め込まれる。この絶縁膜５３は、少なくとも絶縁膜２６の側面全面が露出されるように（本例では、ビット線２４の少なくとも一部が露出されるように）、積層構造間に残存される。
【００８７】
次に図３８に示すように、図３７で得られた構造上に、例えばＡＬＤにより、抵抗変化材３５が成膜される。
【００８８】
次に図３９に示すように、エッチバック工程を行うことにより、抵抗変化材３５の上部が除去される。この際、第１方向で隣接するメモリセル間に位置する抵抗変化材３５も除去される。
【００８９】
次に図４０に示すように、メモリセルの積層構造を被覆するように層間絶縁膜２３上に層間絶縁膜５４が形成され、層間絶縁膜５４の上面が平坦化される。そして例えばＣＭＰ法等により、層間絶縁膜５４の上面及びエッチングマスク層５２が除去される。その結果、電極膜２９の上面が露出される。
【００９０】
次に図４１に示すように、電極膜２９及び層間絶縁膜５４上に、電極膜３２、ワード線膜３３、及びエッチングマスク層５５が、順次形成される。引き続きリソグラフィ工程によりエッチングマスク層５５が、ワード線１のパターンにパターニングされる。
【００９１】
次に図４２に示すように、反応性イオンエッチング等により、エッチングマスク層５５をマスクに用いたエッチングが行われて、ワード線膜３３、電極膜３２、電極膜２９、ダイオード層２８、電極膜２７、絶縁膜２６、及び電極膜２５が、一括してパターニングされる。これにより、第１方向（Ｄ１）に沿ったストライプ形状のワード線（ＷＬ）３３が形成される。また、本工程により、電極膜２５、絶縁膜２６、電極膜２７、ダイオード層２８、及び電極膜２９が、メモリセル毎に分離される。また本工程によれば、抵抗変化材３５も、メモリセル毎に分離される。
【００９２】
その後は、全面に例えば塗布型の層間絶縁膜を形成し、第１実施形態と同様の工程により、半導体記憶装置が完成する。
【００９３】
３．本実施形態の効果
以上のように、第１実施形態で説明した構成は、ワード線とビット線の向きを逆にした場合にも適用出来る。
【００９４】
４．本実施形態の変形例
本実施形態も、種々の構成に変形することが出来る。以下、種々の変形例について説明する。しかし、以下で説明する例とは異なる変形例もまた可能である。
【００９５】
例えば、上記実施形態では、図４２のエッチング工程において、第２方向で隣接するメモリセル間の抵抗変化材３５は全て除去されている。このため、メモリセル間におけるビット線２４の上面の高さは、ビット線２４と電極膜２５との界面よりも低い。しかし、このエッチング工程を、ビット線２４の上面で停止しても良い。この場合には、メモリセル間のビット線２４の側面に、抵抗変化材３５の一部が残存する。すなわち、第２方向で隣接するメモリセル間で、抵抗変化材３５が接続されても良い。また、このエッチング工程は電極膜２５の上面で停止されても良い。この場合には、第２方向で隣接するメモリセル間で、電極膜２５が接続される。
【００９６】
［第４実施形態］
次に、第４実施形態に係る記憶装置及びその製造方法について説明する。本実施形態は、上記第２実施形態において、ワード線１とビット線２の向きを入れ替えたものである。すなわち、ワード線１が第１方向に沿って設けられ、ビット線２が第２方向に沿って設けられるものである。その他の構成は第１実施形態であるので、以下では第１実施形態と異なる点についてのみ説明する。
【００９７】
１．メモリセルアレイの構成について
図４３は、本実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す斜視図である。
【００９８】
図示するように、本実施形態の基本的な構成は、第２実施形態で説明した図２３及び図２４と同様である。第２実施形態と異なる点は以下である。すなわち、
・ワード線１及びビット線２がそれぞれ第１方向及び第２方向に沿って設けられる。
・抵抗変化材５は、メモリセルＭＣの積層構造の側面の対向する２つの組のうち、ワード線１に沿った方向で対向する２つの側面に設けられ、ビット線２に沿った方向で対向する２つの側面には設けられない。
【００９９】
２．メモリセルアレイの製造方法について
本実施形態に係るメモリセルアレイは、前述の第２実施形態の製造工程と第３実施形態の製造工程とを組み合わせることで、製造可能である。例えば、まず第２実施形態の図２５の構成を得る。この際、マスク材３０の代わりに、第３実施形態の図３５のマスク材５２を形成する。そして図３６のようにパターニング工程を行う。その後、図２９〜図３１の工程により抵抗変化材３５を形成し、その後図４０〜図４２のパターニング工程を行う。
【０１００】
３．本実施形態の効果
以上のように、第２実施形態で説明した構成は、ワード線とビット線の向きを逆にした場合にも適用出来る。
【０１０１】
４．本実施形態の変形例
本実施形態も、種々の構成に変形することが出来る。例えば図３３等、第２実施形態で説明したのと同様の変形例が可能である。
【０１０２】
［第５実施形態］
次に、第５実施形態に係る記憶装置及びその製造方法について説明する。本実施形態は、上記第１実施形態で図１２を用いて説明したメモリセルアレイ４１を２層、積層したものである。
【０１０３】
１．メモリセルアレイの構成について
図４４及び図４５は、本実施形態に係る半導体記憶装置のメモリセル部５４の構成を示す斜視図及び断面図である。
【０１０４】
図示するように、メモリセル部５４は、積層された２つのメモリセルアレイ４１−１、４１−２を備えている。１層目のメモリセルアレイ４１−１は、第２実施形態で説明した図２３及び図２４の構成と同様である。また２層目のメモリセルアレイ４１−２は、第３実施形態で説明した図３４において、ビット線２とワード線１とをいれ変えた構成と同様である。更に、２つのメモリセルアレイ４１−１、４１−２は、ワード線１を共有している。
【０１０５】
以下、１層目のメモリセルアレイ４１−１に関する各層の参照符号には“１”のsuffixを付し、２層目のメモリセルアレイ４１−２に関する各層の参照符号には“２”のsuffixを付す。但し、２つのメモリセルアレイ４１−１、４１−２で共有されている層には、suffixは付さない。
【０１０６】
メモリセルアレイ４１−１、４１−２のメモリセルＭＣ１、ＭＣ２の可変抵抗素子は、共有するワード線１に接続され、ダイオードがそれぞれに関連づけられたビット線２−１、２−２にそれぞれ接続されている。そして、可変抵抗素子として機能する抵抗変化材５は、ＭＣ１、ＭＣ２の積層構造の側壁に、ダイオード３−１からダイオード３−２にわたって形成されている。従って、抵抗変化材５は、少なくとも絶縁膜４−１、４−２の側面、電極膜７−１、６−１、９−２、８−２の側面、及びワード線１の側面を被覆している。なお本例においては、抵抗変化材５は、メモリセルＭＣ１、ＭＣ２の積層構造の、ビット線２−１、２−２に沿った方向で対向する２側面に形成され、ワード線１に沿った方向で対向する２側面には形成されない。
【０１０７】
２．メモリセルアレイの製造方法について
次に、図４４及び図４５に示すメモリセルアレイの製造方法について、図４６〜図５２を用いて説明する。図４６〜図５２は、本実施形態に係る半導体記憶装置の製造工程を順次示す斜視図である。
【０１０８】
まず、第２実施形態で説明した工程により、図２７の構造を得る。その後図４６に示すように、絶縁膜２６−１及び絶縁膜３１上に、電極膜３２−１、ワード線膜３３、電極膜２５−２、絶縁膜２６−２、電極膜２７−２、ダイオード層２８−２、電極膜２９−２、及びエッチングマスク層６０が順次形成される。そして、リソグラフィ工程により、エッチングマスク層６０が、ワード線１のパターンにパターニングされる。以上の結果、図４６の構造が得られる。
【０１０９】
次に図４７に示すように、反応性イオンエッチング等により、エッチングマスク層６０をマスクに用いたエッチングが行われて、電極膜２９−２、ダイオード層２８−２、電極膜２７−２、絶縁膜２６−２、電極膜２５−２、ワード線膜３３、電極膜３２−１、絶縁膜２６−１、電極膜２９−１、ダイオード層２８−１、及び電極膜２７−１が、一括してパターニングされる。これにより、第２方向に沿ったストライプ形状のワード線（ＷＬ）３３が形成される。また、絶縁膜２６−１、電極膜２９−１、ダイオード層２８−１、及び電極膜２７−１が、メモリセルＭＣ１毎に分離される。
【０１１０】
次に図４８に示すように、図４７の工程で形成された積層構造間に、絶縁膜６１が埋め込まれる。この絶縁膜６１は、ダイオード層２８−１の上部が露出されるように、メモリセルＭＣ１の積層構造間に残存される。その後、全面に、例えばＡＬＤにより、抵抗変化材３５が成膜される。
【０１１１】
次に図４９に示すように、エッチバック工程を行うことにより、抵抗変化材３５の上部が除去される。この際、第１方向で隣接するメモリセルＭＣ１間に位置する抵抗変化材３５も除去される。また抵抗変化材３５は、ダイオード層２８−１からダイオード層２８−２にわたって残存される。
【０１１２】
次に図５０に示すように、メモリセルＭＣ１、ＭＣ２の積層構造を被覆するように絶縁膜６１上に層間絶縁膜６２が形成され、層間絶縁膜６２の上面が平坦化される。そして例えばＣＭＰ法等により、層間絶縁膜６２の上面及びエッチングマスク層６０が除去される。その結果、電極膜２９−２の上面が露出される。
【０１１３】
次に図５１に示すように、電極膜２９−２及び層間絶縁膜６２上に、電極膜３２−２、ビット線膜２４−２、及びエッチングマスク層６３が、順次形成される。引き続きリソグラフィ工程によりエッチングマスク層６３が、ビット線２−２のパターンにパターニングされる。
【０１１４】
次に図５２に示すように、反応性イオンエッチング等により、エッチングマスク層６３をマスクに用いたエッチングが行われて、ビット線膜２４−２、電極膜３２−２、電極膜２９−２、ダイオード層２８−２、電極膜２７−２、絶縁膜２６−２、電極膜２５−２、及びワード線膜３３の上面が、一括してパターニングされる。これにより、第１方向（Ｄ１）に沿ったストライプ形状のビット線２４−２が形成される。また、本工程により、電極膜２５−２、絶縁膜２６−２、電極膜２７−２、ダイオード層２８−２、及び電極膜２９−２が、メモリセルＭＣ２毎に分離される。また本工程によれば、抵抗変化材３５も、メモリセルＭＣ２毎に分離される。但し、メモリセルＭＣ１では、抵抗変化材３５は、ワード線方向で隣接するもの同士で、互いに接続されている。
【０１１５】
その後は、全面に例えば塗布型の層間絶縁膜を形成し、第１実施形態と同様の工程により、半導体記憶装置が完成する。
【０１１６】
３．本実施形態の効果
以上のように、上記各実施形態で説明した構成は、積層された複数のメモリセルアレイを有する構造であっても適用出来る。
【０１１７】
また本実施形態であると、２つのメモリセルアレイ４１−１、４１−２に含まれる層を、一括してパターニングする。より具体的には、図４６及び図４７で説明したように、下層のメモリセルアレイ４１−１につき第１方向でパターニングした後、上層のメモリセルアレイ４１−２の各層を形成する。その後、メモリセルアレイ４１−１、４１−２につき第２方向で一括してパターニングする。従って、製造プロセスを簡易に出来る。
【０１１８】
更に本実施形態では、図４８及び図４９で説明したように、２つのメモリセルアレイ４１−１、４１−２の抵抗変化材３５を同時に形成出来る。そのため、製造工程数を削減出来る。
【０１１９】
４．本実施形態の変形例
本実施形態も、種々の構成に変形することが出来る。図５３〜図５５は、本実施形態の変形例に係るメモリセル部５４の断面図である。
【０１２０】
例えば図５３に示すように、図４７の工程において、ビット線膜２４−１の表面がエッチングされても良い。また図５４に示すように、抵抗変化材３５は、一方のビット線２４−１から他方のビット線ＢＬ２にわたって形成されても良い。この場合、２つのメモリセルＭＣ１、ＭＣ２の積層構造において、ビット線２４に沿った方向で対向する２側面の全面が、抵抗変化材３５に被覆される。本構成は、例えば図４８において絶縁膜６１を形成することなく抵抗変化材３５を形成することによって得られる。
【０１２１】
なお、図５４では、メモリセルＭＣ１間のビット線２４−１の上面がエッチングされる例を示しているが、もちろん、エッチングされない場合であっても良い。また、ビット線２４−１上の抵抗変化材３５が除去される例であっても良い。
【０１２２】
また図５５に示すように、図４９の工程において、絶縁膜６１上の抵抗変化材３５を残存させても良い。本構成は、図４９において、残存させるべき領域をマスク材で保護しつつ、抵抗変化材３５をエッチバックすることによって形成出来る。
【０１２３】
また、本実施形態では、２つのメモリセルアレイ４１−１、４１−２が積層された例について説明した。しかし、図５６に示すメモリセル部５４の断面図のように、３つ以上のメモリセルアレイが積層されても良い。この際、メモリセルＭＣ１、ＭＣ２、…の構成は、上記実施形態で説明したいずれの構成を採用しても良い。この場合であっても、抵抗変化材３５を、２つのメモリセルアレイにつき一括して加工出来る。
【０１２４】
［第６実施形態］
次に、第６実施形態に係る記憶装置及びその製造方法について説明する。本実施形態は、第５実施形態と同様に、２層のメモリセルアレイを積層したものであり、第５実施形態とは別の例に関するものである。より具体的には、抵抗変化材３５を、メモリセルアレイ毎に加工する例に関する。
【０１２５】
１．メモリセルアレイの構成について
図５７及び図５８は、本実施形態に係る半導体記憶装置のメモリセル部５４の構成を示す斜視図及び断面図である。
【０１２６】
図示するように、メモリセル部５４は、積層された２つのメモリセルアレイ４１−１、４１−２を備えている。１層目のメモリセルアレイ４１−１は、第２実施形態で説明した図２３及び図２４の構成と同様である。また２層目のメモリセルアレイ４１−２は、図２３及び図２４の構成を、半導体基板面内において９０°回転させた構成に相当し、換言すれば、第４実施形態で説明した図４３において、ビット線２とワード線１とをいれ変えた構成と同様である。そして２つのメモリセルアレイ４１−１、４１−２は、ワード線１を共有している。
【０１２７】
本実施形態では、メモリセルＭＣ１のダイオードとメモリセルＭＣ２の可変抵抗素子が、それぞれに関連づけられたビット線２−１、２−２にそれぞれ接続される。そしてメモリセルＭＣ１の可変抵抗素子とメモリセルＭＣ２のダイオードとが、共有するワード線１に接続される。そして、メモリセルＭＣ１の抵抗変化材５−１は、メモリセルＭＣ１の積層構造の側壁に、ワード線１からダイオード３−１にわたって形成されている。従って、抵抗変化材５−１は、少なくとも絶縁膜４−１の側面、及び電極膜７−１、６−１の側面を被覆している。メモリセルＭＣ２の抵抗変化材５−２は、メモリセルＭＣ２の積層構造の側壁に、ビット線２−２からダイオード３−２にわたって形成されている。従って、抵抗変化材５−２は、少なくとも絶縁膜４−２の側面、及び電極膜７−２、６−２の側面を被覆している。
【０１２８】
抵抗変化材５−１は、メモリセルＭＣ１の積層構造の、ビット線２−１、２−２に沿った方向で対向する２側面に形成され、ワード線１に沿った方向で対向する２側面には形成されない。逆に抵抗変化材５−２は、メモリセルＭＣ２の積層構造の、ワード線１に沿った方向で対向する２側面に形成され、ビット線２−１、２−２に沿った方向で対向する２側面には形成されない。
【０１２９】
そして抵抗変化材５−１は、ワード線１に沿った方向で隣接するメモリセルＭＣ１間で接続され、逆に抵抗変化材５−２は、ビット線２−１、２−２に沿った方向で隣接するメモリセルＭＣ２間で接続される。
【０１３０】
なお、図５８は、メモリセルＭＣ１、ＭＣ２の積層構造の部分の断面を示している。従って、この断面図では抵抗変化材５−２は見えないが、この断面図で見えている絶縁膜４−２及び電極膜６−２、７−２は、紙面に対して手前及び奥側に位置する抵抗変化材５−２で被覆される。
【０１３１】
２．メモリセルアレイの製造方法について
次に、図５７及び図５８に示すメモリセルアレイの製造方法について、図５９〜図６７を用いて説明する。図５９〜図６７は、本実施形態に係る半導体記憶装置の製造工程を順次示す斜視図である。
【０１３２】
まず、第２実施形態で説明した工程により、図２７の構造を得る。その後図５９に示すように、絶縁膜２６−１及び絶縁膜３１上に、電極膜３２−１、ワード線膜３３、電極膜２７−２、ダイオード層２８−２、電極膜２９−２、絶縁膜２６−２、及びエッチングマスク層６４が順次形成される。そして、リソグラフィ工程により、エッチングマスク層６４が、ワード線１のパターンにパターニングされる。以上の結果、図５９の構造が得られる。
【０１３３】
次に図６０に示すように、反応性イオンエッチング等により、エッチングマスク層６４をマスクに用いたエッチングが行われて、絶縁膜２６−２、電極膜２９−２、ダイオード層２８−２、電極膜２７−２、ワード線膜３３、電極膜３２−１、絶縁膜２６−１、電極膜２９−１、ダイオード層２８−１、及び電極膜２７−１が、一括してパターニングされる。これにより、第２方向に沿ったストライプ形状のワード線（ＷＬ）３３が形成される。また、絶縁膜２６−１、電極膜２９−１、ダイオード層２８−１、及び電極膜２７−１が、メモリセルＭＣ１毎に分離される。
【０１３４】
次に図６１に示すように、図６０の工程で形成された積層構造間に、絶縁膜６５が埋め込まれる。この絶縁膜６５は、ダイオード層２８−１の上部が露出されるように、メモリセルＭＣ１の積層構造間に残存される。その後、全面に、例えばＡＬＤにより、抵抗変化材３５−１が成膜される。
【０１３５】
次に図６２に示すように、エッチバック工程を行うことにより、抵抗変化材３５−１の上部が除去される。この際、第１方向で隣接するメモリセルＭＣ１間に位置する抵抗変化材３５−１も除去される。そして抵抗変化材３５−１は、ダイオード層２８−１からワード線３３にわたって残存される。また、本エッチバック工程により、ダイオード層２８−２、電極膜２９−２、及び絶縁膜２６−２の側壁が露出される。
【０１３６】
次に図６３に示すように、メモリセルＭＣ１、ＭＣ２の積層構造を被覆するように絶縁膜６５上に層間絶縁膜６６が形成され、層間絶縁膜６６の上面が平坦化される。そして例えばＣＭＰ法等により、層間絶縁膜６６の上面及びエッチングマスク層６４が除去される。その結果、絶縁膜２６−２の上面が露出される。
【０１３７】
次に図６４に示すように、絶縁膜２６−２及び層間絶縁膜６６上に、電極膜３２−２、ビット線膜２４−２、及びエッチングマスク層６７が、順次形成される。引き続き、リソグラフィ工程によりエッチングマスク層６７が、ビット線２−２のパターンにパターニングされる。その後、反応性イオンエッチング等により、エッチングマスク層６７をマスクに用いたエッチングが行われて、ビット線膜２４−２、電極膜３２−２、絶縁膜２６−２、電極膜２９−２、ダイオード層２８−２、及び電極膜２７−２が、一括してパターニングされる。この際、例えばワード線３３がエッチングストッパーとして機能する。これにより、第１方向（Ｄ１）に沿ったストライプ形状のビット線２４−２が形成される。また、本工程により、絶縁膜２６−２、電極膜２９−２、ダイオード層２８−２、及び電極膜２７−２が、メモリセルＭＣ２毎に分離される。
【０１３８】
次に、図６１及び図６２と同様の工程により、メモリセルＭＣ２の抵抗変化材３５−２が形成される。すなわち、まず図６５に示すように、図６４の工程で形成されたメモリセルＭＣ２の積層構造間に、絶縁膜６８が埋め込まれる。この絶縁膜６８は、ダイオード層２８−２の上部が露出されるように、メモリセルＭＣ２の積層構造間に残存される。
【０１３９】
次に図６６に示すように、全面に、例えばＡＬＤにより、抵抗変化材３５−２が成膜される。
【０１４０】
次に図６７に示すように、エッチバック工程を行うことにより、抵抗変化材３５−２の上部が除去される。この際、第２方向で隣接するメモリセルＭＣ２間に位置する抵抗変化材３５−２も除去される。そして抵抗変化材３５−２は、ダイオード層２８−２からビット線２４−２にわたって残存される。その後は、全面に例えば塗布型の層間絶縁膜を形成し、第１実施形態と同様の工程により、半導体記憶装置が完成する。
【０１４１】
３．本実施形態の効果
以上のように、本実施形態においても、２つのメモリセルアレイ４１−１、４１−２に含まれる層は、一括してパターニングされる。従って、製造プロセスを簡略化出来る。
【０１４２】
また本実施形態では、メモリセルアレイ４１−１、４１−２の抵抗変化材３５−１、３５−２は、それぞれ別個の工程で形成される。その結果、抵抗変化材３５−１は、ビット線２に沿った方向で対向する側面に形成され、抵抗変化材３５−２は、ワード線１に沿った方向で対向する側面に形成される。本方法であると、絶縁膜２６−１、２６−２とダイオード層２８−１、２８−２との積層位置関係が一通りのみに決まる。すなわち、ダイオード層２８−１、２８−２の上方に絶縁膜２６−１、２６−２が存在し、両者は一括加工される。従って、ダイオード層２８−１、２８−２の加工時における寸法変換差が、上の部分と下の部分とで異なることを防止（または回避）出来る。
【０１４３】
４．本実施形態の変形例
本実施形態も、種々の構成に変形することが出来る。例えば図５３と同様に、ビット線膜２４−１の表面がエッチングされても良い。また図５５と同様に、メモリセルＭＣ１間及びメモリセルＭＣ２間の抵抗変化材３５を残存させても良い。
【０１４４】
また、メモリセルＭＣ１、ＭＣ２におけるダイオードと可変抵抗素子の接続関係は任意である。例えば図６８及び図６９のような構成であっても良い。図６８及び図６９は、メモリセル部５４の断面図である。図６８は、先に説明した図５７及び図５８の構成において、メモリセルＭＣ１の可変抵抗素子とダイオードとの接続関係を逆にしたものである。また図６９は、図５７及び図５８の構成において、メモリセルＭＣ１、ＭＣ２の両方において、可変抵抗素子とダイオードとの接続関係を逆にしたものである。
【０１４５】
更に、図５６で説明したように、３つ以上のメモリセルアレイが積層されても良い。この際、メモリセルＭＣ１、ＭＣ２、…の構成は、上記実施形態で説明したいずれの構成を採用しても良い。この場合、奇数番目（１層目、３層目、５層目…）のメモリセルアレイにおいて、抵抗変化材３５が、ビット線に沿った方向で対向する２側面に形成されるとすれば、偶数番目（２層目、４層目、６層目…）のメモリセルアレイの抵抗変化材３５は、ワード線に沿った方向で対向する２側面に形成される。逆の場合もまた同様である。
【０１４６】
［変形例等］
以上のように、上記第１〜第６実施形態に係る記憶装置は、平行な複数の第１配線(WL1 or BL2@図1)と、平行な複数の第２配線(BL2 or WL1@図1)と、第１配線と第２配線とが交差する領域の第１メモリセル(MC@図2)とを備える。第１メモリセルは、第１電極(電極7or8@図12)、第１選択素子(タ゛イオート゛3@図12)、及び第１絶縁膜(絶縁膜4@図12)が積層された第１積層構造と、第１抵抗変化層(抵抗変化層5@図12)とを備える。そして第１選択素子及び第１抵抗変化層は、第１配線と第２配線との間に直列に電気的に接続される。また第１抵抗変化層は、第１絶縁膜の側面の一部を被覆し、残りの領域を被覆しないように、第１絶縁膜の前記側面の一部上に形成される。
【０１４７】
また上記構成において、第２配線(WL1@図12,23-24)は、第１配線(BL2@図12,23-24)よりも高い位置に設けられ、第１抵抗変化層(抵抗変化層5@図12,23-24)は、第１積層構造の第２側面ペア上に形成されることなく、第１側面ペア上に形成されても良い。そして、第１側面ペアは、第１配線(BL2@図12,23-24)に沿った方向で互いに対向する側面を含み、第２側面ペアは、第２配線(WL1@図12,23-24)に沿った方向で互いに対向する側面を含んでも良い。
【０１４８】
また上記構成において、第２配線(WL1@図12,23-24)は、第１配線(BL2@図12,23-24)よりも高い位置に設けられ、第１抵抗変化層(抵抗変化層5@図34,43)は、第１積層構造の第２側面ペア上に形成されることなく、第１側面ペア上に形成されても良い。そして、第１側面ペアは、第２配線(WL1@図34,43)に沿った方向で互いに対向する側面を含み、第２側面ペアは、第１配線(BL2@図34,43)に沿った方向で互いに対向する側面を含んでも良い。
【０１４９】
また上記構成において、第１配線(BL2-1@図44,57)と平行な複数の第３配線(BL2-2@図44,57)と、第２配線(WL1@図44,57)と第３配線(BL2-2@図44,57)とが交差する領域の第２メモリセル(MC2@図44,57)を更に備えていても良い。そして、第２メモリセルは、第２電極(電極7-2@図44,57)、第２選択素子(タ゛イオート゛3-2@図44,57)、及び第２絶縁膜(絶縁膜4-2 @図44,57)が積層された第２積層構造と、第２抵抗変化層(抵抗変化層5-2@図44,57)とを備えていても良い。この際、第２選択素子及び第２抵抗変化層は、第２配線(WL1@図44,57)と第３配線(BL2-2@図44,57)との間に直列に電気的に接続され、第２抵抗変化層は、第２絶縁膜の側面の一部を被覆し、残りの領域を被覆しないように、第２絶縁膜の前記側面の一部上に形成されても良い。
【０１５０】
本構成においては、第１抵抗変化層(抵抗変化層5-1@図57)は、第１積層構造の第２側面ペア上に形成されることなく、第１側面ペア上に形成され、第２抵抗変化層(抵抗変化層5-2@図57)は、前記第２積層構造の第１側面ペア上に形成されることなく、第２側面ペア上に形成されても良い。ここで、第１、第２積層構造の第１側面ペアは、第１方向と第２方向とのいずれか一方(BLに沿った方向D1@図57)で対向する側面を含み、第１、第２積層構造の第２側面ペアは、いずれか他方(WLに沿った方向D2@図57)で対向する側面を含む。そして第１方向は、第１、第３配線(BL2-1,2-2@図57)に沿った方向であり、第２方向は、第２配線に沿った方向(WL1@図57)である。
【０１５１】
実施形態は、上記説明した態様に限定されるものではなく、種々の変形が可能である。例えば、上記説明した全ての例において、ビット線とワード線を入れ替えても良い。
【０１５２】
また、第１、第２実施形態では、図４の構成を得た後、図５の工程を行う前に、抵抗変化材を形成しても良い。この場合、ワード線方向で対向する２側面に抵抗変化材が形成される。更に、第３、第４実施形態では、図４２の工程の後に、抵抗変化材を形成しても良い。この場合、ビット線方向で対向する２側面に抵抗変化材が形成される。
【０１５３】
また、第１〜第４、第６実施形態においても、図５４の例のように、メモリセルＭＣの積層構造の２側面の全面に抵抗変化材が形成されても良い。また、一部の実施形態で説明したように、抵抗変化材３５は、第１方向で隣接するメモリセル間で共通に接続されても良いし、または第２方向で隣接するメモリセル間で共通に接続されても良い。抵抗変化材３５が連続していたとしても、データの書き込み（ＳＥＴ）、消去（ＲＥＳＥＴ）、及びフォーミング（forming）の際に最も電界が強い部分よりも間隔が広ければ、実使用上は問題ない。本実施形態では、最も電界の強い箇所は、絶縁膜４の側壁部分である。しかし、この部分での抵抗変化材３５の膜厚は数ｎｍであり、メモリセルの隣接間隔は通常１０ｎｍ以上であるので、問題は発生しない。なおformingとは、抵抗変化材３５を形成するための処理であり、より具体的には、絶縁膜に可変抵抗特性を持たせるために、この絶縁膜に高い電圧を印加する処理である。本処理によって、絶縁膜は抵抗変化材として機能するようになる。
【０１５４】
また、上記実施形態において、抵抗変化材が形成される２側面が対向する方向とは別の方向で隣接するメモリセルＭＣ間で、絶縁膜４が接続されていても良い。例えば第２実施形態において、絶縁膜２６を、図２５の工程ではなく図２８の工程で形成しても良い。本構成であると、絶縁膜２６は、電極膜２９及びワード線３３と同様に、第２方向に沿ったストライプ形状となる。この場合であっても、絶縁膜２６はメモリセルＭＣの電流経路として機能しないので、実使用上、問題は無い。
【０１５５】
また、ビット線とワード線は必ずしも直交する必要は無く、その向きが異なっていれば良い。またメモリセルの積層構造の断面は四角形に限らず、その他の多角形や円形であっても良い。この場合でも、抵抗変化材３５は、絶縁膜４の一部にのみ形成され、且つ抵抗変化材によってダイオードが第１または第２配線に接続されるように構成されれば良い。また、ダイオードと可変抵抗素子との接続関係は上記説明したものに限られず、またダイオードのアノード及びカソードの向きも適宜選択出来る。
【０１５６】
更に、上記実施形態では、各層につき具体的な材料を挙げて説明したが、その他の材料を適宜用いても良く、また製造工程も可能な限り入れ替えることが出来る。
【０１５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１５８】
１…ワード線、２…ビット線、３…選択素子、４…絶縁膜、５…抵抗変化材、６〜９…電極、４０…半導体記憶装置、４１…メモリセルアレイ、４２…ロウデコーダ、４３…カラムデコーダ、４４…コントローラ、４５…電源
【特許請求の範囲】
【請求項１】
平行に設けられた複数の第１配線と、
平行に設けられた複数の第２配線と、
前記第１配線に平行に設けられた複数の第３配線と、
前記第１配線の一つと前記第２配線の一つとが交差する領域に設けられた第１メモリセルと、
前記第２配線の一つと前記第３配線の一つとが交差する領域の第２メモリセルと
を具備し、前記第１メモリセルは、第１電極、第１選択素子、及び第１絶縁膜が積層された第１積層構造と、第１抵抗変化層とを備え、
前記第１選択素子及び前記第１抵抗変化層は、前記第１配線の一つと前記第２配線の一つとの間に直列に電気的に接続され、
前記第１抵抗変化層は、前記第１絶縁膜の側面の一部を被覆し、残りの領域を被覆しないように、前記第１絶縁膜の前記側面の一部上に形成され、
前記第２メモリセルは、第２電極、第２選択素子、及び第２絶縁膜が積層された第２積層構造と、第２抵抗変化層とを備え、
前記第２選択素子及び前記第２抵抗変化層は、前記第２配線の一つと前記第３配線の一つとの間に直列に電気的に接続され、
前記第２抵抗変化層は、前記第２絶縁膜の側面の一部を被覆し、残りの領域を被覆しないように、前記第２絶縁膜の前記側面の一部上に形成され、
前記第１抵抗変化層は、前記第１積層構造の第２側面ペア上に形成されることなく、第１側面ペア上に形成され、
前記第２抵抗変化層は、前記第２積層構造の第１側面ペア上に形成されることなく、第２側面ペア上に形成され、
前記第１、第２積層構造の前記第１側面ペアは、第１方向と第２方向とのいずれか一方で対向する側面を含み、
前記第１、第２積層構造の前記第２側面ペアは、いずれか他方で対向する側面を含み、
前記第１方向は、前記第１、第３配線に沿った方向であり、前記第２方向は、前記第２配線に沿った方向であり、
前記第２配線は、前記１配線よりも高い位置に設けられ、
前記第１積層構造は、順次設けられた前記第１電極、前記第１選択素子、第２電極、前記第１絶縁膜、及び第３電極を備え、
前記第１、第３電極のいずれか一方が前記第１配線に接触され、
前記第１、第３電極のいずれか他方が前記第２配線に接触され、
前記第１抵抗変化層は、前記第２電極から前記第３電極にわたって連続的に形成される
ことを特徴とする記憶装置。
【請求項２】
平行に設けられた複数の第１配線と、
平行に設けられた複数の第２配線と、
前記第１配線の一つと前記第２配線の一つとが交差する領域に設けられた第１メモリセルと
を具備し、前記第１メモリセルは、第１電極、第１選択素子、及び第１絶縁膜が積層された第１積層構造と、第１抵抗変化層とを備え、
前記第１選択素子及び前記第１抵抗変化層は、前記第１配線の一つと前記第２配線の一つとの間に直列に電気的に接続され、
前記第１抵抗変化層は、前記第１絶縁膜の側面の一部を被覆し、残りの領域を被覆しないように、前記第１絶縁膜の前記側面の一部上に形成される
ことを特徴とする記憶装置。
【請求項３】
前記第２配線は、前記１配線よりも高い位置に設けられ、
前記第１抵抗変化層は、前記第１積層構造の第２側面ペア上に形成されることなく、第１側面ペア上に形成され、
前記第１側面ペアは、前記第１配線または前記第２配線のいずれか一方に沿った方向で互いに対向する側面を含み、
前記第２側面ペアは、前記第１配線または前記第２配線のいずれか他方に沿った方向で互いに対向する側面を含む
ことを特徴とする請求項２記載の記憶装置。
【請求項４】
前記第１配線に平行に設けられた複数の第３配線と、
前記第２配線の一つと前記第３配線の一つとが交差する領域の第２メモリセルと
を更に備え、前記第２メモリセルは、第２電極、第２選択素子、及び第２絶縁膜が積層された第２積層構造と、第２抵抗変化層とを備え、
前記第２選択素子及び前記第２抵抗変化層は、前記第２配線の一つと前記第３配線の一つとの間に直列に電気的に接続され、
前記第２抵抗変化層は、前記第２絶縁膜の側面の一部を被覆し、残りの領域を被覆しないように、前記第２絶縁膜の前記側面の一部上に形成される
ことを特徴とする請求項２記載の記憶装置。
【請求項５】
前記第１抵抗変化層は、前記第１積層構造の第２側面ペア上に形成されることなく、第１側面ペア上に形成され、
前記第２抵抗変化層は、前記第２積層構造の第１側面ペア上に形成されることなく、第２側面ペア上に形成され、
前記第１、第２積層構造の前記第１側面ペアは、第１方向と第２方向とのいずれか一方で対向する側面を含み、
前記第１、第２積層構造の前記第２側面ペアは、いずれか他方で対向する側面を含み、
前記第１方向は、前記第１、第３配線に沿った方向であり、前記第２方向は、前記第２配線に沿った方向である
ことを特徴とする請求項４記載の記憶装置。
【請求項６】
前記第１積層構造は、順次設けられた前記第１電極、前記第１選択素子、第２電極、前記第１絶縁膜、及び第３電極を備え、
前記第１、第３電極のいずれか一方が前記第１配線に接触され、いずれか他方が前記第２配線に接触され、
前記第１抵抗変化層は、前記第２電極から前記第３電極にわたって連続的に形成される
ことを特徴とする請求項２記載の記憶装置。
【請求項７】
第１方向に沿って設けられた第１配線と、
前記第１方向と異なる第２方向に沿って設けられた第２配線と、
前記第１配線と前記第２配線との間に設けられた第１メモリセルと
を具備し、前記第１メモリセルは、前記第１配線の一つと第１絶縁膜を介在して接触する第１ダイオード層と、前記第１絶縁膜の側面に部分的に形成され、前記第１ダイオード層を前記第１配線の一つに電気的に接続する第１抵抗変化層とを備える
ことを特徴とする記憶装置。
【請求項８】
前記第１抵抗変化層は、前記第１絶縁膜の、前記第１方向または前記第２方向のうちいずれか一方の互いに対向する側面上に形成される
ことを特徴とする請求項７記載の記憶装置。
【請求項９】
前記第１方向に沿って設けられた第３配線と、
前記第２配線と前記第３配線との間に設けられた第２メモリセルと
を更に備え、前記第２メモリセルは、前記第２配線の一つと第２絶縁膜を介在して接触する第２ダイオード層と、前記第２絶縁膜の側面に部分的に形成され、前記第２ダイオード層を前記第２配線の一つに電気的に接続する第２抵抗変化層とを備え、
前記第１抵抗変化層は、前記第１方向または第２方向のいずれか一方で互いに対向する側面上に形成され、
前記第２抵抗変化層は、いずれか他方で互いに対向する側面上に形成される
ことを特徴とする請求項７記載の記憶装置。
【請求項１０】
第１導電層上に、第１ダイオード層及び第１絶縁層を含む第１メモリセル層を形成するステップと、
前記第１導電層及び前記第１メモリセル層を、第１方向にパターニングするステップと、
前記パターニングされた第１メモリセル層間を第２絶縁層で埋め込むステップと、
前記パターニングされた第１メモリセル層及び前記第２絶縁層上に、第２導電層、並びに第２ダイオード層及び第３絶縁層を含む第２メモリセル層を形成するステップと、
前記第２メモリセル層、前記第２導電層、及び前記第１メモリセル層を、第１方向と異なる第２方向にパターニングするステップと、
前記第２方向のパターニングによって露出された前記第１絶縁層上に、第１抵抗変化層を形成するステップと、
前記パターニングされた第１、第２メモリセル層間を第４絶縁層で埋め込むステップと、
前記パターニングされた第１、第２メモリセル層及び前記第４絶縁層上に、第３導電層を形成するステップと、
前記第３導電層及び前記第２メモリセル層を、前記第１方向にパターニングするステップと
を具備することを特徴とする記憶装置の製造方法。
【請求項１】
平行に設けられた複数の第１配線と、
平行に設けられた複数の第２配線と、
前記第１配線に平行に設けられた複数の第３配線と、
前記第１配線の一つと前記第２配線の一つとが交差する領域に設けられた第１メモリセルと、
前記第２配線の一つと前記第３配線の一つとが交差する領域の第２メモリセルと
を具備し、前記第１メモリセルは、第１電極、第１選択素子、及び第１絶縁膜が積層された第１積層構造と、第１抵抗変化層とを備え、
前記第１選択素子及び前記第１抵抗変化層は、前記第１配線の一つと前記第２配線の一つとの間に直列に電気的に接続され、
前記第１抵抗変化層は、前記第１絶縁膜の側面の一部を被覆し、残りの領域を被覆しないように、前記第１絶縁膜の前記側面の一部上に形成され、
前記第２メモリセルは、第２電極、第２選択素子、及び第２絶縁膜が積層された第２積層構造と、第２抵抗変化層とを備え、
前記第２選択素子及び前記第２抵抗変化層は、前記第２配線の一つと前記第３配線の一つとの間に直列に電気的に接続され、
前記第２抵抗変化層は、前記第２絶縁膜の側面の一部を被覆し、残りの領域を被覆しないように、前記第２絶縁膜の前記側面の一部上に形成され、
前記第１抵抗変化層は、前記第１積層構造の第２側面ペア上に形成されることなく、第１側面ペア上に形成され、
前記第２抵抗変化層は、前記第２積層構造の第１側面ペア上に形成されることなく、第２側面ペア上に形成され、
前記第１、第２積層構造の前記第１側面ペアは、第１方向と第２方向とのいずれか一方で対向する側面を含み、
前記第１、第２積層構造の前記第２側面ペアは、いずれか他方で対向する側面を含み、
前記第１方向は、前記第１、第３配線に沿った方向であり、前記第２方向は、前記第２配線に沿った方向であり、
前記第２配線は、前記１配線よりも高い位置に設けられ、
前記第１積層構造は、順次設けられた前記第１電極、前記第１選択素子、第２電極、前記第１絶縁膜、及び第３電極を備え、
前記第１、第３電極のいずれか一方が前記第１配線に接触され、
前記第１、第３電極のいずれか他方が前記第２配線に接触され、
前記第１抵抗変化層は、前記第２電極から前記第３電極にわたって連続的に形成される
ことを特徴とする記憶装置。
【請求項２】
平行に設けられた複数の第１配線と、
平行に設けられた複数の第２配線と、
前記第１配線の一つと前記第２配線の一つとが交差する領域に設けられた第１メモリセルと
を具備し、前記第１メモリセルは、第１電極、第１選択素子、及び第１絶縁膜が積層された第１積層構造と、第１抵抗変化層とを備え、
前記第１選択素子及び前記第１抵抗変化層は、前記第１配線の一つと前記第２配線の一つとの間に直列に電気的に接続され、
前記第１抵抗変化層は、前記第１絶縁膜の側面の一部を被覆し、残りの領域を被覆しないように、前記第１絶縁膜の前記側面の一部上に形成される
ことを特徴とする記憶装置。
【請求項３】
前記第２配線は、前記１配線よりも高い位置に設けられ、
前記第１抵抗変化層は、前記第１積層構造の第２側面ペア上に形成されることなく、第１側面ペア上に形成され、
前記第１側面ペアは、前記第１配線または前記第２配線のいずれか一方に沿った方向で互いに対向する側面を含み、
前記第２側面ペアは、前記第１配線または前記第２配線のいずれか他方に沿った方向で互いに対向する側面を含む
ことを特徴とする請求項２記載の記憶装置。
【請求項４】
前記第１配線に平行に設けられた複数の第３配線と、
前記第２配線の一つと前記第３配線の一つとが交差する領域の第２メモリセルと
を更に備え、前記第２メモリセルは、第２電極、第２選択素子、及び第２絶縁膜が積層された第２積層構造と、第２抵抗変化層とを備え、
前記第２選択素子及び前記第２抵抗変化層は、前記第２配線の一つと前記第３配線の一つとの間に直列に電気的に接続され、
前記第２抵抗変化層は、前記第２絶縁膜の側面の一部を被覆し、残りの領域を被覆しないように、前記第２絶縁膜の前記側面の一部上に形成される
ことを特徴とする請求項２記載の記憶装置。
【請求項５】
前記第１抵抗変化層は、前記第１積層構造の第２側面ペア上に形成されることなく、第１側面ペア上に形成され、
前記第２抵抗変化層は、前記第２積層構造の第１側面ペア上に形成されることなく、第２側面ペア上に形成され、
前記第１、第２積層構造の前記第１側面ペアは、第１方向と第２方向とのいずれか一方で対向する側面を含み、
前記第１、第２積層構造の前記第２側面ペアは、いずれか他方で対向する側面を含み、
前記第１方向は、前記第１、第３配線に沿った方向であり、前記第２方向は、前記第２配線に沿った方向である
ことを特徴とする請求項４記載の記憶装置。
【請求項６】
前記第１積層構造は、順次設けられた前記第１電極、前記第１選択素子、第２電極、前記第１絶縁膜、及び第３電極を備え、
前記第１、第３電極のいずれか一方が前記第１配線に接触され、いずれか他方が前記第２配線に接触され、
前記第１抵抗変化層は、前記第２電極から前記第３電極にわたって連続的に形成される
ことを特徴とする請求項２記載の記憶装置。
【請求項７】
第１方向に沿って設けられた第１配線と、
前記第１方向と異なる第２方向に沿って設けられた第２配線と、
前記第１配線と前記第２配線との間に設けられた第１メモリセルと
を具備し、前記第１メモリセルは、前記第１配線の一つと第１絶縁膜を介在して接触する第１ダイオード層と、前記第１絶縁膜の側面に部分的に形成され、前記第１ダイオード層を前記第１配線の一つに電気的に接続する第１抵抗変化層とを備える
ことを特徴とする記憶装置。
【請求項８】
前記第１抵抗変化層は、前記第１絶縁膜の、前記第１方向または前記第２方向のうちいずれか一方の互いに対向する側面上に形成される
ことを特徴とする請求項７記載の記憶装置。
【請求項９】
前記第１方向に沿って設けられた第３配線と、
前記第２配線と前記第３配線との間に設けられた第２メモリセルと
を更に備え、前記第２メモリセルは、前記第２配線の一つと第２絶縁膜を介在して接触する第２ダイオード層と、前記第２絶縁膜の側面に部分的に形成され、前記第２ダイオード層を前記第２配線の一つに電気的に接続する第２抵抗変化層とを備え、
前記第１抵抗変化層は、前記第１方向または第２方向のいずれか一方で互いに対向する側面上に形成され、
前記第２抵抗変化層は、いずれか他方で互いに対向する側面上に形成される
ことを特徴とする請求項７記載の記憶装置。
【請求項１０】
第１導電層上に、第１ダイオード層及び第１絶縁層を含む第１メモリセル層を形成するステップと、
前記第１導電層及び前記第１メモリセル層を、第１方向にパターニングするステップと、
前記パターニングされた第１メモリセル層間を第２絶縁層で埋め込むステップと、
前記パターニングされた第１メモリセル層及び前記第２絶縁層上に、第２導電層、並びに第２ダイオード層及び第３絶縁層を含む第２メモリセル層を形成するステップと、
前記第２メモリセル層、前記第２導電層、及び前記第１メモリセル層を、第１方向と異なる第２方向にパターニングするステップと、
前記第２方向のパターニングによって露出された前記第１絶縁層上に、第１抵抗変化層を形成するステップと、
前記パターニングされた第１、第２メモリセル層間を第４絶縁層で埋め込むステップと、
前記パターニングされた第１、第２メモリセル層及び前記第４絶縁層上に、第３導電層を形成するステップと、
前記第３導電層及び前記第２メモリセル層を、前記第１方向にパターニングするステップと
を具備することを特徴とする記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【公開番号】特開２０１３−２１２９７（Ｐ２０１３−２１２９７Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１２−４８５８９（Ｐ２０１２−４８５８９）
【出願日】平成２４年３月５日（２０１２．３．５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２４年３月５日（２０１２．３．５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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