試験測定機器
【課題】シリアル・デジタル信号の品質を特定するためにアイ・ダイアグラムを用い、存在しないアイ違反を無駄に検索しないで、かかる無駄な検索の不感時間を実質的に除く。
【解決手段】デジタル信号を取込みながら、単位時間間隔内で上記デジタル信号による違反を検出する際に、単位時間間隔内にマスク１２を定義する。単位時間間隔の期間中にデジタル信号がマスタと交差するときに、違反信号を発生する。
【解決手段】デジタル信号を取込みながら、単位時間間隔内で上記デジタル信号による違反を検出する際に、単位時間間隔内にマスク１２を定義する。単位時間間隔の期間中にデジタル信号がマスタと交差するときに、違反信号を発生する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、電気信号からのデータを取り込む分野に関し、特に、かかるデータ取込みを開始するためのトリガ機能を有する試験測定機器に関する。
【背景技術】
【０００２】
パラレル・データ・バスは一般的でなくなってきており、これらは、高速シリアル・コミュニケーション・バスに取り代わりつつある。電子業界は、シリアル・デジタル信号の品質を特定する方法として、ここ数年、アイ・ダイアグラムを用いている。シリアル・データ信号は、ロジック「１」及びロジック「０」を夫々示す２つの電圧レベルの間で変化するアナログ信号であり、この遷移は、規則的なクロック時間間隔（インターバル）で生じる。最高品質のデータ回復を確実にするために、マスク又は締め出し領域を用いて、１クロック・インターバルに対応する単位時間間隔（ＵＩ）又はシンボルの期間中に、デジタル信号が横切ってはいけない領域を定義する。従来技術の図１に示すように、アイ・ダイアグラムを表示し、アイの違反を示すためには、オシロスコープは非常に有効なツールである。
【０００３】
残念なことに、アイ・ダイアグラムが後処理ツールであるため、現在のオシロスコープでのアイ・ダイアグラムの有用性が制限されている。これは、マスク違反が生じるかを判断するためにデータ波形をマスクに供給する前に、独自のトリガ条件の検出に応答してデータ記録が既に捕捉されていなければならないことを意味する。
【０００４】
すなわち、シリアル・デジタル・データ・チャネルをデバッギングするオシロスコープのユーザは、多くの既知のトリガの１つを用いてデータの記録を捕捉し、アイ違反（アイ・ダイアグラムの条件を満足しない状態）を見つけるために取込みデータ記録のソフトウェアによる後処理取込みデータ記録のソフトウェアに基づく後処理検出を用いる。この技術は、オシロスコープが最新の取込みデータ記録を処理している期間中に、取込みの間の比較的長い「不感時間」の影響を受ける。さらに、現在処理されている取込みデータ記録がいかなるアイ違反も含んでいないと、その結果、存在しない異常を無駄にオシロスコープが検索することに巻き込まれるという不要な処理時間となる。残念なことに、オシロスコープが現在の記録を検索しているときに、アイ違反を含むデータが生じると、このデータが見落とされる。
【０００５】
【特許文献１】特開２００４−２８９３８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、存在しないアイ違反を無駄に検索しないで、かかる無駄な検索の不感時間を実質的に除く装置及び方法が望まれている。
【課題を解決するための手段】
【０００７】
よって、本発明は、アイ違反が生じたときのみ、シリアル・デジタル信号が取り込まれるのを確実するアイ違反及び過剰ジッタのトリガを提供するものである。矩形アイ違反マスクの角を決めるため、例えば、高しきい値、低しきい値、早いクロック及び遅いクロックによりアイ違反マスクを定義する。所定の単位時間間隔に対するマスクの４つの角の各々のデータを試験することにより、アイ違反が生じたか、即ち、データがマスクの周りではなくマスクを通過したか否かに関する判断を行う。アイ違反の判断をトリガ信号として用いてシリアル・デジタル信号を取り込んで、アイ違反の捕捉を確実にすることにより、処理時間を最小にする。マスクの高さを非常に小さく調整することにより、過剰ジッタ判断も行える。
【発明を実施するための最良の形態】
【０００８】
本発明の第１態様によると、本発明の試験測定機器は、被試験デジタル信号のサンプルを取り込む取込み回路と；被試験信号の単位時間間隔内でマスク領域を定義するマスク定義回路と；デジタル信号を取込みながら、単位時間間隔内のデジタル信号の部分により違反を検出する違反検出回路と；デジタル信号を表示する表示ユニットとを具え；単位時間間隔の期間中に上記デジタル信号がマスタ領域と交差するときに、検出回路が違反信号を発生することを特徴とする。
本発明の第２態様は、第１態様において、マスク定義回路は；デジタル信号、高しきい値レベル信号及び低しきい値レベル信号を入力として受け、高データ及び低データを出力として発生するしきい値比較回路と；基準クロックから早いクロック及び遅いクロックを導出するクロック導出回路とを具え；高及び低しきい値レベルと、早い及び遅いクロックとが単位時間間隔内で矩形としてのマスクを定義する。
本発明の第３態様は、第２態様において、違反検出回路は；高データ、低データ、早いクロック及び遅いクロックを入力とし、出力として違反信号を発生する。
本発明の第４態様は、第３態様において、デジタル信号から導出したデータ信号を入力とし、基準クロックとしての回復クロックを出力するデータ／クロック回復回路を更に具えている。
本発明の第５態様は、第４態様において、データ／クロック回復回路は；違反検出回路の入力に供給される回復データ出力を有し、違反信号を供給する。
本発明の第６態様は、第２態様において、高及び低データから基準クロックを回復する回路を更に具える。
本発明の第７態様は、第３態様において、しきい値比較回路は；デジタル信号及び低しきい値を入力とし、出力として低データを発生する低比較器と；デジタル信号及び高しきい値を入力とし、出力として高データを発生する高比較器とを具えている。
本発明の第８態様は、第７態様において、状態判断回路は；低データを入力とする１対のラッチを具え、一方のラッチが早いクロックによりクロックされ、他方のラッチが遅いクロックによりクロックされて、マスクの２つの角の低データの状態を捕捉し；高データを入力とする１対のラッチを具え、一方のラッチが早いクロックでクロックされ、他方のラッチが遅いクロックでクロックされて、マスクの対向する２つの角の高データの状態を捕捉し、角でのラッチの状態がマスクに対するデジタル信号の状態を定める。
本発明の第９態様は、第８態様において、違反定義回路は；ラッチの出力を入力とし、ラッチの出力が互いに等しくないときに、違反信号を出力とする。
本発明の第１０態様は、第９態様において、しきい値比較回路は；デジタル信号及び中間レベルしきい値を入力とし、データ信号を出力として発生する公称比較器を更に具える。
本発明の第１１態様は、第１０態様において、状態判断回路は；データ信号から導出した回復データを入力とし、基準クロックによりクロックされて、マスクの中心のデジタル信号の状態を捕捉する入力ラッチを更に具え、マスクの角及び中心でのデジタル信号の状態がマスクに対するデジタル信号の状態を定める。
本発明の第１２態様は、第１１態様において、違反検出回路は；各々がラッチの各１つからの出力を第１入力とし、入力ラッチからの回復データを第２入力とし、出力端を有する複数の排他的オア・ゲートと；これら排他的オア・ゲートの出力端に結合された入力端を有するオア・ゲートとを具え；排他的オア・ゲートからの出力の少なくとも１つが、少なくとも１つの排他的オア・ゲートの入力での不一致を示すとき、出力に違反信号が発生する。
本発明の第１３態様は、第２態様において、違反検出回路は；反転高データをセット入力とし、早いクロックをリセット入力とする高ラッチを具え；デジタル信号が高しきい値に対して上から下に遷移したとき、又はデジタル信号が高しきい値の下になったときに、この高ラッチがセットされ；低データをセット入力とし、早いクロックをリセット入力とする低ラッチを更に具え；デジタル信号から低しきい値の下から上に遷移したとき、又はデジタル信号が低しきい値の上のときに、低ラッチがセットされ；遅いクロックが生じたときに低及び高ラッチの両方がセットされると、違反信号を発生する回路を更に具える。
本発明の第１４態様は、第１３態様において、違反信号を発生する回路は；高ラッチからの出力を入力とし、遅いクロックをクロック入力として、遅いクロックが生じたときに高ラッチの状態を捕捉する高出力ラッチと；低ラッチからの出力を入力とし、遅いクロックをクロック入力とし、遅いクロックが生じたときに低ラッチの状態を捕捉する低出力ラッチと；遅いクロックが生じたときに、高及び低出力ラッチの状態を組合せて、両方の出力ラッチの状態が高ならば違反信号を発生するロジックとを具えている。
本発明の第１５態様は、第１３態様において、違反信号を発生する回路は；高及び低ラッチからの出力を組合せて違反指示を発生するロジックと；遅いクロックによりクロックされ、違反指示を入力として、違反信号を出力として発生する出力ラッチとを具えている。
本発明の第１６態様は、第１態様において、違反信号は、違反に関するデジタル信号からのデータを捕捉するためのトリガ信号であり；違反信号が示す違反の数を計数するカウンタを更に具える。
本発明の第１７態様は、第１６態様において、違反の数に関する時間を測定して、特定の期間内に生じる違反の数に関連するパラメータを決める時間測定回路を更に具える。
本発明の第１８態様は、第１７態様において、違反の数に関する時間を測定して、特定数の違反が生じる内の期間に関連するパラメータを決める時間測定回路を更に具える。
本発明の第１９態様は、第１態様において、マスク定義回路は；各対が夫々の高しきい値及び低しきい値を有して、夫々高及び低データを発生する高／低が対の複数の比較器と具え；基準クロックから複数の早い及び遅いクロックを導出し、高及び低データを夫々早い及び遅いクロック対と組合せて、次元を異ならせる複数の矩形を発生し；矩形を組合せて、しきい値及びクロックが定めた任意の多角形形状を近似するマスクを発生するマスク組合せ回路を更に具える。
【０００９】
本発明の第２０態様は、デジタル信号を取込みながら、単位時間間隔内で上記デジタル信号による違反を検出する方法であって；単位時間間隔内にマスクを定義し；単位時間間隔の期間中にデジタル信号がマスタと交差するときに、違反信号を発生する違反検出方法である。
本発明の第２１態様は、第２０態様において、定義するステップは；デジタル信号から夫々高及び低しきい値に関連する高データ及び低データを求めるステップと；基準クロックから早いクロック及び遅いクロックを導出するステップとを具え；高及び低しきい値並びに早い及び遅いクロックがマスクとしての矩形を定義し；発生ステップは；高データ、低データ、早いクロック及び遅いクロックを組合せて、マスクに関連するデジタル信号の状態を作るステップと；状態がデジタル信号がマスクに交差していることを示すとき、違反信号を出力するステップとを具えている。
【００１０】
本発明の第２２態様は、ビット・エラー・レート・テスタであり；被試験デジタル信号を受ける入力端と；被試験デジタル信号の単位時間間隔内でマスク領域を定義するマスク定義回路と；デジタル信号を取込みながら、単位時間間隔内でデジタル信号の一部により違反を検出する違反検出回路とを具え；単位時間間隔の期間中に、デジタル信号がマスタ領域と交差したときに、検出回路が違反信号を発生し；単位時間間隔の期間中に、デジタル信号がマスタ領域と交差したときに、検出回路が違反信号の発生を計数し；違反信号の発生の回数をユーザに伝える出力回路を更に具えている。
本発明の第２３態様は、第２２態様において、マスク定義回路は；デジタル信号、高しきい値レベル信号及び低しきい値レベル信号を入力として受け、高データ及び低データを出力として発生するしきい値比較回路と；基準クロックから早いクロック及び遅いクロックを導出するクロック導出回路とを具え；高及び低しきい値レベルと、早い及び遅いクロックとが単位時間間隔内で矩形としてのマスクを定義する。
本発明の第２３態様は、第２２態様において、違反検出回路は；高データ、低データ、早いクロック及び遅いクロックを入力とし、出力として違反信号を発生し；違反検出回路は、高データ、低データ、早いクロック、遅いクロックを入力とし、違反信号を出力する。
本発明の第２４態様は、第２３態様において、出力回路は、表示及びデータ出力ポートの一方である。
【００１１】
本発明の第２５態様は、シリアル・データ・デコード・ユニットであり；被試験シリアル・デジタル信号を受ける入力端と；被試験信号の単位時間間隔内でマスク領域を定義するマスク定義回路と；デジタル信号を取込みながら、単位時間間隔内でデジタル信号の一部により違反を検出する違反検出回路とを具え；単位時間間隔の期間中に、デジタル信号がマスタ領域と交差したときに、検出回路がマスク違反を示すマスク違反信号を発生し；マスタ違反信号の発生を示す信号をユーザに伝える出力回路とを更に具えている。
【００１２】
本発明の目的、利点及び新規な特徴は、添付図を参照した以下の詳細な説明から明らかになろう。
【実施例】
【００１３】
図２は、本発明の実施例によるアイ違反トリガ用のマスクのグラフ図である。基本的なアイ違反トリガは、理想的なアイ領域１０内に矩形マスク１２の如きマスクを用いる。マスク定義回路により、２つの電圧しきい値１４、１６及び２つの時間値１８、２０を設定することにより、矩形マスク１２を定義できる。これら電圧しきい値１４、１６及び時間値１８、２０は、マスク１２の角を確立する。
【００１４】
図３は、本発明の実施例によるアイ違反及び過剰ジッタのトリガ回路のブロック図である。図３に示す如く、アイ違反トリガ回路３０は、比較器セクション３２と、クロック／データ回復セクション（回路）３６、即ち、基準クロック・ソース（信号源）と、アイ違反検出セクション（違反検出回路）４０とを具えている。比較器セクション３２は、この例では、３個の比較器（比較回路）３３、３４、３５を有しており、各比較器は、取込み回路により取り込まれた入力信号（チャネル１デジタル信号）に対して異なるしきい値レベルに設定されている。１つの比較器３３のしきい値レベルは、信号の中間点に設定されており、その出力がクロック／データ回復回路３６に入力して、クロック及びデータを回復する。クロック／データ回復回路３６により回復したクロック出力は、タイミング基準点、即ち、基準クロックを提供する。第２比較器３４のしきい値レベルは、信号が低限界１６（図２を参照のこと）の上になったときを検出するように設定されている。第３比較器３５のしきい値レベルは、信号が高限界１４の上になったときを検出するように設定されている。基準クロックは、ユーザが外部ソースから供給してもよいし、又は、別のクロック回復回路３７を用いて、高及び低の比較器の出力から導出してもよい。図３では、クロック／データ回復回路３６から基準クロックを導出する以外の場合を点線で示している。
【００１５】
第２及び第３比較器３４、３５の出力は、アイ違反検出セクション（回路）４０に入力する。基準クロックは、２つのクロック位相／遅延回路４２、４４に入力する。これらクロック位相／遅延回路４２、４４の出力は、早い時間限界１８及び遅い時間限界２０（図２を参照のこと）に対応する１対の可変位相クロック信号、即ち、早いクロック信号及び遅いクロック信号である。これら可変位相クロック信号は、アイ違反検出回路４０にも入力する。特定の時間間隔（タイム・インターバル）で基準クロックを可変して、早いクロック及び遅いクロックを発生してもよいが、好ましくは、基準クロックの位相が可変して、基準クロックの周波数の任意の変動にもかかわらず、早いクロック及び遅いクロックが一貫している。低比較器（ラッチ４８、５０）及び高比較器（ラッチ５２、５４）の出力並びに早いクロック及び遅いクロックが図２に示す矩形間マスク１２を定義する。これは、図４のタイミング図においても示す。よって、クロック位相／遅延回路４２、４４及びラッチ４８〜５４がマスク定義回路を構成する。
【００１６】
取込み回路で取り込まれた入力信号は、比較器３３、クロック／データ回復セクション３６を通過して、エッジ感応ラッチ又はフリップ・フロップ、若しくは、レベル感応又は透明ラッチの如き入力ラッチ４６により、基準クロックによりクロックされて（クロック同期されて）、回復データを発生する。この回復データは、アイ違反検出セクション４０に入力する。必要ないが、回復されたデータは、アイ違反を検出するために、他の基準点を提供する。低比較器３４からの低しきい値による出力は、１対のラッチ４８、５０に入力する。これらラッチ４８、５０は、遅いクロック及び早いクロックにより夫々クロックされる。同様に、高比較器３５からの高しきい値による出力は、他の対のラッチ５２、５４に入力する。これらラッチ５３、５４も早いクロック及び遅いクロックにより夫々クロックされる。ラッチ４８〜５４からの出力は、マスク１２の４つの総ての隅における入力信号の状態を表し、同等ゲート５５に入力する。図示の如く、同等ゲート５５は、ラッチ４８〜５４の出力と入力ラッチ４６からの回復データを夫々入力する排他的オア・ゲート５６〜６２の形式でもよい。排他的オア・ゲート５６〜６２は、マスクの角の値と回復データ値とを比較し、マスクの任意の角にて単位時間間隔の中心と不一致のときに、ロジック「真」出力を発生する。各ラッチ４６〜５４からの総べての出力が同じとき、排他的オア・ゲート５６〜６２は、ロジック「真」出力を発生しない。出力オア・ゲート６４は、排他的オア・ゲート５６〜６２からの出力を受けて、これら排他的オア・ゲートの任意の出力が不一致を示すとき、アイ・マスク違反検出信号を発生する。すなわち、同等ゲート５５は、入力の総てが同じときに「非違反」出力を発生し、任意の入力が他の入力と異なるときに「違反」出力を発生する。アイ・マスク違反検出信号をトリガ信号として用いて、検出されたアイ・マスク違反を囲む入力信号からのデータを取り込む。
【００１７】
クロック回復回路は、被試験シリアル標準の任意の適切な方法を利用できる。例えば、以下の任意のものが可能である。すなわち、データ・エッジにロックされたＰＬＬ（位相拘束ループ）、又は、データ・エッジにロックされた遅延拘束ループ（ＤＬＬ）が続く基準クロックにロックされたＰＬＬ、又は、基準クロックにより駆動されデータ・エッジによりロックされた均等かもしれない多数のＤＬＬ。
【００１８】
上述の実施例は、トリガ比較器を用いて、ユーザ信号の状態を追跡している。図３の各比較器は、単一ビットの比較器を表すが、これらを互いに合わせて、多数比較器３３を多ビット比較器とみなせる。しかし、実時間で入力信号を捕捉するアナログ・デジタル変換器の出力ストリームを観察するデジタル比較器と共に、いくらか類似のトポロジーを含んだ他の実施例を実施できることが当業者には理解できよう。かかる配列は、低速標準に対して今日実際的であり、将来において、ＤＳＰスループットがＩ／Ｏ速度よりも高速になると、高速標準にたしても同等になろう。
【００１９】
図５は、入力信号７０を示す。この入力信号７０は、理想的ではないが、アイ・ダイアグラムに合致する。すなわち、４つの角７２〜７８にてデータの値としてアイ違反がなく、マスク１２の中心が総て「高」である。特に、マスク１２の角の各々において、データ値（「高」値として示す）は、各しきい値レベル１４、１６の上であるので、ラッチ４６〜５４からの出力（ラッチ４８〜５４が各角７２〜７８を定める）は、総て高である。データ値が「低」である反転においては、ラッチ４６〜５４からの出力が総て低である。よって、排他的オア・ゲート５６〜６２からの出力は、総て低であり、オア・ゲート６４の出力は、低に留まり、アイ違反が検出されない。
【００２０】
図６は、アイ違反、即ち、信号がマスク１２の周りを進むのではなく、マスク１２を通過している入力信号８０を示す。この実施例において、ラッチ４６、４８、５０、５４（角７４〜７８）の出力は、高であるが、ラッチ５２（角７２）の出力が低である。よって、起伏があり、排他的オア・ゲート５６〜６２の１つ（５８）の出力が高である。したがって、オア・ゲート６４の出力が高となり、アイ違反をしめす。
【００２１】
図３に示す回路は、総ての「グリッチ」又は「ラント」、即ち、信号がマスク１２内で両方向にしきい値レベルの一方又は両方と交差する信号を検出しない。これは、マスクの角７２〜７８及び単位時間間隔の中心にて、値が依然として総て低又は高であるためである。しかし、早いクロック及び遅いクロックのタイミングがＵＩ内で任意に選択されても、図３の回路は速度を最適化できる。すなわち、早いクロック及び遅いクロックは、任意に接近しているか、互いに同じに設定できる。さらに、広いマスクでは、早いクロック及び遅いクロックの間の時間間隔の期間中に出力に「グリッチ」が発生するかもしれない。選択された特定回路の実施での細部及び許容されたマスクの幅に応じて、１つ以上の次の観念を用いてグリッチを取り扱うことができる。すなわち、狭いマスク幅に対しては、遅いロジックを用いてグリッチを伝搬するのを避ける。広いマスク幅に対しては、「早い」フリップ・フロップ４８、５２の出力経路におけるマスク幅及び「中間」フリップ・フロップ４６の出力経路における小さな遅延におおよそ等しい公称遅延を追加する。「早い」フリップ・フロップ４８、５２及び「中間」フリップ・フロップ４６の出力経路に直列で、「遅い」クロック位相／遅延回路４４によってクロックされるラッチを追加して、「遅い」フリップ・フロップ５０、５４の出力信号が準備できるまで、これらを前の状態に維持する。及び／又は、同等ゲート６４の出力に直列に追加のフリップ・フロップを配置して、総ての入力が同じ単位時間間隔からのサンプルであることを示すときのみ、その状態を捕捉する。
【００２２】
アイ違反検出器用の代わりの回路４０’を図７に示す。これは、低速の傾向があるが、任意のグリッチ又はラントを良好に検出するのにより完全である。低比較器３４は、低用セット／リセット・ラッチ９２用のセット入力を供給し、高比較器３５の出力は、反転されて、高用セット／リセット・ラッチ９４用のセット入力を提供する。早いクロックにより、即ち、マスク１２の開始にて、セット／リセット・ラッチ９２、９４を低値にリセットする。セット／リセット・ラッチ９２、９４の出力は、出力ラッチ９６、９８に夫々入力する。これらラッチ９６、９８は、次に、遅いクロックによりクロックされる。出力ラッチ９６、９８の出力は、アンド・ゲート１００に入力する。早い時点で、これらセット／リセット・ラッチは、低値にリセットされる。早い時点に信号が高であると、低用ラッチ９２が直ちに高にセットされ、高用ラッチ９４は低に留まる。遅いクロックの前に信号が高しきい値の下に遷移すると、高用ラッチ９４もセットされて、早いクロック及び遅いクロックの間の時間間隔の期間中のある時に、負の交差があったことを示す。同様に、早いクロック時点に信号が低であると、高用ラッチ９４がセットされる一方、低用ラッチ９２がリセットに維持される。遅いクロックの前に信号が低しきい値の上に遷移すると、低用ラッチもセットされて、早いクロック及び遅いクロックの間の時間間隔の期間中のある時に、正の交差があったことを示す。高用ラッチ９２及び低用ラッチ９４からの出力は、遅いクロックにより、出力ラッチ９６、９８に捕捉され、アンド・ゲート１００に供給される。早いクロック及び遅いクロックの間の時間間隔に、グリッチ又はラント又は他のアイ違反がないならば、出力グリッチ９６、９８の一方のみがロジック「真」出力を発生し、アンド・ゲート１００の出力にて、アイ違反がないことを示す。しかし、早いクロック及び遅いクロックの間にグリッチ又はラントを含むアイ違反が存在するならば、出力ラッチ９６、９８の両方がロジック「真」を出力として発生し、アンド・ゲート１００の出力がアイ違反を示す。すなわち、遅いクロック時点が生じたときに、出力ラッチの両方が同じセット状態となる。
【００２３】
図７に示した実施例とは別の実施例では、セット／リセット・ラッチ９２、９４の直後にアンド・ゲート１００を設け、このアンド・ゲートからの出力は、遅いクロックによりクロックされる単一の出力ラッチが捕捉する。アンド・ゲート１００を通過する遷移時間が充分に早いならば、この構成を用いてもよい。
【００２４】
期待されるロジック高よりも上のしきい値と期待されるロジック低よりも下のしきい値の比較器を図３に示す実施例に追加して、データ・アイ領域の上及び下に追加のマスク領域を設けてもよい。また、マスク定義回路として、多数の比較器及びしきい値レベル並びに追加の早いクロック及び遅いクロックを用いて、異なる高さ及び幅の複数の矩形を発生することにより、矩形マスクではない任意のマスクを発生してもよい。この場合、任意の多角形形状のマスクを近似するために、対応するラッチにより複数の矩形のマスク形状を重ね合わせる。この方法において、特定の許容誤差範囲内の理想化されたアイ・パターン１０又はその他の任意の所望パターンをより厳密に適合するマスクを発生することもできる。
【００２５】
図８に示すように、過剰ジッタ・トリガは、アイ違反トリガのサブセットであり、本質的には単一の比較しきい値を用いるが、依然、同時に２つの異なる点にてデータをサンプリングする。すなわち、マスク１２の高さがゼロであるので、これは、誤った位置のエッジ（過剰ジッタ）を検出するが、垂直（電圧マージン）エラーがない。オシロスコープにおいて、図５及び図６のアイ・ダイアグラム及び波形は、通常、ユーザが観察できるように表示スクリーン（表示ユニット）上に表示される。アイ・ダイアグラム・データ及び違反データは、後で分析するために、メモリに蓄積できるし、外部ＰＣに転送することもできることが当業者には理解できよう。
【００２６】
アイ違反又は過剰ジッタのトリガは、オシロスコープによるデータ取込みをトリガする以外の目的にも利用できる。違反検出回路にて、トリガ出力をカウンタに送って、所定の時間範囲にわたって違反が何回発生したかを追跡して、総合違反回数及び／又は違反レート（１秒当たりの違反回数）を出力回路によりユーザに知らせてもよい。また、タイマをカウンタと一緒に用いて、所定数の違反が生じる前にどのくらいの時間が経過したかを求めてもよい。この方法において、例として、ビット・エラー・レートなどのアイ・パターン違反に関するパラメータを求めてもよい。
【００２７】
よって、本発明は、マスク定義回路により、高速シリアル・デジタル信号の単位時間間隔又はアイの内にマスクを定義して、単位時間間隔の期間中にマスクと交差する信号の任意の遷移により所望のトリガ出力を発生するアイ違反及び過剰ジッタのトリガ回路を提供する。
【００２８】
本発明の更に他の実施例において、強化したビット・エラー・レート・テスタ（ＢＥＲＴ）は、ビット・エラー・レートの他に、又はこれに加えて、マスク違反を検出し、計数する。かかる強化したＢＥＲＴは、マウス違反の発生回数を表示する表示器を有するか、その代わりに、出力データ・コミュニケーション・ポートによって、ユーザに計数値を知らせる。
【００２９】
本発明の更に他の実施例においては、アメリカ合衆国カリフォルニア州メンロ・パークのシンセシス・リサーチ・インクが製造しているBERTSceop_CR12500型クロック・リカバリー・インスツールメントの如きシリアル・データ・デコード・ユニットを強化して、本発明に用い、デコードされたシリアル・データ・ストリームに沿って又はその代わりにマスク違反指示信号を発生することができる。
【図面の簡単な説明】
【００３０】
【図１】従来技術から知られているアイ違反を有するシリアル・デジタル信号の従来の表示図である。
【図２】本発明の実施例によるアイ違反トリガ用のマスクのグラフ図である。
【図３】本発明の実施例によるアイ違反及び過剰ジッタのトリガ回路のブロック図である。
【図４】本発明の実施例による図３に示す回路用のタイミング図である。
【図５】本発明の実施例による図２に示すマスクに関する有効アイ・ダイアグラムを示すグラフ図である。
【図６】本発明の実施例による図２に示すマスクに関する無効アイ・ダイアグラムを示すグラフ図である。
【図７】本発明の実施例によるアイ違反及び過剰ジッタのトリガ回路の別の実施例のブロック図である。
【図８】本発明の実施例による過剰ジッタ・トリガ用のマスクのグラフ図である。
【符号の説明】
【００３１】
１０ 理想的なアイ領域
１２ 矩形マスク
１４、１６ 電圧しきい値
１８、２０ 時間値
３０ アイ違反トリガ回路
３２ 比較器セクション
３３、３４、３５ 比較器（比較回路）
３６ クロック／データ回復セクション（回路）
３７ クロック回復回路
４０、４０’ アイ違反検出セクション
４２、４４ クロック位相／遅延回路
４６ 入力ラッチ
４８、５０、５２、５４ ラッチ
５５ 同等ゲート
５６、５８、６０、６２ 排他的オア・ゲート
６４ 出力オア・ゲート
７０、８０ 入力信号
７２、７４、７６、７８ 角
９２、９４、９６、９８ セット／リセット・ラッチ
１００ アンド・ゲート
【技術分野】
【０００１】
本発明は、一般に、電気信号からのデータを取り込む分野に関し、特に、かかるデータ取込みを開始するためのトリガ機能を有する試験測定機器に関する。
【背景技術】
【０００２】
パラレル・データ・バスは一般的でなくなってきており、これらは、高速シリアル・コミュニケーション・バスに取り代わりつつある。電子業界は、シリアル・デジタル信号の品質を特定する方法として、ここ数年、アイ・ダイアグラムを用いている。シリアル・データ信号は、ロジック「１」及びロジック「０」を夫々示す２つの電圧レベルの間で変化するアナログ信号であり、この遷移は、規則的なクロック時間間隔（インターバル）で生じる。最高品質のデータ回復を確実にするために、マスク又は締め出し領域を用いて、１クロック・インターバルに対応する単位時間間隔（ＵＩ）又はシンボルの期間中に、デジタル信号が横切ってはいけない領域を定義する。従来技術の図１に示すように、アイ・ダイアグラムを表示し、アイの違反を示すためには、オシロスコープは非常に有効なツールである。
【０００３】
残念なことに、アイ・ダイアグラムが後処理ツールであるため、現在のオシロスコープでのアイ・ダイアグラムの有用性が制限されている。これは、マスク違反が生じるかを判断するためにデータ波形をマスクに供給する前に、独自のトリガ条件の検出に応答してデータ記録が既に捕捉されていなければならないことを意味する。
【０００４】
すなわち、シリアル・デジタル・データ・チャネルをデバッギングするオシロスコープのユーザは、多くの既知のトリガの１つを用いてデータの記録を捕捉し、アイ違反（アイ・ダイアグラムの条件を満足しない状態）を見つけるために取込みデータ記録のソフトウェアによる後処理取込みデータ記録のソフトウェアに基づく後処理検出を用いる。この技術は、オシロスコープが最新の取込みデータ記録を処理している期間中に、取込みの間の比較的長い「不感時間」の影響を受ける。さらに、現在処理されている取込みデータ記録がいかなるアイ違反も含んでいないと、その結果、存在しない異常を無駄にオシロスコープが検索することに巻き込まれるという不要な処理時間となる。残念なことに、オシロスコープが現在の記録を検索しているときに、アイ違反を含むデータが生じると、このデータが見落とされる。
【０００５】
【特許文献１】特開２００４−２８９３８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、存在しないアイ違反を無駄に検索しないで、かかる無駄な検索の不感時間を実質的に除く装置及び方法が望まれている。
【課題を解決するための手段】
【０００７】
よって、本発明は、アイ違反が生じたときのみ、シリアル・デジタル信号が取り込まれるのを確実するアイ違反及び過剰ジッタのトリガを提供するものである。矩形アイ違反マスクの角を決めるため、例えば、高しきい値、低しきい値、早いクロック及び遅いクロックによりアイ違反マスクを定義する。所定の単位時間間隔に対するマスクの４つの角の各々のデータを試験することにより、アイ違反が生じたか、即ち、データがマスクの周りではなくマスクを通過したか否かに関する判断を行う。アイ違反の判断をトリガ信号として用いてシリアル・デジタル信号を取り込んで、アイ違反の捕捉を確実にすることにより、処理時間を最小にする。マスクの高さを非常に小さく調整することにより、過剰ジッタ判断も行える。
【発明を実施するための最良の形態】
【０００８】
本発明の第１態様によると、本発明の試験測定機器は、被試験デジタル信号のサンプルを取り込む取込み回路と；被試験信号の単位時間間隔内でマスク領域を定義するマスク定義回路と；デジタル信号を取込みながら、単位時間間隔内のデジタル信号の部分により違反を検出する違反検出回路と；デジタル信号を表示する表示ユニットとを具え；単位時間間隔の期間中に上記デジタル信号がマスタ領域と交差するときに、検出回路が違反信号を発生することを特徴とする。
本発明の第２態様は、第１態様において、マスク定義回路は；デジタル信号、高しきい値レベル信号及び低しきい値レベル信号を入力として受け、高データ及び低データを出力として発生するしきい値比較回路と；基準クロックから早いクロック及び遅いクロックを導出するクロック導出回路とを具え；高及び低しきい値レベルと、早い及び遅いクロックとが単位時間間隔内で矩形としてのマスクを定義する。
本発明の第３態様は、第２態様において、違反検出回路は；高データ、低データ、早いクロック及び遅いクロックを入力とし、出力として違反信号を発生する。
本発明の第４態様は、第３態様において、デジタル信号から導出したデータ信号を入力とし、基準クロックとしての回復クロックを出力するデータ／クロック回復回路を更に具えている。
本発明の第５態様は、第４態様において、データ／クロック回復回路は；違反検出回路の入力に供給される回復データ出力を有し、違反信号を供給する。
本発明の第６態様は、第２態様において、高及び低データから基準クロックを回復する回路を更に具える。
本発明の第７態様は、第３態様において、しきい値比較回路は；デジタル信号及び低しきい値を入力とし、出力として低データを発生する低比較器と；デジタル信号及び高しきい値を入力とし、出力として高データを発生する高比較器とを具えている。
本発明の第８態様は、第７態様において、状態判断回路は；低データを入力とする１対のラッチを具え、一方のラッチが早いクロックによりクロックされ、他方のラッチが遅いクロックによりクロックされて、マスクの２つの角の低データの状態を捕捉し；高データを入力とする１対のラッチを具え、一方のラッチが早いクロックでクロックされ、他方のラッチが遅いクロックでクロックされて、マスクの対向する２つの角の高データの状態を捕捉し、角でのラッチの状態がマスクに対するデジタル信号の状態を定める。
本発明の第９態様は、第８態様において、違反定義回路は；ラッチの出力を入力とし、ラッチの出力が互いに等しくないときに、違反信号を出力とする。
本発明の第１０態様は、第９態様において、しきい値比較回路は；デジタル信号及び中間レベルしきい値を入力とし、データ信号を出力として発生する公称比較器を更に具える。
本発明の第１１態様は、第１０態様において、状態判断回路は；データ信号から導出した回復データを入力とし、基準クロックによりクロックされて、マスクの中心のデジタル信号の状態を捕捉する入力ラッチを更に具え、マスクの角及び中心でのデジタル信号の状態がマスクに対するデジタル信号の状態を定める。
本発明の第１２態様は、第１１態様において、違反検出回路は；各々がラッチの各１つからの出力を第１入力とし、入力ラッチからの回復データを第２入力とし、出力端を有する複数の排他的オア・ゲートと；これら排他的オア・ゲートの出力端に結合された入力端を有するオア・ゲートとを具え；排他的オア・ゲートからの出力の少なくとも１つが、少なくとも１つの排他的オア・ゲートの入力での不一致を示すとき、出力に違反信号が発生する。
本発明の第１３態様は、第２態様において、違反検出回路は；反転高データをセット入力とし、早いクロックをリセット入力とする高ラッチを具え；デジタル信号が高しきい値に対して上から下に遷移したとき、又はデジタル信号が高しきい値の下になったときに、この高ラッチがセットされ；低データをセット入力とし、早いクロックをリセット入力とする低ラッチを更に具え；デジタル信号から低しきい値の下から上に遷移したとき、又はデジタル信号が低しきい値の上のときに、低ラッチがセットされ；遅いクロックが生じたときに低及び高ラッチの両方がセットされると、違反信号を発生する回路を更に具える。
本発明の第１４態様は、第１３態様において、違反信号を発生する回路は；高ラッチからの出力を入力とし、遅いクロックをクロック入力として、遅いクロックが生じたときに高ラッチの状態を捕捉する高出力ラッチと；低ラッチからの出力を入力とし、遅いクロックをクロック入力とし、遅いクロックが生じたときに低ラッチの状態を捕捉する低出力ラッチと；遅いクロックが生じたときに、高及び低出力ラッチの状態を組合せて、両方の出力ラッチの状態が高ならば違反信号を発生するロジックとを具えている。
本発明の第１５態様は、第１３態様において、違反信号を発生する回路は；高及び低ラッチからの出力を組合せて違反指示を発生するロジックと；遅いクロックによりクロックされ、違反指示を入力として、違反信号を出力として発生する出力ラッチとを具えている。
本発明の第１６態様は、第１態様において、違反信号は、違反に関するデジタル信号からのデータを捕捉するためのトリガ信号であり；違反信号が示す違反の数を計数するカウンタを更に具える。
本発明の第１７態様は、第１６態様において、違反の数に関する時間を測定して、特定の期間内に生じる違反の数に関連するパラメータを決める時間測定回路を更に具える。
本発明の第１８態様は、第１７態様において、違反の数に関する時間を測定して、特定数の違反が生じる内の期間に関連するパラメータを決める時間測定回路を更に具える。
本発明の第１９態様は、第１態様において、マスク定義回路は；各対が夫々の高しきい値及び低しきい値を有して、夫々高及び低データを発生する高／低が対の複数の比較器と具え；基準クロックから複数の早い及び遅いクロックを導出し、高及び低データを夫々早い及び遅いクロック対と組合せて、次元を異ならせる複数の矩形を発生し；矩形を組合せて、しきい値及びクロックが定めた任意の多角形形状を近似するマスクを発生するマスク組合せ回路を更に具える。
【０００９】
本発明の第２０態様は、デジタル信号を取込みながら、単位時間間隔内で上記デジタル信号による違反を検出する方法であって；単位時間間隔内にマスクを定義し；単位時間間隔の期間中にデジタル信号がマスタと交差するときに、違反信号を発生する違反検出方法である。
本発明の第２１態様は、第２０態様において、定義するステップは；デジタル信号から夫々高及び低しきい値に関連する高データ及び低データを求めるステップと；基準クロックから早いクロック及び遅いクロックを導出するステップとを具え；高及び低しきい値並びに早い及び遅いクロックがマスクとしての矩形を定義し；発生ステップは；高データ、低データ、早いクロック及び遅いクロックを組合せて、マスクに関連するデジタル信号の状態を作るステップと；状態がデジタル信号がマスクに交差していることを示すとき、違反信号を出力するステップとを具えている。
【００１０】
本発明の第２２態様は、ビット・エラー・レート・テスタであり；被試験デジタル信号を受ける入力端と；被試験デジタル信号の単位時間間隔内でマスク領域を定義するマスク定義回路と；デジタル信号を取込みながら、単位時間間隔内でデジタル信号の一部により違反を検出する違反検出回路とを具え；単位時間間隔の期間中に、デジタル信号がマスタ領域と交差したときに、検出回路が違反信号を発生し；単位時間間隔の期間中に、デジタル信号がマスタ領域と交差したときに、検出回路が違反信号の発生を計数し；違反信号の発生の回数をユーザに伝える出力回路を更に具えている。
本発明の第２３態様は、第２２態様において、マスク定義回路は；デジタル信号、高しきい値レベル信号及び低しきい値レベル信号を入力として受け、高データ及び低データを出力として発生するしきい値比較回路と；基準クロックから早いクロック及び遅いクロックを導出するクロック導出回路とを具え；高及び低しきい値レベルと、早い及び遅いクロックとが単位時間間隔内で矩形としてのマスクを定義する。
本発明の第２３態様は、第２２態様において、違反検出回路は；高データ、低データ、早いクロック及び遅いクロックを入力とし、出力として違反信号を発生し；違反検出回路は、高データ、低データ、早いクロック、遅いクロックを入力とし、違反信号を出力する。
本発明の第２４態様は、第２３態様において、出力回路は、表示及びデータ出力ポートの一方である。
【００１１】
本発明の第２５態様は、シリアル・データ・デコード・ユニットであり；被試験シリアル・デジタル信号を受ける入力端と；被試験信号の単位時間間隔内でマスク領域を定義するマスク定義回路と；デジタル信号を取込みながら、単位時間間隔内でデジタル信号の一部により違反を検出する違反検出回路とを具え；単位時間間隔の期間中に、デジタル信号がマスタ領域と交差したときに、検出回路がマスク違反を示すマスク違反信号を発生し；マスタ違反信号の発生を示す信号をユーザに伝える出力回路とを更に具えている。
【００１２】
本発明の目的、利点及び新規な特徴は、添付図を参照した以下の詳細な説明から明らかになろう。
【実施例】
【００１３】
図２は、本発明の実施例によるアイ違反トリガ用のマスクのグラフ図である。基本的なアイ違反トリガは、理想的なアイ領域１０内に矩形マスク１２の如きマスクを用いる。マスク定義回路により、２つの電圧しきい値１４、１６及び２つの時間値１８、２０を設定することにより、矩形マスク１２を定義できる。これら電圧しきい値１４、１６及び時間値１８、２０は、マスク１２の角を確立する。
【００１４】
図３は、本発明の実施例によるアイ違反及び過剰ジッタのトリガ回路のブロック図である。図３に示す如く、アイ違反トリガ回路３０は、比較器セクション３２と、クロック／データ回復セクション（回路）３６、即ち、基準クロック・ソース（信号源）と、アイ違反検出セクション（違反検出回路）４０とを具えている。比較器セクション３２は、この例では、３個の比較器（比較回路）３３、３４、３５を有しており、各比較器は、取込み回路により取り込まれた入力信号（チャネル１デジタル信号）に対して異なるしきい値レベルに設定されている。１つの比較器３３のしきい値レベルは、信号の中間点に設定されており、その出力がクロック／データ回復回路３６に入力して、クロック及びデータを回復する。クロック／データ回復回路３６により回復したクロック出力は、タイミング基準点、即ち、基準クロックを提供する。第２比較器３４のしきい値レベルは、信号が低限界１６（図２を参照のこと）の上になったときを検出するように設定されている。第３比較器３５のしきい値レベルは、信号が高限界１４の上になったときを検出するように設定されている。基準クロックは、ユーザが外部ソースから供給してもよいし、又は、別のクロック回復回路３７を用いて、高及び低の比較器の出力から導出してもよい。図３では、クロック／データ回復回路３６から基準クロックを導出する以外の場合を点線で示している。
【００１５】
第２及び第３比較器３４、３５の出力は、アイ違反検出セクション（回路）４０に入力する。基準クロックは、２つのクロック位相／遅延回路４２、４４に入力する。これらクロック位相／遅延回路４２、４４の出力は、早い時間限界１８及び遅い時間限界２０（図２を参照のこと）に対応する１対の可変位相クロック信号、即ち、早いクロック信号及び遅いクロック信号である。これら可変位相クロック信号は、アイ違反検出回路４０にも入力する。特定の時間間隔（タイム・インターバル）で基準クロックを可変して、早いクロック及び遅いクロックを発生してもよいが、好ましくは、基準クロックの位相が可変して、基準クロックの周波数の任意の変動にもかかわらず、早いクロック及び遅いクロックが一貫している。低比較器（ラッチ４８、５０）及び高比較器（ラッチ５２、５４）の出力並びに早いクロック及び遅いクロックが図２に示す矩形間マスク１２を定義する。これは、図４のタイミング図においても示す。よって、クロック位相／遅延回路４２、４４及びラッチ４８〜５４がマスク定義回路を構成する。
【００１６】
取込み回路で取り込まれた入力信号は、比較器３３、クロック／データ回復セクション３６を通過して、エッジ感応ラッチ又はフリップ・フロップ、若しくは、レベル感応又は透明ラッチの如き入力ラッチ４６により、基準クロックによりクロックされて（クロック同期されて）、回復データを発生する。この回復データは、アイ違反検出セクション４０に入力する。必要ないが、回復されたデータは、アイ違反を検出するために、他の基準点を提供する。低比較器３４からの低しきい値による出力は、１対のラッチ４８、５０に入力する。これらラッチ４８、５０は、遅いクロック及び早いクロックにより夫々クロックされる。同様に、高比較器３５からの高しきい値による出力は、他の対のラッチ５２、５４に入力する。これらラッチ５３、５４も早いクロック及び遅いクロックにより夫々クロックされる。ラッチ４８〜５４からの出力は、マスク１２の４つの総ての隅における入力信号の状態を表し、同等ゲート５５に入力する。図示の如く、同等ゲート５５は、ラッチ４８〜５４の出力と入力ラッチ４６からの回復データを夫々入力する排他的オア・ゲート５６〜６２の形式でもよい。排他的オア・ゲート５６〜６２は、マスクの角の値と回復データ値とを比較し、マスクの任意の角にて単位時間間隔の中心と不一致のときに、ロジック「真」出力を発生する。各ラッチ４６〜５４からの総べての出力が同じとき、排他的オア・ゲート５６〜６２は、ロジック「真」出力を発生しない。出力オア・ゲート６４は、排他的オア・ゲート５６〜６２からの出力を受けて、これら排他的オア・ゲートの任意の出力が不一致を示すとき、アイ・マスク違反検出信号を発生する。すなわち、同等ゲート５５は、入力の総てが同じときに「非違反」出力を発生し、任意の入力が他の入力と異なるときに「違反」出力を発生する。アイ・マスク違反検出信号をトリガ信号として用いて、検出されたアイ・マスク違反を囲む入力信号からのデータを取り込む。
【００１７】
クロック回復回路は、被試験シリアル標準の任意の適切な方法を利用できる。例えば、以下の任意のものが可能である。すなわち、データ・エッジにロックされたＰＬＬ（位相拘束ループ）、又は、データ・エッジにロックされた遅延拘束ループ（ＤＬＬ）が続く基準クロックにロックされたＰＬＬ、又は、基準クロックにより駆動されデータ・エッジによりロックされた均等かもしれない多数のＤＬＬ。
【００１８】
上述の実施例は、トリガ比較器を用いて、ユーザ信号の状態を追跡している。図３の各比較器は、単一ビットの比較器を表すが、これらを互いに合わせて、多数比較器３３を多ビット比較器とみなせる。しかし、実時間で入力信号を捕捉するアナログ・デジタル変換器の出力ストリームを観察するデジタル比較器と共に、いくらか類似のトポロジーを含んだ他の実施例を実施できることが当業者には理解できよう。かかる配列は、低速標準に対して今日実際的であり、将来において、ＤＳＰスループットがＩ／Ｏ速度よりも高速になると、高速標準にたしても同等になろう。
【００１９】
図５は、入力信号７０を示す。この入力信号７０は、理想的ではないが、アイ・ダイアグラムに合致する。すなわち、４つの角７２〜７８にてデータの値としてアイ違反がなく、マスク１２の中心が総て「高」である。特に、マスク１２の角の各々において、データ値（「高」値として示す）は、各しきい値レベル１４、１６の上であるので、ラッチ４６〜５４からの出力（ラッチ４８〜５４が各角７２〜７８を定める）は、総て高である。データ値が「低」である反転においては、ラッチ４６〜５４からの出力が総て低である。よって、排他的オア・ゲート５６〜６２からの出力は、総て低であり、オア・ゲート６４の出力は、低に留まり、アイ違反が検出されない。
【００２０】
図６は、アイ違反、即ち、信号がマスク１２の周りを進むのではなく、マスク１２を通過している入力信号８０を示す。この実施例において、ラッチ４６、４８、５０、５４（角７４〜７８）の出力は、高であるが、ラッチ５２（角７２）の出力が低である。よって、起伏があり、排他的オア・ゲート５６〜６２の１つ（５８）の出力が高である。したがって、オア・ゲート６４の出力が高となり、アイ違反をしめす。
【００２１】
図３に示す回路は、総ての「グリッチ」又は「ラント」、即ち、信号がマスク１２内で両方向にしきい値レベルの一方又は両方と交差する信号を検出しない。これは、マスクの角７２〜７８及び単位時間間隔の中心にて、値が依然として総て低又は高であるためである。しかし、早いクロック及び遅いクロックのタイミングがＵＩ内で任意に選択されても、図３の回路は速度を最適化できる。すなわち、早いクロック及び遅いクロックは、任意に接近しているか、互いに同じに設定できる。さらに、広いマスクでは、早いクロック及び遅いクロックの間の時間間隔の期間中に出力に「グリッチ」が発生するかもしれない。選択された特定回路の実施での細部及び許容されたマスクの幅に応じて、１つ以上の次の観念を用いてグリッチを取り扱うことができる。すなわち、狭いマスク幅に対しては、遅いロジックを用いてグリッチを伝搬するのを避ける。広いマスク幅に対しては、「早い」フリップ・フロップ４８、５２の出力経路におけるマスク幅及び「中間」フリップ・フロップ４６の出力経路における小さな遅延におおよそ等しい公称遅延を追加する。「早い」フリップ・フロップ４８、５２及び「中間」フリップ・フロップ４６の出力経路に直列で、「遅い」クロック位相／遅延回路４４によってクロックされるラッチを追加して、「遅い」フリップ・フロップ５０、５４の出力信号が準備できるまで、これらを前の状態に維持する。及び／又は、同等ゲート６４の出力に直列に追加のフリップ・フロップを配置して、総ての入力が同じ単位時間間隔からのサンプルであることを示すときのみ、その状態を捕捉する。
【００２２】
アイ違反検出器用の代わりの回路４０’を図７に示す。これは、低速の傾向があるが、任意のグリッチ又はラントを良好に検出するのにより完全である。低比較器３４は、低用セット／リセット・ラッチ９２用のセット入力を供給し、高比較器３５の出力は、反転されて、高用セット／リセット・ラッチ９４用のセット入力を提供する。早いクロックにより、即ち、マスク１２の開始にて、セット／リセット・ラッチ９２、９４を低値にリセットする。セット／リセット・ラッチ９２、９４の出力は、出力ラッチ９６、９８に夫々入力する。これらラッチ９６、９８は、次に、遅いクロックによりクロックされる。出力ラッチ９６、９８の出力は、アンド・ゲート１００に入力する。早い時点で、これらセット／リセット・ラッチは、低値にリセットされる。早い時点に信号が高であると、低用ラッチ９２が直ちに高にセットされ、高用ラッチ９４は低に留まる。遅いクロックの前に信号が高しきい値の下に遷移すると、高用ラッチ９４もセットされて、早いクロック及び遅いクロックの間の時間間隔の期間中のある時に、負の交差があったことを示す。同様に、早いクロック時点に信号が低であると、高用ラッチ９４がセットされる一方、低用ラッチ９２がリセットに維持される。遅いクロックの前に信号が低しきい値の上に遷移すると、低用ラッチもセットされて、早いクロック及び遅いクロックの間の時間間隔の期間中のある時に、正の交差があったことを示す。高用ラッチ９２及び低用ラッチ９４からの出力は、遅いクロックにより、出力ラッチ９６、９８に捕捉され、アンド・ゲート１００に供給される。早いクロック及び遅いクロックの間の時間間隔に、グリッチ又はラント又は他のアイ違反がないならば、出力グリッチ９６、９８の一方のみがロジック「真」出力を発生し、アンド・ゲート１００の出力にて、アイ違反がないことを示す。しかし、早いクロック及び遅いクロックの間にグリッチ又はラントを含むアイ違反が存在するならば、出力ラッチ９６、９８の両方がロジック「真」を出力として発生し、アンド・ゲート１００の出力がアイ違反を示す。すなわち、遅いクロック時点が生じたときに、出力ラッチの両方が同じセット状態となる。
【００２３】
図７に示した実施例とは別の実施例では、セット／リセット・ラッチ９２、９４の直後にアンド・ゲート１００を設け、このアンド・ゲートからの出力は、遅いクロックによりクロックされる単一の出力ラッチが捕捉する。アンド・ゲート１００を通過する遷移時間が充分に早いならば、この構成を用いてもよい。
【００２４】
期待されるロジック高よりも上のしきい値と期待されるロジック低よりも下のしきい値の比較器を図３に示す実施例に追加して、データ・アイ領域の上及び下に追加のマスク領域を設けてもよい。また、マスク定義回路として、多数の比較器及びしきい値レベル並びに追加の早いクロック及び遅いクロックを用いて、異なる高さ及び幅の複数の矩形を発生することにより、矩形マスクではない任意のマスクを発生してもよい。この場合、任意の多角形形状のマスクを近似するために、対応するラッチにより複数の矩形のマスク形状を重ね合わせる。この方法において、特定の許容誤差範囲内の理想化されたアイ・パターン１０又はその他の任意の所望パターンをより厳密に適合するマスクを発生することもできる。
【００２５】
図８に示すように、過剰ジッタ・トリガは、アイ違反トリガのサブセットであり、本質的には単一の比較しきい値を用いるが、依然、同時に２つの異なる点にてデータをサンプリングする。すなわち、マスク１２の高さがゼロであるので、これは、誤った位置のエッジ（過剰ジッタ）を検出するが、垂直（電圧マージン）エラーがない。オシロスコープにおいて、図５及び図６のアイ・ダイアグラム及び波形は、通常、ユーザが観察できるように表示スクリーン（表示ユニット）上に表示される。アイ・ダイアグラム・データ及び違反データは、後で分析するために、メモリに蓄積できるし、外部ＰＣに転送することもできることが当業者には理解できよう。
【００２６】
アイ違反又は過剰ジッタのトリガは、オシロスコープによるデータ取込みをトリガする以外の目的にも利用できる。違反検出回路にて、トリガ出力をカウンタに送って、所定の時間範囲にわたって違反が何回発生したかを追跡して、総合違反回数及び／又は違反レート（１秒当たりの違反回数）を出力回路によりユーザに知らせてもよい。また、タイマをカウンタと一緒に用いて、所定数の違反が生じる前にどのくらいの時間が経過したかを求めてもよい。この方法において、例として、ビット・エラー・レートなどのアイ・パターン違反に関するパラメータを求めてもよい。
【００２７】
よって、本発明は、マスク定義回路により、高速シリアル・デジタル信号の単位時間間隔又はアイの内にマスクを定義して、単位時間間隔の期間中にマスクと交差する信号の任意の遷移により所望のトリガ出力を発生するアイ違反及び過剰ジッタのトリガ回路を提供する。
【００２８】
本発明の更に他の実施例において、強化したビット・エラー・レート・テスタ（ＢＥＲＴ）は、ビット・エラー・レートの他に、又はこれに加えて、マスク違反を検出し、計数する。かかる強化したＢＥＲＴは、マウス違反の発生回数を表示する表示器を有するか、その代わりに、出力データ・コミュニケーション・ポートによって、ユーザに計数値を知らせる。
【００２９】
本発明の更に他の実施例においては、アメリカ合衆国カリフォルニア州メンロ・パークのシンセシス・リサーチ・インクが製造しているBERTSceop_CR12500型クロック・リカバリー・インスツールメントの如きシリアル・データ・デコード・ユニットを強化して、本発明に用い、デコードされたシリアル・データ・ストリームに沿って又はその代わりにマスク違反指示信号を発生することができる。
【図面の簡単な説明】
【００３０】
【図１】従来技術から知られているアイ違反を有するシリアル・デジタル信号の従来の表示図である。
【図２】本発明の実施例によるアイ違反トリガ用のマスクのグラフ図である。
【図３】本発明の実施例によるアイ違反及び過剰ジッタのトリガ回路のブロック図である。
【図４】本発明の実施例による図３に示す回路用のタイミング図である。
【図５】本発明の実施例による図２に示すマスクに関する有効アイ・ダイアグラムを示すグラフ図である。
【図６】本発明の実施例による図２に示すマスクに関する無効アイ・ダイアグラムを示すグラフ図である。
【図７】本発明の実施例によるアイ違反及び過剰ジッタのトリガ回路の別の実施例のブロック図である。
【図８】本発明の実施例による過剰ジッタ・トリガ用のマスクのグラフ図である。
【符号の説明】
【００３１】
１０ 理想的なアイ領域
１２ 矩形マスク
１４、１６ 電圧しきい値
１８、２０ 時間値
３０ アイ違反トリガ回路
３２ 比較器セクション
３３、３４、３５ 比較器（比較回路）
３６ クロック／データ回復セクション（回路）
３７ クロック回復回路
４０、４０’ アイ違反検出セクション
４２、４４ クロック位相／遅延回路
４６ 入力ラッチ
４８、５０、５２、５４ ラッチ
５５ 同等ゲート
５６、５８、６０、６２ 排他的オア・ゲート
６４ 出力オア・ゲート
７０、８０ 入力信号
７２、７４、７６、７８ 角
９２、９４、９６、９８ セット／リセット・ラッチ
１００ アンド・ゲート
【特許請求の範囲】
【請求項１】
被試験デジタル信号のサンプルを取り込む取込み回路と、
上記被試験信号の単位時間間隔内でマスク領域を定義するマスク定義回路と、
上記デジタル信号を取込みながら、上記単位時間間隔内の上記デジタル信号の部分により違反を検出する違反検出回路と、
上記デジタル信号を表示する表示ユニットとを具え、
上記単位時間間隔の期間中に上記デジタル信号が上記マスタ領域と交差するときに、上記検出回路が違反信号を発生することを特徴とする試験測定機器。
【請求項２】
デジタル信号を取込みながら、単位時間間隔内で上記デジタル信号による違反を検出する方法であって、
上記単位時間間隔内にマスクを定め、
上記単位時間間隔の期間中に上記デジタル信号が上記マスタと交差するときに、違反信号を発生する違反検出方法。
【請求項３】
被試験デジタル信号を受ける入力端と、
上記被試験デジタル信号の単位時間間隔内でマスク領域を定義するマスク定義回路と、
上記デジタル信号を取込みながら、上記単位時間間隔内で上記デジタル信号の一部により違反を検出する違反検出回路とを具え、
上記単位時間間隔の期間中に、上記デジタル信号が上記マスタ領域と交差したときに、上記検出回路が違反信号を発生し、
上記単位時間間隔の期間中に、上記デジタル信号が上記マスタ領域と交差したときに、上記検出回路が上記違反信号の発生を計数し、
上記違反信号の上記発生の回数をユーザに伝える出力回路を更に具えたビット・エラー・レート・テスタ。
【請求項４】
被試験シリアル・デジタル信号を受ける入力端と、
上記被試験信号の単位時間間隔内でマスク領域を定義するマスク定義回路と、
上記デジタル信号を取込みながら、上記単位時間間隔内で上記デジタル信号の一部により違反を検出する違反検出回路とを具え、
上記単位時間間隔の期間中に、上記デジタル信号が上記マスタ領域と交差したときに、上記検出回路がマスク違反を示すマスク違反信号を発生し、
上記マスタ違反信号の発生を示す信号をユーザに伝える出力回路とを更に具えたシリアル・データ・デコード・ユニット。
【請求項１】
被試験デジタル信号のサンプルを取り込む取込み回路と、
上記被試験信号の単位時間間隔内でマスク領域を定義するマスク定義回路と、
上記デジタル信号を取込みながら、上記単位時間間隔内の上記デジタル信号の部分により違反を検出する違反検出回路と、
上記デジタル信号を表示する表示ユニットとを具え、
上記単位時間間隔の期間中に上記デジタル信号が上記マスタ領域と交差するときに、上記検出回路が違反信号を発生することを特徴とする試験測定機器。
【請求項２】
デジタル信号を取込みながら、単位時間間隔内で上記デジタル信号による違反を検出する方法であって、
上記単位時間間隔内にマスクを定め、
上記単位時間間隔の期間中に上記デジタル信号が上記マスタと交差するときに、違反信号を発生する違反検出方法。
【請求項３】
被試験デジタル信号を受ける入力端と、
上記被試験デジタル信号の単位時間間隔内でマスク領域を定義するマスク定義回路と、
上記デジタル信号を取込みながら、上記単位時間間隔内で上記デジタル信号の一部により違反を検出する違反検出回路とを具え、
上記単位時間間隔の期間中に、上記デジタル信号が上記マスタ領域と交差したときに、上記検出回路が違反信号を発生し、
上記単位時間間隔の期間中に、上記デジタル信号が上記マスタ領域と交差したときに、上記検出回路が上記違反信号の発生を計数し、
上記違反信号の上記発生の回数をユーザに伝える出力回路を更に具えたビット・エラー・レート・テスタ。
【請求項４】
被試験シリアル・デジタル信号を受ける入力端と、
上記被試験信号の単位時間間隔内でマスク領域を定義するマスク定義回路と、
上記デジタル信号を取込みながら、上記単位時間間隔内で上記デジタル信号の一部により違反を検出する違反検出回路とを具え、
上記単位時間間隔の期間中に、上記デジタル信号が上記マスタ領域と交差したときに、上記検出回路がマスク違反を示すマスク違反信号を発生し、
上記マスタ違反信号の発生を示す信号をユーザに伝える出力回路とを更に具えたシリアル・データ・デコード・ユニット。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００９−１２４７０１（Ｐ２００９−１２４７０１Ａ）
【公開日】平成２１年６月４日（２００９．６．４）
【国際特許分類】
【出願番号】特願２００８−２７４７４５（Ｐ２００８−２７４７４５）
【出願日】平成２０年１０月２４日（２００８．１０．２４）
【出願人】（３９１００２３４０）テクトロニクス・インコーポレイテッド (234)
【氏名又は名称原語表記】ＴＥＫＴＲＯＮＩＸ，ＩＮＣ．
【Ｆターム（参考）】
【公開日】平成２１年６月４日（２００９．６．４）
【国際特許分類】
【出願日】平成２０年１０月２４日（２００８．１０．２４）
【出願人】（３９１００２３４０）テクトロニクス・インコーポレイテッド (234)
【氏名又は名称原語表記】ＴＥＫＴＲＯＮＩＸ，ＩＮＣ．
【Ｆターム（参考）】
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