遅延回路
【課題】映像信号処理回路に用いられる遅延回路の回路規模の抑制化を適切に実現する。
【解決手段】スイッチドキャパシタ技術に基づくサンプルホールド回路として構成される遅延回路において、メモリ単位１１１の個数を省略した場合に、第２のキャパシタＣ５と、オン時に第２のキャパシタＣ５に入力信号ＩＮの電圧値を保持させる第３のスイッチング素子Ｔ１と、差動増幅器１５０の非反転入力端子に接続される信号ラインＬ１０と接続されオン時に第２のキャパシタＣ５に保持された入力信号ＩＮの電圧値を出力する第４のスイッチング素子Ｔ２と、を備え、シフトレジスタ１２０の最終段のフリップフロップＦＦ５よりトリガービットＴＸがシフト出力されてから、シフトレジスタ１２０の初段のフリップフロップＦＦ１よりトリガービットＴＸがシフト出力されるまでの間、第３及び第４のスイッチング素子Ｔ１、Ｔ２をクロック信号ＣＬＫと同周期でオンオフさせて信号ラインＬ１０にスイッチングノイズを重畳させる。
【解決手段】スイッチドキャパシタ技術に基づくサンプルホールド回路として構成される遅延回路において、メモリ単位１１１の個数を省略した場合に、第２のキャパシタＣ５と、オン時に第２のキャパシタＣ５に入力信号ＩＮの電圧値を保持させる第３のスイッチング素子Ｔ１と、差動増幅器１５０の非反転入力端子に接続される信号ラインＬ１０と接続されオン時に第２のキャパシタＣ５に保持された入力信号ＩＮの電圧値を出力する第４のスイッチング素子Ｔ２と、を備え、シフトレジスタ１２０の最終段のフリップフロップＦＦ５よりトリガービットＴＸがシフト出力されてから、シフトレジスタ１２０の初段のフリップフロップＦＦ１よりトリガービットＴＸがシフト出力されるまでの間、第３及び第４のスイッチング素子Ｔ１、Ｔ２をクロック信号ＣＬＫと同周期でオンオフさせて信号ラインＬ１０にスイッチングノイズを重畳させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、映像信号処理に用いられる遅延回路に関する。
【背景技術】
【０００２】
テレビ受信装置向けの映像信号処理回路にはアナログ信号を遅延させる遅延回路が種々用いられている。例えば、ＮＴＳＣ方式やＰＡＬ方式では、画質向上のため、色信号と輝度信号との分離回路に用いられる櫛型フィルタとして、遅延回路が必要とされる（特許文献１を参照）。また、ＰＡＬ方式やＳＥＣＡＭ方式では、多重変調された色差信号の復調回路に用いられる櫛型フィルタとして、遅延回路が必要とされる（特許文献２を参照）。
【０００３】
以下、図１１を用いて、ＰＡＬ方式におけるテレビ受信装置における、色信号と輝度信号との分離回路（Ｙ／Ｃ分離回路）に用いられる櫛形フィルタ、及び、色差信号の復調回路（色復調回路）に用いられる櫛型フィルタ（以下、色櫛形フィルタと称する）の構成を説明する。
【０００４】
図１１（ａ）に示すＹ／Ｃ分離回路に含まれる櫛形フィルタ２００は、同一フィールド上の垂直方向に隣接した複数ライン（水平ライン）を用いて、コンポジット映像信号から輝度信号と色信号とを分離するものであり、遅延回路２０３と、加算器２０１と、減算器２０２とを有する。コンポジット映像信号は隣接する上下のライン間の相関（垂直相関）が比較的強い。また、ＰＡＬ方式のテレビ信号の場合、色信号の位相は２Ｈ（Ｈは水平走査期間）毎に反転するよう規定されている。そのため、ある1ライン分のコンポジット映像信号を遅延回路２０３によって２Ｈ遅延させ、２Ｈ遅延させた当該１ライン分のコンポジット映像信号と、当該１ライン分のコンポジット映像信号の２Ｈ後の１ライン分のコンポジット映像信号と、を加算器２０１によって加算することで色信号が打ち消されて輝度信号が分離され、減算器２０２によって減算することで輝度信号が打ち消されて色信号が分離される。
【０００５】
図１１（ｂ）に示す色復調回路に含まれる色櫛形フィルタ２３０は、同一フィールド上の垂直方向に隣接した複数ラインを用いて、色信号から色差信号Ｒ−Ｙ、Ｂ−Ｙを復調する際に、色副搬送波の位相ずれを補正するものであり、遅延回路２３２と、加算器２３１とを有する。色復調回路に含まれる同期検波回路（不図示）により、色信号を色差信号Ｂ−Ｙ、Ｒ−Ｙの基準搬送波で同期検波することで色差信号Ｂ−Ｙ、Ｒ−Ｙが得られる。
【０００６】
色副搬送波に位相ずれが生じている場合、色差信号Ｂ−Ｙには色差信号Ｒ−Ｙ成分がゆがみ成分として、色差信号Ｒ−Ｙには色差信号Ｂ−Ｙ成分がゆがみ成分として含まれる。ＰＡＬ方式では、色差信号Ｒ−Ｙの色副搬送波は１Ｈ毎に位相が反転するため、色副搬送波の位相ゆがみに起因するゆがみ成分も１Ｈ毎にそれぞれ位相が反転する。そのため、ある１ライン分の色差信号Ｂ−Ｙ、（又は色差信号Ｒ−Ｙ）を遅延回路２３２によって１Ｈ遅延させ、１Ｈ遅延させた当該１ライン分の色差信号Ｂ−Ｙ（又は、色差信号Ｒ−Ｙ）と、当該１ライン分の色差信号Ｂ−Ｙ（又は色差信号Ｒ−Ｙ）の１Ｈ後の１ラインの分の色差信号Ｂ−Ｙ、（又は色差信号Ｒ−Ｙ）と、を加算器２３１によって加算することで、それぞれのゆがみ成分が打ち消されて、位相ゆがみが補正される。
【０００７】
遅延回路２０３、２３２は、例えば、図１２に示されるように、スイッチドキャパシタ技術に基づくサンプルホールド回路２５０として構成される（特許文献３を参照）。サンプルホールド回路２５０は、ｍ個のメモリ単位２５３−１〜２５３−ｍ及び差動増幅器２５４から成るアナログメモリ回路２５２と、ｍ個のフリップフロップ（以下、ＦＦと略称する。）を有するシフトレジスタ２５６と、を有して構成される。尚、メモリ単位２５３−１〜２５３−ｍ及びシフトレジスタ２５６のＦＦの個数は、１Ｈ分の入力信号ＩＮに対するサンプリング数（ｍ）と対応づけられる。
【０００８】
メモリ単位２５３−１〜２５３−ｍの中の一つのメモリ単位２５３−１は、キャパシタＣ１と、入力信号ＩＮをキャパシタＣ１にサンプルホールドさせる第１のスイッチング素子Ｔｉａ、Ｔｉｂと、キャパシタＣ１にサンプルホールドされた入力信号ＩＮを差動増幅器２５４から出力するための第２のスイッチング素子Ｔｏａ、Ｔｏｂとを含んで構成される。
【０００９】
第１のスイッチング素子Ｔｉａ、Ｔｉｂのゲートがハイレベルになると、第１のスイッチング素子Ｔｉａのドレイン−ソース間を介してキャパシタＣ１の一端へ入力信号ＩＮが入力されるとともに、第１のスイッチング素子Ｔｉｂのドレイン−ソース間を介してキャパシタＣ１の他端が接地される。これにより、キャパシタＣ１に入力信号ＩＮがサンプルホールドされる。
【００１０】
第２のスイッチング素子Ｔｏａ、Ｔｏｂのゲートがハイレベルになると、第２のスイッチング素子Ｔｏａのドレイン−ソース間を介して差動増幅器２５４の出力端子とキャパシタＣ１の一端とが接続されるとともに、スイッチング素子Ｔｏｂのドレイン−ソース間を介して差動増幅器２５４の反転入力端子とキャパシタＣ１の他端とが接続される。これにより、キャパシタＣ１にサンプルホールドされた入力信号ＩＮが差動増幅器２５４から出力される。
【００１１】
メモリ単位２５３−２〜２５３−ｍについてもメモリ単位２５３−１と同様の構成を有する。メモリ単位２５３−１の第１のスイッチング素子Ｔｉａ及び第１のスイッチング素子Ｔｉｂのゲートは短絡されるとともに、次段のメモリ単位２５３−２の第２のスイッチング素子Ｔｏａ及びスイッチング素子Ｔｏｂのゲートに共通に接続される。同様に、メモリ単位２５３−（ｎ−１）（ｎ＝１、２、…、ｍ）もそれぞれ次段のメモリ単位２５３−ｎに接続される。
【００１２】
制御回路２５６は、複数のメモリ単位２５３−１〜２５３−ｍの中から入力信号ＩＮをサンプルホールドさせるメモリ単位と、入力信号ＩＮを出力させるメモリ単位とを順に選択するために設けられる。制御回路１２０は、メモリ単位２５３−１〜２５３−ｍと等しい数（ｍ）のＦＦ１〜ＦＦｍの直列回路であるシフトレジスタを含んで構成される。
【００１３】
ＦＦ（ｎ−１）のＱ端子はそれぞれ次段のＦＦｎのＤ端子に接続される。第初段のＦＦ１のＤ端子には、１Ｈの開始を示す同期パルスＰが入力される。ＦＦ１〜ＦＦｍのクロック端子（Ｃ端子）にはサンプリング周期に同期したクロック信号ＣＬＫ１が入力される。
【００１４】
また、ＦＦ（ｎ−１）のＱ端子は、第（ｎ−１）段のメモリ単位２５３−ｎの第１のスイッチング素子Ｔｉａ、Ｔｉｂのゲート、及び第ｎ段のメモリ単位２５３−ｎの第２のスイッチング素子Ｔｏａ、Ｔｏｂのゲートに共通に接続される。但し、第１段のメモリ単位２５３−１の第２のスイッチング素子Ｔｏａ、ＴｏｂのゲートにはＦＦｍのＱ端子が接続される。
【００１５】
以上の構成によって、クロック信号ＣＬＫ１が制御回路２５６に入力される毎に、シフトレジスタの次段のＦＦに同期パルスＰがシフトされる。クロック信号ＣＬＫ１が（ｎ−１）回入力されると、ＦＦ（ｎ−１）のＱ端子がハイレベルに維持され、メモリ単位２５３−（ｎ−１）のキャパシタＣ１に入力信号ＩＮが新たにサンプルホールドされ、メモリ単位２５３−ｎのキャパシタＣ１にサンプルホールドされていた入力信号ＩＮが差動増幅器２５４から出力される。
【００１６】
ｍ回目の同期パルスＰについては、ＦＦｍのＱ端子がハイレベルに維持され、メモリ単位２５３−ｍのキャパシタＣ１に入力信号ＩＮが新たにサンプルホールドされ、メモリ単位２５３−１のキャパシタＣ１にサンプルホールドされていた入力信号ＩＮのサンプリング値に応じた電圧が差動増幅器２５４から出力される。よって、１Ｈのサンプリング数ｍに応じて設定された、制御回路１２０のシフトレジスタの段数及び、メモリ単位２５３の個数と、サンプリング周波数に一致させたクロック信号ＣＬＫ１の周波数によって、遅延回路２３２は、入力信号ＩＮを１Ｈ遅延させて出力させる。
【００１７】
以上より、遅延回路２３２に入力信号ＩＮが入力されてから出力されるまでの遅延時間は、主に、制御回路１２０のシフトレジスタの段数、及びメモリ単位２５３の個数と、遅延回路２３２に供給されるクロック信号の周波数と、によって定められる。
【特許文献１】特開２００２−１０２９０号公報
【特許文献２】特開平８−２７５１９０号公報
【特許文献３】特開２００７−３６８７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
ところで、テレビ受信装置向けの映像信号処理回路は、市場のグローバル化の進展に合わせて世界中の各種テレビ方式（ＰＡＬ、ＳＥＣＡＭ、ＮＴＳＣ等）に対応させるとともに、アナログ・デジタル混載技術を用いてアナログ回路とデジタル回路とを一体的に集積化させる傾向にある。このため、映像信号処理回路に用いられる遅延回路は、回路規模を抑えて実現することが求められる。
【００１９】
当該遅延回路が、図１２に示されるように、スイッチドキャパシタ技術に基づくサンプルホールド回路２５０として構成される場合、映像信号処理回路全体の回路規模の中で、キャパシタを具備したメモリ単位２５３−１〜２５３−ｍの回路規模の大きさがネックとなる。例えば、ＰＡＬ方式の場合、水平走査周波数が１５．６２５ｋＨｚと規定されており、入力信号ＩＮのサンプリング周波数を水平走査周波数よりも高い４ＭＨｚとしたとき、入力信号ＩＮを１Ｈ分遅延させるために２５６個ものメモリ単位２３５−１〜２５３−ｍが必要となる。
【００２０】
そこで、帰線走査期間中のコンポジット映像信号は画像の再現に不要である点に着眼し、帰線走査期間中では遅延処理（メモリ単位２５３−１〜２５３−ｍにおけるスイッチング動作）を行わないように決めておくことで、サンプルホールド回路２５０中のメモリ単位２５３−１〜２５３−ｍの個数を省略する対策が考えられる。この結果、映像信号処理回路の回路規模の抑制化をかなりの度合いで進められる。しかし、メモリ単位２５３−１〜２５３−ｍの個数の省略化を図っていく際に、遅延処理を行わない帰線走査期間と遅延処理を行う有効走査期間との切り替わりにおいて、メモリ単位２５３−１〜２５３−ｍにおけるスイッチング動作の有無の相違により、遅延回路の出力が不安定になる等の課題に直面し、その実現が困難であった。
【課題を解決するための手段】
【００２１】
前記課題を解決するための主たる本発明は、差動増幅器と、第１のキャパシタと、オン時に当該第１のキャパシタに入力信号のサンプリング値を保持させる第１のスイッチング素子と、前記差動増幅器の非反転入力端子に接続される信号ラインと接続されオン時に当該第１のキャパシタに保持されたサンプリング値を出力する第２のスイッチング素子と、を具備したｎ個のメモリ単位と、入力されるトリガービットをクロック信号に基づきシフトするｎ＋１個のフリップフロップを直列接続して構成され、前記フリップフロップの出力が、前記ｎ個のメモリ単位の中から選択された前記第１及び／又は前記第２のスイッチング素子をオンさせる制御信号として用いられるシフトレジスタと、前記クロック信号のｍ（＞ｎ＋１）周期毎に前記トリガービットを生成して前記シフトレジスタの初段の前記フリップフロップに入力させる制御ビット生成器と、第２のキャパシタと、オン時に当該第２のキャパシタに前記入力信号の電圧値を保持させる第３のスイッチング素子と、前記差動増幅器の非反転入力端子に接続される信号ラインと接続され、オン時に前記第２のキャパシタに保持された前記入力信号の電圧値を出力する第４のスイッチング素子と、前記シフトレジスタを構成する前記ｎ＋１個のフリップフロップの所定の２出力に基づいて前記第３及び前記第４のスイッチング素子を前記クロック信号と同周期でオンオフさせる制御回路と、を有する遅延回路である。
【００２２】
また、前記課題を解決するためのその他の主たる本発明は、差動増幅器と、第１のキャパシタと、オン時に当該第１のキャパシタに入力信号のサンプリング値を保持させる２個の第１のスイッチング素子と、当該第１のキャパシタの両端を前記差動増幅器の反転入力端子と出力端子にそれぞれ接続させてオン時に当該第１のキャパシタに保持されたサンプリング値を出力する２個の第２のスイッチング素子と、を具備したｎ個のメモリ単位と、入力されるトリガービットをクロック信号に基づきシフトするｎ＋１個のフリップフロップを直列接続して構成され、前記フリップフロップの出力が、前記ｎ個のメモリ単位の中から選択された前記第１及び／又は前記第２のスイッチング素子をオンさせる制御信号として用いられるシフトレジスタと、前記クロック信号のｍ（＞ｎ＋１）周期毎に前記トリガービットを生成して前記シフトレジスタの初段の前記フリップフロップに入力させる制御ビット生成器と、第２のキャパシタと、オン時に当該第２のキャパシタに前記入力信号の電圧値を保持させる第３のスイッチング素子と、前記差動増幅器の非反転入力端子に接続される信号ラインと接続され、オン時に当該第２のキャパシタに保持された前記入力信号の電圧値を出力する第４のスイッチング素子と、前記シフトレジスタを構成する前記ｎ＋１個のフリップフロップの所定の２出力に基づいて前記第３及び前記第４のスイッチング素子を前記クロック信号と同周期でオンオフさせる制御回路と、を有する遅延回路である。
【００２３】
本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。
【発明の効果】
【００２４】
本発明によれば、映像信号処理回路に用いられる遅延回路の回路規模の抑制化を適切に実現することができる。
【発明を実施するための最良の形態】
【００２５】
＝＝＝実施例１＝＝＝
＜＜遅延回路を具備したテレビ受信装置の構成＞＞
図１を用いて、本発明の実施例１に係る遅延回路１００を具備したテレビ受信装置の全体的な構成を説明する。尚、遅延回路１００は、Ｙ／Ｃ分離回路２０の櫛形フィルタ１００ａや、色復調回路２３の色櫛形フィルタ１００ｂに用いられ、コンポジット映像信号や色差信号を遅延させるものとする。
【００２６】
テレビ受信装置１０は、アンテナ１１、チューナ１２、ＳＡＷ（Ｓｕｒｆａｃｅ Ａｃｏｕｓｔｉｃ Ｗａｖｅ）フィルタ１３、中間周波フィルタ１４、映像検波回路１５、同期偏向回路３０、クランプ回路１９、Ｙ／Ｃ分離回路２０、輝度信号処理回路２１、色信号処理回路２２、色復調回路２３、マトリクス回路２４、ＲＧＢドライバ２５、ディスプレイ２６を含んで構成されている。
【００２７】
チューナ１２は、アンテナ１１を介して受信されるテレビ放送の信号から受信対象のチャンネルの信号を抽出して出力する。
ＳＡＷフィルタ１３は、チューナ１２から出力される信号に含まれる隣接チャンネルの信号を抑圧して出力する。
中間周波フィルタ１４は、ＳＡＷフィルタ１３から出力される信号を中間周波数の信号に変換して出力する。
映像検波回路１５は、中間周波フィルタ１４から出力される中間周波数の信号を検波し、コンポジット映像信号として出力する。
クランプ回路１９は、映像検波回路１５から出力されるコンポジット映像信号のペデスタルレベルを所定レベルに固定化する。
【００２８】
Ｙ／Ｃ分離回路２０は、遅延回路１００の構成要素を含んで構成される櫛形フィルタを有し、クランプ回路１９から出力されるコンポジット映像信号を輝度信号と、色信号に分離する。
輝度信号処理回路２１は、Ｙ／Ｃ分離回路２０から出力される輝度信号のコントラスト調整やブランキング調整を行う。
色信号処理回路２２は、Ｙ／Ｃ分離回路２０から出力される色信号のチャネル毎のゲイン調整やカラーキラーなどの処理を行う回路である。
【００２９】
色復調回路２３は、遅延回路１００の構成要素を含んで構成される色櫛形フィルタを有し、色信号処理回路２２から出力される色信号に基づいて、色差信号Ｒ−Ｙ、Ｂ−Ｙを復調する。
マトリクス回路２４は、色復調回路２３から出力される色差信号Ｒ−Ｙ、Ｂ−Ｙと、輝度信号処理回路２１から出力される輝度信号を合成して、Ｒ信号、Ｇ信号、Ｂ信号からなる映像信号を復元する。
ＲＧＢドライバ２５は、マトリクス回路２４から出力されるＲ信号、Ｇ信号、Ｂ信号に基づいて、ディスプレイ２６に所望のカラー映像を再現するための駆動信号ＲＯＵＴ、ＧＯＵＴ、ＢＯＵＴを生成する。
【００３０】
同期偏向回路３０は、映像検波回路１５から出力されるコンポジット映像信号の組み立て走査を、テレビ信号送信側の分解走査のタイミングと一致させるように、ディスプレイ２６の蛍光面に照射する電子ビームの方向を制御する。具体的には、同期偏向回路３０は、コンポジット映像信号から水平同期信号及び垂直同期信号を分離する。そして、分離後の垂直同期信号と同期して電子ビームを垂直走査させるための垂直偏向波を生成するとともに、分離後の水平同期信号と同期して電子ビームを水平走査させるための水平偏向波を生成する。
【００３１】
尚、図１０に示されるように、水平偏向波に応じて駆動される電子ビームは、ディスプレイ２６に映像を表示するための有効走査、及び電子ビームを次の走査線の開始点まで戻す帰線走査を行う。尚、帰線走査期間中のコンポジット映像信号は、画像の再現には不要な情報である。よって、帰線走査期間中は、コンポジット映像信号を確実にカットオフして、ディスプレイ２６の画面には不要な画像が再現されないように、帰線走査期間の前後を含んだ期間を水平帰線消去期間としている。
【００３２】
水平帰線消去期間のコンポジット映像信号は、クランプ回路１９によってペデスタルレベルを黒レベル以下に固定され、コンポジット映像信号のうち、水平帰線消去期間を除いた有効映像期間のみディスプレイ２６に表示される。尚、水平帰線消去期間中に水平同期信号が含まれる。例えば、ＰＡＬ方式のコンポジット映像信号の場合１Ｈの周期のうち略１／６程度が水平帰線消去期間として規定されている。水平帰線消去期間は、水平同期信号から前の部分であるフロントポーチと、水平同期信号から後ろの部分であるバックポーチとから構成される。
【００３３】
＜＜遅延回路の構成＞＞
図２を用いて、遅延回路１００の詳細な構成について説明する。尚、図２に示す遅延回路１００は、バッファ型と呼ばれるスイッチドキャパシタ技術を用いた複数のメモリ単位を具備するサンプルホールド回路により構成する場合、水平帰線消去期間中は遅延処理を行わないようにすることで、当該水平帰線消去期間に相当するメモリ単位の個数を省略したものである。本実施形態の場合、説明の便宜上、１Ｈ遅延のためにメモリ単位１１１が元々８個で構成されていたものを４個に省略した場合とする。
【００３４】
遅延回路１００は、クロック生成器１０５と、４個（ｎ個）のメモリ単位１１１−１〜１１１−４と、５個（ｎ＋１個）のフリップフロップ（以下、ＦＦ１〜ＦＦ５と略称する。）を直列接続して構成されるシフトレジスタ１２０と、制御ビット生成器１３０と、スイッチングノイズ生成器１４０と、差動増幅器１５０と、により構成される。
【００３５】
クロック生成器１０５は、制御ビット生成器１３０とシフトレジスタ１２０の初段のフリップフロップ（ＦＦ１）に供給されるクロック信号ＣＬＫ１と、シフトレジスタ１２０の制御信号Ａ１〜Ａ５を生成するためのＡＮＤ素子１２１ａ〜１２１ｅそれぞれに供給されるクロック信号ＣＬＫ２とを生成する。尚、クロック信号ＣＬＫ２は、クロック信号ＣＬＫ１と同期のとれた信号であり、且つクロック信号ＣＬＫ１よりもデューティ比（＝Ｈレベル期間÷１周期）が小さい信号である。
【００３６】
メモリ単位１１１−１は、キャパシタＣ１と、オン時に入力信号ＩＮのサンプリング値をキャパシタＣ１に保持させる第１のスイッチング素子Ｔｉａと、キャパシタＣ１に保持された入力信号ＩＮのサンプリング値をオン時に差動増幅器２５４から出力するための第２のスイッチング素子Ｔｏａと、により構成される。
【００３７】
具体的には、第１のスイッチング素子Ｔｉａ、第２のスイッチング素子Ｔｏａは、本実施形態の場合、Ｎ型ＭＯＳトランジスタが採用されており、第１のスイッチング素子Ｔｉａのドレインは入力信号ＩＮの入力ラインと接続され、第２のスイッチング素子Ｔｏａのドレインは信号ラインＬ１０を介して差動増幅器１５０の非反転入力端子と接続される。また、第１のスイッチング素子Ｔｉａ、第２のスイッチング素子ＴｏａのソースとＧＮＤとの間にキャパシタＣ１が設けられる。メモリ単位１１１−２〜１１１−４についてもメモリ単位１１１−１と同様の構成である。
【００３８】
シフトレジスタ１２０は、制御ビット生成器１３０から出力されるトリガービットＡＸが入力され、クロック信号ＣＬＫ１の立ち上がりエッジ毎に初段のＦＦ１から最終段のＦＦ５に向けてトリガービットＡＸをシフトしていく。この結果、メモリ単位１１１−１〜１１１−４の中で選択された第１のスイッチング素子Ｔｉａ及び第２のスイッチング素子Ｔｏａの各制御電極に向けてシフト出力ａ１〜ａ５が順次出力される。
【００３９】
尚、シフト出力ａ１は、初段のＦＦ１から出力され、ＡＮＤ素子１２１ａにおけるクロック信号ＣＬＫ２との論理積により、メモリ単位１１１−１の第１のスイッチング素子Ｔｉａの制御電極に供給される制御信号Ａ１となる。シフト出力ａ２は、２段目のＦＦ２から出力され、ＡＮＤ素子１２１ｂにおけるクロック信号ＣＬＫ２との論理積により、メモリ単位１１１−２の第１のスイッチング素子Ｔｉａ及びメモリ単位１１１−１の第２のスイッチング素子Ｔｏａの各制御電極に供給される制御信号Ａ２となる。シフト出力ａ３は、３段目のＦＦ３から出力され、ＡＮＤ素子１２１ｃにおけるクロック信号ＣＬＫ２との論理積により、メモリ単位１１１−２の第２のスイッチング素子Ｔｏａ及びメモリ単位１１１−３の第１のスイッチング素子Ｔｉａの各制御電極に供給される制御信号Ａ３となる。シフト出力ａ４は、４段目のＦＦ４から出力され、ＡＮＤ素子１２１ｄにおけるクロック信号ＣＬＫ２との論理積により、メモリ単位１１１−３の第２のスイッチング素子Ｔｏａ及びメモリ単位１１１−４の第１のスイッチング素子Ｔｉａの各制御電極に供給される制御信号Ａ４となる。シフト出力ａ５は、最終段のＦＦ５から出力され、ＡＮＤ素子１２１ｅにおけるクロック信号ＣＬＫ２との論理積により、メモリ単位１１１−４の第２のスイッチング素子Ｔｏａの制御電極に供給される制御信号Ａ５となる。
【００４０】
制御ビット生成器１３０は、カウンタ１３２と、フリップフロップ（以下、ＦＦＸと呼ぶ。）と、ＮＯＴ（否定）素子１３３と、を備える。カウンタ１３２は、クロック信号ＣＬＫ１の８（ｍ（＞ｎ＋１））周期毎に、スタートビットＳＴＡＲＴを発生する。スタートビットＳＴＡＲＴは、ＮＯＴ素子１３３を介したクロック信号ＣＬＫ１の立ち下がりエッジによりＦＦＸにラッチされ、トリガービットＡＸとしてＦＦ１に入力される。尚、スタートビットＳＴＡＲＴは、８周期毎のクロック信号ＣＬＫ１の立ち上がりエッジにより発生し、トリガービットＡＸは、８周期毎のクロック信号ＣＬＫ１の立ち下がりエッジにより発生する。
【００４１】
スイッチングノイズ生成器１４０は、２個のＮＯＲ（否定論理和）素子を襷がけ接続して構成されたＲＳフリップフロップ回路と、キャパシタＣ５と、ＲＳフリップフロップ回路の出力ｍの否定とクロック信号ＣＬＫ２との論理積を求めるＡＮＤ素子１４１と、キャパシタＣ５と、オン時にソース電源電圧ＶＤＤとシンク電源電圧ＶＳＳとの差電圧をキャパシタＣ５に保持させる第３のスイッチング素子Ｔ１と、キャパシタＣ５に保持されたサンプリング値をオン時に差動増幅器１５０から出力するための第４のスイッチング素子Ｔ２と、により構成される。尚、ソース電源電圧ＶＤＤとシンク電源電圧ＶＳＳとの差電圧は、入力信号ＩＮの電圧に対応づけられている。また、ＲＳフリップフロップ回路と、ＡＮＤ素子１４１と、ＮＯＴ素子１４２により構成される回路は、本願請求項に係る制御回路の一実施形態である。
【００４２】
ＲＳフリップフロップ回路は、ＡＮＤ素子１２１ａから供給される制御信号Ａ１によりセットされて出力ｍをＨｉｇｈレベルとさせる。また、ＡＮＤ素子１２１ｅから供給される制御信号Ａ５によりリセットされて出力ｍをＬｏｗレベルとさせる。
【００４３】
第３のスイッチング素子Ｔ１は、ＡＮＤ素子１４１の出力ＭをＮＯＴ素子１４２により論理反転した出力／Ｍによってオンオフする。また、第４のスイッチング素子Ｔ２は、ＡＮＤ素子１４１の出力Ｍによってオンオフする。従って、第３のスイッチング素子Ｔ１と第４のスイッチング素子Ｔ２とは相補的にオンオフし、この結果、メモリ単位１１１におけるスイッチングノイズと同様のスイッチングノイズが発生する。
【００４４】
差動増幅器１５０は、キャパシタＣ１〜Ｃ４にサンプルホールドされた入力信号ＩＮが信号ラインＬ１０を介して非反転入力端子に入力される。また、差動増幅器１５０は、出力端子と反転入力端子とを短絡することでボルテージフォロワを構成しており、非反転入力端子に入力された入力信号ＩＮが増幅率略１倍で出力信号ＯＵＴとして出力される。
【００４５】
図３は、図２に示した遅延回路１００の構成を模式的に示した図である。スイッチングノイズ生成器１４０、差動増幅器１５０については上記と同様である。図３中において、スイッチＳＷは、メモリ単位１１１−１〜１１１−４の各第２のスイッチング素子Ｔｏａを表しており、キャパシタＣは、キャパシタＣ１〜Ｃ４を表している。また、キャパシタＣＰ１は、信号ラインＬ１０の寄生容量を表している。
【００４６】
＜＜遅延回路の動作＞＞
図４を用いて、遅延回路１００の動作を説明するためのタイミングチャートである。尚、同図中に示される時刻ｔ０〜ｔ１３の期間では、クロック信号ＣＬＫ１が１サイクル（時刻ｔ０〜ｔ１）から１３サイクル（時刻ｔ１２〜ｔ１３）に至るものとする。尚、１サイクルの前には、キャパシタＣ１〜Ｃ４にデータＲ１〜Ｒ４がサンプルホールドされている場合とする。また、２サイクルから１３サイクルにかけて入力信号ＩＮとしてデータＷ１〜Ｗ１２が順に入力される場合とする。
【００４７】
また、１サイクル（時刻ｔ０〜ｔ１）から５サイクル（時刻ｔ４〜ｔ５）までのトリガービットＴＸのシフトが行われる期間（シフト期間）と、９サイクル（時刻ｔ８〜ｔ９）から１３サイクル（時刻ｔ１２〜ｔ１３）までの同じくトリガービットＴＸのシフトが行われるシフト期間では、制御信号Ａ１〜Ａ５が順に生成される場合とする。尚、制御信号Ａ１は、制御ビット生成器１３０が生成するトリガービットＡＸに対応しており、この場合、カウンタ１３２は、クロック信号ＣＬＫ１の立ち上がりエッジを８サイクル分カウントする毎に（１サイクル、９サイクル）、トリガービットＡＸを生成する。
【００４８】
以下では、１サイクルから１３サイクルまでの遅延回路１００の動作を説明する。
【００４９】
１サイクル（時刻ｔ０〜ｔ１）の場合、制御ビット生成器１３０からのトリガービットＡＸを受けて、シフトレジスタ１２０のＦＦ１よりシフト出力ａ１が出力され、ＡＮＤ素子１２１ａにおいてシフト出力ａ１とクロック信号ＣＬＫ２との論理積により制御信号Ａ１が生成される。このとき、スイッチングノイズ生成器１４０のＲＳフリップフロップは制御信号Ａ１によりセットされ、出力ｍがＨｉｇｈレベルとなるため、ＡＮＤ素子１４１の出力ＭはＬｏｗレベルを維持する。従って、第３のスイッチング素子Ｔ１はオフを継続し、第４のスイッチング素子Ｔ２はオンを継続するため、スイッチングノイズは発生しない。また、このとき、メモリ単位１１１−１の第２のスイッチング素子Ｔｏａがオンし、キャパシタＣ１にサンプルホールドされたデータＲ１が差動増幅器１５０より出力される。
【００５０】
２サイクル（時刻ｔ１〜ｔ２）の場合、シフト出力ａ１がＦＦ１からＦＦ２にシフトすることで、ＦＦ２よりシフト出力ａ２が出力され、ＡＮＤ素子１２１ｂにおいてシフト出力ａ２とクロック信号ＣＬＫ２との論理積により制御信号Ａ２が生成される。このとき、スイッチングノイズ生成器１４０のＲＳフリップフロップは、制御信号Ａ２によりセットされ、出力ｍがＨｉｇｈレベルとなるため、ＡＮＤ素子１４１の出力ＭはＬｏｗレベルを維持する。従って、第３のスイッチング素子Ｔ１はオフを継続し、第４のスイッチング素子Ｔ２はオンを継続するため、スイッチングノイズ生成器１４０はスイッチングノイズを発生しない。
【００５１】
一方、メモリ単位１１１−１の第１のスイッチング素子Ｔｉａがオンし、キャパシタＣ１にデータＷ１がサンプルホールドされ、メモリ単位１１１−２の第２のスイッチング素子Ｔｏａがオンし、キャパシタＣ２にサンプルホールドされたデータＲ２が差動増幅器１５０より出力される。１サイクルから２サイクルにかけて、メモリ単位１１１の中でオンさせる第１のスイッチング素子Ｔｉａ、第２のスイッチング素子Ｔｏａが切り替わるので、信号ラインＬ１０、ひいては出力信号ＯＵＴにスイッチングノイズが重畳される。
【００５２】
３サイクル（時刻ｔ２〜ｔ３）の場合、シフト出力ａ２がＦＦ２からＦＦ３にシフトすることで、ＦＦ３よりシフト出力ａ３が出力され、ＡＮＤ素子１２１ｃにおいてシフト出力ａ３とクロック信号ＣＬＫ２との論理積により制御信号Ａ３が生成される。このとき、スイッチングノイズ生成器１４０のＲＳフリップフロップは、制御信号Ａ３によりセットされ、出力ｍがＨｉｇｈレベルとなるため、ＡＮＤ素子１４１の出力Ｍは、Ｌｏｗレベルを維持する。従って、第３のスイッチング素子Ｔ１はオフを継続し、第４のスイッチング素子Ｔ２はオンを継続するため、スイッチングノイズ生成器１４０はスイッチングノイズを発生しない。
【００５３】
一方、メモリ単位１１１−２の第１のスイッチング素子Ｔｉａがオンし、キャパシタＣ２にデータＷ２がサンプルホールドされ、メモリ単位１１１−３の第２のスイッチング素子Ｔｏａがオンし、キャパシタＣ３にサンプルホールドされたデータＲ３が差動増幅器１５０より出力される。２サイクルから３サイクルにかけて、メモリ単位１１１の中でオンさせる第１のスイッチング素子Ｔｉａ、第２のスイッチング素子Ｔｏａが切り替わるので、信号ラインＬ１０、ひいては出力信号ＯＵＴにスイッチングノイズが重畳される。
【００５４】
４サイクル（時刻ｔ３〜ｔ４）の場合、シフト出力ａ３がＦＦ３からＦＦ４にシフトすることで、ＦＦ４よりシフト出力ａ４が出力され、ＡＮＤ素子１２１ｄにおいてシフト出力ａ４とクロック信号ＣＬＫ２との論理積により制御信号Ａ４が生成される。このとき、スイッチングノイズ生成器１４０のＲＳフリップフロップは、制御信号Ａ４によりセットされ、出力ｍがＨｉｇｈレベルとなるため、ＡＮＤ素子１４１の出力Ｍは、Ｌｏｗレベルを維持する。従って、第３のスイッチング素子Ｔ１はオフを継続し、第４のスイッチング素子Ｔ２はオンを継続するため、スイッチングノイズ生成器１４０はスイッチングノイズを発生しない。
【００５５】
一方、メモリ単位１１１−３の第１のスイッチング素子Ｔｉａがオンし、キャパシタＣ３にデータＷ３がサンプルホールドされる。また、メモリ単位１１１−４の第２のスイッチング素子Ｔｏａがオンし、キャパシタＣ４にサンプルホールドされたデータＲ４が差動増幅器１５０より出力される。３サイクルから４サイクルにかけて、メモリ単位１１１の中でオンさせる第１のスイッチング素子Ｔｉａ、第２のスイッチング素子Ｔｏａが切り替わるので、信号ラインＬ１０、ひいては出力信号ＯＵＴにスイッチングノイズが重畳される。
【００５６】
５サイクル（時刻ｔ４〜ｔ５）の場合、シフト出力ａ４がＦＦ４からＦＦ５にシフトすることで、ＦＦ５よりシフト出力ａ５が出力され、ＡＮＤ素子１２１ｅにおいてシフト出力ａ５とクロック信号ＣＬＫ２との論理積により制御信号Ａ５が生成される。このとき、スイッチングノイズ生成器１４０のＲＳフリップフロップは、リセットされ、出力ｍがＬｏｗレベルとなるため、ＡＮＤ素子１４１の出力Ｍは、クロック信号ＣＬＫ２と略同波形となる。従って、第３のスイッチング素子Ｔ１と第４のスイッチング素子Ｔ２とはＡＮＤ素子１４１の出力Ｍに基づいて相補的にオンオフするため、信号ラインＬ１０にスイッチングノイズが重畳される。
【００５７】
６サイクル（時刻ｔ５〜ｔ６）から８サイクル（時刻ｔ７〜ｔ８）にかけての期間（以下、冗長期間と呼ぶ。）では、シフト出力ａ１〜ａ５が生成されないため、キャパシタＣ１〜Ｃ４にはデータＷ１〜Ｗ４が保持され続けている。尚、この冗長期間では、スイッチングノイズ生成器１４０のＲＳフリップフロップはリセットされ続けている。このため、第３のスイッチング素子Ｔ１と第４のスイッチング素子Ｔ２とはＡＮＤ素子１４１の出力Ｍに基づいて相補的にオンオフするため、信号ラインＬ１０にスイッチングノイズが重畳される。
【００５８】
９サイクル（時刻ｔ８〜ｔ９）から１３サイクル（時刻ｔ１２〜ｔ１３）にかけてのシフト期間の流れは、１サイクルから５サイクルにかけてのシフト期間の流れと同様である。尚、９サイクル（時刻ｔ８〜ｔ９）から１２サイクル（時刻ｔ１１〜ｔ１２）にかけて、２サイクル（時刻ｔ１〜ｔ２）から５サイクル（時刻ｔ４〜ｔ５）にかけてキャパシタＣ１〜Ｃ４に保持され続けていたデータＷ１〜Ｗ４が順に出力される。例えば、データＷ１は、２サイクルの時にキャパシタＣ１にサンプルホールドされ、９サイクルの時にキャパシタＣ１から出力されるため、８サイクル遅延されて出力されたことになる。
【００５９】
図５は、スイッチングノイズ生成器１４０を設けた場合と設けない場合それぞれの出力信号ＯＵＴに与える影響を示した図である。尚、図５（ａ）、（ｂ）に示されるクロック信号ＣＬＫ２、ＡＮＤ素子１４１の出力Ｍの波形は、図４に示される時刻ｔ４〜ｔ９における各波形に対応づけられている。図５（ｃ）、（ｄ）は、スイッチングノイズ生成器１４０を設けた場合における信号ラインＬ１０と無信号状態の出力信号ＯＵＴの波形を示した図である。図５（ｅ）、（ｆ）は、スイッチングノイズ生成器１４０を設けない場合における信号ラインＬ１０と無信号状態の出力信号ＯＵＴの波形を示した図である。
【００６０】
スイッチングノイズ生成器１４０を設けない場合、５サイクル（時刻ｔ４〜ｔ５）から８サイクル（時刻ｔ７〜ｔ８）までの冗長期間では、メモリ単位１１１内での第１のスイッチング素子Ｔｉａと第２のスイッチング素子Ｔｏａとがオンオフしないためスイッチングノイズが発生しない（図５（ｅ）参照）。また、冗長期間前後の４サイクル（時刻ｔ３〜ｔ４）と９サイクル（時刻ｔ８〜ｔ９）の場合、スイッチングノイズ生成器１４０はスイッチングノイズを生成しないが、メモリ単位１１１内でのスイッチングが行われるためにスイッチングノイズが発生する。従って、差動増幅器１５０より出力される無信号状態のときの出力信号ＯＵＴは、冗長期間前の４サイクル（時刻ｔ３〜ｔ４）付近ではその電圧が降下し、冗長期間後の９サイクル（時刻ｔ８〜ｔ９）付近ではその電圧が上昇する（図５（ｆ）参照）。かかる現象は、出力信号ＯＵＴの後段の映像信号処理（例えば、Ｙ／Ｃ分離処理、色復調処理）の品質劣化につながる。
【００６１】
一方、スイッチングノイズ生成器１４０を設けた場合、５サイクル（時刻ｔ４〜ｔ５）から８サイクル（時刻ｔ７〜ｔ８）までの冗長期間では、ＡＮＤ素子１４１の出力Ｍは、クロック信号ＣＬＫ２の波形と略同波形となり、信号ラインＬ１０にはスイッチングノイズが重畳される。また、冗長期間前後の４サイクル（時刻ｔ３〜ｔ４）と９サイクル（時刻ｔ８〜ｔ９）の場合、スイッチングノイズ生成器１４０はスイッチングノイズを生成しないが、メモリ単位１１１内でのスイッチングが行われるためにスイッチングノイズが発生する。従って、信号ラインＬ１０には全期間にわたってスイッチングノイズが重畳されることになり（図５（ｃ）参照）、差動増幅器１５０より出力される無信号状態のときの出力信号ＯＵＴは、当該スイッチングノイズが平滑化されて一定となる（図５（ｄ）参照）。これにより、出力信号ＯＵＴの後段の映像信号処理の品質改善が図られる。
【００６２】
＝＝＝実施例２＝＝＝
図６は、本発明の実施例２に係る遅延回路１０２の構成を示した図である。尚、実施例１として図２に示した遅延回路１００と同様に、図６に示す遅延回路１０２は、１Ｈ遅延のためにメモリ単位１１２が元々８個で構成されていたものを４個に省略した場合の構成である。遅延回路１０２が遅延回路１００と相違する点は、ダイレクトチャージ型と呼ばれるスイッチドキャパシタ技術を用いた複数のメモリ単位を有するサンプルホールド回路として構成した点である。このため、メモリ単位１１２の構成と、差動増幅器１５５の結線と、スイッチングノイズ生成器１４５の構成と、が相違している。その他の構成は、図２に示した遅延回路１００と同一であるため、同一の符号を付して説明を省略する。
【００６３】
メモリ単位１１２は、オン時に入力信号ＩＮのサンプリング値をキャパシタＣ１に保持させる２個の第１のスイッチング素子Ｔｉａ、Ｔｉｂと、キャパシタＣ１の両端を差動増幅器１５５の反転入力端子と出力端子にそれぞれ接続させてキャパシタＣ１に保持された入力信号ＩＮのサンプリング値をオン時に差動増幅器２５４から出力するための２個の第２のスイッチング素子Ｔｏａ、Ｔｏｂと、により構成される。
【００６４】
具体的には、第１のスイッチング素子Ｔｉａ、Ｔｉｂ、第２のスイッチング素子Ｔｏａ、Ｔｏｂは、本実施形態の場合、Ｎ型ＭＯＳトランジスタが採用されており、第１のスイッチング素子Ｔｉａのドレインは入力信号ＩＮの入力ラインと接続され、第２のスイッチング素子Ｔｏａのドレインは信号ラインＬ２０を介して差動増幅器１５５の出力と接続され、第２のスイッチング素子Ｔｏｂのソースは信号ラインＬ２１を介して差動増幅器１５５の反転入力端子と接続される。また、第１のスイッチング素子Ｔｉａ、第２のスイッチング素子Ｔｏａのソースと、第１のスイッチング素子Ｔｉｂ、第２のスイッチング素子Ｔｏｂのドレインと、の間にキャパシタＣ１が設けられる。メモリ単位１１２−２〜１１２−４についてもメモリ単位１１２−１と同様の構成である。
【００６５】
スイッチングノイズ生成器１４５は、２個のＮＯＲ（否定論理和）素子を襷がけ接続して構成されたＲＳフリップフロップ回路と、キャパシタＣ５と、ＲＳフリップフロップ回路の出力ｍの否定とクロック信号ＣＬＫ２との論理積を求めるＡＮＤ素子１４６と、キャパシタＣ５と、オン時にソース電源電圧ＶＤＤとシンク電源電圧ＶＳＳとの差電圧をキャパシタＣ５に保持させる２個の第３のスイッチング素子Ｔ１ａ、Ｔ１ｂと、キャパシタＣ５に保持されたサンプリング値をオン時に差動増幅器１５０から出力するための２個の第４のスイッチング素子Ｔ２ａ、Ｔ２ｂと、により構成される。尚、ソース電源電圧ＶＤＤとシンク電源電圧ＶＳＳとの差電圧は、入力信号ＩＮの電圧に対応づけられている。
【００６６】
ＲＳフリップフロップ回路は、ＡＮＤ素子１２１ａから供給される制御信号Ａ１によりセットされて出力ｍをＨｉｇｈレベルとさせる。また、ＡＮＤ素子１２１ｅから供給される制御信号Ａ５によりリセットされて出力ｍをＬｏｗレベルとさせる。
【００６７】
第３のスイッチング素子Ｔ１ａ、Ｔ１ｂは、ＡＮＤ素子１４１の出力ＭをＮＯＴ素子１４２により論理反転した出力／Ｍによってオンオフする。また、第４のスイッチング素子Ｔ２ａ、Ｔ２ｂは、ＡＮＤ素子１４１の出力Ｍによってオンオフする。従って、第３のスイッチング素子Ｔ１ａ、Ｔ１ｂと第４のスイッチング素子Ｔ２ａ、Ｔ２ｂとは相補的にオンオフし、この結果、メモリ単位１１１におけるスイッチングノイズと同様のスイッチングノイズが発生する。尚、第３のスイッチング素子Ｔ１ａ、Ｔ１ｂ、第４のスイッチング素子Ｔ２ａ、Ｔ２ｂは、本実施形態の場合、Ｐ型ＭＯＳトランジスタであり、出力ＭがＨｉｇｈレベルの場合には共にオフし、出力ＭがＬｏｗレベルの場合には共にオンする。
【００６８】
差動増幅器１５５は、メモリ単位１１２の第２のスイッチング素子Ｔｏａ、Ｔｏｂが共にオンした場合、キャパシタＣ１〜Ｃ４が負帰還経路上に接続されて積分回路を形成する。このとき、キャパシタＣ１〜Ｃ４にサンプルホールドされた入力信号ＩＮが積分された形で出力信号ＯＵＴとして出力される。また、メモリ単位１１２の第２のスイッチング素子Ｔｏａ、Ｔｏｂが共にオフしている場合において、スイッチングノイズ生成器１４５の第４のスイッチング素子Ｔ２ａ、Ｔ２ｂが共にオンした場合、キャパシタＣ５が負帰還経路上に接続されて積分回路を構成する。
【００６９】
図７は、図６に示した遅延回路１０２の構成を模式的に示した図である。スイッチングノイズ生成器１４５、差動増幅器１５５については上記と同様である。図７中において、スイッチＳＷ１は、メモリ単位１１２−１〜１１２−４における第１のスイッチング素子Ｔｉａ、第２のスイッチング素子Ｔｏａを表しており、スイッチＳＷ２は、メモリ単位１１２−１〜１１２−４における第１のスイッチング素子Ｔｉｂ、第２のスイッチング素子Ｔｏｂを表しており、キャパシタＣは、キャパシタＣ１〜Ｃ４を表している。また、キャパシタＣＰ２は、信号ラインＬ２０の寄生容量を表している。
【００７０】
尚、図３に示したバッファ型の場合、１個のスイッチＳＷで済む分だけ回路規模の抑制化としては有利であるが、キャパシタＣ１〜Ｃ４を表すキャパシタＣと、信号ラインＬ１０の寄生容量を表すキャパシタＣＰ１と、は並列接続された形となり、キャパシタＣＰ１の容量の分だけ大きくなるので、差動増幅器１５０の出力信号ＯＵＴの周波数特性がその分悪化する。一方、図７に示したダイレクトチャージ型の場合、２個のスイッチＳＷ１、ＳＷ２が必要となるが、信号ラインＬ２０の寄生容量を表すキャパシタＣＰ２は、差動増幅器１５５の出力側に現れ、キャパシタＣ１〜Ｃ４を表すキャパシタＣには影響を与えないため、差動増幅器１５５の出力信号ＯＵＴの周波数特性がその分改善される。
【００７１】
遅延回路１０２の動作は図４に示した遅延回路１００のタイミングチャートと同様である。従って、信号ラインＬ１０には全期間にわたってスイッチングノイズが重畳され、差動増幅器１５０より出力される無信号状態のときの出力信号ＯＵＴは、当該スイッチングノイズが平滑化されて一定となる。これにより、出力信号ＯＵＴの後段の映像信号処理の品質が改善する。
【００７２】
＝＝＝実施例３＝＝＝
図８は、本発明の実施例３に係る遅延回路１０４の構成を示した図である。尚、図８に示す遅延回路１０４は、図２に示した実施例１の制御ビット生成器１３０から図８に示した実施例３の制御ビット生成器１３５に置き換え、図２に示した実施例１のスイッチングノイズ生成器１４０のセット／リセット入力を図８に示したスイッチングノイズ生成器１４０のセット／リセット入力に変更したものである。
【００７３】
制御ビット生成器１３５は、カウンタ１３６と、トリガ−ビットＡＸ生成用のフリップフロップ（ＦＦＸ）と、シフト出力ａ１と同じタイミングで出力するシフト出力ａ１の代替ビットＡＹ生成用のフリップフロップ（以下、ＦＦＹと呼ぶ。）と、ＮＯＴ（否定）素子１３７と、ＡＮＤ素子１３８と、を備える。
【００７４】
カウンタ１３６は、クロック信号ＣＬＫ１の立ち上がりエッジが８回発生した場合に、スタートビットＳＴＡＲＴを発生する。スタートビットＳＴＡＲＴは、ＮＯＴ素子１３７を介したクロック信号ＣＬＫ１の立ち下がりエッジによりＦＦＸにラッチされるとともにＦＦ１に入力される。
【００７５】
また、カウンタ１３６は、スタ−トビットＳＴＡＲＴが発生したクロック信号ＣＬＫ１の０．５サイクル後に、セット用ビットＳＥＴを発生する。即ち、トリガービットＡＸに応じてＦＦ１からシフト出力ａ１が出力されるタイミングで、セット用ビットＳＥＴが発生する。セット用ビットＳＥＴは、ＮＯＴ素子１３７を介したクロック信号ＣＬＫ１の立ち下がりエッジによりＦＦＹにラッチされるとともに、ＡＮＤ素子１３８に入力される。ＡＮＤ素子１３８は、ＦＦＹの出力とクロック信号ＣＬＫ２との論理積を、代替ビットＡＹとしてスイッチングノイズ生成器１４０に入力される。
【００７６】
スイッチングノイズ生成器１４０は、図２に示した構成と同じであるが、ＲＳフリップフロップ回路に対して、制御ビット生成器１３５から出力される代替ビットＡＹと、シフトレジスタ１２０から出力される制御信号Ａ５とが入力される点が相違する。即ち、制御ビット生成器１３５のＦＦＹから供給される代替ビットＡ１によりセットされて出力ＭがＨｉｇｈレベルとなり、シフトレジスタ１２０のＡＮＤ素子１２１ｅから供給される制御信号Ａ５によりリセットされて出力ＭがＬｏｗレベルとなる。
【００７７】
ところで、図２に示した実施例１の場合、ＡＮＤ素子１２１ａより出力される制御信号Ａ１がＡＮＤ素子１２１ｅ側のスイッチングノイズ生成器１４０に供給されるレイアウトとなる。従って、メモリ単位１１１の個数が増加する程に、ＡＮＤ素子１２１ａとスイッチングノイズ生成器１４０との間の配線が長くなるレイアウトとなる。このため、スイッチングノイズ生成器１４０におけるスイッチングノイズの発生が解除されるタイミングに遅延が生じる虞がある。
【００７８】
一方、図８に示した実施例３の場合、ＡＮＤ素子１２１ａの制御信号Ａ１の代替として制御ビット生成器１３５のＦＦＹからの代替ビットＡＹがスイッチングノイズ生成器１４０に供給されるレイアウト構造となる。従って、メモリ単位１１１の個数が増加しても、制御ビット生成器１３５のＦＦＹをスイッチングノイズ生成器１４０のＲＳフリップフロップ付近に配置するレイアウトも可能であるため、制御ビット生成器１３５のＦＦＹとスイッチングノイズ生成器１４０との間の配線の長さに与える影響が少なくて済む。
【００７９】
遅延回路１０４の動作は図４に示した遅延回路１００のタイミングチャートと同様である。従って、信号ラインＬ１０には全期間にわたってスイッチングノイズが重畳され、差動増幅器１５０より出力される無信号状態のときの出力信号ＯＵＴは、当該スイッチングノイズが平滑化されて一定となる。これにより、出力信号ＯＵＴの後段の映像信号処理の品質改善が図られる。
【００８０】
＝＝＝実施例４＝＝＝
図９は、本発明の実施例４に係る遅延回路１０６の構成を示した図である。
遅延回路１０６は、実施例２の遅延回路１０２において、図６に示した実施例２の制御ビット生成器１３０から図８に示した制御ビット生成器１３５に置き換え、図６に示した実施例２のスイッチングノイズ生成器１４５のセット／リセット入力を図８に示したスイッチングノイズ生成器１４５のセット／リセット入力に変更したものである。尚、制御ビット生成器１３５の構成並びにスイッチングノイズ生成器１４５のセット／リセット入力については、上記の実施例３で既に説明をしたので、その説明を省略する。
【００８１】
ところで、図６に示した実施例２の場合、ＡＮＤ素子１２１ａからの制御信号Ａ１がＡＮＤ素子１２１ｅ側に位置するスイッチングノイズ生成器１４５に供給されるレイアウト構造となる。従って、メモリ単位１１２の個数が増加する程、ＡＮＤ素子１２１ａとスイッチングノイズ生成器１４５との間の配線が長くなる。このため、スイッチングノイズ生成器１４０におけるスイッチングノイズの発生が解除されるタイミングに遅延が生じる虞がある。
【００８２】
一方、図９に示した実施例４の場合、ＡＮＤ素子１２１ａからの制御信号Ａ１の代替として、制御ビット生成器１３５のＦＦＹからの代替ビットＡＹが、スイッチングノイズ生成器１４５に供給されるレイアウト構造となる。従って、メモリ単位１１２の個数が増加しても、制御ビット生成器１３５のＦＦＹをスイッチングノイズ生成器１４５のＲＳフリップフロップ付近に配置するレイアウトも可能であるため、制御ビット生成器１３５とスイッチングノイズ生成器１４５との間の配線の長さに与える影響が少なく済む。
【００８３】
遅延回路１０４の動作は図４に示した遅延回路１００のタイミングチャートと同様である。従って、信号ラインＬ２０には全期間にわたってスイッチングノイズが重畳され、差動増幅器１５０より出力される無信号状態のときの出力信号ＯＵＴは、当該スイッチングノイズが平滑化されて一定となる。これにより、出力信号ＯＵＴの後段の映像信号処理の品質が改善する。
【００８４】
以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。
【００８５】
例えば、遅延回路１００、１０２、１０４、１０６は、同期検波前の色信号を遅延させる用途に用いてもよい。また、ＳＥＣＡＭ方式の色復調回路の色櫛形フィルタに適用され、色信号を１Ｈ遅延させて、間欠した色信号を連続した色信号に変換させる用途に用いてもよい。さらに、遅延回路１００、１０２、１０４、１０６を直列接続することで、２Ｈ遅延が必要なＰＡＬ方式のＹ／Ｃ分離回路２１の櫛形フィルタとして用いてもよい。また、ＮＴＳＣ方式のコンポジット映像信号を遅延させるＹ／Ｃ分離回路の櫛形フィルタとして用いてもよい。この他にも、櫛形フィルタに限らず、アナログ信号の遅延回路として種々採用できる。
【図面の簡単な説明】
【００８６】
【図１】本発明の実施例１に係る遅延回路を具備したテレビ受信装置の全体的な構成を示した図である。
【図２】本発明の実施例１に係る遅延回路の構成を示した図である。
【図３】本発明の実施例１に係る遅延回路の構成を模式的に示した図である。
【図４】本発明の実施例１に係る遅延回路の動作を説明するためのタイミングチャートである。
【図５】本発明の実施例１に係るスイッチングノイズ生成器の効果を説明するためのタイミングチャートである。
【図６】本発明の実施例２に係る遅延回路の構成を示した図である。
【図７】本発明の実施例２に係る遅延回路の構成を模式的に示した図である。
【図８】本発明の実施例３に係る遅延回路の構成を示した図である。
【図９】本発明の実施例４に係る遅延回路の構成を示した図である。
【図１０】映像信号における１Ｈを説明するための図である。
【図１１】図１１（ａ）はＹ／Ｃ分離回路に適用される櫛形フィルタの構成を示す図である。図１１（ｂ）は色復調回路に適用される櫛形フィルタの構成を示す図である。
【図１２】遅延回路の構成を示す図である。
【符号の説明】
【００８７】
１１１、１１２ メモリ単位
Ｃ１〜Ｃ５ キャパシタ
Ｔｉａ、Ｔｉｂ 第１のスイッチング素子
Ｔｏａ、Ｔｏｂ 第２のスイッチング素子
Ｔ１、Ｔ１ａ〜Ｔ１ｂ 第３のスイッチング素子
Ｔ２、Ｔ２ａ〜Ｔ２ｂ 第４のスイッチング素子
ＦＦ１〜ＦＦ５ フリップフロップ
１２０ シフトレジスタ
１３０、１３５ 制御ビット生成器
１４０、１４５ スイッチングノイズ生成器
１４１、１４６ ＡＮＤ素子
１５０、１５５ 差動増幅器
Ｌ１０ 信号ライン
【技術分野】
【０００１】
本発明は、映像信号処理に用いられる遅延回路に関する。
【背景技術】
【０００２】
テレビ受信装置向けの映像信号処理回路にはアナログ信号を遅延させる遅延回路が種々用いられている。例えば、ＮＴＳＣ方式やＰＡＬ方式では、画質向上のため、色信号と輝度信号との分離回路に用いられる櫛型フィルタとして、遅延回路が必要とされる（特許文献１を参照）。また、ＰＡＬ方式やＳＥＣＡＭ方式では、多重変調された色差信号の復調回路に用いられる櫛型フィルタとして、遅延回路が必要とされる（特許文献２を参照）。
【０００３】
以下、図１１を用いて、ＰＡＬ方式におけるテレビ受信装置における、色信号と輝度信号との分離回路（Ｙ／Ｃ分離回路）に用いられる櫛形フィルタ、及び、色差信号の復調回路（色復調回路）に用いられる櫛型フィルタ（以下、色櫛形フィルタと称する）の構成を説明する。
【０００４】
図１１（ａ）に示すＹ／Ｃ分離回路に含まれる櫛形フィルタ２００は、同一フィールド上の垂直方向に隣接した複数ライン（水平ライン）を用いて、コンポジット映像信号から輝度信号と色信号とを分離するものであり、遅延回路２０３と、加算器２０１と、減算器２０２とを有する。コンポジット映像信号は隣接する上下のライン間の相関（垂直相関）が比較的強い。また、ＰＡＬ方式のテレビ信号の場合、色信号の位相は２Ｈ（Ｈは水平走査期間）毎に反転するよう規定されている。そのため、ある1ライン分のコンポジット映像信号を遅延回路２０３によって２Ｈ遅延させ、２Ｈ遅延させた当該１ライン分のコンポジット映像信号と、当該１ライン分のコンポジット映像信号の２Ｈ後の１ライン分のコンポジット映像信号と、を加算器２０１によって加算することで色信号が打ち消されて輝度信号が分離され、減算器２０２によって減算することで輝度信号が打ち消されて色信号が分離される。
【０００５】
図１１（ｂ）に示す色復調回路に含まれる色櫛形フィルタ２３０は、同一フィールド上の垂直方向に隣接した複数ラインを用いて、色信号から色差信号Ｒ−Ｙ、Ｂ−Ｙを復調する際に、色副搬送波の位相ずれを補正するものであり、遅延回路２３２と、加算器２３１とを有する。色復調回路に含まれる同期検波回路（不図示）により、色信号を色差信号Ｂ−Ｙ、Ｒ−Ｙの基準搬送波で同期検波することで色差信号Ｂ−Ｙ、Ｒ−Ｙが得られる。
【０００６】
色副搬送波に位相ずれが生じている場合、色差信号Ｂ−Ｙには色差信号Ｒ−Ｙ成分がゆがみ成分として、色差信号Ｒ−Ｙには色差信号Ｂ−Ｙ成分がゆがみ成分として含まれる。ＰＡＬ方式では、色差信号Ｒ−Ｙの色副搬送波は１Ｈ毎に位相が反転するため、色副搬送波の位相ゆがみに起因するゆがみ成分も１Ｈ毎にそれぞれ位相が反転する。そのため、ある１ライン分の色差信号Ｂ−Ｙ、（又は色差信号Ｒ−Ｙ）を遅延回路２３２によって１Ｈ遅延させ、１Ｈ遅延させた当該１ライン分の色差信号Ｂ−Ｙ（又は、色差信号Ｒ−Ｙ）と、当該１ライン分の色差信号Ｂ−Ｙ（又は色差信号Ｒ−Ｙ）の１Ｈ後の１ラインの分の色差信号Ｂ−Ｙ、（又は色差信号Ｒ−Ｙ）と、を加算器２３１によって加算することで、それぞれのゆがみ成分が打ち消されて、位相ゆがみが補正される。
【０００７】
遅延回路２０３、２３２は、例えば、図１２に示されるように、スイッチドキャパシタ技術に基づくサンプルホールド回路２５０として構成される（特許文献３を参照）。サンプルホールド回路２５０は、ｍ個のメモリ単位２５３−１〜２５３−ｍ及び差動増幅器２５４から成るアナログメモリ回路２５２と、ｍ個のフリップフロップ（以下、ＦＦと略称する。）を有するシフトレジスタ２５６と、を有して構成される。尚、メモリ単位２５３−１〜２５３−ｍ及びシフトレジスタ２５６のＦＦの個数は、１Ｈ分の入力信号ＩＮに対するサンプリング数（ｍ）と対応づけられる。
【０００８】
メモリ単位２５３−１〜２５３−ｍの中の一つのメモリ単位２５３−１は、キャパシタＣ１と、入力信号ＩＮをキャパシタＣ１にサンプルホールドさせる第１のスイッチング素子Ｔｉａ、Ｔｉｂと、キャパシタＣ１にサンプルホールドされた入力信号ＩＮを差動増幅器２５４から出力するための第２のスイッチング素子Ｔｏａ、Ｔｏｂとを含んで構成される。
【０００９】
第１のスイッチング素子Ｔｉａ、Ｔｉｂのゲートがハイレベルになると、第１のスイッチング素子Ｔｉａのドレイン−ソース間を介してキャパシタＣ１の一端へ入力信号ＩＮが入力されるとともに、第１のスイッチング素子Ｔｉｂのドレイン−ソース間を介してキャパシタＣ１の他端が接地される。これにより、キャパシタＣ１に入力信号ＩＮがサンプルホールドされる。
【００１０】
第２のスイッチング素子Ｔｏａ、Ｔｏｂのゲートがハイレベルになると、第２のスイッチング素子Ｔｏａのドレイン−ソース間を介して差動増幅器２５４の出力端子とキャパシタＣ１の一端とが接続されるとともに、スイッチング素子Ｔｏｂのドレイン−ソース間を介して差動増幅器２５４の反転入力端子とキャパシタＣ１の他端とが接続される。これにより、キャパシタＣ１にサンプルホールドされた入力信号ＩＮが差動増幅器２５４から出力される。
【００１１】
メモリ単位２５３−２〜２５３−ｍについてもメモリ単位２５３−１と同様の構成を有する。メモリ単位２５３−１の第１のスイッチング素子Ｔｉａ及び第１のスイッチング素子Ｔｉｂのゲートは短絡されるとともに、次段のメモリ単位２５３−２の第２のスイッチング素子Ｔｏａ及びスイッチング素子Ｔｏｂのゲートに共通に接続される。同様に、メモリ単位２５３−（ｎ−１）（ｎ＝１、２、…、ｍ）もそれぞれ次段のメモリ単位２５３−ｎに接続される。
【００１２】
制御回路２５６は、複数のメモリ単位２５３−１〜２５３−ｍの中から入力信号ＩＮをサンプルホールドさせるメモリ単位と、入力信号ＩＮを出力させるメモリ単位とを順に選択するために設けられる。制御回路１２０は、メモリ単位２５３−１〜２５３−ｍと等しい数（ｍ）のＦＦ１〜ＦＦｍの直列回路であるシフトレジスタを含んで構成される。
【００１３】
ＦＦ（ｎ−１）のＱ端子はそれぞれ次段のＦＦｎのＤ端子に接続される。第初段のＦＦ１のＤ端子には、１Ｈの開始を示す同期パルスＰが入力される。ＦＦ１〜ＦＦｍのクロック端子（Ｃ端子）にはサンプリング周期に同期したクロック信号ＣＬＫ１が入力される。
【００１４】
また、ＦＦ（ｎ−１）のＱ端子は、第（ｎ−１）段のメモリ単位２５３−ｎの第１のスイッチング素子Ｔｉａ、Ｔｉｂのゲート、及び第ｎ段のメモリ単位２５３−ｎの第２のスイッチング素子Ｔｏａ、Ｔｏｂのゲートに共通に接続される。但し、第１段のメモリ単位２５３−１の第２のスイッチング素子Ｔｏａ、ＴｏｂのゲートにはＦＦｍのＱ端子が接続される。
【００１５】
以上の構成によって、クロック信号ＣＬＫ１が制御回路２５６に入力される毎に、シフトレジスタの次段のＦＦに同期パルスＰがシフトされる。クロック信号ＣＬＫ１が（ｎ−１）回入力されると、ＦＦ（ｎ−１）のＱ端子がハイレベルに維持され、メモリ単位２５３−（ｎ−１）のキャパシタＣ１に入力信号ＩＮが新たにサンプルホールドされ、メモリ単位２５３−ｎのキャパシタＣ１にサンプルホールドされていた入力信号ＩＮが差動増幅器２５４から出力される。
【００１６】
ｍ回目の同期パルスＰについては、ＦＦｍのＱ端子がハイレベルに維持され、メモリ単位２５３−ｍのキャパシタＣ１に入力信号ＩＮが新たにサンプルホールドされ、メモリ単位２５３−１のキャパシタＣ１にサンプルホールドされていた入力信号ＩＮのサンプリング値に応じた電圧が差動増幅器２５４から出力される。よって、１Ｈのサンプリング数ｍに応じて設定された、制御回路１２０のシフトレジスタの段数及び、メモリ単位２５３の個数と、サンプリング周波数に一致させたクロック信号ＣＬＫ１の周波数によって、遅延回路２３２は、入力信号ＩＮを１Ｈ遅延させて出力させる。
【００１７】
以上より、遅延回路２３２に入力信号ＩＮが入力されてから出力されるまでの遅延時間は、主に、制御回路１２０のシフトレジスタの段数、及びメモリ単位２５３の個数と、遅延回路２３２に供給されるクロック信号の周波数と、によって定められる。
【特許文献１】特開２００２−１０２９０号公報
【特許文献２】特開平８−２７５１９０号公報
【特許文献３】特開２００７−３６８７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
ところで、テレビ受信装置向けの映像信号処理回路は、市場のグローバル化の進展に合わせて世界中の各種テレビ方式（ＰＡＬ、ＳＥＣＡＭ、ＮＴＳＣ等）に対応させるとともに、アナログ・デジタル混載技術を用いてアナログ回路とデジタル回路とを一体的に集積化させる傾向にある。このため、映像信号処理回路に用いられる遅延回路は、回路規模を抑えて実現することが求められる。
【００１９】
当該遅延回路が、図１２に示されるように、スイッチドキャパシタ技術に基づくサンプルホールド回路２５０として構成される場合、映像信号処理回路全体の回路規模の中で、キャパシタを具備したメモリ単位２５３−１〜２５３−ｍの回路規模の大きさがネックとなる。例えば、ＰＡＬ方式の場合、水平走査周波数が１５．６２５ｋＨｚと規定されており、入力信号ＩＮのサンプリング周波数を水平走査周波数よりも高い４ＭＨｚとしたとき、入力信号ＩＮを１Ｈ分遅延させるために２５６個ものメモリ単位２３５−１〜２５３−ｍが必要となる。
【００２０】
そこで、帰線走査期間中のコンポジット映像信号は画像の再現に不要である点に着眼し、帰線走査期間中では遅延処理（メモリ単位２５３−１〜２５３−ｍにおけるスイッチング動作）を行わないように決めておくことで、サンプルホールド回路２５０中のメモリ単位２５３−１〜２５３−ｍの個数を省略する対策が考えられる。この結果、映像信号処理回路の回路規模の抑制化をかなりの度合いで進められる。しかし、メモリ単位２５３−１〜２５３−ｍの個数の省略化を図っていく際に、遅延処理を行わない帰線走査期間と遅延処理を行う有効走査期間との切り替わりにおいて、メモリ単位２５３−１〜２５３−ｍにおけるスイッチング動作の有無の相違により、遅延回路の出力が不安定になる等の課題に直面し、その実現が困難であった。
【課題を解決するための手段】
【００２１】
前記課題を解決するための主たる本発明は、差動増幅器と、第１のキャパシタと、オン時に当該第１のキャパシタに入力信号のサンプリング値を保持させる第１のスイッチング素子と、前記差動増幅器の非反転入力端子に接続される信号ラインと接続されオン時に当該第１のキャパシタに保持されたサンプリング値を出力する第２のスイッチング素子と、を具備したｎ個のメモリ単位と、入力されるトリガービットをクロック信号に基づきシフトするｎ＋１個のフリップフロップを直列接続して構成され、前記フリップフロップの出力が、前記ｎ個のメモリ単位の中から選択された前記第１及び／又は前記第２のスイッチング素子をオンさせる制御信号として用いられるシフトレジスタと、前記クロック信号のｍ（＞ｎ＋１）周期毎に前記トリガービットを生成して前記シフトレジスタの初段の前記フリップフロップに入力させる制御ビット生成器と、第２のキャパシタと、オン時に当該第２のキャパシタに前記入力信号の電圧値を保持させる第３のスイッチング素子と、前記差動増幅器の非反転入力端子に接続される信号ラインと接続され、オン時に前記第２のキャパシタに保持された前記入力信号の電圧値を出力する第４のスイッチング素子と、前記シフトレジスタを構成する前記ｎ＋１個のフリップフロップの所定の２出力に基づいて前記第３及び前記第４のスイッチング素子を前記クロック信号と同周期でオンオフさせる制御回路と、を有する遅延回路である。
【００２２】
また、前記課題を解決するためのその他の主たる本発明は、差動増幅器と、第１のキャパシタと、オン時に当該第１のキャパシタに入力信号のサンプリング値を保持させる２個の第１のスイッチング素子と、当該第１のキャパシタの両端を前記差動増幅器の反転入力端子と出力端子にそれぞれ接続させてオン時に当該第１のキャパシタに保持されたサンプリング値を出力する２個の第２のスイッチング素子と、を具備したｎ個のメモリ単位と、入力されるトリガービットをクロック信号に基づきシフトするｎ＋１個のフリップフロップを直列接続して構成され、前記フリップフロップの出力が、前記ｎ個のメモリ単位の中から選択された前記第１及び／又は前記第２のスイッチング素子をオンさせる制御信号として用いられるシフトレジスタと、前記クロック信号のｍ（＞ｎ＋１）周期毎に前記トリガービットを生成して前記シフトレジスタの初段の前記フリップフロップに入力させる制御ビット生成器と、第２のキャパシタと、オン時に当該第２のキャパシタに前記入力信号の電圧値を保持させる第３のスイッチング素子と、前記差動増幅器の非反転入力端子に接続される信号ラインと接続され、オン時に当該第２のキャパシタに保持された前記入力信号の電圧値を出力する第４のスイッチング素子と、前記シフトレジスタを構成する前記ｎ＋１個のフリップフロップの所定の２出力に基づいて前記第３及び前記第４のスイッチング素子を前記クロック信号と同周期でオンオフさせる制御回路と、を有する遅延回路である。
【００２３】
本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。
【発明の効果】
【００２４】
本発明によれば、映像信号処理回路に用いられる遅延回路の回路規模の抑制化を適切に実現することができる。
【発明を実施するための最良の形態】
【００２５】
＝＝＝実施例１＝＝＝
＜＜遅延回路を具備したテレビ受信装置の構成＞＞
図１を用いて、本発明の実施例１に係る遅延回路１００を具備したテレビ受信装置の全体的な構成を説明する。尚、遅延回路１００は、Ｙ／Ｃ分離回路２０の櫛形フィルタ１００ａや、色復調回路２３の色櫛形フィルタ１００ｂに用いられ、コンポジット映像信号や色差信号を遅延させるものとする。
【００２６】
テレビ受信装置１０は、アンテナ１１、チューナ１２、ＳＡＷ（Ｓｕｒｆａｃｅ Ａｃｏｕｓｔｉｃ Ｗａｖｅ）フィルタ１３、中間周波フィルタ１４、映像検波回路１５、同期偏向回路３０、クランプ回路１９、Ｙ／Ｃ分離回路２０、輝度信号処理回路２１、色信号処理回路２２、色復調回路２３、マトリクス回路２４、ＲＧＢドライバ２５、ディスプレイ２６を含んで構成されている。
【００２７】
チューナ１２は、アンテナ１１を介して受信されるテレビ放送の信号から受信対象のチャンネルの信号を抽出して出力する。
ＳＡＷフィルタ１３は、チューナ１２から出力される信号に含まれる隣接チャンネルの信号を抑圧して出力する。
中間周波フィルタ１４は、ＳＡＷフィルタ１３から出力される信号を中間周波数の信号に変換して出力する。
映像検波回路１５は、中間周波フィルタ１４から出力される中間周波数の信号を検波し、コンポジット映像信号として出力する。
クランプ回路１９は、映像検波回路１５から出力されるコンポジット映像信号のペデスタルレベルを所定レベルに固定化する。
【００２８】
Ｙ／Ｃ分離回路２０は、遅延回路１００の構成要素を含んで構成される櫛形フィルタを有し、クランプ回路１９から出力されるコンポジット映像信号を輝度信号と、色信号に分離する。
輝度信号処理回路２１は、Ｙ／Ｃ分離回路２０から出力される輝度信号のコントラスト調整やブランキング調整を行う。
色信号処理回路２２は、Ｙ／Ｃ分離回路２０から出力される色信号のチャネル毎のゲイン調整やカラーキラーなどの処理を行う回路である。
【００２９】
色復調回路２３は、遅延回路１００の構成要素を含んで構成される色櫛形フィルタを有し、色信号処理回路２２から出力される色信号に基づいて、色差信号Ｒ−Ｙ、Ｂ−Ｙを復調する。
マトリクス回路２４は、色復調回路２３から出力される色差信号Ｒ−Ｙ、Ｂ−Ｙと、輝度信号処理回路２１から出力される輝度信号を合成して、Ｒ信号、Ｇ信号、Ｂ信号からなる映像信号を復元する。
ＲＧＢドライバ２５は、マトリクス回路２４から出力されるＲ信号、Ｇ信号、Ｂ信号に基づいて、ディスプレイ２６に所望のカラー映像を再現するための駆動信号ＲＯＵＴ、ＧＯＵＴ、ＢＯＵＴを生成する。
【００３０】
同期偏向回路３０は、映像検波回路１５から出力されるコンポジット映像信号の組み立て走査を、テレビ信号送信側の分解走査のタイミングと一致させるように、ディスプレイ２６の蛍光面に照射する電子ビームの方向を制御する。具体的には、同期偏向回路３０は、コンポジット映像信号から水平同期信号及び垂直同期信号を分離する。そして、分離後の垂直同期信号と同期して電子ビームを垂直走査させるための垂直偏向波を生成するとともに、分離後の水平同期信号と同期して電子ビームを水平走査させるための水平偏向波を生成する。
【００３１】
尚、図１０に示されるように、水平偏向波に応じて駆動される電子ビームは、ディスプレイ２６に映像を表示するための有効走査、及び電子ビームを次の走査線の開始点まで戻す帰線走査を行う。尚、帰線走査期間中のコンポジット映像信号は、画像の再現には不要な情報である。よって、帰線走査期間中は、コンポジット映像信号を確実にカットオフして、ディスプレイ２６の画面には不要な画像が再現されないように、帰線走査期間の前後を含んだ期間を水平帰線消去期間としている。
【００３２】
水平帰線消去期間のコンポジット映像信号は、クランプ回路１９によってペデスタルレベルを黒レベル以下に固定され、コンポジット映像信号のうち、水平帰線消去期間を除いた有効映像期間のみディスプレイ２６に表示される。尚、水平帰線消去期間中に水平同期信号が含まれる。例えば、ＰＡＬ方式のコンポジット映像信号の場合１Ｈの周期のうち略１／６程度が水平帰線消去期間として規定されている。水平帰線消去期間は、水平同期信号から前の部分であるフロントポーチと、水平同期信号から後ろの部分であるバックポーチとから構成される。
【００３３】
＜＜遅延回路の構成＞＞
図２を用いて、遅延回路１００の詳細な構成について説明する。尚、図２に示す遅延回路１００は、バッファ型と呼ばれるスイッチドキャパシタ技術を用いた複数のメモリ単位を具備するサンプルホールド回路により構成する場合、水平帰線消去期間中は遅延処理を行わないようにすることで、当該水平帰線消去期間に相当するメモリ単位の個数を省略したものである。本実施形態の場合、説明の便宜上、１Ｈ遅延のためにメモリ単位１１１が元々８個で構成されていたものを４個に省略した場合とする。
【００３４】
遅延回路１００は、クロック生成器１０５と、４個（ｎ個）のメモリ単位１１１−１〜１１１−４と、５個（ｎ＋１個）のフリップフロップ（以下、ＦＦ１〜ＦＦ５と略称する。）を直列接続して構成されるシフトレジスタ１２０と、制御ビット生成器１３０と、スイッチングノイズ生成器１４０と、差動増幅器１５０と、により構成される。
【００３５】
クロック生成器１０５は、制御ビット生成器１３０とシフトレジスタ１２０の初段のフリップフロップ（ＦＦ１）に供給されるクロック信号ＣＬＫ１と、シフトレジスタ１２０の制御信号Ａ１〜Ａ５を生成するためのＡＮＤ素子１２１ａ〜１２１ｅそれぞれに供給されるクロック信号ＣＬＫ２とを生成する。尚、クロック信号ＣＬＫ２は、クロック信号ＣＬＫ１と同期のとれた信号であり、且つクロック信号ＣＬＫ１よりもデューティ比（＝Ｈレベル期間÷１周期）が小さい信号である。
【００３６】
メモリ単位１１１−１は、キャパシタＣ１と、オン時に入力信号ＩＮのサンプリング値をキャパシタＣ１に保持させる第１のスイッチング素子Ｔｉａと、キャパシタＣ１に保持された入力信号ＩＮのサンプリング値をオン時に差動増幅器２５４から出力するための第２のスイッチング素子Ｔｏａと、により構成される。
【００３７】
具体的には、第１のスイッチング素子Ｔｉａ、第２のスイッチング素子Ｔｏａは、本実施形態の場合、Ｎ型ＭＯＳトランジスタが採用されており、第１のスイッチング素子Ｔｉａのドレインは入力信号ＩＮの入力ラインと接続され、第２のスイッチング素子Ｔｏａのドレインは信号ラインＬ１０を介して差動増幅器１５０の非反転入力端子と接続される。また、第１のスイッチング素子Ｔｉａ、第２のスイッチング素子ＴｏａのソースとＧＮＤとの間にキャパシタＣ１が設けられる。メモリ単位１１１−２〜１１１−４についてもメモリ単位１１１−１と同様の構成である。
【００３８】
シフトレジスタ１２０は、制御ビット生成器１３０から出力されるトリガービットＡＸが入力され、クロック信号ＣＬＫ１の立ち上がりエッジ毎に初段のＦＦ１から最終段のＦＦ５に向けてトリガービットＡＸをシフトしていく。この結果、メモリ単位１１１−１〜１１１−４の中で選択された第１のスイッチング素子Ｔｉａ及び第２のスイッチング素子Ｔｏａの各制御電極に向けてシフト出力ａ１〜ａ５が順次出力される。
【００３９】
尚、シフト出力ａ１は、初段のＦＦ１から出力され、ＡＮＤ素子１２１ａにおけるクロック信号ＣＬＫ２との論理積により、メモリ単位１１１−１の第１のスイッチング素子Ｔｉａの制御電極に供給される制御信号Ａ１となる。シフト出力ａ２は、２段目のＦＦ２から出力され、ＡＮＤ素子１２１ｂにおけるクロック信号ＣＬＫ２との論理積により、メモリ単位１１１−２の第１のスイッチング素子Ｔｉａ及びメモリ単位１１１−１の第２のスイッチング素子Ｔｏａの各制御電極に供給される制御信号Ａ２となる。シフト出力ａ３は、３段目のＦＦ３から出力され、ＡＮＤ素子１２１ｃにおけるクロック信号ＣＬＫ２との論理積により、メモリ単位１１１−２の第２のスイッチング素子Ｔｏａ及びメモリ単位１１１−３の第１のスイッチング素子Ｔｉａの各制御電極に供給される制御信号Ａ３となる。シフト出力ａ４は、４段目のＦＦ４から出力され、ＡＮＤ素子１２１ｄにおけるクロック信号ＣＬＫ２との論理積により、メモリ単位１１１−３の第２のスイッチング素子Ｔｏａ及びメモリ単位１１１−４の第１のスイッチング素子Ｔｉａの各制御電極に供給される制御信号Ａ４となる。シフト出力ａ５は、最終段のＦＦ５から出力され、ＡＮＤ素子１２１ｅにおけるクロック信号ＣＬＫ２との論理積により、メモリ単位１１１−４の第２のスイッチング素子Ｔｏａの制御電極に供給される制御信号Ａ５となる。
【００４０】
制御ビット生成器１３０は、カウンタ１３２と、フリップフロップ（以下、ＦＦＸと呼ぶ。）と、ＮＯＴ（否定）素子１３３と、を備える。カウンタ１３２は、クロック信号ＣＬＫ１の８（ｍ（＞ｎ＋１））周期毎に、スタートビットＳＴＡＲＴを発生する。スタートビットＳＴＡＲＴは、ＮＯＴ素子１３３を介したクロック信号ＣＬＫ１の立ち下がりエッジによりＦＦＸにラッチされ、トリガービットＡＸとしてＦＦ１に入力される。尚、スタートビットＳＴＡＲＴは、８周期毎のクロック信号ＣＬＫ１の立ち上がりエッジにより発生し、トリガービットＡＸは、８周期毎のクロック信号ＣＬＫ１の立ち下がりエッジにより発生する。
【００４１】
スイッチングノイズ生成器１４０は、２個のＮＯＲ（否定論理和）素子を襷がけ接続して構成されたＲＳフリップフロップ回路と、キャパシタＣ５と、ＲＳフリップフロップ回路の出力ｍの否定とクロック信号ＣＬＫ２との論理積を求めるＡＮＤ素子１４１と、キャパシタＣ５と、オン時にソース電源電圧ＶＤＤとシンク電源電圧ＶＳＳとの差電圧をキャパシタＣ５に保持させる第３のスイッチング素子Ｔ１と、キャパシタＣ５に保持されたサンプリング値をオン時に差動増幅器１５０から出力するための第４のスイッチング素子Ｔ２と、により構成される。尚、ソース電源電圧ＶＤＤとシンク電源電圧ＶＳＳとの差電圧は、入力信号ＩＮの電圧に対応づけられている。また、ＲＳフリップフロップ回路と、ＡＮＤ素子１４１と、ＮＯＴ素子１４２により構成される回路は、本願請求項に係る制御回路の一実施形態である。
【００４２】
ＲＳフリップフロップ回路は、ＡＮＤ素子１２１ａから供給される制御信号Ａ１によりセットされて出力ｍをＨｉｇｈレベルとさせる。また、ＡＮＤ素子１２１ｅから供給される制御信号Ａ５によりリセットされて出力ｍをＬｏｗレベルとさせる。
【００４３】
第３のスイッチング素子Ｔ１は、ＡＮＤ素子１４１の出力ＭをＮＯＴ素子１４２により論理反転した出力／Ｍによってオンオフする。また、第４のスイッチング素子Ｔ２は、ＡＮＤ素子１４１の出力Ｍによってオンオフする。従って、第３のスイッチング素子Ｔ１と第４のスイッチング素子Ｔ２とは相補的にオンオフし、この結果、メモリ単位１１１におけるスイッチングノイズと同様のスイッチングノイズが発生する。
【００４４】
差動増幅器１５０は、キャパシタＣ１〜Ｃ４にサンプルホールドされた入力信号ＩＮが信号ラインＬ１０を介して非反転入力端子に入力される。また、差動増幅器１５０は、出力端子と反転入力端子とを短絡することでボルテージフォロワを構成しており、非反転入力端子に入力された入力信号ＩＮが増幅率略１倍で出力信号ＯＵＴとして出力される。
【００４５】
図３は、図２に示した遅延回路１００の構成を模式的に示した図である。スイッチングノイズ生成器１４０、差動増幅器１５０については上記と同様である。図３中において、スイッチＳＷは、メモリ単位１１１−１〜１１１−４の各第２のスイッチング素子Ｔｏａを表しており、キャパシタＣは、キャパシタＣ１〜Ｃ４を表している。また、キャパシタＣＰ１は、信号ラインＬ１０の寄生容量を表している。
【００４６】
＜＜遅延回路の動作＞＞
図４を用いて、遅延回路１００の動作を説明するためのタイミングチャートである。尚、同図中に示される時刻ｔ０〜ｔ１３の期間では、クロック信号ＣＬＫ１が１サイクル（時刻ｔ０〜ｔ１）から１３サイクル（時刻ｔ１２〜ｔ１３）に至るものとする。尚、１サイクルの前には、キャパシタＣ１〜Ｃ４にデータＲ１〜Ｒ４がサンプルホールドされている場合とする。また、２サイクルから１３サイクルにかけて入力信号ＩＮとしてデータＷ１〜Ｗ１２が順に入力される場合とする。
【００４７】
また、１サイクル（時刻ｔ０〜ｔ１）から５サイクル（時刻ｔ４〜ｔ５）までのトリガービットＴＸのシフトが行われる期間（シフト期間）と、９サイクル（時刻ｔ８〜ｔ９）から１３サイクル（時刻ｔ１２〜ｔ１３）までの同じくトリガービットＴＸのシフトが行われるシフト期間では、制御信号Ａ１〜Ａ５が順に生成される場合とする。尚、制御信号Ａ１は、制御ビット生成器１３０が生成するトリガービットＡＸに対応しており、この場合、カウンタ１３２は、クロック信号ＣＬＫ１の立ち上がりエッジを８サイクル分カウントする毎に（１サイクル、９サイクル）、トリガービットＡＸを生成する。
【００４８】
以下では、１サイクルから１３サイクルまでの遅延回路１００の動作を説明する。
【００４９】
１サイクル（時刻ｔ０〜ｔ１）の場合、制御ビット生成器１３０からのトリガービットＡＸを受けて、シフトレジスタ１２０のＦＦ１よりシフト出力ａ１が出力され、ＡＮＤ素子１２１ａにおいてシフト出力ａ１とクロック信号ＣＬＫ２との論理積により制御信号Ａ１が生成される。このとき、スイッチングノイズ生成器１４０のＲＳフリップフロップは制御信号Ａ１によりセットされ、出力ｍがＨｉｇｈレベルとなるため、ＡＮＤ素子１４１の出力ＭはＬｏｗレベルを維持する。従って、第３のスイッチング素子Ｔ１はオフを継続し、第４のスイッチング素子Ｔ２はオンを継続するため、スイッチングノイズは発生しない。また、このとき、メモリ単位１１１−１の第２のスイッチング素子Ｔｏａがオンし、キャパシタＣ１にサンプルホールドされたデータＲ１が差動増幅器１５０より出力される。
【００５０】
２サイクル（時刻ｔ１〜ｔ２）の場合、シフト出力ａ１がＦＦ１からＦＦ２にシフトすることで、ＦＦ２よりシフト出力ａ２が出力され、ＡＮＤ素子１２１ｂにおいてシフト出力ａ２とクロック信号ＣＬＫ２との論理積により制御信号Ａ２が生成される。このとき、スイッチングノイズ生成器１４０のＲＳフリップフロップは、制御信号Ａ２によりセットされ、出力ｍがＨｉｇｈレベルとなるため、ＡＮＤ素子１４１の出力ＭはＬｏｗレベルを維持する。従って、第３のスイッチング素子Ｔ１はオフを継続し、第４のスイッチング素子Ｔ２はオンを継続するため、スイッチングノイズ生成器１４０はスイッチングノイズを発生しない。
【００５１】
一方、メモリ単位１１１−１の第１のスイッチング素子Ｔｉａがオンし、キャパシタＣ１にデータＷ１がサンプルホールドされ、メモリ単位１１１−２の第２のスイッチング素子Ｔｏａがオンし、キャパシタＣ２にサンプルホールドされたデータＲ２が差動増幅器１５０より出力される。１サイクルから２サイクルにかけて、メモリ単位１１１の中でオンさせる第１のスイッチング素子Ｔｉａ、第２のスイッチング素子Ｔｏａが切り替わるので、信号ラインＬ１０、ひいては出力信号ＯＵＴにスイッチングノイズが重畳される。
【００５２】
３サイクル（時刻ｔ２〜ｔ３）の場合、シフト出力ａ２がＦＦ２からＦＦ３にシフトすることで、ＦＦ３よりシフト出力ａ３が出力され、ＡＮＤ素子１２１ｃにおいてシフト出力ａ３とクロック信号ＣＬＫ２との論理積により制御信号Ａ３が生成される。このとき、スイッチングノイズ生成器１４０のＲＳフリップフロップは、制御信号Ａ３によりセットされ、出力ｍがＨｉｇｈレベルとなるため、ＡＮＤ素子１４１の出力Ｍは、Ｌｏｗレベルを維持する。従って、第３のスイッチング素子Ｔ１はオフを継続し、第４のスイッチング素子Ｔ２はオンを継続するため、スイッチングノイズ生成器１４０はスイッチングノイズを発生しない。
【００５３】
一方、メモリ単位１１１−２の第１のスイッチング素子Ｔｉａがオンし、キャパシタＣ２にデータＷ２がサンプルホールドされ、メモリ単位１１１−３の第２のスイッチング素子Ｔｏａがオンし、キャパシタＣ３にサンプルホールドされたデータＲ３が差動増幅器１５０より出力される。２サイクルから３サイクルにかけて、メモリ単位１１１の中でオンさせる第１のスイッチング素子Ｔｉａ、第２のスイッチング素子Ｔｏａが切り替わるので、信号ラインＬ１０、ひいては出力信号ＯＵＴにスイッチングノイズが重畳される。
【００５４】
４サイクル（時刻ｔ３〜ｔ４）の場合、シフト出力ａ３がＦＦ３からＦＦ４にシフトすることで、ＦＦ４よりシフト出力ａ４が出力され、ＡＮＤ素子１２１ｄにおいてシフト出力ａ４とクロック信号ＣＬＫ２との論理積により制御信号Ａ４が生成される。このとき、スイッチングノイズ生成器１４０のＲＳフリップフロップは、制御信号Ａ４によりセットされ、出力ｍがＨｉｇｈレベルとなるため、ＡＮＤ素子１４１の出力Ｍは、Ｌｏｗレベルを維持する。従って、第３のスイッチング素子Ｔ１はオフを継続し、第４のスイッチング素子Ｔ２はオンを継続するため、スイッチングノイズ生成器１４０はスイッチングノイズを発生しない。
【００５５】
一方、メモリ単位１１１−３の第１のスイッチング素子Ｔｉａがオンし、キャパシタＣ３にデータＷ３がサンプルホールドされる。また、メモリ単位１１１−４の第２のスイッチング素子Ｔｏａがオンし、キャパシタＣ４にサンプルホールドされたデータＲ４が差動増幅器１５０より出力される。３サイクルから４サイクルにかけて、メモリ単位１１１の中でオンさせる第１のスイッチング素子Ｔｉａ、第２のスイッチング素子Ｔｏａが切り替わるので、信号ラインＬ１０、ひいては出力信号ＯＵＴにスイッチングノイズが重畳される。
【００５６】
５サイクル（時刻ｔ４〜ｔ５）の場合、シフト出力ａ４がＦＦ４からＦＦ５にシフトすることで、ＦＦ５よりシフト出力ａ５が出力され、ＡＮＤ素子１２１ｅにおいてシフト出力ａ５とクロック信号ＣＬＫ２との論理積により制御信号Ａ５が生成される。このとき、スイッチングノイズ生成器１４０のＲＳフリップフロップは、リセットされ、出力ｍがＬｏｗレベルとなるため、ＡＮＤ素子１４１の出力Ｍは、クロック信号ＣＬＫ２と略同波形となる。従って、第３のスイッチング素子Ｔ１と第４のスイッチング素子Ｔ２とはＡＮＤ素子１４１の出力Ｍに基づいて相補的にオンオフするため、信号ラインＬ１０にスイッチングノイズが重畳される。
【００５７】
６サイクル（時刻ｔ５〜ｔ６）から８サイクル（時刻ｔ７〜ｔ８）にかけての期間（以下、冗長期間と呼ぶ。）では、シフト出力ａ１〜ａ５が生成されないため、キャパシタＣ１〜Ｃ４にはデータＷ１〜Ｗ４が保持され続けている。尚、この冗長期間では、スイッチングノイズ生成器１４０のＲＳフリップフロップはリセットされ続けている。このため、第３のスイッチング素子Ｔ１と第４のスイッチング素子Ｔ２とはＡＮＤ素子１４１の出力Ｍに基づいて相補的にオンオフするため、信号ラインＬ１０にスイッチングノイズが重畳される。
【００５８】
９サイクル（時刻ｔ８〜ｔ９）から１３サイクル（時刻ｔ１２〜ｔ１３）にかけてのシフト期間の流れは、１サイクルから５サイクルにかけてのシフト期間の流れと同様である。尚、９サイクル（時刻ｔ８〜ｔ９）から１２サイクル（時刻ｔ１１〜ｔ１２）にかけて、２サイクル（時刻ｔ１〜ｔ２）から５サイクル（時刻ｔ４〜ｔ５）にかけてキャパシタＣ１〜Ｃ４に保持され続けていたデータＷ１〜Ｗ４が順に出力される。例えば、データＷ１は、２サイクルの時にキャパシタＣ１にサンプルホールドされ、９サイクルの時にキャパシタＣ１から出力されるため、８サイクル遅延されて出力されたことになる。
【００５９】
図５は、スイッチングノイズ生成器１４０を設けた場合と設けない場合それぞれの出力信号ＯＵＴに与える影響を示した図である。尚、図５（ａ）、（ｂ）に示されるクロック信号ＣＬＫ２、ＡＮＤ素子１４１の出力Ｍの波形は、図４に示される時刻ｔ４〜ｔ９における各波形に対応づけられている。図５（ｃ）、（ｄ）は、スイッチングノイズ生成器１４０を設けた場合における信号ラインＬ１０と無信号状態の出力信号ＯＵＴの波形を示した図である。図５（ｅ）、（ｆ）は、スイッチングノイズ生成器１４０を設けない場合における信号ラインＬ１０と無信号状態の出力信号ＯＵＴの波形を示した図である。
【００６０】
スイッチングノイズ生成器１４０を設けない場合、５サイクル（時刻ｔ４〜ｔ５）から８サイクル（時刻ｔ７〜ｔ８）までの冗長期間では、メモリ単位１１１内での第１のスイッチング素子Ｔｉａと第２のスイッチング素子Ｔｏａとがオンオフしないためスイッチングノイズが発生しない（図５（ｅ）参照）。また、冗長期間前後の４サイクル（時刻ｔ３〜ｔ４）と９サイクル（時刻ｔ８〜ｔ９）の場合、スイッチングノイズ生成器１４０はスイッチングノイズを生成しないが、メモリ単位１１１内でのスイッチングが行われるためにスイッチングノイズが発生する。従って、差動増幅器１５０より出力される無信号状態のときの出力信号ＯＵＴは、冗長期間前の４サイクル（時刻ｔ３〜ｔ４）付近ではその電圧が降下し、冗長期間後の９サイクル（時刻ｔ８〜ｔ９）付近ではその電圧が上昇する（図５（ｆ）参照）。かかる現象は、出力信号ＯＵＴの後段の映像信号処理（例えば、Ｙ／Ｃ分離処理、色復調処理）の品質劣化につながる。
【００６１】
一方、スイッチングノイズ生成器１４０を設けた場合、５サイクル（時刻ｔ４〜ｔ５）から８サイクル（時刻ｔ７〜ｔ８）までの冗長期間では、ＡＮＤ素子１４１の出力Ｍは、クロック信号ＣＬＫ２の波形と略同波形となり、信号ラインＬ１０にはスイッチングノイズが重畳される。また、冗長期間前後の４サイクル（時刻ｔ３〜ｔ４）と９サイクル（時刻ｔ８〜ｔ９）の場合、スイッチングノイズ生成器１４０はスイッチングノイズを生成しないが、メモリ単位１１１内でのスイッチングが行われるためにスイッチングノイズが発生する。従って、信号ラインＬ１０には全期間にわたってスイッチングノイズが重畳されることになり（図５（ｃ）参照）、差動増幅器１５０より出力される無信号状態のときの出力信号ＯＵＴは、当該スイッチングノイズが平滑化されて一定となる（図５（ｄ）参照）。これにより、出力信号ＯＵＴの後段の映像信号処理の品質改善が図られる。
【００６２】
＝＝＝実施例２＝＝＝
図６は、本発明の実施例２に係る遅延回路１０２の構成を示した図である。尚、実施例１として図２に示した遅延回路１００と同様に、図６に示す遅延回路１０２は、１Ｈ遅延のためにメモリ単位１１２が元々８個で構成されていたものを４個に省略した場合の構成である。遅延回路１０２が遅延回路１００と相違する点は、ダイレクトチャージ型と呼ばれるスイッチドキャパシタ技術を用いた複数のメモリ単位を有するサンプルホールド回路として構成した点である。このため、メモリ単位１１２の構成と、差動増幅器１５５の結線と、スイッチングノイズ生成器１４５の構成と、が相違している。その他の構成は、図２に示した遅延回路１００と同一であるため、同一の符号を付して説明を省略する。
【００６３】
メモリ単位１１２は、オン時に入力信号ＩＮのサンプリング値をキャパシタＣ１に保持させる２個の第１のスイッチング素子Ｔｉａ、Ｔｉｂと、キャパシタＣ１の両端を差動増幅器１５５の反転入力端子と出力端子にそれぞれ接続させてキャパシタＣ１に保持された入力信号ＩＮのサンプリング値をオン時に差動増幅器２５４から出力するための２個の第２のスイッチング素子Ｔｏａ、Ｔｏｂと、により構成される。
【００６４】
具体的には、第１のスイッチング素子Ｔｉａ、Ｔｉｂ、第２のスイッチング素子Ｔｏａ、Ｔｏｂは、本実施形態の場合、Ｎ型ＭＯＳトランジスタが採用されており、第１のスイッチング素子Ｔｉａのドレインは入力信号ＩＮの入力ラインと接続され、第２のスイッチング素子Ｔｏａのドレインは信号ラインＬ２０を介して差動増幅器１５５の出力と接続され、第２のスイッチング素子Ｔｏｂのソースは信号ラインＬ２１を介して差動増幅器１５５の反転入力端子と接続される。また、第１のスイッチング素子Ｔｉａ、第２のスイッチング素子Ｔｏａのソースと、第１のスイッチング素子Ｔｉｂ、第２のスイッチング素子Ｔｏｂのドレインと、の間にキャパシタＣ１が設けられる。メモリ単位１１２−２〜１１２−４についてもメモリ単位１１２−１と同様の構成である。
【００６５】
スイッチングノイズ生成器１４５は、２個のＮＯＲ（否定論理和）素子を襷がけ接続して構成されたＲＳフリップフロップ回路と、キャパシタＣ５と、ＲＳフリップフロップ回路の出力ｍの否定とクロック信号ＣＬＫ２との論理積を求めるＡＮＤ素子１４６と、キャパシタＣ５と、オン時にソース電源電圧ＶＤＤとシンク電源電圧ＶＳＳとの差電圧をキャパシタＣ５に保持させる２個の第３のスイッチング素子Ｔ１ａ、Ｔ１ｂと、キャパシタＣ５に保持されたサンプリング値をオン時に差動増幅器１５０から出力するための２個の第４のスイッチング素子Ｔ２ａ、Ｔ２ｂと、により構成される。尚、ソース電源電圧ＶＤＤとシンク電源電圧ＶＳＳとの差電圧は、入力信号ＩＮの電圧に対応づけられている。
【００６６】
ＲＳフリップフロップ回路は、ＡＮＤ素子１２１ａから供給される制御信号Ａ１によりセットされて出力ｍをＨｉｇｈレベルとさせる。また、ＡＮＤ素子１２１ｅから供給される制御信号Ａ５によりリセットされて出力ｍをＬｏｗレベルとさせる。
【００６７】
第３のスイッチング素子Ｔ１ａ、Ｔ１ｂは、ＡＮＤ素子１４１の出力ＭをＮＯＴ素子１４２により論理反転した出力／Ｍによってオンオフする。また、第４のスイッチング素子Ｔ２ａ、Ｔ２ｂは、ＡＮＤ素子１４１の出力Ｍによってオンオフする。従って、第３のスイッチング素子Ｔ１ａ、Ｔ１ｂと第４のスイッチング素子Ｔ２ａ、Ｔ２ｂとは相補的にオンオフし、この結果、メモリ単位１１１におけるスイッチングノイズと同様のスイッチングノイズが発生する。尚、第３のスイッチング素子Ｔ１ａ、Ｔ１ｂ、第４のスイッチング素子Ｔ２ａ、Ｔ２ｂは、本実施形態の場合、Ｐ型ＭＯＳトランジスタであり、出力ＭがＨｉｇｈレベルの場合には共にオフし、出力ＭがＬｏｗレベルの場合には共にオンする。
【００６８】
差動増幅器１５５は、メモリ単位１１２の第２のスイッチング素子Ｔｏａ、Ｔｏｂが共にオンした場合、キャパシタＣ１〜Ｃ４が負帰還経路上に接続されて積分回路を形成する。このとき、キャパシタＣ１〜Ｃ４にサンプルホールドされた入力信号ＩＮが積分された形で出力信号ＯＵＴとして出力される。また、メモリ単位１１２の第２のスイッチング素子Ｔｏａ、Ｔｏｂが共にオフしている場合において、スイッチングノイズ生成器１４５の第４のスイッチング素子Ｔ２ａ、Ｔ２ｂが共にオンした場合、キャパシタＣ５が負帰還経路上に接続されて積分回路を構成する。
【００６９】
図７は、図６に示した遅延回路１０２の構成を模式的に示した図である。スイッチングノイズ生成器１４５、差動増幅器１５５については上記と同様である。図７中において、スイッチＳＷ１は、メモリ単位１１２−１〜１１２−４における第１のスイッチング素子Ｔｉａ、第２のスイッチング素子Ｔｏａを表しており、スイッチＳＷ２は、メモリ単位１１２−１〜１１２−４における第１のスイッチング素子Ｔｉｂ、第２のスイッチング素子Ｔｏｂを表しており、キャパシタＣは、キャパシタＣ１〜Ｃ４を表している。また、キャパシタＣＰ２は、信号ラインＬ２０の寄生容量を表している。
【００７０】
尚、図３に示したバッファ型の場合、１個のスイッチＳＷで済む分だけ回路規模の抑制化としては有利であるが、キャパシタＣ１〜Ｃ４を表すキャパシタＣと、信号ラインＬ１０の寄生容量を表すキャパシタＣＰ１と、は並列接続された形となり、キャパシタＣＰ１の容量の分だけ大きくなるので、差動増幅器１５０の出力信号ＯＵＴの周波数特性がその分悪化する。一方、図７に示したダイレクトチャージ型の場合、２個のスイッチＳＷ１、ＳＷ２が必要となるが、信号ラインＬ２０の寄生容量を表すキャパシタＣＰ２は、差動増幅器１５５の出力側に現れ、キャパシタＣ１〜Ｃ４を表すキャパシタＣには影響を与えないため、差動増幅器１５５の出力信号ＯＵＴの周波数特性がその分改善される。
【００７１】
遅延回路１０２の動作は図４に示した遅延回路１００のタイミングチャートと同様である。従って、信号ラインＬ１０には全期間にわたってスイッチングノイズが重畳され、差動増幅器１５０より出力される無信号状態のときの出力信号ＯＵＴは、当該スイッチングノイズが平滑化されて一定となる。これにより、出力信号ＯＵＴの後段の映像信号処理の品質が改善する。
【００７２】
＝＝＝実施例３＝＝＝
図８は、本発明の実施例３に係る遅延回路１０４の構成を示した図である。尚、図８に示す遅延回路１０４は、図２に示した実施例１の制御ビット生成器１３０から図８に示した実施例３の制御ビット生成器１３５に置き換え、図２に示した実施例１のスイッチングノイズ生成器１４０のセット／リセット入力を図８に示したスイッチングノイズ生成器１４０のセット／リセット入力に変更したものである。
【００７３】
制御ビット生成器１３５は、カウンタ１３６と、トリガ−ビットＡＸ生成用のフリップフロップ（ＦＦＸ）と、シフト出力ａ１と同じタイミングで出力するシフト出力ａ１の代替ビットＡＹ生成用のフリップフロップ（以下、ＦＦＹと呼ぶ。）と、ＮＯＴ（否定）素子１３７と、ＡＮＤ素子１３８と、を備える。
【００７４】
カウンタ１３６は、クロック信号ＣＬＫ１の立ち上がりエッジが８回発生した場合に、スタートビットＳＴＡＲＴを発生する。スタートビットＳＴＡＲＴは、ＮＯＴ素子１３７を介したクロック信号ＣＬＫ１の立ち下がりエッジによりＦＦＸにラッチされるとともにＦＦ１に入力される。
【００７５】
また、カウンタ１３６は、スタ−トビットＳＴＡＲＴが発生したクロック信号ＣＬＫ１の０．５サイクル後に、セット用ビットＳＥＴを発生する。即ち、トリガービットＡＸに応じてＦＦ１からシフト出力ａ１が出力されるタイミングで、セット用ビットＳＥＴが発生する。セット用ビットＳＥＴは、ＮＯＴ素子１３７を介したクロック信号ＣＬＫ１の立ち下がりエッジによりＦＦＹにラッチされるとともに、ＡＮＤ素子１３８に入力される。ＡＮＤ素子１３８は、ＦＦＹの出力とクロック信号ＣＬＫ２との論理積を、代替ビットＡＹとしてスイッチングノイズ生成器１４０に入力される。
【００７６】
スイッチングノイズ生成器１４０は、図２に示した構成と同じであるが、ＲＳフリップフロップ回路に対して、制御ビット生成器１３５から出力される代替ビットＡＹと、シフトレジスタ１２０から出力される制御信号Ａ５とが入力される点が相違する。即ち、制御ビット生成器１３５のＦＦＹから供給される代替ビットＡ１によりセットされて出力ＭがＨｉｇｈレベルとなり、シフトレジスタ１２０のＡＮＤ素子１２１ｅから供給される制御信号Ａ５によりリセットされて出力ＭがＬｏｗレベルとなる。
【００７７】
ところで、図２に示した実施例１の場合、ＡＮＤ素子１２１ａより出力される制御信号Ａ１がＡＮＤ素子１２１ｅ側のスイッチングノイズ生成器１４０に供給されるレイアウトとなる。従って、メモリ単位１１１の個数が増加する程に、ＡＮＤ素子１２１ａとスイッチングノイズ生成器１４０との間の配線が長くなるレイアウトとなる。このため、スイッチングノイズ生成器１４０におけるスイッチングノイズの発生が解除されるタイミングに遅延が生じる虞がある。
【００７８】
一方、図８に示した実施例３の場合、ＡＮＤ素子１２１ａの制御信号Ａ１の代替として制御ビット生成器１３５のＦＦＹからの代替ビットＡＹがスイッチングノイズ生成器１４０に供給されるレイアウト構造となる。従って、メモリ単位１１１の個数が増加しても、制御ビット生成器１３５のＦＦＹをスイッチングノイズ生成器１４０のＲＳフリップフロップ付近に配置するレイアウトも可能であるため、制御ビット生成器１３５のＦＦＹとスイッチングノイズ生成器１４０との間の配線の長さに与える影響が少なくて済む。
【００７９】
遅延回路１０４の動作は図４に示した遅延回路１００のタイミングチャートと同様である。従って、信号ラインＬ１０には全期間にわたってスイッチングノイズが重畳され、差動増幅器１５０より出力される無信号状態のときの出力信号ＯＵＴは、当該スイッチングノイズが平滑化されて一定となる。これにより、出力信号ＯＵＴの後段の映像信号処理の品質改善が図られる。
【００８０】
＝＝＝実施例４＝＝＝
図９は、本発明の実施例４に係る遅延回路１０６の構成を示した図である。
遅延回路１０６は、実施例２の遅延回路１０２において、図６に示した実施例２の制御ビット生成器１３０から図８に示した制御ビット生成器１３５に置き換え、図６に示した実施例２のスイッチングノイズ生成器１４５のセット／リセット入力を図８に示したスイッチングノイズ生成器１４５のセット／リセット入力に変更したものである。尚、制御ビット生成器１３５の構成並びにスイッチングノイズ生成器１４５のセット／リセット入力については、上記の実施例３で既に説明をしたので、その説明を省略する。
【００８１】
ところで、図６に示した実施例２の場合、ＡＮＤ素子１２１ａからの制御信号Ａ１がＡＮＤ素子１２１ｅ側に位置するスイッチングノイズ生成器１４５に供給されるレイアウト構造となる。従って、メモリ単位１１２の個数が増加する程、ＡＮＤ素子１２１ａとスイッチングノイズ生成器１４５との間の配線が長くなる。このため、スイッチングノイズ生成器１４０におけるスイッチングノイズの発生が解除されるタイミングに遅延が生じる虞がある。
【００８２】
一方、図９に示した実施例４の場合、ＡＮＤ素子１２１ａからの制御信号Ａ１の代替として、制御ビット生成器１３５のＦＦＹからの代替ビットＡＹが、スイッチングノイズ生成器１４５に供給されるレイアウト構造となる。従って、メモリ単位１１２の個数が増加しても、制御ビット生成器１３５のＦＦＹをスイッチングノイズ生成器１４５のＲＳフリップフロップ付近に配置するレイアウトも可能であるため、制御ビット生成器１３５とスイッチングノイズ生成器１４５との間の配線の長さに与える影響が少なく済む。
【００８３】
遅延回路１０４の動作は図４に示した遅延回路１００のタイミングチャートと同様である。従って、信号ラインＬ２０には全期間にわたってスイッチングノイズが重畳され、差動増幅器１５０より出力される無信号状態のときの出力信号ＯＵＴは、当該スイッチングノイズが平滑化されて一定となる。これにより、出力信号ＯＵＴの後段の映像信号処理の品質が改善する。
【００８４】
以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。
【００８５】
例えば、遅延回路１００、１０２、１０４、１０６は、同期検波前の色信号を遅延させる用途に用いてもよい。また、ＳＥＣＡＭ方式の色復調回路の色櫛形フィルタに適用され、色信号を１Ｈ遅延させて、間欠した色信号を連続した色信号に変換させる用途に用いてもよい。さらに、遅延回路１００、１０２、１０４、１０６を直列接続することで、２Ｈ遅延が必要なＰＡＬ方式のＹ／Ｃ分離回路２１の櫛形フィルタとして用いてもよい。また、ＮＴＳＣ方式のコンポジット映像信号を遅延させるＹ／Ｃ分離回路の櫛形フィルタとして用いてもよい。この他にも、櫛形フィルタに限らず、アナログ信号の遅延回路として種々採用できる。
【図面の簡単な説明】
【００８６】
【図１】本発明の実施例１に係る遅延回路を具備したテレビ受信装置の全体的な構成を示した図である。
【図２】本発明の実施例１に係る遅延回路の構成を示した図である。
【図３】本発明の実施例１に係る遅延回路の構成を模式的に示した図である。
【図４】本発明の実施例１に係る遅延回路の動作を説明するためのタイミングチャートである。
【図５】本発明の実施例１に係るスイッチングノイズ生成器の効果を説明するためのタイミングチャートである。
【図６】本発明の実施例２に係る遅延回路の構成を示した図である。
【図７】本発明の実施例２に係る遅延回路の構成を模式的に示した図である。
【図８】本発明の実施例３に係る遅延回路の構成を示した図である。
【図９】本発明の実施例４に係る遅延回路の構成を示した図である。
【図１０】映像信号における１Ｈを説明するための図である。
【図１１】図１１（ａ）はＹ／Ｃ分離回路に適用される櫛形フィルタの構成を示す図である。図１１（ｂ）は色復調回路に適用される櫛形フィルタの構成を示す図である。
【図１２】遅延回路の構成を示す図である。
【符号の説明】
【００８７】
１１１、１１２ メモリ単位
Ｃ１〜Ｃ５ キャパシタ
Ｔｉａ、Ｔｉｂ 第１のスイッチング素子
Ｔｏａ、Ｔｏｂ 第２のスイッチング素子
Ｔ１、Ｔ１ａ〜Ｔ１ｂ 第３のスイッチング素子
Ｔ２、Ｔ２ａ〜Ｔ２ｂ 第４のスイッチング素子
ＦＦ１〜ＦＦ５ フリップフロップ
１２０ シフトレジスタ
１３０、１３５ 制御ビット生成器
１４０、１４５ スイッチングノイズ生成器
１４１、１４６ ＡＮＤ素子
１５０、１５５ 差動増幅器
Ｌ１０ 信号ライン
【特許請求の範囲】
【請求項１】
差動増幅器と、
第１のキャパシタと、オン時に当該第１のキャパシタに入力信号のサンプリング値を保持させる第１のスイッチング素子と、前記差動増幅器の非反転入力端子に接続される信号ラインと接続されオン時に当該第１のキャパシタに保持されたサンプリング値を出力する第２のスイッチング素子と、を具備したｎ個のメモリ単位と、
入力されるトリガービットをクロック信号に基づきシフトするｎ＋１個のフリップフロップを直列接続して構成され、前記フリップフロップの出力が、前記ｎ個のメモリ単位の中から選択された前記第１及び／又は前記第２のスイッチング素子をオンさせる制御信号として用いられるシフトレジスタと、
前記クロック信号のｍ（＞ｎ＋１）周期毎に前記トリガービットを生成して前記シフトレジスタの初段の前記フリップフロップに入力させる制御ビット生成器と、
第２のキャパシタと、
オン時に当該第２のキャパシタに前記入力信号の電圧値を保持させる第３のスイッチング素子と、
前記差動増幅器の非反転入力端子に接続される信号ラインと接続され、オン時に前記第２のキャパシタに保持された前記入力信号の電圧値を出力する第４のスイッチング素子と、
前記シフトレジスタを構成する前記ｎ＋１個のフリップフロップの所定の２出力に基づいて前記第３及び前記第４のスイッチング素子を前記クロック信号と同周期でオンオフさせる制御回路と、
を有することを特徴とする遅延回路。
【請求項２】
請求項１に記載の遅延回路において、
前記制御回路は、前記シフトレジスタの最終段の前記フリップフロップより前記トリガービットがシフト出力されてから、前記シフトレジスタの初段の前記フリップフロップより前記トリガービットがシフト出力されるまでの間、前記第３及び前記第４のスイッチング素子を前記クロック信号と同周期でオンオフさせること、を特徴とする遅延回路。
【請求項３】
請求項１に記載の遅延回路において、
前記制御ビット生成器は、
前記シフトレジスタの初段の前記フリップフロップの出力と同じタイミングで、当該初段のフリップフロップの代替ビットを生成し、
前記制御回路は、
前記シフトレジスタの最終段の前記フリップフロップより前記トリガービットがシフト出力されてから、前記制御ビット生成器からの代替ビットより前記トリガービットがシフト出力されるまでの間、前記第３及び前記第４のスイッチング素子を前記クロック信号と同周期でオンオフさせること、
を特徴とする遅延回路。
【請求項４】
差動増幅器と、
第１のキャパシタと、オン時に当該第１のキャパシタに入力信号のサンプリング値を保持させる２個の第１のスイッチング素子と、当該第１のキャパシタの両端を前記差動増幅器の反転入力端子と出力端子にそれぞれ接続させてオン時に当該第１のキャパシタに保持されたサンプリング値を出力する２個の第２のスイッチング素子と、を具備したｎ個のメモリ単位と、
入力されるトリガービットをクロック信号に基づきシフトするｎ＋１個のフリップフロップを直列接続して構成され、前記フリップフロップの出力が、前記ｎ個のメモリ単位の中から選択された前記第１及び／又は前記第２のスイッチング素子をオンさせる制御信号として用いられるシフトレジスタと、
前記クロック信号のｍ（＞ｎ＋１）周期毎に前記トリガービットを生成して前記シフトレジスタの初段の前記フリップフロップに入力させる制御ビット生成器と、
第２のキャパシタと、
オン時に当該第２のキャパシタに前記入力信号の電圧値を保持させる第３のスイッチング素子と、
前記差動増幅器の非反転入力端子に接続される信号ラインと接続され、オン時に当該第２のキャパシタに保持された前記入力信号の電圧値を出力する第４のスイッチング素子と、
前記シフトレジスタを構成する前記ｎ＋１個のフリップフロップの所定の２出力に基づいて前記第３及び前記第４のスイッチング素子を前記クロック信号と同周期でオンオフさせる制御回路と、
を有することを特徴とする遅延回路。
【請求項５】
請求項４に記載の遅延回路において、
前記制御回路は、前記シフトレジスタの最終段の前記フリップフロップより前記トリガービットがシフト出力されてから、前記シフトレジスタの初段の前記フリップフロップより前記トリガービットがシフト出力されるまでの間、前記第３及び前記第４のスイッチング素子を前記クロック信号と同周期でオンオフさせること、を特徴とする遅延回路。
【請求項６】
請求項４に記載の遅延回路において、
前記制御ビット生成器は、
前記シフトレジスタの初段の前記フリップフロップの出力と同じタイミングで、当該初段のフリップフロップの代替ビットを生成し、
前記制御回路は、
前記シフトレジスタの最終段の前記フリップフロップより前記トリガービットがシフト出力されてから、前記制御ビット生成器からの代替ビットより前記トリガービットがシフト出力されるまでの間、前記第３及び前記第４のスイッチング素子を前記クロック信号と同周期でオンオフさせること、
を特徴とする遅延回路。
【請求項１】
差動増幅器と、
第１のキャパシタと、オン時に当該第１のキャパシタに入力信号のサンプリング値を保持させる第１のスイッチング素子と、前記差動増幅器の非反転入力端子に接続される信号ラインと接続されオン時に当該第１のキャパシタに保持されたサンプリング値を出力する第２のスイッチング素子と、を具備したｎ個のメモリ単位と、
入力されるトリガービットをクロック信号に基づきシフトするｎ＋１個のフリップフロップを直列接続して構成され、前記フリップフロップの出力が、前記ｎ個のメモリ単位の中から選択された前記第１及び／又は前記第２のスイッチング素子をオンさせる制御信号として用いられるシフトレジスタと、
前記クロック信号のｍ（＞ｎ＋１）周期毎に前記トリガービットを生成して前記シフトレジスタの初段の前記フリップフロップに入力させる制御ビット生成器と、
第２のキャパシタと、
オン時に当該第２のキャパシタに前記入力信号の電圧値を保持させる第３のスイッチング素子と、
前記差動増幅器の非反転入力端子に接続される信号ラインと接続され、オン時に前記第２のキャパシタに保持された前記入力信号の電圧値を出力する第４のスイッチング素子と、
前記シフトレジスタを構成する前記ｎ＋１個のフリップフロップの所定の２出力に基づいて前記第３及び前記第４のスイッチング素子を前記クロック信号と同周期でオンオフさせる制御回路と、
を有することを特徴とする遅延回路。
【請求項２】
請求項１に記載の遅延回路において、
前記制御回路は、前記シフトレジスタの最終段の前記フリップフロップより前記トリガービットがシフト出力されてから、前記シフトレジスタの初段の前記フリップフロップより前記トリガービットがシフト出力されるまでの間、前記第３及び前記第４のスイッチング素子を前記クロック信号と同周期でオンオフさせること、を特徴とする遅延回路。
【請求項３】
請求項１に記載の遅延回路において、
前記制御ビット生成器は、
前記シフトレジスタの初段の前記フリップフロップの出力と同じタイミングで、当該初段のフリップフロップの代替ビットを生成し、
前記制御回路は、
前記シフトレジスタの最終段の前記フリップフロップより前記トリガービットがシフト出力されてから、前記制御ビット生成器からの代替ビットより前記トリガービットがシフト出力されるまでの間、前記第３及び前記第４のスイッチング素子を前記クロック信号と同周期でオンオフさせること、
を特徴とする遅延回路。
【請求項４】
差動増幅器と、
第１のキャパシタと、オン時に当該第１のキャパシタに入力信号のサンプリング値を保持させる２個の第１のスイッチング素子と、当該第１のキャパシタの両端を前記差動増幅器の反転入力端子と出力端子にそれぞれ接続させてオン時に当該第１のキャパシタに保持されたサンプリング値を出力する２個の第２のスイッチング素子と、を具備したｎ個のメモリ単位と、
入力されるトリガービットをクロック信号に基づきシフトするｎ＋１個のフリップフロップを直列接続して構成され、前記フリップフロップの出力が、前記ｎ個のメモリ単位の中から選択された前記第１及び／又は前記第２のスイッチング素子をオンさせる制御信号として用いられるシフトレジスタと、
前記クロック信号のｍ（＞ｎ＋１）周期毎に前記トリガービットを生成して前記シフトレジスタの初段の前記フリップフロップに入力させる制御ビット生成器と、
第２のキャパシタと、
オン時に当該第２のキャパシタに前記入力信号の電圧値を保持させる第３のスイッチング素子と、
前記差動増幅器の非反転入力端子に接続される信号ラインと接続され、オン時に当該第２のキャパシタに保持された前記入力信号の電圧値を出力する第４のスイッチング素子と、
前記シフトレジスタを構成する前記ｎ＋１個のフリップフロップの所定の２出力に基づいて前記第３及び前記第４のスイッチング素子を前記クロック信号と同周期でオンオフさせる制御回路と、
を有することを特徴とする遅延回路。
【請求項５】
請求項４に記載の遅延回路において、
前記制御回路は、前記シフトレジスタの最終段の前記フリップフロップより前記トリガービットがシフト出力されてから、前記シフトレジスタの初段の前記フリップフロップより前記トリガービットがシフト出力されるまでの間、前記第３及び前記第４のスイッチング素子を前記クロック信号と同周期でオンオフさせること、を特徴とする遅延回路。
【請求項６】
請求項４に記載の遅延回路において、
前記制御ビット生成器は、
前記シフトレジスタの初段の前記フリップフロップの出力と同じタイミングで、当該初段のフリップフロップの代替ビットを生成し、
前記制御回路は、
前記シフトレジスタの最終段の前記フリップフロップより前記トリガービットがシフト出力されてから、前記制御ビット生成器からの代替ビットより前記トリガービットがシフト出力されるまでの間、前記第３及び前記第４のスイッチング素子を前記クロック信号と同周期でオンオフさせること、
を特徴とする遅延回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００９−２７２９５７（Ｐ２００９−２７２９５７Ａ）
【公開日】平成２１年１１月１９日（２００９．１１．１９）
【国際特許分類】
【出願番号】特願２００８−１２２６０６（Ｐ２００８−１２２６０６）
【出願日】平成２０年５月８日（２００８．５．８）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
【公開日】平成２１年１１月１９日（２００９．１１．１９）
【国際特許分類】
【出願日】平成２０年５月８日（２００８．５．８）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
[ Back to top ]