集積化電子機器を有する超音波プローブ
【課題】128の変換器をドライブするには、少なくとも128本の送/受信ライン(各変換器当たり1本)を要するのが典型的である。結果として、超音波操作者はプローブヘッドを位置付け、操作するためにそのケーブルと闘わねばならない。この問題を解決するための超音波プローブを提供する。
【解決手段】手持ち超音波プローブシステムは人間工学的ハウジング内に集積化電子機器を有する。該電子機器は制御回路、ビーム形成回路そして変換器ドライブ回路を有する。該プローブ電子機器は工業規格高速直列バスを使用してホストコンピユータと通信する。
【解決手段】手持ち超音波プローブシステムは人間工学的ハウジング内に集積化電子機器を有する。該電子機器は制御回路、ビーム形成回路そして変換器ドライブ回路を有する。該プローブ電子機器は工業規格高速直列バスを使用してホストコンピユータと通信する。
【発明の詳細な説明】
【関係出願】
【0001】
本出願は1999年11月26日出願の米国出願第09/449,780号の一部継続出願であり、1999年6月22日出願の米国仮出願第60/140,430号の特典を請求するものであり、上記両出願の全内容はそれらの全体に於いて引用によりここに組み入れられる。
【背景技術】
【0002】
従来の超音波画像形成システムは典型的に大型のラック設置のコンソール型処理及びデイスプレーユニットへケーブルにより接続された手持ち式プローブを含んでいる。該プローブは検査される領域内へ超音波エネルギーを送信し該領域から戻る反射超音波エネルギーを受信する超音波変換器の配列(array of ultrasonic transducers)を有するのが典型的である。該変換器は該受信超音波エネルギーを低レベル電気信号に変換し該信号は該ケーブル上を該処理ユニットへ転送される。該処理ユニットは関心のある領域(region of interest)の画像を発生するよう該変換器からの該信号を組み合わせるために適当なビーム形成技術(beamforming techniques)を適用する。
【0003】
典型的な従来の超音波システムは変換器配列を有し各変換器は該コンソール処理ユニット内に配置されたそれ自身の処理回路に付随されている。該処理回路は典型的にドライバー回路を有し、該回路は、送信モードで、該超音波信号の送信を始動するために、精密に調時された(timed)ドライブパルスを該変換器へ送信する。これらの送信タイミングパルスは該コンソール処理ユニットから該ケーブルに沿って該走査ヘッド(scan head)へ進められる。受信モードでは、精確な画像が次に発生出来るよう該信号を動的に焦点合わせするために該処理回路のビーム形成回路は該変換器からの各低レベル電気信号に適当な遅延を導入する。
【0004】
該回路の全てが該プローブから遠隔に位置するので、可成り嵩張ったケーブルが該プローブを該コンソール処理ユニットまでつないでいる。それらのケーブルは該プローブヘッド上へ可成りのトルクをかける(administer)。128の変換器をドライブするには、少なくとも128本の送/受信ライン(各変換器当たり1本)を要するのが典型的である。結果として、該超音波操作者は該プローブヘッドを位置付け、操作するためにそのケーブルと闘わねばならない。
【発明の概要】
【0005】
本発明ぼ好ましい実施例に依ると、パーソナルコンピユータと共に使用するために開発された携帯型超音波医療画像形成システムで更に進んだ改良が提供される。1実施例では、制御回路とビーム形成回路とが手持ち式プローブ内に局所化(localized)される。この様な集積化パッケージは、該プローブに可成りの重量追加をすることなく、該プローブのケーブル要求を簡単化する。
【0006】
本発明の実施例は手持ち式ハウジング内の概ね長方形の空洞内に設置された複数の回路基板又は回路パネルを有するプローブを備える。該回路パネルは各々1つ以上の集積回路を有し、相互に平行な平面内に設置される。これらの集積回路は標準的シーモス(CMOS)工程を使用して作られ得るが、それは5Vから200Vの間の電圧レベルをサポートする。
【0007】
本発明の特定の実施例は2又は3枚の回路基板又はパネルを使用するが、中央パネルは中央システム制御器(center system controller)と外部プロセサー(external process
or)への通信リンク(communication link)とを有する。該中央パネルは、各々がメモリーとビーム形成回路とを有する1対の周囲パネル(surrounding panels)の間に設置され得る。該システムは種々のプローブ要素(probe elements)の使用を受け入れ、種々のプローブ用の種々のレベルに調整される可変電源を使用出来る。又、種々のプローブ用に種々の周波数が選択出来るように可変クロック発生器(variable clock generator)を使用することが望ましい。
【0008】
本発明のもう1つの実施例は第1ケーブルによりインターフエースハウジング(interface housing)へ接続される小さなプローブを提供する。該インターフエースハウジングはビーム形成器デバイス(beamformer device)と付随回路とを有し得て、そしてユーザーが他方の手で該プローブを操作しながら一方の手の中に保持出来る小型軽量のユニットである。該プローブはケーブルにより該インターフエースハウジングへ互換性を有して接続され得る幾つかの従来のどんなプローブとすることも出来る。代わりに、該インターフエースハウジングはストラップでユーザーの身体に、例えばベルトで前腕又は腰に、或いはユーザーのポケット内に、着用され得る。この様なインターフエースを使用する好ましい実施例はここでより詳細に説明する様に2又は3枚の回路基板を有し得る。該インターフエースハウジングは標準のフアイヤワイヤ(firewire)又は直列バス接続によりパーソナルコンピユータに接続される。
【0009】
もう1つの実施例では、該ビーム形成器を組み込むプローブ又は該インターフエースハウジングを有する該プローブがウエアラブル(wearable)パーソナルコンピユータに接続され得る。この実施例では、スキャンコンバージョン(scan conversion)、後信号処理(post signal processing)又はカラードップラー処理(color doppler processing)を行うコンピユータが、前腕に、腰に 又はポケット内に、の様に、ユーザーにより着用されるハウジング内に配置される。電源基板は該プローブ内、該インターフエースハウジング内、又はもう1つの外部ポッド内に挿入され得て、DC−DC変換器を含み得る。該デイスプレーシステムは又ヘッドマウトデイスプレー(head mounted display)に含み得る。手持ち式制御器は有線又は無線結合で該コンピユータ又はインターフエースに結合出来る。
【0010】
本発明の好ましい実施例は或る安全上の特徴を使用出来るがそれは、電源電圧レベルをチェックしたり、該ビーム形成器の全てのチャンネルをテストして利得レベルの設定を助けたり、秒当たりパルスをカウントしたり、そして患者の照射し過ぎを防止するために該システムを自動的に閉止したりする回路を含んでいる。
【0011】
本発明のもう1つの好ましい実施例はユーザーが患者の研究中に特定の課題を行うため使用出来る専用制御部(dedicated controls)を使用することである。これらの制御部は使用に当たり容易にアクセス可能で、直観的である。これらの制御部は、マーカー又はカリパーとスクリーン上で2つのマーカー又はカリパーを固定する”設定(set)”機能と、トラックボール、タッチパッド又は該マーカーを制御するための他の手動操作要素、を使用して2次元で距離を測るために該デイスプレー上の画像の固定又は固定解消(unfreezing)や、画像の電子的メモリー内への記録を提供し、身体内の音響減衰を修正する、8摺動ポット(8 slide pots)の様な時間利得補償制御部(time gain compensation control)と、ズームの特徴をもたらし焦点帯域を選択するためのスケール又は深さ制御部と、を提供する。
【0012】
該システムは多数のプローブシステムと画像形成方法で使用出来る。これらはカラードップラー(color Doppler)、パワードップラー(power Doppler)の発生とスペクトル密度研究(spectral density study)とを含む。この様な研究は、超音波信号への応答を高めるため研究中身体に導入される造影剤(contrast agent)の使用により助けられる。又
この様な薬品は、該プローブ変換器配列により発生される特定の音響信号により賦活された時該身体内に音響的に開放される薬剤(medication)を含むことも出来る。
【0013】
上記及び他の本発明の目的、特徴、そして利点は、付属する図面で図解される、集積化電子機器を有する超音波プローブの下記のより特定的説明から明らかになるが、該図面では種々の図を通して同じ部品を同様な参照文字で参照している。該図面は必ずしも尺度合わせされておらず、代わりに本発明の原理を図解することに力点が置かれている。
【詳細な説明】
【0014】
図1は集積化プローブシステムの略図的ブロック線図である。目標対象(target object)1,フロントエンドプローブ(front-end probe)3,そしてホストコンピユータ5が図解されている。該フロントエンドプローブ3は変換器配列10と制御回路とを1つの手持ち式ハウジング(hand-held housing)内に集積化する。該制御回路は、送/受信モジュール12,プリアンプ/テージーシーモジュール(pre-amp/TGC module)14,チャージドメインプロセサー(シーデーピー)ビーム形成モジュール{charge domain processor(CDP)beamforming module}16そしてシステム制御器18を有する。メモリー15はプログラム命令とデータとを記憶する。該シーデーピービーム形成器集積回路(CDP beamformer integrated circuit)16は各チャンネル内で使用される遅延係数(delay coefficients)を計算するため使用出来る計算容量を有する。該プローブ3は通信リンク40上で該ホストコンピユータ5とインターフエースするが、該リンクはフアイヤワイヤ(Fire Wire){アイイーイーイーピー1394標準直列インターフエース(IEEE P1394 Standard Serial Interface)}の様な標準的高速通信プロトコル又は高速(例えば、200メガビット/秒又はそれより速い)の汎用直列バス(Universal Serial Bus){ユーエスビー2.0(USB 2.0)}プロトコルに準拠(follow)出来る。パーソナルコンピユータへの該標準的通信リンクは少なくとも100メガビット/秒以上に速く、好ましくは200メガビット/秒、400メガビット/秒以上に速く動作するのがよい。代わりに、該リンク40は赤外線(infrared){アイアール(IR)}リンクの様な無線結合とすることも出来る。該プローブ3はかくして通信チップセット(communication chipset)20を有する。
【0015】
該ホストコンピユータ5はバックエンドカード(back-end card)6を備えることが出来るが、該カードは通信チップセット62,バッフアー(buffer)64,そしてドップラープロセサー(Doppler processor)66を有する。該バックエンドカード6は出力デバイス9に出力を提供するためにマイクロプロセサー7により制御される。
【0016】
携帯式超音波システム内の該部品は正しい動作のためにデータの連続源を要する。例えば、該ビーム形成器16は操縦データ(steering data)を要し、該送信回路12は次のパルスを何処に焦点合わせし何時点火(fire)するかをそれに命ずるデータを要し、そして該テージーシー14は与えられた時刻にどんな利得レベルが適当かを知る必要がある。加えて、該ビーム形成データが如何に該ホストへ送り返されるかを制御するために該走査動作(scanning operation)に同期した更に進んだ情報が要求されるかも知れない。例えば、DATAVALID信号は該ホスト5が実際に処理せねばならぬデータ量を減らすために助けとなり得る。データと共に、該超音波システムの種々の部分は、該システムが調和して作動するために共通の同期に依存する。例えば、該送信器は、該ビーム形成器が何時特定の位置を見ているかに関する精確な時刻で点火されねばならない。
【0017】
該超音波プローブの技術的目標(Engineering goal)は小さなサイズ、熱的管理、低電力消費、そして効率的高分解能画像形成のみならず校正及び実験をも可能にする能力と柔軟性を含む。小さなサイズと低電力動作は高密度のストレッジ(storage)を意味する。該能力と柔軟性は不規則な点火シーケンス、同時再プログラミング(concurrent reprogr
amming)を使用しそしてシームレス(seamless)の適合型ビーム形成モード用に使用するのみならずデバッグと完全なセットの画像形成を行うための柔軟性を充たす能力を必要とする。人間工学的で、経済的な携帯型設計は又該走査ヘッド3とピーシーホスト5の間の費用効果的で、邪魔にならない接続を要する。該プローブシステムの一般的説明は、1995年6月29日に共に出願され、今は米国特許第5、590、658号及び第5、839、442号となっている、米国直列番号第08/496、804号及び第08/496、805号の1部継続出願である、1996年2月12出願の米国直列番号第08/559、816号の1部継続出願である、今は1999年10月12日発行の米国特許第5、964、709号となっている、1996年6月28日出願の国際出願第PCT/US96/11166号で見出され、更に進んだ実施例は、1998年2月3日出願の国際出願第PCT/US98/02291号に対応する1999年7月30日出願の米国出願第09/364,699号及び1997年12月23日出願の国際出願第PCT/US97/24291号に対応する1999年11月23日出願の米国出願第09/447、144号で説明されており、上記特許及び出願はそれら全体で引用によりここに組み入れられる。
【0018】
関心のある追加的要因は設計及び製造の容易さ、速度そして低コストを含む。これらの要因はフイールドプログラマブルアレー(Field Programmable Gate Array){エフピージーエイ(FPGA)}アーキテクチャの使用を動機付けする。追加的に、それらは応用を多岐化する容易に拡張され得る設計の使用を含む。しかしながら、エフピージーエイエスは動作速度、論理及び記憶密度の意味で厳しく限定される。これは可成りの副産物を有する。
【0019】
図2A−2Cは集積化プローブ電子機器の特定の実施例を図解する。図2Aは変換器配列ハウジング32,上部回路基板100A、下部回路基板100B、そして中央回路基板200を示す斜視図である。又中央回路基板200と下部回路基板100Bの間のデータ及び信号ラインを担う下部モレックス(Molex)コネクター150Bが示されている。該変換器配列ハウジング32は、ひずみ緩和を伴いながら、それぞれ上部基板100Aと下部基板100Bとに接続される1対の柔軟なケーブルコネクター120A、120B(図2C参照)を有する商業的に入手可能なユニットである。図2Bは該プローブの背部端面図であり、それは又上部モレックスコネクター150Aを示す。図2Cは該プローブの側面図である。8mmの高さののモレックスコネクター150A、150Bを使用すると、全体のスタック(stack)は約30mm以下の厚さを有し、この特定の実施例は約21mmである。
【0020】
小さなサイズは現代の製作及びパッケージング技術の使用で達成される。例えば、現代の半導体製造技術を利用することにより、多数の回路機能が1つのチップ上に集積化される。更に、該チップはチップオンボード技術(chip-on-board technology)の様な、空間節約性パッケージングを使用して搭載され得る。技術が改良されると、該電子部品のサイズは更に減じられると期待される。
【0021】
パーソナルコンピユータへの無線のアイイーイーイー1394(IEEE1394)結合の様により多くの機能が該手持ち式プローブ内に含まれ得る。例えば、もっと利用性があり、ユーザーに親しい器具を提供するためにデイスプレーが該手持ち式プローブ上に直接搭載され得る。
【0022】
図3Aは集積化プローブシステムの特定の実施例の略図的ブロック線図である。ホストコンピユータ5はマイクロプロセサーシーピーユー(microprocessor CPU)52と通信チップセット54とを有する商業的に入手可能なパーソナルコンピユータとすることが出来る。通信ケーブル40は通信ポート56を通して該通信チップセット54に接続される。
【0023】
該フロントエンドプローブ3’は、オフザシェルフ(off-the-shelf)商業製品とすることが出来る変換器ヘッド32と人間工学的手持ち式ハウジング30とを有する。該変換器ヘッド32は該変換器配列10を収容する。該ハウジング30はビーム形成及び制御回路を収容する熱的及び電気的に絶縁され、モールドされたプラスチックハンドルを提供する。
【0024】
図示される様に、該ビーム形成回路は1対のアナログ回路基板100A、100B内に具体化され得る。各アナログ回路基板100A、100Bはそれぞれ送/受信チップ112A、112B、プリアンプ/テージーシーチップ(preamp/TGC chip)114A、114B、ビーム形成器チップ116A、116B、を有するが、それらの全ては演算バス(operational bus)159A、159Bを経由して1対のメモリーチップ115A−1、115B−1、115A−2、115B−2に相互接続されている。本発明の特定の実施例では、該メモリーチップはビデオランダムアクセスメモリー(Video Random Access Memory){ブイラム(VRAM)}チップであり、該演算バスは32ビット幅(32 bits wide)である。更に、プリアンプ/テージーシーチップ114とビーム形成器チップ116は32チャンネル上で同時に動作(operate)する。送/受信チップ112は64チャンネルドライバーと64から32へのデマルチプレキサー(64-to-32 demultiplexer)を有する。
【0025】
図4Aは特定の1次元の時間ドメインビーム形成器のブロック線図である。該ビーム形成器600は32チャンネルのプログラム可能でアポダイズされた(apodized)遅延ラインを備えている。加えて、該ビーム形成器600はオンチップの出力バンドパス濾過機能とA−D変換機能を含み得る。
【0026】
図4Aに図解される様に、該ビーム形成器600は複数の1チャンネルビーム形成プロセサー620I、620Jを有する。画像形成信号は実線で表され、デジタルデータは破線で表され、そしてクロック及び制御信号は点とダッシュとの交互の線で表される。タイミング制御器610とメモリー615は1チャンネルビーム形成プロセサー620とインターフエースする。各1チャンネルビーム形成プロセサーはクロック回路623、メモリー及び制御回路625、サンプリング回路621を有するプログラム可能な遅延ユニット621、そして掛け算器回路(multiplier circuit)627を有する。
【0027】
各プログラム可能な遅延ユニット621はそれぞれの変換器要素から画像形成信号エコーEを受信する。該1チャンネルビーム形成プロセサー620からの出力は合計器(summer)630に追加される。エフアイアールフイルター(FIR filter)640は該最終画像形成信号を処理するが、該信号は該A−D変換器650によりデジタル化される。本発明の特定の実施例では、該エフアイアールフイルター640と該A−D変換器650は該ビーム形成器プロセサー620と共にチップ上に作られる。
【0028】
エフピージーエイ採用の選択のみならず変型の容易さへの拡張性がメモリーモジュールへのブイラム(VRAM)の使用を指し示している。ブイラムは付加高速直列アクセスポートを有する標準的ダイナミックラムである。デーラム(DRAM)は2つの基本動作、例えば、メモリー位置の読み出し、書き込み、を有するが、ブイラムは第3の動作、ブロックの直列リードアウトレジスター(serial readout register)への転送を追加する。これはデータのブロック(典型的には128又は256ワード)を該直列リードアウトレジスターへ転送するが、該レジスターは更にデーラムコアとタイアップすることなく一定レートでクロックアウト(clocked out)され得る。かくしてリフレッシ(refresh)、ランダムアクセスデータ読みだし/書き込み、そしてシーケンシャルリードアウトは同時に(concurrently)動作出来る。
【0029】
プローブ3’では、デュアルポート化された動作が有利であり、ホスト5により行われるデータローデイングはメモリーモジュールへ送られたデータからデカップルされ得る。追加的バンド幅を得るために追加ブイラムが付加されることを可能にするモジュラーアーキテクチャは、精確なデータレート要求が変化するかも知れない時は特に有用である。広いメモリーを使用するので、該データは該システム内の種々の行き先モジュールへ行く前にバッフアーされる必要がない。特定の実施例は16ビットブイラムによる5つの256キロワードを使用するが、それは全部で80の出力ラインを生ずる。もしより少ない出力ラインを要するなら、より少ないブイラムが使用出来る。もしより多くの出力ラインを要するなら該制御器に非常に小型の修正だけは行われねばならない。
【0030】
不利な面はブイラムが他の種類のデーラムよりより低密度であることである。現在512キロバイトのブイラムチップのみが入手可能である。同期型デーラム(synchronous DRAM){エスデーラム(SDRAM)}は2メガバイト/チップであるが、該ラムは該メモリーから該種々の行き先モジュールまで全てのデータのバッフアリングを期待しておりそれはそれが連続的でないからである。エスデーラムの使用は該モジュールが連続データの代わりにデータバースト(data burst)を受け入れることを意味する。加えて、ホストデータのより多くのバッフアリングが行われるか又はそれでなければ同時のリードアウトとローデイングは不可能かも知れない。該制御器での多数のデータレートの特徴を使うことはブイラムを第1実施例化する記憶要求を減少出来る。しかしながら、更に好ましい実施例は、該システムの速度と容量の更に進んだ改善を提供するためにエスデーラムを使用する。
【0031】
図3Aに示す様に、該制御回路はデジタル回路基板200内に具体化される。該デジタル回路基板200はフアイヤワイヤチップセット(Fire Wire chipset)220、該走査ヘッドを制御するシステム制御チップ218、そしてメモリーチップ215を有する。本発明の特定の実施例では、該メモリーチップ215はブイラムチップであり、該システム制御チップ218は、この特定の応用では16ビット幅である制御バス155上で種々のメモリーチップ115,215へ相互接続される。
【0032】
図解される様に、該システム制御チップ218はそれぞれの信号ライン152A、152B上で送/受信チップ112A、112Bへ走査ヘッド制御信号を提供する。該送/受信チップ112A、112Bは送信ライン124A、124B上で変換器配列10にエネルギーを与える。該変換器配列10から受信されたエネルギーは受信ライン122A、122B上で該送/受信チップ112A、112Bに提供される。該受信された信号は該プリアンプ/テージーシーチップ114A、114Bへ提供される。増幅された後、該信号は該ビーム形成器チップ116A、116Bへ提供される。制御信号は該走査ビームを調整するために信号ライン154A、154B上で該ビーム形成器と該システム制御器との間で交換される。
【0033】
該5つのブイラムチップ115A−1、115A−2、115B−1,115B−2、215は該種々の動作モジュールが必要とする実時間制御データを供給するよう役立っている。該用語”動作モジュール(operating module)”は制御データを要する該システムの種々の部分、すなわちビーム形成器116A、116B、送/受信チップ112A、112B、そしてプリアンプ/テージーシーチップ114A、114Bを指す。該システム制御器218は連続的データ出力を保証するために該ブイラムの適当なクロック作用と動作を保持する。加えて、該システム制御器は、該システムの種々の動作モジュールが、該デーラム直列ポート出力にあるデータが何時それら用になるかを知るように、クロックと制御信号を発生する。最後に、又それは該ホスト5が該ブイラム内にデータを書き込むことが出来るようピーシー通信プロトコルを介して該ホスト(ピーシー)5とインターフエースする。
【0034】
該システム制御器218は、4相のクロックを発生し、かつ、該2つのビーム形成器の出力を追加するため使用される追加補助エフピージーエイと共に1つのエフピージーエイ内に合併され得る。キュー2009(Q2009)の144ピンのクイックロジック(QuickLogic)のエフピージーエイが適当な選択である。
【0035】
該ブイラムの幾つかは多数のモジュールに共有される。4つのブイラム115A−1、115A−2、115B−1,115B−2の64ビット出力は送信モジュールのみならずビーム形成器によっても使用される。これは、如何なる与えられた時刻にも唯1つがデータを要求するのが典型的であるから、問題ではない。加えて、該送信モジュールチップは比較的少ないデータを使用し、かくして送信動作用にブイラム全体を専用化せねばならないのは無駄である。該ブイラムデータの多数のモジュールによる共用を可能にするために、該制御器が適当なMODCLOCKラインを解読(decipher)しアッサート(assert)するコードが該ブイラム内に埋め込まれる。
【0036】
第5のブイラム215は多数のモジュールにより共有されないデータを発生するため使われる。例えば、該テージーシー用の制御をここに置くのは便利であり、それはそのデータが該ビーム形成器データと同時に必要となるからである。正当なデータ(valid data)が該ビーム形成器から入手可能になる時刻を示す1つの専用制御ビットとフレーム境界を示すもう1つのビットを有することも又有用である。かくして、該ブイラム内のデータの位置が該フレーム走査シーケンス内の位置と対応するので、追加的ビットは該システムの動作と同期化される。電力を保存するよう該アナログシーシーデー(CCD)クロックをゲートするためにアナログシーシーデークロックイネーブル信号(analog CCD clock enable signals)も発生される。最後に、該アナログ回路を既知の波形でテストするためにD−A変換器用テストデータを発生するよう該ブイラムが使用され得る。
【0037】
該システムのサイズが減じられるので、ブイラムの数も減じられてもよい。2倍速くクロック作動するエスデーラムシステムでは、例えば、該4つの共用されるブイラムチップは128ラインシステム内の2つのエスデーラムチップに内に合併されてもよい。
【0038】
該ビーム形成器及び送信モジュールへ送られた該データはチャンネル内でビット直列であり、全てのチャンネルが並列に利用可能である。かくして該ビーム形成器モジュール用に、各ビットは各デルタ−デルタ値用に要求される2つのクロックで1つのチャンネルを完全に指定する。該送信モジュール用に、2つの送信チャンネルは、該2つのチャンネル用のデータ内でストローブ(strobing)する交互のクロックを用いて各ビットラインを共有する。チャンネル毎の全ての送信モジュール係数(スタート時刻の様な)がビット直列式に表される。
【0039】
該ブイラム内のデータはラン(runs)に組まれる。1つのランは該ブイラム制御器により解釈される1ワードのヘッダー(header)と、それに続き種々のモジュールにより使用されるゼロ以上の実際のデータワード(actual data words)とから成る。該ヘッダー(表1参照)は、該ラン内の該データが何処が行き先かと、それは如何に速くクロックアウトされるべきかと、そして該ラン内には如何に多くの値数があるかとを指定する。(該ランの行き先は該4つのブイラムから来るデータ用のみであることを注意しておく。該制御器のブイラムから来るビットは常に同じ行き先を有する。)又該ヘッダーは下記説明のジャンプ(Jump)、ポーズ(Pause)、そしてエンド(End)用の特殊命令をエンコードするためにも使用される。
【0040】
【表1】
【0041】
該ブイラム内のデータは基本的にシーケンシャルに読み出されるがメモリー要求を減じるためそして如何に該超音波システムが動作するかに関する幾らかの観察に基づくシステム動作を実現するために幾らかの変化は許される。
【0042】
該第1の観察はピークの制御データレート要求が必要な平均レートより遙かに高いことである。これは、近接した帯域(zone)の画像形成中は、最高のシャープさを保持するために該焦点が毎クロックで更新されるからである。しかしながら、遠い視界へアプローチする深い帯域用には、焦点合わせパラメーターは非常に速く変化する必要はない。かくして該データはより低いレートで供給されてもよい。これは各ランに付随する2ビットのRATEフイールドの使用により達成される(表2参照)。該RATEフイールドは、該指定されたランが最大システムクロックレート(8−32MHzとすることが出来る)、そのレートの、2分の1、4分の1、又は8分の1の何れかでクロックアウトされることを可能にする。
【0043】
【表2】
【0044】
次の観察は時刻データが要求されない大きなギャップが屡々あることである。送信パルスが深い帯域に点火された後、そのエコーが受信されそして該ビーム形成器が賦活される前比較的長い時間が過ごし得る。かくして作動時間間隔用(for work time period)にブイラム空間を無駄にする必要がないことは有利である。この理由で、表明されたポーズコ
マンドが許される。該システム制御器218がポーズコマンドを受信すると、それは該ブイラムメモリー内の次のワードを読む前に指定数のクロックサイクルだけ待つ。該PAUSECOUNTは1−2047の範囲上で取り得る11ビット数である。これは、16376(2047*8)までのシステムクロックサイクルのポーズを可能にするRATEフイールドにより追加的測られる。RATE1のポーズは次に説明される様にウエートコマンドと解釈されるのでRATEフイールドは値0,2そして3上で取り得るのみであることを注意する。しかしながら、これは問題でなく、何故なら、典型的にRATE0のみは最大ウエート精度用(1クロック内に)に使用されそしてRATE3は最大ウエート時間用(16376クロックサイクルまで)に使用されるからである。
【0045】
該ビーム形成器116からの該データはバンド幅制限されたリンク上を該ホスト5へ送り戻されるので、データ消失(data loss)を防止するためにバッフアリングと流れの制御が要求される。該バッフアリング16キロ×18のエフアイエフオー(FIFO)により達成される一方該流れ制御は該エフアイエフオー充満度指示(FIFO fullness indication)を該システム制御器218へ送り戻すことにより達成される。この方法で、もしエフアイエフオーが一杯(full)になると、該走査は該エフアイエフオーが空になるまで停止する。しかしながら、該走査は任意に停止すべきでなくそれは音響波の伝播でタイミングが取られているからである。かくして表明される同期化点(synchronization point)が該コード内に挿入され、これらの点では該制御器は該エフアイエフオーが安全に進めるのに充分な程空になるまで待つ。該ウエートコマンドはこれらの同期化点を示すために使用される。該ウエートコマンドは該制御器をWAITPROCEEDラインがハイになるまで待たせる。現在これは該エフアイエフオー上の”ノットハーフフル(not half-full)”指示部へ接続される(該補助エフピージーエイ経由で)。かくしてデータのオーバーフローが起こり得ないことを保証するために少なくとも8キロのデータ発生サイクル毎に該ウエートコマンドが置かれる。これは1より多い超音波ラインであるので、多数ラインインターリービング(multi-line inteleaving)が使用されることを可能にする。
【0046】
次のコマンドはジャンプ(jump)コマンドである。これは該ブイラムメモリーを通しての非シーケンシャル横断(non-sequential traversal)を可能にする。これは該ブイラムメモリーが該リードアウト動作と同時にそして又可変サイズの制御シーケンスを追加及び除去することを容易にするため修正され得るよう使用される。これが何故有用かを理解するために次の例を考えるが、人がブイラム位置512−1023のデータを変える一方他の位置を使用する走査の動作を続けようと欲すると想像する。もし該ホストが丁度位置512−1023を修正するならば、それらは、それらが修正中である時丁度使用されないことは保証されない。かくして該データは不定の(indeterminate)状態にあり、誤ったシーケンスへ導くかも知れない。しかしながら、もし位置512が位置1024へのジャンプであるよう最初に修正され、そして513−1023への位置が次いでそれらの新しい値に修正され、そして位置512が次いで最終的にその新しい値に修正されるなら、このレース条件は起こり得ない。(それは該修正のスタートに際して位置512−1023を読みつつはなく、ブランクの領域がこの付近に着くよう残され得ると仮定する。)加えて”サブルーチン”(戻りが絶対的ジャンプとしてコードされる事実により走査当たり1回使用され得るのみの)が走査シーケンスの容易な変化を可能にするよう使用出来る。
【0047】
ジャンプは実行するのに常に128サイクルを取るがそれは該システム制御器がこの新しいスタートアドレスを該ブイラム内にロードし、データの新しい行を該直列シフトレジスターへ転送せねばならないからである。これは典型的に約25サイクルだけを取るが、該システム制御器の他の部分は該ブイラムへのアクセスを行うかも知れないので、固定遅延を保持するために安全上部境界(safe upper bound)が使用される。
【0048】
最後のコマンドはエンド(end)コマンドである。これは、該フレームが完成したこと
を該システム制御器に伝えるためにフレーム用シーエケンスの終わりで使用される。次いで該制御器は、もしそれが1フレームモード(single-frame mode)にあればそれがホストにより再スタートされる(位置0から)までフエッチ命令(fetching instruction)を停止する。もしそれが連続モード(continuous mode)にあるなら、それは次のフレーム上で直ちにスタートする。{意味されるジャンプ0(implied jump 0)用に要する128サイクルの後}。
【0049】
図5Aは図3Aの該システム制御器のアーキテクチャの機能的ブロック線図である。該システム制御器218は4つの基本的部分、リードアウト制御器(readout controller)282、ホスト制御器284,リフレッシ制御器286、そしてアルバイター(Arbeiter)288を有する。最初の3つは該ブイラム上の3つの基本的動作、データを読み出し、ホストの要求でデータを書き込み、そして該デーラムコアをリフレッシすること、をサポートする。該アルバイター288は該最初の3つの部分の要求を該ブイラムのデーラムコアへの1つの接続内へ合併する責任がある。該最初の3つの部分の唯1つが与えられた時刻に制御を有し得るので、該表明された要求は、この要求が該アルバイター288によりアックノリッジ(acknowledged)されるまで、制御して待つ(control and wait)。またそれらはアルバイターにそれらがなお該デーラムを使用中である時伝えねばならないので該アルバイターが他の部分の1つにそれを許可しないことを知っているる。これはINUSEラインを経由して行われる。
【0050】
加えて、該アルバイター288は、何等かの他の部分がそれを欲するので該デーラムコアのオーナーシップを諦めるよう該ホスト制御器284に求めるため、該ホスト制御器284にRELREQすなわち要求放棄信号(relinquish request signal)を送る。該ホスト284制御器のみが該バスを放棄することを要求される必要があるのは、該リードアウト制御器284及びリフレッシ制御器286は共に該デーラムコアを固定短時間使用するのみだからであることを注意しておく。しかしながら、該ホスト制御器284は、該デーラム内に書かれるべく来るデータが該フアイヤワイヤ上にある限り、該デーラムに対し保持し続け得るので、何時データ転送を1時的に停止するかを伝えられる必要がある。
【0051】
ブイラムの直列部分は多重化されず、それは常に該リードアウト制御器282により制御されることを注意しておく。該ブイラム直列データは又該リードアウト制御器282へ行くのみである。
【0052】
該リードアウト制御器282は該データの配列を該ブイラムの直列アクセスポート外で制御する。これは、どの位置が読まれるべきか決定するため該データヘッダーを解剖すること、該ブイラム直列クロックを正しい時刻にクロック作用させること、該モジュール制御ラインをドライブすること、そして又該ブイラムのデーラムコアから該直列アクセスメモリー内へ転送されべき適当なデータ用に配置することを含む。
【0053】
ホスト制御器284は、該ホストが該ブイラム内に書き込むことを可能にするようフアイヤワイヤを経由して該ホスト5にインターフエースする該ブイラム制御器の部分である。該ホストが該ブイラム内に書き込みたい時、それは、修正するのみならず新しいデータを書くために、どのブイラムかそしてどのアドレスかを指定する非同期パケットを送信する。次いで該ホスト制御器284は該ブイラムへのアクセスを該アルバイター288に求める。該デーラムが該リードアウト282か又はリフレッシ286か何れかの制御器により使用されてない時は、該アルバイター288は制御を該ホスト制御器284に与える。該ホスト制御器284は次いでアドレス及び制御信号発生の世話をする。全パケットがデコードされると、該ホスト制御器284はその要求ラインを開放し該デーラム制御を諦めて、他の2つの部分がそれを使用出来るようにする。
【0054】
該リフレッシ制御器286は、該ブイラムのデーラムコアがそのデータを失わないようにリフレッシサイクルを周期的に発生する責任がある。該リフレッシ制御器286は、何時それがリフレッシを要求する必要があるかを跡をつけるためにそれ自身のカウンターを有する。一旦それが該アルバイター288経由で該ブイラムへのアクセスを得ると、それは該ブイラムの各々用にシーケンシャルに1つのリフレッシサイクルを発生する。これは全ての5つのブイラムを並列にリフレッシするのに比較して該デーラム電源ライン上のスパイクの量を減じる。
【0055】
FERRATE入力は如何に多くのシステムクロックサイクルがリフレッシサイクル間で起こるかを制御する。(表3参照。)これは種々のシステムクロックレート用の補償である。加えて、リフレッシはデバッグの目的でデイスエーブルにされてもよい。
【0056】
【表3】
【0057】
該アルバイター288は該リードアウト、ホスト、そしてリフレッシ制御器282,284,286部分による該ブイラムへのアクセスを制御する。如何なる与えられた時刻にも該デーラムポートへのアクセスは唯1つの部分しか有しない。該アルバイター288は、制御を有する該部分がそのIN_USEラインをデアッサート(de-asserting)することによりそれを放棄するまで該ブイラムの制御をもう1つの部分へ再割り当てしない。該部分は最高の優先度を得る該リードアウト制御器282と最低の優先度を得る該ホスト制御器284とで以て優先度を付けられる。推論(reasoning)は、もし該リードアウト制御器282が該ブイラムへのアクセスを要するがそれを得てないならば、該直列出力データは正しくないので該システムはブレークダウン(break down)してもよい。該リフレッシ制御器286は、それは多く起こるべきでないが、偶々の遅延は許容出来る。最後に、該ホスト制御器284は非常に長い遅延も許容する可能性があり、それは該ホストは、該ブイラムの書き込みが長くかかるかも知れないことを除けば、余りに多くの結果を得ることなく待ち続けることが出来るからである。
【0058】
該走査ヘッドと該ホストコンピユータとの間の高能力だが、費用効果があり(cost-effective)、物理的に邪魔にならない接続がフアイヤワイヤ規格(FireWire standard){アイイーイーイー1394(IEEE1394)として知られている)}を使用して可能である。該フアイヤワイヤ規格はマルチメデイヤ機器用に使用され、毎秒100−200メガビットをそして低廉な6ワイヤケーブル上で、好ましくは毎秒400−800メガビットの範囲の動作を可能にする。電力も又該6ワイヤの2本上で提供されるので、該フアイヤワイヤケーブルが該プローブヘッドへの唯必要な電気接続となる。バッテリー又はアイイーイ
ーイー1394ハブ(IEEE1394 hub)の様な電源が使用出来る。該フアイヤワイヤプロトコルは高レート、低レイテンシー(low-latency)のビデオデータを転送するためのアイソクロナス通信(isochronous communication)のみならず該周辺機器のコンフイギュレーションと制御のみならずそれらからステイタス情報を得るためにも使用され得る非同期で、信頼性のある通信も両方提供する。誂えのシステムを該フアイヤワイヤバスにインターフエースするための幾つかのチップセット(chipset)が入手可能である。加えて、該ヘッド対ホスト接続(head-to-host)の他端を完成するためにピーシーアイ対フアイヤワイヤ(PCI-to-FireWire)のチップセットと基板が現在入手可能である。又カードバス対フアイヤワイヤ(CardBus-to-FireWire)の基板も使用出来る。
【0059】
該ブイラム制御器(VRAM controller)は該超音波走査ヘッドを直接制御するが、より高いレベルの制御、初期化、そしてデータ処理及びデイスプレーがデスクトップピーシー(desktop PC)、ラップトップ(laptop)、又はパームトップ(palmtop)コンピユータの様な汎用ホストから来る。該デイスプレーはタッチスクリーン能力(touchscreen capability)を有し得る。該ホストは該ブイラム制御器を経由して該ブイラムデータを書き込む。これは初期化に於いてのみならず種々の走査パターンを要する何等かのパラメーター変更(帯域の数又は位置、又は走査ヘッドの種類の様な)の時は何時でも行われる。同じ走査パラメーターを有する該走査ヘッドからデータが丁度連続的に読まれるルーチン動作中、該ホストは該ブイラムに書き込む必要はない。該ブイラム制御器もそれが該走査パターン内の何処にいるかを追跡するので、それは該ホストに戻る該データ内でフレーム境界(frame bondaries)をマークするパケット化(packetization)を行うことが出来る。パワーダウンモード(power-down mode)及び該ヘッド上のボタン又はダイヤルの問い合わせ(querying of buttons or dial on the head)の様な追加的機能の制御も又該フアイヤワイヤ接続を経由して行われ得る。
【0060】
フアイヤワイヤチップセットは該フアイヤワイヤインターフエースへの電気的及び低レベルプロトコルインターフエースを管理するが、該システム制御器は該フアイヤワイヤチップセットへのインターフエースを管理するのみならず非同期パケットをデコードしたり、フレームをアイソクロナスパケット境界(isochronous packet boundaries)に及ばないようにする様なより高レベルのフアイヤワイヤプロトコルの課題を扱わねばならない。
【0061】
非同期データ転送(Asynchronous data transfer)は如何なる時も起こり、該画像データに対し非同期である。非同期データ転送は1つのノードからもう1つへの書き込み又は読み出しのフオームを取る。該書き込み及び読み出しは目標ノードのアドレス空間(target node's address space)内の位置の特定範囲までである。該アドレス空間は48ビットとなり得る。個別非同期パケット長さは毎秒200メガビット動作用では1024バイトに限定される。読み出し及び書き込みの両者は該システム制御器によりサポートされる。非同期書き込みは該ホストが該ブイラムデータのみならず該動作モードを変えることが出来る該制御器内の制御ワードをも修正可能にするため使用される。非同期読み出しはコンフギュレーションロム(configuration ROM)(システム制御器エフピージーエイ内の)を訊ねるため使用されそして”ポーズ(pause)”ボタンの様な外部レジスター又はアイ/オーに訊ねるためにも使用出来る。該コンフイギュレーションロムは、該プローブヘッドを区別するのみならずキーに基づき或るソフトウエアの特徴をノードロックすることを可能にするためにも使用され得る、訊ね得る”ユニークなアイデー(unique ID)”を有する。
【0062】
アイソクロナス転送を使用して、ノードは特定量のバンド幅を予約し、それは8000分の1秒毎の保証された低オーバーヘッドバースト(low-overhead burst)のリンクアクセスを得る。該ヘッドから該ホストへの全ての画像データはアイソクロナスパケット経由で送られる。該フアイヤワイヤプロトコルは或るパケットレベルでの同期化を見越してお
り、追加的同期化が該システム制御器内に組み込まれている。
【0063】
該非同期書き込み要求パケット(asynchronous write request packets)は、
a)リンク層(Link Layer)制御器チップをコンフイギュアし{テーアイジーピーリンクス(TI GPLynx)又はテーアイジーピー2リンクス(TI GP2 lynx)}
b)該システム制御器エフジーピーエイを制御し
c)配列されたデータを該ブイラム内に書き込む
ために該ホストから該プローブヘッドへ送られる。
【0064】
”ブロックペイロード(Block Payload)を有する非同期書き込み要求”又は”クオドレットペイロード(Quadlet Payload)を有する非同期書き込み要求”の両フオームが使用出来る。後者は該ペイロードを簡単に1クオドレット(4バイト)に拘束する。該2つのパケットのフオーマットを表4及び5に示す。これらは、該テーアイリンク(TI LINK)制御器チップにより該パケットが如何に伝えられるか、であることを注意しておく。これと該ワイヤ上のフオーマットとの間の差は該シーアールシーエス(CRCs)が引き剥がされ、スピードコード{エスピーデー(spd)}とアクノリッジメントコード{アックセント(ackSent)}が終わりに付属されることである。アダプテックエイピーアイ(Adaptec
API)及びデバイスドライバーが該パケットの組立の面倒を見る。
【0065】
【表4】
【0066】
【表5】
【0067】
該deatinationIDフイールドは該プローブヘッドフアイヤワイヤ制御器である該行き先のノードアイデー(node ID)を保持する。物理層チップはこれを該パケットがそれ用であるかどうかを決定するため使用する。該システム制御器はこのフイールドを無視する。該tLabelフイールドは要求と応答をマッチさせるため使用される。書き込み要求に対しは、これは問題でなく、無視出来る。該rtはリンク及び/又はピーエイチワイ(phy)レベルで使用されるリトライ(retry)コードである。それはシステム制御器により使用はされない。該tCodeフイールドはそれがどんな種類のパケットかを決定する処理コードである。特に0はクオドレット書き込み要求用であり、1はブロック書き込み要求用である。該システム制御器はそれがどんな種類のパケットかを決定するためこのフイールドを解剖する。現在0及び1のtCode値のみが認識される。優先度(priority)フイールドは該ピーエイチワイ(PHY)チップのみにより使用され、該システム制御器により無視される。それは、すなわち、該インターフエース上のどのユニットがデータの特定パケットを受信すべきかの選択で使用される。
【0068】
次に、該destinationOffsetHi及びdestinationOffsetLoフイールドが該48ビットの行き先スタートアドレスを形成する。これは該ノード内で何用に該データが使用されるべきかを示す。該システム制御器は表6で示す様な機能を決定するために該deatinationOffsetHiを使用した。該destinationOffsetHiフイールドの該3つの最下位ビットだけが現在調べられることを注意しておく。該spdフイールドは該データが送られた速度を示す一方該ackSentフイールドは該リンク(LINK)チップが如何に該パケットをアックノレッジ(acknowledge)したかを云うことによりステイタスを示すため使用される。
【0069】
【表6】
【0070】
見られる様に、0−4のdestinationOffsetHiの値はブイラムに書き込むことに対応する。この場合該destinationOffsetLoは書き込みをスタートするバイトアドレスへ設定される。これは16ビットワードで形成されるのが典型的である標準的ブラムアドレスの2倍である。又該スタートアドレス(destinationOffsetLo)と該長さ(dataLength)は全ての動作が整合されたクオドレットであるよう共に4の倍数とすることが出来ることを注意しておく。ペイロードデータはリトルエンデイアン(little endian)であり、かくしてもしインテル(Intel)ピーシーホストにより書き込まれるならば変換される必要はない。長さ(dataLength)は追加的にジーピーリンクス(GPLynx)先入れ先出し(FIFO)のサイズにより4と128バイトの間になければならない。全部の先入れ先出しのサイズは200バイトであるが、72バイトは読み出し応答用に必要な非同期送信先入れ先出しに専用化されている。
【0071】
5のdestinationOffsetHi値は該システム制御器のイソパケット長さ(ISO Packet Length )レジスターが書き込まれるべきことを意味する。イソパケット長さは、フアイヤワイヤを経由して該ホストへ戻るよう、それが該イソパケットを正しくフオーマットさせるように該制御器内に設定されねばならない。該システム制御器内の表明されたカウンターが使用されるのは該テーアイジーピーリンクス(TI GPLynx)チップが余りに後れて1ワードまでエンドオブパケット指示(end-of-packet indication)をアッサートしない事実のためである。イソパケット長さも該リンク(LINK)チップ内に設定されねばならないことを注意しておく。書き込まれる該値は該イソパケット長さ内では16ビットワードの数でありそれは又該リンクチップ内にも設定されねばならない。該書き込まれる値は該イソパケット内では16ビットワードの数であり(すなわちバイト/2)そしてそれはシステム制御器によってのみ解釈され該リンク(LINK)チップによってではないのでリトルエンディアンの順序で書き込まれる。
【0072】
6のdestinationOffsetHi値を指定することは該システム制御器モードワードが修正されるべきことを意味する。現在最下位16ビットのみが各クオドレットから使用されそして全てのクオドレットは同じ場所へ行くので多数の値を書き込むことは該システム制御器モ
ードワードが書かれるようにだけする。該ペイロードデータは再びリトルエンディアンであることを注意頂きたい。(これら2つの事実は共に全ての4バイトから最初の2バイトが使用され第2の2つは無視されることになる。)該システム制御器モードワードの規定は表7で与えられる。
【0073】
【表7】
【0074】
該ビーオーエフ(BOF)ワードフイールドはフレームの初めを示すためにアイソクロナスパケットの第1ワードのハイバイト(high byte)内に該システム制御器が置く値を設定するため使われる。該ビーオーエフワードフイールドは典型的データ内に起こりそうでない何等かの値に設定され得る。しかしながら、これは決定的ではなく、それは、該データ内に起こるビーオーエフワードを選ぶことは、正しくないフレーム同期化を見落とすことは起こりそうだが、誤同期化されたと考えたが本当は正しく同期化された場合に偽りの警報を決して引き起こさないからである。リセット時の初期値は16進法の80である。
【0075】
該AbortFrame、SigleFrame、Runは該システム動作を制御するため使用される。それらの使用法は表8に示す。該データ先入れ先出しは完全に空になることは決して許されないので全体のフレームは次の1つの1部がキュー(queue)となるまでリードアウトされ得ない。
【0076】
【表8】
【0077】
該DataLoopbackビットは該ホストから読み戻された該データがA−Dから来るか又は該ブイラムの1つからかを制御するため使用される。(現在これはブイラム1。)この第2のオプションは、該ビーム形成器及びA−D変換をテストせずに該デジタルデータ発生と収集とをテストするテスト目的で使用出来る。該データループバックビットの0はA−Dからの読み出しの正常動作を示す一方1はそれが該ブイラムからデータを得るべきことを意味する。
【0078】
特別1と特別2のビットは一般的使用のために利用可能である。それらは該システム制御器によりラッチされ現在はEXTRACLOCK0及びEXTRACLOCK1と呼ばれるピン上に持ち出されているがどんな目的にも使用出来る。
【0079】
最後にdestinationOffsetHiを7に設定することは該非同期パケット内の該データが該フアイヤワイヤリンクチップに戻って書き込まれることを示す。これは該テーアイテーエスビー12エルブイ31の(TI TSB12LV31's){又は32の(32's)}のレジスターの何れもがホストにより修正されることを可能にする。これはアイソクロナスデータ送信をコンフイギュアし、イネーブルにするため使用出来る。該destinationOffsetLowは書き込む第1レジスターを指定する。該レジスターはサイズが全て4バイトであり、それら全体で書き込まれねばならないので、destinationOffsetLowとdataLengthは共に4の倍数であらねばならない。多数の逐次型レジスターが1つのパケットで書き込まれ得る。該データは該テーエスビー12エルブイ31(TSB12LV31)がビッグエンディアンとして設計されるのでビッグエンディアンであることを注意しておく。このバイトスワッピング(byte-swapping)はインテルピーシーホストにより行われねばならない。
【0080】
読み出し要求パケットは該プローブヘッドからデータを非同期で読み出すために使用される。これは現在コンフギュレーションロムデータ(下記参照)から成るのみであるがステイタス情報又はボタン指示の様な他の種類のデータ用に容易に使用出来る。
【0081】
アダプテック(Adaptec)のデバイスドライバーは表明された適用要求に応答して非同期読み出し要求を送るのみならずP_GET_DEV_INFOのSendPAPCommandに応答して、又はバスリセット後、又は応用がノードへのハンドルを得るよう試みる時、該ノードのフアイヤワイヤコンフイギュレーションロムに訊ねる。
【0082】
非同期読み出し要求は同期書き込み要求に於ける様にクオドレット又はブロックの何れ
かの種類とし得る。該フオーマットは表9と表10に示す。それらは書き込み要求フオーマットと同様である。
【0083】
【表9】
【0084】
【表10】
【0085】
該非同期書き込みパケットに於ける様に、該destinationOffsetHiとdestinationOffsetLowは要求されているものを決定する。ハイのアドレスは制御及びステイタスレジスターと該コンフギュレーションロムとして使用のため規定され一方ローのアドレスはより汎用目的の使用のためである。特に、該フアイヤワイヤコンフイギュレーションロムは、例えば、destinationOffsetHi=0xffff、そしてdestinationOffsetLow=0xf0000400でスタートする。
【0086】
該システム制御器が該テーアイリンク(TI LINK)チップの一般受信先入れ先出しからクオドレット又はブロック読みだし要求パケットを受信すると、それはクオドレット又はブロック読み出し応答パケットをフオーム化しそれを該リンクチップの非同期送信先入れ先出し内に置く。これらのパケットのフオーマット(該非同期送信先入れ先出し内に置かれた)を表11及び表12に示す。
【0087】
【表11】
【0088】
【表12】
【0089】
該spd、tLabel、rt、そして優先度の値は該要求パケットからコピーされる。該destinationIDは該要求パケットのsourceIDから取られる。全てのパケットのシーアールシーエスは該テーアイリンクチップにより発生され、かくして該システム制御器が発生せねばならないデータが含まれることを注意しておく。(該ロムのシーアールシーエスはオフラインで表明して計算されねばならない。) 該rCodeフイールドは回答のステイタスを示すため使われる。特に、0は全てが良いことを示すresp_completeを意味する。6の値は該パケットの幾つかのフイールドが正当でなく又はサポートされないことを示すresp_type_errorを意味する。この場合、もし該要求がブロック要求であるなら該応答パケットのdataLengthは0でなければならず、データは含まれるべきでない。もし該要求パケットのdataLength又はdestinationOffsetLowが4の倍数でないか又はもし該dataLengthが4と32の間にない(ブロックパケット用で)ならばresp_type_errorが戻される。これは該テーアイチップの非同期送信先入れ先出しが12クオドレット(8ペイロードクオドレット+4クオドレットヘッダー用に)であるべくコンフイギュアされているので128バイトペイロード書き込みパケットを可能にするために該受信先入れ先出しは36クオドレットであり得るからである。該アダプテック(Adaptec)デバイスドライバーが要求すべき最長要求は8クオドレットでありそれはそれがコンフイギュレーションロムの長さであるからである。何れの場合も、もし長い転送が失敗したならばそれはより小さい要求に戻るよう降下すると仮定されている。
【0090】
該フアイヤワイヤ仕様は各フアイヤワイヤノードが、該デバイス、その要求そしてその能力について種々の詳細を含むコンフイギュレーションロムを持つよう期待している。このロムは読み出し要求パケットを経由して訊ねられるべきである。2種類のロム実施法があり、最小ロムと一般ロムである。前者は24ビットベンダーアイデー(vendor ID)を示すデータの唯1つのクオドレット(4バイト)ピースを有する。該一般ロムは多くの他のフイールド、該ベンダー及びデバイスのアスキー名(ASCII name)からその電力消費とその能力にアクセスする方法までに及ぶオプションである多くを有する。
【0091】
一般ロムで要求されるフイールドの1つはノードユニークアイデー(node unique ID)である。これは24ビットのベンダーアイデーと40ビットのチップアイデー(chip ID)から成る。該40ビットのチップアイデーは全てのノードがユニークな値を有するよう割り当てる該ベンダー次第のものである。該ノードユニークアイデーは、動作中に該フアイヤワイヤバスがリセット又は再構成されるならば該デバイス上で一貫したハンドルを保つように要求される。デバイスが初めて開かれると、応用機能はそのコンフイギュレーションロムを読み出しそれがそれと共に作動しようとしているかどうかを決定する。もしそうであるならば、それはそのユニークアイデーを記録しそのノードユニークアイデーを経由して該デバイスへの接続を開く。次いでこれは何時でも与えられた時刻に該ホストアダプターとそのデバイスドライバーとによりそのフアイヤワイヤアイデー(16ビット)に写像される。もしトポロジーが変化するか又はフアイヤワイヤバスリセットが起こるなら、該ノードのフアイヤワイヤアイデーは変化出来るが、しかしながら、該ノードユニークアイデーは変化しない。かくして、この様な場合、該アダプターは自動的に新しいフアイヤワイヤアイデーを決定しそして継続する。かくして特に該システムに取付られた多数ヘッドを用いてのスムーズな動作用に、ノードユニークアイデーの実施と該コンフイギュレーションロムが必要である。
【0092】
該コンフイギュレーションロムは幾つかの部分に分かれる。特に関心のある部分は、該ロムの長さとシーアールシーを規定する第1ワードと、幾つかの固定の1394指定情報(ノードユニークアイデーの様な)を与えるBus_info_Blockを含む次の4ワードと、そしてキー値のタグ付きのエントリーのセット(set of key-value tagged entries)であるRoot Directoryを表す最後の3ワードとである。2つの必要なキー値の対のみがエフピージーエイ内に組み込まれた該ロム内に含まれる。使用出来る8ワードロムが表13に示される。
【0093】
【表13】
【0094】
アイソクロナスなパケットはビーム形成されるデータの該プローブヘッドからホストへの通信用に使用される。これは概念的にはフレームマーカーによる区切り付きの(punctuated)16ビット数の流れである。該データが対応している該フレームの中の場所と協調を保つために該フレームマーカーは重要である。或る超音波システムは該データ内に埋め込まれた入念なフレーム及びラインマーカーを使用するが、該集積化システムは、フレーム境界をマークするために、データの1部としては送られない、1つの補助ビットを使用出来る。ライン境界(line boundaries)は該ブイラム配列プログラム(VRAM sequencing
program)を知ることにより得られる。
【0095】
非同期パケットは好きなように送られ、バンド幅入手可能性の何等の保証も持たないが、アイソクロナスパケットは保証されたデータレートを送るために低いオーバーヘッドの方法として使用出来る。一旦周辺部が指定量のバンド幅を予約すると、それは8000分の1秒毎にリンクアクセスの保証されたバーストを得る。ヘッドからホストへの全てのデータはアイソクロナスパケットを経由して送られる。アイソクロナスパケットは8000分の1秒に限定されるので、これはデータのフレームである。該フアイヤワイヤ仕様は、各アイソクロナスパケットに4ビットのSYNCコードでタグを付けるため使用出来る同期ビットの使用を説明している。それでアダプテックのフアイヤワイヤ対ピーシーアイブリッジ(Adaptec FireWire-to-PCI gridge)は適当なフレーム整合を保証するために該Sync fieldフイールドを使用出来る。しかしながら、該テーアイジーピーリンクス制御器チップ(TI GPLynx Controller chip)はパケット送信時刻のフレームレベルの粒状度をサポートするのみでパケットレベルではないので、該システム制御器が該フアイヤワイヤリンクチップにそれがデータを有することを伝える時、それはデータの全フレームを送るよう準備されていなければならない。該先入れ先出しはフレームより遙かに小さいので、賢明なオプションは有効フアイヤワイヤフレームサイズを1パケットに減じることである。次いで特定のフレーム開始部{ビーオーエフ(BOF)}が全ての超音波フレームの第1ワードのハイバイトでコード付けされ、フアイヤワイヤフレーム(そしてパケット)の開始部で超音波フレームのスタートを起こさせ、超音波応用ソフトウエア内のフレームレベルの同期化を行う。効率のために、データの完全の超音波フレームは1つのフアイヤワイヤコール(そして従って1つの割り込み)でもなお読み出され得る。
【0096】
アイソクロナスなヘッドからホストのデータ転送用のセットアップには3つの過程がある。これらの初期化過程はプローブ初期化毎に1回だけ行われる必要がある。
【0097】
第1過程はアイソクロナスバンド幅を予約することである。この予約は、割り当てられた全バンド幅が該リンクの全バンド幅を越えないことを保証するために要求の該中央記録{該フアイヤワイヤのアイソクロナスサイクルマネージャーノード(FireWire isochronous cycle mamager node)内の}が保たれるようにする。例えば、この予約はP_ALLOCATE_RESOURCEに設定されたCmdフイールドを有するアダプテックのAPI BusConfig 0コマンドを使用して達成される。バイトで要求されるペイロードが送り込まれる。これは毎8000分の1秒内に望まれるデータの量である。この値を余り高く設定することは該フアイヤワイヤインターフエース上の予約されたバンド幅を単に浪費するがそれはもし1つのデバイスしかないならば問題ではない。この値を余り低く設定することはヘッドからホストへのデータレートを拘束するかも知れない。オーバーフロー又はデータ消失は起こりそうではなく、該走査は単により遅く進むかも知れない。リソース割り当てコールはアイソクロナスチャンネル数のみならず許されるペイロードサイズも戻らせる。この許されるペイロードサイズは、もし該リンクの部分が既に予約されているならば要求されたより少ないかも知れない。
【0098】
次の過程はどれだけ長いイソパケットを期待すべきかを伝えるために該システム制御器イソパケット長さワードを設定することである。
【0099】
最後の過程はプローブヘッドリンク(LINK)チップを初期化することである。これは上記説明のリンクチップ非同期パケットへのライトバック(writeback)を介して行われる。特に、初期化レジスター54h、58h、そして5chが必要である。次いで該プローブヘッドが配列をスタートするよう命じられ、該データは戻るよう流れる。
【0100】
もし多数プローブが該システムに接続されるなら、該アイソクロナスバンド幅予約が1回起こるがしかし如何なる与えられた時刻に於いても、唯1つのプローブのアイソクロナス送信(のみならずその配列動作)がイネーブル化される。
【0101】
前述の様に、アイソクロナスデータ転送は該プローブヘッドのデータをホストへ供給するため使われる。フレーム同期化を保持することは必要である。該フアイヤワイヤは約3000バイトのサブフレームパケット化をサポートするがこの先端の上にフレーム同期化を実施することは該システム制御器次第である。
同期化は2つの方法を介して達成されるが、
1.フレームの第1パケット内の第1ワードのハイのバイトが該フレーム開始部{ビーオーエフ(BOF)}コードに設定される。(これは該システム制御器モードワード内で設定出来る)。
【0102】
2.全てのフレームが全数のパケットを消費するようパッド(padded)される。
【0103】
これら2つが組み合わされると、それらは、もし1度に正しい数のパケットが読み出されるならば該フレーム同期化が保持されることを保証しそして再同期化は、該データ流れ内で各パケットの第1ワードのハイのバイトを丁度走査することによりもたらされ得る。
【0104】
例のパケット化が表14に示される。これは1つの完全な超音波フレームと次のフレームの第1パケットを示す4ワード(8バイト)の4パケットをめいめいに描いている。超音波フレームサイズは10ワードである。見られる様に、第1ワードの該ハイのバイトはビーオーエフコードに設定される。これは適当な同期化が保持されたことを保証するために検査され得る。該データは次いで3つのパケット1−3に分けられる。該フレームはパケット3の中間で終わるので、パケット3の終わりはハイのワードの中のビーオーエフコードでパッドされる。重要なことは、これは、例え該超音波フレームサイズが該パケット
のサイズの倍数でなくとも、第4パケットの第1ワードは第2フレームの第1ワードになることを意味する。
【0105】
【表14】
【0106】
テーエスビー12エルブイ31(TSB12LV31)(又は32)は該アイソクロナスデータのパケット化を行うが該ISORST信号を介して該システム制御器にパケット境界を知らせる。次いで該システム制御器はその内部のワード対バイトのマルチプレキサー(word-to-byte multiplexer)のみならずパケット化回路もリセットするためにこれを使用する。もしそれが該先入れ先出しからフレームマーカーを受信すればそれがISORSTパルスを受信するまで該先入れ先出しからのクロッキングデータを停止する。
【0107】
該モジュールインターフエースは該システム内の種々のモジュールが該ブイラム制御器により如何に制御されるかを規定する。2種類のモジュールがあり、共有される4つのブイラム(各アナログ基板上の2つ)からデータを受信するそれらと、専用化された該デジ
タル基板上の該ブイラム(該ブイラム制御器を経由して)からデータを受信するそれらとである。該2種類のモジュールはそれらの動作を同期化するために異なる制御信号を使用する。
【0108】
タイミングの多くは該モジュールのランの速度に左右される(共有された/専用化されたブイラム使用法)。図5Bは典型的プログラムシーケンスについて種々のモジュールインターフエーシングモード用の典型的タイミングを示す。
【0109】
前記の様に、VRAMDATA、loopbackブイラムからのデータが実行を制御する。図5B内で対角線状陰影付きボックスは該ブイラム制御器により使用されるヘッダーデータを示し一方陰影付きボックスはモジュールデータを示す。該4つの他のブイラム内のデータが該モジュールへ行く。第1ブイラムからのデータは該システム制御器内へ戻るよう廻され次いでテージーシー(TGC)、フイードバック制御、等の様なもの用の専用化されたデータ源用に使用される。
【0110】
図5Bのクロック1−4で、レート1/1でのデータのランはモジュール0が行き先となっている。該ヘッダーはクロック1でクロックアウトされる。クロック1でのNEWRUNCLOCKのパルスは該モジュールに次のクロックがランでは最初であることを知らせる。かくしてそれらはもし必要ならそれらの内部のラン関連状態をリセットする。該データはクロック2,3そして4の間クロックアウトされる。該データはモジュール0が行き先なので、該MODCLOCK0は新しいデータワード毎に一度パルスを出す。モジュール0はMODCLOCK0の立ち上げエッジでVRAMDATAの該データをラッチすべきである。
【0111】
該ブイラムのアクセス及び保持時間(図5BでのTacc及びThold)が注意深く観察されねばならないことを注意しておく。該ブイラムのアクセス時間は速度等級により15ns−25nsであり該保持時間は4ns程に短くあり得るので、これはそれらのモジュールクロックの立ち上げエッジの前にTclk−Taccより早くないデータで動作時には多くのマージン(margin)は残さない。(SCと該MODCLOCKとの間の何等かのスキューは従ってこのバウンド(bound)を引き締めるが、同じMASTERCLOCKからのゲートされたクロックとして両信号を発生するよう該ブイラム制御器が設計されている仕方のために該ロードする条件が余りに異ならないと仮定すれば該スキューは最小となる。)33MHzのマスタークロック周波数と速いブイラムが与えられると、これは15nsの弛みを与える。より遅いブイラムを使用することは5nsの弛みを与える。
【0112】
最大レート(full rate)でデータを受け入れるモジュールはそれらが該立ち上げクロックの後Tholdより大きいデータをラッチしないことを追加的に確認せねばならない。これは同じクロックが該ブイラムから次のワードを検索するため使用されるからである。かくして一般にモジュールは、それらのモジュールクロックの立ち上げエッジで又はその前に有効にクロックするためにそれらが該クロック入力を遅延させると少なくとも同じだけ該データ入力を遅延させることを確認すべきである。この第2の拘束は1/2、1/4又は1/8のレートデータが使用される時は存在しない。
【0113】
第1の例は1/1のレートデータであるから、該MODULEFASTCLOCK0信号は該MODULECLOCK0ラインに従う。それらは1/2,1/4、又は1/8レートデータが使用される時のみ異なる。
【0114】
クロック7−15はモジュール2が行き先のレート1/4で長さ2のランを示す。かくして新データは第4マスタークロック毎に1回だけ該ブイラムからクロックされる。ここでMODULEFASTCLOCK2はMODULECLOCK2と異なる振る舞いを示す。再びクロック7で該NEWRUNCLOCKは新しいランが次のクロックサイクル上で始まっていることを合図する。クロック
7中に、該ブイラム制御器は、次のランが1/4のレートでモジュール2用であることを示すヘッダーデータをラッチする。又クロック7中に、該ブイラムは該モジュールが使用するモジュールデータを発生する。クロック8で、MODCLOCK2が起こり、モジュール2に該ブイラムのデータをラッチインし使用するよう命ずる。該データは次のMODCLOCK2の前のマスタークロックまで存在することを注意しておく。
【0115】
MODCLOCK2は新しいデータワード当たり1回クロックされるのみであるが、MODULEFASTCLOCK2は該ランの時間中マスタークロック当たり1回クロックされる。これは、より低いレートでデータを必要とするのみであるが最大レートで計算を行う必要があるビーム形成器の様な、モジュール用には有用である。MODNEWDATA信号は、該速いクロックのどれに新しいデータが示されたかを決定するためにMODFASTCLOCKラインを使用するモジュールにより使用され得る。
【0116】
クロック16−18はポーズコマンドの結果を示す。ここでNEWRUNCLOCKが通常の様に配列されるが、MODCLOCK又はMODFASTCLOCKは発生されない。
【0117】
上記の様に、特定の実施例が、エフピージーエイを使用する実施例の簡単さを含め、多数の基準に基づき選出された。これはブイラムの使用を動機付けした。より高密度のエスデーラムを使用するエイシック(ASIC)インターフエースは少なくとも幾つかのバッフア作用を要するが、これは制御器内に又は代わりに該ビーム形成器、テー/アール回路又は増幅器モジュールと共に組み込まれ得る。この方法でそれらは該上記システムが供給する簡単で、同期的で、連続的データとは反対のデータのバーストを受信する。利点はエスデーラムはより高密度でより高いレートでデータを供給することであり、それは部品数を減じる。この様な構成は図4Bで示され、例えば、そこでは1又は2枚のプリント基板上に64又は128チャンネル(660i−660j)システムが構成される。この2枚の基板システムで、該テー/アール回路とプリアンプリフアイア/テージーシー(preamplifier/TGC)回路が1つの集積回路内に作られ、第2の集積回路として形成されるシーデーピービーム形成器(CDP beamformer)と共に1枚の基板上に置かれる。該ビーム形成器制御回路はプロセサー670を用いた加重入力の計算を含むことが出来る。このシステム用のメモリーは該システム制御器及び該デジタル通信制御回路と共に第2基板上に配置されたエスデーラムである。
【0118】
図3Aに戻ると、該標準的フアイヤワイヤケーブル40は複数のフアイヤワイヤ信号ライン42とフアイヤワイヤ電力ライン44とを含む。必要な電圧を提供するために、該フアイヤワイヤ電力ライン44はインラインDC−DC変換器300に供給される。該DC−DC変換器300は必要な電圧を発生し複数の電力ライン46上でそれらを提供する。これらの新電力ライン46は誂えたケーブル40’内に該フアイヤワイヤ信号ライン42と共にパッケージされる。該プローブハウジング3’内では、該フアイヤワイヤ信号ライン42は該フアイヤワイヤチップセット220と接続され、該誂えの電力ライン46は電力配電器(power distributor)48に接続されるが、該配電器は種々の電圧を濾過しそれぞれの内部電圧ライン148A、148B、248上で配電する。加えて、該電力配電器48は下記でより詳細に説明する様に、追加的DC−DC変換を行う。
【0119】
送/受信制御チップは該変換器配列とインターフエースするため必要とされる。送信モードでは、該チップは、該送信されたパルスが必要な送信焦点で該画像位置にコヒーレント(coherently)に合計されるように、該選択された変換器要素の各々に印加される高電圧ドライビングバルスに遅延を提供出来る。受信モードでは、それは、選択された要素により受信された反射音響波のその対応する増幅器への接続を提供する。多数チャンネル送/受信チップの機能は2つの部分に分離出来るが、低電圧送/受信制御を提供するコア機能と低電圧送/受信制御を高電圧にレベルシフトし該変換器配列と直接インターフエース
させるバッフアー機能とである。該送/受信チップのコア機能は、各チャンネルプロセサーへマスタークロック及びビット値を同報(broadcasts)するグローバルカウンター、送信周波数、パルス数、パルスシーケンスそして送/受信選択を制御するグローバルメモリー、各チャンネル用の遅延選択を提供するローカル比較器を含む。例えば、60MHzクロック及び10ビットグローバルカウンター用には、それは各チャンネルに17usまでの遅延、プログラム可能な送信周波数を提供するローカル周波数カウンター、種々のパルスシーケンスを提供するローカルパルスカウンターを提供出来る。例えば、6ビットカウンターは、1パルスから64パルスまでのプログラム可能な被送信パルス長さ、サブクロック遅延分解能を提供するローカルにプログラム可能な位相選択器を提供出来る。例えば、60MHzマスタークロック用には2対1位相選択器は8nsの遅延分解能を提供する。
【0120】
典型的に、送信チップクロックの周期は該遅延分解能を決定するが、プログラム可能なサブクロック遅延分解能と呼ばれる技術は該遅延分解能が該クロック周期よりも精密になることを可能にする。プログラム可能なサブクロック遅延分解能を用いて、周波数カウンターの出力はチャンネル毎ベースでプログラム可能なクロックの位相でゲート(gated)される。最も簡単な形式では、2相クロックが使用され、周波数カウンターの出力はアッサート(asserted)されたか又はデアッサート(Deasserted)されたか何れかのクロックでゲートされる。代わりに、多数のスキューされたクロックが使用出来る。チャンネル当たり1つが選択され該周波数カウンターからの粗いタイミング信号をゲート作用するために使用される。
【0121】
図3Bで見られる様に、高電圧と低電圧の両動作をサポート出来る半導体工程は上記説明の送/受信チップ向けの1チップ解用に理想的に整合している。該送/受信チップのコア機能は電力消費を減らすために低電圧トランジスター上で実行され得る。該レベルシフト機能は必要なドライブパルスを該変換器配列に提供するために高電圧トランジスター上で実行され得る。しかしながら、選択された半導体工程のみが、1チップ290上での高電圧(バッフアー292)及び低電圧トランジスター(294)の両者の該集積化を可能に出来る。結果として、該高/低電圧工程は0.8から1マイクロメートル設計ルールを用いてのみそこまで提供される。これらの設計ルールを用いると、64チャンネル送/受信チップが1cm2より小さいチップ面積の1チップ上で容易に集積化出来る。
【0122】
電力とシリコン面積を節約するために、送/受信チップを実現するよう多数チップモジュール295が使用され得る。例えば、該モジュールのコア機能296を実現するためにデイープサブミクロン(deep-sub-micron process)工程が使用され得て、バッフアー298機能を実現するために別の工程(separate process)が使用され得る。図3Cに示す様に、該送/受信制御機能を実現するために該多数チップセットが1つのパッケージ内に搭載され得る。多数チップ的手法を用いて128チャンネル送/受信制御器は1つのパッケージに容易に集積化され得る。
【0123】
図3Dはケーブル412によりインターフエースハウジング404に接続される分離されたプローブハウジング410内に変換器配列10’が配置された代替えの実施例である。この様なシステムは又図12と連携して図解される。もう1つの実施例はプローブハウジングを含むが、そこでは該送/受信回路及び/又は該プリアンプ/テージーシー回路の様な或る回路要素が該変換器配列と共に含まれる一方該ビーム形成器、システム制御及びメモリー回路は該インターフエース内に留まっている。図3Dの該システムは標準的なプローブと、約4.536kg(10ポンド)より軽く、標準的パーソナルコンピユータに接続出来るビーム形成器インターフエースとの使用を提供する。該インターフエース404は1500cm3より少ない容積と好ましくは約2.268kg(5ポンド)より軽い重さを有する。
【0124】
図6A−6Cは例示的フアイヤワイヤベースのDC−DC変換器の線図である。該変換器の役割は該フアイヤワイヤ(アイイーイーイー1394)電圧入力を受け入れ、該プローブ電子機器による使用のための直流電圧を出力することである。特に、該変換器は8−40Vの直流入力(Vin)(アイイーイーイー1394仕様による)を受け、その電圧を必要な電圧に変換する。該変換器300の詳細は従って該プローブ電子機器の特定の電圧要求に基づき変化する。
【0125】
図6Aを参照すると、該変換器300は直流+5V、直流−3V、直流+7V、直流+5V、そして直流+10Vの出力電圧を発生する。フユーズ及びフイルターを含む入力回路302で、該フアイヤワイヤ電圧入力を受け入れる。濾過後、該入力電圧はDC−DCスイッチヤー(DC-DC switcher)304に提供され、該スイッチヤーは一定電圧から方形波パターンを発生する。特に該直流方形波は変圧器Tに供給される。該変圧器Tからの別々のタップはデジタル電圧変換回路306への5Vデジタル直流電圧(Vd)とアナログ電圧変換回路308への5Vアナログ直流電圧(Va)とを提供する。該波形のデューテイサイクルに基づき、該波形はより低い直流電圧を発生するために該変換回路306,308内で整流され濾過される。
【0126】
デジタル電圧については、該5Vの直流波形はダイオードD2及びD3を使用して整流され、キャパシターC2によりスムーズ化される。該+5V直流(Vcc5)を提供するため該デジタル直流電圧(Vd)に直接接続されたフイルター322は該デジタル電子機器に電力を与えるためにそれぞれの電力ライン46−2上で提供される。該電力配電器48内で、線形調整器328は調整された3V直流電圧(Vcc3)を提供するために該5V直流電圧(Vcc5)をタップする。該デジタル直流電圧(Vd)及びフイルター334からタップされたスイッチキャパシター332は該電荷結合デバイス{シーシーデー(CCD)}への該集積回路基盤バイアス電圧用の−3V直流電圧(Vee3)を作るために使用される。その電圧はそれぞれの電力ライン46−3上で提供される。誘導カップリングL1は5V直流電圧を7V直流に変圧するが、該7V直流はダイオードD1により整流され、キャパシターC1によりスムーズ化される。線形調整器312とフイルター314は該電荷結合デバイス用の調整された7V直流電圧(Vccb)を提供する。その電圧はそれぞれの電力ライン46−1上で提供される。図解される様に、フイルター314及び334は該DC−DC変換器300と該電力配電器48の間で分割される部品を有する。
【0127】
アナログ電圧については、該5V波形はダイオードD5及びD6により整流されキャパシターC4によりスムーズ化される。該アナログ直流電圧(Va)に直接接続された第1フイルター352、線形調整器354そして第2フイルター356は該アナログプリアンプリフアイアー用にそれぞれの電力ライン46−5上で5V直流電圧(Vouta)を提供する。該電力配電器48では、フイルター358が発生されたリップルを減らす一方該電圧は該ケーブルを通して伝送される。誘導カップリング12は該アナログ直流電圧(Va)を、該高電圧変換器ドライバーによる使用のための10V直流に変換する。この電圧はダイオードD4により整流されキャパシターC3によりスムーズ化される。線形調整器342及びフイルター344はそれぞれの電力ライン46−4上を伝送されるドライバー電圧(Vdriver)を生ずる。又電力配電器48は発生されたリップルを減ずるためにフイルター346を含む、一方その電圧は該ケーブルを通して伝送される。
【0128】
該フイルターはローパスフイルター周波数応答を提供するよう設計された導体とキャパシターとを含む。該ローパスフイルターの目的は該DC−DCスイッチング回路により創られる該直流電圧上の高周波リップルの振幅を減ずることである。
【0129】
線形直流電圧調整器はフイードバック通路にパストランジスター(pass-transistor)
を有する演算増幅器により実現される。典型的に、これらのデバイスは比較的効率的であるがそれはそれらが新しい出力電圧を作るために抵抗器を通して電力を放散するからである。
【0130】
該スイッチキャパシターは比較的大きいキャパシターを指定電圧に充電する。アナログスイッチを使用して、該負電圧を作るために次いでそれは該キャパシターのプレートを逆にする。この構成は電荷ポンプ変換器(charge pump converter)と呼ばれることが多い。
【0131】
図6Bは代わりのDC−DC変換器の略図的線図である。該変換器300’は直流+8V、直流+5V(デジタル)、直流+5V(アナログ)、そして直流+10Vを発生する。
【0132】
図6Cは代わりの高電圧DC−DC変換器の略図的線図である。該変換器300”は、該直流+10V出力が高電圧直流+30V電源により置き換えられたことを除けば、図6Bの該変換器300’と同様である。変換器は200Vまでの電圧を供給出来る。
【0133】
図7A−7Bは図6B又は6CのDC−DC変換器用の誂えのケーブルの略図的線図である。前記説明の様に、該誂えのケーブル40’は電力ケース300と該プローブ3’との間のケーブル中間接続(cable medium connection)である。該誂えケーブル40’は3本の遮蔽されツイステッドペア(shielded twisted pair)と3本の未遮蔽のツイステッドペア(unshielded twisted pair)のコネクターを含む。2本の遮蔽ツイステッドペア412−1、412−2は直列バスとして使用され、該フアイヤワイヤプロトコルで規定されたプル電圧差動データ信号(pull voltage differential data signals)を運ぶ。もう一方のツイステッドペアのコネクターは遮蔽ツイステッドペア416−4により提供されるアナログ電力を種々の電力信号線416−1、416−2,416−3に提供する。該ケーブル環境はデバイスを接続するために該2つの低電圧差動信号を使用し、そして非周期的トポロジー(non-cyclic topology)は概略毎秒400メガビットのデータレートを有する。該ケーブル仲裁システム(cable arbitration system)は、活線挿入(hot plugging)と広範に変化する物理的トポロジーをサポートする自己コンフイギュア型の階層的要求/許可プロトコル(self cofiguring hierarchical request/grant protocol)を使用する。
【0134】
図7Aは完全なケーブル組立体の略図的線図である。図示の様に、該ケーブル40’はそれぞれ遮蔽を有する2本の信号ライン412−1,412−2を含む。該信号ペアはスキュー及び他の要因について近付けて整合されることが有利である。又アナログ電力のツイステッドペア416−4も遮蔽される。残りの電力用ツイステッドペア線はそれぞれの絶縁部を用いて絶縁される。該ケーブル40’の外部は絶縁型外側ジャケット406である。
【0135】
図7Bは図7Aの線B−Bに沿って取られた該ケーブル組立体の断面の略図的線図である。
【0136】
図8は超音波プローブの斜視図である。該プローブ3’はプローブハウジング30’と、変換器配列107を有するカーブした走査ヘッド32’とを備える。プローブ電力をオン又はオフと切り換えるための操作者による使用のためのボタン35がオプションで提供され得る。
【0137】
図9はもう1つの超音波プローブの斜視図である。該プローブ3”はプローブハウジング30”と変換器配列10”を有するデータ線形走査ヘッド32”とを備える。再び、プ
ローブ電力をオン又はオフと切り換えるための操作者による使用のためのオプションのボタン35がある。
【0138】
該ボタン35の精確な位置は人間工学に基づくことは理解されるべきである。該ボタン35が該プローブハウジングの頂部又は底部に置かれ得るが、大抵の走査者は側部配置を好む。加えて、該プローブは病院の手術室内で使用されるので、該ボタン範囲は清浄化し易く病院の清浄化薬品に抵抗性であるべきである。
【0139】
図10は該超音波プローブで使用するためのボタン機構の略図的線図である。該ボタンはスムーズなインターフエースを創るために該ハウジング30に接合される。該ボタン35はその内面に剛性のある接触面37を有する柔軟な膜とすることが出来る。アナログ回路基板100に搭載された電気機械的スイッチ130は該ボタンが押し下げられた時賦活される。
【0140】
図11はウエアラブル(wearable)超音波画像形成システムを図解するが、該システムは手持ちプローブ364への大きなケーブル362に接続されたベルトに搭載されたコンピユータ360又はインターフエースと、表示された画像をフリーズ(freeze)したり又は特定の画像を電子的メモリー内に記憶するためのマウス制御部及びボタンを有する種々の制御部を備え得る第2の手持ちユニット366を具備することが出来る。該ユニット366は無線(無線周波又は赤外線)結合又はケーブル366によりハウジング360に接続出来る。該コンピユータ360はデスクトップ、ラップトップ又は手持ち式デイスプレーに接続出来るか又はマイクロフオン、オーデイオ用の1対のスピーカー及び該ユーザーの目に隣接して位置付けられた高分解能デイスプレーを有するヘッドマウントデイスプレーシステム(headmounted display system)370にケーブルにより接続出来る。
【0141】
もう1つの好ましい実施例が図12に図解されるが、そこではフラットパネルデイスプレーと標準的キーボードとを有するラップトップコンピユータ500が、関心のある領域のビーム形成された表現上でスキャンコンバージョン、ドップラー処理他を行うようプログラムされ、該スキャンコンバージョン他の結果は例えばアイイーイーイー1394フアイヤワイヤ規格又はユーエスビー2.0規格に準拠するケーブル508の様な標準的通信リンクに沿って該インターフエースハウジング504から送信された。該コンピユータ500及び/又は該インターフエースは行われる研究を制御するため使用される制御パネル502,506をオプション的に有することが出来る。該インターフエースハウジング504の好ましい実施例はパーソナルコンピユータ500のみにより制御され、ケーブルを用いて該インターフエースハウジング504に互換性を有して取付られ得る標準的変換器配列プローブの使用を提供する。代わりに追加的な遠隔制御器514がシステム動作制御のために使用出来る。該インターフエース504は変圧器、メモリー、システム制御器そしてデジタル通信回路が搭載された回路基板を収容出来る。該インターフエース504はケーブルで該手持ちプローブ510と接続されるが該ケーブルは好ましくは長さで約0.610m(2フイート)と約1.829m(6フイート)の間がよいが、しかしながらより長い長さも使用出来る。該送/受信及び/又は該プリアンプリフアイアー/テージーシー回路は該プローブハウジング510の中又は該インターフエースハウジング504の中に入れることが出来る。又該コンピユータはギガビットのイーサーネット動作用に、そしてクリニック又は病院での遠隔システムへのネットワーク上でのビデオ及び画像データ送信用にコンフイギュアされることも可能である。又該ビデオデータはブイシーアール(VCR)又は標準的ビデオレコーダー又はビデオテープ上への記録用のアイイーイーイー1394部分を有するビデオカメラへ送られることも可能である。該ブイシーアール又はビデオカメラは該コンピユータを使用して制御され得る。
【0142】
図1に戻ると、該ホスト5は超音波画像を表示するソフトウエア命令を実行するデスク
トップ、ラップトップ、パームトップ又は他の携帯型コンピユータとすることが出来る。人体の軟組織構造を表示するための実時間Bモード超音波画像に加えて、実時間で体内血液速度の見積もりを表示するためにドップラー超音波データが使用され得る。3つの異なる速度見積もりシステムが存在するが、それらはカラー流れ画像形成(color-flow imaging){シーエフアイ(CFI)}、パワードップラー(power-Doppler)そしてスペクトルソノグラム(spectral sonogram)である。
【0143】
該カラー流れ画像形成様式は身体の特定領域に応答させ、平均速度分布の実時間画像を表示する。該シーエフアイエスはダイナミックBモード画像の最高部に通常示される。血流の方向を決定するために、異なるカラーが該変換器に向かう及びそれから離れる速度を示す。
【0144】
カラー流れ画像は与えられた領域での反射体(すなわち血球)の速度の平均又は標準偏差(standard deviation)を表示するが、パワードップラー(power Doppler){ピーデー(PD)}は、反射率の全量のBモード画像の表示と同様な、該範囲内移動反射体の量の測定値を表示する。ピーデー画像は流れ信号のエネルギーが表示されるエネルギー画像である。これらの画像は速度情報を与えず流れの位置を示すのみである。
【0145】
スペクトルドップラー又はスペクトルソノグラム様式は、1つの範囲ゲートに応答させるためにパルス化波のシステムを利用し、時刻の関数として速度分布を表示する。このソノグラムは2重画像(duplex image)を生ずるためにBモード画像と組み合わされる。典型的に、該デイスプレーの頂部側は調査される領域のBモード画像を示し、該底部はソノグラムを示す。同様に、又該ソノグラムは3重画像(triplex image)を生ずるために該シーエフアイ画像と組み合わされることも可能である。かくして、データ取得時間は全3セットのデータの取得に分けられる。結果として、複合画像のフレームレートは、シーエフアイか又は2重画像形成の何れかに比較して、一般に減小する。
【0146】
カラー流れ写像応用(color-flow map applications)のためのパルス化ドップラープロセサー(pulsed-Doppler processor)をここで説明する。カラードップラー(Color Doppler){シーデー(CD)}又はカラー流れ画像形成は、1つの様式では、組織を画像形成するためそして血流を調査するために超音波の能力を組み合わせる。シーデー画像はカラーでエンコードされ得てそしてBモードグレースケール画像(B-mode gray-scale image)上に重畳され得るドップラー情報から成る。
【0147】
カラー流れ画像形成は平均速度推定量作成(mean velocity estimator)である。該平均速度の計算の中に2つの異なる技術がある。第1は、パルス化ドップラーシステム内で、関心のある領域の速度分布を作るために高速フーリエ変換{エフエフテーエス(FFTs)}が使用され、そして速度プロフアイルの平均及び分散が計算されカラー流れ画像として表示される。もう一方の手法は1次元自己相関を使用する。
【0148】
範囲ゲート(range gate)内の平均速度の見積もりは容積流れレート(volume flow rate)の指示を与える。該反射され、範囲ゲートされた(range-gated)信号の周波数は流れ速度に比例すると仮定すると、空間平均速度は平均角周波数により決定される。
【0149】
【数1】
【0150】
ここで、P(ω)は受信され、復調された信号のパワースペクトル密度(power-spectral
density)である。該パワースペクトル密度の逆フーリエ変換は該自己相関である。
【0151】
【数2】
【0152】
該自己相関のτに対する導関数は
【0153】
【数3】
【0154】
式(2)及び(3)を式(1)内に置き換えると下記を生じる。
【0155】
【数4】
【0156】
従って、平均速度推定量は該自己相関と該自己相関の導関数の見積もりに変えられる。前記表現により与えられた推定量は2つの戻りライン(two returned lines)からのデータが使用される時計算出来て、すなわち
【0157】
【数5】
【0158】
ここで
【0159】
【数6】
【0160】
fprfはパルス繰り返し周波数、そしてNcは自己相関推定量内で使用されるライン数である。実際は、該SN比を改善するために2本より多いラインが使用される。該自己相関技術により有用な速度見積もりを得るためには幾つかのアールエフ(RF)ラインからのデータが必要である。典型的に、同じ画像方向について8と16の間のラインが取得される。該ラインは該画像深さを通した範囲ゲート内に分けられ、該ラインに沿って該速度が見積もられる。
【0161】
2重画像形成用に、該シーエフアイパルスが該Bモード画像パルスの間に入れられる。シーエフアイパルスについて、より長い持続時間パルス列は低い分散を有する推定量を与えることが知られているが、しかしながら、良好な空間的分解能は短いパルス列を必要とさせる。結果として、分離されたパルス列が該Bモード画像用に使用されねばならず、それは該シーエフアイパルス列は高分解能、グレースケール画像用には余りに長いからである。
【0162】
カラー流れ画像形成、シーエフアイ、用には、該速度推定量は式(5)で与えられる。これは直列処理で計算され得るがそれは、新しいライン用のサンプルの到着が既に計算された合計(sum)への該新しいデータの付加に帰着するからである。各範囲ゲートと各新しいライン用に4つの掛け算と、3つの寄せ算と、そして1つの引き算が行われる。又各新しいサンプルについて静的エコー打ち消し(stationary echo cancellation)が行われる。Ne係数を有するフイルターがゲート及びライン当たり2Neの掛け算と寄せ算を必要とさせる。
【0163】
全てのデータサンプルがシーエフアイ画像形成用に使用されると仮定して、1秒当たり掛け算と寄せ算の全数は
Nops=(2Ne+2)Mf0 (7)
ここでMf0は毎秒のデータサンプルの数である。これは控え目な値であり、何故ならBモードラインはモード間をスイッチして時間を失わせるシーエフ画像形成ラインを間に入れられるからである。ついては次の様になり、
【0164】
【数7】
【0165】
ここでNcは推定毎のシーエフアイライン数、NBはシーエフアイラインの間に入れられたBモード画像ライン数であり、そしてηは有用データ取得に費やされる有効時間を示す。
【0166】
推定毎に8ライン、4つの係数を有するエコー打ち消しフイルターそして8倍のオーバーサンプルされた4MHzパルスを使用するシーエフアイシステム用で、1つのBモードラインがシーエフアイライン間に入れられそして時間の80%がデータ取得に消費された。式(7)を使用して、秒当たり計算数はNops=172×106。これは現在のペンチア
ムクラス(Pentium-class)のラップトップコンピユータの能力内にある。かくして、該シーエフアイ信号処理の全ては現在技術のマイクロプロセサーを使用するソフトウエアで行える。
【0167】
カラー流れ画像形成(シーエフアイ)は臨床的心臓血管の応用で有効な診断ツールであるが、パワードップラー(Power Doppler){ピーデー(PD)}画像形成は、関心のある高周波音波印加の(insonified)領域での血流表示の代わりの方法を提供する。シーエフ画像形成は与えられた領域内の反射体(例えば、血球)の速度の平均又は標準偏差を表示するが、ピーデーは、反射率のBモード画像の表示と同様に、該領域内の移動反射体の密度の測定値を表示する。かくして、パワードップラーは抑制された静的反射率を有するBモード画像と似ている。これは赤血球の様な、小さい散乱断面を有する運動粒子を見るため特に有用である。
【0168】
パワードップラーはカラードップラー画像形成用に使用された様に平均周波数シフトの代わりに集積化ドップラー電力を表示する。前の節で論じた様に、カラー流れ写像は下記で表される平均周波数推定量であり、
【0169】
【数8】
【0170】
ここでωは平均周波数シフトを表しそしてP(ω)は受信信号のパワースペクトル密度である。該パワースペクトル密度の逆フーリエ変換は下記自己相関である。
【0171】
【数9】
【0172】
全ドップラーパワーは全ての角周波数に亘る該パワースペクトル密度の積分として下記で表される。
【0173】
【数10】
【0174】
式(2)と(10)との間の類似性を観察することにより、次に、該自己相関関数の0次の後れが該積分全ドップラーパワーを計算するため使用し得ることになる。
【0175】
【数11】
【0176】
換言すれば、該周波数ドメイン内の該積分されたパワーは時間ドメイン内の積分されたパワーと同じであり、従って該パワードップラーは該時間ドメイン又は該周波数ドメインの何れのデータからも計算出来る。何れの場合も、血管壁の様な、周囲組織からの望ましくない信号は濾過により除去されるべきである。この計算はウオールフイルター(Wall filter)としても又参照される。
【0177】
好ましい実施例では、該ピーデーは、上記説明の該シーエフアイ処理の計算と同様に、マイクロプロセサー上で走るソフトウエアで計算出来る。インテルのペンチアムTMとペンチアムIIのMMXコープロセサー(coprocessors)でのそれらの様な並列計算ユニットは必要な関数の急速計算を可能にする。又デジタルシグナルプロセサー(Digital Signal Processor){デーエスピー(DSP)}もこの課題を行うため使用出来る。何れかの場合用に、ソフトウエアの実施例は、デジタル信号処理アルゴリズムを変更し、調査し、関心のある領域が変化した時最良の性能を達成する信号を送信する柔軟性を可能にしている。
【0178】
上記はドップラー信号の周波数コンテントが血液の速度分布に関連することを示した。組織の固定深さでの血液移動を推定するためのシステムを工夫することは共通である。送信器は組織及び血液内に伝播し相互作用する超音波パルスを放射する。後方散乱された信号は同じ変換器で受信され増幅される。多数パルスシステムでは、放射される各ライン又はパルスについて1つのサンプルが取得される。該受信信号をフーリエ変換し結果を示すことにより速度分布の表示が作られる。この表示はソノグラムとも呼ばれる。2重システムでは該ソノグラムと共にBモード画像が提示されることが多く、調査、又は範囲ゲートの範囲が該Bモード画像上にオーバーレイとして示される。該範囲ゲートの位置とサイズはユーザーにより決められる。翻って、これはデータ処理用の区分(epoch)を選択する。該範囲ゲート長さは調査の範囲を決定し、放射されるパルスの長さを設定する。
【0179】
該スペクトル密度の計算はy軸に周波数を、x軸に時間を置いてスクリーン上に表示される。該スクリーン上の画素の輝度(intensity)は該スペクトルのマグニチュード(magnitude)を示し、かくしてそれは特定の速度での移動する血液散乱体の数(number of blood scatterers)に比例する。
【0180】
該範囲ゲート長さと位置はユーザーにより選択される。この選択を通して、放射されるパルスとパルス繰り返し周波数(emitted pulse and pulse repetition frequency)が決定される。該範囲ゲートのサイズは該パルスの長さにより決定される。該パルス持続時間(pulse duration)は下記の様になるが、
【0181】
【数12】
【0182】
ここで該ゲート長さはlgであり、Mは周期の数である。該ゲート持続時間は如何に急速にパルエコーラインが取得され得るかを決定する。これは該パルス繰り返し周波数すなわち
【0183】
【数13】
【0184】
として参照され、ここでd0はゲートまでの距離(distance)である。例えば、4周期、7MHzのパルスが10msの観察時間を有して3cmの深さにある血管をプローブするために使用される。
該ゲート長さは
lg=0.44mm (15)
と計算される。
該パルス繰り返し周波数は
【0185】
【数14】
【0186】
である。
独立スペクトルラインの全数はN=Tobsfprf=250である。そこで最大検出可能速度は
【0187】
【数15】
【0188】
である。フーリエ変換を計算するために256点の高速フーリエ変換(FFT)を使用すると、該前記例用に必要な毎秒の掛け算/寄せ算の全数は10MOPs/sより少ない。好ましい実施例では、ソノグラム計算はマイクロプロセサー上で走るソフトウエアで行われ得る(上記説明のシーエフアイ処理の計算と同様に)。インテルペンチアムTM及びペンチアムIIのMMXコープロセサー内のそれらの様な、並列計算ユニットは必要な高速フーリエ変換関数の急速な計算を可能にする。全ての3つの速度見積もりシステムが、インテルのペンチアム、又はデジタルシグナルプロセサー(digital signal processor){デーエスピー(DSP)}の様な現在のマイクロプロセサー上のソフトウエアで実施出来る。
【0189】
或る画像形成方法を向上させるために造影剤(contrast agent)を使う方法が開発されて来た。安定化微少バブル(stabilized microbubbles)は、生物学的組織に比較してそれらのユニークな音響特性のために、超音波造影画像形成(ultrasound contrast imaging)用に使用される。それらは優れた後部散乱及び非線形の挙動と、超音波に曝した時の脆さ(fragility)とを示す。これらの特徴を開発するために多くの超音波画像形成様式が創られて来た。
【0190】
基本的Bモード画像形成では、送信及び受信周波数は同じである。血液のエコー源性(echogenicity)は造影材料の投与(administrration of contrast material)と共に顕著に増加する。気体微少バブルは、該気体と周囲組織又は血液との間の音響インピーダンス
の不整合(mismatch)(特に圧縮性の差)のために等価なサイズの液体又は固体粒子よりも遙かに強く音響を散乱(scatter)させる。この影響はドップラー及びMモード画像形成技術でも同じに観察される。造影画像形成用に基本波Bモードを使用する1つの不利は該バブルにより創られるエコーのレベルが生物学的組織から生じるエコーのレベルと同様であることである。
【0191】
第2高調波を使用する技術はバブルが該組織により発生する高調波より遙かに高いレベルで送信周波数の高調波を発生する事実に依存する。送信周波数の2倍の周波数で受信される信号から画像を創ることにより、バブルの有無の領域間で高い画像コントラストが達成される。この画像形成様式に伴う問題は短いパルス(典型的にBモード画像形成で使用される)は広いバンド幅を有しそして送受信周波数が重畳し、該基本周波数で該高調波画像を汚損することである。この問題を和らげるために、該パルス長さは狭いバンド幅を達成するよう増加されるが、画像の軸方向分解能を減じる支出を伴う。
【0192】
パルス逆転法(pulse inversion method){広帯域高調波画像形成(wideband harmonic imaging)又は双パルス画像形成(dual pulse imaging)とも呼ばれる}は第2高調波技術で観察される重複周波数の問題を解決する。各走査ラインは2つの超音波パルスから受信される信号を合計することにより形成されるが、そこでは第2パルスは第1に対し逆転され、かつ、僅かに遅延される。この手法は全ての線形散乱(もし該2つのパルスの間に組織の移動が無ければ)の応答を打ち消す一方非線形散乱体の効果を高める。該2つのパルス間に遅延があるので、何等かのバブルの変位は追加的信号を付加し、速度依存性の向上に帰着する。
【0193】
大抵の造影剤は超音波照射で破壊されるので、間欠的又はゲートされた画像形成技術が使用されて来た。各心拍サイクルで(又は幾つかの心拍サイクルの後に)画像フレームを取得することにより、超音波曝露は減じられ、画像上での関心のある領域内の造影剤の長命さは増される。間欠的画像形成のもう1つの利点はオフサイクル中(during the off-cycle)の脈管空間の充填作用である。充填の程度は血流の血液容積に直接関連する向上を生み出すが、それは流れレートが高い程、関心のある領域に入るバブル数が多くなり、かくして分数的血液容積(fractional blood volume)が大きくなるからである。
【0194】
誘導音響放射法(stimulated acoustic emission method){過渡応答画像形成(transient response imaging)としても知られる}は、第1パルスでのバブル破裂を保証する程に高く設定された送信電力を伴うカラードップラーを典型的に含む。バブルが崩壊すると、広帯域(broadband)の音響信号が発生される。超音波ドップラーシステムは後方散乱信号を”クリーン”な基準信号に対して比較するので、バブル崩壊により引き起こされる周波数相関のこの損失は機械によりランダムなドップラーシフトとして解釈され、該微少バブルの位置でのカラーのモザイックに帰着する。
【0195】
本発明の好ましい実施例は、例えば、パワードップラー画像の提供に於いて空間的フイルターを使用する。この空間的すなわちハイパスフイルターは造影剤と共に有効に使用出来て、血流と周囲器官又は動脈との間を更に差別する。最初に該電力が計算され、2つのパルスのキェンセラーが使用される。該フイルターの前と後の該信号の電力の比は身体内の移動する流体の明瞭な画像を生じるデータ集合を提供する。
【0196】
本発明がその好ましい実施例を参照して特に示され、説明されたが、形式及び詳細での種々の変更が行われるかも知れないがそれらは付属する請求項により規定された本発明の精神と範囲から離れるものでないことは当業者により理解されるであろう。
【図面の簡単な説明】
【0197】
【図1】集積化プローブシステムの略図的ブロック線図である。
【図2A】集積化プローブ電子機器をパッケージする特定の実施例を図解する。
【図2B】集積化プローブ電子機器をパッケージする特定の実施例を図解する。
【図2C】集積化プローブ電子機器をパッケージする特定の実施例を図解する。
【図3A】集積化されたプローブシステムの特定の実施例の略図的ブロック線図である。
【図3B】送/受信回路の実施例を図解する。
【図3C】送/受信回路の実施例を図解する。
【図3D】プローブハウジングがケーブルによりインターフエースハウジングから分離される代わりの実施例を図解する。
【図4A】特定の1次元の時間ドメインビーム形成器のブロック線図である。
【図4B】本発明に依るビーム形成器のもう1つの好ましい実施例を図解する。
【図5A】図3のシステム制御器の機能的ブロック線図である。
【図5B】該システム内モジュールの制御用タイミング線図を略図的に図解する。
【図6A】例示的なフアイヤワイヤベースのDC−DC変換器の線図である。
【図6B】例示的なフアイヤワイヤベースのDC−DC変換器の線図である。
【図6C】例示的なフアイヤワイヤベースのDC−DC変換器の線図である。
【図7A】図6B又は6Cの該DC−DC変換器と共に使用するための誂えのケーブルの略図的線図である。
【図7B】図6B又は6Cの該DC−DC変換器と共に使用するための誂えのケーブルの略図的線図である。
【図8】超音波プローブの斜視図である。
【図9】もう1つの超音波プローブの斜視図である。
【図10】超音波プローブのボタン機構の略図的線図である。
【図11】本発明に依るウエラブル又は身体設置式超音波システムを図解する。
【図12】パーソナルコンピユータへの標準的通信リンクを使用するインターフエースシステムを図解する。
【関係出願】
【0001】
本出願は1999年11月26日出願の米国出願第09/449,780号の一部継続出願であり、1999年6月22日出願の米国仮出願第60/140,430号の特典を請求するものであり、上記両出願の全内容はそれらの全体に於いて引用によりここに組み入れられる。
【背景技術】
【0002】
従来の超音波画像形成システムは典型的に大型のラック設置のコンソール型処理及びデイスプレーユニットへケーブルにより接続された手持ち式プローブを含んでいる。該プローブは検査される領域内へ超音波エネルギーを送信し該領域から戻る反射超音波エネルギーを受信する超音波変換器の配列(array of ultrasonic transducers)を有するのが典型的である。該変換器は該受信超音波エネルギーを低レベル電気信号に変換し該信号は該ケーブル上を該処理ユニットへ転送される。該処理ユニットは関心のある領域(region of interest)の画像を発生するよう該変換器からの該信号を組み合わせるために適当なビーム形成技術(beamforming techniques)を適用する。
【0003】
典型的な従来の超音波システムは変換器配列を有し各変換器は該コンソール処理ユニット内に配置されたそれ自身の処理回路に付随されている。該処理回路は典型的にドライバー回路を有し、該回路は、送信モードで、該超音波信号の送信を始動するために、精密に調時された(timed)ドライブパルスを該変換器へ送信する。これらの送信タイミングパルスは該コンソール処理ユニットから該ケーブルに沿って該走査ヘッド(scan head)へ進められる。受信モードでは、精確な画像が次に発生出来るよう該信号を動的に焦点合わせするために該処理回路のビーム形成回路は該変換器からの各低レベル電気信号に適当な遅延を導入する。
【0004】
該回路の全てが該プローブから遠隔に位置するので、可成り嵩張ったケーブルが該プローブを該コンソール処理ユニットまでつないでいる。それらのケーブルは該プローブヘッド上へ可成りのトルクをかける(administer)。128の変換器をドライブするには、少なくとも128本の送/受信ライン(各変換器当たり1本)を要するのが典型的である。結果として、該超音波操作者は該プローブヘッドを位置付け、操作するためにそのケーブルと闘わねばならない。
【発明の概要】
【0005】
本発明ぼ好ましい実施例に依ると、パーソナルコンピユータと共に使用するために開発された携帯型超音波医療画像形成システムで更に進んだ改良が提供される。1実施例では、制御回路とビーム形成回路とが手持ち式プローブ内に局所化(localized)される。この様な集積化パッケージは、該プローブに可成りの重量追加をすることなく、該プローブのケーブル要求を簡単化する。
【0006】
本発明の実施例は手持ち式ハウジング内の概ね長方形の空洞内に設置された複数の回路基板又は回路パネルを有するプローブを備える。該回路パネルは各々1つ以上の集積回路を有し、相互に平行な平面内に設置される。これらの集積回路は標準的シーモス(CMOS)工程を使用して作られ得るが、それは5Vから200Vの間の電圧レベルをサポートする。
【0007】
本発明の特定の実施例は2又は3枚の回路基板又はパネルを使用するが、中央パネルは中央システム制御器(center system controller)と外部プロセサー(external process
or)への通信リンク(communication link)とを有する。該中央パネルは、各々がメモリーとビーム形成回路とを有する1対の周囲パネル(surrounding panels)の間に設置され得る。該システムは種々のプローブ要素(probe elements)の使用を受け入れ、種々のプローブ用の種々のレベルに調整される可変電源を使用出来る。又、種々のプローブ用に種々の周波数が選択出来るように可変クロック発生器(variable clock generator)を使用することが望ましい。
【0008】
本発明のもう1つの実施例は第1ケーブルによりインターフエースハウジング(interface housing)へ接続される小さなプローブを提供する。該インターフエースハウジングはビーム形成器デバイス(beamformer device)と付随回路とを有し得て、そしてユーザーが他方の手で該プローブを操作しながら一方の手の中に保持出来る小型軽量のユニットである。該プローブはケーブルにより該インターフエースハウジングへ互換性を有して接続され得る幾つかの従来のどんなプローブとすることも出来る。代わりに、該インターフエースハウジングはストラップでユーザーの身体に、例えばベルトで前腕又は腰に、或いはユーザーのポケット内に、着用され得る。この様なインターフエースを使用する好ましい実施例はここでより詳細に説明する様に2又は3枚の回路基板を有し得る。該インターフエースハウジングは標準のフアイヤワイヤ(firewire)又は直列バス接続によりパーソナルコンピユータに接続される。
【0009】
もう1つの実施例では、該ビーム形成器を組み込むプローブ又は該インターフエースハウジングを有する該プローブがウエアラブル(wearable)パーソナルコンピユータに接続され得る。この実施例では、スキャンコンバージョン(scan conversion)、後信号処理(post signal processing)又はカラードップラー処理(color doppler processing)を行うコンピユータが、前腕に、腰に 又はポケット内に、の様に、ユーザーにより着用されるハウジング内に配置される。電源基板は該プローブ内、該インターフエースハウジング内、又はもう1つの外部ポッド内に挿入され得て、DC−DC変換器を含み得る。該デイスプレーシステムは又ヘッドマウトデイスプレー(head mounted display)に含み得る。手持ち式制御器は有線又は無線結合で該コンピユータ又はインターフエースに結合出来る。
【0010】
本発明の好ましい実施例は或る安全上の特徴を使用出来るがそれは、電源電圧レベルをチェックしたり、該ビーム形成器の全てのチャンネルをテストして利得レベルの設定を助けたり、秒当たりパルスをカウントしたり、そして患者の照射し過ぎを防止するために該システムを自動的に閉止したりする回路を含んでいる。
【0011】
本発明のもう1つの好ましい実施例はユーザーが患者の研究中に特定の課題を行うため使用出来る専用制御部(dedicated controls)を使用することである。これらの制御部は使用に当たり容易にアクセス可能で、直観的である。これらの制御部は、マーカー又はカリパーとスクリーン上で2つのマーカー又はカリパーを固定する”設定(set)”機能と、トラックボール、タッチパッド又は該マーカーを制御するための他の手動操作要素、を使用して2次元で距離を測るために該デイスプレー上の画像の固定又は固定解消(unfreezing)や、画像の電子的メモリー内への記録を提供し、身体内の音響減衰を修正する、8摺動ポット(8 slide pots)の様な時間利得補償制御部(time gain compensation control)と、ズームの特徴をもたらし焦点帯域を選択するためのスケール又は深さ制御部と、を提供する。
【0012】
該システムは多数のプローブシステムと画像形成方法で使用出来る。これらはカラードップラー(color Doppler)、パワードップラー(power Doppler)の発生とスペクトル密度研究(spectral density study)とを含む。この様な研究は、超音波信号への応答を高めるため研究中身体に導入される造影剤(contrast agent)の使用により助けられる。又
この様な薬品は、該プローブ変換器配列により発生される特定の音響信号により賦活された時該身体内に音響的に開放される薬剤(medication)を含むことも出来る。
【0013】
上記及び他の本発明の目的、特徴、そして利点は、付属する図面で図解される、集積化電子機器を有する超音波プローブの下記のより特定的説明から明らかになるが、該図面では種々の図を通して同じ部品を同様な参照文字で参照している。該図面は必ずしも尺度合わせされておらず、代わりに本発明の原理を図解することに力点が置かれている。
【詳細な説明】
【0014】
図1は集積化プローブシステムの略図的ブロック線図である。目標対象(target object)1,フロントエンドプローブ(front-end probe)3,そしてホストコンピユータ5が図解されている。該フロントエンドプローブ3は変換器配列10と制御回路とを1つの手持ち式ハウジング(hand-held housing)内に集積化する。該制御回路は、送/受信モジュール12,プリアンプ/テージーシーモジュール(pre-amp/TGC module)14,チャージドメインプロセサー(シーデーピー)ビーム形成モジュール{charge domain processor(CDP)beamforming module}16そしてシステム制御器18を有する。メモリー15はプログラム命令とデータとを記憶する。該シーデーピービーム形成器集積回路(CDP beamformer integrated circuit)16は各チャンネル内で使用される遅延係数(delay coefficients)を計算するため使用出来る計算容量を有する。該プローブ3は通信リンク40上で該ホストコンピユータ5とインターフエースするが、該リンクはフアイヤワイヤ(Fire Wire){アイイーイーイーピー1394標準直列インターフエース(IEEE P1394 Standard Serial Interface)}の様な標準的高速通信プロトコル又は高速(例えば、200メガビット/秒又はそれより速い)の汎用直列バス(Universal Serial Bus){ユーエスビー2.0(USB 2.0)}プロトコルに準拠(follow)出来る。パーソナルコンピユータへの該標準的通信リンクは少なくとも100メガビット/秒以上に速く、好ましくは200メガビット/秒、400メガビット/秒以上に速く動作するのがよい。代わりに、該リンク40は赤外線(infrared){アイアール(IR)}リンクの様な無線結合とすることも出来る。該プローブ3はかくして通信チップセット(communication chipset)20を有する。
【0015】
該ホストコンピユータ5はバックエンドカード(back-end card)6を備えることが出来るが、該カードは通信チップセット62,バッフアー(buffer)64,そしてドップラープロセサー(Doppler processor)66を有する。該バックエンドカード6は出力デバイス9に出力を提供するためにマイクロプロセサー7により制御される。
【0016】
携帯式超音波システム内の該部品は正しい動作のためにデータの連続源を要する。例えば、該ビーム形成器16は操縦データ(steering data)を要し、該送信回路12は次のパルスを何処に焦点合わせし何時点火(fire)するかをそれに命ずるデータを要し、そして該テージーシー14は与えられた時刻にどんな利得レベルが適当かを知る必要がある。加えて、該ビーム形成データが如何に該ホストへ送り返されるかを制御するために該走査動作(scanning operation)に同期した更に進んだ情報が要求されるかも知れない。例えば、DATAVALID信号は該ホスト5が実際に処理せねばならぬデータ量を減らすために助けとなり得る。データと共に、該超音波システムの種々の部分は、該システムが調和して作動するために共通の同期に依存する。例えば、該送信器は、該ビーム形成器が何時特定の位置を見ているかに関する精確な時刻で点火されねばならない。
【0017】
該超音波プローブの技術的目標(Engineering goal)は小さなサイズ、熱的管理、低電力消費、そして効率的高分解能画像形成のみならず校正及び実験をも可能にする能力と柔軟性を含む。小さなサイズと低電力動作は高密度のストレッジ(storage)を意味する。該能力と柔軟性は不規則な点火シーケンス、同時再プログラミング(concurrent reprogr
amming)を使用しそしてシームレス(seamless)の適合型ビーム形成モード用に使用するのみならずデバッグと完全なセットの画像形成を行うための柔軟性を充たす能力を必要とする。人間工学的で、経済的な携帯型設計は又該走査ヘッド3とピーシーホスト5の間の費用効果的で、邪魔にならない接続を要する。該プローブシステムの一般的説明は、1995年6月29日に共に出願され、今は米国特許第5、590、658号及び第5、839、442号となっている、米国直列番号第08/496、804号及び第08/496、805号の1部継続出願である、1996年2月12出願の米国直列番号第08/559、816号の1部継続出願である、今は1999年10月12日発行の米国特許第5、964、709号となっている、1996年6月28日出願の国際出願第PCT/US96/11166号で見出され、更に進んだ実施例は、1998年2月3日出願の国際出願第PCT/US98/02291号に対応する1999年7月30日出願の米国出願第09/364,699号及び1997年12月23日出願の国際出願第PCT/US97/24291号に対応する1999年11月23日出願の米国出願第09/447、144号で説明されており、上記特許及び出願はそれら全体で引用によりここに組み入れられる。
【0018】
関心のある追加的要因は設計及び製造の容易さ、速度そして低コストを含む。これらの要因はフイールドプログラマブルアレー(Field Programmable Gate Array){エフピージーエイ(FPGA)}アーキテクチャの使用を動機付けする。追加的に、それらは応用を多岐化する容易に拡張され得る設計の使用を含む。しかしながら、エフピージーエイエスは動作速度、論理及び記憶密度の意味で厳しく限定される。これは可成りの副産物を有する。
【0019】
図2A−2Cは集積化プローブ電子機器の特定の実施例を図解する。図2Aは変換器配列ハウジング32,上部回路基板100A、下部回路基板100B、そして中央回路基板200を示す斜視図である。又中央回路基板200と下部回路基板100Bの間のデータ及び信号ラインを担う下部モレックス(Molex)コネクター150Bが示されている。該変換器配列ハウジング32は、ひずみ緩和を伴いながら、それぞれ上部基板100Aと下部基板100Bとに接続される1対の柔軟なケーブルコネクター120A、120B(図2C参照)を有する商業的に入手可能なユニットである。図2Bは該プローブの背部端面図であり、それは又上部モレックスコネクター150Aを示す。図2Cは該プローブの側面図である。8mmの高さののモレックスコネクター150A、150Bを使用すると、全体のスタック(stack)は約30mm以下の厚さを有し、この特定の実施例は約21mmである。
【0020】
小さなサイズは現代の製作及びパッケージング技術の使用で達成される。例えば、現代の半導体製造技術を利用することにより、多数の回路機能が1つのチップ上に集積化される。更に、該チップはチップオンボード技術(chip-on-board technology)の様な、空間節約性パッケージングを使用して搭載され得る。技術が改良されると、該電子部品のサイズは更に減じられると期待される。
【0021】
パーソナルコンピユータへの無線のアイイーイーイー1394(IEEE1394)結合の様により多くの機能が該手持ち式プローブ内に含まれ得る。例えば、もっと利用性があり、ユーザーに親しい器具を提供するためにデイスプレーが該手持ち式プローブ上に直接搭載され得る。
【0022】
図3Aは集積化プローブシステムの特定の実施例の略図的ブロック線図である。ホストコンピユータ5はマイクロプロセサーシーピーユー(microprocessor CPU)52と通信チップセット54とを有する商業的に入手可能なパーソナルコンピユータとすることが出来る。通信ケーブル40は通信ポート56を通して該通信チップセット54に接続される。
【0023】
該フロントエンドプローブ3’は、オフザシェルフ(off-the-shelf)商業製品とすることが出来る変換器ヘッド32と人間工学的手持ち式ハウジング30とを有する。該変換器ヘッド32は該変換器配列10を収容する。該ハウジング30はビーム形成及び制御回路を収容する熱的及び電気的に絶縁され、モールドされたプラスチックハンドルを提供する。
【0024】
図示される様に、該ビーム形成回路は1対のアナログ回路基板100A、100B内に具体化され得る。各アナログ回路基板100A、100Bはそれぞれ送/受信チップ112A、112B、プリアンプ/テージーシーチップ(preamp/TGC chip)114A、114B、ビーム形成器チップ116A、116B、を有するが、それらの全ては演算バス(operational bus)159A、159Bを経由して1対のメモリーチップ115A−1、115B−1、115A−2、115B−2に相互接続されている。本発明の特定の実施例では、該メモリーチップはビデオランダムアクセスメモリー(Video Random Access Memory){ブイラム(VRAM)}チップであり、該演算バスは32ビット幅(32 bits wide)である。更に、プリアンプ/テージーシーチップ114とビーム形成器チップ116は32チャンネル上で同時に動作(operate)する。送/受信チップ112は64チャンネルドライバーと64から32へのデマルチプレキサー(64-to-32 demultiplexer)を有する。
【0025】
図4Aは特定の1次元の時間ドメインビーム形成器のブロック線図である。該ビーム形成器600は32チャンネルのプログラム可能でアポダイズされた(apodized)遅延ラインを備えている。加えて、該ビーム形成器600はオンチップの出力バンドパス濾過機能とA−D変換機能を含み得る。
【0026】
図4Aに図解される様に、該ビーム形成器600は複数の1チャンネルビーム形成プロセサー620I、620Jを有する。画像形成信号は実線で表され、デジタルデータは破線で表され、そしてクロック及び制御信号は点とダッシュとの交互の線で表される。タイミング制御器610とメモリー615は1チャンネルビーム形成プロセサー620とインターフエースする。各1チャンネルビーム形成プロセサーはクロック回路623、メモリー及び制御回路625、サンプリング回路621を有するプログラム可能な遅延ユニット621、そして掛け算器回路(multiplier circuit)627を有する。
【0027】
各プログラム可能な遅延ユニット621はそれぞれの変換器要素から画像形成信号エコーEを受信する。該1チャンネルビーム形成プロセサー620からの出力は合計器(summer)630に追加される。エフアイアールフイルター(FIR filter)640は該最終画像形成信号を処理するが、該信号は該A−D変換器650によりデジタル化される。本発明の特定の実施例では、該エフアイアールフイルター640と該A−D変換器650は該ビーム形成器プロセサー620と共にチップ上に作られる。
【0028】
エフピージーエイ採用の選択のみならず変型の容易さへの拡張性がメモリーモジュールへのブイラム(VRAM)の使用を指し示している。ブイラムは付加高速直列アクセスポートを有する標準的ダイナミックラムである。デーラム(DRAM)は2つの基本動作、例えば、メモリー位置の読み出し、書き込み、を有するが、ブイラムは第3の動作、ブロックの直列リードアウトレジスター(serial readout register)への転送を追加する。これはデータのブロック(典型的には128又は256ワード)を該直列リードアウトレジスターへ転送するが、該レジスターは更にデーラムコアとタイアップすることなく一定レートでクロックアウト(clocked out)され得る。かくしてリフレッシ(refresh)、ランダムアクセスデータ読みだし/書き込み、そしてシーケンシャルリードアウトは同時に(concurrently)動作出来る。
【0029】
プローブ3’では、デュアルポート化された動作が有利であり、ホスト5により行われるデータローデイングはメモリーモジュールへ送られたデータからデカップルされ得る。追加的バンド幅を得るために追加ブイラムが付加されることを可能にするモジュラーアーキテクチャは、精確なデータレート要求が変化するかも知れない時は特に有用である。広いメモリーを使用するので、該データは該システム内の種々の行き先モジュールへ行く前にバッフアーされる必要がない。特定の実施例は16ビットブイラムによる5つの256キロワードを使用するが、それは全部で80の出力ラインを生ずる。もしより少ない出力ラインを要するなら、より少ないブイラムが使用出来る。もしより多くの出力ラインを要するなら該制御器に非常に小型の修正だけは行われねばならない。
【0030】
不利な面はブイラムが他の種類のデーラムよりより低密度であることである。現在512キロバイトのブイラムチップのみが入手可能である。同期型デーラム(synchronous DRAM){エスデーラム(SDRAM)}は2メガバイト/チップであるが、該ラムは該メモリーから該種々の行き先モジュールまで全てのデータのバッフアリングを期待しておりそれはそれが連続的でないからである。エスデーラムの使用は該モジュールが連続データの代わりにデータバースト(data burst)を受け入れることを意味する。加えて、ホストデータのより多くのバッフアリングが行われるか又はそれでなければ同時のリードアウトとローデイングは不可能かも知れない。該制御器での多数のデータレートの特徴を使うことはブイラムを第1実施例化する記憶要求を減少出来る。しかしながら、更に好ましい実施例は、該システムの速度と容量の更に進んだ改善を提供するためにエスデーラムを使用する。
【0031】
図3Aに示す様に、該制御回路はデジタル回路基板200内に具体化される。該デジタル回路基板200はフアイヤワイヤチップセット(Fire Wire chipset)220、該走査ヘッドを制御するシステム制御チップ218、そしてメモリーチップ215を有する。本発明の特定の実施例では、該メモリーチップ215はブイラムチップであり、該システム制御チップ218は、この特定の応用では16ビット幅である制御バス155上で種々のメモリーチップ115,215へ相互接続される。
【0032】
図解される様に、該システム制御チップ218はそれぞれの信号ライン152A、152B上で送/受信チップ112A、112Bへ走査ヘッド制御信号を提供する。該送/受信チップ112A、112Bは送信ライン124A、124B上で変換器配列10にエネルギーを与える。該変換器配列10から受信されたエネルギーは受信ライン122A、122B上で該送/受信チップ112A、112Bに提供される。該受信された信号は該プリアンプ/テージーシーチップ114A、114Bへ提供される。増幅された後、該信号は該ビーム形成器チップ116A、116Bへ提供される。制御信号は該走査ビームを調整するために信号ライン154A、154B上で該ビーム形成器と該システム制御器との間で交換される。
【0033】
該5つのブイラムチップ115A−1、115A−2、115B−1,115B−2、215は該種々の動作モジュールが必要とする実時間制御データを供給するよう役立っている。該用語”動作モジュール(operating module)”は制御データを要する該システムの種々の部分、すなわちビーム形成器116A、116B、送/受信チップ112A、112B、そしてプリアンプ/テージーシーチップ114A、114Bを指す。該システム制御器218は連続的データ出力を保証するために該ブイラムの適当なクロック作用と動作を保持する。加えて、該システム制御器は、該システムの種々の動作モジュールが、該デーラム直列ポート出力にあるデータが何時それら用になるかを知るように、クロックと制御信号を発生する。最後に、又それは該ホスト5が該ブイラム内にデータを書き込むことが出来るようピーシー通信プロトコルを介して該ホスト(ピーシー)5とインターフエースする。
【0034】
該システム制御器218は、4相のクロックを発生し、かつ、該2つのビーム形成器の出力を追加するため使用される追加補助エフピージーエイと共に1つのエフピージーエイ内に合併され得る。キュー2009(Q2009)の144ピンのクイックロジック(QuickLogic)のエフピージーエイが適当な選択である。
【0035】
該ブイラムの幾つかは多数のモジュールに共有される。4つのブイラム115A−1、115A−2、115B−1,115B−2の64ビット出力は送信モジュールのみならずビーム形成器によっても使用される。これは、如何なる与えられた時刻にも唯1つがデータを要求するのが典型的であるから、問題ではない。加えて、該送信モジュールチップは比較的少ないデータを使用し、かくして送信動作用にブイラム全体を専用化せねばならないのは無駄である。該ブイラムデータの多数のモジュールによる共用を可能にするために、該制御器が適当なMODCLOCKラインを解読(decipher)しアッサート(assert)するコードが該ブイラム内に埋め込まれる。
【0036】
第5のブイラム215は多数のモジュールにより共有されないデータを発生するため使われる。例えば、該テージーシー用の制御をここに置くのは便利であり、それはそのデータが該ビーム形成器データと同時に必要となるからである。正当なデータ(valid data)が該ビーム形成器から入手可能になる時刻を示す1つの専用制御ビットとフレーム境界を示すもう1つのビットを有することも又有用である。かくして、該ブイラム内のデータの位置が該フレーム走査シーケンス内の位置と対応するので、追加的ビットは該システムの動作と同期化される。電力を保存するよう該アナログシーシーデー(CCD)クロックをゲートするためにアナログシーシーデークロックイネーブル信号(analog CCD clock enable signals)も発生される。最後に、該アナログ回路を既知の波形でテストするためにD−A変換器用テストデータを発生するよう該ブイラムが使用され得る。
【0037】
該システムのサイズが減じられるので、ブイラムの数も減じられてもよい。2倍速くクロック作動するエスデーラムシステムでは、例えば、該4つの共用されるブイラムチップは128ラインシステム内の2つのエスデーラムチップに内に合併されてもよい。
【0038】
該ビーム形成器及び送信モジュールへ送られた該データはチャンネル内でビット直列であり、全てのチャンネルが並列に利用可能である。かくして該ビーム形成器モジュール用に、各ビットは各デルタ−デルタ値用に要求される2つのクロックで1つのチャンネルを完全に指定する。該送信モジュール用に、2つの送信チャンネルは、該2つのチャンネル用のデータ内でストローブ(strobing)する交互のクロックを用いて各ビットラインを共有する。チャンネル毎の全ての送信モジュール係数(スタート時刻の様な)がビット直列式に表される。
【0039】
該ブイラム内のデータはラン(runs)に組まれる。1つのランは該ブイラム制御器により解釈される1ワードのヘッダー(header)と、それに続き種々のモジュールにより使用されるゼロ以上の実際のデータワード(actual data words)とから成る。該ヘッダー(表1参照)は、該ラン内の該データが何処が行き先かと、それは如何に速くクロックアウトされるべきかと、そして該ラン内には如何に多くの値数があるかとを指定する。(該ランの行き先は該4つのブイラムから来るデータ用のみであることを注意しておく。該制御器のブイラムから来るビットは常に同じ行き先を有する。)又該ヘッダーは下記説明のジャンプ(Jump)、ポーズ(Pause)、そしてエンド(End)用の特殊命令をエンコードするためにも使用される。
【0040】
【表1】
【0041】
該ブイラム内のデータは基本的にシーケンシャルに読み出されるがメモリー要求を減じるためそして如何に該超音波システムが動作するかに関する幾らかの観察に基づくシステム動作を実現するために幾らかの変化は許される。
【0042】
該第1の観察はピークの制御データレート要求が必要な平均レートより遙かに高いことである。これは、近接した帯域(zone)の画像形成中は、最高のシャープさを保持するために該焦点が毎クロックで更新されるからである。しかしながら、遠い視界へアプローチする深い帯域用には、焦点合わせパラメーターは非常に速く変化する必要はない。かくして該データはより低いレートで供給されてもよい。これは各ランに付随する2ビットのRATEフイールドの使用により達成される(表2参照)。該RATEフイールドは、該指定されたランが最大システムクロックレート(8−32MHzとすることが出来る)、そのレートの、2分の1、4分の1、又は8分の1の何れかでクロックアウトされることを可能にする。
【0043】
【表2】
【0044】
次の観察は時刻データが要求されない大きなギャップが屡々あることである。送信パルスが深い帯域に点火された後、そのエコーが受信されそして該ビーム形成器が賦活される前比較的長い時間が過ごし得る。かくして作動時間間隔用(for work time period)にブイラム空間を無駄にする必要がないことは有利である。この理由で、表明されたポーズコ
マンドが許される。該システム制御器218がポーズコマンドを受信すると、それは該ブイラムメモリー内の次のワードを読む前に指定数のクロックサイクルだけ待つ。該PAUSECOUNTは1−2047の範囲上で取り得る11ビット数である。これは、16376(2047*8)までのシステムクロックサイクルのポーズを可能にするRATEフイールドにより追加的測られる。RATE1のポーズは次に説明される様にウエートコマンドと解釈されるのでRATEフイールドは値0,2そして3上で取り得るのみであることを注意する。しかしながら、これは問題でなく、何故なら、典型的にRATE0のみは最大ウエート精度用(1クロック内に)に使用されそしてRATE3は最大ウエート時間用(16376クロックサイクルまで)に使用されるからである。
【0045】
該ビーム形成器116からの該データはバンド幅制限されたリンク上を該ホスト5へ送り戻されるので、データ消失(data loss)を防止するためにバッフアリングと流れの制御が要求される。該バッフアリング16キロ×18のエフアイエフオー(FIFO)により達成される一方該流れ制御は該エフアイエフオー充満度指示(FIFO fullness indication)を該システム制御器218へ送り戻すことにより達成される。この方法で、もしエフアイエフオーが一杯(full)になると、該走査は該エフアイエフオーが空になるまで停止する。しかしながら、該走査は任意に停止すべきでなくそれは音響波の伝播でタイミングが取られているからである。かくして表明される同期化点(synchronization point)が該コード内に挿入され、これらの点では該制御器は該エフアイエフオーが安全に進めるのに充分な程空になるまで待つ。該ウエートコマンドはこれらの同期化点を示すために使用される。該ウエートコマンドは該制御器をWAITPROCEEDラインがハイになるまで待たせる。現在これは該エフアイエフオー上の”ノットハーフフル(not half-full)”指示部へ接続される(該補助エフピージーエイ経由で)。かくしてデータのオーバーフローが起こり得ないことを保証するために少なくとも8キロのデータ発生サイクル毎に該ウエートコマンドが置かれる。これは1より多い超音波ラインであるので、多数ラインインターリービング(multi-line inteleaving)が使用されることを可能にする。
【0046】
次のコマンドはジャンプ(jump)コマンドである。これは該ブイラムメモリーを通しての非シーケンシャル横断(non-sequential traversal)を可能にする。これは該ブイラムメモリーが該リードアウト動作と同時にそして又可変サイズの制御シーケンスを追加及び除去することを容易にするため修正され得るよう使用される。これが何故有用かを理解するために次の例を考えるが、人がブイラム位置512−1023のデータを変える一方他の位置を使用する走査の動作を続けようと欲すると想像する。もし該ホストが丁度位置512−1023を修正するならば、それらは、それらが修正中である時丁度使用されないことは保証されない。かくして該データは不定の(indeterminate)状態にあり、誤ったシーケンスへ導くかも知れない。しかしながら、もし位置512が位置1024へのジャンプであるよう最初に修正され、そして513−1023への位置が次いでそれらの新しい値に修正され、そして位置512が次いで最終的にその新しい値に修正されるなら、このレース条件は起こり得ない。(それは該修正のスタートに際して位置512−1023を読みつつはなく、ブランクの領域がこの付近に着くよう残され得ると仮定する。)加えて”サブルーチン”(戻りが絶対的ジャンプとしてコードされる事実により走査当たり1回使用され得るのみの)が走査シーケンスの容易な変化を可能にするよう使用出来る。
【0047】
ジャンプは実行するのに常に128サイクルを取るがそれは該システム制御器がこの新しいスタートアドレスを該ブイラム内にロードし、データの新しい行を該直列シフトレジスターへ転送せねばならないからである。これは典型的に約25サイクルだけを取るが、該システム制御器の他の部分は該ブイラムへのアクセスを行うかも知れないので、固定遅延を保持するために安全上部境界(safe upper bound)が使用される。
【0048】
最後のコマンドはエンド(end)コマンドである。これは、該フレームが完成したこと
を該システム制御器に伝えるためにフレーム用シーエケンスの終わりで使用される。次いで該制御器は、もしそれが1フレームモード(single-frame mode)にあればそれがホストにより再スタートされる(位置0から)までフエッチ命令(fetching instruction)を停止する。もしそれが連続モード(continuous mode)にあるなら、それは次のフレーム上で直ちにスタートする。{意味されるジャンプ0(implied jump 0)用に要する128サイクルの後}。
【0049】
図5Aは図3Aの該システム制御器のアーキテクチャの機能的ブロック線図である。該システム制御器218は4つの基本的部分、リードアウト制御器(readout controller)282、ホスト制御器284,リフレッシ制御器286、そしてアルバイター(Arbeiter)288を有する。最初の3つは該ブイラム上の3つの基本的動作、データを読み出し、ホストの要求でデータを書き込み、そして該デーラムコアをリフレッシすること、をサポートする。該アルバイター288は該最初の3つの部分の要求を該ブイラムのデーラムコアへの1つの接続内へ合併する責任がある。該最初の3つの部分の唯1つが与えられた時刻に制御を有し得るので、該表明された要求は、この要求が該アルバイター288によりアックノリッジ(acknowledged)されるまで、制御して待つ(control and wait)。またそれらはアルバイターにそれらがなお該デーラムを使用中である時伝えねばならないので該アルバイターが他の部分の1つにそれを許可しないことを知っているる。これはINUSEラインを経由して行われる。
【0050】
加えて、該アルバイター288は、何等かの他の部分がそれを欲するので該デーラムコアのオーナーシップを諦めるよう該ホスト制御器284に求めるため、該ホスト制御器284にRELREQすなわち要求放棄信号(relinquish request signal)を送る。該ホスト284制御器のみが該バスを放棄することを要求される必要があるのは、該リードアウト制御器284及びリフレッシ制御器286は共に該デーラムコアを固定短時間使用するのみだからであることを注意しておく。しかしながら、該ホスト制御器284は、該デーラム内に書かれるべく来るデータが該フアイヤワイヤ上にある限り、該デーラムに対し保持し続け得るので、何時データ転送を1時的に停止するかを伝えられる必要がある。
【0051】
ブイラムの直列部分は多重化されず、それは常に該リードアウト制御器282により制御されることを注意しておく。該ブイラム直列データは又該リードアウト制御器282へ行くのみである。
【0052】
該リードアウト制御器282は該データの配列を該ブイラムの直列アクセスポート外で制御する。これは、どの位置が読まれるべきか決定するため該データヘッダーを解剖すること、該ブイラム直列クロックを正しい時刻にクロック作用させること、該モジュール制御ラインをドライブすること、そして又該ブイラムのデーラムコアから該直列アクセスメモリー内へ転送されべき適当なデータ用に配置することを含む。
【0053】
ホスト制御器284は、該ホストが該ブイラム内に書き込むことを可能にするようフアイヤワイヤを経由して該ホスト5にインターフエースする該ブイラム制御器の部分である。該ホストが該ブイラム内に書き込みたい時、それは、修正するのみならず新しいデータを書くために、どのブイラムかそしてどのアドレスかを指定する非同期パケットを送信する。次いで該ホスト制御器284は該ブイラムへのアクセスを該アルバイター288に求める。該デーラムが該リードアウト282か又はリフレッシ286か何れかの制御器により使用されてない時は、該アルバイター288は制御を該ホスト制御器284に与える。該ホスト制御器284は次いでアドレス及び制御信号発生の世話をする。全パケットがデコードされると、該ホスト制御器284はその要求ラインを開放し該デーラム制御を諦めて、他の2つの部分がそれを使用出来るようにする。
【0054】
該リフレッシ制御器286は、該ブイラムのデーラムコアがそのデータを失わないようにリフレッシサイクルを周期的に発生する責任がある。該リフレッシ制御器286は、何時それがリフレッシを要求する必要があるかを跡をつけるためにそれ自身のカウンターを有する。一旦それが該アルバイター288経由で該ブイラムへのアクセスを得ると、それは該ブイラムの各々用にシーケンシャルに1つのリフレッシサイクルを発生する。これは全ての5つのブイラムを並列にリフレッシするのに比較して該デーラム電源ライン上のスパイクの量を減じる。
【0055】
FERRATE入力は如何に多くのシステムクロックサイクルがリフレッシサイクル間で起こるかを制御する。(表3参照。)これは種々のシステムクロックレート用の補償である。加えて、リフレッシはデバッグの目的でデイスエーブルにされてもよい。
【0056】
【表3】
【0057】
該アルバイター288は該リードアウト、ホスト、そしてリフレッシ制御器282,284,286部分による該ブイラムへのアクセスを制御する。如何なる与えられた時刻にも該デーラムポートへのアクセスは唯1つの部分しか有しない。該アルバイター288は、制御を有する該部分がそのIN_USEラインをデアッサート(de-asserting)することによりそれを放棄するまで該ブイラムの制御をもう1つの部分へ再割り当てしない。該部分は最高の優先度を得る該リードアウト制御器282と最低の優先度を得る該ホスト制御器284とで以て優先度を付けられる。推論(reasoning)は、もし該リードアウト制御器282が該ブイラムへのアクセスを要するがそれを得てないならば、該直列出力データは正しくないので該システムはブレークダウン(break down)してもよい。該リフレッシ制御器286は、それは多く起こるべきでないが、偶々の遅延は許容出来る。最後に、該ホスト制御器284は非常に長い遅延も許容する可能性があり、それは該ホストは、該ブイラムの書き込みが長くかかるかも知れないことを除けば、余りに多くの結果を得ることなく待ち続けることが出来るからである。
【0058】
該走査ヘッドと該ホストコンピユータとの間の高能力だが、費用効果があり(cost-effective)、物理的に邪魔にならない接続がフアイヤワイヤ規格(FireWire standard){アイイーイーイー1394(IEEE1394)として知られている)}を使用して可能である。該フアイヤワイヤ規格はマルチメデイヤ機器用に使用され、毎秒100−200メガビットをそして低廉な6ワイヤケーブル上で、好ましくは毎秒400−800メガビットの範囲の動作を可能にする。電力も又該6ワイヤの2本上で提供されるので、該フアイヤワイヤケーブルが該プローブヘッドへの唯必要な電気接続となる。バッテリー又はアイイーイ
ーイー1394ハブ(IEEE1394 hub)の様な電源が使用出来る。該フアイヤワイヤプロトコルは高レート、低レイテンシー(low-latency)のビデオデータを転送するためのアイソクロナス通信(isochronous communication)のみならず該周辺機器のコンフイギュレーションと制御のみならずそれらからステイタス情報を得るためにも使用され得る非同期で、信頼性のある通信も両方提供する。誂えのシステムを該フアイヤワイヤバスにインターフエースするための幾つかのチップセット(chipset)が入手可能である。加えて、該ヘッド対ホスト接続(head-to-host)の他端を完成するためにピーシーアイ対フアイヤワイヤ(PCI-to-FireWire)のチップセットと基板が現在入手可能である。又カードバス対フアイヤワイヤ(CardBus-to-FireWire)の基板も使用出来る。
【0059】
該ブイラム制御器(VRAM controller)は該超音波走査ヘッドを直接制御するが、より高いレベルの制御、初期化、そしてデータ処理及びデイスプレーがデスクトップピーシー(desktop PC)、ラップトップ(laptop)、又はパームトップ(palmtop)コンピユータの様な汎用ホストから来る。該デイスプレーはタッチスクリーン能力(touchscreen capability)を有し得る。該ホストは該ブイラム制御器を経由して該ブイラムデータを書き込む。これは初期化に於いてのみならず種々の走査パターンを要する何等かのパラメーター変更(帯域の数又は位置、又は走査ヘッドの種類の様な)の時は何時でも行われる。同じ走査パラメーターを有する該走査ヘッドからデータが丁度連続的に読まれるルーチン動作中、該ホストは該ブイラムに書き込む必要はない。該ブイラム制御器もそれが該走査パターン内の何処にいるかを追跡するので、それは該ホストに戻る該データ内でフレーム境界(frame bondaries)をマークするパケット化(packetization)を行うことが出来る。パワーダウンモード(power-down mode)及び該ヘッド上のボタン又はダイヤルの問い合わせ(querying of buttons or dial on the head)の様な追加的機能の制御も又該フアイヤワイヤ接続を経由して行われ得る。
【0060】
フアイヤワイヤチップセットは該フアイヤワイヤインターフエースへの電気的及び低レベルプロトコルインターフエースを管理するが、該システム制御器は該フアイヤワイヤチップセットへのインターフエースを管理するのみならず非同期パケットをデコードしたり、フレームをアイソクロナスパケット境界(isochronous packet boundaries)に及ばないようにする様なより高レベルのフアイヤワイヤプロトコルの課題を扱わねばならない。
【0061】
非同期データ転送(Asynchronous data transfer)は如何なる時も起こり、該画像データに対し非同期である。非同期データ転送は1つのノードからもう1つへの書き込み又は読み出しのフオームを取る。該書き込み及び読み出しは目標ノードのアドレス空間(target node's address space)内の位置の特定範囲までである。該アドレス空間は48ビットとなり得る。個別非同期パケット長さは毎秒200メガビット動作用では1024バイトに限定される。読み出し及び書き込みの両者は該システム制御器によりサポートされる。非同期書き込みは該ホストが該ブイラムデータのみならず該動作モードを変えることが出来る該制御器内の制御ワードをも修正可能にするため使用される。非同期読み出しはコンフギュレーションロム(configuration ROM)(システム制御器エフピージーエイ内の)を訊ねるため使用されそして”ポーズ(pause)”ボタンの様な外部レジスター又はアイ/オーに訊ねるためにも使用出来る。該コンフイギュレーションロムは、該プローブヘッドを区別するのみならずキーに基づき或るソフトウエアの特徴をノードロックすることを可能にするためにも使用され得る、訊ね得る”ユニークなアイデー(unique ID)”を有する。
【0062】
アイソクロナス転送を使用して、ノードは特定量のバンド幅を予約し、それは8000分の1秒毎の保証された低オーバーヘッドバースト(low-overhead burst)のリンクアクセスを得る。該ヘッドから該ホストへの全ての画像データはアイソクロナスパケット経由で送られる。該フアイヤワイヤプロトコルは或るパケットレベルでの同期化を見越してお
り、追加的同期化が該システム制御器内に組み込まれている。
【0063】
該非同期書き込み要求パケット(asynchronous write request packets)は、
a)リンク層(Link Layer)制御器チップをコンフイギュアし{テーアイジーピーリンクス(TI GPLynx)又はテーアイジーピー2リンクス(TI GP2 lynx)}
b)該システム制御器エフジーピーエイを制御し
c)配列されたデータを該ブイラム内に書き込む
ために該ホストから該プローブヘッドへ送られる。
【0064】
”ブロックペイロード(Block Payload)を有する非同期書き込み要求”又は”クオドレットペイロード(Quadlet Payload)を有する非同期書き込み要求”の両フオームが使用出来る。後者は該ペイロードを簡単に1クオドレット(4バイト)に拘束する。該2つのパケットのフオーマットを表4及び5に示す。これらは、該テーアイリンク(TI LINK)制御器チップにより該パケットが如何に伝えられるか、であることを注意しておく。これと該ワイヤ上のフオーマットとの間の差は該シーアールシーエス(CRCs)が引き剥がされ、スピードコード{エスピーデー(spd)}とアクノリッジメントコード{アックセント(ackSent)}が終わりに付属されることである。アダプテックエイピーアイ(Adaptec
API)及びデバイスドライバーが該パケットの組立の面倒を見る。
【0065】
【表4】
【0066】
【表5】
【0067】
該deatinationIDフイールドは該プローブヘッドフアイヤワイヤ制御器である該行き先のノードアイデー(node ID)を保持する。物理層チップはこれを該パケットがそれ用であるかどうかを決定するため使用する。該システム制御器はこのフイールドを無視する。該tLabelフイールドは要求と応答をマッチさせるため使用される。書き込み要求に対しは、これは問題でなく、無視出来る。該rtはリンク及び/又はピーエイチワイ(phy)レベルで使用されるリトライ(retry)コードである。それはシステム制御器により使用はされない。該tCodeフイールドはそれがどんな種類のパケットかを決定する処理コードである。特に0はクオドレット書き込み要求用であり、1はブロック書き込み要求用である。該システム制御器はそれがどんな種類のパケットかを決定するためこのフイールドを解剖する。現在0及び1のtCode値のみが認識される。優先度(priority)フイールドは該ピーエイチワイ(PHY)チップのみにより使用され、該システム制御器により無視される。それは、すなわち、該インターフエース上のどのユニットがデータの特定パケットを受信すべきかの選択で使用される。
【0068】
次に、該destinationOffsetHi及びdestinationOffsetLoフイールドが該48ビットの行き先スタートアドレスを形成する。これは該ノード内で何用に該データが使用されるべきかを示す。該システム制御器は表6で示す様な機能を決定するために該deatinationOffsetHiを使用した。該destinationOffsetHiフイールドの該3つの最下位ビットだけが現在調べられることを注意しておく。該spdフイールドは該データが送られた速度を示す一方該ackSentフイールドは該リンク(LINK)チップが如何に該パケットをアックノレッジ(acknowledge)したかを云うことによりステイタスを示すため使用される。
【0069】
【表6】
【0070】
見られる様に、0−4のdestinationOffsetHiの値はブイラムに書き込むことに対応する。この場合該destinationOffsetLoは書き込みをスタートするバイトアドレスへ設定される。これは16ビットワードで形成されるのが典型的である標準的ブラムアドレスの2倍である。又該スタートアドレス(destinationOffsetLo)と該長さ(dataLength)は全ての動作が整合されたクオドレットであるよう共に4の倍数とすることが出来ることを注意しておく。ペイロードデータはリトルエンデイアン(little endian)であり、かくしてもしインテル(Intel)ピーシーホストにより書き込まれるならば変換される必要はない。長さ(dataLength)は追加的にジーピーリンクス(GPLynx)先入れ先出し(FIFO)のサイズにより4と128バイトの間になければならない。全部の先入れ先出しのサイズは200バイトであるが、72バイトは読み出し応答用に必要な非同期送信先入れ先出しに専用化されている。
【0071】
5のdestinationOffsetHi値は該システム制御器のイソパケット長さ(ISO Packet Length )レジスターが書き込まれるべきことを意味する。イソパケット長さは、フアイヤワイヤを経由して該ホストへ戻るよう、それが該イソパケットを正しくフオーマットさせるように該制御器内に設定されねばならない。該システム制御器内の表明されたカウンターが使用されるのは該テーアイジーピーリンクス(TI GPLynx)チップが余りに後れて1ワードまでエンドオブパケット指示(end-of-packet indication)をアッサートしない事実のためである。イソパケット長さも該リンク(LINK)チップ内に設定されねばならないことを注意しておく。書き込まれる該値は該イソパケット長さ内では16ビットワードの数でありそれは又該リンクチップ内にも設定されねばならない。該書き込まれる値は該イソパケット内では16ビットワードの数であり(すなわちバイト/2)そしてそれはシステム制御器によってのみ解釈され該リンク(LINK)チップによってではないのでリトルエンディアンの順序で書き込まれる。
【0072】
6のdestinationOffsetHi値を指定することは該システム制御器モードワードが修正されるべきことを意味する。現在最下位16ビットのみが各クオドレットから使用されそして全てのクオドレットは同じ場所へ行くので多数の値を書き込むことは該システム制御器モ
ードワードが書かれるようにだけする。該ペイロードデータは再びリトルエンディアンであることを注意頂きたい。(これら2つの事実は共に全ての4バイトから最初の2バイトが使用され第2の2つは無視されることになる。)該システム制御器モードワードの規定は表7で与えられる。
【0073】
【表7】
【0074】
該ビーオーエフ(BOF)ワードフイールドはフレームの初めを示すためにアイソクロナスパケットの第1ワードのハイバイト(high byte)内に該システム制御器が置く値を設定するため使われる。該ビーオーエフワードフイールドは典型的データ内に起こりそうでない何等かの値に設定され得る。しかしながら、これは決定的ではなく、それは、該データ内に起こるビーオーエフワードを選ぶことは、正しくないフレーム同期化を見落とすことは起こりそうだが、誤同期化されたと考えたが本当は正しく同期化された場合に偽りの警報を決して引き起こさないからである。リセット時の初期値は16進法の80である。
【0075】
該AbortFrame、SigleFrame、Runは該システム動作を制御するため使用される。それらの使用法は表8に示す。該データ先入れ先出しは完全に空になることは決して許されないので全体のフレームは次の1つの1部がキュー(queue)となるまでリードアウトされ得ない。
【0076】
【表8】
【0077】
該DataLoopbackビットは該ホストから読み戻された該データがA−Dから来るか又は該ブイラムの1つからかを制御するため使用される。(現在これはブイラム1。)この第2のオプションは、該ビーム形成器及びA−D変換をテストせずに該デジタルデータ発生と収集とをテストするテスト目的で使用出来る。該データループバックビットの0はA−Dからの読み出しの正常動作を示す一方1はそれが該ブイラムからデータを得るべきことを意味する。
【0078】
特別1と特別2のビットは一般的使用のために利用可能である。それらは該システム制御器によりラッチされ現在はEXTRACLOCK0及びEXTRACLOCK1と呼ばれるピン上に持ち出されているがどんな目的にも使用出来る。
【0079】
最後にdestinationOffsetHiを7に設定することは該非同期パケット内の該データが該フアイヤワイヤリンクチップに戻って書き込まれることを示す。これは該テーアイテーエスビー12エルブイ31の(TI TSB12LV31's){又は32の(32's)}のレジスターの何れもがホストにより修正されることを可能にする。これはアイソクロナスデータ送信をコンフイギュアし、イネーブルにするため使用出来る。該destinationOffsetLowは書き込む第1レジスターを指定する。該レジスターはサイズが全て4バイトであり、それら全体で書き込まれねばならないので、destinationOffsetLowとdataLengthは共に4の倍数であらねばならない。多数の逐次型レジスターが1つのパケットで書き込まれ得る。該データは該テーエスビー12エルブイ31(TSB12LV31)がビッグエンディアンとして設計されるのでビッグエンディアンであることを注意しておく。このバイトスワッピング(byte-swapping)はインテルピーシーホストにより行われねばならない。
【0080】
読み出し要求パケットは該プローブヘッドからデータを非同期で読み出すために使用される。これは現在コンフギュレーションロムデータ(下記参照)から成るのみであるがステイタス情報又はボタン指示の様な他の種類のデータ用に容易に使用出来る。
【0081】
アダプテック(Adaptec)のデバイスドライバーは表明された適用要求に応答して非同期読み出し要求を送るのみならずP_GET_DEV_INFOのSendPAPCommandに応答して、又はバスリセット後、又は応用がノードへのハンドルを得るよう試みる時、該ノードのフアイヤワイヤコンフイギュレーションロムに訊ねる。
【0082】
非同期読み出し要求は同期書き込み要求に於ける様にクオドレット又はブロックの何れ
かの種類とし得る。該フオーマットは表9と表10に示す。それらは書き込み要求フオーマットと同様である。
【0083】
【表9】
【0084】
【表10】
【0085】
該非同期書き込みパケットに於ける様に、該destinationOffsetHiとdestinationOffsetLowは要求されているものを決定する。ハイのアドレスは制御及びステイタスレジスターと該コンフギュレーションロムとして使用のため規定され一方ローのアドレスはより汎用目的の使用のためである。特に、該フアイヤワイヤコンフイギュレーションロムは、例えば、destinationOffsetHi=0xffff、そしてdestinationOffsetLow=0xf0000400でスタートする。
【0086】
該システム制御器が該テーアイリンク(TI LINK)チップの一般受信先入れ先出しからクオドレット又はブロック読みだし要求パケットを受信すると、それはクオドレット又はブロック読み出し応答パケットをフオーム化しそれを該リンクチップの非同期送信先入れ先出し内に置く。これらのパケットのフオーマット(該非同期送信先入れ先出し内に置かれた)を表11及び表12に示す。
【0087】
【表11】
【0088】
【表12】
【0089】
該spd、tLabel、rt、そして優先度の値は該要求パケットからコピーされる。該destinationIDは該要求パケットのsourceIDから取られる。全てのパケットのシーアールシーエスは該テーアイリンクチップにより発生され、かくして該システム制御器が発生せねばならないデータが含まれることを注意しておく。(該ロムのシーアールシーエスはオフラインで表明して計算されねばならない。) 該rCodeフイールドは回答のステイタスを示すため使われる。特に、0は全てが良いことを示すresp_completeを意味する。6の値は該パケットの幾つかのフイールドが正当でなく又はサポートされないことを示すresp_type_errorを意味する。この場合、もし該要求がブロック要求であるなら該応答パケットのdataLengthは0でなければならず、データは含まれるべきでない。もし該要求パケットのdataLength又はdestinationOffsetLowが4の倍数でないか又はもし該dataLengthが4と32の間にない(ブロックパケット用で)ならばresp_type_errorが戻される。これは該テーアイチップの非同期送信先入れ先出しが12クオドレット(8ペイロードクオドレット+4クオドレットヘッダー用に)であるべくコンフイギュアされているので128バイトペイロード書き込みパケットを可能にするために該受信先入れ先出しは36クオドレットであり得るからである。該アダプテック(Adaptec)デバイスドライバーが要求すべき最長要求は8クオドレットでありそれはそれがコンフイギュレーションロムの長さであるからである。何れの場合も、もし長い転送が失敗したならばそれはより小さい要求に戻るよう降下すると仮定されている。
【0090】
該フアイヤワイヤ仕様は各フアイヤワイヤノードが、該デバイス、その要求そしてその能力について種々の詳細を含むコンフイギュレーションロムを持つよう期待している。このロムは読み出し要求パケットを経由して訊ねられるべきである。2種類のロム実施法があり、最小ロムと一般ロムである。前者は24ビットベンダーアイデー(vendor ID)を示すデータの唯1つのクオドレット(4バイト)ピースを有する。該一般ロムは多くの他のフイールド、該ベンダー及びデバイスのアスキー名(ASCII name)からその電力消費とその能力にアクセスする方法までに及ぶオプションである多くを有する。
【0091】
一般ロムで要求されるフイールドの1つはノードユニークアイデー(node unique ID)である。これは24ビットのベンダーアイデーと40ビットのチップアイデー(chip ID)から成る。該40ビットのチップアイデーは全てのノードがユニークな値を有するよう割り当てる該ベンダー次第のものである。該ノードユニークアイデーは、動作中に該フアイヤワイヤバスがリセット又は再構成されるならば該デバイス上で一貫したハンドルを保つように要求される。デバイスが初めて開かれると、応用機能はそのコンフイギュレーションロムを読み出しそれがそれと共に作動しようとしているかどうかを決定する。もしそうであるならば、それはそのユニークアイデーを記録しそのノードユニークアイデーを経由して該デバイスへの接続を開く。次いでこれは何時でも与えられた時刻に該ホストアダプターとそのデバイスドライバーとによりそのフアイヤワイヤアイデー(16ビット)に写像される。もしトポロジーが変化するか又はフアイヤワイヤバスリセットが起こるなら、該ノードのフアイヤワイヤアイデーは変化出来るが、しかしながら、該ノードユニークアイデーは変化しない。かくして、この様な場合、該アダプターは自動的に新しいフアイヤワイヤアイデーを決定しそして継続する。かくして特に該システムに取付られた多数ヘッドを用いてのスムーズな動作用に、ノードユニークアイデーの実施と該コンフイギュレーションロムが必要である。
【0092】
該コンフイギュレーションロムは幾つかの部分に分かれる。特に関心のある部分は、該ロムの長さとシーアールシーを規定する第1ワードと、幾つかの固定の1394指定情報(ノードユニークアイデーの様な)を与えるBus_info_Blockを含む次の4ワードと、そしてキー値のタグ付きのエントリーのセット(set of key-value tagged entries)であるRoot Directoryを表す最後の3ワードとである。2つの必要なキー値の対のみがエフピージーエイ内に組み込まれた該ロム内に含まれる。使用出来る8ワードロムが表13に示される。
【0093】
【表13】
【0094】
アイソクロナスなパケットはビーム形成されるデータの該プローブヘッドからホストへの通信用に使用される。これは概念的にはフレームマーカーによる区切り付きの(punctuated)16ビット数の流れである。該データが対応している該フレームの中の場所と協調を保つために該フレームマーカーは重要である。或る超音波システムは該データ内に埋め込まれた入念なフレーム及びラインマーカーを使用するが、該集積化システムは、フレーム境界をマークするために、データの1部としては送られない、1つの補助ビットを使用出来る。ライン境界(line boundaries)は該ブイラム配列プログラム(VRAM sequencing
program)を知ることにより得られる。
【0095】
非同期パケットは好きなように送られ、バンド幅入手可能性の何等の保証も持たないが、アイソクロナスパケットは保証されたデータレートを送るために低いオーバーヘッドの方法として使用出来る。一旦周辺部が指定量のバンド幅を予約すると、それは8000分の1秒毎にリンクアクセスの保証されたバーストを得る。ヘッドからホストへの全てのデータはアイソクロナスパケットを経由して送られる。アイソクロナスパケットは8000分の1秒に限定されるので、これはデータのフレームである。該フアイヤワイヤ仕様は、各アイソクロナスパケットに4ビットのSYNCコードでタグを付けるため使用出来る同期ビットの使用を説明している。それでアダプテックのフアイヤワイヤ対ピーシーアイブリッジ(Adaptec FireWire-to-PCI gridge)は適当なフレーム整合を保証するために該Sync fieldフイールドを使用出来る。しかしながら、該テーアイジーピーリンクス制御器チップ(TI GPLynx Controller chip)はパケット送信時刻のフレームレベルの粒状度をサポートするのみでパケットレベルではないので、該システム制御器が該フアイヤワイヤリンクチップにそれがデータを有することを伝える時、それはデータの全フレームを送るよう準備されていなければならない。該先入れ先出しはフレームより遙かに小さいので、賢明なオプションは有効フアイヤワイヤフレームサイズを1パケットに減じることである。次いで特定のフレーム開始部{ビーオーエフ(BOF)}が全ての超音波フレームの第1ワードのハイバイトでコード付けされ、フアイヤワイヤフレーム(そしてパケット)の開始部で超音波フレームのスタートを起こさせ、超音波応用ソフトウエア内のフレームレベルの同期化を行う。効率のために、データの完全の超音波フレームは1つのフアイヤワイヤコール(そして従って1つの割り込み)でもなお読み出され得る。
【0096】
アイソクロナスなヘッドからホストのデータ転送用のセットアップには3つの過程がある。これらの初期化過程はプローブ初期化毎に1回だけ行われる必要がある。
【0097】
第1過程はアイソクロナスバンド幅を予約することである。この予約は、割り当てられた全バンド幅が該リンクの全バンド幅を越えないことを保証するために要求の該中央記録{該フアイヤワイヤのアイソクロナスサイクルマネージャーノード(FireWire isochronous cycle mamager node)内の}が保たれるようにする。例えば、この予約はP_ALLOCATE_RESOURCEに設定されたCmdフイールドを有するアダプテックのAPI BusConfig 0コマンドを使用して達成される。バイトで要求されるペイロードが送り込まれる。これは毎8000分の1秒内に望まれるデータの量である。この値を余り高く設定することは該フアイヤワイヤインターフエース上の予約されたバンド幅を単に浪費するがそれはもし1つのデバイスしかないならば問題ではない。この値を余り低く設定することはヘッドからホストへのデータレートを拘束するかも知れない。オーバーフロー又はデータ消失は起こりそうではなく、該走査は単により遅く進むかも知れない。リソース割り当てコールはアイソクロナスチャンネル数のみならず許されるペイロードサイズも戻らせる。この許されるペイロードサイズは、もし該リンクの部分が既に予約されているならば要求されたより少ないかも知れない。
【0098】
次の過程はどれだけ長いイソパケットを期待すべきかを伝えるために該システム制御器イソパケット長さワードを設定することである。
【0099】
最後の過程はプローブヘッドリンク(LINK)チップを初期化することである。これは上記説明のリンクチップ非同期パケットへのライトバック(writeback)を介して行われる。特に、初期化レジスター54h、58h、そして5chが必要である。次いで該プローブヘッドが配列をスタートするよう命じられ、該データは戻るよう流れる。
【0100】
もし多数プローブが該システムに接続されるなら、該アイソクロナスバンド幅予約が1回起こるがしかし如何なる与えられた時刻に於いても、唯1つのプローブのアイソクロナス送信(のみならずその配列動作)がイネーブル化される。
【0101】
前述の様に、アイソクロナスデータ転送は該プローブヘッドのデータをホストへ供給するため使われる。フレーム同期化を保持することは必要である。該フアイヤワイヤは約3000バイトのサブフレームパケット化をサポートするがこの先端の上にフレーム同期化を実施することは該システム制御器次第である。
同期化は2つの方法を介して達成されるが、
1.フレームの第1パケット内の第1ワードのハイのバイトが該フレーム開始部{ビーオーエフ(BOF)}コードに設定される。(これは該システム制御器モードワード内で設定出来る)。
【0102】
2.全てのフレームが全数のパケットを消費するようパッド(padded)される。
【0103】
これら2つが組み合わされると、それらは、もし1度に正しい数のパケットが読み出されるならば該フレーム同期化が保持されることを保証しそして再同期化は、該データ流れ内で各パケットの第1ワードのハイのバイトを丁度走査することによりもたらされ得る。
【0104】
例のパケット化が表14に示される。これは1つの完全な超音波フレームと次のフレームの第1パケットを示す4ワード(8バイト)の4パケットをめいめいに描いている。超音波フレームサイズは10ワードである。見られる様に、第1ワードの該ハイのバイトはビーオーエフコードに設定される。これは適当な同期化が保持されたことを保証するために検査され得る。該データは次いで3つのパケット1−3に分けられる。該フレームはパケット3の中間で終わるので、パケット3の終わりはハイのワードの中のビーオーエフコードでパッドされる。重要なことは、これは、例え該超音波フレームサイズが該パケット
のサイズの倍数でなくとも、第4パケットの第1ワードは第2フレームの第1ワードになることを意味する。
【0105】
【表14】
【0106】
テーエスビー12エルブイ31(TSB12LV31)(又は32)は該アイソクロナスデータのパケット化を行うが該ISORST信号を介して該システム制御器にパケット境界を知らせる。次いで該システム制御器はその内部のワード対バイトのマルチプレキサー(word-to-byte multiplexer)のみならずパケット化回路もリセットするためにこれを使用する。もしそれが該先入れ先出しからフレームマーカーを受信すればそれがISORSTパルスを受信するまで該先入れ先出しからのクロッキングデータを停止する。
【0107】
該モジュールインターフエースは該システム内の種々のモジュールが該ブイラム制御器により如何に制御されるかを規定する。2種類のモジュールがあり、共有される4つのブイラム(各アナログ基板上の2つ)からデータを受信するそれらと、専用化された該デジ
タル基板上の該ブイラム(該ブイラム制御器を経由して)からデータを受信するそれらとである。該2種類のモジュールはそれらの動作を同期化するために異なる制御信号を使用する。
【0108】
タイミングの多くは該モジュールのランの速度に左右される(共有された/専用化されたブイラム使用法)。図5Bは典型的プログラムシーケンスについて種々のモジュールインターフエーシングモード用の典型的タイミングを示す。
【0109】
前記の様に、VRAMDATA、loopbackブイラムからのデータが実行を制御する。図5B内で対角線状陰影付きボックスは該ブイラム制御器により使用されるヘッダーデータを示し一方陰影付きボックスはモジュールデータを示す。該4つの他のブイラム内のデータが該モジュールへ行く。第1ブイラムからのデータは該システム制御器内へ戻るよう廻され次いでテージーシー(TGC)、フイードバック制御、等の様なもの用の専用化されたデータ源用に使用される。
【0110】
図5Bのクロック1−4で、レート1/1でのデータのランはモジュール0が行き先となっている。該ヘッダーはクロック1でクロックアウトされる。クロック1でのNEWRUNCLOCKのパルスは該モジュールに次のクロックがランでは最初であることを知らせる。かくしてそれらはもし必要ならそれらの内部のラン関連状態をリセットする。該データはクロック2,3そして4の間クロックアウトされる。該データはモジュール0が行き先なので、該MODCLOCK0は新しいデータワード毎に一度パルスを出す。モジュール0はMODCLOCK0の立ち上げエッジでVRAMDATAの該データをラッチすべきである。
【0111】
該ブイラムのアクセス及び保持時間(図5BでのTacc及びThold)が注意深く観察されねばならないことを注意しておく。該ブイラムのアクセス時間は速度等級により15ns−25nsであり該保持時間は4ns程に短くあり得るので、これはそれらのモジュールクロックの立ち上げエッジの前にTclk−Taccより早くないデータで動作時には多くのマージン(margin)は残さない。(SCと該MODCLOCKとの間の何等かのスキューは従ってこのバウンド(bound)を引き締めるが、同じMASTERCLOCKからのゲートされたクロックとして両信号を発生するよう該ブイラム制御器が設計されている仕方のために該ロードする条件が余りに異ならないと仮定すれば該スキューは最小となる。)33MHzのマスタークロック周波数と速いブイラムが与えられると、これは15nsの弛みを与える。より遅いブイラムを使用することは5nsの弛みを与える。
【0112】
最大レート(full rate)でデータを受け入れるモジュールはそれらが該立ち上げクロックの後Tholdより大きいデータをラッチしないことを追加的に確認せねばならない。これは同じクロックが該ブイラムから次のワードを検索するため使用されるからである。かくして一般にモジュールは、それらのモジュールクロックの立ち上げエッジで又はその前に有効にクロックするためにそれらが該クロック入力を遅延させると少なくとも同じだけ該データ入力を遅延させることを確認すべきである。この第2の拘束は1/2、1/4又は1/8のレートデータが使用される時は存在しない。
【0113】
第1の例は1/1のレートデータであるから、該MODULEFASTCLOCK0信号は該MODULECLOCK0ラインに従う。それらは1/2,1/4、又は1/8レートデータが使用される時のみ異なる。
【0114】
クロック7−15はモジュール2が行き先のレート1/4で長さ2のランを示す。かくして新データは第4マスタークロック毎に1回だけ該ブイラムからクロックされる。ここでMODULEFASTCLOCK2はMODULECLOCK2と異なる振る舞いを示す。再びクロック7で該NEWRUNCLOCKは新しいランが次のクロックサイクル上で始まっていることを合図する。クロック
7中に、該ブイラム制御器は、次のランが1/4のレートでモジュール2用であることを示すヘッダーデータをラッチする。又クロック7中に、該ブイラムは該モジュールが使用するモジュールデータを発生する。クロック8で、MODCLOCK2が起こり、モジュール2に該ブイラムのデータをラッチインし使用するよう命ずる。該データは次のMODCLOCK2の前のマスタークロックまで存在することを注意しておく。
【0115】
MODCLOCK2は新しいデータワード当たり1回クロックされるのみであるが、MODULEFASTCLOCK2は該ランの時間中マスタークロック当たり1回クロックされる。これは、より低いレートでデータを必要とするのみであるが最大レートで計算を行う必要があるビーム形成器の様な、モジュール用には有用である。MODNEWDATA信号は、該速いクロックのどれに新しいデータが示されたかを決定するためにMODFASTCLOCKラインを使用するモジュールにより使用され得る。
【0116】
クロック16−18はポーズコマンドの結果を示す。ここでNEWRUNCLOCKが通常の様に配列されるが、MODCLOCK又はMODFASTCLOCKは発生されない。
【0117】
上記の様に、特定の実施例が、エフピージーエイを使用する実施例の簡単さを含め、多数の基準に基づき選出された。これはブイラムの使用を動機付けした。より高密度のエスデーラムを使用するエイシック(ASIC)インターフエースは少なくとも幾つかのバッフア作用を要するが、これは制御器内に又は代わりに該ビーム形成器、テー/アール回路又は増幅器モジュールと共に組み込まれ得る。この方法でそれらは該上記システムが供給する簡単で、同期的で、連続的データとは反対のデータのバーストを受信する。利点はエスデーラムはより高密度でより高いレートでデータを供給することであり、それは部品数を減じる。この様な構成は図4Bで示され、例えば、そこでは1又は2枚のプリント基板上に64又は128チャンネル(660i−660j)システムが構成される。この2枚の基板システムで、該テー/アール回路とプリアンプリフアイア/テージーシー(preamplifier/TGC)回路が1つの集積回路内に作られ、第2の集積回路として形成されるシーデーピービーム形成器(CDP beamformer)と共に1枚の基板上に置かれる。該ビーム形成器制御回路はプロセサー670を用いた加重入力の計算を含むことが出来る。このシステム用のメモリーは該システム制御器及び該デジタル通信制御回路と共に第2基板上に配置されたエスデーラムである。
【0118】
図3Aに戻ると、該標準的フアイヤワイヤケーブル40は複数のフアイヤワイヤ信号ライン42とフアイヤワイヤ電力ライン44とを含む。必要な電圧を提供するために、該フアイヤワイヤ電力ライン44はインラインDC−DC変換器300に供給される。該DC−DC変換器300は必要な電圧を発生し複数の電力ライン46上でそれらを提供する。これらの新電力ライン46は誂えたケーブル40’内に該フアイヤワイヤ信号ライン42と共にパッケージされる。該プローブハウジング3’内では、該フアイヤワイヤ信号ライン42は該フアイヤワイヤチップセット220と接続され、該誂えの電力ライン46は電力配電器(power distributor)48に接続されるが、該配電器は種々の電圧を濾過しそれぞれの内部電圧ライン148A、148B、248上で配電する。加えて、該電力配電器48は下記でより詳細に説明する様に、追加的DC−DC変換を行う。
【0119】
送/受信制御チップは該変換器配列とインターフエースするため必要とされる。送信モードでは、該チップは、該送信されたパルスが必要な送信焦点で該画像位置にコヒーレント(coherently)に合計されるように、該選択された変換器要素の各々に印加される高電圧ドライビングバルスに遅延を提供出来る。受信モードでは、それは、選択された要素により受信された反射音響波のその対応する増幅器への接続を提供する。多数チャンネル送/受信チップの機能は2つの部分に分離出来るが、低電圧送/受信制御を提供するコア機能と低電圧送/受信制御を高電圧にレベルシフトし該変換器配列と直接インターフエース
させるバッフアー機能とである。該送/受信チップのコア機能は、各チャンネルプロセサーへマスタークロック及びビット値を同報(broadcasts)するグローバルカウンター、送信周波数、パルス数、パルスシーケンスそして送/受信選択を制御するグローバルメモリー、各チャンネル用の遅延選択を提供するローカル比較器を含む。例えば、60MHzクロック及び10ビットグローバルカウンター用には、それは各チャンネルに17usまでの遅延、プログラム可能な送信周波数を提供するローカル周波数カウンター、種々のパルスシーケンスを提供するローカルパルスカウンターを提供出来る。例えば、6ビットカウンターは、1パルスから64パルスまでのプログラム可能な被送信パルス長さ、サブクロック遅延分解能を提供するローカルにプログラム可能な位相選択器を提供出来る。例えば、60MHzマスタークロック用には2対1位相選択器は8nsの遅延分解能を提供する。
【0120】
典型的に、送信チップクロックの周期は該遅延分解能を決定するが、プログラム可能なサブクロック遅延分解能と呼ばれる技術は該遅延分解能が該クロック周期よりも精密になることを可能にする。プログラム可能なサブクロック遅延分解能を用いて、周波数カウンターの出力はチャンネル毎ベースでプログラム可能なクロックの位相でゲート(gated)される。最も簡単な形式では、2相クロックが使用され、周波数カウンターの出力はアッサート(asserted)されたか又はデアッサート(Deasserted)されたか何れかのクロックでゲートされる。代わりに、多数のスキューされたクロックが使用出来る。チャンネル当たり1つが選択され該周波数カウンターからの粗いタイミング信号をゲート作用するために使用される。
【0121】
図3Bで見られる様に、高電圧と低電圧の両動作をサポート出来る半導体工程は上記説明の送/受信チップ向けの1チップ解用に理想的に整合している。該送/受信チップのコア機能は電力消費を減らすために低電圧トランジスター上で実行され得る。該レベルシフト機能は必要なドライブパルスを該変換器配列に提供するために高電圧トランジスター上で実行され得る。しかしながら、選択された半導体工程のみが、1チップ290上での高電圧(バッフアー292)及び低電圧トランジスター(294)の両者の該集積化を可能に出来る。結果として、該高/低電圧工程は0.8から1マイクロメートル設計ルールを用いてのみそこまで提供される。これらの設計ルールを用いると、64チャンネル送/受信チップが1cm2より小さいチップ面積の1チップ上で容易に集積化出来る。
【0122】
電力とシリコン面積を節約するために、送/受信チップを実現するよう多数チップモジュール295が使用され得る。例えば、該モジュールのコア機能296を実現するためにデイープサブミクロン(deep-sub-micron process)工程が使用され得て、バッフアー298機能を実現するために別の工程(separate process)が使用され得る。図3Cに示す様に、該送/受信制御機能を実現するために該多数チップセットが1つのパッケージ内に搭載され得る。多数チップ的手法を用いて128チャンネル送/受信制御器は1つのパッケージに容易に集積化され得る。
【0123】
図3Dはケーブル412によりインターフエースハウジング404に接続される分離されたプローブハウジング410内に変換器配列10’が配置された代替えの実施例である。この様なシステムは又図12と連携して図解される。もう1つの実施例はプローブハウジングを含むが、そこでは該送/受信回路及び/又は該プリアンプ/テージーシー回路の様な或る回路要素が該変換器配列と共に含まれる一方該ビーム形成器、システム制御及びメモリー回路は該インターフエース内に留まっている。図3Dの該システムは標準的なプローブと、約4.536kg(10ポンド)より軽く、標準的パーソナルコンピユータに接続出来るビーム形成器インターフエースとの使用を提供する。該インターフエース404は1500cm3より少ない容積と好ましくは約2.268kg(5ポンド)より軽い重さを有する。
【0124】
図6A−6Cは例示的フアイヤワイヤベースのDC−DC変換器の線図である。該変換器の役割は該フアイヤワイヤ(アイイーイーイー1394)電圧入力を受け入れ、該プローブ電子機器による使用のための直流電圧を出力することである。特に、該変換器は8−40Vの直流入力(Vin)(アイイーイーイー1394仕様による)を受け、その電圧を必要な電圧に変換する。該変換器300の詳細は従って該プローブ電子機器の特定の電圧要求に基づき変化する。
【0125】
図6Aを参照すると、該変換器300は直流+5V、直流−3V、直流+7V、直流+5V、そして直流+10Vの出力電圧を発生する。フユーズ及びフイルターを含む入力回路302で、該フアイヤワイヤ電圧入力を受け入れる。濾過後、該入力電圧はDC−DCスイッチヤー(DC-DC switcher)304に提供され、該スイッチヤーは一定電圧から方形波パターンを発生する。特に該直流方形波は変圧器Tに供給される。該変圧器Tからの別々のタップはデジタル電圧変換回路306への5Vデジタル直流電圧(Vd)とアナログ電圧変換回路308への5Vアナログ直流電圧(Va)とを提供する。該波形のデューテイサイクルに基づき、該波形はより低い直流電圧を発生するために該変換回路306,308内で整流され濾過される。
【0126】
デジタル電圧については、該5Vの直流波形はダイオードD2及びD3を使用して整流され、キャパシターC2によりスムーズ化される。該+5V直流(Vcc5)を提供するため該デジタル直流電圧(Vd)に直接接続されたフイルター322は該デジタル電子機器に電力を与えるためにそれぞれの電力ライン46−2上で提供される。該電力配電器48内で、線形調整器328は調整された3V直流電圧(Vcc3)を提供するために該5V直流電圧(Vcc5)をタップする。該デジタル直流電圧(Vd)及びフイルター334からタップされたスイッチキャパシター332は該電荷結合デバイス{シーシーデー(CCD)}への該集積回路基盤バイアス電圧用の−3V直流電圧(Vee3)を作るために使用される。その電圧はそれぞれの電力ライン46−3上で提供される。誘導カップリングL1は5V直流電圧を7V直流に変圧するが、該7V直流はダイオードD1により整流され、キャパシターC1によりスムーズ化される。線形調整器312とフイルター314は該電荷結合デバイス用の調整された7V直流電圧(Vccb)を提供する。その電圧はそれぞれの電力ライン46−1上で提供される。図解される様に、フイルター314及び334は該DC−DC変換器300と該電力配電器48の間で分割される部品を有する。
【0127】
アナログ電圧については、該5V波形はダイオードD5及びD6により整流されキャパシターC4によりスムーズ化される。該アナログ直流電圧(Va)に直接接続された第1フイルター352、線形調整器354そして第2フイルター356は該アナログプリアンプリフアイアー用にそれぞれの電力ライン46−5上で5V直流電圧(Vouta)を提供する。該電力配電器48では、フイルター358が発生されたリップルを減らす一方該電圧は該ケーブルを通して伝送される。誘導カップリング12は該アナログ直流電圧(Va)を、該高電圧変換器ドライバーによる使用のための10V直流に変換する。この電圧はダイオードD4により整流されキャパシターC3によりスムーズ化される。線形調整器342及びフイルター344はそれぞれの電力ライン46−4上を伝送されるドライバー電圧(Vdriver)を生ずる。又電力配電器48は発生されたリップルを減ずるためにフイルター346を含む、一方その電圧は該ケーブルを通して伝送される。
【0128】
該フイルターはローパスフイルター周波数応答を提供するよう設計された導体とキャパシターとを含む。該ローパスフイルターの目的は該DC−DCスイッチング回路により創られる該直流電圧上の高周波リップルの振幅を減ずることである。
【0129】
線形直流電圧調整器はフイードバック通路にパストランジスター(pass-transistor)
を有する演算増幅器により実現される。典型的に、これらのデバイスは比較的効率的であるがそれはそれらが新しい出力電圧を作るために抵抗器を通して電力を放散するからである。
【0130】
該スイッチキャパシターは比較的大きいキャパシターを指定電圧に充電する。アナログスイッチを使用して、該負電圧を作るために次いでそれは該キャパシターのプレートを逆にする。この構成は電荷ポンプ変換器(charge pump converter)と呼ばれることが多い。
【0131】
図6Bは代わりのDC−DC変換器の略図的線図である。該変換器300’は直流+8V、直流+5V(デジタル)、直流+5V(アナログ)、そして直流+10Vを発生する。
【0132】
図6Cは代わりの高電圧DC−DC変換器の略図的線図である。該変換器300”は、該直流+10V出力が高電圧直流+30V電源により置き換えられたことを除けば、図6Bの該変換器300’と同様である。変換器は200Vまでの電圧を供給出来る。
【0133】
図7A−7Bは図6B又は6CのDC−DC変換器用の誂えのケーブルの略図的線図である。前記説明の様に、該誂えのケーブル40’は電力ケース300と該プローブ3’との間のケーブル中間接続(cable medium connection)である。該誂えケーブル40’は3本の遮蔽されツイステッドペア(shielded twisted pair)と3本の未遮蔽のツイステッドペア(unshielded twisted pair)のコネクターを含む。2本の遮蔽ツイステッドペア412−1、412−2は直列バスとして使用され、該フアイヤワイヤプロトコルで規定されたプル電圧差動データ信号(pull voltage differential data signals)を運ぶ。もう一方のツイステッドペアのコネクターは遮蔽ツイステッドペア416−4により提供されるアナログ電力を種々の電力信号線416−1、416−2,416−3に提供する。該ケーブル環境はデバイスを接続するために該2つの低電圧差動信号を使用し、そして非周期的トポロジー(non-cyclic topology)は概略毎秒400メガビットのデータレートを有する。該ケーブル仲裁システム(cable arbitration system)は、活線挿入(hot plugging)と広範に変化する物理的トポロジーをサポートする自己コンフイギュア型の階層的要求/許可プロトコル(self cofiguring hierarchical request/grant protocol)を使用する。
【0134】
図7Aは完全なケーブル組立体の略図的線図である。図示の様に、該ケーブル40’はそれぞれ遮蔽を有する2本の信号ライン412−1,412−2を含む。該信号ペアはスキュー及び他の要因について近付けて整合されることが有利である。又アナログ電力のツイステッドペア416−4も遮蔽される。残りの電力用ツイステッドペア線はそれぞれの絶縁部を用いて絶縁される。該ケーブル40’の外部は絶縁型外側ジャケット406である。
【0135】
図7Bは図7Aの線B−Bに沿って取られた該ケーブル組立体の断面の略図的線図である。
【0136】
図8は超音波プローブの斜視図である。該プローブ3’はプローブハウジング30’と、変換器配列107を有するカーブした走査ヘッド32’とを備える。プローブ電力をオン又はオフと切り換えるための操作者による使用のためのボタン35がオプションで提供され得る。
【0137】
図9はもう1つの超音波プローブの斜視図である。該プローブ3”はプローブハウジング30”と変換器配列10”を有するデータ線形走査ヘッド32”とを備える。再び、プ
ローブ電力をオン又はオフと切り換えるための操作者による使用のためのオプションのボタン35がある。
【0138】
該ボタン35の精確な位置は人間工学に基づくことは理解されるべきである。該ボタン35が該プローブハウジングの頂部又は底部に置かれ得るが、大抵の走査者は側部配置を好む。加えて、該プローブは病院の手術室内で使用されるので、該ボタン範囲は清浄化し易く病院の清浄化薬品に抵抗性であるべきである。
【0139】
図10は該超音波プローブで使用するためのボタン機構の略図的線図である。該ボタンはスムーズなインターフエースを創るために該ハウジング30に接合される。該ボタン35はその内面に剛性のある接触面37を有する柔軟な膜とすることが出来る。アナログ回路基板100に搭載された電気機械的スイッチ130は該ボタンが押し下げられた時賦活される。
【0140】
図11はウエアラブル(wearable)超音波画像形成システムを図解するが、該システムは手持ちプローブ364への大きなケーブル362に接続されたベルトに搭載されたコンピユータ360又はインターフエースと、表示された画像をフリーズ(freeze)したり又は特定の画像を電子的メモリー内に記憶するためのマウス制御部及びボタンを有する種々の制御部を備え得る第2の手持ちユニット366を具備することが出来る。該ユニット366は無線(無線周波又は赤外線)結合又はケーブル366によりハウジング360に接続出来る。該コンピユータ360はデスクトップ、ラップトップ又は手持ち式デイスプレーに接続出来るか又はマイクロフオン、オーデイオ用の1対のスピーカー及び該ユーザーの目に隣接して位置付けられた高分解能デイスプレーを有するヘッドマウントデイスプレーシステム(headmounted display system)370にケーブルにより接続出来る。
【0141】
もう1つの好ましい実施例が図12に図解されるが、そこではフラットパネルデイスプレーと標準的キーボードとを有するラップトップコンピユータ500が、関心のある領域のビーム形成された表現上でスキャンコンバージョン、ドップラー処理他を行うようプログラムされ、該スキャンコンバージョン他の結果は例えばアイイーイーイー1394フアイヤワイヤ規格又はユーエスビー2.0規格に準拠するケーブル508の様な標準的通信リンクに沿って該インターフエースハウジング504から送信された。該コンピユータ500及び/又は該インターフエースは行われる研究を制御するため使用される制御パネル502,506をオプション的に有することが出来る。該インターフエースハウジング504の好ましい実施例はパーソナルコンピユータ500のみにより制御され、ケーブルを用いて該インターフエースハウジング504に互換性を有して取付られ得る標準的変換器配列プローブの使用を提供する。代わりに追加的な遠隔制御器514がシステム動作制御のために使用出来る。該インターフエース504は変圧器、メモリー、システム制御器そしてデジタル通信回路が搭載された回路基板を収容出来る。該インターフエース504はケーブルで該手持ちプローブ510と接続されるが該ケーブルは好ましくは長さで約0.610m(2フイート)と約1.829m(6フイート)の間がよいが、しかしながらより長い長さも使用出来る。該送/受信及び/又は該プリアンプリフアイアー/テージーシー回路は該プローブハウジング510の中又は該インターフエースハウジング504の中に入れることが出来る。又該コンピユータはギガビットのイーサーネット動作用に、そしてクリニック又は病院での遠隔システムへのネットワーク上でのビデオ及び画像データ送信用にコンフイギュアされることも可能である。又該ビデオデータはブイシーアール(VCR)又は標準的ビデオレコーダー又はビデオテープ上への記録用のアイイーイーイー1394部分を有するビデオカメラへ送られることも可能である。該ブイシーアール又はビデオカメラは該コンピユータを使用して制御され得る。
【0142】
図1に戻ると、該ホスト5は超音波画像を表示するソフトウエア命令を実行するデスク
トップ、ラップトップ、パームトップ又は他の携帯型コンピユータとすることが出来る。人体の軟組織構造を表示するための実時間Bモード超音波画像に加えて、実時間で体内血液速度の見積もりを表示するためにドップラー超音波データが使用され得る。3つの異なる速度見積もりシステムが存在するが、それらはカラー流れ画像形成(color-flow imaging){シーエフアイ(CFI)}、パワードップラー(power-Doppler)そしてスペクトルソノグラム(spectral sonogram)である。
【0143】
該カラー流れ画像形成様式は身体の特定領域に応答させ、平均速度分布の実時間画像を表示する。該シーエフアイエスはダイナミックBモード画像の最高部に通常示される。血流の方向を決定するために、異なるカラーが該変換器に向かう及びそれから離れる速度を示す。
【0144】
カラー流れ画像は与えられた領域での反射体(すなわち血球)の速度の平均又は標準偏差(standard deviation)を表示するが、パワードップラー(power Doppler){ピーデー(PD)}は、反射率の全量のBモード画像の表示と同様な、該範囲内移動反射体の量の測定値を表示する。ピーデー画像は流れ信号のエネルギーが表示されるエネルギー画像である。これらの画像は速度情報を与えず流れの位置を示すのみである。
【0145】
スペクトルドップラー又はスペクトルソノグラム様式は、1つの範囲ゲートに応答させるためにパルス化波のシステムを利用し、時刻の関数として速度分布を表示する。このソノグラムは2重画像(duplex image)を生ずるためにBモード画像と組み合わされる。典型的に、該デイスプレーの頂部側は調査される領域のBモード画像を示し、該底部はソノグラムを示す。同様に、又該ソノグラムは3重画像(triplex image)を生ずるために該シーエフアイ画像と組み合わされることも可能である。かくして、データ取得時間は全3セットのデータの取得に分けられる。結果として、複合画像のフレームレートは、シーエフアイか又は2重画像形成の何れかに比較して、一般に減小する。
【0146】
カラー流れ写像応用(color-flow map applications)のためのパルス化ドップラープロセサー(pulsed-Doppler processor)をここで説明する。カラードップラー(Color Doppler){シーデー(CD)}又はカラー流れ画像形成は、1つの様式では、組織を画像形成するためそして血流を調査するために超音波の能力を組み合わせる。シーデー画像はカラーでエンコードされ得てそしてBモードグレースケール画像(B-mode gray-scale image)上に重畳され得るドップラー情報から成る。
【0147】
カラー流れ画像形成は平均速度推定量作成(mean velocity estimator)である。該平均速度の計算の中に2つの異なる技術がある。第1は、パルス化ドップラーシステム内で、関心のある領域の速度分布を作るために高速フーリエ変換{エフエフテーエス(FFTs)}が使用され、そして速度プロフアイルの平均及び分散が計算されカラー流れ画像として表示される。もう一方の手法は1次元自己相関を使用する。
【0148】
範囲ゲート(range gate)内の平均速度の見積もりは容積流れレート(volume flow rate)の指示を与える。該反射され、範囲ゲートされた(range-gated)信号の周波数は流れ速度に比例すると仮定すると、空間平均速度は平均角周波数により決定される。
【0149】
【数1】
【0150】
ここで、P(ω)は受信され、復調された信号のパワースペクトル密度(power-spectral
density)である。該パワースペクトル密度の逆フーリエ変換は該自己相関である。
【0151】
【数2】
【0152】
該自己相関のτに対する導関数は
【0153】
【数3】
【0154】
式(2)及び(3)を式(1)内に置き換えると下記を生じる。
【0155】
【数4】
【0156】
従って、平均速度推定量は該自己相関と該自己相関の導関数の見積もりに変えられる。前記表現により与えられた推定量は2つの戻りライン(two returned lines)からのデータが使用される時計算出来て、すなわち
【0157】
【数5】
【0158】
ここで
【0159】
【数6】
【0160】
fprfはパルス繰り返し周波数、そしてNcは自己相関推定量内で使用されるライン数である。実際は、該SN比を改善するために2本より多いラインが使用される。該自己相関技術により有用な速度見積もりを得るためには幾つかのアールエフ(RF)ラインからのデータが必要である。典型的に、同じ画像方向について8と16の間のラインが取得される。該ラインは該画像深さを通した範囲ゲート内に分けられ、該ラインに沿って該速度が見積もられる。
【0161】
2重画像形成用に、該シーエフアイパルスが該Bモード画像パルスの間に入れられる。シーエフアイパルスについて、より長い持続時間パルス列は低い分散を有する推定量を与えることが知られているが、しかしながら、良好な空間的分解能は短いパルス列を必要とさせる。結果として、分離されたパルス列が該Bモード画像用に使用されねばならず、それは該シーエフアイパルス列は高分解能、グレースケール画像用には余りに長いからである。
【0162】
カラー流れ画像形成、シーエフアイ、用には、該速度推定量は式(5)で与えられる。これは直列処理で計算され得るがそれは、新しいライン用のサンプルの到着が既に計算された合計(sum)への該新しいデータの付加に帰着するからである。各範囲ゲートと各新しいライン用に4つの掛け算と、3つの寄せ算と、そして1つの引き算が行われる。又各新しいサンプルについて静的エコー打ち消し(stationary echo cancellation)が行われる。Ne係数を有するフイルターがゲート及びライン当たり2Neの掛け算と寄せ算を必要とさせる。
【0163】
全てのデータサンプルがシーエフアイ画像形成用に使用されると仮定して、1秒当たり掛け算と寄せ算の全数は
Nops=(2Ne+2)Mf0 (7)
ここでMf0は毎秒のデータサンプルの数である。これは控え目な値であり、何故ならBモードラインはモード間をスイッチして時間を失わせるシーエフ画像形成ラインを間に入れられるからである。ついては次の様になり、
【0164】
【数7】
【0165】
ここでNcは推定毎のシーエフアイライン数、NBはシーエフアイラインの間に入れられたBモード画像ライン数であり、そしてηは有用データ取得に費やされる有効時間を示す。
【0166】
推定毎に8ライン、4つの係数を有するエコー打ち消しフイルターそして8倍のオーバーサンプルされた4MHzパルスを使用するシーエフアイシステム用で、1つのBモードラインがシーエフアイライン間に入れられそして時間の80%がデータ取得に消費された。式(7)を使用して、秒当たり計算数はNops=172×106。これは現在のペンチア
ムクラス(Pentium-class)のラップトップコンピユータの能力内にある。かくして、該シーエフアイ信号処理の全ては現在技術のマイクロプロセサーを使用するソフトウエアで行える。
【0167】
カラー流れ画像形成(シーエフアイ)は臨床的心臓血管の応用で有効な診断ツールであるが、パワードップラー(Power Doppler){ピーデー(PD)}画像形成は、関心のある高周波音波印加の(insonified)領域での血流表示の代わりの方法を提供する。シーエフ画像形成は与えられた領域内の反射体(例えば、血球)の速度の平均又は標準偏差を表示するが、ピーデーは、反射率のBモード画像の表示と同様に、該領域内の移動反射体の密度の測定値を表示する。かくして、パワードップラーは抑制された静的反射率を有するBモード画像と似ている。これは赤血球の様な、小さい散乱断面を有する運動粒子を見るため特に有用である。
【0168】
パワードップラーはカラードップラー画像形成用に使用された様に平均周波数シフトの代わりに集積化ドップラー電力を表示する。前の節で論じた様に、カラー流れ写像は下記で表される平均周波数推定量であり、
【0169】
【数8】
【0170】
ここでωは平均周波数シフトを表しそしてP(ω)は受信信号のパワースペクトル密度である。該パワースペクトル密度の逆フーリエ変換は下記自己相関である。
【0171】
【数9】
【0172】
全ドップラーパワーは全ての角周波数に亘る該パワースペクトル密度の積分として下記で表される。
【0173】
【数10】
【0174】
式(2)と(10)との間の類似性を観察することにより、次に、該自己相関関数の0次の後れが該積分全ドップラーパワーを計算するため使用し得ることになる。
【0175】
【数11】
【0176】
換言すれば、該周波数ドメイン内の該積分されたパワーは時間ドメイン内の積分されたパワーと同じであり、従って該パワードップラーは該時間ドメイン又は該周波数ドメインの何れのデータからも計算出来る。何れの場合も、血管壁の様な、周囲組織からの望ましくない信号は濾過により除去されるべきである。この計算はウオールフイルター(Wall filter)としても又参照される。
【0177】
好ましい実施例では、該ピーデーは、上記説明の該シーエフアイ処理の計算と同様に、マイクロプロセサー上で走るソフトウエアで計算出来る。インテルのペンチアムTMとペンチアムIIのMMXコープロセサー(coprocessors)でのそれらの様な並列計算ユニットは必要な関数の急速計算を可能にする。又デジタルシグナルプロセサー(Digital Signal Processor){デーエスピー(DSP)}もこの課題を行うため使用出来る。何れかの場合用に、ソフトウエアの実施例は、デジタル信号処理アルゴリズムを変更し、調査し、関心のある領域が変化した時最良の性能を達成する信号を送信する柔軟性を可能にしている。
【0178】
上記はドップラー信号の周波数コンテントが血液の速度分布に関連することを示した。組織の固定深さでの血液移動を推定するためのシステムを工夫することは共通である。送信器は組織及び血液内に伝播し相互作用する超音波パルスを放射する。後方散乱された信号は同じ変換器で受信され増幅される。多数パルスシステムでは、放射される各ライン又はパルスについて1つのサンプルが取得される。該受信信号をフーリエ変換し結果を示すことにより速度分布の表示が作られる。この表示はソノグラムとも呼ばれる。2重システムでは該ソノグラムと共にBモード画像が提示されることが多く、調査、又は範囲ゲートの範囲が該Bモード画像上にオーバーレイとして示される。該範囲ゲートの位置とサイズはユーザーにより決められる。翻って、これはデータ処理用の区分(epoch)を選択する。該範囲ゲート長さは調査の範囲を決定し、放射されるパルスの長さを設定する。
【0179】
該スペクトル密度の計算はy軸に周波数を、x軸に時間を置いてスクリーン上に表示される。該スクリーン上の画素の輝度(intensity)は該スペクトルのマグニチュード(magnitude)を示し、かくしてそれは特定の速度での移動する血液散乱体の数(number of blood scatterers)に比例する。
【0180】
該範囲ゲート長さと位置はユーザーにより選択される。この選択を通して、放射されるパルスとパルス繰り返し周波数(emitted pulse and pulse repetition frequency)が決定される。該範囲ゲートのサイズは該パルスの長さにより決定される。該パルス持続時間(pulse duration)は下記の様になるが、
【0181】
【数12】
【0182】
ここで該ゲート長さはlgであり、Mは周期の数である。該ゲート持続時間は如何に急速にパルエコーラインが取得され得るかを決定する。これは該パルス繰り返し周波数すなわち
【0183】
【数13】
【0184】
として参照され、ここでd0はゲートまでの距離(distance)である。例えば、4周期、7MHzのパルスが10msの観察時間を有して3cmの深さにある血管をプローブするために使用される。
該ゲート長さは
lg=0.44mm (15)
と計算される。
該パルス繰り返し周波数は
【0185】
【数14】
【0186】
である。
独立スペクトルラインの全数はN=Tobsfprf=250である。そこで最大検出可能速度は
【0187】
【数15】
【0188】
である。フーリエ変換を計算するために256点の高速フーリエ変換(FFT)を使用すると、該前記例用に必要な毎秒の掛け算/寄せ算の全数は10MOPs/sより少ない。好ましい実施例では、ソノグラム計算はマイクロプロセサー上で走るソフトウエアで行われ得る(上記説明のシーエフアイ処理の計算と同様に)。インテルペンチアムTM及びペンチアムIIのMMXコープロセサー内のそれらの様な、並列計算ユニットは必要な高速フーリエ変換関数の急速な計算を可能にする。全ての3つの速度見積もりシステムが、インテルのペンチアム、又はデジタルシグナルプロセサー(digital signal processor){デーエスピー(DSP)}の様な現在のマイクロプロセサー上のソフトウエアで実施出来る。
【0189】
或る画像形成方法を向上させるために造影剤(contrast agent)を使う方法が開発されて来た。安定化微少バブル(stabilized microbubbles)は、生物学的組織に比較してそれらのユニークな音響特性のために、超音波造影画像形成(ultrasound contrast imaging)用に使用される。それらは優れた後部散乱及び非線形の挙動と、超音波に曝した時の脆さ(fragility)とを示す。これらの特徴を開発するために多くの超音波画像形成様式が創られて来た。
【0190】
基本的Bモード画像形成では、送信及び受信周波数は同じである。血液のエコー源性(echogenicity)は造影材料の投与(administrration of contrast material)と共に顕著に増加する。気体微少バブルは、該気体と周囲組織又は血液との間の音響インピーダンス
の不整合(mismatch)(特に圧縮性の差)のために等価なサイズの液体又は固体粒子よりも遙かに強く音響を散乱(scatter)させる。この影響はドップラー及びMモード画像形成技術でも同じに観察される。造影画像形成用に基本波Bモードを使用する1つの不利は該バブルにより創られるエコーのレベルが生物学的組織から生じるエコーのレベルと同様であることである。
【0191】
第2高調波を使用する技術はバブルが該組織により発生する高調波より遙かに高いレベルで送信周波数の高調波を発生する事実に依存する。送信周波数の2倍の周波数で受信される信号から画像を創ることにより、バブルの有無の領域間で高い画像コントラストが達成される。この画像形成様式に伴う問題は短いパルス(典型的にBモード画像形成で使用される)は広いバンド幅を有しそして送受信周波数が重畳し、該基本周波数で該高調波画像を汚損することである。この問題を和らげるために、該パルス長さは狭いバンド幅を達成するよう増加されるが、画像の軸方向分解能を減じる支出を伴う。
【0192】
パルス逆転法(pulse inversion method){広帯域高調波画像形成(wideband harmonic imaging)又は双パルス画像形成(dual pulse imaging)とも呼ばれる}は第2高調波技術で観察される重複周波数の問題を解決する。各走査ラインは2つの超音波パルスから受信される信号を合計することにより形成されるが、そこでは第2パルスは第1に対し逆転され、かつ、僅かに遅延される。この手法は全ての線形散乱(もし該2つのパルスの間に組織の移動が無ければ)の応答を打ち消す一方非線形散乱体の効果を高める。該2つのパルス間に遅延があるので、何等かのバブルの変位は追加的信号を付加し、速度依存性の向上に帰着する。
【0193】
大抵の造影剤は超音波照射で破壊されるので、間欠的又はゲートされた画像形成技術が使用されて来た。各心拍サイクルで(又は幾つかの心拍サイクルの後に)画像フレームを取得することにより、超音波曝露は減じられ、画像上での関心のある領域内の造影剤の長命さは増される。間欠的画像形成のもう1つの利点はオフサイクル中(during the off-cycle)の脈管空間の充填作用である。充填の程度は血流の血液容積に直接関連する向上を生み出すが、それは流れレートが高い程、関心のある領域に入るバブル数が多くなり、かくして分数的血液容積(fractional blood volume)が大きくなるからである。
【0194】
誘導音響放射法(stimulated acoustic emission method){過渡応答画像形成(transient response imaging)としても知られる}は、第1パルスでのバブル破裂を保証する程に高く設定された送信電力を伴うカラードップラーを典型的に含む。バブルが崩壊すると、広帯域(broadband)の音響信号が発生される。超音波ドップラーシステムは後方散乱信号を”クリーン”な基準信号に対して比較するので、バブル崩壊により引き起こされる周波数相関のこの損失は機械によりランダムなドップラーシフトとして解釈され、該微少バブルの位置でのカラーのモザイックに帰着する。
【0195】
本発明の好ましい実施例は、例えば、パワードップラー画像の提供に於いて空間的フイルターを使用する。この空間的すなわちハイパスフイルターは造影剤と共に有効に使用出来て、血流と周囲器官又は動脈との間を更に差別する。最初に該電力が計算され、2つのパルスのキェンセラーが使用される。該フイルターの前と後の該信号の電力の比は身体内の移動する流体の明瞭な画像を生じるデータ集合を提供する。
【0196】
本発明がその好ましい実施例を参照して特に示され、説明されたが、形式及び詳細での種々の変更が行われるかも知れないがそれらは付属する請求項により規定された本発明の精神と範囲から離れるものでないことは当業者により理解されるであろう。
【図面の簡単な説明】
【0197】
【図1】集積化プローブシステムの略図的ブロック線図である。
【図2A】集積化プローブ電子機器をパッケージする特定の実施例を図解する。
【図2B】集積化プローブ電子機器をパッケージする特定の実施例を図解する。
【図2C】集積化プローブ電子機器をパッケージする特定の実施例を図解する。
【図3A】集積化されたプローブシステムの特定の実施例の略図的ブロック線図である。
【図3B】送/受信回路の実施例を図解する。
【図3C】送/受信回路の実施例を図解する。
【図3D】プローブハウジングがケーブルによりインターフエースハウジングから分離される代わりの実施例を図解する。
【図4A】特定の1次元の時間ドメインビーム形成器のブロック線図である。
【図4B】本発明に依るビーム形成器のもう1つの好ましい実施例を図解する。
【図5A】図3のシステム制御器の機能的ブロック線図である。
【図5B】該システム内モジュールの制御用タイミング線図を略図的に図解する。
【図6A】例示的なフアイヤワイヤベースのDC−DC変換器の線図である。
【図6B】例示的なフアイヤワイヤベースのDC−DC変換器の線図である。
【図6C】例示的なフアイヤワイヤベースのDC−DC変換器の線図である。
【図7A】図6B又は6Cの該DC−DC変換器と共に使用するための誂えのケーブルの略図的線図である。
【図7B】図6B又は6Cの該DC−DC変換器と共に使用するための誂えのケーブルの略図的線図である。
【図8】超音波プローブの斜視図である。
【図9】もう1つの超音波プローブの斜視図である。
【図10】超音波プローブのボタン機構の略図的線図である。
【図11】本発明に依るウエラブル又は身体設置式超音波システムを図解する。
【図12】パーソナルコンピユータへの標準的通信リンクを使用するインターフエースシステムを図解する。
【特許請求の範囲】
【請求項1】
ケーブルで変換器プローブハウジングと通信することが出来る手持形のディスプレーシステムを具備し、
該手持形のディスプレーシステムはビーム形成回路と、イメージデータを蓄積するメモリーと、超音波画像をディスプレーする電子ディスプレーと、システム制御器集積回路と、イメージデータを処理するコンピュータとを備え、
該手持形のディスプレーシステムは、該変換器プローブハウジング内のスキャンニング変換アレーを駆動する高電圧集積回路を有する集積回路伝達受信装置を備え、該集積回路伝達受信装置は低電圧集積回路を更に備えることを特徴とする手持形の超音波画像形成システム。
【請求項2】
該インターフエースシステムが、インターフエースハウジング内に設置された第1回路基板組立体及び第2回路基板組立体を備えることを特徴とする請求項1記載のシステム。
【請求項3】
該第1回路基板組立体及び第2回路基板組立体がコネクターにより電気的に接続されることを特徴とする請求項2記載のシステム。
【請求項4】
該メモリーが、ビデオランダムアクセスメモリー(VRAM)を有することを特徴とする請求項1記載のシステム。
【請求項5】
該標準通信インターフエースがアイイーイーイー(IEEE)1394インターフエースを有することを特徴とする請求項1記載のシステム。
【請求項6】
該標準通信インターフエースが汎用直列バス(USB)インターフエースを有することを特徴とする請求項1記載のシステム。
【請求項7】
該第1回路基板組立体が、該第2回路基板組立体上に設置された該システム制御器に接続された該ビーム形成回路を備え、該第2回路基板組立体が、該高電圧集積回路及び該低電圧集積回路が単一集積回路から成る集積回路伝達受信装置を備えることを特徴とする請求項2記載のシステム。
【請求項8】
該メモリーが同期ダイナミックランダムアクセスメモリー(SDRAM)を有することを特徴とする請求項1記載のシステム。
【請求項9】
該メモリーが、該第1回路基板組立体上の第1メモリーと、該第2回路基板組立体上の第2メモリーと、を有することを特徴とする請求項7記載のシステム。
【請求項10】
該システム制御器がリードアウト制御器、通信制御器、アルバイター、そしてリフレッシ制御器を有することを特徴とする請求項1記載のシステム。
【請求項11】
該インターフエースシステムが、ケーブルでプローブハウジングに接続可能である、約4.54kg(10ポンド)以下の重さのインターフエースハウジングを備えることを特徴とする請求項1記載のシステム。
【請求項12】
ユーザーが超音波研究パラメーターを制御することが出来るような制御パネルを具備することを特徴とする請求項1記載のシステム。
【請求項13】
コンピュータ用のキーボードを具備することを特徴とする請求項12記載のシステム。
【請求項14】
該制御パネルが、該コンピュータへの無線接続を有する遠隔制御部を備えることを特徴とする請求項12記載のシステム。
【請求項15】
該制御パネルが、該インターフエースシステムが設置されるインターフエースハウジングを備えることを特徴とする請求項12記載のシステム。
【請求項16】
アイソクロナスなデータが標準通信インターフエースに沿って送信される様なインターフエースシステムを具備することを特徴とする請求項1記載のシステム。
【請求項17】
該コンピュータが、通信インタフエースからのデータ上でスキャンコンバージョンを行うようプログラムされていることを特徴とする請求項1記載のシステム。
【請求項18】
該通信インターフエースが少なくとも毎秒100メガビットでデータを伝導することを特徴とする請求項16記載のシステム。
【請求項19】
該通信インターフエースが少なくとも毎秒200メガビットでデータを伝導することを特徴とする請求項16記載のシステム。
【請求項20】
コンピュータがドップラープロセスを実行することを特徴とする請求項1記載のシステム。
【請求項21】
通信インターフエース上で送信用にデータのパケットをアッセンブルする通信制御回路を備えることを特徴とする請求項1記載のシステム。
【請求項22】
非同期データを伝導する通信インターフエースを備えることを特徴とする請求項1記載のシステム。
【請求項23】
該ビーム形成回路が集積回路を有しており、種々の変換器プローブ用の種々の動作周波数を選択するために可変クロック発生器を具備することを特徴とする請求項1記載のシステム。
【請求項24】
該ビーム形成回路が、少なくとも64の遅延チャンネルを有するチャージドメインプロセサーを有することを特徴とする請求項1記載のシステム。
【請求項25】
該インターフエースシステムに接続可能な複数の変換器プローブの各々用に動作周波数を調整するためにタイミング制御器及びクロック発生器を備えることを特徴とする請求項1記載のシステム。
【請求項26】
該集積回路制御組立体が、選択された遅延分解能に対する複数のチャンネルプロセサーの各々にマスタークロック信号を送信することを特徴とする請求項1記載のシステム。
【請求項27】
該集積回路制御組立体が低電圧を高電圧に変換することを特徴とする請求項1記載のシステム。
【請求項28】
該集積回路制御組立体が第1の複数の低電圧トランジスターと第2の複数の高電圧トランジスターを有することを特徴とする請求項1記載のシステム。
【請求項1】
ケーブルで変換器プローブハウジングと通信することが出来る手持形のディスプレーシステムを具備し、
該手持形のディスプレーシステムはビーム形成回路と、イメージデータを蓄積するメモリーと、超音波画像をディスプレーする電子ディスプレーと、システム制御器集積回路と、イメージデータを処理するコンピュータとを備え、
該手持形のディスプレーシステムは、該変換器プローブハウジング内のスキャンニング変換アレーを駆動する高電圧集積回路を有する集積回路伝達受信装置を備え、該集積回路伝達受信装置は低電圧集積回路を更に備えることを特徴とする手持形の超音波画像形成システム。
【請求項2】
該インターフエースシステムが、インターフエースハウジング内に設置された第1回路基板組立体及び第2回路基板組立体を備えることを特徴とする請求項1記載のシステム。
【請求項3】
該第1回路基板組立体及び第2回路基板組立体がコネクターにより電気的に接続されることを特徴とする請求項2記載のシステム。
【請求項4】
該メモリーが、ビデオランダムアクセスメモリー(VRAM)を有することを特徴とする請求項1記載のシステム。
【請求項5】
該標準通信インターフエースがアイイーイーイー(IEEE)1394インターフエースを有することを特徴とする請求項1記載のシステム。
【請求項6】
該標準通信インターフエースが汎用直列バス(USB)インターフエースを有することを特徴とする請求項1記載のシステム。
【請求項7】
該第1回路基板組立体が、該第2回路基板組立体上に設置された該システム制御器に接続された該ビーム形成回路を備え、該第2回路基板組立体が、該高電圧集積回路及び該低電圧集積回路が単一集積回路から成る集積回路伝達受信装置を備えることを特徴とする請求項2記載のシステム。
【請求項8】
該メモリーが同期ダイナミックランダムアクセスメモリー(SDRAM)を有することを特徴とする請求項1記載のシステム。
【請求項9】
該メモリーが、該第1回路基板組立体上の第1メモリーと、該第2回路基板組立体上の第2メモリーと、を有することを特徴とする請求項7記載のシステム。
【請求項10】
該システム制御器がリードアウト制御器、通信制御器、アルバイター、そしてリフレッシ制御器を有することを特徴とする請求項1記載のシステム。
【請求項11】
該インターフエースシステムが、ケーブルでプローブハウジングに接続可能である、約4.54kg(10ポンド)以下の重さのインターフエースハウジングを備えることを特徴とする請求項1記載のシステム。
【請求項12】
ユーザーが超音波研究パラメーターを制御することが出来るような制御パネルを具備することを特徴とする請求項1記載のシステム。
【請求項13】
コンピュータ用のキーボードを具備することを特徴とする請求項12記載のシステム。
【請求項14】
該制御パネルが、該コンピュータへの無線接続を有する遠隔制御部を備えることを特徴とする請求項12記載のシステム。
【請求項15】
該制御パネルが、該インターフエースシステムが設置されるインターフエースハウジングを備えることを特徴とする請求項12記載のシステム。
【請求項16】
アイソクロナスなデータが標準通信インターフエースに沿って送信される様なインターフエースシステムを具備することを特徴とする請求項1記載のシステム。
【請求項17】
該コンピュータが、通信インタフエースからのデータ上でスキャンコンバージョンを行うようプログラムされていることを特徴とする請求項1記載のシステム。
【請求項18】
該通信インターフエースが少なくとも毎秒100メガビットでデータを伝導することを特徴とする請求項16記載のシステム。
【請求項19】
該通信インターフエースが少なくとも毎秒200メガビットでデータを伝導することを特徴とする請求項16記載のシステム。
【請求項20】
コンピュータがドップラープロセスを実行することを特徴とする請求項1記載のシステム。
【請求項21】
通信インターフエース上で送信用にデータのパケットをアッセンブルする通信制御回路を備えることを特徴とする請求項1記載のシステム。
【請求項22】
非同期データを伝導する通信インターフエースを備えることを特徴とする請求項1記載のシステム。
【請求項23】
該ビーム形成回路が集積回路を有しており、種々の変換器プローブ用の種々の動作周波数を選択するために可変クロック発生器を具備することを特徴とする請求項1記載のシステム。
【請求項24】
該ビーム形成回路が、少なくとも64の遅延チャンネルを有するチャージドメインプロセサーを有することを特徴とする請求項1記載のシステム。
【請求項25】
該インターフエースシステムに接続可能な複数の変換器プローブの各々用に動作周波数を調整するためにタイミング制御器及びクロック発生器を備えることを特徴とする請求項1記載のシステム。
【請求項26】
該集積回路制御組立体が、選択された遅延分解能に対する複数のチャンネルプロセサーの各々にマスタークロック信号を送信することを特徴とする請求項1記載のシステム。
【請求項27】
該集積回路制御組立体が低電圧を高電圧に変換することを特徴とする請求項1記載のシステム。
【請求項28】
該集積回路制御組立体が第1の複数の低電圧トランジスターと第2の複数の高電圧トランジスターを有することを特徴とする請求項1記載のシステム。
【図1】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図6C】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図6C】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2012−110740(P2012−110740A)
【公開日】平成24年6月14日(2012.6.14)
【国際特許分類】
【出願番号】特願2012−23321(P2012−23321)
【出願日】平成24年2月6日(2012.2.6)
【分割の表示】特願2001−515884(P2001−515884)の分割
【原出願日】平成12年6月22日(2000.6.22)
【出願人】(501494481)テラテク・コーポレーシヨン (7)
【Fターム(参考)】
【公開日】平成24年6月14日(2012.6.14)
【国際特許分類】
【出願日】平成24年2月6日(2012.2.6)
【分割の表示】特願2001−515884(P2001−515884)の分割
【原出願日】平成12年6月22日(2000.6.22)
【出願人】(501494481)テラテク・コーポレーシヨン (7)
【Fターム(参考)】
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