電圧制御発振器
【課題】電源電圧が変動した場合でも発振周波数のばらつきを抑制する。
【解決手段】電圧制御発振器4には電圧電流変換回路10、駆動電流補整回路11、及び発振回路20が設けられる。電圧電流変換回路10は制御電圧Vvcoが入力され、制御電圧Vvcoに応じた電圧電流変換された駆動電流を生成する。高電位側電源VDDと低電位側電源VSSの間の電源電圧の変動が発生した場合、駆動電流補整回路11は電圧電流変換回路10から出力される駆動電流の補整を行う。駆動電流補整回路11により補整された駆動電流が発振回路20に供給され、発振回路20で制御電圧Vvcoに応じた発振周波数が生成される。
【解決手段】電圧制御発振器4には電圧電流変換回路10、駆動電流補整回路11、及び発振回路20が設けられる。電圧電流変換回路10は制御電圧Vvcoが入力され、制御電圧Vvcoに応じた電圧電流変換された駆動電流を生成する。高電位側電源VDDと低電位側電源VSSの間の電源電圧の変動が発生した場合、駆動電流補整回路11は電圧電流変換回路10から出力される駆動電流の補整を行う。駆動電流補整回路11により補整された駆動電流が発振回路20に供給され、発振回路20で制御電圧Vvcoに応じた発振周波数が生成される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、入力される制御電圧に応じて発振周波数を変調させる電圧制御発振器に関する。
【背景技術】
【0002】
外部から入力される制御電圧に応じて発振周波数を変調させる電圧制御発振器(VCO Voltage Controlled Oscillatorとも呼称される)は、クロック信号を生成するPLL(Phase Locked Loop)回路などに使用される(例えば、特許文献1参照。)。
【0003】
特許文献1などに記載される電圧制御発振器では、電源ノイズなどにより高電位側電源と低電位側電源の間の電源電圧が変動すると出力される発振周波数がばらつくという問題点がある。
【特許文献1】特開2005−328430号公報(頁8、図9)
【発明の開示】
【発明が解決しようとする課題】
【0004】
本発明は、電源電圧が変動した場合でも発振周波数のばらつきを抑制することができる電圧制御発振器を提供することができる。
【課題を解決するための手段】
【0005】
本発明の一態様の電圧制御発振器は、高電位側電源と低電位側電源の間に設けられ、制御電圧が入力され、前記制御電圧を駆動電流に変換する電圧電流変換回路と、前記高電位側電源と前記低電位側電源の間に設けられ、前記高電位側電源と前記低電位側電源の間の電源電圧変動を検知し、変動した電源電圧に応じて前記駆動電流を補整する駆動電流補整回路と、前記高電位側電源と前記低電位側電源の間に設けられ、前記駆動電流補整回路により補整された駆動電流が入力され、n段(ただし、nは奇数)構成の遅延回路がリング状に接続され、前記制御電圧に応じた発振周波数を生成する発振回路とを具備することを特徴とする。
【0006】
更に、本発明の他態様の電圧制御発振器は、高電位側電源と低電位側電源の間に設けられ、制御電圧が入力され、前記制御電圧を駆動電流に変換する電圧電流変換回路と、前記高電位側電源と前記低電位側電源の間に設けられ、前記高電位側電源と前記低電位側電源の間の電源電圧変動を検知し、変動した電源電圧に応じて前記駆動電流を補整する駆動電流補整回路と、前記高電位側電源と前記低電位側電源の間に設けられ、前記駆動電流補整回路から出力される前記駆動電流を補整する電流と前記駆動電流とが入力され、補整された駆動電流を生成する補整駆動電流発生部と、前記高電位側電源と前記低電位側電源の間に設けられ、前記補整された駆動電流が入力される遅延回路とを有する遅延回路部がリング状にn段(ただし、nは奇数)接続され、前記制御電圧に応じた発振周波数を生成する発振回路とを具備することを特徴とする。
【発明の効果】
【0007】
本発明によれば、電源電圧が変動した場合でも発振周波数のばらつきを抑制することができる電圧制御発振器を提供することができる。
【発明を実施するための最良の形態】
【0008】
以下本発明の実施例について図面を参照しながら説明する。
【実施例1】
【0009】
まず、本発明の実施例1に係る電圧制御発振器について、図面を参照して説明する。図1はPLL回路を示すブロック図、図2は電圧制御発振器を示す回路図、図3は遅延回路を示す回路図、図4は比較例の電圧制御発振器を示す回路図である。本実施例では、電源電圧変動した場合に発生する発振周波数の変動を抑制する働きをする駆動電流補整回路を電圧制御発振器に設けている。
【0010】
図1に示すように、PLL(Phase Locked Loop)回路1には、位相比較器2、チャージポンプ回路・ループフィルタ部3、電圧制御発振器4、及び分周器5が設けられている。PLL回路1は、ICやLSI等の周波数逓倍回路などに使用される。
【0011】
位相比較器2は、図示しないが、例えば、外部から入力される入力信号Finをクロック信号として入力する第1のフリップフロップ、帰還信号である分周信号Fdivをクロック信号として入力する第2のフリップフロップ、信号処理を行うゲート回路、及び位相差“0”付近の不感帯対策としての複数段のインバータからなる遅延回路を有する。
【0012】
そして、位相比較器2は、入力信号Fin及び分周信号Fdivの位相を比較し、一方が他方に対して位相が進んでいるか遅れているかにより、UP信号である位相差信号Up或いはDOWN信号である位相差信号Dnのいずれか一方の信号を出力する。なお、位相比較器2では、位相差“0”付近でも位相差信号Upと位相差信号Dnが出力される。
【0013】
チャージポンプ回路・ループフィルタ部3は、位相比較器2と電圧制御発振器4の間に設けられ、位相比較器2から出力された位相差信号Upと位相差信号Dnが入力され、ループフィルタを介して、電圧制御発振器4の発振周波数を制御する制御電圧Vvcoを電圧制御発振器4に供給する。
【0014】
電圧制御発振器4は、VCO(Voltage Controlled Oscillator)とも呼称され、チャージポンプ回路・ループフィルタ部3と分周器5の間に設けられ、チャージポンプ回路・ループフィルタ部3から出力された電圧制御発振器4に対する制御信号となる制御電圧Vvcoが入力され、制御電圧Vvcoの値に応じて発振周波数を変化させ、その信号を出力ノードから発振信号Foutとして、分周器5及び外部に出力する。
【0015】
図2に示すように、電圧制御発振器4には、電圧電流変換回路10、駆動電流補整回路11、及び発振回路20が設けられる。
【0016】
駆動電流補整回路11には、Nch絶縁ゲート型電界効果トランジスタNT4、Nch絶縁ゲート型電界効果トランジスタNT5、Pch絶縁ゲート型電界効果トランジスタPT2、Pch絶縁ゲート型電界効果トランジスタPTA、及び抵抗R2が設けられる。駆動電流補整回路11は、電源電圧変動が発生した場合、駆動電流を補整する電流を電圧電流変換回路10に供給し、電圧電流変換回路10から補整された駆動電流が発振回路20に出力される。
【0017】
ここでは、電圧制御発振器4を構成する絶縁ゲート型電界効果トランジスタにMOSトランジスタ(MOSFET Metal Oxide Semiconductor Field Effect Transistorとも呼称される)を用いているが、代わりにMISトランジスタ(MISFET Metal Insulator Semiconductor Field Effect Transistorとも呼称される)を用いてもよい。
【0018】
抵抗R2は、一端が高電位側電源VDDに接続される。Pch絶縁ゲート型電界効果トランジスタPTAは、ソースが抵抗R2の他端に接続され、ゲートがノードN3に接続され、ドレインがノードN2に接続される。Nch絶縁ゲート型電界効果トランジスタNT4は、ドレインがノードN2及びゲートに接続され、ソースが低電位側電源VSS側に接続される。
【0019】
Pch絶縁ゲート型電界効果トランジスタPT2は、ソースが高電位側電源VDDに接続され、ドレインがゲート、ノードN3、及びPch絶縁ゲート型電界効果トランジスタPTAのゲートに接続される。Nch絶縁ゲート型電界効果トランジスタNT5は、ドレインがゲート、ノードN3、及びPch絶縁ゲート型電界効果トランジスタPTAのゲートに接続され、ソースが低電位側電源VSS側に接続される。
【0020】
電圧電流変換回路10には、Nch絶縁ゲート型電界効果トランジスタNT1、Nch絶縁ゲート型電界効果トランジスタNT2、Nch絶縁ゲート型電界効果トランジスタNT6、Pch絶縁ゲート型電界効果トランジスタPT1、Pch絶縁ゲート型電界効果トランジスタPT3、及び抵抗R1が設けられる。
【0021】
抵抗R1は、一端が高電位側電源VDDに接続される。Pch絶縁ゲート型電界効果トランジスタPT1は、ソースが抵抗R1の他端に接続され、ドレインがノードN1に接続され、ゲートに制御電圧Vvcoが入力され、ソース側から低電位側電源VSS側に電流IVC1を流す。
【0022】
Nch絶縁ゲート型電界効果トランジスタNT1は、ドレインがノードN1及びゲートに接続され、ソースが低電位側電源VSS側に接続される。Nch絶縁ゲート型電界効果トランジスタNT1は、ドレイン側から低電位側電源VSS側に電流ICNT1を流す。
【0023】
Nch絶縁ゲート型電界効果トランジスタNT2は、ドレインがノードN1に接続され、ソースが低電位側電源VSS側に接続され、ゲートが駆動電流補整回路11のノードN2に接続される。Nch絶縁ゲート型電界効果トランジスタNT2は、ドレイン側から低電位側電源VSS側に電流ID1を流す。
【0024】
Nch絶縁ゲート型電界効果トランジスタNT2及びNT4は、カレントミラー回路を構成する。Nch絶縁ゲート型電界効果トランジスタNT2のドレイン側から低電位側電源VSS側に流れる電流ID1は、Nch絶縁ゲート型電界効果トランジスタNT4のドレイン側から低電位側電源VSS側に流れる電流のミラー倍された電流となる。
【0025】
ここで、電流IVC1、電流ICNT1、電流ID1の関係は、
IVC1=ICNT1+ID1・・・・・・・・・式(1)
と表される。つまり、Pch絶縁ゲート型電界効果トランジスタPT1で発生した電流IVC1は、電流ICNT1と電流ID1に分割される。
【0026】
Pch絶縁ゲート型電界効果トランジスタPT3は、ソースが高電位側電源VDDに接続され、ドレインがノードN4及びゲートに接続される。Nch絶縁ゲート型電界効果トランジスタNT6は、ドレインがノードN4、及びPch絶縁ゲート型電界効果トランジスタPT3のドレインに接続され、ソースが低電位側電源VSS側に接続され、ゲートがノードN5、Nch絶縁ゲート型電界効果トランジスタNT1のゲート、及びPch絶縁ゲート型電界効果トランジスタPT1のドレインに接続される。
【0027】
Nch絶縁ゲート型電界効果トランジスタNT1及びNT6はカレントミラー回路を構成する。Nch絶縁ゲート型電界効果トランジスタNT6のドレイン側から低電位側電源VSS側に流れる電流は、Nch絶縁ゲート型電界効果トランジスタNT1のドレイン側から低電位側電源VSS側に流れる電流ICNT1のミラー倍された電流となる。この電流ICNT1が、カレントミラー回路を介して後述する発振回路20の補整された駆動電流となる。
【0028】
発振回路20には、n段(ただし、nは奇数)構成の遅延回路31乃至3nがループ状に設けられ、最終段の遅延回路3nから発振信号Foutが出力され、この発振信号Foutは1段目の遅延回路31に帰還入力される。遅延回路31乃至3nには、ノードN4から駆動電圧BPとノードN5から駆動電圧BNが供給され、制御電圧Vvcoに応じた駆動電流が供給されることとなる。ここでは、遅延回路31乃至3nには、1入力1出力型のSingle End型遅延回路を用いているが、例えば、差動構成のDual End型遅延回路などを用いてもよい。
【0029】
図3に示すように、遅延回路31乃至3nには、Nch絶縁ゲート型電界効果トランジスタNT11、Nch絶縁ゲート型電界効果トランジスタNT12、Pch絶縁ゲート型電界効果トランジスタPT11、Pch絶縁ゲート型電界効果トランジスタPT12、及びコンデンサC1がそれぞれ設けられる。
【0030】
Pch絶縁ゲート型電界効果トランジスタPT11は、ソースが高電位側電源VDDに接続され、ゲートに駆動電圧BPが印加される。Pch絶縁ゲート型電界効果トランジスタPT3とPch絶縁ゲート型電界効果トランジスタPT11はカレントミラー回路を構成し、Pch絶縁ゲート型電界効果トランジスタPT11には、駆動電流補整回路11により補整された高電位側駆動電流が供給される。
【0031】
Nch絶縁ゲート型電界効果トランジスタNT12は、ソースが低電位側電源VSSに接続され、ゲートに駆動電圧BNが供給される。Nch絶縁ゲート型電界効果トランジスタNT1とNch絶縁ゲート型電界効果トランジスタNT12は、カレントミラー回路を構成し、Nch絶縁ゲート型電界効果トランジスタNT12には、駆動電流補整回路11により補整された低電位側駆動電流が供給される。
【0032】
インバータINV1は、Pch絶縁ゲート型電界効果トランジスタPT11のドレインとNch絶縁ゲート型電界効果トランジスタNT12のドレインの間に設けられ、Pch絶縁ゲート型電界効果トランジスタPT12とNch絶縁ゲート型電界効果トランジスタNT11から構成され、入力INは前段のインバータの出力OUTに接続され、出力OUTは後段のインバータの入力INに接続される。
【0033】
コンデンサC1は、一端がインバータINV1の出力OUTに接続され、他端が低電位側電源VSSに接続される。コンデンサC1は、遅延回路31乃至3nの遅延素子として用いられる。ここでは、コンデンサC1を遅延素子として設けているが、コンデンサC1を省略してもよい。
【0034】
分周器5は、電圧制御発振器4と位相比較器2の間に設けられ、電圧制御発振器4から出力された発振信号Foutが入力され、発振信号Foutの周波数を1/Nに分周して位相比較器2に出力する。
【0035】
図4に示すように、比較例の電圧制御発振器70には、電圧電流変換回路60と発振回路20が設けられる。比較例の電圧制御発振器70は、本実施例の電圧電流変換回路10よりも簡略な回路構成を有する。
【0036】
電圧電流変換回路60には、定電流源61、Nch絶縁ゲート型電界効果トランジスタNT61、Nch絶縁ゲート型電界効果トランジスタNT62、Pch絶縁ゲート型電界効果トランジスタPT61、及びPch絶縁ゲート型電界効果トランジスタPT62が設けられる。電圧電流変換回路60は、制御電圧Vvcoを電圧電流変換して制御電圧Vvcoに応じた駆動電流を生成し、この駆動電流を発振回路20に供給する。
【0037】
Pch絶縁ゲート型電界効果トランジスタPT61は、ソースが高電位側電源VDDに接続され、ドレインがノードN11に接続され、ゲートに制御電圧Vvcoが入力され、ソース側から低電位側電源VSS側に電流IVC0を流す。定電流源61は、一定な電流IB0を生成してノードN11に出力する。
【0038】
Nch絶縁ゲート型電界効果トランジスタNT61は、ドレインがノードN11及びゲートに接続され、ソースが低電位側電源VSS側に接続される。Nch絶縁ゲート型電界効果トランジスタNT61は、ドレイン側から低電位側電源VSS側に電流ICNT0を流す。
【0039】
ここで、電流IVC0、電流ICNT0、電流IB0の関係は、
ICNT0=IVC0+IB0・・・・・・・・・・・・式(2)
と表される。つまり、Nch絶縁ゲート型電界効果トランジスタNT61のドレイン側から低電位側電源VSS側に流れる電流ICNT0は、Pch絶縁ゲート型電界効果トランジスタPT61のソース側から低電位側電源VSS側に流れる電流IVC0と一定な電流IB0の和である。
【0040】
Pch絶縁ゲート型電界効果トランジスタPT62は、ソースが高電位側電源VDDに接続され、ドレインがノードN12及びゲートに接続される。Nch絶縁ゲート型電界効果トランジスタNT62は、ドレインがノードN12、及びPch絶縁ゲート型電界効果トランジスタPT62のドレインに接続され、ソースが低電位側電源VSS側に接続され、ゲートがノードN11及びNch絶縁ゲート型電界効果トランジスタNT61のゲートに接続される。
【0041】
Nch絶縁ゲート型電界効果トランジスタNT61及びNT62はカレントミラー回路を構成し、Nch絶縁ゲート型電界効果トランジスタNT61のドレイン側から低電位側電源VSS側に流れる電流ICNT0のミラー倍された電流が、Nch絶縁ゲート型電界効果トランジスタNT62のドレイン側から低電位側電源VSS側に流れる。
【0042】
発振回路20の遅延回路31乃至3nには、ノードN12から駆動電圧BPが供給され、ノードN11から駆動電圧BNが供給され、制御電圧Vvcoに応じた駆動電流が供給されることとなる。
【0043】
次に、電圧制御発振器の発振周波数F、電圧制御発振器の遅延容量C、電圧制御発振器の駆動電流I(v)、高電位側電源VDDと低電位側電源VSS間の電圧Vddの関係について説明する。
【0044】
電圧制御発振器の発振周波数Fは、
F∝(1/C)×{I(v)/Vdd}・・・・・・・・・・・・式(3)
と表される。
【0045】
式(3)から、高電位側電源VDDと低電位側電源VSS間の電圧Vddが増加(例えば、高電位側電源VDD電圧が増加)すると、電圧制御発振器の発振周波数Fが減少する。高電位側電源VDDと低電位側電源VSS間の電圧Vddが減少(例えば、高電位側電源VDD電圧が減少)すると、電圧制御発振器の発振周波数Fが増大する。
【0046】
高電位側電源VDDと低電位側電源VSS間の電圧Vddの変動分をΔVddとし、電圧制御発振器の駆動電流I(v)の変動分をΔI(v)とすると、式(3)は、
F∝(1/C)×[{I(v)±ΔI(v)}/{Vdd±ΔVdd}]・・・式(4)
と表される。
【0047】
電圧制御発振器の遅延容量Cは、一定な値に設定しているので、{I(v)±ΔI(v)/Vdd±ΔVdd}の項を一定にできれば、電源電圧が変動しても電圧制御発振器の発振周波数Fは変動せず、発振周波数Fのばらつきが大幅に低減できることになる。
【0048】
本実施例では、電源電圧が変動(ΔVddが発生)した場合、式(4)を一定するために、駆動電流補整回路11から補整電流を電圧電流変換回路10へ供給する。
【0049】
次に、電圧制御発振器の動作について図5及び図6を参照して説明する。図5は、駆動電流補整回路の動作を示す図、図中実線は本実施例の特性を示し、図中破線は比較例の特性を示し、図6は発振周波数のばらつきを示す図、図6(a)は本実施例のばらつきを示す図、図6(b)は比較例のばらつきを示す図である。ここでは、高電位側電源VDD電圧が変動した場合である。
【0050】
図5に示すように、比較例では高電位側電源VDDが電圧変動のない所定の電圧であるVDDaのとき、発振周波数は所定のFaとなる。高電位側電源VDD電圧が高電位側に変化してVDDbになると、発振周波数はFaよりも低いFbとなる。高電位側電源VDD電圧が低電位側に変化してVDDcになると、発振周波数はFaよりも高いFcとなる。
【0051】
それに対して、本実施例では、高電位側電源VDD電圧が高電位側に変化してVDDbになると、駆動電流補整回路11が電圧電流変換回路10のNch絶縁ゲート型電界効果トランジスタNT2に流れる電流ID1を減少させる。その結果、電圧電流変換回路10のNch絶縁ゲート型電界効果トランジスタNT1に流れる電流ICNT1が増加する。このため、電流ICNT1の増加分が式(4)の項[{I(v)±ΔI(v)}/{Vdd±ΔVdd}]が一定となるΔI(v)に相当し、発振周波数は所定のFaとなる。
【0052】
高電位側電源VDD電圧が低電位側に変化してVDDcになると、駆動電流補整回路11が電圧電流変換回路10のNch絶縁ゲート型電界効果トランジスタNT2に流れる電流ID1を増大させる。その結果、電圧電流変換回路10のNch絶縁ゲート型電界効果トランジスタNT1に流れる電流ICNT1が減少する。このため、電流ICNT1の減少分が式(4)の項[{I(v)±ΔI(v)}/{Vdd±ΔVdd}]が一定となるΔI(v)に相当し、発振周波数は所定のFaとなる。
【0053】
図6(a)に示すように、本実施例の電圧制御発振器4では、高電位側電源VDDと低電位側電源VSSの間の電源電圧の変動のない発振周波数ばらつきΔf(DC)に対して、例えば高電位側電源VDDと低電位側電源VSSの間の電源電圧が正弦波振幅変動しても、発振周波数ばらつきΔf(AC)1の増加を大幅に抑制することができる。しかも発振周波数(中心)fVCOの変動もない。
【0054】
一方、図6(b)に示すように、比較例の電圧制御発振器70では、高電位側電源VDDと低電位側電源VSSの間の電源電圧の変動のない発振周波数ばらつきΔf(DC)に対して、例えば高電位側電源VDDと低電位側電源VSSの間の電源電圧が正弦波振幅変動すると、発振周波数ばらつきΔf(AC)2は大幅に増加する。しかも、左右に2つのピークを有する周波数分布となる。
【0055】
上述したように、本実施例の電圧制御発振器では、電圧電流変換回路10、駆動電流補整回路11、及び発振回路20が設けられる。電圧電流変換回路10には、Nch絶縁ゲート型電界効果トランジスタNT1、Nch絶縁ゲート型電界効果トランジスタNT2、Nch絶縁ゲート型電界効果トランジスタNT6、Pch絶縁ゲート型電界効果トランジスタPT1、Pch絶縁ゲート型電界効果トランジスタPT3、及び抵抗R1が設けられる。電圧電流変換回路10は、制御電圧Vvcoが入力され、制御電圧Vvcoに応じた電圧電流変換された駆動電流を生成する。駆動電流補整回路11には、Nch絶縁ゲート型電界効果トランジスタNT4、Nch絶縁ゲート型電界効果トランジスタNT5、Pch絶縁ゲート型電界効果トランジスタPT2、Pch絶縁ゲート型電界効果トランジスタPTA、及び抵抗R2が設けられる。高電位側電源VDDと低電位側電源VSSの間の電源電圧の変動が発生した場合、駆動電流補整回路11は電圧電流変換回路10から出力される駆動電流を補整する働きをする。駆動電流補整回路11により補整された駆動電流が発振回路20に供給され、発振回路20で制御電圧Vvcoに応じた発振周波数が生成される。
【0056】
このため、駆動電流補整回路を設けない比較例の電圧制御発振器70と比較し、本実施例の電圧制御発振器4は発振信号の電源電圧に対する発振周波数ばらつきを大幅に低減することができる。また、本実施例の電圧制御発振器4を有するPLL回路1から出力されるクロック信号を所定のタイミングに入れることができ、揺れの発生を大幅に抑制することができる。更に、電圧制御発振器専用の定電源電圧発生回路、大容量のコンデンサ、分周器などを用いて電圧制御発振器の発振信号のばらつきを抑制する場合と比較し、駆動電流補整回路11を用いた本実施例の電圧制御発振器4では、回路規模の増大を抑制でき、チップサイズの増大を抑制でき、消費電流の増大を抑制することができる。
【0057】
なお、本実施例では、ゲートに制御電圧Vvcoが入力される電圧電流変換回路10のトランジスタにPch絶縁ゲート型電界効果トランジスタPT1を使用しているが、代わりにNch絶縁ゲート型電界効果トランジスタを用いてもよい。また、電圧制御発振器4にカレントミラー回路を用いているが、代わりにウイルソン型定電流回路などを用いてもよい。ウイルソン型定電流回路を用いると、カレントミラー回路と比較して電源変動やトランジスタの特性ばらつきにより発生する電流ばらつき(ミラー電流のばらつき)を低減することができる。
【実施例2】
【0058】
次に、本発明の実施例2に係る電圧制御発振器について、図面を参照して説明する。図7は電圧制御発振器を示す回路図、図8は遅延回路を示す回路図である。本実施例では、駆動電流補整回路の構成を変更している。
【0059】
以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【0060】
図7に示すように、電圧制御発振器4aには、電圧電流変換回路10、駆動電流補整回路11a、及び発振回路20aが設けられる。
【0061】
駆動電流補整回路11aには、Pch絶縁ゲート型電界効果トランジスタPTA、Nch絶縁ゲート型電界効果トランジスタNT4、及び抵抗R2乃至4が設けられる。駆動電流補整回路11aは、実施例1と同様に電源電圧変動が発生した場合に電圧電流変換回路10から出力される駆動電流を補整する働きをする。
【0062】
抵抗R3は、一端が高電位側電源VDDに接続され、他端がノードN3に接続される。抵抗R4は、一端がノードN3に接続され、他端が低電位側電源VSSに接続される。なお、駆動電流補整回路11aの駆動電流の補整動作は実施例1の駆動電流補整回路11と同様なので説明を省略する。
【0063】
発振回路20aには、n段(ただし、nは奇数)構成の遅延回路31a乃至3naがループ状に設けられ、最終段の遅延回路3naの出力OUT(−)側から発振信号Foutが出力され、この発振信号Foutは1段目の遅延回路31aの入力IN(+)に帰還入力され、最終段の遅延回路3naの出力OUT(+)側から1段目の遅延回路31aの入力IN(−)に帰還入力される。
【0064】
遅延回路31a乃至3naには、ノードN4から駆動電圧BPが供給され、ノードN5から駆動電圧BNが供給され、制御電圧Vvcoに応じた駆動電流が供給されることとなる。遅延回路31a乃至3naは、Dual End型(差動型 2入力2出力型)遅延回路である。
【0065】
図8に示すように、遅延回路31a乃至3naには、Nch絶縁ゲート型電界効果トランジスタNT21乃至23、Pch絶縁ゲート型電界効果トランジスタPT21、及びPch絶縁ゲート型電界効果トランジスタPT22がそれぞれ設けられる。
【0066】
Pch絶縁ゲート型電界効果トランジスタPT21は、ソースが高電位側電源VDDに接続され、ゲートがノードN4に接続され、ゲートに駆動電圧BPが印加される。Pch絶縁ゲート型電界効果トランジスタPT22は、ソースが高電位側電源VDDに接続され、ゲートがノードN4に接続され、ゲートに駆動電圧BPが印加される。
【0067】
Pch絶縁ゲート型電界効果トランジスタPT3とPch絶縁ゲート型電界効果トランジスタPT21はカレントミラー回路を構成し、Pch絶縁ゲート型電界効果トランジスタPT21には補整された高電位側駆動電流が供給される。Pch絶縁ゲート型電界効果トランジスタPT3とPch絶縁ゲート型電界効果トランジスタPT22はカレントミラー回路を構成し、Pch絶縁ゲート型電界効果トランジスタPT22には補整された高電位側駆動電流が供給される。
【0068】
Nch絶縁ゲート型電界効果トランジスタNT21とNch絶縁ゲート型電界効果トランジスタNT22は差動対をなす。
【0069】
Nch絶縁ゲート型電界効果トランジスタNT21は、ドレインがPch絶縁ゲート型電界効果トランジスタPT21のドレインに接続され、ゲートに入力IN(+)が入力され、ドレイン側から出力OUT(−)が出力される。Nch絶縁ゲート型電界効果トランジスタNT22は、ドレインがPch絶縁ゲート型電界効果トランジスタPT22のドレインに接続され、ゲートに入力IN(−)が入力され、ドレイン側から出力OUT(+)が出力される。
【0070】
Nch絶縁ゲート型電界効果トランジスタNT23は、ドレインがNch絶縁ゲート型電界効果トランジスタNT21及びNT22のソースに接続され、ソースが低電位側電源VSSに接続され、ゲートがノードN5に接続され、ゲートに駆動電圧BNが供給される。Nch絶縁ゲート型電界効果トランジスタNT1とNch絶縁ゲート型電界効果トランジスタNT23は、カレントミラー回路を構成し、Nch絶縁ゲート型電界効果トランジスタNT23には補整された低電位側駆動電流が印加される。
【0071】
上述したように、本実施例の電圧制御発振器では、電圧電流変換回路10、駆動電流補整回路11a、及び発振回路20aが設けられる。電圧電流変換回路10は、制御電圧Vvcoが入力され、制御電圧Vvcoに応じた電圧電流変換された駆動電流を生成する。駆動電流補整回路11aには、Pch絶縁ゲート型電界効果トランジスタPTA、Nch絶縁ゲート型電界効果トランジスタNT4、及び抵抗R2乃至4が設けられる。高電位側電源VDDと低電位側電源VSSの間の電源電圧の変動が発生した場合、駆動電流補整回路11aは電圧電流変換回路10から出力される駆動電流を補整する働きをする。駆動電流補整回路11aにより補整された駆動電流が発振回路20aに供給され、発振回路20aで制御電圧Vvcoに応じた発振周波数が生成される。
【0072】
このため、駆動電流補整回路を設けない電圧制御発振器と比較し、本実施例の電圧制御発振器4aの発振信号の電源電圧変動に対する発振周波数ばらつきを大幅に低減することができる。
【0073】
なお、本実施例では、遅延回路31a乃至3naの高電位側電源VDD側にPch絶縁ゲート型電界効果トランジスタPT21及びPT22を設け、遅延回路31a乃至3naの低電位側電源VSS側にNch絶縁ゲート型電界効果トランジスタNT23を設けているが、代わりに高電位側電源VDD側にPch絶縁ゲート型電界効果トランジスタを一つ設け、低電位側電源VSS側にNch絶縁ゲート型電界効果トランジスタを2つ並列に設けてもよい。
【実施例3】
【0074】
次に、本発明の実施例3に係る電圧制御発振器について、図面を参照して説明する。図9は電圧制御発振器を示す回路図である。本実施例では、電圧電流変換回路の構成を変更している。
【0075】
以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【0076】
図9に示すように、電圧制御発振器4bには、電圧電流変換回路10b、駆動電流補整回路11、及び発振回路20が設けられる。
【0077】
電圧電流変換回路10bには、Nch絶縁ゲート型電界効果トランジスタNT31、Nch絶縁ゲート型電界効果トランジスタNT32、及びPch絶縁ゲート型電界効果トランジスタPT31乃至35が設けられる。電圧電流変換回路10bは、制御電圧Vvcoが入力され、制御電圧Vvcoを電圧電流変換した駆動電流を発振回路20に供給する。
【0078】
Pch絶縁ゲート型電界効果トランジスタPT31は、ソースが高電位側電源VDDに接続され、ドレインがノードN21及びゲートに接続される。Pch絶縁ゲート型電界効果トランジスタPT31は、高電位側電源VDD側からドレイン側に電流ICNT2を流す。
【0079】
Pch絶縁ゲート型電界効果トランジスタPT32は、ソースがノードN21に接続され、ゲートに制御電圧Vvcoが入力される。抵抗R11は、一端がPch絶縁ゲート型電界効果トランジスタPT32のドレインに接続され、他端が低電位側電源VSSに接続される。Pch絶縁ゲート型電界効果トランジスタPT32は、ソース側から低電位側電源VSS側に電流IVC2を流す。
【0080】
Pch絶縁ゲート型電界効果トランジスタPT33は、ソースが高電位側電源VDDに接続され、ドレインがノードN21に接続され、ゲートがPch絶縁ゲート型電界効果トランジスタPT34のゲートに接続される。Pch絶縁ゲート型電界効果トランジスタPT33は、高電位側電源VDD側からドレイン側に電流ID2を流す。
【0081】
Pch絶縁ゲート型電界効果トランジスタPT34は、ソースが高電位側電源VDDに接続され、ドレインがノードN22及びゲートに接続される。Pch絶縁ゲート型電界効果トランジスタPT34は、高電位側電源VDD側からドレイン側に電流を流す。
【0082】
Pch絶縁ゲート型電界効果トランジスタPT33及びPT34はカレントミラー回路を構成する。Pch絶縁ゲート型電界効果トランジスタPT33に流れる電流ID2は、Pch絶縁ゲート型電界効果トランジスタPT34に流れる電流のミラー倍された電流である。
【0083】
Nch絶縁ゲート型電界効果トランジスタNT31は、ドレインがノードN22に接続され、ソースが低電位側電源VSSに接続され、ゲートが駆動電流補整回路11のノードN2に接続される。
【0084】
ここで、電流IVC2、電流ICNT2、電流ID2の関係は、
IVC2=ICNT2+ID2・・・・・・・・・・・・式(5)
と表される。つまり、Pch絶縁ゲート型電界効果トランジスタPT32に流れる電流IVC2は、Pch絶縁ゲート型電界効果トランジスタPT31に流れる電流ICNT2とPch絶縁ゲート型電界効果トランジスタPT33に流れる電流ID2の和である。
【0085】
Pch絶縁ゲート型電界効果トランジスタPT35は、ソースが高電位側電源VDDに接続され、ゲートがノードN21及びPch絶縁ゲート型電界効果トランジスタPT31のゲートに接続される。Pch絶縁ゲート型電界効果トランジスタPT31及びPT35はカレントミラー回路を構成し、Pch絶縁ゲート型電界効果トランジスタPT35に流れる電流は、高電位側電源VDD側からPch絶縁ゲート型電界効果トランジスタPT31に流れる電流ICNT2のミラー倍された電流である。
【0086】
Nch絶縁ゲート型電界効果トランジスタNT32は、ドレインがノードN23及びゲートに接続され、ソースが低電位側電源VSS側に接続される。高電位側電源VDD側からPch絶縁ゲート型電界効果トランジスタPT35に電流が流れるとその電流は低電位側電源VSS側に流れる。
【0087】
高電位側電源VDDと低電位側電源VSSの間の電源電圧変動が発生すると駆動電流補整回路11のNch絶縁ゲート型電界効果トランジスタNT4のドレイン側から低電位側電源VSS側に流れる電流が変化し、カレントミラー回路を構成するNch絶縁ゲート型電界効果トランジスタNT31のドレイン側から低電位側電源VSS側に流れる電流も変化する。このため、高電位側電源VDD側からPch絶縁ゲート型電界効果トランジスタPT34のドレイン側に流れる電流も変化する。Pch絶縁ゲート型電界効果トランジスタPT34とカレントミラー回路を構成するPch絶縁ゲート型電界効果トランジスタPT33に流れる電流ID2も変化する。
【0088】
この結果、駆動電流補整回路11は、電源電圧変動が発生した場合、電圧電流変換回路10bで制御電圧Vvcoに応じて電圧電流変換された駆動電流の補正を実施例1と同様に行う。
【0089】
上述したように、本実施例の電圧制御発振器では、電圧電流変換回路10b、駆動電流補整回路11、及び発振回路20が設けられる。電圧電流変換回路10bには、Nch絶縁ゲート型電界効果トランジスタNT31、Nch絶縁ゲート型電界効果トランジスタNT32、及びPch絶縁ゲート型電界効果トランジスタPT31乃至35が設けられる。電圧電流変換回路10bは、制御電圧Vvcoが入力され、制御電圧Vvcoに応じた電圧電流変換された駆動電流を生成する。高電位側電源VDDと低電位側電源VSSの間の電源電圧の変動が発生した場合、駆動電流補整回路11は電圧電流変換回路10bから出力される駆動電流の補整を行う。駆動電流補整回路11により補整された駆動電流が発振回路20に供給され、発振回路20で制御電圧Vvcoに応じた発振周波数が生成される。
【0090】
このため、駆動電流補整回路を設けない電圧制御発振器と比較し、電圧制御発振器4bは発振信号の電源電圧変動に対する周波数ばらつきを大幅に低減することができる。
【0091】
なお、本実施例では、制御電圧Vvcoがゲートに入力される電圧電流変換回路10bのトランジスタにPch絶縁ゲート型電界効果トランジスタPT32を使用しているが、代わりにNch絶縁ゲート型電界効果トランジスタを用いてもよい。
【実施例4】
【0092】
次に、本発明の実施例4に係る電圧制御発振器について、図面を参照して説明する。図10は電圧制御発振器を示す回路図、図11は遅延回路を示す回路図である。本実施例では、発振回路の遅延回路部に駆動電流補整回路を設けている。
【0093】
以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【0094】
図10に示すように、電圧制御発振器4cには、電圧電流変換回路10cと発振回路20cが設けられる。
【0095】
電圧電流変換回路10cには、Pch絶縁ゲート型電界効果トランジスタPT41、Pch絶縁ゲート型電界効果トランジスタPT42、及び抵抗R21が設けられる。電圧電流変換回路10cは、制御電圧Vvcoが入力され、制御電圧Vvcoを電圧電流変換した電流を発振回路20cに供給する。
【0096】
Pch絶縁ゲート型電界効果トランジスタPT41は、ソースが高電位側電源VDDに接続され、ドレインがノードN31及びゲートに接続される。Pch絶縁ゲート型電界効果トランジスタPT42は、ソースがノードN31に接続され、ゲートに制御電圧Vvcoが入力される。Pch絶縁ゲート型電界効果トランジスタPT42は、ソースから低電位側電源VSS側に電流を流す。抵抗R21は、一端がPch絶縁ゲート型電界効果トランジスタPT42のドレインに接続され、他端が低電位側電源VSSに接続される。
【0097】
発振回路20cには、n段(ただし、nは奇数)構成の遅延回路部31c乃至3ncがループ状に設けられ、最終段の遅延回路部3ncから発振信号Foutが出力され、この発振信号Foutは1段目の遅延回路部31cに帰還入力される。
【0098】
図11に示すように、遅延回路部31c乃至3ncには、駆動電流補整回路11、補整駆動電流発生部40、及び遅延回路31が設けられる。遅延回路部31c乃至3ncは、Single End型(1入力1出力型)遅延回路である。
【0099】
補整駆動電流発生部40は、電圧電流変換回路10cから出力される駆動電流と駆動電流補整回路11から出力される駆動電流を補整する電流とが入力され、補整された駆動電流を生成する。遅延回路部31c乃至3ncでは、高電位側電源VDDと低電位側電源VSSの間の電源電圧変動が発生した場合、駆動電流補整回路11に基づいて、補整された駆動電流が補整駆動電流発生部40で生成される。
【0100】
補整駆動電流発生部40には、Pch絶縁ゲート型電界効果トランジスタPT51、Pch絶縁ゲート型電界効果トランジスタPT52、及びNch絶縁ゲート型電界効果トランジスタNT51乃至53が設けられる。
【0101】
Pch絶縁ゲート型電界効果トランジスタPT51は、ソースが高電位側電源VDDに接続され、ドレインがノードN32に接続され、ゲートがノードN31に接続される。Pch絶縁ゲート型電界効果トランジスタPT41とPch絶縁ゲート型電界効果トランジスタPT51は、カレントミラー回路を構成する。Pch絶縁ゲート型電界効果トランジスタPT51に流れる電流IVC3は、Pch絶縁ゲート型電界効果トランジスタPT41に流れる電流のミラー倍されたものである。
【0102】
Nch絶縁ゲート型電界効果トランジスタNT51は、ドレインがノードN32に接続され、ソースが低電位側電源VSSに接続され、ゲートが駆動電流補整回路11のノードN2に接続され、低電位側電源VSS側に電流ID3を流す。
【0103】
Nch絶縁ゲート型電界効果トランジスタNT52は、ドレインがノードN32及びゲートに接続され、ソースが低電位側電源VSSに接続され、低電位側電源VSS側に電流ICNT3を流す。
【0104】
Pch絶縁ゲート型電界効果トランジスタPT52は、ソースが高電位側電源VDDに接続され、ドレインがノードN33及びゲートに接続される。Nch絶縁ゲート型電界効果トランジスタNT53は、ドレインがノードN33に接続され、ソースが低電位側電源VSSに接続され、ゲートがノードN32に接続され、低電位側電源VSS側に電流を流す。
【0105】
Nch絶縁ゲート型電界効果トランジスタNT52とNch絶縁ゲート型電界効果トランジスタNT53はカレントミラー回路を構成する。Nch絶縁ゲート型電界効果トランジスタNT53から低電位側電源VSS側に流れる電流は、Nch絶縁ゲート型電界効果トランジスタNT52から低電位側電源VSS側に流れる電流ICNT3のミラー倍されたものである。
【0106】
ここで、電流IVC3、電流ICNT3、電流ID3の関係は、
IVC3=ICNT3+ID3・・・・・・・・・・・・式(6)
と表される。
【0107】
遅延回路31には、Nch絶縁ゲート型電界効果トランジスタNT11、Nch絶縁ゲート型電界効果トランジスタNT12、Pch絶縁ゲート型電界効果トランジスタPT11、Pch絶縁ゲート型電界効果トランジスタPT12、及びコンデンサC1が設けられる。
【0108】
Pch絶縁ゲート型電界効果トランジスタPT11は、ソースが高電位側電源VDDに接続され、ゲートがノードN33に接続され、ゲートに駆動電圧BPが印加される。Pch絶縁ゲート型電界効果トランジスタPT52とPch絶縁ゲート型電界効果トランジスタPT11はカレントミラー回路を構成する。Pch絶縁ゲート型電界効果トランジスタPT11には、補整された高電位駆動電流が供給される。
【0109】
Nch絶縁ゲート型電界効果トランジスタNT12は、ソースが低電位側電源VSSに接続され、ゲートがノードN32に接続され、ゲートに駆動電圧BNが印加される。Nch絶縁ゲート型電界効果トランジスタNT52とNch絶縁ゲート型電界効果トランジスタNT12は、カレントミラー回路を構成する。Nch絶縁ゲート型電界効果トランジスタNT12には、補整された低電位側駆動電流が供給される。
【0110】
この結果、発振回路20cの遅延回路部31c乃至3ncにそれぞれ設けられる駆動電流補整回路11は、電源電圧変動が発生した場合、電圧電流変換回路10cで制御電圧Vvcoに応じて電圧電流変換された駆動電流の補整を行う。
【0111】
上述したように、本実施例の電圧制御発振器では、電圧電流変換回路10cと発振回路20cが設けられる。電圧電流変換回路10cには、Pch絶縁ゲート型電界効果トランジスタPT41、Pch絶縁ゲート型電界効果トランジスタPT42、及び抵抗R21が設けられる。電圧電流変換回路10cは、制御電圧Vvcoが入力され、制御電圧Vvcoに応じた電圧電流変換された駆動電流を生成する。発振回路20cには、n段(ただし、nは奇数)構成の遅延回路部31c乃至3ncがループ状に設けられる。遅延回路部31c乃至3ncには、駆動電流補整回路11、補整駆動電流発生部40、及び遅延回路31が設けられる。高電位側電源VDDと低電位側電源VSSの間の電源電圧の変動が発生した場合、駆動電流補整回路11は電圧電流変換回路10cから出力される駆動電流の補整を行う。駆動電流補整回路11により補整された駆動電流が遅延回路部31c乃至3ncの遅延回路31にそれぞれ供給され、発振回路20cで制御電圧Vvcoに応じた発振周波数が生成される。
【0112】
このため、駆動電流補整回路を設けない電圧制御発振器と比較し、本実施例の電圧制御発振器4cは発振信号の電源電圧変動に対する発振周波数ばらつきを大幅に低減することができる。
【0113】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【0114】
例えば、実施例では、電圧制御発振器に駆動電流補整回路を適用したが、DLL(Delay Locked Loop)回路やSMD(Synchronous Mirror delay)回路などに駆動電流補整回路を適用することができる。
【0115】
本発明は、以下の付記に記載されているような構成が考えられる。
(付記1) 高電位側電源と低電位側電源の間に設けられ、制御電圧が入力され、前記制御電圧を駆動電流に変換する電圧電流変換回路と、記高電位側電源と前記低電位側電源の間の電源電圧変動を検知し、変動した電源電圧に応じて前記駆動電流を補整する駆動電流補整回路と、前記高電位側電源と前記低電位側電源の間に設けられ、前記駆動電流補整回路により補整された駆動電流が入力される遅延回路がn段(ただし、nは奇数)リング状に接続され、前記制御電圧に応じた発振周波数を生成する発振回路とを具備する電圧制御発振器。
【0116】
(付記2) 高電位側電源と低電位側電源の間に設けられ、制御電圧が入力され、前記制御電圧を駆動電流に変換する電圧電流変換回路と、一端が前記高電位側電源に接続される第1の抵抗と、一端が前記第1の抵抗の他端に接続され、他端が前記低電位側電源に接続される第2の抵抗と、一端が前記高電位側電源に接続される第3の抵抗と、ソースが前記第3の抵抗の他端に接続され、ゲートが前記第1の抵抗の他端及び前記第2の抵抗の一端に接続される第1のPch絶縁ゲート型電界効果トランジスタと、ドレインがゲート及び前記第1のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続さる第1のNch絶縁ゲート型電界効果トランジスタとを有し、前記駆動電流を補整する電流を前記電圧電流変換回路に供給する駆動電流補整回路と、前記高電位側電源と前記低電位側電源の間に設けられ、前記駆動電流補整回路により補整された駆動電流が入力され、n段(ただし、nは奇数)構成の遅延回路がリング状に接続され、前記制御電圧に応じた発振周波数を生成する発振回路とを具備する電圧制御発振器。
【0117】
(付記3) 前記遅延回路はインバータを有するSingle End型遅延回路或いは差動構成のDual End型遅延回路である付記1又は2に記載の電圧制御発振器。
【図面の簡単な説明】
【0118】
【図1】本発明の実施例1に係るPLL回路を示すブロック図。
【図2】本発明の実施例1に係る電圧制御発振器を示す回路図。
【図3】本発明の実施例1に係る遅延回路を示す回路図。
【図4】本発明の実施例1に係る比較例の電圧制御発振器を示す回路図。
【図5】本発明の実施例1に係る駆動電流補整回路の動作を説明する図。
【図6】本発明の実施例1に係る発振周波数のばらつきを示す図。
【図7】本発明の実施例2に係る電圧制御発振器を示す回路図。
【図8】本発明の実施例2に係る遅延回路を示す回路図。
【図9】本発明の実施例3に係る電圧制御発振器を示す回路図。
【図10】本発明の実施例4に係る電圧制御発振器を示す回路図。
【図11】本発明の実施例4に係る遅延回路を示す回路図。
【符号の説明】
【0119】
1 PLL回路
2 位相比較器
3 チャージポンプ回路・ループフィルタ部
4、4a、4b、4c、70 電圧制御発振器
5 分周器
10、10b、10c、60 電圧電流変換回路
11、11a 駆動電流補整回路
20、20a、20c 発振回路
31〜3n、31a〜3na 遅延回路部
40 補整駆動電流発生部
61 定電流源
BP、BN 駆動電圧
C1 コンデンサ
Dn、Up 位相差信号
Fin 入力信号
Fdiv 分周信号
Fout 発振信号
fVCO 発振周波数(中心)
IB0、ID1、ID2、ID3、ICNT0、ICNT1、ICNT2、ICNT3、IVC0、IVC1、IVC2、IVC3 電流
IN、IN(+)、IN(−) 入力
INV1 インバータ
N1〜5、N11、N12、N21〜23、N31〜33 ノード
NT1、NT2、NT4〜6、NT11、NT12、NT21〜23、NT31、NT32、NT51〜53、NT61、NT62 Nch絶縁ゲート型電界効果トランジスタ
OUT、OUT(+)、OUT(−) 出力
PT1〜3、PT11、PT12、PT21、PT22、PT31〜35、PT41、PT42、PT51、PT52、PT61、PT62、PTA Pch絶縁ゲート型電界効果トランジスタ
R1〜4、R11、R21 抵抗
VDD 高電位側電源
VSS 低電位側電源
Vvco 制御電圧
Δf(DC)、Δf(AC)1、Δf(AC)2 発振周波数ばらつき
【技術分野】
【0001】
本発明は、入力される制御電圧に応じて発振周波数を変調させる電圧制御発振器に関する。
【背景技術】
【0002】
外部から入力される制御電圧に応じて発振周波数を変調させる電圧制御発振器(VCO Voltage Controlled Oscillatorとも呼称される)は、クロック信号を生成するPLL(Phase Locked Loop)回路などに使用される(例えば、特許文献1参照。)。
【0003】
特許文献1などに記載される電圧制御発振器では、電源ノイズなどにより高電位側電源と低電位側電源の間の電源電圧が変動すると出力される発振周波数がばらつくという問題点がある。
【特許文献1】特開2005−328430号公報(頁8、図9)
【発明の開示】
【発明が解決しようとする課題】
【0004】
本発明は、電源電圧が変動した場合でも発振周波数のばらつきを抑制することができる電圧制御発振器を提供することができる。
【課題を解決するための手段】
【0005】
本発明の一態様の電圧制御発振器は、高電位側電源と低電位側電源の間に設けられ、制御電圧が入力され、前記制御電圧を駆動電流に変換する電圧電流変換回路と、前記高電位側電源と前記低電位側電源の間に設けられ、前記高電位側電源と前記低電位側電源の間の電源電圧変動を検知し、変動した電源電圧に応じて前記駆動電流を補整する駆動電流補整回路と、前記高電位側電源と前記低電位側電源の間に設けられ、前記駆動電流補整回路により補整された駆動電流が入力され、n段(ただし、nは奇数)構成の遅延回路がリング状に接続され、前記制御電圧に応じた発振周波数を生成する発振回路とを具備することを特徴とする。
【0006】
更に、本発明の他態様の電圧制御発振器は、高電位側電源と低電位側電源の間に設けられ、制御電圧が入力され、前記制御電圧を駆動電流に変換する電圧電流変換回路と、前記高電位側電源と前記低電位側電源の間に設けられ、前記高電位側電源と前記低電位側電源の間の電源電圧変動を検知し、変動した電源電圧に応じて前記駆動電流を補整する駆動電流補整回路と、前記高電位側電源と前記低電位側電源の間に設けられ、前記駆動電流補整回路から出力される前記駆動電流を補整する電流と前記駆動電流とが入力され、補整された駆動電流を生成する補整駆動電流発生部と、前記高電位側電源と前記低電位側電源の間に設けられ、前記補整された駆動電流が入力される遅延回路とを有する遅延回路部がリング状にn段(ただし、nは奇数)接続され、前記制御電圧に応じた発振周波数を生成する発振回路とを具備することを特徴とする。
【発明の効果】
【0007】
本発明によれば、電源電圧が変動した場合でも発振周波数のばらつきを抑制することができる電圧制御発振器を提供することができる。
【発明を実施するための最良の形態】
【0008】
以下本発明の実施例について図面を参照しながら説明する。
【実施例1】
【0009】
まず、本発明の実施例1に係る電圧制御発振器について、図面を参照して説明する。図1はPLL回路を示すブロック図、図2は電圧制御発振器を示す回路図、図3は遅延回路を示す回路図、図4は比較例の電圧制御発振器を示す回路図である。本実施例では、電源電圧変動した場合に発生する発振周波数の変動を抑制する働きをする駆動電流補整回路を電圧制御発振器に設けている。
【0010】
図1に示すように、PLL(Phase Locked Loop)回路1には、位相比較器2、チャージポンプ回路・ループフィルタ部3、電圧制御発振器4、及び分周器5が設けられている。PLL回路1は、ICやLSI等の周波数逓倍回路などに使用される。
【0011】
位相比較器2は、図示しないが、例えば、外部から入力される入力信号Finをクロック信号として入力する第1のフリップフロップ、帰還信号である分周信号Fdivをクロック信号として入力する第2のフリップフロップ、信号処理を行うゲート回路、及び位相差“0”付近の不感帯対策としての複数段のインバータからなる遅延回路を有する。
【0012】
そして、位相比較器2は、入力信号Fin及び分周信号Fdivの位相を比較し、一方が他方に対して位相が進んでいるか遅れているかにより、UP信号である位相差信号Up或いはDOWN信号である位相差信号Dnのいずれか一方の信号を出力する。なお、位相比較器2では、位相差“0”付近でも位相差信号Upと位相差信号Dnが出力される。
【0013】
チャージポンプ回路・ループフィルタ部3は、位相比較器2と電圧制御発振器4の間に設けられ、位相比較器2から出力された位相差信号Upと位相差信号Dnが入力され、ループフィルタを介して、電圧制御発振器4の発振周波数を制御する制御電圧Vvcoを電圧制御発振器4に供給する。
【0014】
電圧制御発振器4は、VCO(Voltage Controlled Oscillator)とも呼称され、チャージポンプ回路・ループフィルタ部3と分周器5の間に設けられ、チャージポンプ回路・ループフィルタ部3から出力された電圧制御発振器4に対する制御信号となる制御電圧Vvcoが入力され、制御電圧Vvcoの値に応じて発振周波数を変化させ、その信号を出力ノードから発振信号Foutとして、分周器5及び外部に出力する。
【0015】
図2に示すように、電圧制御発振器4には、電圧電流変換回路10、駆動電流補整回路11、及び発振回路20が設けられる。
【0016】
駆動電流補整回路11には、Nch絶縁ゲート型電界効果トランジスタNT4、Nch絶縁ゲート型電界効果トランジスタNT5、Pch絶縁ゲート型電界効果トランジスタPT2、Pch絶縁ゲート型電界効果トランジスタPTA、及び抵抗R2が設けられる。駆動電流補整回路11は、電源電圧変動が発生した場合、駆動電流を補整する電流を電圧電流変換回路10に供給し、電圧電流変換回路10から補整された駆動電流が発振回路20に出力される。
【0017】
ここでは、電圧制御発振器4を構成する絶縁ゲート型電界効果トランジスタにMOSトランジスタ(MOSFET Metal Oxide Semiconductor Field Effect Transistorとも呼称される)を用いているが、代わりにMISトランジスタ(MISFET Metal Insulator Semiconductor Field Effect Transistorとも呼称される)を用いてもよい。
【0018】
抵抗R2は、一端が高電位側電源VDDに接続される。Pch絶縁ゲート型電界効果トランジスタPTAは、ソースが抵抗R2の他端に接続され、ゲートがノードN3に接続され、ドレインがノードN2に接続される。Nch絶縁ゲート型電界効果トランジスタNT4は、ドレインがノードN2及びゲートに接続され、ソースが低電位側電源VSS側に接続される。
【0019】
Pch絶縁ゲート型電界効果トランジスタPT2は、ソースが高電位側電源VDDに接続され、ドレインがゲート、ノードN3、及びPch絶縁ゲート型電界効果トランジスタPTAのゲートに接続される。Nch絶縁ゲート型電界効果トランジスタNT5は、ドレインがゲート、ノードN3、及びPch絶縁ゲート型電界効果トランジスタPTAのゲートに接続され、ソースが低電位側電源VSS側に接続される。
【0020】
電圧電流変換回路10には、Nch絶縁ゲート型電界効果トランジスタNT1、Nch絶縁ゲート型電界効果トランジスタNT2、Nch絶縁ゲート型電界効果トランジスタNT6、Pch絶縁ゲート型電界効果トランジスタPT1、Pch絶縁ゲート型電界効果トランジスタPT3、及び抵抗R1が設けられる。
【0021】
抵抗R1は、一端が高電位側電源VDDに接続される。Pch絶縁ゲート型電界効果トランジスタPT1は、ソースが抵抗R1の他端に接続され、ドレインがノードN1に接続され、ゲートに制御電圧Vvcoが入力され、ソース側から低電位側電源VSS側に電流IVC1を流す。
【0022】
Nch絶縁ゲート型電界効果トランジスタNT1は、ドレインがノードN1及びゲートに接続され、ソースが低電位側電源VSS側に接続される。Nch絶縁ゲート型電界効果トランジスタNT1は、ドレイン側から低電位側電源VSS側に電流ICNT1を流す。
【0023】
Nch絶縁ゲート型電界効果トランジスタNT2は、ドレインがノードN1に接続され、ソースが低電位側電源VSS側に接続され、ゲートが駆動電流補整回路11のノードN2に接続される。Nch絶縁ゲート型電界効果トランジスタNT2は、ドレイン側から低電位側電源VSS側に電流ID1を流す。
【0024】
Nch絶縁ゲート型電界効果トランジスタNT2及びNT4は、カレントミラー回路を構成する。Nch絶縁ゲート型電界効果トランジスタNT2のドレイン側から低電位側電源VSS側に流れる電流ID1は、Nch絶縁ゲート型電界効果トランジスタNT4のドレイン側から低電位側電源VSS側に流れる電流のミラー倍された電流となる。
【0025】
ここで、電流IVC1、電流ICNT1、電流ID1の関係は、
IVC1=ICNT1+ID1・・・・・・・・・式(1)
と表される。つまり、Pch絶縁ゲート型電界効果トランジスタPT1で発生した電流IVC1は、電流ICNT1と電流ID1に分割される。
【0026】
Pch絶縁ゲート型電界効果トランジスタPT3は、ソースが高電位側電源VDDに接続され、ドレインがノードN4及びゲートに接続される。Nch絶縁ゲート型電界効果トランジスタNT6は、ドレインがノードN4、及びPch絶縁ゲート型電界効果トランジスタPT3のドレインに接続され、ソースが低電位側電源VSS側に接続され、ゲートがノードN5、Nch絶縁ゲート型電界効果トランジスタNT1のゲート、及びPch絶縁ゲート型電界効果トランジスタPT1のドレインに接続される。
【0027】
Nch絶縁ゲート型電界効果トランジスタNT1及びNT6はカレントミラー回路を構成する。Nch絶縁ゲート型電界効果トランジスタNT6のドレイン側から低電位側電源VSS側に流れる電流は、Nch絶縁ゲート型電界効果トランジスタNT1のドレイン側から低電位側電源VSS側に流れる電流ICNT1のミラー倍された電流となる。この電流ICNT1が、カレントミラー回路を介して後述する発振回路20の補整された駆動電流となる。
【0028】
発振回路20には、n段(ただし、nは奇数)構成の遅延回路31乃至3nがループ状に設けられ、最終段の遅延回路3nから発振信号Foutが出力され、この発振信号Foutは1段目の遅延回路31に帰還入力される。遅延回路31乃至3nには、ノードN4から駆動電圧BPとノードN5から駆動電圧BNが供給され、制御電圧Vvcoに応じた駆動電流が供給されることとなる。ここでは、遅延回路31乃至3nには、1入力1出力型のSingle End型遅延回路を用いているが、例えば、差動構成のDual End型遅延回路などを用いてもよい。
【0029】
図3に示すように、遅延回路31乃至3nには、Nch絶縁ゲート型電界効果トランジスタNT11、Nch絶縁ゲート型電界効果トランジスタNT12、Pch絶縁ゲート型電界効果トランジスタPT11、Pch絶縁ゲート型電界効果トランジスタPT12、及びコンデンサC1がそれぞれ設けられる。
【0030】
Pch絶縁ゲート型電界効果トランジスタPT11は、ソースが高電位側電源VDDに接続され、ゲートに駆動電圧BPが印加される。Pch絶縁ゲート型電界効果トランジスタPT3とPch絶縁ゲート型電界効果トランジスタPT11はカレントミラー回路を構成し、Pch絶縁ゲート型電界効果トランジスタPT11には、駆動電流補整回路11により補整された高電位側駆動電流が供給される。
【0031】
Nch絶縁ゲート型電界効果トランジスタNT12は、ソースが低電位側電源VSSに接続され、ゲートに駆動電圧BNが供給される。Nch絶縁ゲート型電界効果トランジスタNT1とNch絶縁ゲート型電界効果トランジスタNT12は、カレントミラー回路を構成し、Nch絶縁ゲート型電界効果トランジスタNT12には、駆動電流補整回路11により補整された低電位側駆動電流が供給される。
【0032】
インバータINV1は、Pch絶縁ゲート型電界効果トランジスタPT11のドレインとNch絶縁ゲート型電界効果トランジスタNT12のドレインの間に設けられ、Pch絶縁ゲート型電界効果トランジスタPT12とNch絶縁ゲート型電界効果トランジスタNT11から構成され、入力INは前段のインバータの出力OUTに接続され、出力OUTは後段のインバータの入力INに接続される。
【0033】
コンデンサC1は、一端がインバータINV1の出力OUTに接続され、他端が低電位側電源VSSに接続される。コンデンサC1は、遅延回路31乃至3nの遅延素子として用いられる。ここでは、コンデンサC1を遅延素子として設けているが、コンデンサC1を省略してもよい。
【0034】
分周器5は、電圧制御発振器4と位相比較器2の間に設けられ、電圧制御発振器4から出力された発振信号Foutが入力され、発振信号Foutの周波数を1/Nに分周して位相比較器2に出力する。
【0035】
図4に示すように、比較例の電圧制御発振器70には、電圧電流変換回路60と発振回路20が設けられる。比較例の電圧制御発振器70は、本実施例の電圧電流変換回路10よりも簡略な回路構成を有する。
【0036】
電圧電流変換回路60には、定電流源61、Nch絶縁ゲート型電界効果トランジスタNT61、Nch絶縁ゲート型電界効果トランジスタNT62、Pch絶縁ゲート型電界効果トランジスタPT61、及びPch絶縁ゲート型電界効果トランジスタPT62が設けられる。電圧電流変換回路60は、制御電圧Vvcoを電圧電流変換して制御電圧Vvcoに応じた駆動電流を生成し、この駆動電流を発振回路20に供給する。
【0037】
Pch絶縁ゲート型電界効果トランジスタPT61は、ソースが高電位側電源VDDに接続され、ドレインがノードN11に接続され、ゲートに制御電圧Vvcoが入力され、ソース側から低電位側電源VSS側に電流IVC0を流す。定電流源61は、一定な電流IB0を生成してノードN11に出力する。
【0038】
Nch絶縁ゲート型電界効果トランジスタNT61は、ドレインがノードN11及びゲートに接続され、ソースが低電位側電源VSS側に接続される。Nch絶縁ゲート型電界効果トランジスタNT61は、ドレイン側から低電位側電源VSS側に電流ICNT0を流す。
【0039】
ここで、電流IVC0、電流ICNT0、電流IB0の関係は、
ICNT0=IVC0+IB0・・・・・・・・・・・・式(2)
と表される。つまり、Nch絶縁ゲート型電界効果トランジスタNT61のドレイン側から低電位側電源VSS側に流れる電流ICNT0は、Pch絶縁ゲート型電界効果トランジスタPT61のソース側から低電位側電源VSS側に流れる電流IVC0と一定な電流IB0の和である。
【0040】
Pch絶縁ゲート型電界効果トランジスタPT62は、ソースが高電位側電源VDDに接続され、ドレインがノードN12及びゲートに接続される。Nch絶縁ゲート型電界効果トランジスタNT62は、ドレインがノードN12、及びPch絶縁ゲート型電界効果トランジスタPT62のドレインに接続され、ソースが低電位側電源VSS側に接続され、ゲートがノードN11及びNch絶縁ゲート型電界効果トランジスタNT61のゲートに接続される。
【0041】
Nch絶縁ゲート型電界効果トランジスタNT61及びNT62はカレントミラー回路を構成し、Nch絶縁ゲート型電界効果トランジスタNT61のドレイン側から低電位側電源VSS側に流れる電流ICNT0のミラー倍された電流が、Nch絶縁ゲート型電界効果トランジスタNT62のドレイン側から低電位側電源VSS側に流れる。
【0042】
発振回路20の遅延回路31乃至3nには、ノードN12から駆動電圧BPが供給され、ノードN11から駆動電圧BNが供給され、制御電圧Vvcoに応じた駆動電流が供給されることとなる。
【0043】
次に、電圧制御発振器の発振周波数F、電圧制御発振器の遅延容量C、電圧制御発振器の駆動電流I(v)、高電位側電源VDDと低電位側電源VSS間の電圧Vddの関係について説明する。
【0044】
電圧制御発振器の発振周波数Fは、
F∝(1/C)×{I(v)/Vdd}・・・・・・・・・・・・式(3)
と表される。
【0045】
式(3)から、高電位側電源VDDと低電位側電源VSS間の電圧Vddが増加(例えば、高電位側電源VDD電圧が増加)すると、電圧制御発振器の発振周波数Fが減少する。高電位側電源VDDと低電位側電源VSS間の電圧Vddが減少(例えば、高電位側電源VDD電圧が減少)すると、電圧制御発振器の発振周波数Fが増大する。
【0046】
高電位側電源VDDと低電位側電源VSS間の電圧Vddの変動分をΔVddとし、電圧制御発振器の駆動電流I(v)の変動分をΔI(v)とすると、式(3)は、
F∝(1/C)×[{I(v)±ΔI(v)}/{Vdd±ΔVdd}]・・・式(4)
と表される。
【0047】
電圧制御発振器の遅延容量Cは、一定な値に設定しているので、{I(v)±ΔI(v)/Vdd±ΔVdd}の項を一定にできれば、電源電圧が変動しても電圧制御発振器の発振周波数Fは変動せず、発振周波数Fのばらつきが大幅に低減できることになる。
【0048】
本実施例では、電源電圧が変動(ΔVddが発生)した場合、式(4)を一定するために、駆動電流補整回路11から補整電流を電圧電流変換回路10へ供給する。
【0049】
次に、電圧制御発振器の動作について図5及び図6を参照して説明する。図5は、駆動電流補整回路の動作を示す図、図中実線は本実施例の特性を示し、図中破線は比較例の特性を示し、図6は発振周波数のばらつきを示す図、図6(a)は本実施例のばらつきを示す図、図6(b)は比較例のばらつきを示す図である。ここでは、高電位側電源VDD電圧が変動した場合である。
【0050】
図5に示すように、比較例では高電位側電源VDDが電圧変動のない所定の電圧であるVDDaのとき、発振周波数は所定のFaとなる。高電位側電源VDD電圧が高電位側に変化してVDDbになると、発振周波数はFaよりも低いFbとなる。高電位側電源VDD電圧が低電位側に変化してVDDcになると、発振周波数はFaよりも高いFcとなる。
【0051】
それに対して、本実施例では、高電位側電源VDD電圧が高電位側に変化してVDDbになると、駆動電流補整回路11が電圧電流変換回路10のNch絶縁ゲート型電界効果トランジスタNT2に流れる電流ID1を減少させる。その結果、電圧電流変換回路10のNch絶縁ゲート型電界効果トランジスタNT1に流れる電流ICNT1が増加する。このため、電流ICNT1の増加分が式(4)の項[{I(v)±ΔI(v)}/{Vdd±ΔVdd}]が一定となるΔI(v)に相当し、発振周波数は所定のFaとなる。
【0052】
高電位側電源VDD電圧が低電位側に変化してVDDcになると、駆動電流補整回路11が電圧電流変換回路10のNch絶縁ゲート型電界効果トランジスタNT2に流れる電流ID1を増大させる。その結果、電圧電流変換回路10のNch絶縁ゲート型電界効果トランジスタNT1に流れる電流ICNT1が減少する。このため、電流ICNT1の減少分が式(4)の項[{I(v)±ΔI(v)}/{Vdd±ΔVdd}]が一定となるΔI(v)に相当し、発振周波数は所定のFaとなる。
【0053】
図6(a)に示すように、本実施例の電圧制御発振器4では、高電位側電源VDDと低電位側電源VSSの間の電源電圧の変動のない発振周波数ばらつきΔf(DC)に対して、例えば高電位側電源VDDと低電位側電源VSSの間の電源電圧が正弦波振幅変動しても、発振周波数ばらつきΔf(AC)1の増加を大幅に抑制することができる。しかも発振周波数(中心)fVCOの変動もない。
【0054】
一方、図6(b)に示すように、比較例の電圧制御発振器70では、高電位側電源VDDと低電位側電源VSSの間の電源電圧の変動のない発振周波数ばらつきΔf(DC)に対して、例えば高電位側電源VDDと低電位側電源VSSの間の電源電圧が正弦波振幅変動すると、発振周波数ばらつきΔf(AC)2は大幅に増加する。しかも、左右に2つのピークを有する周波数分布となる。
【0055】
上述したように、本実施例の電圧制御発振器では、電圧電流変換回路10、駆動電流補整回路11、及び発振回路20が設けられる。電圧電流変換回路10には、Nch絶縁ゲート型電界効果トランジスタNT1、Nch絶縁ゲート型電界効果トランジスタNT2、Nch絶縁ゲート型電界効果トランジスタNT6、Pch絶縁ゲート型電界効果トランジスタPT1、Pch絶縁ゲート型電界効果トランジスタPT3、及び抵抗R1が設けられる。電圧電流変換回路10は、制御電圧Vvcoが入力され、制御電圧Vvcoに応じた電圧電流変換された駆動電流を生成する。駆動電流補整回路11には、Nch絶縁ゲート型電界効果トランジスタNT4、Nch絶縁ゲート型電界効果トランジスタNT5、Pch絶縁ゲート型電界効果トランジスタPT2、Pch絶縁ゲート型電界効果トランジスタPTA、及び抵抗R2が設けられる。高電位側電源VDDと低電位側電源VSSの間の電源電圧の変動が発生した場合、駆動電流補整回路11は電圧電流変換回路10から出力される駆動電流を補整する働きをする。駆動電流補整回路11により補整された駆動電流が発振回路20に供給され、発振回路20で制御電圧Vvcoに応じた発振周波数が生成される。
【0056】
このため、駆動電流補整回路を設けない比較例の電圧制御発振器70と比較し、本実施例の電圧制御発振器4は発振信号の電源電圧に対する発振周波数ばらつきを大幅に低減することができる。また、本実施例の電圧制御発振器4を有するPLL回路1から出力されるクロック信号を所定のタイミングに入れることができ、揺れの発生を大幅に抑制することができる。更に、電圧制御発振器専用の定電源電圧発生回路、大容量のコンデンサ、分周器などを用いて電圧制御発振器の発振信号のばらつきを抑制する場合と比較し、駆動電流補整回路11を用いた本実施例の電圧制御発振器4では、回路規模の増大を抑制でき、チップサイズの増大を抑制でき、消費電流の増大を抑制することができる。
【0057】
なお、本実施例では、ゲートに制御電圧Vvcoが入力される電圧電流変換回路10のトランジスタにPch絶縁ゲート型電界効果トランジスタPT1を使用しているが、代わりにNch絶縁ゲート型電界効果トランジスタを用いてもよい。また、電圧制御発振器4にカレントミラー回路を用いているが、代わりにウイルソン型定電流回路などを用いてもよい。ウイルソン型定電流回路を用いると、カレントミラー回路と比較して電源変動やトランジスタの特性ばらつきにより発生する電流ばらつき(ミラー電流のばらつき)を低減することができる。
【実施例2】
【0058】
次に、本発明の実施例2に係る電圧制御発振器について、図面を参照して説明する。図7は電圧制御発振器を示す回路図、図8は遅延回路を示す回路図である。本実施例では、駆動電流補整回路の構成を変更している。
【0059】
以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【0060】
図7に示すように、電圧制御発振器4aには、電圧電流変換回路10、駆動電流補整回路11a、及び発振回路20aが設けられる。
【0061】
駆動電流補整回路11aには、Pch絶縁ゲート型電界効果トランジスタPTA、Nch絶縁ゲート型電界効果トランジスタNT4、及び抵抗R2乃至4が設けられる。駆動電流補整回路11aは、実施例1と同様に電源電圧変動が発生した場合に電圧電流変換回路10から出力される駆動電流を補整する働きをする。
【0062】
抵抗R3は、一端が高電位側電源VDDに接続され、他端がノードN3に接続される。抵抗R4は、一端がノードN3に接続され、他端が低電位側電源VSSに接続される。なお、駆動電流補整回路11aの駆動電流の補整動作は実施例1の駆動電流補整回路11と同様なので説明を省略する。
【0063】
発振回路20aには、n段(ただし、nは奇数)構成の遅延回路31a乃至3naがループ状に設けられ、最終段の遅延回路3naの出力OUT(−)側から発振信号Foutが出力され、この発振信号Foutは1段目の遅延回路31aの入力IN(+)に帰還入力され、最終段の遅延回路3naの出力OUT(+)側から1段目の遅延回路31aの入力IN(−)に帰還入力される。
【0064】
遅延回路31a乃至3naには、ノードN4から駆動電圧BPが供給され、ノードN5から駆動電圧BNが供給され、制御電圧Vvcoに応じた駆動電流が供給されることとなる。遅延回路31a乃至3naは、Dual End型(差動型 2入力2出力型)遅延回路である。
【0065】
図8に示すように、遅延回路31a乃至3naには、Nch絶縁ゲート型電界効果トランジスタNT21乃至23、Pch絶縁ゲート型電界効果トランジスタPT21、及びPch絶縁ゲート型電界効果トランジスタPT22がそれぞれ設けられる。
【0066】
Pch絶縁ゲート型電界効果トランジスタPT21は、ソースが高電位側電源VDDに接続され、ゲートがノードN4に接続され、ゲートに駆動電圧BPが印加される。Pch絶縁ゲート型電界効果トランジスタPT22は、ソースが高電位側電源VDDに接続され、ゲートがノードN4に接続され、ゲートに駆動電圧BPが印加される。
【0067】
Pch絶縁ゲート型電界効果トランジスタPT3とPch絶縁ゲート型電界効果トランジスタPT21はカレントミラー回路を構成し、Pch絶縁ゲート型電界効果トランジスタPT21には補整された高電位側駆動電流が供給される。Pch絶縁ゲート型電界効果トランジスタPT3とPch絶縁ゲート型電界効果トランジスタPT22はカレントミラー回路を構成し、Pch絶縁ゲート型電界効果トランジスタPT22には補整された高電位側駆動電流が供給される。
【0068】
Nch絶縁ゲート型電界効果トランジスタNT21とNch絶縁ゲート型電界効果トランジスタNT22は差動対をなす。
【0069】
Nch絶縁ゲート型電界効果トランジスタNT21は、ドレインがPch絶縁ゲート型電界効果トランジスタPT21のドレインに接続され、ゲートに入力IN(+)が入力され、ドレイン側から出力OUT(−)が出力される。Nch絶縁ゲート型電界効果トランジスタNT22は、ドレインがPch絶縁ゲート型電界効果トランジスタPT22のドレインに接続され、ゲートに入力IN(−)が入力され、ドレイン側から出力OUT(+)が出力される。
【0070】
Nch絶縁ゲート型電界効果トランジスタNT23は、ドレインがNch絶縁ゲート型電界効果トランジスタNT21及びNT22のソースに接続され、ソースが低電位側電源VSSに接続され、ゲートがノードN5に接続され、ゲートに駆動電圧BNが供給される。Nch絶縁ゲート型電界効果トランジスタNT1とNch絶縁ゲート型電界効果トランジスタNT23は、カレントミラー回路を構成し、Nch絶縁ゲート型電界効果トランジスタNT23には補整された低電位側駆動電流が印加される。
【0071】
上述したように、本実施例の電圧制御発振器では、電圧電流変換回路10、駆動電流補整回路11a、及び発振回路20aが設けられる。電圧電流変換回路10は、制御電圧Vvcoが入力され、制御電圧Vvcoに応じた電圧電流変換された駆動電流を生成する。駆動電流補整回路11aには、Pch絶縁ゲート型電界効果トランジスタPTA、Nch絶縁ゲート型電界効果トランジスタNT4、及び抵抗R2乃至4が設けられる。高電位側電源VDDと低電位側電源VSSの間の電源電圧の変動が発生した場合、駆動電流補整回路11aは電圧電流変換回路10から出力される駆動電流を補整する働きをする。駆動電流補整回路11aにより補整された駆動電流が発振回路20aに供給され、発振回路20aで制御電圧Vvcoに応じた発振周波数が生成される。
【0072】
このため、駆動電流補整回路を設けない電圧制御発振器と比較し、本実施例の電圧制御発振器4aの発振信号の電源電圧変動に対する発振周波数ばらつきを大幅に低減することができる。
【0073】
なお、本実施例では、遅延回路31a乃至3naの高電位側電源VDD側にPch絶縁ゲート型電界効果トランジスタPT21及びPT22を設け、遅延回路31a乃至3naの低電位側電源VSS側にNch絶縁ゲート型電界効果トランジスタNT23を設けているが、代わりに高電位側電源VDD側にPch絶縁ゲート型電界効果トランジスタを一つ設け、低電位側電源VSS側にNch絶縁ゲート型電界効果トランジスタを2つ並列に設けてもよい。
【実施例3】
【0074】
次に、本発明の実施例3に係る電圧制御発振器について、図面を参照して説明する。図9は電圧制御発振器を示す回路図である。本実施例では、電圧電流変換回路の構成を変更している。
【0075】
以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【0076】
図9に示すように、電圧制御発振器4bには、電圧電流変換回路10b、駆動電流補整回路11、及び発振回路20が設けられる。
【0077】
電圧電流変換回路10bには、Nch絶縁ゲート型電界効果トランジスタNT31、Nch絶縁ゲート型電界効果トランジスタNT32、及びPch絶縁ゲート型電界効果トランジスタPT31乃至35が設けられる。電圧電流変換回路10bは、制御電圧Vvcoが入力され、制御電圧Vvcoを電圧電流変換した駆動電流を発振回路20に供給する。
【0078】
Pch絶縁ゲート型電界効果トランジスタPT31は、ソースが高電位側電源VDDに接続され、ドレインがノードN21及びゲートに接続される。Pch絶縁ゲート型電界効果トランジスタPT31は、高電位側電源VDD側からドレイン側に電流ICNT2を流す。
【0079】
Pch絶縁ゲート型電界効果トランジスタPT32は、ソースがノードN21に接続され、ゲートに制御電圧Vvcoが入力される。抵抗R11は、一端がPch絶縁ゲート型電界効果トランジスタPT32のドレインに接続され、他端が低電位側電源VSSに接続される。Pch絶縁ゲート型電界効果トランジスタPT32は、ソース側から低電位側電源VSS側に電流IVC2を流す。
【0080】
Pch絶縁ゲート型電界効果トランジスタPT33は、ソースが高電位側電源VDDに接続され、ドレインがノードN21に接続され、ゲートがPch絶縁ゲート型電界効果トランジスタPT34のゲートに接続される。Pch絶縁ゲート型電界効果トランジスタPT33は、高電位側電源VDD側からドレイン側に電流ID2を流す。
【0081】
Pch絶縁ゲート型電界効果トランジスタPT34は、ソースが高電位側電源VDDに接続され、ドレインがノードN22及びゲートに接続される。Pch絶縁ゲート型電界効果トランジスタPT34は、高電位側電源VDD側からドレイン側に電流を流す。
【0082】
Pch絶縁ゲート型電界効果トランジスタPT33及びPT34はカレントミラー回路を構成する。Pch絶縁ゲート型電界効果トランジスタPT33に流れる電流ID2は、Pch絶縁ゲート型電界効果トランジスタPT34に流れる電流のミラー倍された電流である。
【0083】
Nch絶縁ゲート型電界効果トランジスタNT31は、ドレインがノードN22に接続され、ソースが低電位側電源VSSに接続され、ゲートが駆動電流補整回路11のノードN2に接続される。
【0084】
ここで、電流IVC2、電流ICNT2、電流ID2の関係は、
IVC2=ICNT2+ID2・・・・・・・・・・・・式(5)
と表される。つまり、Pch絶縁ゲート型電界効果トランジスタPT32に流れる電流IVC2は、Pch絶縁ゲート型電界効果トランジスタPT31に流れる電流ICNT2とPch絶縁ゲート型電界効果トランジスタPT33に流れる電流ID2の和である。
【0085】
Pch絶縁ゲート型電界効果トランジスタPT35は、ソースが高電位側電源VDDに接続され、ゲートがノードN21及びPch絶縁ゲート型電界効果トランジスタPT31のゲートに接続される。Pch絶縁ゲート型電界効果トランジスタPT31及びPT35はカレントミラー回路を構成し、Pch絶縁ゲート型電界効果トランジスタPT35に流れる電流は、高電位側電源VDD側からPch絶縁ゲート型電界効果トランジスタPT31に流れる電流ICNT2のミラー倍された電流である。
【0086】
Nch絶縁ゲート型電界効果トランジスタNT32は、ドレインがノードN23及びゲートに接続され、ソースが低電位側電源VSS側に接続される。高電位側電源VDD側からPch絶縁ゲート型電界効果トランジスタPT35に電流が流れるとその電流は低電位側電源VSS側に流れる。
【0087】
高電位側電源VDDと低電位側電源VSSの間の電源電圧変動が発生すると駆動電流補整回路11のNch絶縁ゲート型電界効果トランジスタNT4のドレイン側から低電位側電源VSS側に流れる電流が変化し、カレントミラー回路を構成するNch絶縁ゲート型電界効果トランジスタNT31のドレイン側から低電位側電源VSS側に流れる電流も変化する。このため、高電位側電源VDD側からPch絶縁ゲート型電界効果トランジスタPT34のドレイン側に流れる電流も変化する。Pch絶縁ゲート型電界効果トランジスタPT34とカレントミラー回路を構成するPch絶縁ゲート型電界効果トランジスタPT33に流れる電流ID2も変化する。
【0088】
この結果、駆動電流補整回路11は、電源電圧変動が発生した場合、電圧電流変換回路10bで制御電圧Vvcoに応じて電圧電流変換された駆動電流の補正を実施例1と同様に行う。
【0089】
上述したように、本実施例の電圧制御発振器では、電圧電流変換回路10b、駆動電流補整回路11、及び発振回路20が設けられる。電圧電流変換回路10bには、Nch絶縁ゲート型電界効果トランジスタNT31、Nch絶縁ゲート型電界効果トランジスタNT32、及びPch絶縁ゲート型電界効果トランジスタPT31乃至35が設けられる。電圧電流変換回路10bは、制御電圧Vvcoが入力され、制御電圧Vvcoに応じた電圧電流変換された駆動電流を生成する。高電位側電源VDDと低電位側電源VSSの間の電源電圧の変動が発生した場合、駆動電流補整回路11は電圧電流変換回路10bから出力される駆動電流の補整を行う。駆動電流補整回路11により補整された駆動電流が発振回路20に供給され、発振回路20で制御電圧Vvcoに応じた発振周波数が生成される。
【0090】
このため、駆動電流補整回路を設けない電圧制御発振器と比較し、電圧制御発振器4bは発振信号の電源電圧変動に対する周波数ばらつきを大幅に低減することができる。
【0091】
なお、本実施例では、制御電圧Vvcoがゲートに入力される電圧電流変換回路10bのトランジスタにPch絶縁ゲート型電界効果トランジスタPT32を使用しているが、代わりにNch絶縁ゲート型電界効果トランジスタを用いてもよい。
【実施例4】
【0092】
次に、本発明の実施例4に係る電圧制御発振器について、図面を参照して説明する。図10は電圧制御発振器を示す回路図、図11は遅延回路を示す回路図である。本実施例では、発振回路の遅延回路部に駆動電流補整回路を設けている。
【0093】
以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【0094】
図10に示すように、電圧制御発振器4cには、電圧電流変換回路10cと発振回路20cが設けられる。
【0095】
電圧電流変換回路10cには、Pch絶縁ゲート型電界効果トランジスタPT41、Pch絶縁ゲート型電界効果トランジスタPT42、及び抵抗R21が設けられる。電圧電流変換回路10cは、制御電圧Vvcoが入力され、制御電圧Vvcoを電圧電流変換した電流を発振回路20cに供給する。
【0096】
Pch絶縁ゲート型電界効果トランジスタPT41は、ソースが高電位側電源VDDに接続され、ドレインがノードN31及びゲートに接続される。Pch絶縁ゲート型電界効果トランジスタPT42は、ソースがノードN31に接続され、ゲートに制御電圧Vvcoが入力される。Pch絶縁ゲート型電界効果トランジスタPT42は、ソースから低電位側電源VSS側に電流を流す。抵抗R21は、一端がPch絶縁ゲート型電界効果トランジスタPT42のドレインに接続され、他端が低電位側電源VSSに接続される。
【0097】
発振回路20cには、n段(ただし、nは奇数)構成の遅延回路部31c乃至3ncがループ状に設けられ、最終段の遅延回路部3ncから発振信号Foutが出力され、この発振信号Foutは1段目の遅延回路部31cに帰還入力される。
【0098】
図11に示すように、遅延回路部31c乃至3ncには、駆動電流補整回路11、補整駆動電流発生部40、及び遅延回路31が設けられる。遅延回路部31c乃至3ncは、Single End型(1入力1出力型)遅延回路である。
【0099】
補整駆動電流発生部40は、電圧電流変換回路10cから出力される駆動電流と駆動電流補整回路11から出力される駆動電流を補整する電流とが入力され、補整された駆動電流を生成する。遅延回路部31c乃至3ncでは、高電位側電源VDDと低電位側電源VSSの間の電源電圧変動が発生した場合、駆動電流補整回路11に基づいて、補整された駆動電流が補整駆動電流発生部40で生成される。
【0100】
補整駆動電流発生部40には、Pch絶縁ゲート型電界効果トランジスタPT51、Pch絶縁ゲート型電界効果トランジスタPT52、及びNch絶縁ゲート型電界効果トランジスタNT51乃至53が設けられる。
【0101】
Pch絶縁ゲート型電界効果トランジスタPT51は、ソースが高電位側電源VDDに接続され、ドレインがノードN32に接続され、ゲートがノードN31に接続される。Pch絶縁ゲート型電界効果トランジスタPT41とPch絶縁ゲート型電界効果トランジスタPT51は、カレントミラー回路を構成する。Pch絶縁ゲート型電界効果トランジスタPT51に流れる電流IVC3は、Pch絶縁ゲート型電界効果トランジスタPT41に流れる電流のミラー倍されたものである。
【0102】
Nch絶縁ゲート型電界効果トランジスタNT51は、ドレインがノードN32に接続され、ソースが低電位側電源VSSに接続され、ゲートが駆動電流補整回路11のノードN2に接続され、低電位側電源VSS側に電流ID3を流す。
【0103】
Nch絶縁ゲート型電界効果トランジスタNT52は、ドレインがノードN32及びゲートに接続され、ソースが低電位側電源VSSに接続され、低電位側電源VSS側に電流ICNT3を流す。
【0104】
Pch絶縁ゲート型電界効果トランジスタPT52は、ソースが高電位側電源VDDに接続され、ドレインがノードN33及びゲートに接続される。Nch絶縁ゲート型電界効果トランジスタNT53は、ドレインがノードN33に接続され、ソースが低電位側電源VSSに接続され、ゲートがノードN32に接続され、低電位側電源VSS側に電流を流す。
【0105】
Nch絶縁ゲート型電界効果トランジスタNT52とNch絶縁ゲート型電界効果トランジスタNT53はカレントミラー回路を構成する。Nch絶縁ゲート型電界効果トランジスタNT53から低電位側電源VSS側に流れる電流は、Nch絶縁ゲート型電界効果トランジスタNT52から低電位側電源VSS側に流れる電流ICNT3のミラー倍されたものである。
【0106】
ここで、電流IVC3、電流ICNT3、電流ID3の関係は、
IVC3=ICNT3+ID3・・・・・・・・・・・・式(6)
と表される。
【0107】
遅延回路31には、Nch絶縁ゲート型電界効果トランジスタNT11、Nch絶縁ゲート型電界効果トランジスタNT12、Pch絶縁ゲート型電界効果トランジスタPT11、Pch絶縁ゲート型電界効果トランジスタPT12、及びコンデンサC1が設けられる。
【0108】
Pch絶縁ゲート型電界効果トランジスタPT11は、ソースが高電位側電源VDDに接続され、ゲートがノードN33に接続され、ゲートに駆動電圧BPが印加される。Pch絶縁ゲート型電界効果トランジスタPT52とPch絶縁ゲート型電界効果トランジスタPT11はカレントミラー回路を構成する。Pch絶縁ゲート型電界効果トランジスタPT11には、補整された高電位駆動電流が供給される。
【0109】
Nch絶縁ゲート型電界効果トランジスタNT12は、ソースが低電位側電源VSSに接続され、ゲートがノードN32に接続され、ゲートに駆動電圧BNが印加される。Nch絶縁ゲート型電界効果トランジスタNT52とNch絶縁ゲート型電界効果トランジスタNT12は、カレントミラー回路を構成する。Nch絶縁ゲート型電界効果トランジスタNT12には、補整された低電位側駆動電流が供給される。
【0110】
この結果、発振回路20cの遅延回路部31c乃至3ncにそれぞれ設けられる駆動電流補整回路11は、電源電圧変動が発生した場合、電圧電流変換回路10cで制御電圧Vvcoに応じて電圧電流変換された駆動電流の補整を行う。
【0111】
上述したように、本実施例の電圧制御発振器では、電圧電流変換回路10cと発振回路20cが設けられる。電圧電流変換回路10cには、Pch絶縁ゲート型電界効果トランジスタPT41、Pch絶縁ゲート型電界効果トランジスタPT42、及び抵抗R21が設けられる。電圧電流変換回路10cは、制御電圧Vvcoが入力され、制御電圧Vvcoに応じた電圧電流変換された駆動電流を生成する。発振回路20cには、n段(ただし、nは奇数)構成の遅延回路部31c乃至3ncがループ状に設けられる。遅延回路部31c乃至3ncには、駆動電流補整回路11、補整駆動電流発生部40、及び遅延回路31が設けられる。高電位側電源VDDと低電位側電源VSSの間の電源電圧の変動が発生した場合、駆動電流補整回路11は電圧電流変換回路10cから出力される駆動電流の補整を行う。駆動電流補整回路11により補整された駆動電流が遅延回路部31c乃至3ncの遅延回路31にそれぞれ供給され、発振回路20cで制御電圧Vvcoに応じた発振周波数が生成される。
【0112】
このため、駆動電流補整回路を設けない電圧制御発振器と比較し、本実施例の電圧制御発振器4cは発振信号の電源電圧変動に対する発振周波数ばらつきを大幅に低減することができる。
【0113】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【0114】
例えば、実施例では、電圧制御発振器に駆動電流補整回路を適用したが、DLL(Delay Locked Loop)回路やSMD(Synchronous Mirror delay)回路などに駆動電流補整回路を適用することができる。
【0115】
本発明は、以下の付記に記載されているような構成が考えられる。
(付記1) 高電位側電源と低電位側電源の間に設けられ、制御電圧が入力され、前記制御電圧を駆動電流に変換する電圧電流変換回路と、記高電位側電源と前記低電位側電源の間の電源電圧変動を検知し、変動した電源電圧に応じて前記駆動電流を補整する駆動電流補整回路と、前記高電位側電源と前記低電位側電源の間に設けられ、前記駆動電流補整回路により補整された駆動電流が入力される遅延回路がn段(ただし、nは奇数)リング状に接続され、前記制御電圧に応じた発振周波数を生成する発振回路とを具備する電圧制御発振器。
【0116】
(付記2) 高電位側電源と低電位側電源の間に設けられ、制御電圧が入力され、前記制御電圧を駆動電流に変換する電圧電流変換回路と、一端が前記高電位側電源に接続される第1の抵抗と、一端が前記第1の抵抗の他端に接続され、他端が前記低電位側電源に接続される第2の抵抗と、一端が前記高電位側電源に接続される第3の抵抗と、ソースが前記第3の抵抗の他端に接続され、ゲートが前記第1の抵抗の他端及び前記第2の抵抗の一端に接続される第1のPch絶縁ゲート型電界効果トランジスタと、ドレインがゲート及び前記第1のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続さる第1のNch絶縁ゲート型電界効果トランジスタとを有し、前記駆動電流を補整する電流を前記電圧電流変換回路に供給する駆動電流補整回路と、前記高電位側電源と前記低電位側電源の間に設けられ、前記駆動電流補整回路により補整された駆動電流が入力され、n段(ただし、nは奇数)構成の遅延回路がリング状に接続され、前記制御電圧に応じた発振周波数を生成する発振回路とを具備する電圧制御発振器。
【0117】
(付記3) 前記遅延回路はインバータを有するSingle End型遅延回路或いは差動構成のDual End型遅延回路である付記1又は2に記載の電圧制御発振器。
【図面の簡単な説明】
【0118】
【図1】本発明の実施例1に係るPLL回路を示すブロック図。
【図2】本発明の実施例1に係る電圧制御発振器を示す回路図。
【図3】本発明の実施例1に係る遅延回路を示す回路図。
【図4】本発明の実施例1に係る比較例の電圧制御発振器を示す回路図。
【図5】本発明の実施例1に係る駆動電流補整回路の動作を説明する図。
【図6】本発明の実施例1に係る発振周波数のばらつきを示す図。
【図7】本発明の実施例2に係る電圧制御発振器を示す回路図。
【図8】本発明の実施例2に係る遅延回路を示す回路図。
【図9】本発明の実施例3に係る電圧制御発振器を示す回路図。
【図10】本発明の実施例4に係る電圧制御発振器を示す回路図。
【図11】本発明の実施例4に係る遅延回路を示す回路図。
【符号の説明】
【0119】
1 PLL回路
2 位相比較器
3 チャージポンプ回路・ループフィルタ部
4、4a、4b、4c、70 電圧制御発振器
5 分周器
10、10b、10c、60 電圧電流変換回路
11、11a 駆動電流補整回路
20、20a、20c 発振回路
31〜3n、31a〜3na 遅延回路部
40 補整駆動電流発生部
61 定電流源
BP、BN 駆動電圧
C1 コンデンサ
Dn、Up 位相差信号
Fin 入力信号
Fdiv 分周信号
Fout 発振信号
fVCO 発振周波数(中心)
IB0、ID1、ID2、ID3、ICNT0、ICNT1、ICNT2、ICNT3、IVC0、IVC1、IVC2、IVC3 電流
IN、IN(+)、IN(−) 入力
INV1 インバータ
N1〜5、N11、N12、N21〜23、N31〜33 ノード
NT1、NT2、NT4〜6、NT11、NT12、NT21〜23、NT31、NT32、NT51〜53、NT61、NT62 Nch絶縁ゲート型電界効果トランジスタ
OUT、OUT(+)、OUT(−) 出力
PT1〜3、PT11、PT12、PT21、PT22、PT31〜35、PT41、PT42、PT51、PT52、PT61、PT62、PTA Pch絶縁ゲート型電界効果トランジスタ
R1〜4、R11、R21 抵抗
VDD 高電位側電源
VSS 低電位側電源
Vvco 制御電圧
Δf(DC)、Δf(AC)1、Δf(AC)2 発振周波数ばらつき
【特許請求の範囲】
【請求項1】
高電位側電源と低電位側電源の間に設けられ、制御電圧が入力され、前記制御電圧を駆動電流に変換する電圧電流変換回路と、
前記高電位側電源と前記低電位側電源の間に設けられ、前記高電位側電源と前記低電位側電源の間の電源電圧変動を検知し、変動した電源電圧に応じて前記駆動電流を補整する駆動電流補整回路と、
前記高電位側電源と前記低電位側電源の間に設けられ、前記駆動電流補整回路により補整された駆動電流が入力され、n段(ただし、nは奇数)構成の遅延回路がリング状に接続され、前記制御電圧に応じた発振周波数を生成する発振回路と、
を具備することを特徴とする電圧制御発振器。
【請求項2】
前記駆動電流補整回路は、ソースが前記高電位側電源に接続され、ゲートがドレインに接続される第1のPch絶縁ゲート型電界効果トランジスタと、ドレインがゲート及び前記第1のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続される第1のNch絶縁ゲート型電界効果トランジスタと、一端が前記高電位側電源に接続される第1の抵抗と、ソースが前記第1の抵抗の他端に接続され、ゲートが前記第1のPch絶縁ゲート型電界効果トランジスタのドレイン及び前記第1のNch絶縁ゲート型電界効果トランジスタのドレインに接続される第2のPch絶縁ゲート型電界効果トランジスタと、ドレインがゲートに接続され、ソースが前記低電位側電源に接続される第2のNch絶縁ゲート型電界効果トランジスタとを有し、前記駆動電流を補整する電流を前記電圧電流変換回路に供給することを特徴とする請求項1に記載の電圧制御発振器。
【請求項3】
前記電圧電流変換回路は、一端が前記高電位側電源に接続される第2の抵抗と、ソースが前記第2の抵抗の他端に接続され、ゲートに制御電圧が入力される第3のPch絶縁ゲート型電界効果トランジスタと、ドレインがゲート及び前記第3のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続される第3のNch絶縁ゲート型電界効果トランジスタと、ドレインが前記第3のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記駆動電流補整回路の前記第2のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続される第4のNch絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ゲートがドレインに接続される第4のPch絶縁ゲート型電界効果トランジスタと、ドレインが前記第4のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第3のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続される第5のNch絶縁ゲート型電界効果トランジスタとを有し、
前記遅延回路は、ソースが前記高電位側電源に接続され、ゲートが前記第4のPch絶縁ゲート型電界効果トランジスタのドレインに接続される第5のPch絶縁ゲート型電界効果トランジスタと、ゲートが前記第3及び第5のNch絶縁ゲート型電界効果トランジスタのゲートに接続され、ソースが前記低電位側電源に接続される第6のNch絶縁ゲート型電界効果トランジスタと、前記第5のPch絶縁ゲート型電界効果トランジスタのドレインと前記第6のNch絶縁ゲート型電界効果トランジスタのドレインの間に設けられるインバータとを有することを特徴とする請求項2に記載の電圧制御発振器。
【請求項4】
前記電圧電流変換回路は、一端が前記高電位側電源に接続される第2の抵抗と、ソースが前記第2の抵抗の他端に接続され、ゲートに制御電圧が入力される第3のPch絶縁ゲート型電界効果トランジスタと、ドレインがゲート及び前記第3のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続される第3のNch絶縁ゲート型電界効果トランジスタと、ドレインが前記第3のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記駆動電流補整回路の前記第2のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続される第4のNch絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ゲートがドレインに接続される第4のPch絶縁ゲート型電界効果トランジスタと、ドレインが前記第4のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第3のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続される第5のNch絶縁ゲート型電界効果トランジスタとを有し、
前記遅延回路は、ソースが前記高電位側電源に接続され、ゲートが前記第4のPch絶縁ゲート型電界効果トランジスタのドレインに接続される第6のPch絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ゲートが前記第4のPch絶縁ゲート型電界効果トランジスタのドレインに接続される第7のPch絶縁ゲート型電界効果トランジスタと、ドレインが前記第6のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前段の遅延回路の(+)側の出力信号が入力され、ドレイン側から(−)側の出力信号を出力する第7のNch絶縁ゲート型電界効果トランジスタと、ドレインが前記第7のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前段の遅延回路の(−)側の出力信号が入力され、ドレイン側から(+)側の出力信号を出力する第8のNch絶縁ゲート型電界効果トランジスタと、ドレインが前記第7及び第8のNch絶縁ゲート型電界効果トランジスタのソースに接続され、ゲートが前記第3及び第5のNch絶縁ゲート型電界効果トランジスタのゲートに接続され、ソースが前記低電位側電源に接続される第9のNch絶縁ゲート型電界効果トランジスタとを有することを特徴とする請求項2に記載の電圧制御発振器。
【請求項5】
高電位側電源と低電位側電源の間に設けられ、制御電圧が入力され、前記制御電圧を駆動電流に変換する電圧電流変換回路と、
前記高電位側電源と前記低電位側電源の間に設けられ、前記高電位側電源と前記低電位側電源の間の電源電圧変動を検知し、変動した電源電圧に応じて前記駆動電流を補整する駆動電流補整回路と、前記高電位側電源と前記低電位側電源の間に設けられ、前記駆動電流補整回路から出力される前記駆動電流を補整する電流と前記駆動電流とが入力され、補整された駆動電流を生成する補整駆動電流発生部と、前記高電位側電源と前記低電位側電源の間に設けられ、前記補整された駆動電流が入力される遅延回路とを有する遅延回路部がリング状にn段(ただし、nは奇数)接続され、前記制御電圧に応じた発振周波数を生成する発振回路と、
を具備することを特徴とする電圧制御発振器。
【請求項1】
高電位側電源と低電位側電源の間に設けられ、制御電圧が入力され、前記制御電圧を駆動電流に変換する電圧電流変換回路と、
前記高電位側電源と前記低電位側電源の間に設けられ、前記高電位側電源と前記低電位側電源の間の電源電圧変動を検知し、変動した電源電圧に応じて前記駆動電流を補整する駆動電流補整回路と、
前記高電位側電源と前記低電位側電源の間に設けられ、前記駆動電流補整回路により補整された駆動電流が入力され、n段(ただし、nは奇数)構成の遅延回路がリング状に接続され、前記制御電圧に応じた発振周波数を生成する発振回路と、
を具備することを特徴とする電圧制御発振器。
【請求項2】
前記駆動電流補整回路は、ソースが前記高電位側電源に接続され、ゲートがドレインに接続される第1のPch絶縁ゲート型電界効果トランジスタと、ドレインがゲート及び前記第1のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続される第1のNch絶縁ゲート型電界効果トランジスタと、一端が前記高電位側電源に接続される第1の抵抗と、ソースが前記第1の抵抗の他端に接続され、ゲートが前記第1のPch絶縁ゲート型電界効果トランジスタのドレイン及び前記第1のNch絶縁ゲート型電界効果トランジスタのドレインに接続される第2のPch絶縁ゲート型電界効果トランジスタと、ドレインがゲートに接続され、ソースが前記低電位側電源に接続される第2のNch絶縁ゲート型電界効果トランジスタとを有し、前記駆動電流を補整する電流を前記電圧電流変換回路に供給することを特徴とする請求項1に記載の電圧制御発振器。
【請求項3】
前記電圧電流変換回路は、一端が前記高電位側電源に接続される第2の抵抗と、ソースが前記第2の抵抗の他端に接続され、ゲートに制御電圧が入力される第3のPch絶縁ゲート型電界効果トランジスタと、ドレインがゲート及び前記第3のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続される第3のNch絶縁ゲート型電界効果トランジスタと、ドレインが前記第3のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記駆動電流補整回路の前記第2のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続される第4のNch絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ゲートがドレインに接続される第4のPch絶縁ゲート型電界効果トランジスタと、ドレインが前記第4のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第3のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続される第5のNch絶縁ゲート型電界効果トランジスタとを有し、
前記遅延回路は、ソースが前記高電位側電源に接続され、ゲートが前記第4のPch絶縁ゲート型電界効果トランジスタのドレインに接続される第5のPch絶縁ゲート型電界効果トランジスタと、ゲートが前記第3及び第5のNch絶縁ゲート型電界効果トランジスタのゲートに接続され、ソースが前記低電位側電源に接続される第6のNch絶縁ゲート型電界効果トランジスタと、前記第5のPch絶縁ゲート型電界効果トランジスタのドレインと前記第6のNch絶縁ゲート型電界効果トランジスタのドレインの間に設けられるインバータとを有することを特徴とする請求項2に記載の電圧制御発振器。
【請求項4】
前記電圧電流変換回路は、一端が前記高電位側電源に接続される第2の抵抗と、ソースが前記第2の抵抗の他端に接続され、ゲートに制御電圧が入力される第3のPch絶縁ゲート型電界効果トランジスタと、ドレインがゲート及び前記第3のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続される第3のNch絶縁ゲート型電界効果トランジスタと、ドレインが前記第3のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記駆動電流補整回路の前記第2のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続される第4のNch絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ゲートがドレインに接続される第4のPch絶縁ゲート型電界効果トランジスタと、ドレインが前記第4のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第3のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続される第5のNch絶縁ゲート型電界効果トランジスタとを有し、
前記遅延回路は、ソースが前記高電位側電源に接続され、ゲートが前記第4のPch絶縁ゲート型電界効果トランジスタのドレインに接続される第6のPch絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ゲートが前記第4のPch絶縁ゲート型電界効果トランジスタのドレインに接続される第7のPch絶縁ゲート型電界効果トランジスタと、ドレインが前記第6のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前段の遅延回路の(+)側の出力信号が入力され、ドレイン側から(−)側の出力信号を出力する第7のNch絶縁ゲート型電界効果トランジスタと、ドレインが前記第7のPch絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前段の遅延回路の(−)側の出力信号が入力され、ドレイン側から(+)側の出力信号を出力する第8のNch絶縁ゲート型電界効果トランジスタと、ドレインが前記第7及び第8のNch絶縁ゲート型電界効果トランジスタのソースに接続され、ゲートが前記第3及び第5のNch絶縁ゲート型電界効果トランジスタのゲートに接続され、ソースが前記低電位側電源に接続される第9のNch絶縁ゲート型電界効果トランジスタとを有することを特徴とする請求項2に記載の電圧制御発振器。
【請求項5】
高電位側電源と低電位側電源の間に設けられ、制御電圧が入力され、前記制御電圧を駆動電流に変換する電圧電流変換回路と、
前記高電位側電源と前記低電位側電源の間に設けられ、前記高電位側電源と前記低電位側電源の間の電源電圧変動を検知し、変動した電源電圧に応じて前記駆動電流を補整する駆動電流補整回路と、前記高電位側電源と前記低電位側電源の間に設けられ、前記駆動電流補整回路から出力される前記駆動電流を補整する電流と前記駆動電流とが入力され、補整された駆動電流を生成する補整駆動電流発生部と、前記高電位側電源と前記低電位側電源の間に設けられ、前記補整された駆動電流が入力される遅延回路とを有する遅延回路部がリング状にn段(ただし、nは奇数)接続され、前記制御電圧に応じた発振周波数を生成する発振回路と、
を具備することを特徴とする電圧制御発振器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2010−62869(P2010−62869A)
【公開日】平成22年3月18日(2010.3.18)
【国際特許分類】
【出願番号】特願2008−226414(P2008−226414)
【出願日】平成20年9月3日(2008.9.3)
【出願人】(000221199)東芝マイクロエレクトロニクス株式会社 (376)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成22年3月18日(2010.3.18)
【国際特許分類】
【出願日】平成20年9月3日(2008.9.3)
【出願人】(000221199)東芝マイクロエレクトロニクス株式会社 (376)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
[ Back to top ]