電子機器および画像形成装置
【課題】 画像形成装置などの電子機器において、電源電圧変動、温度変動などの要因で演算回路内の遅延回路による遅延量が動的に変動しても、後段の回路がその影響を受けないようにする。
【解決手段】 この電子機器は、遅延回路を含む演算回路８と、この遅延回路による信号遅延開始時における所定の遅延回路の第１信号進行速度、および演算回路８内の遅延回路による信号遅延開始後のあるタイミングにおける所定の遅延回路の第２信号進行速度を計測する遅延速度測定回路９と、遅延速度測定回路９により計測された第１信号進行速度および第２信号進行速度に基づいて、演算回路８による演算結果を補正する補正回路１０とを備える。
【解決手段】 この電子機器は、遅延回路を含む演算回路８と、この遅延回路による信号遅延開始時における所定の遅延回路の第１信号進行速度、および演算回路８内の遅延回路による信号遅延開始後のあるタイミングにおける所定の遅延回路の第２信号進行速度を計測する遅延速度測定回路９と、遅延速度測定回路９により計測された第１信号進行速度および第２信号進行速度に基づいて、演算回路８による演算結果を補正する補正回路１０とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器および画像形成装置に関するものである。
【背景技術】
【０００２】
従来から、複数の遅延素子を直列に接続した遅延回路が電子機器で使用されている。例えば、特許文献１には、そのような遅延回路を使用した画像信号同期回路が記載されている。図８は、特許文献１における画像信号同期回路を示すブロック図である。この回路は、例えばレーザビームプリンタに使用されるものである。
【０００３】
一般に、レーザビームプリンタでは、ポリゴンミラーの回転により半導体レーザ発振器より出射されるレーザビームを主走査方向にスキャニングさせる。したがって、感光体上に光書込用のレーザビームを変調する信号を、ポリゴンミラー等のビーム偏向器の回転に同期させる必要がある。このレーザビームの変調信号とポリゴンミラー回転との同期方式としては、画像スキャン領域から僅かに外れた位置に取り付けたビーム検出器にレーザビームが入射した時点で、レーザビーム検出器により出力されるＢＤ（ビームデテクト）信号に、レーザビームの変調信号であるＶＤＡＴＡ（ビデオデータ）信号を同期させる方式が一般的である。このＢＤ信号はポリゴンミラーの回転に同期して出力するために、ポリゴンミラーの回転位置検出信号、言い換えれば１スキャンライン毎の水平同期信号とみなすことができる。
【０００４】
このような同期方式においては、レーザビームの変調信号であるＶＤＡＴＡ信号の基本クロック信号ＶＣＬＫに対しその数倍の周波数成分を持つクロック信号ＰＣＬＫとＢＤ信号とを同期させることで、正確な同期を行っている。
【０００５】
図８において、回転位置検出器１０７は、レーザビームの入射を検出し、回転位置検出信号（水平同期信号）ＢＤを出力する。基準クロック信号発生回路１０１は、レーザビームの変調信号であるＶＤＡＴＡ（ビデオデータ）信号の基本クロック信号ＶＣＬＫに対しその数倍の周波数成分を持つ基準クロック信号ＰＣＬＫを発生する。同期分周回路１０２は、基準クロック信号ＰＣＬＫと回転位置検出信号ＢＤとの同期をとり基本クロック信号ＶＣＬＫを発生する。レーザ変調回路１０３は、基本クロック信号ＶＣＬＫに基づいて不図示の感光体上に光書込用のレーザビームを変調するための変調信号ＶＤＡＴＡを発生する。位相差検出回路１０８は、回転位置検出信号ＢＤと基本クロック信号ＶＣＬＫの位相差を検出し、位相差信号ＰＨＤを発生する。変調信号遅延回路１０４は、変調信号ＶＤＡＴＡを遅延させることにより複数（ｎ個）の遅延変調信号ＶＤＡＴＡ１〜ＶＤＡＴＡｎを発生する。遅延変調信号選択回路１０５は、位相差信号ＰＨＤの値に応じて、複数の遅延変調信号（変調信号ＶＤＡＴＡ，ＶＤＡＴＡ１〜ＶＤＡＴＡｎ）から、１つの変調信号を選択する。レーザ発光回路１０６は、遅延変調信号選択回路１０５により選択された変調信号ＶＤＡＴＡＯＵＴに基づいてレーザビームを発光させる。
【０００６】
この回路においては、変調信号遅延回路１０４および位相差検出回路１０８において、上述のような遅延回路が使用されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第３４８５７９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述のような遅延回路に使用される遅延素子による遅延量は個体差を除けば一定であるものとして設計されている。しかしながら、最近、電源としてスイッチング電源が使用されるため、このような回路に印加される電圧に大きなノイズが乗ることが多く、このノイズに起因して、遅延素子による遅延量が動的に変動してしまうことがある。このような問題を回避するために、遅延回路用のアナログ電源を設けたり、ノイズ対策として遅延回路への電源配線を別に設けることなどが行われている。しかしながら、このような対策を行うと、このような遅延回路を使用している電子機器のコストが増加してしまう。
【０００９】
本発明は、上記の問題に鑑みてなされたものであり、遅延回路による遅延量が動的に変動しても、後段の回路がその影響を受けないようにすることができる電子機器および画像形成装置を得ることを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明では以下のようにした。
【００１１】
本発明に係る電子機器は、遅延回路を含む演算回路と、演算回路内の遅延回路による信号遅延開始時における所定の遅延回路の第１信号進行速度、および演算回路内の遅延回路による信号遅延開始後のあるタイミングにおける所定の遅延回路の第２信号進行速度を計測する遅延速度測定回路と、遅延速度測定回路により計測された第１信号進行速度および第２信号進行速度に基づいて、演算回路による演算結果を補正する補正回路とを備える。
【００１２】
これにより、電源電圧変動、温度変動などの要因で演算回路内の遅延回路による遅延量が動的に変動しても、後段の回路がその影響を受けないようにすることができる。
【００１３】
また、本発明に係る電子機器は、上記の電子機器に加え、次のようにしてもよい。この場合、遅延速度測定回路は、所定の遅延回路としての、クロック信号を印加される直列接続された複数の遅延素子と、複数の遅延素子の出力値に基づいて、所定の時間でクロック信号が進行した遅延素子の個数を特定する遅延量特定回路とを有する。そして、補正回路は、遅延量特定回路により特定された個数に基づいて、演算回路による演算結果を補正する。
【００１４】
これにより、遅延速度測定回路内の遅延素子の遅延量が、演算回路内の遅延回路と同様の要因で変動し、遅延速度測定回路内の遅延素子の遅延量の変動に応じて補正回路が演算回路による演算結果を補正する。このため、電源電圧変動、温度変動などの要因で演算回路内の遅延回路による遅延量の動的な変動の影響を効果的に低減することができる。
【００１５】
また、本発明に係る電子機器は、上記の電子機器のいずれかに加え、次のようにしてもよい。この場合、遅延量特定回路は、複数の遅延素子の出力値に基づいて、第１タイミングで信号のエッジにある遅延素子を特定し、所定の時間後の第２タイミングで信号のエッジにある遅延素子を特定し、第１タイミングで特定された遅延素子の位置と第２タイミングで特定された遅延素子の位置とから、所定の時間で信号が進行した遅延素子の個数を特定する。
【００１６】
また、本発明に係る電子機器は、上記の電子機器のいずれかに加え、次のようにしてもよい。この場合、遅延速度測定回路は、演算回路と同一の電源に接続されている。
【００１７】
これにより、電源が要因で遅延量が動的に変動する場合には、動的な変動の影響を効果的に低減することができる。
【００１８】
また、本発明に係る電子機器は、上記の電子機器のいずれかに加え、次のようにしてもよい。この場合、遅延速度測定回路は、演算回路と同一のＩＣチップに内蔵されている。
【００１９】
これにより、温度などの物理的な要因で遅延量が動的に変動する場合には、動的な変動の影響を効果的に低減することができる。
【００２０】
本発明に係る画像形成装置は、水平同期信号を順次遅延させて複数の遅延同期信号を発生する遅延回路を有し、遅延同期信号を使用して水平同期信号と基本クロック信号との位相差を検出し位相差信号を発生する位相差検出回路と、基本クロック信号に基づいて変調された画像信号を順次遅延させて複数の遅延画像信号を発生する変調信号遅延回路と、位相差信号に対応させて画像信号及び複数の遅延画像信号より一の画像信号を選択する遅延変調信号選択回路と、水平同期信号のエッジ検出時における所定の遅延回路の第１信号進行速度、および水平同期信号のエッジ検出後のあるタイミングにおける所定の遅延回路の第２信号進行速度を計測する遅延速度測定回路と、遅延速度測定回路により計測された第１信号進行速度および第２信号進行速度に基づいて、位相差検出回路による演算結果を補正する補正回路とを備える。
【００２１】
これにより、電源電圧変動、温度変動などの要因で位相差検出回路内の遅延回路による遅延量が動的に変動しても、後段の回路（遅延変調信号選択回路）がその影響を受けないようにすることができる。
【発明の効果】
【００２２】
本発明によれば、電子機器において、電源電圧変動、温度変動などの要因で演算回路内の遅延回路による遅延量が動的に変動しても、後段の回路がその影響を受けないようにすることができる。
【図面の簡単な説明】
【００２３】
【図１】図１は、本発明の実施の形態１に係る画像形成装置における画像信号同期回路の構成を示すブロック図である。
【図２】図２は、実施の形態１における遅延速度測定回路の構成を示すブロック図である。
【図３】図３は、図２に示す遅延速度測定回路の動作を説明するフローチャートである。
【図４】図４は、遅延時間ＴＤ経過時にホールド回路によりホールドされている遅延素子の出力値の一例を示す図である。
【図５】図５は、実施の形態２における遅延速度測定回路の構成を示すブロック図である。
【図６】図６は、図５に示す遅延速度測定回路の動作を説明するフローチャートである。
【図７】図７は、計時開始時（ｔ＝０）および遅延時間ＴＤ経過時（ｔ＝ＴＤ）にホールド回路によりホールドされている遅延素子の出力値の一例を示す図である。
【図８】図８は、従来の画像信号同期回路の一例を示すブロック図である。
【発明を実施するための形態】
【００２４】
以下、図に基づいて本発明の実施の形態を説明する。
【００２５】
実施の形態１．
図１は、本発明の実施の形態１に係る画像形成装置における画像信号同期回路の構成を示すブロック図である。なお、画像形成装置は、電子機器の一例である。この画像形成装置は、水平同期信号に基づいて繰り返しスキャンしながら画像形成を行なう変調ビームを生成する画像信号を水平同期信号に同期させながらエンジン側に出力する。
【００２６】
図１において、回転位置検出器７は、レーザビームの入射を検出し、回転位置検出信号（水平同期信号）ＢＤ（以下ＢＤ信号という）を出力する。
【００２７】
基準クロック信号発生回路１は、レーザビームの変調信号であるＶＤＡＴＡ（画像データ）信号の基本クロック信号ＶＣＬＫに対しその数倍の周波数成分を持つ基準クロック信号ＰＣＬＫを発生する。同期分周回路２は、基準クロック信号ＰＣＬＫとＢＤ信号との同期をとり基本クロック信号ＶＣＬＫを発生する。
【００２８】
レーザ変調回路３は、基本クロック信号ＶＣＬＫに基づいて図示せぬ感光体上に光書込用のレーザビームを変調するための変調信号ＶＤＡＴＡを発生する。変調信号遅延回路４は、変調信号ＶＤＡＴＡを遅延させることにより複数（ｎ個）の遅延変調信号ＶＤＡＴＡ１〜ＶＤＡＴＡｎを発生する。
【００２９】
位相差検出回路８は、ＢＤ信号と基本クロック信号ＶＣＬＫの位相差を検出し、位相差信号ＰＨＤ（ＰＨＤ＝ＰＨＤ１〜ＰＨＤｎ）を発生する。
【００３０】
遅延変調信号選択回路５は、位相差補正回路１０により補正された位相差信号ＰＨＤの値に応じて、複数の遅延変調信号（変調信号ＶＤＡＴＡ，ＶＤＡＴＡ１〜ＶＤＡＴＡｎ）から、１つの変調信号を選択する。
【００３１】
レーザ発光回路６は、遅延変調信号選択回路５により選択された変調信号ＶＤＡＴＡＯＵＴに基づいてレーザビームを発光させる。
【００３２】
遅延速度測定回路９は、位相差検出回路８における遅延回路によるＢＤ信号の信号遅延開始時（つまり、ＢＤ信号の立ち上がりエッジ検出時）における、当該遅延速度測定回路９内の所定の遅延回路の第１信号進行速度、およびその後のあるタイミングにおける当該遅延速度測定回路９内の所定の遅延回路の第２信号進行速度を計測する。なお、ＢＤ信号の立ち上がりエッジのタイミングが処理に必要な回路には、ＢＤ信号が供給されており、そのＢＤ信号から立ち上がりエッジが検出される。
【００３３】
また、この実施の形態１では、遅延速度測定回路９は、変調信号遅延回路４および位相差検出回路８と同一の電源に接続されている。また、この実施の形態１では、遅延速度測定回路９は、変調信号遅延回路４および位相差検出回路８と同一と同一のＩＣチップに内蔵されている。
【００３４】
図２は、実施の形態１における遅延速度測定回路９の構成を示すブロック図である。図２において、クロック信号生成回路２１は、矩形波のクロック信号を生成する回路である。分周器２２は、クロック信号生成回路２１により生成されたクロック信号を分周して出力する。例えば、クロック信号生成回路２１は、クロック信号ＰＣＬＫと同一の周波数のクロック信号を生成し、分周器２２は、基本クロック信号ＶＣＬＫと同一の周波数のクロック信号を出力する。
【００３５】
遅延回路２３は、直列に接続された複数Ｍ個の遅延素子２３−１〜２３−Ｍを有し、遅延素子２３−ｉは、クロック信号生成回路２１により生成されたクロック信号に同期して、前段の遅延素子２３−（ｉ−１）または分周器２２の出力をクロック信号の１周期分遅延させて出力する。実施の形態１において、遅延素子２３−ｐ〜２３−Ｍの数（Ｍ−ｐ）は、遅延素子２３−ｐ〜２３−Ｍによる総遅延量が、分周器２２から出力されるクロック信号の１周期となるように決定される。
【００３６】
ホールド回路２４は、クロック信号生成回路２１により生成されたクロック信号に同期して、第Ｐ段の遅延素子２３−Ｐから最終段の遅延素子２３−Ｍまでの一部の遅延素子の出力を、クロック信号生成回路２１によるクロック信号の１周期ごとにホールドする。ホールド回路２４は、フリップフロップなどで構成される。
【００３７】
エンコーダ２５は、複数の遅延素子２３−１〜２３−Ｍの出力値に基づいて、所定の時間でクロック信号が進行した遅延素子の個数を特定する。
【００３８】
図１に戻り、位相差補正回路１０は、遅延速度測定回路９により計測された第１信号進行速度および第２信号進行速度に基づいて、位相差検出回路８による位相差信号ＰＨＤを補正する。このとき、位相差補正回路１０は、エンコーダ２５により特定された遅延素子の個数に基づいて、位相差検出回路８による位相差信号ＰＨＤを補正する。
【００３９】
実施の形態１では、位相差補正回路１０は、ＢＤ信号における立ち上がりエッジが検出された時点のエンコーダ２５により特定された遅延素子の個数（第１信号進行速度に相当）と、その後ＢＤ信号における次の立ち上がりエッジが検出されるまでの期間の任意の時点のエンコーダ２５により特定された遅延素子の個数（第２信号進行速度に相当）とに基づいて、その任意の時点の位相差信号ＰＨＤを補正する。
【００４０】
第１信号進行速度に相当する遅延素子の個数をＮ１、第２信号進行速度に相当する遅延素子の個数をＮ２、位相差検出回路８による位相差信号の示す位相差をＰ、補正後の位相差をＰｃとすると、例えば、式Ｐｃ＝Ｐ×Ｎ２／Ｎ１に従って、位相差が線形に補正される。なお、位相差補正回路１０は、第２信号進行速度に相当する遅延素子の個数を複数回（例えば３回）測定し、それらに基づいて計算された補正後の位相差Ｐｃの平均を計算し、その平均値を出力するようにしてもよい。また、補正量（補正前の位相差Ｐと補正後の位相差Ｐｃとの差の絶対値）が所定の閾値より大きい場合には、補正せずに、位相差補正回路１０は、位相差検出回路８からの位相差Ｐをそのまま出力するようにしてもよい。
【００４１】
次に、上記装置の動作について説明する。
【００４２】
まず、遅延速度測定回路９の動作について説明する。図３は、図２に示す遅延速度測定回路９の動作を説明するフローチャートである。
【００４３】
まず、クロック信号生成回路２１がクロック信号の出力を開始するとともに図示せぬタイマが計時を開始する（ステップＳ１）。遅延回路２３では、各遅延素子２３−ｉが１クロック分ずつ信号を遅延させつつ進行させていく。また、ホールド回路２４は、遅延素子２３−Ｐ〜２３−Ｍの出力をクロック信号に同期させて定期的にホールドしていく。
【００４４】
そして、タイマによる計時開始から所定の遅延時間ＴＤが経過すると（ステップＳ２）、エンコーダ２５は、その時点でホールド回路２４によりホールドされている遅延素子２３−Ｐ〜２３−Ｍの出力値から、信号の立ち上がりエッジにある遅延素子２３−ｋを特定する（ステップＳ３）。図４は、遅延時間ＴＤ経過時にホールド回路２４によりホールドされている遅延素子２３−Ｐ〜２３−Ｍの出力値の一例を示す図である。例えば、図４に示すように、遅延素子２３−ｋの出力値がローレベル（＝ゼロ）であり、その次段の遅延素子２３−（ｋ＋１）の出力値がハイレベル（＝１）である場合には、立ち上がりエッジが遅延素子２３−ｋにあると特定される。
【００４５】
エンコーダ２５は、立ち上がりエッジにある遅延素子２３−ｋを特定すると、その遅延素子２３−ｋの位置から、遅延素子の個数（ここでは、ｋに等しい）を特定し出力する（ステップＳ４）。
【００４６】
次に、遅延速度測定回路９により測定される信号進行速度に基づいて位相差を補正する処理について説明する。
【００４７】
上述のように、変調信号遅延回路４は、レーザ変調回路３からの変調信号ＶＤＡＴＡをｎ個の遅延素子で順番に遅延させることにより複数（ｎ個）の遅延変調信号ＶＤＡＴＡ１〜ＶＤＡＴＡｎを発生し、遅延変調信号選択回路５へ供給する。遅延変調信号ＶＤＡＴＡｉは、元の変調信号ＶＤＡＴＡから、ｉ×Ｔ／ｎだけ遅延している。なお、Ｔは、基本クロック信号ＶＣＬＫの周期である。
【００４８】
一方、位相差検出回路８は、ＢＤ信号と基本クロック信号ＶＣＬＫの位相差を検出し、位相差信号ＰＨＤ（ＰＨＤ＝ＰＨＤ１〜ＰＨＤｎ）を発生し、位相差補正回路１０へ出力する。ＢＤ信号と変調信号ＶＤＡＴＡの位相差の最大値は、基本クロック信号ＶＣＬＫの約１周期分となる。このため、位相差検出回路８では、直列接続されたｎ個の遅延素子で、ＢＤ信号、及びＢＤ信号をＴ／ｎずつ遅延させた１または複数のＢＤ遅延信号が生成され、ＢＤ信号およびｎ個のＢＤ遅延信号の立ち上がりエッジのタイミングでの基本クロック信号ＶＣＬＫの値から、検出分解能をＴ／ｎとして、位相差が検出される。
【００４９】
例えば、ＢＤ信号の立ち上がりエッジの時点での基本クロック信号ＶＣＬＫの値と、第１のＢＤ遅延信号（遅延量：Ｔ／ｎ）の立ち上がりエッジの時点での基本クロック信号ＶＣＬＫの値とが異なる場合には、位相差がＴ／ｎ未満であるため、位相差信号ＰＨＤの値をＰＨＤ１（遅延量：Ｔ／ｎに相当する値）にセットする。同様に、第（ｉ−１）（ｉ＝２，・・・，ｎ）のＢＤ遅延信号（遅延量：（ｉ−１）／ｎ×Ｔ）の立ち上がりエッジの時点での基本クロック信号ＶＣＬＫの値と第ｉのＢＤ遅延信号（遅延量：ｉ／ｎ×Ｔ）の立ち上がりエッジの時点での基本クロック信号ＶＣＬＫの値とが異なる場合には、位相差が（ｉ−１）／ｎ×Ｔ以上ｉ／ｎ×Ｔ未満であるため、位相差信号ＰＨＤの値をＰＨＤｉ（遅延量：ｉ／ｎ×Ｔに相当する値）にセットする。
【００５０】
他方、遅延速度測定回路９は、ＢＤ信号の立ち上がりエッジが検出されるたびに、次のＢＤ信号の立ち上がりエッジまで、上述の測定処理を繰り返し行い、測定結果としての各時点の遅延速度（つまり、遅延素子２３−ｉの個数）を示す信号を位相差補正回路１０に出力する。
【００５１】
そして、位相差補正回路１０は、ＢＤ信号の立ち上がりエッジが検出されたときの遅延速度を次のＢＤ信号の立ち上がりエッジまで図示せぬ記憶素子に記憶しておき、その記憶している遅延速度と、遅延速度測定回路９から得られる各時点での遅延速度とに基づいて、位相差検出回路８からの位相差信号ＰＨＤを補正する。補正後の位相差信号ＰＨＤは、 遅延変調信号選択回路５へ出力される。
【００５２】
例えば、ＢＤ信号の立ち上がりエッジが検出されたときの遅延速度としての遅延素子２３−ｉの個数をＫ０とし、ある時点での遅延速度としての遅延素子２３−ｉの個数をＫとし、位相差検出回路８の遅延素子の数がｎであり、位相差信号ＰＨＤの値がＰＨＤｉである場合、位相差補正回路１０は、位相差信号ＰＨＤの値をＰＨＤｉからＰＨＤｊへ変更し、変更後の位相差信号ＰＨＤを遅延変調信号選択回路５へ出力する。ただし、ｊ＝ｉｎｔ（ｉ×Ｋ／Ｋ０）であり、ｉｎｔ（）は、小数点以下を切り捨てる関数である。
【００５３】
遅延変調信号選択回路５は、位相差補正回路１０からの位相差信号ＰＨＤの値に応じて、複数の遅延変調信号（変調信号ＶＤＡＴＡ，ＶＤＡＴＡ１〜ＶＤＡＴＡｎ）から、１つの変調信号を選択する。位相差信号ＰＨＤの値がＰＨＤｉである場合、ＶＤＡＴＡｉが選択される。レーザ発光回路６は、遅延変調信号選択回路５により選択されたその変調信号ＶＤＡＴＡＯＵＴに基づいてレーザビームを発光させる。
【００５４】
遅延速度測定回路９は、ＢＤ信号の立ち上がりエッジ検出時から次のＢＤ信号の立ち上がりエッジ検出までの期間において、上述のようにして遅延速度を繰り返し測定し、位相差補正回路１０は、計測されたそれらの遅延速度に基づいて位相差信号の補正を繰り返し実行し、補正後の位相差信号を遅延変調信号選択回路５へ繰り返し出力する。遅延変調信号選択回路５は、ＢＤ信号の立ち上がりエッジ検出時から次のＢＤ信号の立ち上がりエッジ検出までの期間において、繰り返し位相差信号が供給されるごとに、変調信号を選択し直す。
【００５５】
以上のように、上記実施の形態１によれば、位相差検出回路８は、水平同期信号（ＢＤ信号）を順次遅延させて複数の遅延同期信号を発生する遅延回路を有し、遅延同期信号を使用して水平同期信号と基本クロック信号との位相差を検出し位相差信号ＰＨＤを発生する。変調信号遅延回路４は、基本クロック信号ＶＣＬＫに基づいて変調された画像信号ＶＤＡＴＡを順次遅延させて複数の遅延画像信号ＶＤＡＴＡ１〜ＶＤＡＴＡｎを発生する。遅延変調信号選択回路５は、位相差信号ＰＨＤの値に従って、画像信号ＶＤＡＴＡ及び複数の遅延画像信号ＶＤＡＴＡ１〜ＶＤＡＴＡｎより一の画像信号を選択する。遅延速度測定回路９は、水平同期信号の立ち上がりエッジ検出時における所定の遅延回路２３の第１信号進行速度、および水平同期信号の立ち上がりエッジ検出後のあるタイミングにおける所定の遅延回路２３の第２信号進行速度を計測する。位相差補正回路１０は、遅延速度測定回路９により計測された第１信号進行速度および第２信号進行速度に基づいて、位相差検出回路による位相差信号ＰＨＤを補正する。
【００５６】
これにより、電源電圧変動、温度変動などの要因で位相差検出回路８内の遅延回路による遅延量が基本クロック信号ＶＣＬＫの周期より短い時間で動的に変動し位相差検出回路８による位相差信号に誤差が発生しても、位相差補正回路１０により補正が行われるため、遅延変調信号選択回路５は、その時点において正確な位相差を知ることができ、その正確な位相差に対応した画像信号を選択することができる。
【００５７】
実施の形態２．
実施の形態２では、実施の形態１における遅延速度測定回路９とは異なる遅延速度測定回路９ａが使用される。なお、実施の形態２に係る画像形成装置におけるその他の構成は実施の形態１のものと同様である。
【００５８】
図５は、実施の形態２における遅延速度測定回路９ａの構成を示すブロック図である。図５において、クロック信号生成回路２１、分周器２２および遅延回路２３は、図２に示すものと同様のものである。また、ホールド回路４１は、クロック信号生成回路２１により生成されたクロック信号に同期して、第１段の遅延素子２３−１から最終段の遅延素子２３−Ｍの出力を、クロック信号生成回路２１によるクロック信号の１周期ごとにホールドする。ホールド回路４１は、フリップフロップなどで構成される。実施の形態２において、遅延素子２３−１〜２３−Ｍの総数Ｍは、遅延素子２３−１〜２３−Ｍによる総遅延量が、分周器２２から出力されるクロック信号の１周期となるように決定される。
【００５９】
また、エンコーダ４２は、複数の遅延素子２３−１〜２３−Ｍの出力値に基づいて、所定の時間でクロック信号が進行した遅延素子の個数を特定する。実施の形態２では、エンコーダ４２は、複数の遅延素子２３−１〜２３−Ｍの出力値に基づいて、第１タイミングでの信号の立ち上がりエッジにある遅延素子２３−ｐ１を特定し、所定の遅延時間ＴＤ後の第２タイミングでの信号の立ち上がりエッジにある遅延素子２３−ｐ２を特定し、第１タイミングで特定された遅延素子２３−ｐ１の位置（＝ｐ１）と第２タイミングで特定された遅延素子２３−ｐ２の位置（＝ｐ２）とから、所定の時間で信号が進行した遅延素子の個数（＝ｐ２−ｐ１）を特定する。図７は、計時開始時（ｔ＝０）および遅延時間ＴＤ経過時（ｔ＝ＴＤ）にホールド回路４１によりホールドされている遅延素子の出力値の一例を示す図である。
【００６０】
次に、上記回路の動作について説明する。図６は、図５に示す遅延速度測定回路９ａの動作を説明するフローチャートである。
【００６１】
まず、図示せぬタイマが計時を開始するときに（ステップＳ２１）、エンコーダ４２は、その時点でホールド回路４１によりホールドされている遅延素子２３−１〜２３−Ｍの出力値から、信号の立ち上がりエッジにある遅延素子２３−ｐ１を特定する（ステップＳ２２）。そして、遅延回路２３では、各遅延素子２３−ｉが１クロック分ずつ信号を遅延させつつ進行させていく。また、ホールド回路４１は、遅延素子２３−１〜２３−Ｍの出力をクロック信号に同期させて定期的にホールドしていく。
【００６２】
そして、タイマによる計時開始から所定の遅延時間ＴＤが経過すると（ステップＳ２３）、エンコーダ４２は、その時点でホールド回路４１によりホールドされている遅延素子２３−１〜２３−Ｍの出力値から、信号の立ち上がりエッジにある遅延素子２３−ｐ２を特定する（ステップＳ２４）。
【００６３】
エンコーダ２５は、ステップＳ２で特定した遅延素子２３−ｐ１の位置とステップＳ４で特定した遅延素子２３−ｐ２の位置とから、遅延時間ＴＤで立ち上がりエッジが進行した遅延素子の個数（ここでは、ｐ２−ｐ１に等しい）を特定し出力する（ステップＳ２５）。
【００６４】
例えば、遅延速度測定回路９ａは、クロック信号生成回路２１によるクロック信号の１周期ごとに、遅延素子の個数を出力するようにしてもよい。
【００６５】
なお、実施の形態２に係る画像形成装置におけるその他の動作は実施の形態１のものと同様である。
【００６６】
なお、上述の各実施の形態は、本発明の好適な例であるが、本発明は、これらに限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。
【００６７】
例えば、上記各実施の形態においては、信号の立ち上がりエッジを検出するようにしているが、その代わりに、信号の立ち下がりエッジを検出するようにしてもよい。
【００６８】
また、上記実施の形態１において、タイマは、分周器２２から出力されるクロック信号においてエッジ（例えば立ち上がりエッジ）が検出されたとき、計時を開始するようにしてもよい。
【産業上の利用可能性】
【００６９】
本発明は、例えば、プリンタ、複合機、複写機などの画像形成装置に適用可能である。
【符号の説明】
【００７０】
４ 変調信号遅延回路
５ 遅延変調信号選択回路
８ 位相差検出回路（演算回路の一例）
９，９ａ 遅延速度測定回路
１０ 位相差補正回路（補正回路の一例）
２３ 遅延回路
２３−１〜２３−Ｍ 遅延素子
２５，４２ エンコーダ（遅延量特定回路の一例）
【技術分野】
【０００１】
本発明は、電子機器および画像形成装置に関するものである。
【背景技術】
【０００２】
従来から、複数の遅延素子を直列に接続した遅延回路が電子機器で使用されている。例えば、特許文献１には、そのような遅延回路を使用した画像信号同期回路が記載されている。図８は、特許文献１における画像信号同期回路を示すブロック図である。この回路は、例えばレーザビームプリンタに使用されるものである。
【０００３】
一般に、レーザビームプリンタでは、ポリゴンミラーの回転により半導体レーザ発振器より出射されるレーザビームを主走査方向にスキャニングさせる。したがって、感光体上に光書込用のレーザビームを変調する信号を、ポリゴンミラー等のビーム偏向器の回転に同期させる必要がある。このレーザビームの変調信号とポリゴンミラー回転との同期方式としては、画像スキャン領域から僅かに外れた位置に取り付けたビーム検出器にレーザビームが入射した時点で、レーザビーム検出器により出力されるＢＤ（ビームデテクト）信号に、レーザビームの変調信号であるＶＤＡＴＡ（ビデオデータ）信号を同期させる方式が一般的である。このＢＤ信号はポリゴンミラーの回転に同期して出力するために、ポリゴンミラーの回転位置検出信号、言い換えれば１スキャンライン毎の水平同期信号とみなすことができる。
【０００４】
このような同期方式においては、レーザビームの変調信号であるＶＤＡＴＡ信号の基本クロック信号ＶＣＬＫに対しその数倍の周波数成分を持つクロック信号ＰＣＬＫとＢＤ信号とを同期させることで、正確な同期を行っている。
【０００５】
図８において、回転位置検出器１０７は、レーザビームの入射を検出し、回転位置検出信号（水平同期信号）ＢＤを出力する。基準クロック信号発生回路１０１は、レーザビームの変調信号であるＶＤＡＴＡ（ビデオデータ）信号の基本クロック信号ＶＣＬＫに対しその数倍の周波数成分を持つ基準クロック信号ＰＣＬＫを発生する。同期分周回路１０２は、基準クロック信号ＰＣＬＫと回転位置検出信号ＢＤとの同期をとり基本クロック信号ＶＣＬＫを発生する。レーザ変調回路１０３は、基本クロック信号ＶＣＬＫに基づいて不図示の感光体上に光書込用のレーザビームを変調するための変調信号ＶＤＡＴＡを発生する。位相差検出回路１０８は、回転位置検出信号ＢＤと基本クロック信号ＶＣＬＫの位相差を検出し、位相差信号ＰＨＤを発生する。変調信号遅延回路１０４は、変調信号ＶＤＡＴＡを遅延させることにより複数（ｎ個）の遅延変調信号ＶＤＡＴＡ１〜ＶＤＡＴＡｎを発生する。遅延変調信号選択回路１０５は、位相差信号ＰＨＤの値に応じて、複数の遅延変調信号（変調信号ＶＤＡＴＡ，ＶＤＡＴＡ１〜ＶＤＡＴＡｎ）から、１つの変調信号を選択する。レーザ発光回路１０６は、遅延変調信号選択回路１０５により選択された変調信号ＶＤＡＴＡＯＵＴに基づいてレーザビームを発光させる。
【０００６】
この回路においては、変調信号遅延回路１０４および位相差検出回路１０８において、上述のような遅延回路が使用されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第３４８５７９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述のような遅延回路に使用される遅延素子による遅延量は個体差を除けば一定であるものとして設計されている。しかしながら、最近、電源としてスイッチング電源が使用されるため、このような回路に印加される電圧に大きなノイズが乗ることが多く、このノイズに起因して、遅延素子による遅延量が動的に変動してしまうことがある。このような問題を回避するために、遅延回路用のアナログ電源を設けたり、ノイズ対策として遅延回路への電源配線を別に設けることなどが行われている。しかしながら、このような対策を行うと、このような遅延回路を使用している電子機器のコストが増加してしまう。
【０００９】
本発明は、上記の問題に鑑みてなされたものであり、遅延回路による遅延量が動的に変動しても、後段の回路がその影響を受けないようにすることができる電子機器および画像形成装置を得ることを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明では以下のようにした。
【００１１】
本発明に係る電子機器は、遅延回路を含む演算回路と、演算回路内の遅延回路による信号遅延開始時における所定の遅延回路の第１信号進行速度、および演算回路内の遅延回路による信号遅延開始後のあるタイミングにおける所定の遅延回路の第２信号進行速度を計測する遅延速度測定回路と、遅延速度測定回路により計測された第１信号進行速度および第２信号進行速度に基づいて、演算回路による演算結果を補正する補正回路とを備える。
【００１２】
これにより、電源電圧変動、温度変動などの要因で演算回路内の遅延回路による遅延量が動的に変動しても、後段の回路がその影響を受けないようにすることができる。
【００１３】
また、本発明に係る電子機器は、上記の電子機器に加え、次のようにしてもよい。この場合、遅延速度測定回路は、所定の遅延回路としての、クロック信号を印加される直列接続された複数の遅延素子と、複数の遅延素子の出力値に基づいて、所定の時間でクロック信号が進行した遅延素子の個数を特定する遅延量特定回路とを有する。そして、補正回路は、遅延量特定回路により特定された個数に基づいて、演算回路による演算結果を補正する。
【００１４】
これにより、遅延速度測定回路内の遅延素子の遅延量が、演算回路内の遅延回路と同様の要因で変動し、遅延速度測定回路内の遅延素子の遅延量の変動に応じて補正回路が演算回路による演算結果を補正する。このため、電源電圧変動、温度変動などの要因で演算回路内の遅延回路による遅延量の動的な変動の影響を効果的に低減することができる。
【００１５】
また、本発明に係る電子機器は、上記の電子機器のいずれかに加え、次のようにしてもよい。この場合、遅延量特定回路は、複数の遅延素子の出力値に基づいて、第１タイミングで信号のエッジにある遅延素子を特定し、所定の時間後の第２タイミングで信号のエッジにある遅延素子を特定し、第１タイミングで特定された遅延素子の位置と第２タイミングで特定された遅延素子の位置とから、所定の時間で信号が進行した遅延素子の個数を特定する。
【００１６】
また、本発明に係る電子機器は、上記の電子機器のいずれかに加え、次のようにしてもよい。この場合、遅延速度測定回路は、演算回路と同一の電源に接続されている。
【００１７】
これにより、電源が要因で遅延量が動的に変動する場合には、動的な変動の影響を効果的に低減することができる。
【００１８】
また、本発明に係る電子機器は、上記の電子機器のいずれかに加え、次のようにしてもよい。この場合、遅延速度測定回路は、演算回路と同一のＩＣチップに内蔵されている。
【００１９】
これにより、温度などの物理的な要因で遅延量が動的に変動する場合には、動的な変動の影響を効果的に低減することができる。
【００２０】
本発明に係る画像形成装置は、水平同期信号を順次遅延させて複数の遅延同期信号を発生する遅延回路を有し、遅延同期信号を使用して水平同期信号と基本クロック信号との位相差を検出し位相差信号を発生する位相差検出回路と、基本クロック信号に基づいて変調された画像信号を順次遅延させて複数の遅延画像信号を発生する変調信号遅延回路と、位相差信号に対応させて画像信号及び複数の遅延画像信号より一の画像信号を選択する遅延変調信号選択回路と、水平同期信号のエッジ検出時における所定の遅延回路の第１信号進行速度、および水平同期信号のエッジ検出後のあるタイミングにおける所定の遅延回路の第２信号進行速度を計測する遅延速度測定回路と、遅延速度測定回路により計測された第１信号進行速度および第２信号進行速度に基づいて、位相差検出回路による演算結果を補正する補正回路とを備える。
【００２１】
これにより、電源電圧変動、温度変動などの要因で位相差検出回路内の遅延回路による遅延量が動的に変動しても、後段の回路（遅延変調信号選択回路）がその影響を受けないようにすることができる。
【発明の効果】
【００２２】
本発明によれば、電子機器において、電源電圧変動、温度変動などの要因で演算回路内の遅延回路による遅延量が動的に変動しても、後段の回路がその影響を受けないようにすることができる。
【図面の簡単な説明】
【００２３】
【図１】図１は、本発明の実施の形態１に係る画像形成装置における画像信号同期回路の構成を示すブロック図である。
【図２】図２は、実施の形態１における遅延速度測定回路の構成を示すブロック図である。
【図３】図３は、図２に示す遅延速度測定回路の動作を説明するフローチャートである。
【図４】図４は、遅延時間ＴＤ経過時にホールド回路によりホールドされている遅延素子の出力値の一例を示す図である。
【図５】図５は、実施の形態２における遅延速度測定回路の構成を示すブロック図である。
【図６】図６は、図５に示す遅延速度測定回路の動作を説明するフローチャートである。
【図７】図７は、計時開始時（ｔ＝０）および遅延時間ＴＤ経過時（ｔ＝ＴＤ）にホールド回路によりホールドされている遅延素子の出力値の一例を示す図である。
【図８】図８は、従来の画像信号同期回路の一例を示すブロック図である。
【発明を実施するための形態】
【００２４】
以下、図に基づいて本発明の実施の形態を説明する。
【００２５】
実施の形態１．
図１は、本発明の実施の形態１に係る画像形成装置における画像信号同期回路の構成を示すブロック図である。なお、画像形成装置は、電子機器の一例である。この画像形成装置は、水平同期信号に基づいて繰り返しスキャンしながら画像形成を行なう変調ビームを生成する画像信号を水平同期信号に同期させながらエンジン側に出力する。
【００２６】
図１において、回転位置検出器７は、レーザビームの入射を検出し、回転位置検出信号（水平同期信号）ＢＤ（以下ＢＤ信号という）を出力する。
【００２７】
基準クロック信号発生回路１は、レーザビームの変調信号であるＶＤＡＴＡ（画像データ）信号の基本クロック信号ＶＣＬＫに対しその数倍の周波数成分を持つ基準クロック信号ＰＣＬＫを発生する。同期分周回路２は、基準クロック信号ＰＣＬＫとＢＤ信号との同期をとり基本クロック信号ＶＣＬＫを発生する。
【００２８】
レーザ変調回路３は、基本クロック信号ＶＣＬＫに基づいて図示せぬ感光体上に光書込用のレーザビームを変調するための変調信号ＶＤＡＴＡを発生する。変調信号遅延回路４は、変調信号ＶＤＡＴＡを遅延させることにより複数（ｎ個）の遅延変調信号ＶＤＡＴＡ１〜ＶＤＡＴＡｎを発生する。
【００２９】
位相差検出回路８は、ＢＤ信号と基本クロック信号ＶＣＬＫの位相差を検出し、位相差信号ＰＨＤ（ＰＨＤ＝ＰＨＤ１〜ＰＨＤｎ）を発生する。
【００３０】
遅延変調信号選択回路５は、位相差補正回路１０により補正された位相差信号ＰＨＤの値に応じて、複数の遅延変調信号（変調信号ＶＤＡＴＡ，ＶＤＡＴＡ１〜ＶＤＡＴＡｎ）から、１つの変調信号を選択する。
【００３１】
レーザ発光回路６は、遅延変調信号選択回路５により選択された変調信号ＶＤＡＴＡＯＵＴに基づいてレーザビームを発光させる。
【００３２】
遅延速度測定回路９は、位相差検出回路８における遅延回路によるＢＤ信号の信号遅延開始時（つまり、ＢＤ信号の立ち上がりエッジ検出時）における、当該遅延速度測定回路９内の所定の遅延回路の第１信号進行速度、およびその後のあるタイミングにおける当該遅延速度測定回路９内の所定の遅延回路の第２信号進行速度を計測する。なお、ＢＤ信号の立ち上がりエッジのタイミングが処理に必要な回路には、ＢＤ信号が供給されており、そのＢＤ信号から立ち上がりエッジが検出される。
【００３３】
また、この実施の形態１では、遅延速度測定回路９は、変調信号遅延回路４および位相差検出回路８と同一の電源に接続されている。また、この実施の形態１では、遅延速度測定回路９は、変調信号遅延回路４および位相差検出回路８と同一と同一のＩＣチップに内蔵されている。
【００３４】
図２は、実施の形態１における遅延速度測定回路９の構成を示すブロック図である。図２において、クロック信号生成回路２１は、矩形波のクロック信号を生成する回路である。分周器２２は、クロック信号生成回路２１により生成されたクロック信号を分周して出力する。例えば、クロック信号生成回路２１は、クロック信号ＰＣＬＫと同一の周波数のクロック信号を生成し、分周器２２は、基本クロック信号ＶＣＬＫと同一の周波数のクロック信号を出力する。
【００３５】
遅延回路２３は、直列に接続された複数Ｍ個の遅延素子２３−１〜２３−Ｍを有し、遅延素子２３−ｉは、クロック信号生成回路２１により生成されたクロック信号に同期して、前段の遅延素子２３−（ｉ−１）または分周器２２の出力をクロック信号の１周期分遅延させて出力する。実施の形態１において、遅延素子２３−ｐ〜２３−Ｍの数（Ｍ−ｐ）は、遅延素子２３−ｐ〜２３−Ｍによる総遅延量が、分周器２２から出力されるクロック信号の１周期となるように決定される。
【００３６】
ホールド回路２４は、クロック信号生成回路２１により生成されたクロック信号に同期して、第Ｐ段の遅延素子２３−Ｐから最終段の遅延素子２３−Ｍまでの一部の遅延素子の出力を、クロック信号生成回路２１によるクロック信号の１周期ごとにホールドする。ホールド回路２４は、フリップフロップなどで構成される。
【００３７】
エンコーダ２５は、複数の遅延素子２３−１〜２３−Ｍの出力値に基づいて、所定の時間でクロック信号が進行した遅延素子の個数を特定する。
【００３８】
図１に戻り、位相差補正回路１０は、遅延速度測定回路９により計測された第１信号進行速度および第２信号進行速度に基づいて、位相差検出回路８による位相差信号ＰＨＤを補正する。このとき、位相差補正回路１０は、エンコーダ２５により特定された遅延素子の個数に基づいて、位相差検出回路８による位相差信号ＰＨＤを補正する。
【００３９】
実施の形態１では、位相差補正回路１０は、ＢＤ信号における立ち上がりエッジが検出された時点のエンコーダ２５により特定された遅延素子の個数（第１信号進行速度に相当）と、その後ＢＤ信号における次の立ち上がりエッジが検出されるまでの期間の任意の時点のエンコーダ２５により特定された遅延素子の個数（第２信号進行速度に相当）とに基づいて、その任意の時点の位相差信号ＰＨＤを補正する。
【００４０】
第１信号進行速度に相当する遅延素子の個数をＮ１、第２信号進行速度に相当する遅延素子の個数をＮ２、位相差検出回路８による位相差信号の示す位相差をＰ、補正後の位相差をＰｃとすると、例えば、式Ｐｃ＝Ｐ×Ｎ２／Ｎ１に従って、位相差が線形に補正される。なお、位相差補正回路１０は、第２信号進行速度に相当する遅延素子の個数を複数回（例えば３回）測定し、それらに基づいて計算された補正後の位相差Ｐｃの平均を計算し、その平均値を出力するようにしてもよい。また、補正量（補正前の位相差Ｐと補正後の位相差Ｐｃとの差の絶対値）が所定の閾値より大きい場合には、補正せずに、位相差補正回路１０は、位相差検出回路８からの位相差Ｐをそのまま出力するようにしてもよい。
【００４１】
次に、上記装置の動作について説明する。
【００４２】
まず、遅延速度測定回路９の動作について説明する。図３は、図２に示す遅延速度測定回路９の動作を説明するフローチャートである。
【００４３】
まず、クロック信号生成回路２１がクロック信号の出力を開始するとともに図示せぬタイマが計時を開始する（ステップＳ１）。遅延回路２３では、各遅延素子２３−ｉが１クロック分ずつ信号を遅延させつつ進行させていく。また、ホールド回路２４は、遅延素子２３−Ｐ〜２３−Ｍの出力をクロック信号に同期させて定期的にホールドしていく。
【００４４】
そして、タイマによる計時開始から所定の遅延時間ＴＤが経過すると（ステップＳ２）、エンコーダ２５は、その時点でホールド回路２４によりホールドされている遅延素子２３−Ｐ〜２３−Ｍの出力値から、信号の立ち上がりエッジにある遅延素子２３−ｋを特定する（ステップＳ３）。図４は、遅延時間ＴＤ経過時にホールド回路２４によりホールドされている遅延素子２３−Ｐ〜２３−Ｍの出力値の一例を示す図である。例えば、図４に示すように、遅延素子２３−ｋの出力値がローレベル（＝ゼロ）であり、その次段の遅延素子２３−（ｋ＋１）の出力値がハイレベル（＝１）である場合には、立ち上がりエッジが遅延素子２３−ｋにあると特定される。
【００４５】
エンコーダ２５は、立ち上がりエッジにある遅延素子２３−ｋを特定すると、その遅延素子２３−ｋの位置から、遅延素子の個数（ここでは、ｋに等しい）を特定し出力する（ステップＳ４）。
【００４６】
次に、遅延速度測定回路９により測定される信号進行速度に基づいて位相差を補正する処理について説明する。
【００４７】
上述のように、変調信号遅延回路４は、レーザ変調回路３からの変調信号ＶＤＡＴＡをｎ個の遅延素子で順番に遅延させることにより複数（ｎ個）の遅延変調信号ＶＤＡＴＡ１〜ＶＤＡＴＡｎを発生し、遅延変調信号選択回路５へ供給する。遅延変調信号ＶＤＡＴＡｉは、元の変調信号ＶＤＡＴＡから、ｉ×Ｔ／ｎだけ遅延している。なお、Ｔは、基本クロック信号ＶＣＬＫの周期である。
【００４８】
一方、位相差検出回路８は、ＢＤ信号と基本クロック信号ＶＣＬＫの位相差を検出し、位相差信号ＰＨＤ（ＰＨＤ＝ＰＨＤ１〜ＰＨＤｎ）を発生し、位相差補正回路１０へ出力する。ＢＤ信号と変調信号ＶＤＡＴＡの位相差の最大値は、基本クロック信号ＶＣＬＫの約１周期分となる。このため、位相差検出回路８では、直列接続されたｎ個の遅延素子で、ＢＤ信号、及びＢＤ信号をＴ／ｎずつ遅延させた１または複数のＢＤ遅延信号が生成され、ＢＤ信号およびｎ個のＢＤ遅延信号の立ち上がりエッジのタイミングでの基本クロック信号ＶＣＬＫの値から、検出分解能をＴ／ｎとして、位相差が検出される。
【００４９】
例えば、ＢＤ信号の立ち上がりエッジの時点での基本クロック信号ＶＣＬＫの値と、第１のＢＤ遅延信号（遅延量：Ｔ／ｎ）の立ち上がりエッジの時点での基本クロック信号ＶＣＬＫの値とが異なる場合には、位相差がＴ／ｎ未満であるため、位相差信号ＰＨＤの値をＰＨＤ１（遅延量：Ｔ／ｎに相当する値）にセットする。同様に、第（ｉ−１）（ｉ＝２，・・・，ｎ）のＢＤ遅延信号（遅延量：（ｉ−１）／ｎ×Ｔ）の立ち上がりエッジの時点での基本クロック信号ＶＣＬＫの値と第ｉのＢＤ遅延信号（遅延量：ｉ／ｎ×Ｔ）の立ち上がりエッジの時点での基本クロック信号ＶＣＬＫの値とが異なる場合には、位相差が（ｉ−１）／ｎ×Ｔ以上ｉ／ｎ×Ｔ未満であるため、位相差信号ＰＨＤの値をＰＨＤｉ（遅延量：ｉ／ｎ×Ｔに相当する値）にセットする。
【００５０】
他方、遅延速度測定回路９は、ＢＤ信号の立ち上がりエッジが検出されるたびに、次のＢＤ信号の立ち上がりエッジまで、上述の測定処理を繰り返し行い、測定結果としての各時点の遅延速度（つまり、遅延素子２３−ｉの個数）を示す信号を位相差補正回路１０に出力する。
【００５１】
そして、位相差補正回路１０は、ＢＤ信号の立ち上がりエッジが検出されたときの遅延速度を次のＢＤ信号の立ち上がりエッジまで図示せぬ記憶素子に記憶しておき、その記憶している遅延速度と、遅延速度測定回路９から得られる各時点での遅延速度とに基づいて、位相差検出回路８からの位相差信号ＰＨＤを補正する。補正後の位相差信号ＰＨＤは、 遅延変調信号選択回路５へ出力される。
【００５２】
例えば、ＢＤ信号の立ち上がりエッジが検出されたときの遅延速度としての遅延素子２３−ｉの個数をＫ０とし、ある時点での遅延速度としての遅延素子２３−ｉの個数をＫとし、位相差検出回路８の遅延素子の数がｎであり、位相差信号ＰＨＤの値がＰＨＤｉである場合、位相差補正回路１０は、位相差信号ＰＨＤの値をＰＨＤｉからＰＨＤｊへ変更し、変更後の位相差信号ＰＨＤを遅延変調信号選択回路５へ出力する。ただし、ｊ＝ｉｎｔ（ｉ×Ｋ／Ｋ０）であり、ｉｎｔ（）は、小数点以下を切り捨てる関数である。
【００５３】
遅延変調信号選択回路５は、位相差補正回路１０からの位相差信号ＰＨＤの値に応じて、複数の遅延変調信号（変調信号ＶＤＡＴＡ，ＶＤＡＴＡ１〜ＶＤＡＴＡｎ）から、１つの変調信号を選択する。位相差信号ＰＨＤの値がＰＨＤｉである場合、ＶＤＡＴＡｉが選択される。レーザ発光回路６は、遅延変調信号選択回路５により選択されたその変調信号ＶＤＡＴＡＯＵＴに基づいてレーザビームを発光させる。
【００５４】
遅延速度測定回路９は、ＢＤ信号の立ち上がりエッジ検出時から次のＢＤ信号の立ち上がりエッジ検出までの期間において、上述のようにして遅延速度を繰り返し測定し、位相差補正回路１０は、計測されたそれらの遅延速度に基づいて位相差信号の補正を繰り返し実行し、補正後の位相差信号を遅延変調信号選択回路５へ繰り返し出力する。遅延変調信号選択回路５は、ＢＤ信号の立ち上がりエッジ検出時から次のＢＤ信号の立ち上がりエッジ検出までの期間において、繰り返し位相差信号が供給されるごとに、変調信号を選択し直す。
【００５５】
以上のように、上記実施の形態１によれば、位相差検出回路８は、水平同期信号（ＢＤ信号）を順次遅延させて複数の遅延同期信号を発生する遅延回路を有し、遅延同期信号を使用して水平同期信号と基本クロック信号との位相差を検出し位相差信号ＰＨＤを発生する。変調信号遅延回路４は、基本クロック信号ＶＣＬＫに基づいて変調された画像信号ＶＤＡＴＡを順次遅延させて複数の遅延画像信号ＶＤＡＴＡ１〜ＶＤＡＴＡｎを発生する。遅延変調信号選択回路５は、位相差信号ＰＨＤの値に従って、画像信号ＶＤＡＴＡ及び複数の遅延画像信号ＶＤＡＴＡ１〜ＶＤＡＴＡｎより一の画像信号を選択する。遅延速度測定回路９は、水平同期信号の立ち上がりエッジ検出時における所定の遅延回路２３の第１信号進行速度、および水平同期信号の立ち上がりエッジ検出後のあるタイミングにおける所定の遅延回路２３の第２信号進行速度を計測する。位相差補正回路１０は、遅延速度測定回路９により計測された第１信号進行速度および第２信号進行速度に基づいて、位相差検出回路による位相差信号ＰＨＤを補正する。
【００５６】
これにより、電源電圧変動、温度変動などの要因で位相差検出回路８内の遅延回路による遅延量が基本クロック信号ＶＣＬＫの周期より短い時間で動的に変動し位相差検出回路８による位相差信号に誤差が発生しても、位相差補正回路１０により補正が行われるため、遅延変調信号選択回路５は、その時点において正確な位相差を知ることができ、その正確な位相差に対応した画像信号を選択することができる。
【００５７】
実施の形態２．
実施の形態２では、実施の形態１における遅延速度測定回路９とは異なる遅延速度測定回路９ａが使用される。なお、実施の形態２に係る画像形成装置におけるその他の構成は実施の形態１のものと同様である。
【００５８】
図５は、実施の形態２における遅延速度測定回路９ａの構成を示すブロック図である。図５において、クロック信号生成回路２１、分周器２２および遅延回路２３は、図２に示すものと同様のものである。また、ホールド回路４１は、クロック信号生成回路２１により生成されたクロック信号に同期して、第１段の遅延素子２３−１から最終段の遅延素子２３−Ｍの出力を、クロック信号生成回路２１によるクロック信号の１周期ごとにホールドする。ホールド回路４１は、フリップフロップなどで構成される。実施の形態２において、遅延素子２３−１〜２３−Ｍの総数Ｍは、遅延素子２３−１〜２３−Ｍによる総遅延量が、分周器２２から出力されるクロック信号の１周期となるように決定される。
【００５９】
また、エンコーダ４２は、複数の遅延素子２３−１〜２３−Ｍの出力値に基づいて、所定の時間でクロック信号が進行した遅延素子の個数を特定する。実施の形態２では、エンコーダ４２は、複数の遅延素子２３−１〜２３−Ｍの出力値に基づいて、第１タイミングでの信号の立ち上がりエッジにある遅延素子２３−ｐ１を特定し、所定の遅延時間ＴＤ後の第２タイミングでの信号の立ち上がりエッジにある遅延素子２３−ｐ２を特定し、第１タイミングで特定された遅延素子２３−ｐ１の位置（＝ｐ１）と第２タイミングで特定された遅延素子２３−ｐ２の位置（＝ｐ２）とから、所定の時間で信号が進行した遅延素子の個数（＝ｐ２−ｐ１）を特定する。図７は、計時開始時（ｔ＝０）および遅延時間ＴＤ経過時（ｔ＝ＴＤ）にホールド回路４１によりホールドされている遅延素子の出力値の一例を示す図である。
【００６０】
次に、上記回路の動作について説明する。図６は、図５に示す遅延速度測定回路９ａの動作を説明するフローチャートである。
【００６１】
まず、図示せぬタイマが計時を開始するときに（ステップＳ２１）、エンコーダ４２は、その時点でホールド回路４１によりホールドされている遅延素子２３−１〜２３−Ｍの出力値から、信号の立ち上がりエッジにある遅延素子２３−ｐ１を特定する（ステップＳ２２）。そして、遅延回路２３では、各遅延素子２３−ｉが１クロック分ずつ信号を遅延させつつ進行させていく。また、ホールド回路４１は、遅延素子２３−１〜２３−Ｍの出力をクロック信号に同期させて定期的にホールドしていく。
【００６２】
そして、タイマによる計時開始から所定の遅延時間ＴＤが経過すると（ステップＳ２３）、エンコーダ４２は、その時点でホールド回路４１によりホールドされている遅延素子２３−１〜２３−Ｍの出力値から、信号の立ち上がりエッジにある遅延素子２３−ｐ２を特定する（ステップＳ２４）。
【００６３】
エンコーダ２５は、ステップＳ２で特定した遅延素子２３−ｐ１の位置とステップＳ４で特定した遅延素子２３−ｐ２の位置とから、遅延時間ＴＤで立ち上がりエッジが進行した遅延素子の個数（ここでは、ｐ２−ｐ１に等しい）を特定し出力する（ステップＳ２５）。
【００６４】
例えば、遅延速度測定回路９ａは、クロック信号生成回路２１によるクロック信号の１周期ごとに、遅延素子の個数を出力するようにしてもよい。
【００６５】
なお、実施の形態２に係る画像形成装置におけるその他の動作は実施の形態１のものと同様である。
【００６６】
なお、上述の各実施の形態は、本発明の好適な例であるが、本発明は、これらに限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。
【００６７】
例えば、上記各実施の形態においては、信号の立ち上がりエッジを検出するようにしているが、その代わりに、信号の立ち下がりエッジを検出するようにしてもよい。
【００６８】
また、上記実施の形態１において、タイマは、分周器２２から出力されるクロック信号においてエッジ（例えば立ち上がりエッジ）が検出されたとき、計時を開始するようにしてもよい。
【産業上の利用可能性】
【００６９】
本発明は、例えば、プリンタ、複合機、複写機などの画像形成装置に適用可能である。
【符号の説明】
【００７０】
４ 変調信号遅延回路
５ 遅延変調信号選択回路
８ 位相差検出回路（演算回路の一例）
９，９ａ 遅延速度測定回路
１０ 位相差補正回路（補正回路の一例）
２３ 遅延回路
２３−１〜２３−Ｍ 遅延素子
２５，４２ エンコーダ（遅延量特定回路の一例）
【特許請求の範囲】
【請求項１】
遅延回路を含む演算回路と、
前記演算回路内の遅延回路による信号遅延開始時における所定の遅延回路の第１信号進行速度、および前記演算回路内の遅延回路による信号遅延開始後のあるタイミングにおける前記所定の遅延回路の第２信号進行速度を計測する遅延速度測定回路と、
前記遅延速度測定回路により計測された前記第１信号進行速度および前記第２信号進行速度に基づいて、前記演算回路による演算結果を補正する補正回路と、
を備えることを特徴とする電子機器。
【請求項２】
前記遅延速度測定回路は、前記所定の遅延回路としての、クロック信号を印加される直列接続された複数の遅延素子と、前記複数の遅延素子の出力値に基づいて、所定の時間で前記クロック信号が進行した遅延素子の個数を特定する遅延量特定回路とを有し、
前記補正回路は、前記遅延量特定回路により特定された前記個数に基づいて、前記演算回路による演算結果を補正すること、
を特徴とする請求項１記載の電子機器。
【請求項３】
前記遅延量特定回路は、前記複数の遅延素子の出力値に基づいて、第１タイミングで信号のエッジにある遅延素子を特定し、前記所定の時間後の第２タイミングで前記信号のエッジにある遅延素子を特定し、前記第１タイミングで特定された遅延素子の位置と前記第２タイミングで特定された遅延素子の位置とから、前記所定の時間で信号が進行した遅延素子の個数を特定することを特徴とする請求項２記載の電子機器。
【請求項４】
前記遅延速度測定回路は、前記演算回路と同一の電源に接続されていることを特徴とする請求項１から請求項３のうちのいずれか１項記載の電子機器。
【請求項５】
前記遅延速度測定回路は、前記演算回路と同一のＩＣチップに内蔵されていることを特徴とする請求項１から請求項４のうちのいずれか１項記載の電子機器。
【請求項６】
水平同期信号に基づいて繰り返しスキャンしながら画像形成を行なう変調ビームを生成する画像信号を前記水平同期信号に同期させながらエンジン側に出力する画像形成装置において、
前記水平同期信号を順次遅延させて複数の遅延同期信号を発生する遅延回路を有し、前記遅延同期信号を使用して前記水平同期信号と基本クロック信号との位相差を検出し位相差信号を発生する位相差検出回路と、
前記基本クロック信号に基づいて変調された画像信号を順次遅延させて複数の遅延画像信号を発生する変調信号遅延回路と、
前記位相差信号に対応させて前記画像信号及び複数の遅延画像信号より一の画像信号を選択する遅延変調信号選択回路と、
前記水平同期信号のエッジ検出時における所定の遅延回路の第１信号進行速度、および前記水平同期信号のエッジ検出後のあるタイミングにおける前記所定の遅延回路の第２信号進行速度を計測する遅延速度測定回路と、
前記遅延速度測定回路により計測された前記第１信号進行速度および前記第２信号進行速度に基づいて、前記位相差検出回路による演算結果を補正する補正回路と、
を備えることを特徴とする画像形成装置。
【請求項１】
遅延回路を含む演算回路と、
前記演算回路内の遅延回路による信号遅延開始時における所定の遅延回路の第１信号進行速度、および前記演算回路内の遅延回路による信号遅延開始後のあるタイミングにおける前記所定の遅延回路の第２信号進行速度を計測する遅延速度測定回路と、
前記遅延速度測定回路により計測された前記第１信号進行速度および前記第２信号進行速度に基づいて、前記演算回路による演算結果を補正する補正回路と、
を備えることを特徴とする電子機器。
【請求項２】
前記遅延速度測定回路は、前記所定の遅延回路としての、クロック信号を印加される直列接続された複数の遅延素子と、前記複数の遅延素子の出力値に基づいて、所定の時間で前記クロック信号が進行した遅延素子の個数を特定する遅延量特定回路とを有し、
前記補正回路は、前記遅延量特定回路により特定された前記個数に基づいて、前記演算回路による演算結果を補正すること、
を特徴とする請求項１記載の電子機器。
【請求項３】
前記遅延量特定回路は、前記複数の遅延素子の出力値に基づいて、第１タイミングで信号のエッジにある遅延素子を特定し、前記所定の時間後の第２タイミングで前記信号のエッジにある遅延素子を特定し、前記第１タイミングで特定された遅延素子の位置と前記第２タイミングで特定された遅延素子の位置とから、前記所定の時間で信号が進行した遅延素子の個数を特定することを特徴とする請求項２記載の電子機器。
【請求項４】
前記遅延速度測定回路は、前記演算回路と同一の電源に接続されていることを特徴とする請求項１から請求項３のうちのいずれか１項記載の電子機器。
【請求項５】
前記遅延速度測定回路は、前記演算回路と同一のＩＣチップに内蔵されていることを特徴とする請求項１から請求項４のうちのいずれか１項記載の電子機器。
【請求項６】
水平同期信号に基づいて繰り返しスキャンしながら画像形成を行なう変調ビームを生成する画像信号を前記水平同期信号に同期させながらエンジン側に出力する画像形成装置において、
前記水平同期信号を順次遅延させて複数の遅延同期信号を発生する遅延回路を有し、前記遅延同期信号を使用して前記水平同期信号と基本クロック信号との位相差を検出し位相差信号を発生する位相差検出回路と、
前記基本クロック信号に基づいて変調された画像信号を順次遅延させて複数の遅延画像信号を発生する変調信号遅延回路と、
前記位相差信号に対応させて前記画像信号及び複数の遅延画像信号より一の画像信号を選択する遅延変調信号選択回路と、
前記水平同期信号のエッジ検出時における所定の遅延回路の第１信号進行速度、および前記水平同期信号のエッジ検出後のあるタイミングにおける前記所定の遅延回路の第２信号進行速度を計測する遅延速度測定回路と、
前記遅延速度測定回路により計測された前記第１信号進行速度および前記第２信号進行速度に基づいて、前記位相差検出回路による演算結果を補正する補正回路と、
を備えることを特徴とする画像形成装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−１５１２３（Ｐ２０１１−１５１２３Ａ）
【公開日】平成２３年１月２０日（２０１１．１．２０）
【国際特許分類】
【出願番号】特願２００９−１５６７７３（Ｐ２００９−１５６７７３）
【出願日】平成２１年７月１日（２００９．７．１）
【出願人】（０００００６１５０）京セラミタ株式会社 (13,173)
【Ｆターム（参考）】
【公開日】平成２３年１月２０日（２０１１．１．２０）
【国際特許分類】
【出願日】平成２１年７月１日（２００９．７．１）
【出願人】（０００００６１５０）京セラミタ株式会社 (13,173)
【Ｆターム（参考）】
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