電気光学装置、その駆動回路および電子機器
【課題】 各駆動回路における基準電流のバラツキを抑制する。
【解決手段】 データ線駆動回路は複数の駆動回路２４１を配列してなる。各駆動回路２
４１は、各々が入力端子と出力端子とを含む第１端子群Ｔ1および第２端子群Ｔ2を含む。
第１電流生成部３１１は、第１端子群Ｔ1の入力端子への入力信号に応じた基準電流Ｉref
1を生成する。第２電流生成部３１２は、第２端子群Ｔ2の入力端子への入力信号に応じた
基準電流Ｉref1を生成する。データ信号生成部３５は、基準電流Ｉref1および基準電流Ｉ
ref2に応じた（これらの電流に応じて定まる電位Ｖrefに応じた）データ信号を生成する
。第１出力部３３１は、少なくとも基準電流Ｉref2に応じた信号を第１端子群Ｔ1の出力
端子から出力する。第２出力部３３２は、少なくとも基準電流Ｉref1に応じた信号を第２
端子群Ｔ2の出力端子から出力する。
【解決手段】 データ線駆動回路は複数の駆動回路２４１を配列してなる。各駆動回路２
４１は、各々が入力端子と出力端子とを含む第１端子群Ｔ1および第２端子群Ｔ2を含む。
第１電流生成部３１１は、第１端子群Ｔ1の入力端子への入力信号に応じた基準電流Ｉref
1を生成する。第２電流生成部３１２は、第２端子群Ｔ2の入力端子への入力信号に応じた
基準電流Ｉref1を生成する。データ信号生成部３５は、基準電流Ｉref1および基準電流Ｉ
ref2に応じた（これらの電流に応じて定まる電位Ｖrefに応じた）データ信号を生成する
。第１出力部３３１は、少なくとも基準電流Ｉref2に応じた信号を第１端子群Ｔ1の出力
端子から出力する。第２出力部３３２は、少なくとも基準電流Ｉref1に応じた信号を第２
端子群Ｔ2の出力端子から出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機発光ダイオード（以下「ＯＬＥＤ（Organic Light Emitting Diode）」
という）に代表される発光素子など各種の電気光学素子の挙動を制御する技術に関する。
【背景技術】
【０００２】
複数の電気光学素子が配列された電気光学装置が各種の電子機器の表示装置や露光装置
として従来から提案されている。各電気光学素子の階調（例えば輝度）は、その電気光学
素子に対応したデータ線に供給されるデータ信号に応じて制御される。複数のデータ線に
対するデータ信号の供給のために複数の半導体チップが利用される構成もある。各半導体
チップでは、その半導体チップで生成された電流（以下「基準電流」という）を基準とし
て、階調データに応じたデータ信号が生成される。
【０００３】
ただし、各半導体チップには製造プロセスに起因した特性（例えばトランジスタの閾値
電圧）の個体差が生じ得る。したがって、各電気光学素子に同じ階調が指定された場合で
あっても、データ信号の基礎となる基準電流が半導体チップごとに相違することによって
各電気光学素子の階調がバラつくという問題がある。このような問題の解決を目的として
、例えば特許文献１には、ひとつの基準電流発生回路で生成された基準電流を総ての半導
体チップに共通に供給する構成が開示されている。また、特許文献２には、各半導体チッ
プの基準電流に応じた信号をこれに隣接する半導体チップに供給してデータ信号の生成に
使用する構成が開示されている。
【特許文献１】特開２０００−２９３２４５号公報（段落０００８および図１）
【特許文献２】特開２００５−４９６３２号公報（段落００４２および図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に開示された構成においては、基準電流発生回路と各半導体
チップとを電気的に接続するための配線が長くなるため、基準電流発生回路から各半導体
チップに供給される基準電流が周辺回路からのノイズなど様々な要因によって変動し易い
という問題がある。一方、特許文献２に開示された構成においては、相互に隣接する各半
導体チップを接続する比較的に短い配線を介して基準電流が伝送されるから、配線におけ
る基準電流の変動は特許文献１の構成よりも抑制される。しかしながら、特許文献２の構
成においては、各半導体チップの特性のバラツキや配線でのノイズの重畳といった様々な
要因によって、各半導体チップにわたる伝送のたびに基準電流が累積的に変動していく。
したがって、基準電流の授受の方向に沿って下流側の半導体チップに供給される基準電流
ほど所期の電流値とのズレが増大するという問題がある。本発明は、このような事情に鑑
みてなされたものであり、各駆動回路における基準電流のバラツキを抑制するという課題
の解決を目的としている。
【課題を解決するための手段】
【０００５】
この課題を解決するために、本発明に係る駆動回路は、データ信号に応じた光学状態と
なる電気光学素子を備えた電気光学装置の駆動回路であって、入力端子と出力端子とを各
々が含む第１端子群および第２端子群と、第１端子群の入力端子への入力信号に応じた第
１基準電流（例えば図４の基準電流Ｉref1）を生成する第１電流生成部と、第２端子群の
入力端子への入力信号に応じた第２基準電流（例えば図４の基準電流Ｉref2）を生成する
第２電流生成部と、第１基準電流および第２基準電流に応じたデータ信号を生成するデー
タ信号生成部と、少なくとも第２基準電流に応じた信号を第１端子群の出力端子に出力す
る第１出力部と、少なくとも第１基準電流に応じた信号を第２端子群の出力端子に出力す
る第２出力部とを具備する。
【０００６】
この構成の駆動回路は、例えば、各駆動回路の第１端子群の入力端子と他の駆動回路の
第２端子群の出力端子とが導通するとともに各駆動回路の第１端子群の出力端子と他の駆
動回路の第２端子群の入力端子とが導通するように複数個が隣接して配置される（例えば
図７の各態様）。この構成において、第i番目の駆動回路における基準電流に応じた信号
を第２端子群の出力端子から第（i+1）番目の駆動回路の第１端子群の入力端子に供給す
ることによって、第(i+1)番目の駆動回路における基準電流が第i番目の駆動回路の基準電
流に応じて調整される。また、第（i+1）番目の駆動回路における基準電流に応じた信号
を第１端子群の出力端子から第i番目の駆動回路の第２端子群の入力端子に供給すること
によって、第i番目の駆動回路における基準電流が第(i+1)番目の駆動回路の基準電流に応
じて調整される（すなわち、第(i+1)番目の駆動回路の基準電流が第i番目の駆動回路の基
準電流にフィードバックされる）。以上のように、本発明によれば、各駆動回路における
基準電流がその駆動回路の両側に位置する駆動回路の基準電流に応じて調整されるように
（つまり基準電流が駆動回路が配列する方向に沿った双方向にわたって伝達されるように
）複数の駆動回路を配列することができる。したがって、基準電流がひとつの方向のみに
伝達される特許文献２の構成と比較して、各駆動回路における基準電流の相違を低減する
ことができる。
【０００７】
別の観点において、各駆動回路の第２端子群の出力端子とその第１方向に隣接する他の
駆動回路の第１端子群の入力端子とが導通するように複数の駆動回路が相互に隣接して配
置される（例えば図６の態様(1a)や態様(2a)）。この態様においては、第i番目の駆動回
路における基準電流に応じた信号を第２端子群の出力端子からその第１方向に隣接する第
（i+1）番目の駆動回路の第１端子群の入力端子に供給することによって、第(i+1)番目の
駆動回路の基準電流を第i番目の駆動回路の基準電流に応じて調整することができる。す
なわち、各駆動回路の基準電流を第１方向に向けて順次に調整することができる。一方、
各駆動回路の第２端子群の入力端子とその第１方向に隣接する他の駆動回路の第１端子群
の出力端子とが導通するように複数の駆動回路が相互に隣接して配置される（例えば図６
の態様(1b)や態様(2b)）。この構成においては、各駆動回路の基準電流を第２方向に向け
て順次に調整することができる。以上のように、各駆動回路における基準電流の調整の方
向を各々の接続の態様に応じて選択することができる。したがって、駆動回路のレイアウ
トの自由度を向上させることができるという利点がある。
【０００８】
なお、本発明における「電気光学素子」とは、電気エネルギの供給によって輝度や透過
率といった光学的な特性が変化する素子である。本発明における電気光学素子の典型例は
、ＯＬＥＤ素子に代表される発光素子であるが、本発明が適用される範囲はこれに限定さ
れない。
【０００９】
また、本発明においては、第１端子群および第２端子群のみが特定されているが、入力
端子や出力端子を含む他の端子群を含んだ構成も当然に本発明の範囲に含まれる。また、
第１電流生成部および第２電流生成部を含む３個以上の電流生成部を備えた駆動回路や、
第１出力部および第２出力部を含む３個以上の出力部を備えた駆動回路も当然に本発明の
範囲に含まれる。つまり、端子群と電流生成部と出力部とを含む組の２以上が配置された
構成であれば、そのうちのひとつの組の各部を「第１端子群」「第１電流生成部」および
「第１出力部」と把握するとともにもうひとつの組の各部を「第２端子群」「第２電流生
成部」および「第２出力部」と把握すれば、その他の組の有無を議論するまでもなく当然
に本発明の範囲に含まれる。
【００１０】
本発明の望ましい態様は、半導体チップ（ＩＣチップ）に集積された駆動回路であり、
第１端子群の各端子は半導体チップのひとつの縁辺に沿って配置され、第２端子群の各端
子はこれに対向する縁辺に沿って配置される。この態様によれば、所定の方向に配列され
た複数の半導体チップの各々が、各半導体チップの間隙に位置する比較的に短い配線によ
って電気的に接続される。したがって、配線におけるノイズの重畳に起因した各半導体チ
ップでの基準電流のバラツキを抑制することができる。もっとも、第１端子群や第２端子
群の各端子が半導体チップの周縁に沿って直線的に配列している必要は必ずしもない。す
なわち、第１端子群の各端子がデータ信号生成部に対して一方の側に配置され、第２端子
群の各端子がデータ信号生成部に対して他方の側に配置されていれば、各端子群における
端子の配置の態様の如何に拘わらず、各半導体チップの間隙に位置する配線を短縮できる
という効果は奏される。
【００１１】
本発明の望ましい態様において、第１電流生成部は、第１端子群の入力端子への入力信
号に応じた第１電流を生成するトランジスタ（例えば図４の第１トランジスタ４１）と当
該第１電流のミラー電流を第１基準電流として生成するトランジスタ（例えば図４の第２
トランジスタ４２）とを有するカレントミラー回路を含み、第２電流生成部は、第２端子
群の入力端子への入力信号に応じた第２電流を生成するトランジスタと当該第２電流のミ
ラー電流を第２基準電流として生成するトランジスタとを有するカレントミラー回路を含
む。この態様によれば、入力信号に応じた基準電流を精度よく生成することができる。
【００１２】
この態様において、第１電流生成部は、第１基準電流の経路上に配置されてゲートが基
準電位線に接続された第１電圧生成トランジスタを含み、第２電流生成部は、第２基準電
流の経路上に配置されてゲートが基準電位線に接続された第２電圧生成トランジスタを含
み、データ信号生成部は、基準電位線の電位（実施形態における電位Ｖref）を基準とし
てデータ信号を生成する。この態様によれば、基準電位線の電位が第１基準電流および第
２基準電流の双方に応じて調整されるから、各駆動回路にてデータ信号の生成の基準とな
る基準電位線の電位を均衡させることができる。また、第１電流生成部のカレントミラー
回路を構成する各トランジスタのゲートと第２電流生成部のカレントミラー回路を構成す
る各トランジスタのゲートとが相互に接続された構成によれば、第１基準電流と第２基準
電流とを迅速かつ確実に均等化することができる。
【００１３】
本発明は、以上に説明した各態様の駆動回路を備えた電気光学装置としても特定される
。すなわち、この電気光学装置は、各々がデータ線に供給されるデータ信号に応じた光学
状態となる複数の電気光学素子と、本発明の何れかの態様に係る複数の駆動回路を配列し
てなるデータ線駆動回路と、各駆動回路における第１端子群の出力端子と当該駆動回路に
隣接する他の駆動回路における第２端子群の入力端子とを相互に接続する第１配線（例え
ば図６や図７における第１配線Ｌ1および第２配線Ｌ2の一方）とを具備する。この態様に
よれば、本発明の駆動回路と同様の作用および効果が奏される。
【００１４】
この電気光学装置においては、各駆動回路の配列に沿った双方向にわたって基準電流の
調整が実施されるように、各駆動回路における第１端子群の入力端子と当該駆動回路に隣
接する他の駆動回路における第２端子群の出力端子とを相互に接続する第２配線（例えば
図６や図７における第１配線Ｌ1および第２配線Ｌ2の他方）を備えた構成としてもよい。
具体的な態様は例えば図７に例示される。また、複数の駆動回路の各々が半導体チップに
集積されて所定の方向に配列された構成のもとで、各半導体チップにおいては、所定の方
向に沿った一方の側に第１端子群の各端子が配置され、所定の方向に沿った他方の側に第
２端子群の各端子が配置されてもよい。この構成によれば、各半導体チップの間隙に位置
する比較的に短い配線によって各駆動回路を電気的に接続することができる。
【００１５】
本発明の望ましい態様において、各基準電流の基準となる電圧信号を生成する基準設定
手段が設けられ、複数の駆動回路のうち少なくともひとつの駆動回路の入力端子には、基
準設定手段が生成した電圧信号が供給される。他の態様において、各基準電流の基準とな
る電流信号を生成する基準設定手段が設けられ、複数の駆動回路のうち少なくともひとつ
の駆動回路の入力端子には、基準設定手段が生成した電流信号が供給される。
【００１６】
本発明に係る電気光学装置は各種の電子機器に利用される。この電子機器の典型例は、
電気光学装置を表示装置として利用した機器である。この種の電子機器としては、パーソ
ナルコンピュータや携帯電話機などがある。もっとも、本発明に係る電気光学装置の用途
は画像の表示に限定されない。例えば、光線の照射によって感光体ドラムなどの像担持体
に潜像を形成するための露光装置（露光ヘッド）としても本発明の電気光学装置を適用す
ることができる。
【発明を実施するための最良の形態】
【００１７】
＜Ａ：第１実施形態＞
図１は、本発明の実施形態に係る電気光学装置の構成を示すブロック図である。同図に
示されるように、この電気光学装置Ｄは、多数の電気光学素子１７が面状に配列された素
子アレイ部１０と、各電気光学素子１７を駆動するための走査線駆動回路２２およびデー
タ線駆動回路２４と、データ線駆動回路２４で使用される信号を生成する基準設定回路２
６とを有する。
【００１８】
図２は、各電気光学素子１７の近傍の構成を拡大して示す回路図である。図１および図
２に示されるように、素子アレイ部１０には、Ｘ方向に延在する複数の走査線１２と、Ｘ
方向と交差するＹ方向に延在する複数のデータ線１４とが形成される。各電気光学素子１
７は、走査線１２とデータ線１４との各交差に対応する位置に配置されてマトリクス状に
配列する。これらの電気光学素子１７は、例えば、低分子または高分子あるいはデンドリ
マーといった有機ＥＬ（ElectroLuminescent）材料からなる発光層を陽極と陰極との間に
介在させたＯＬＥＤ素子（発光素子）である。図２に示されるように、本実施形態の電気
光学装置Ｄは、電気光学素子１７の陽極がデータ線１４に接続されるとともに陰極が走査
線１２に接続されたパッシブマトリクス型の発光装置である。
【００１９】
走査線駆動回路２２は、複数の走査線１２の各々を順番に選択する回路である。図３に
示されるように、走査線駆動回路２２が選択した走査線１２の電位はローレベルに設定さ
れ、非選択の走査線１２の電位はハイレベルに設定される。
【００２０】
図１に示されるように、素子アレイ部１０に形成された複数のデータ線１４は、ｎ本を
単位としてＮ個のブロックＢ（Ｂ1，Ｂ2，……，ＢN）に区分される（ｎおよびＮはとも
に自然数）。データ線駆動回路２４は、各々が別個のブロックＢに対応するＮ個の半導体
チップＣ（Ｃ1，Ｃ2，……，ＣN）を含む。各半導体チップＣは平面的な外形が略長方形
状であり、長辺をＸ方向に向けた姿勢で各々がＸ方向に配列される。なお、相互に隣接す
る各半導体チップＣは配線を介して電気的に接続されるが、その接続の具体的な態様につ
いては後述する。
【００２１】
次に、図４は、半導体チップＣ（Ｃ1ないしＣNの各々）の構成を示すブロック図である
。なお、同図においてはひとつの半導体チップＣのみが例示されているが、データ線駆動
回路２４を構成する総ての半導体チップＣ（Ｃ1ないしＣN）は同様の構成である。
【００２２】
図４に示されるように、半導体チップＣは、これに対応するブロックＢの各データ線１
４に対してデータ信号を出力する駆動回路２４１を含む。各データ線１４に出力されるデ
ータ信号は、走査線駆動回路２２が選択した走査線１２とそのデータ線１４との交差に対
応した電気光学素子１７の階調に応じた電流信号である。各電気光学素子１７の階調は外
部から供給される階調データＧによって指定される。図３に示されるように、水平走査期
間にて走査線駆動回路２２が選択した電気光学素子１７はその水平走査期間にてデータ線
１４を介して供給されるデータ信号に応じた輝度に発光する。
【００２３】
図４に示されるように、駆動回路２４１は、第１端子群Ｔ1および第２端子群Ｔ2と、第
１電流生成部３１１および第２電流生成部３１２と、第１出力部３３１および第２出力部
３３２と、ひとつのブロックＢに属するデータ線１４の総本数に相当するｎ個のデータ信
号生成部３５とを含む。
【００２４】
第１端子群Ｔ1は、電圧入力端子Ｖin[1]と電流入力端子Ｉin[1]と電流出力端子Ｉout[1
]とを含む。同様に、第２端子群Ｔ2は、電圧入力端子Ｖin[2]と電流入力端子Ｉin[2]と電
流出力端子Ｉout[2]とを含む。電圧入力端子Ｖin[1]およびＶin[2]の各々は外部（基準設
定回路２６または他の半導体チップＣ）から電圧信号が供給される端子であり、電流入力
端子Ｉin[1]およびＩin[2]の各々は外部から電流信号が供給される端子である。一方、電
流出力端子Ｉout[1]およびＩout[2]の各々は、電流信号を外部（他の半導体チップＣ）に
出力するための端子である。図４に示されるように、第１端子群Ｔ1に属する各端子は、
略長方形状の半導体チップＣのうちひとつの短辺ａに沿って配列される。一方、第２端子
群Ｔ2に属する各端子は、この短辺ａとは反対側の短辺ｂに沿って配列される。したがっ
て、第ｊ段目の半導体チップＣj（ｊは１≦ｊ≦Ｎを満たす整数）の第１端子群Ｔ1は、そ
のＸ方向の負側に隣接する半導体チップＣj-1の第２端子群Ｔ2と隣接し、半導体チップＣ
jの第２端子群Ｔ2は、そのＸ方向の正側に隣接する半導体チップＣj+1の第１端子群Ｔ1と
隣接する。
【００２５】
第１電流生成部３１１および第２電流生成部３１２は、データ信号の電流値の基準とな
る基準電流Ｉref（Ｉref1，Ｉref2）を生成するための回路である。第１電流生成部３１
１および第２電流生成部３１２の各々は、ｎチャネル型の第１トランジスタ４１および第
２トランジスタ４２と、ｐチャネル型の電圧生成トランジスタ４３とを含む。第１トラン
ジスタ４１のゲートとドレインとは接続される。第１トランジスタ４１および第２トラン
ジスタ４２のソースはともに接地される。第１トランジスタ４１と第２トランジスタ４２
とは各々のゲートが相互に接続されてカレントミラー回路を構成する。一方、電圧生成ト
ランジスタ４３は、ゲートおよびドレインの双方が第２トランジスタ４２のドレインに接
続されるとともにソースが電源線１９に接続される。電源線１９には電源の高位側の電位
が供給される。また、第１電流生成部３１１および第２電流生成部３１２の各々の電圧生
成トランジスタ４３はゲートが基準電位線３７に対して共通に接続される。
【００２６】
第１端子群Ｔ1の電圧入力端子Ｖin[1]は、第１電流生成部３１１に含まれる第１トラン
ジスタ４１のゲートに接続され、第１端子群Ｔ1の電流入力端子Ｉin[1]は、この第１トラ
ンジスタ４１のドレインに接続される。したがって、電圧入力端子Ｖin[1]に供給される
電圧信号または電流入力端子Ｉin[1]に供給される電流信号に応じた電流Ｉ1が第１電流生
成部３１１の第１トランジスタ４１に流れる。そして、この電流Ｉ1に対応したミラー電
流（例えば電流Ｉ1と等しい電流）が、基準電流Ｉref1として、第１電流生成部３１１の
電圧生成トランジスタ４３および第２トランジスタ４２に流れる。
【００２７】
第２端子群Ｔ2の各端子と第２電流生成部３１２の各部との関係も同様である。したが
って、第２端子群Ｔ2の電圧入力端子Ｖin[2]または電流入力端子Ｉin[2]に供給される信
号に応じた電流Ｉ2が第１トランジスタ４１に流れ、この電流Ｉ2のミラー電流である基準
電流Ｉref2が第２電流生成部３１２の電圧生成トランジスタ４３および第２トランジスタ
４２に流れる。以上のように、第１電流生成部３１１の電圧生成トランジスタ４３に基準
電流Ｉref1が流れるとともに第２電流生成部３１２の電圧生成トランジスタ４３に基準電
流Ｉref2が流れることによって、基準電位線３７は基準電流Ｉref1および基準電流Ｉref2
に応じた電位Ｖrefとなる。
【００２８】
図４に示される各データ信号生成部３５は、階調データＧ（本実施形態では８ビットの
デジタルデータ）によって指定された階調に応じた電流値のデータ信号を生成し、このデ
ータ信号をデータ出力端子３５１からデータ線１４に出力する回路である。図５に示され
るように、本実施形態におけるひとつのデータ信号生成部３５は、階調データＧのビット
数に相当する８個のトランジスタＴa（Ｔa0ないしＴa7）と、各々のドレインがトランジ
スタＴaのソースに接続された８個のトランジスタＴb（Ｔb0ないしＴb7）とを有するＤ／
Ａ変換器である。
【００２９】
トランジスタＴa0ないしＴa7の各々のゲートには階調データＧの各ビット（Ｄ0ないし
Ｄ7）が供給される。また、ひとつのデータ信号生成部３５に属するトランジスタＴa0な
いしＴa7のドレインはデータ出力端子３５１を介してデータ線１４に共通に接続される。
一方、各トランジスタＴbは、ソースが電源線１９に接続されるとともにゲートが基準電
位線３７に接続される。したがって、各トランジスタＴbには基準電位線３７の電位Ｖref
に応じた電流が流れる。トランジスタＴb0ないしＴb7の特性（特に利得係数）は、各々の
ゲートに共通の電位Ｖrefが供給されたときに各トランジスタＴbに流れる電流が２のべき
乗に対応した比率（Ｔb0：Ｔb1：Ｔb2：Ｔb3：Ｔb4：Ｔb5：Ｔb6：Ｔb7＝１：２：４：８
：１６：３２：６４：１２８）となるように選定されている。
【００３０】
以上の構成において、８個のトランジスタＴa0ないしＴa7のうち階調データＧに応じた
トランジスタＴaが選択的にオン状態とされる。こうしてオン状態となったトランジスタ
Ｔaに対応した１以上のトランジスタＴbに電流が流れ、これらの電流の加算に相当する電
流信号がデータ信号としてデータ出力端子３５１からデータ線１４に出力される。各トラ
ンジスタＴbの電流は基準電位線３７の電位Ｖrefに応じて決定されるから、データ信号生
成部３５によって生成されるデータ信号は電位Ｖrefに応じた電流値となる。
【００３１】
第１出力部３３１および第２出力部３３２の各々はｐチャネル型のトランジスタ４４を
含む。第１出力部３３１のトランジスタ４４はソースが電源線１９に接続されるとともに
ドレインが第１端子群Ｔ1の電流出力端子Ｉout[1]に接続される。同様に、第２出力部３
３２のトランジスタ４４はソースが電源線１９に接続されるとともにドレインが第２端子
群Ｔ2の電流出力端子Ｉout[2]に接続される。各トランジスタ４４のゲートは基準電位線
３７に対して共通に接続される。したがって、電位Ｖrefに応じた電流信号が第１出力部
３３１を介して電流出力端子Ｉout[1]から出力される。同様に、電位Ｖrefに応じた電流
信号が第２出力部３３２を介して電流出力端子Ｉout[2]から出力される。
【００３２】
以上の構成において、第１端子群Ｔ1の電流入力端子Ｉin[1]に対する電流信号または電
圧入力端子Ｖin[1]に対する電圧信号に応じた基準電流Ｉref1が第１電流生成部３１１に
よって生成され、この基準電流Ｉref1に応じた電位Ｖrefが基準電位線３７に供給される
。この電位Ｖrefは各データ信号生成部３５においてデータ信号の基準として利用される
。また、電位Ｖrefが第２電流生成部３１２の電圧生成トランジスタ４３のゲートに供給
されることによってその直下の第２トランジスタ４２には電位Ｖrefに応じた基準電流Ｉr
ef2が流れる一方、この電位Ｖrefに応じた電流信号が第２出力部３３２のトランジスタ４
４を介して第２端子群Ｔ2の電流出力端子Ｉout[2]から出力される。以上のように、本実
施形態の半導体チップＣにおいては、第１に、第１端子群Ｔ1の入力端子（Ｉin[1]または
Ｖin[1]）への入力信号に応じた基準電流Ｉref1が生成され、第２に、この基準電流Ｉref
1に応じたデータ信号が生成および出力され、第３に、基準電流Ｉref1に応じた（さらに
は基準電流Ｉref1から生成された基準電流Ｉref2に応じた）電流信号が第２端子群Ｔ2の
電流出力端子Ｉout[2]から外部に出力される。第２端子群Ｔ2の電流入力端子Ｉin[2]に対
する電流信号の入力または電圧入力端子Ｖin[2]に対する電圧信号の入力が実行された場
合も同様である。すなわち、この場合には、第１に、第２端子群Ｔ2への入力信号に応じ
た基準電流Ｉref2が生成され、第２に、この基準電流Ｉref2に応じたデータ信号が生成お
よび出力され、第３に、基準電流Ｉref2（および基準電流Ｉref1）に応じた電流信号が第
１端子群Ｔ1の電流出力端子Ｉout[1]から外部に出力される。
【００３３】
図１に示した基準設定回路２６は、基準電位線３７の電位Ｖrefを指定するための信号
を少なくともひとつの半導体チップＣ（以下では特に「マスターチップ」という）に供給
する手段である。本実施形態の基準設定回路２６としては、電位Ｖrefの基準となる電圧
信号をマスターチップに供給するタイプ（以下「電圧出力型」という）および電位Ｖref
の基準となる電流信号をマスターチップに供給するタイプ（以下「電流出力型」という）
の何れかが設計時に選定されたうえで採用される。なお、以下では、データ線駆動回路２
４を構成するＮ個の半導体チップＣ1ないしＣNのうちマスターチップ以外の半導体チップ
Ｃを「スレーブチップ」という。
【００３４】
＜Ｂ：各半導体チップＣの配置および接続の態様＞
図１に示したデータ線駆動回路２４は、以上に説明した複数の半導体チップＣを相互に
接続した構成となっている。例えば、各半導体チップＣを図６または図７に例示された各
態様のように配置および接続することによってデータ線駆動回路２４が構成される。実際
のデータ線駆動回路２４の構成は、電気光学装置Ｄの各部のレイアウトや寸法、電気光学
装置Ｄと外部とを接続するための端子（図示略）の位置、あるいは、基準設定回路２６が
電圧出力型であるか電流出力型であるかといった様々な要因に応じて、以下に例示される
態様やその他の態様のなかから適宜に選択される。
【００３５】
（１）第１の態様
図６に示される態様(1a)および(1b)の各々は、基準設定回路２６が電圧出力型である場
合のデータ線駆動回路２４の構成である。このうち態様(1a)においては、各半導体チップ
Ｃjの第２端子群Ｔ2の電流出力端子Ｉout[2]とそのＸ方向の正側に隣接する半導体チップ
Ｃj+1の第１端子群Ｔ1の電流入力端子Ｉin[1]とが第１配線Ｌ1を介して相互に接続される
。Ｘ方向の最も負側に位置する半導体チップＣ1は、その電圧入力端子Ｖin[1]に基準設定
回路２６からの電圧信号Ｓv0が入力されることによってマスターチップとして作用する。
このマスターチップにおいては、電圧信号Ｓv0の電圧値に応じた基準電流Ｉref1および電
位Ｖrefが生成されたうえで、この電位Ｖrefを基準としたデータ信号が生成されるととも
に電位Ｖrefに応じた電流信号Ｓi[2]が電流出力端子Ｉout[2]から次段のスレーブチップ
（半導体チップＣ2）の電流入力端子Ｉin[1]に供給される。
【００３６】
一方、各スレーブチップにおいては、前段の半導体チップＣから入力された電流信号Ｓ
i[2]に応じた基準電流Ｉref1および電位Ｖrefの生成と、この電位Ｖrefに応じたデータ信
号および電流信号Ｓi[2]の出力とが実行される。すなわち、各半導体チップＣ（スレーブ
チップ）の基準電流Ｉref1を決定する電流信号Ｓi[2]がＸ方向の負側から正側に向かって
各半導体チップＣを順番に伝播していく。この構成によれば、特許文献１に開示された構
成と比較して、各半導体チップＣ間の配線（第１配線Ｌ1）が短縮されるから、各半導体
チップＣを連結する配線でのノイズに起因した基準電流Ｉref1のバラツキを抑制すること
ができる。
【００３７】
また、態様(1b)においては、基準設定回路２６による電圧信号Ｓv0の供給によってＸ方
向の最も正側の半導体チップＣNがマスターチップとして機能する。そして、基準電流Ｉr
ef2に応じて各半導体チップＣjの電流出力端子Ｉout[1]から出力される電流信号Ｓi[1]が
、第２配線Ｌ2を介して、そのＸ方向の負側に位置する半導体チップＣj-1の電流入力端子
Ｉin[2]に入力される。つまり、態様(1b)においては、態様(1a)とは逆に、電位Ｖrefを決
定する電流信号Ｓi[1]がＸ方向の正側から負側に向かって順次に伝播していく。
【００３８】
以上に説明したように、図４の構成の半導体チップＣを利用すれば、マスターチップと
なる半導体チップＣや電流信号Ｓi（Ｓi[1]またはＳi[2]）の伝播の方向を、各々の配線
の態様に応じて任意に選択することができる。すなわち、半導体チップＣ1をマスターチ
ップとして電流信号Ｓi[2]をＸ方向の正側に伝送する構成（態様(１a)）と、半導体チッ
プＣNをマスターチップとして電流信号Ｓi[1]をＸ方向の負側に伝送する構成（態様(1b)
）とで全く同じ構成の半導体チップＣを共用することができる。したがって、データ線駆
動回路２４の設計の変更に要するコストを低減しながらデータ線駆動回路２４の設計の自
由度を向上させることができる。
【００３９】
（２）第２の態様
図６の態様(2a)および態様(2b)の各々は、基準設定回路２６が電流出力型である場合に
採用されるデータ線駆動回路２４の構成である。このうち態様(2a)においては、基準設定
回路２６による電流信号Ｓi0の供給によってＸ方向の最も負側の半導体チップＣ1がマス
ターチップとなる。そして、態様(1a)と同様に、各半導体チップＣjの電流出力端子Ｉout
[2]からそのＸ方向の正側の半導体チップＣj+1の電流入力端子Ｉin[1]に電流信号Ｓi[2]
が順次に供給される。一方、態様(2b)においては、Ｘ方向の最も正側に位置する半導体チ
ップＣNがマスターチップとなり、相互に隣接する各半導体チップＣ間において電流信号
Ｓi[1]がＸ方向の負側に伝播していく。
【００４０】
図６に例示したように、図４の構成の半導体チップＣを利用すれば、電圧出力型の基準
設定回路２６が採用された構成と電流出力型の基準設定回路２６が採用された構成とで全
く同じ構成の半導体チップＣを共用することができる。この観点からしても、本実施形態
によれば設計の変更のコストを要することなくデータ線駆動回路２４の設計の自由度を向
上させることが可能である。
【００４１】
（３）第３の態様
図７の態様(3a)および態様(3b)の各々は、基準設定回路２６が電圧出力型である場合に
採用されるデータ線駆動回路２４の構成である。このうち態様(3a)においては、Ｘ方向の
最も負側に位置する半導体チップＣ1が電圧信号Ｓv0の供給によってマスターチップとな
る。また、各半導体チップＣj（ここではＣ1ないしＣN-1）とそのＸ方向の正側に隣接す
る半導体チップＣj+1とに着目すると、半導体チップＣjの電流出力端子Ｉout[2]と半導体
チップＣj+1の電流入力端子Ｉin[1]とが第１配線Ｌ1を介して接続され、半導体チップＣj
の電流入力端子Ｉin[2]と半導体チップＣj+1の電流出力端子Ｉout[1]とが第２配線Ｌ2を
介して接続される。
【００４２】
したがって、各半導体チップＣjにおいては、その前段の半導体チップＣj-1から供給さ
れる電流信号Ｓi[2]（半導体チップＣ1については基準設定回路２６から供給される電圧
信号Ｓv0）に応じた基準電流Ｉref1が生成されるとともに、その後段の半導体チップＣj+
1から供給される電流信号Ｓi[1]に応じた基準電流Ｉref2が生成される。つまり、本態様
においては、半導体チップＣjの基準電流Ｉref1に応じた電流信号Ｓi[2]がその後段の半
導体チップＣj+1の基準電流Ｉref1の基礎となる一方、この半導体チップＣj+1から出力さ
れた電流信号Ｓi[1]が、半導体チップＣjでの基準電流Ｉref2の生成のためにフィードバ
ックされるということができる。ここで、各半導体チップＣの特性に個体差がある場合に
は、ひとつの半導体チップＣjに供給される電流信号Ｓi[1]と電流信号Ｓi[2]との電流値
の相違に起因して基準電流Ｉref1と基準電流Ｉref2とがバラつく場合がある。このような
場合であっても、基準電位線３７の電位Ｖrefは基準電流Ｉref1と基準電流Ｉref2とに応
じたレベルに収束的に均衡していくから、各半導体チップＣにおける電位Ｖrefのバラツ
キを抑制することができる。すなわち、基準電流がひとつの方向のみに伝播される特許文
献２の構成においてはその伝搬のたびに累積的に基準電流のズレが増大していくのに対し
、本実施形態においては、各駆動回路２４１に対してその配列に沿った双方向から電位Ｖ
refが調整されるから、各半導体チップＣにおける電位Ｖrefを均等化し、これによって素
子アレイ部１０における階調のムラを抑制することが可能となる。
【００４３】
一方、図７に態様(3b)として例示されるように、Ｘ方向の最も負側の半導体チップＣ1
における電圧入力端子Ｖin[1]と最も正側の半導体チップＣNにおける電圧入力端子Ｖin[2
]とに対して基準設定回路２６から共通の電圧信号Ｓv0が供給される構成（すなわち半導
体チップＣ1およびＣNの双方がマスターチップとして機能する構成）も採用される。この
態様によれば、態様(3a)と比較して、各半導体チップＣにおける基準電位線３７の電位Ｖ
refを迅速かつ確実に均等なレベルに安定化させることができる。
【００４４】
なお、態様(3a)においてはマスターチップに電圧信号Ｓv0が入力される構成を例示した
が、図７に態様(4a)として例示されるように、各半導体チップＣが態様(3a)と同様に配列
および接続された構成のもとで、マスターチップに電流信号Ｓi0を入力する電流出力型の
基準設定回路２６を採用してもよい。また、図７に態様(4b)として例示されるように、両
端に位置する各半導体チップＣ（Ｃ1およびＣN）に対して同値の電流信号Ｓi0がそれぞれ
供給される構成としてもよい。このように、相互に隣接する半導体チップＣ同士で双方向
にわたって電流信号（Ｓi[1]およびＳi[2]）が授受される構成のもとでも、基準設定回路
２６が電流出力型および電圧出力型の何れであるかに拘わらず同じ構成の半導体チップＣ
を汎用することができる。
【００４５】
＜Ｃ：変形例＞
以上の各形態には様々な変形を加えることができる。具体的な変形の態様を例示すれば
以下の通りである。なお、以下の各態様を適宜に組み合わせてもよい。
【００４６】
（１）変形例１
以上の実施形態においては、各端子群Ｔ（第１端子群Ｔ1，第２端子群Ｔ2）が電圧入力
端子Ｖin（Ｖin[1]，Ｖin[2]）と電流入力端子Ｉin（Ｉin[1]，Ｉin[2]）と電流出力端子
Ｉout（Ｉout[1]，Ｉout[2]）とを含む構成を例示したが、各端子群Ｔを構成する端子の
態様はこの例示に限定されない。例えば、図８に示されるように、各端子群Ｔが電流入力
端子Ｉinおよび電流出力端子Ｉoutからなる構成（すなわち図４の構成から電圧入力端子
Ｖinが省略された構成）としてもよいし、図９に示されるように、各端子群Ｔが電圧入力
端子Ｖinおよび電流出力端子Ｉoutからなる構成（すなわち図４の構成から電流入力端子
Ｉinが省略された構成）としてもよい。すなわち、本発明においては、複数の端子群Ｔの
各々が少なくとも入力端子と出力端子とを備えていれば足り、ひとつの端子群Ｔを構成す
る入力端子や出力端子の個数、あるいは各々に入出力される信号が電圧信号および電流信
号の何れであるかは任意に変更される。
【００４７】
（２）変形例２
図１０に示されるように、第１電流生成部３１１の第１トランジスタ４１および第２ト
ランジスタ４２の各々のゲートと、第２電流生成部３１２の第１トランジスタ４１および
第２トランジスタ４２の各々のゲートとが配線Ｌを介して電気的に接続された構成として
もよい。この構成によれば、第１電流生成部３１１で生成される基準電流Ｉref1と第２電
流生成部３１２で生成される基準電流Ｉref2とを迅速かつ確実に一致させることができる
。
【００４８】
（３）変形例３
図６および図７においては、Ｘ方向の端部に位置する半導体チップＣがマスターチップ
とされた構成を例示したが、マスターチップの位置は任意に変更される。例えば、図１１
に示されるように、中央に位置する半導体チップＣが電圧信号Ｓv0または電流信号Ｓi0の
供給によってマスターチップとされる構成としてもよい。図１１に示されるように、本発
明においては、データ線駆動回路２４を構成する総ての半導体チップＣ（駆動回路２４１
）が共通の構成である必要は必ずしもなく、また、ひとつの半導体チップＣに形成される
端子群Ｔの総数も任意に変更される。
【００４９】
（４）変形例４
電気光学素子１７を所期の階調に駆動するための各部の構成は任意である。例えば以下
に例示する第１および第２の態様を採用することができる。
【００５０】
（４−１）第１の態様
図１２は、プリンタの露光ヘッド（ラインヘッド）に本発明を適用した場合の形態を示
すブロック図である。同図に示されるように、本態様においては複数の電気光学素子１７
がＸ方向（すなわち用紙などの記録材の主走査方向）に配列される。したがって、本態様
においては図１に図示された走査線１２や走査線駆動回路２２は設けられない。また、図
１２に示されるように、各電気光学素子１７の陽極はこれに対応するデータ線１４に接続
され、各電気光学素子１７の陰極は接地線に共通に接続される。以上の構成において、階
調データＧに応じたデータ信号がデータ線駆動回路２４から各データ線１４に対して順次
に出力されることによって各電気光学素子１７は階調データＧに応じた階調に制御される
。このように、走査線１２やその各々を駆動する走査線駆動回路２２は本発明において必
ずしも必要な要素ではない。
【００５１】
（４−２）第２の態様
各電気光学素子１７の階調を制御するための画素回路が電気光学素子１７ごとに形成さ
れたアクティブマトリクス方式の電気光学装置Ｄにも本発明は適用される。図１３は、ひ
とつの画素回路Ｐの具体的な態様を例示する回路図である。同図の画素回路Ｐは、図１に
示された走査線１２とデータ線１４との交差に対応するようにマトリクス状に配列される
。
【００５２】
図１３に示されるｐチャネル型の駆動トランジスタＴdrは、電気光学素子１７に供給さ
れる電流Ｉelを制御するための手段である。電気光学素子１７は、その陽極が駆動トラン
ジスタＴdrのドレインに接続されるとともに陰極が接地線に接続される。駆動トランジス
タＴdrのゲートとドレインとの間にはｐチャネル型のトランジスタ５１が介挿され、駆動
トランジスタＴdrのゲートとソースとの間には容量素子５２が介挿される。また、駆動ト
ランジスタＴdrのソースはｐチャネル型の選択トランジスタ５３のドレインに接続される
。この選択トランジスタ５３は、駆動トランジスタＴdrのソースとデータ線１４との導通
および非導通を切り替える手段であり、ソースがデータ線１４に接続される。また、駆動
トランジスタＴdrのソースと電源線との間にはｎチャネル型のトランジスタ５４が介挿さ
れる。トランジスタ５１・選択トランジスタ５３およびトランジスタ５４の各々のゲート
は走査線１２に対して共通に接続される。
【００５３】
この構成のもと、水平走査期間にて走査線１２がローレベルに設定されると、トランジ
スタ５１がオン状態となって駆動トランジスタＴdrがダイオード接続されるとともに、選
択トランジスタ５３がオン状態となって駆動トランジスタＴdrのソースがデータ線１４に
接続される。したがって、駆動トランジスタＴdrにはデータ信号が流れ、このときの駆動
トランジスタＴdrのゲート−ソース間の電圧（すなわちデータ信号に応じた電圧）が容量
素子５２に保持される。
【００５４】
一方、水平走査期間が経過して走査線１２がハイレベルに設定されると、トランジスタ
５１および選択トランジスタ５３がオフ状態に遷移するが、直前の水平走査期間で容量素
子５２に保持された電圧は駆動トランジスタＴdrのゲート−ソース間に印加され続ける。
一方、ハイレベルとなった走査線１２によってトランジスタ５４はオン状態に遷移する。
したがって、容量素子５２の電圧に応じた電流（すなわち直前の水平走査期間におけるデ
ータ信号に応じた電流）Ｉelが電源線からトランジスタ５４および駆動トランジスタＴdr
を経由して電気光学素子１７に供給される。電気光学素子１７はこの電流Ｉelに対応した
輝度に発光する。
【００５５】
（５）変形例５
以上の実施形態においてはアナログの電流信号であるデータ信号をデジタルの階調デー
タＧから生成するＤ／Ａ変換器をデータ信号生成部３５として例示したが、データ信号の
態様やこれを生成するための回路の構成は図５の例示に限定されない。例えば、図１４に
示されるように、パルス幅変調方式で電気光学素子１７を駆動するデータ信号生成部３５
を採用してもよい。同図に示されるトランジスタＴcは、ゲートが基準電位線３７に接続
されるとともにソースが電源線１９に接続されたｐチャネル型のトランジスタである。一
方、トランジスタＴdは、トランジスタＴcのドレインとデータ出力端子３５１（さらには
データ線１４）との導通および非導通を信号ＳPWMに応じて制御するｐチャネル型のトラ
ンジスタである。信号ＳPWMは、例えば、階調データＧによって高階調が指定されるほど
、ローレベル（すなわちトランジスタＴdをオン状態とするレベル）の時間密度が高くな
るように階調データＧに応じて生成される。この構成においては、トランジスタＴdがオ
ン状態となる期間にて選択的に基準電位線３７の電位Ｖrefに応じた電流がトランジスタ
ＴcおよびトランジスタＴdを経由してデータ線１４に出力される。すなわち、階調データ
Ｇに応じた時間密度のパルス信号がデータ信号として出力される。この構成によっても、
電気光学素子１７は階調データＧに応じた階調（例えばデータ信号の時間密度に応じた輝
度）に制御される。なお、図１４のデータ信号生成部３５は、図２や図１２に示したよう
にデータ線１４のデータ信号が電気光学素子１７に直接的に供給される構成に対して特に
好適である。
【００５６】
（６）変形例６
以上の説明においてはＯＬＥＤ素子を利用した電気光学装置Ｄを例示したが、これ以外
の電気光学素子を利用した電気光学装置にも本発明は適用される。例えば、無機ＥＬ素子
を利用した表示装置、電界放出ディスプレイ（ＦＥＤ：Field Emission Display）、表
面導電型電子放出ディスプレイ（ＳＥＤ：Surface-conduction Electron-emitter Disp
lay）、弾道電子放出ディスプレイ（ＢＳＤ：Ballistic electron Surface emitting
Display）、発光ダイオードを利用した表示装置など各種の電気光学装置に本発明は適用
される。
【００５７】
＜Ｄ：応用例＞
次に、本発明に係る電気光学装置を利用した電子機器について説明する。図１５は、以
上に説明した何れかの形態に係る電気光学装置Ｄを表示装置として採用したモバイル型の
パーソナルコンピュータの構成を示す斜視図である。パーソナルコンピュータ２０００は
、表示装置としての電気光学装置Ｄと本体部２０１０とを備える。本体部２０１０には、
電源スイッチ２００１およびキーボード２００２が設けられている。この電気光学装置Ｄ
は電気光学素子１７にＯＬＥＤ素子を使用しているので、視野角が広く見易い画面を表示
できる。
【００５８】
図１６に、以上の実施形態に係る電気光学装置Ｄを適用した携帯電話機の構成を示す。
携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２、な
らびに表示装置としての電気光学装置Ｄを備える。スクロールボタン３００２を操作する
ことによって、電気光学装置Ｄに表示される画面がスクロールされる。
【００５９】
図１７に、以上の実施形態に係る電気光学装置Ｄを適用した携帯情報端末（ＰＤＡ：Pe
rsonal Digital Assistants）の構成を示す。情報携帯端末４０００は、複数の操作ボタ
ン４００１および電源スイッチ４００２、ならびに表示装置としての電気光学装置Ｄを備
える。電源スイッチ４００２を操作すると、住所録やスケジュール帳といった各種の情報
が電気光学装置Ｄに表示される。
【００６０】
なお、本発明に係る電気光学装置が適用される電子機器としては、図１５から図１７に
示したもののほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション
装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーショ
ン、テレビ電話、ＰＯＳ端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパ
ネルを備えた機器等などが挙げられる。また、本発明に係る電気光学装置の用途は画像の
表示に限定されない。例えば、光書込み型のプリンタや電子複写機といった画像形成装置
においては、用紙などの記録材に形成されるべき画像に応じて感光体を露光する書込みヘ
ッドが使用されるが、この種の書込みヘッドとしても本発明の電気光学装置（特に図１２
に図示された態様）は利用される。
【図面の簡単な説明】
【００６１】
【図１】第１実施形態に係る電気光学装置の構成を示すブロック図である。
【図２】各電気光学素子の配列の態様を示す回路図である。
【図３】電気光学装置の動作の概要を示すタイミングチャートである。
【図４】ひとつの半導体チップに搭載された駆動回路の構成を示す回路図である。
【図５】データ信号生成部の構成を示す回路図である。
【図６】各半導体チップの配列の態様を例示する回路図である。
【図７】各半導体チップの配列の態様を例示する回路図である。
【図８】変形例に係る半導体チップの構成を示す回路図である。
【図９】変形例に係る半導体チップの構成を示す回路図である。
【図１０】変形例に係る電気光学装置の構成を示すブロック図である。
【図１１】各半導体チップの配列の別例を示すブロック図である。
【図１２】露光装置として利用される電気光学装置の構成を示すブロック図である。
【図１３】変形例に係る電気光学装置の画素回路の構成を示す回路図である。
【図１４】データ信号生成部の別例を示す回路図である。
【図１５】本発明に係る電子機器の具体的な形態を示す斜視図である。
【図１６】本発明に係る電子機器の具体的な形態を示す斜視図である。
【図１７】本発明に係る電子機器の具体的な形態を示す斜視図である。
【符号の説明】
【００６２】
Ｄ……電気光学装置、１０……素子アレイ部、１２……走査線、１４……データ線、１７
……電気光学素子、２２……走査線駆動回路、２４……データ線駆動回路、２６……基準
設定回路、Ｃ……半導体チップ、Ｔ1……第１端子群、Ｔ2……第２端子群、Ｖin[1]，Ｖi
n[2]……電圧入力端子、Ｉin[1]，Ｉin[2]……電流入力端子、Ｉout[1]，Ｉout[2]……電
流出力端子、３１１……第１電流生成部，３１２……第２電流生成部、３３１……第１出
力部、３３１，３３２……第２出力部、４３……電圧生成トランジスタ、３５……データ
信号生成部。
【技術分野】
【０００１】
本発明は、有機発光ダイオード（以下「ＯＬＥＤ（Organic Light Emitting Diode）」
という）に代表される発光素子など各種の電気光学素子の挙動を制御する技術に関する。
【背景技術】
【０００２】
複数の電気光学素子が配列された電気光学装置が各種の電子機器の表示装置や露光装置
として従来から提案されている。各電気光学素子の階調（例えば輝度）は、その電気光学
素子に対応したデータ線に供給されるデータ信号に応じて制御される。複数のデータ線に
対するデータ信号の供給のために複数の半導体チップが利用される構成もある。各半導体
チップでは、その半導体チップで生成された電流（以下「基準電流」という）を基準とし
て、階調データに応じたデータ信号が生成される。
【０００３】
ただし、各半導体チップには製造プロセスに起因した特性（例えばトランジスタの閾値
電圧）の個体差が生じ得る。したがって、各電気光学素子に同じ階調が指定された場合で
あっても、データ信号の基礎となる基準電流が半導体チップごとに相違することによって
各電気光学素子の階調がバラつくという問題がある。このような問題の解決を目的として
、例えば特許文献１には、ひとつの基準電流発生回路で生成された基準電流を総ての半導
体チップに共通に供給する構成が開示されている。また、特許文献２には、各半導体チッ
プの基準電流に応じた信号をこれに隣接する半導体チップに供給してデータ信号の生成に
使用する構成が開示されている。
【特許文献１】特開２０００−２９３２４５号公報（段落０００８および図１）
【特許文献２】特開２００５−４９６３２号公報（段落００４２および図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に開示された構成においては、基準電流発生回路と各半導体
チップとを電気的に接続するための配線が長くなるため、基準電流発生回路から各半導体
チップに供給される基準電流が周辺回路からのノイズなど様々な要因によって変動し易い
という問題がある。一方、特許文献２に開示された構成においては、相互に隣接する各半
導体チップを接続する比較的に短い配線を介して基準電流が伝送されるから、配線におけ
る基準電流の変動は特許文献１の構成よりも抑制される。しかしながら、特許文献２の構
成においては、各半導体チップの特性のバラツキや配線でのノイズの重畳といった様々な
要因によって、各半導体チップにわたる伝送のたびに基準電流が累積的に変動していく。
したがって、基準電流の授受の方向に沿って下流側の半導体チップに供給される基準電流
ほど所期の電流値とのズレが増大するという問題がある。本発明は、このような事情に鑑
みてなされたものであり、各駆動回路における基準電流のバラツキを抑制するという課題
の解決を目的としている。
【課題を解決するための手段】
【０００５】
この課題を解決するために、本発明に係る駆動回路は、データ信号に応じた光学状態と
なる電気光学素子を備えた電気光学装置の駆動回路であって、入力端子と出力端子とを各
々が含む第１端子群および第２端子群と、第１端子群の入力端子への入力信号に応じた第
１基準電流（例えば図４の基準電流Ｉref1）を生成する第１電流生成部と、第２端子群の
入力端子への入力信号に応じた第２基準電流（例えば図４の基準電流Ｉref2）を生成する
第２電流生成部と、第１基準電流および第２基準電流に応じたデータ信号を生成するデー
タ信号生成部と、少なくとも第２基準電流に応じた信号を第１端子群の出力端子に出力す
る第１出力部と、少なくとも第１基準電流に応じた信号を第２端子群の出力端子に出力す
る第２出力部とを具備する。
【０００６】
この構成の駆動回路は、例えば、各駆動回路の第１端子群の入力端子と他の駆動回路の
第２端子群の出力端子とが導通するとともに各駆動回路の第１端子群の出力端子と他の駆
動回路の第２端子群の入力端子とが導通するように複数個が隣接して配置される（例えば
図７の各態様）。この構成において、第i番目の駆動回路における基準電流に応じた信号
を第２端子群の出力端子から第（i+1）番目の駆動回路の第１端子群の入力端子に供給す
ることによって、第(i+1)番目の駆動回路における基準電流が第i番目の駆動回路の基準電
流に応じて調整される。また、第（i+1）番目の駆動回路における基準電流に応じた信号
を第１端子群の出力端子から第i番目の駆動回路の第２端子群の入力端子に供給すること
によって、第i番目の駆動回路における基準電流が第(i+1)番目の駆動回路の基準電流に応
じて調整される（すなわち、第(i+1)番目の駆動回路の基準電流が第i番目の駆動回路の基
準電流にフィードバックされる）。以上のように、本発明によれば、各駆動回路における
基準電流がその駆動回路の両側に位置する駆動回路の基準電流に応じて調整されるように
（つまり基準電流が駆動回路が配列する方向に沿った双方向にわたって伝達されるように
）複数の駆動回路を配列することができる。したがって、基準電流がひとつの方向のみに
伝達される特許文献２の構成と比較して、各駆動回路における基準電流の相違を低減する
ことができる。
【０００７】
別の観点において、各駆動回路の第２端子群の出力端子とその第１方向に隣接する他の
駆動回路の第１端子群の入力端子とが導通するように複数の駆動回路が相互に隣接して配
置される（例えば図６の態様(1a)や態様(2a)）。この態様においては、第i番目の駆動回
路における基準電流に応じた信号を第２端子群の出力端子からその第１方向に隣接する第
（i+1）番目の駆動回路の第１端子群の入力端子に供給することによって、第(i+1)番目の
駆動回路の基準電流を第i番目の駆動回路の基準電流に応じて調整することができる。す
なわち、各駆動回路の基準電流を第１方向に向けて順次に調整することができる。一方、
各駆動回路の第２端子群の入力端子とその第１方向に隣接する他の駆動回路の第１端子群
の出力端子とが導通するように複数の駆動回路が相互に隣接して配置される（例えば図６
の態様(1b)や態様(2b)）。この構成においては、各駆動回路の基準電流を第２方向に向け
て順次に調整することができる。以上のように、各駆動回路における基準電流の調整の方
向を各々の接続の態様に応じて選択することができる。したがって、駆動回路のレイアウ
トの自由度を向上させることができるという利点がある。
【０００８】
なお、本発明における「電気光学素子」とは、電気エネルギの供給によって輝度や透過
率といった光学的な特性が変化する素子である。本発明における電気光学素子の典型例は
、ＯＬＥＤ素子に代表される発光素子であるが、本発明が適用される範囲はこれに限定さ
れない。
【０００９】
また、本発明においては、第１端子群および第２端子群のみが特定されているが、入力
端子や出力端子を含む他の端子群を含んだ構成も当然に本発明の範囲に含まれる。また、
第１電流生成部および第２電流生成部を含む３個以上の電流生成部を備えた駆動回路や、
第１出力部および第２出力部を含む３個以上の出力部を備えた駆動回路も当然に本発明の
範囲に含まれる。つまり、端子群と電流生成部と出力部とを含む組の２以上が配置された
構成であれば、そのうちのひとつの組の各部を「第１端子群」「第１電流生成部」および
「第１出力部」と把握するとともにもうひとつの組の各部を「第２端子群」「第２電流生
成部」および「第２出力部」と把握すれば、その他の組の有無を議論するまでもなく当然
に本発明の範囲に含まれる。
【００１０】
本発明の望ましい態様は、半導体チップ（ＩＣチップ）に集積された駆動回路であり、
第１端子群の各端子は半導体チップのひとつの縁辺に沿って配置され、第２端子群の各端
子はこれに対向する縁辺に沿って配置される。この態様によれば、所定の方向に配列され
た複数の半導体チップの各々が、各半導体チップの間隙に位置する比較的に短い配線によ
って電気的に接続される。したがって、配線におけるノイズの重畳に起因した各半導体チ
ップでの基準電流のバラツキを抑制することができる。もっとも、第１端子群や第２端子
群の各端子が半導体チップの周縁に沿って直線的に配列している必要は必ずしもない。す
なわち、第１端子群の各端子がデータ信号生成部に対して一方の側に配置され、第２端子
群の各端子がデータ信号生成部に対して他方の側に配置されていれば、各端子群における
端子の配置の態様の如何に拘わらず、各半導体チップの間隙に位置する配線を短縮できる
という効果は奏される。
【００１１】
本発明の望ましい態様において、第１電流生成部は、第１端子群の入力端子への入力信
号に応じた第１電流を生成するトランジスタ（例えば図４の第１トランジスタ４１）と当
該第１電流のミラー電流を第１基準電流として生成するトランジスタ（例えば図４の第２
トランジスタ４２）とを有するカレントミラー回路を含み、第２電流生成部は、第２端子
群の入力端子への入力信号に応じた第２電流を生成するトランジスタと当該第２電流のミ
ラー電流を第２基準電流として生成するトランジスタとを有するカレントミラー回路を含
む。この態様によれば、入力信号に応じた基準電流を精度よく生成することができる。
【００１２】
この態様において、第１電流生成部は、第１基準電流の経路上に配置されてゲートが基
準電位線に接続された第１電圧生成トランジスタを含み、第２電流生成部は、第２基準電
流の経路上に配置されてゲートが基準電位線に接続された第２電圧生成トランジスタを含
み、データ信号生成部は、基準電位線の電位（実施形態における電位Ｖref）を基準とし
てデータ信号を生成する。この態様によれば、基準電位線の電位が第１基準電流および第
２基準電流の双方に応じて調整されるから、各駆動回路にてデータ信号の生成の基準とな
る基準電位線の電位を均衡させることができる。また、第１電流生成部のカレントミラー
回路を構成する各トランジスタのゲートと第２電流生成部のカレントミラー回路を構成す
る各トランジスタのゲートとが相互に接続された構成によれば、第１基準電流と第２基準
電流とを迅速かつ確実に均等化することができる。
【００１３】
本発明は、以上に説明した各態様の駆動回路を備えた電気光学装置としても特定される
。すなわち、この電気光学装置は、各々がデータ線に供給されるデータ信号に応じた光学
状態となる複数の電気光学素子と、本発明の何れかの態様に係る複数の駆動回路を配列し
てなるデータ線駆動回路と、各駆動回路における第１端子群の出力端子と当該駆動回路に
隣接する他の駆動回路における第２端子群の入力端子とを相互に接続する第１配線（例え
ば図６や図７における第１配線Ｌ1および第２配線Ｌ2の一方）とを具備する。この態様に
よれば、本発明の駆動回路と同様の作用および効果が奏される。
【００１４】
この電気光学装置においては、各駆動回路の配列に沿った双方向にわたって基準電流の
調整が実施されるように、各駆動回路における第１端子群の入力端子と当該駆動回路に隣
接する他の駆動回路における第２端子群の出力端子とを相互に接続する第２配線（例えば
図６や図７における第１配線Ｌ1および第２配線Ｌ2の他方）を備えた構成としてもよい。
具体的な態様は例えば図７に例示される。また、複数の駆動回路の各々が半導体チップに
集積されて所定の方向に配列された構成のもとで、各半導体チップにおいては、所定の方
向に沿った一方の側に第１端子群の各端子が配置され、所定の方向に沿った他方の側に第
２端子群の各端子が配置されてもよい。この構成によれば、各半導体チップの間隙に位置
する比較的に短い配線によって各駆動回路を電気的に接続することができる。
【００１５】
本発明の望ましい態様において、各基準電流の基準となる電圧信号を生成する基準設定
手段が設けられ、複数の駆動回路のうち少なくともひとつの駆動回路の入力端子には、基
準設定手段が生成した電圧信号が供給される。他の態様において、各基準電流の基準とな
る電流信号を生成する基準設定手段が設けられ、複数の駆動回路のうち少なくともひとつ
の駆動回路の入力端子には、基準設定手段が生成した電流信号が供給される。
【００１６】
本発明に係る電気光学装置は各種の電子機器に利用される。この電子機器の典型例は、
電気光学装置を表示装置として利用した機器である。この種の電子機器としては、パーソ
ナルコンピュータや携帯電話機などがある。もっとも、本発明に係る電気光学装置の用途
は画像の表示に限定されない。例えば、光線の照射によって感光体ドラムなどの像担持体
に潜像を形成するための露光装置（露光ヘッド）としても本発明の電気光学装置を適用す
ることができる。
【発明を実施するための最良の形態】
【００１７】
＜Ａ：第１実施形態＞
図１は、本発明の実施形態に係る電気光学装置の構成を示すブロック図である。同図に
示されるように、この電気光学装置Ｄは、多数の電気光学素子１７が面状に配列された素
子アレイ部１０と、各電気光学素子１７を駆動するための走査線駆動回路２２およびデー
タ線駆動回路２４と、データ線駆動回路２４で使用される信号を生成する基準設定回路２
６とを有する。
【００１８】
図２は、各電気光学素子１７の近傍の構成を拡大して示す回路図である。図１および図
２に示されるように、素子アレイ部１０には、Ｘ方向に延在する複数の走査線１２と、Ｘ
方向と交差するＹ方向に延在する複数のデータ線１４とが形成される。各電気光学素子１
７は、走査線１２とデータ線１４との各交差に対応する位置に配置されてマトリクス状に
配列する。これらの電気光学素子１７は、例えば、低分子または高分子あるいはデンドリ
マーといった有機ＥＬ（ElectroLuminescent）材料からなる発光層を陽極と陰極との間に
介在させたＯＬＥＤ素子（発光素子）である。図２に示されるように、本実施形態の電気
光学装置Ｄは、電気光学素子１７の陽極がデータ線１４に接続されるとともに陰極が走査
線１２に接続されたパッシブマトリクス型の発光装置である。
【００１９】
走査線駆動回路２２は、複数の走査線１２の各々を順番に選択する回路である。図３に
示されるように、走査線駆動回路２２が選択した走査線１２の電位はローレベルに設定さ
れ、非選択の走査線１２の電位はハイレベルに設定される。
【００２０】
図１に示されるように、素子アレイ部１０に形成された複数のデータ線１４は、ｎ本を
単位としてＮ個のブロックＢ（Ｂ1，Ｂ2，……，ＢN）に区分される（ｎおよびＮはとも
に自然数）。データ線駆動回路２４は、各々が別個のブロックＢに対応するＮ個の半導体
チップＣ（Ｃ1，Ｃ2，……，ＣN）を含む。各半導体チップＣは平面的な外形が略長方形
状であり、長辺をＸ方向に向けた姿勢で各々がＸ方向に配列される。なお、相互に隣接す
る各半導体チップＣは配線を介して電気的に接続されるが、その接続の具体的な態様につ
いては後述する。
【００２１】
次に、図４は、半導体チップＣ（Ｃ1ないしＣNの各々）の構成を示すブロック図である
。なお、同図においてはひとつの半導体チップＣのみが例示されているが、データ線駆動
回路２４を構成する総ての半導体チップＣ（Ｃ1ないしＣN）は同様の構成である。
【００２２】
図４に示されるように、半導体チップＣは、これに対応するブロックＢの各データ線１
４に対してデータ信号を出力する駆動回路２４１を含む。各データ線１４に出力されるデ
ータ信号は、走査線駆動回路２２が選択した走査線１２とそのデータ線１４との交差に対
応した電気光学素子１７の階調に応じた電流信号である。各電気光学素子１７の階調は外
部から供給される階調データＧによって指定される。図３に示されるように、水平走査期
間にて走査線駆動回路２２が選択した電気光学素子１７はその水平走査期間にてデータ線
１４を介して供給されるデータ信号に応じた輝度に発光する。
【００２３】
図４に示されるように、駆動回路２４１は、第１端子群Ｔ1および第２端子群Ｔ2と、第
１電流生成部３１１および第２電流生成部３１２と、第１出力部３３１および第２出力部
３３２と、ひとつのブロックＢに属するデータ線１４の総本数に相当するｎ個のデータ信
号生成部３５とを含む。
【００２４】
第１端子群Ｔ1は、電圧入力端子Ｖin[1]と電流入力端子Ｉin[1]と電流出力端子Ｉout[1
]とを含む。同様に、第２端子群Ｔ2は、電圧入力端子Ｖin[2]と電流入力端子Ｉin[2]と電
流出力端子Ｉout[2]とを含む。電圧入力端子Ｖin[1]およびＶin[2]の各々は外部（基準設
定回路２６または他の半導体チップＣ）から電圧信号が供給される端子であり、電流入力
端子Ｉin[1]およびＩin[2]の各々は外部から電流信号が供給される端子である。一方、電
流出力端子Ｉout[1]およびＩout[2]の各々は、電流信号を外部（他の半導体チップＣ）に
出力するための端子である。図４に示されるように、第１端子群Ｔ1に属する各端子は、
略長方形状の半導体チップＣのうちひとつの短辺ａに沿って配列される。一方、第２端子
群Ｔ2に属する各端子は、この短辺ａとは反対側の短辺ｂに沿って配列される。したがっ
て、第ｊ段目の半導体チップＣj（ｊは１≦ｊ≦Ｎを満たす整数）の第１端子群Ｔ1は、そ
のＸ方向の負側に隣接する半導体チップＣj-1の第２端子群Ｔ2と隣接し、半導体チップＣ
jの第２端子群Ｔ2は、そのＸ方向の正側に隣接する半導体チップＣj+1の第１端子群Ｔ1と
隣接する。
【００２５】
第１電流生成部３１１および第２電流生成部３１２は、データ信号の電流値の基準とな
る基準電流Ｉref（Ｉref1，Ｉref2）を生成するための回路である。第１電流生成部３１
１および第２電流生成部３１２の各々は、ｎチャネル型の第１トランジスタ４１および第
２トランジスタ４２と、ｐチャネル型の電圧生成トランジスタ４３とを含む。第１トラン
ジスタ４１のゲートとドレインとは接続される。第１トランジスタ４１および第２トラン
ジスタ４２のソースはともに接地される。第１トランジスタ４１と第２トランジスタ４２
とは各々のゲートが相互に接続されてカレントミラー回路を構成する。一方、電圧生成ト
ランジスタ４３は、ゲートおよびドレインの双方が第２トランジスタ４２のドレインに接
続されるとともにソースが電源線１９に接続される。電源線１９には電源の高位側の電位
が供給される。また、第１電流生成部３１１および第２電流生成部３１２の各々の電圧生
成トランジスタ４３はゲートが基準電位線３７に対して共通に接続される。
【００２６】
第１端子群Ｔ1の電圧入力端子Ｖin[1]は、第１電流生成部３１１に含まれる第１トラン
ジスタ４１のゲートに接続され、第１端子群Ｔ1の電流入力端子Ｉin[1]は、この第１トラ
ンジスタ４１のドレインに接続される。したがって、電圧入力端子Ｖin[1]に供給される
電圧信号または電流入力端子Ｉin[1]に供給される電流信号に応じた電流Ｉ1が第１電流生
成部３１１の第１トランジスタ４１に流れる。そして、この電流Ｉ1に対応したミラー電
流（例えば電流Ｉ1と等しい電流）が、基準電流Ｉref1として、第１電流生成部３１１の
電圧生成トランジスタ４３および第２トランジスタ４２に流れる。
【００２７】
第２端子群Ｔ2の各端子と第２電流生成部３１２の各部との関係も同様である。したが
って、第２端子群Ｔ2の電圧入力端子Ｖin[2]または電流入力端子Ｉin[2]に供給される信
号に応じた電流Ｉ2が第１トランジスタ４１に流れ、この電流Ｉ2のミラー電流である基準
電流Ｉref2が第２電流生成部３１２の電圧生成トランジスタ４３および第２トランジスタ
４２に流れる。以上のように、第１電流生成部３１１の電圧生成トランジスタ４３に基準
電流Ｉref1が流れるとともに第２電流生成部３１２の電圧生成トランジスタ４３に基準電
流Ｉref2が流れることによって、基準電位線３７は基準電流Ｉref1および基準電流Ｉref2
に応じた電位Ｖrefとなる。
【００２８】
図４に示される各データ信号生成部３５は、階調データＧ（本実施形態では８ビットの
デジタルデータ）によって指定された階調に応じた電流値のデータ信号を生成し、このデ
ータ信号をデータ出力端子３５１からデータ線１４に出力する回路である。図５に示され
るように、本実施形態におけるひとつのデータ信号生成部３５は、階調データＧのビット
数に相当する８個のトランジスタＴa（Ｔa0ないしＴa7）と、各々のドレインがトランジ
スタＴaのソースに接続された８個のトランジスタＴb（Ｔb0ないしＴb7）とを有するＤ／
Ａ変換器である。
【００２９】
トランジスタＴa0ないしＴa7の各々のゲートには階調データＧの各ビット（Ｄ0ないし
Ｄ7）が供給される。また、ひとつのデータ信号生成部３５に属するトランジスタＴa0な
いしＴa7のドレインはデータ出力端子３５１を介してデータ線１４に共通に接続される。
一方、各トランジスタＴbは、ソースが電源線１９に接続されるとともにゲートが基準電
位線３７に接続される。したがって、各トランジスタＴbには基準電位線３７の電位Ｖref
に応じた電流が流れる。トランジスタＴb0ないしＴb7の特性（特に利得係数）は、各々の
ゲートに共通の電位Ｖrefが供給されたときに各トランジスタＴbに流れる電流が２のべき
乗に対応した比率（Ｔb0：Ｔb1：Ｔb2：Ｔb3：Ｔb4：Ｔb5：Ｔb6：Ｔb7＝１：２：４：８
：１６：３２：６４：１２８）となるように選定されている。
【００３０】
以上の構成において、８個のトランジスタＴa0ないしＴa7のうち階調データＧに応じた
トランジスタＴaが選択的にオン状態とされる。こうしてオン状態となったトランジスタ
Ｔaに対応した１以上のトランジスタＴbに電流が流れ、これらの電流の加算に相当する電
流信号がデータ信号としてデータ出力端子３５１からデータ線１４に出力される。各トラ
ンジスタＴbの電流は基準電位線３７の電位Ｖrefに応じて決定されるから、データ信号生
成部３５によって生成されるデータ信号は電位Ｖrefに応じた電流値となる。
【００３１】
第１出力部３３１および第２出力部３３２の各々はｐチャネル型のトランジスタ４４を
含む。第１出力部３３１のトランジスタ４４はソースが電源線１９に接続されるとともに
ドレインが第１端子群Ｔ1の電流出力端子Ｉout[1]に接続される。同様に、第２出力部３
３２のトランジスタ４４はソースが電源線１９に接続されるとともにドレインが第２端子
群Ｔ2の電流出力端子Ｉout[2]に接続される。各トランジスタ４４のゲートは基準電位線
３７に対して共通に接続される。したがって、電位Ｖrefに応じた電流信号が第１出力部
３３１を介して電流出力端子Ｉout[1]から出力される。同様に、電位Ｖrefに応じた電流
信号が第２出力部３３２を介して電流出力端子Ｉout[2]から出力される。
【００３２】
以上の構成において、第１端子群Ｔ1の電流入力端子Ｉin[1]に対する電流信号または電
圧入力端子Ｖin[1]に対する電圧信号に応じた基準電流Ｉref1が第１電流生成部３１１に
よって生成され、この基準電流Ｉref1に応じた電位Ｖrefが基準電位線３７に供給される
。この電位Ｖrefは各データ信号生成部３５においてデータ信号の基準として利用される
。また、電位Ｖrefが第２電流生成部３１２の電圧生成トランジスタ４３のゲートに供給
されることによってその直下の第２トランジスタ４２には電位Ｖrefに応じた基準電流Ｉr
ef2が流れる一方、この電位Ｖrefに応じた電流信号が第２出力部３３２のトランジスタ４
４を介して第２端子群Ｔ2の電流出力端子Ｉout[2]から出力される。以上のように、本実
施形態の半導体チップＣにおいては、第１に、第１端子群Ｔ1の入力端子（Ｉin[1]または
Ｖin[1]）への入力信号に応じた基準電流Ｉref1が生成され、第２に、この基準電流Ｉref
1に応じたデータ信号が生成および出力され、第３に、基準電流Ｉref1に応じた（さらに
は基準電流Ｉref1から生成された基準電流Ｉref2に応じた）電流信号が第２端子群Ｔ2の
電流出力端子Ｉout[2]から外部に出力される。第２端子群Ｔ2の電流入力端子Ｉin[2]に対
する電流信号の入力または電圧入力端子Ｖin[2]に対する電圧信号の入力が実行された場
合も同様である。すなわち、この場合には、第１に、第２端子群Ｔ2への入力信号に応じ
た基準電流Ｉref2が生成され、第２に、この基準電流Ｉref2に応じたデータ信号が生成お
よび出力され、第３に、基準電流Ｉref2（および基準電流Ｉref1）に応じた電流信号が第
１端子群Ｔ1の電流出力端子Ｉout[1]から外部に出力される。
【００３３】
図１に示した基準設定回路２６は、基準電位線３７の電位Ｖrefを指定するための信号
を少なくともひとつの半導体チップＣ（以下では特に「マスターチップ」という）に供給
する手段である。本実施形態の基準設定回路２６としては、電位Ｖrefの基準となる電圧
信号をマスターチップに供給するタイプ（以下「電圧出力型」という）および電位Ｖref
の基準となる電流信号をマスターチップに供給するタイプ（以下「電流出力型」という）
の何れかが設計時に選定されたうえで採用される。なお、以下では、データ線駆動回路２
４を構成するＮ個の半導体チップＣ1ないしＣNのうちマスターチップ以外の半導体チップ
Ｃを「スレーブチップ」という。
【００３４】
＜Ｂ：各半導体チップＣの配置および接続の態様＞
図１に示したデータ線駆動回路２４は、以上に説明した複数の半導体チップＣを相互に
接続した構成となっている。例えば、各半導体チップＣを図６または図７に例示された各
態様のように配置および接続することによってデータ線駆動回路２４が構成される。実際
のデータ線駆動回路２４の構成は、電気光学装置Ｄの各部のレイアウトや寸法、電気光学
装置Ｄと外部とを接続するための端子（図示略）の位置、あるいは、基準設定回路２６が
電圧出力型であるか電流出力型であるかといった様々な要因に応じて、以下に例示される
態様やその他の態様のなかから適宜に選択される。
【００３５】
（１）第１の態様
図６に示される態様(1a)および(1b)の各々は、基準設定回路２６が電圧出力型である場
合のデータ線駆動回路２４の構成である。このうち態様(1a)においては、各半導体チップ
Ｃjの第２端子群Ｔ2の電流出力端子Ｉout[2]とそのＸ方向の正側に隣接する半導体チップ
Ｃj+1の第１端子群Ｔ1の電流入力端子Ｉin[1]とが第１配線Ｌ1を介して相互に接続される
。Ｘ方向の最も負側に位置する半導体チップＣ1は、その電圧入力端子Ｖin[1]に基準設定
回路２６からの電圧信号Ｓv0が入力されることによってマスターチップとして作用する。
このマスターチップにおいては、電圧信号Ｓv0の電圧値に応じた基準電流Ｉref1および電
位Ｖrefが生成されたうえで、この電位Ｖrefを基準としたデータ信号が生成されるととも
に電位Ｖrefに応じた電流信号Ｓi[2]が電流出力端子Ｉout[2]から次段のスレーブチップ
（半導体チップＣ2）の電流入力端子Ｉin[1]に供給される。
【００３６】
一方、各スレーブチップにおいては、前段の半導体チップＣから入力された電流信号Ｓ
i[2]に応じた基準電流Ｉref1および電位Ｖrefの生成と、この電位Ｖrefに応じたデータ信
号および電流信号Ｓi[2]の出力とが実行される。すなわち、各半導体チップＣ（スレーブ
チップ）の基準電流Ｉref1を決定する電流信号Ｓi[2]がＸ方向の負側から正側に向かって
各半導体チップＣを順番に伝播していく。この構成によれば、特許文献１に開示された構
成と比較して、各半導体チップＣ間の配線（第１配線Ｌ1）が短縮されるから、各半導体
チップＣを連結する配線でのノイズに起因した基準電流Ｉref1のバラツキを抑制すること
ができる。
【００３７】
また、態様(1b)においては、基準設定回路２６による電圧信号Ｓv0の供給によってＸ方
向の最も正側の半導体チップＣNがマスターチップとして機能する。そして、基準電流Ｉr
ef2に応じて各半導体チップＣjの電流出力端子Ｉout[1]から出力される電流信号Ｓi[1]が
、第２配線Ｌ2を介して、そのＸ方向の負側に位置する半導体チップＣj-1の電流入力端子
Ｉin[2]に入力される。つまり、態様(1b)においては、態様(1a)とは逆に、電位Ｖrefを決
定する電流信号Ｓi[1]がＸ方向の正側から負側に向かって順次に伝播していく。
【００３８】
以上に説明したように、図４の構成の半導体チップＣを利用すれば、マスターチップと
なる半導体チップＣや電流信号Ｓi（Ｓi[1]またはＳi[2]）の伝播の方向を、各々の配線
の態様に応じて任意に選択することができる。すなわち、半導体チップＣ1をマスターチ
ップとして電流信号Ｓi[2]をＸ方向の正側に伝送する構成（態様(１a)）と、半導体チッ
プＣNをマスターチップとして電流信号Ｓi[1]をＸ方向の負側に伝送する構成（態様(1b)
）とで全く同じ構成の半導体チップＣを共用することができる。したがって、データ線駆
動回路２４の設計の変更に要するコストを低減しながらデータ線駆動回路２４の設計の自
由度を向上させることができる。
【００３９】
（２）第２の態様
図６の態様(2a)および態様(2b)の各々は、基準設定回路２６が電流出力型である場合に
採用されるデータ線駆動回路２４の構成である。このうち態様(2a)においては、基準設定
回路２６による電流信号Ｓi0の供給によってＸ方向の最も負側の半導体チップＣ1がマス
ターチップとなる。そして、態様(1a)と同様に、各半導体チップＣjの電流出力端子Ｉout
[2]からそのＸ方向の正側の半導体チップＣj+1の電流入力端子Ｉin[1]に電流信号Ｓi[2]
が順次に供給される。一方、態様(2b)においては、Ｘ方向の最も正側に位置する半導体チ
ップＣNがマスターチップとなり、相互に隣接する各半導体チップＣ間において電流信号
Ｓi[1]がＸ方向の負側に伝播していく。
【００４０】
図６に例示したように、図４の構成の半導体チップＣを利用すれば、電圧出力型の基準
設定回路２６が採用された構成と電流出力型の基準設定回路２６が採用された構成とで全
く同じ構成の半導体チップＣを共用することができる。この観点からしても、本実施形態
によれば設計の変更のコストを要することなくデータ線駆動回路２４の設計の自由度を向
上させることが可能である。
【００４１】
（３）第３の態様
図７の態様(3a)および態様(3b)の各々は、基準設定回路２６が電圧出力型である場合に
採用されるデータ線駆動回路２４の構成である。このうち態様(3a)においては、Ｘ方向の
最も負側に位置する半導体チップＣ1が電圧信号Ｓv0の供給によってマスターチップとな
る。また、各半導体チップＣj（ここではＣ1ないしＣN-1）とそのＸ方向の正側に隣接す
る半導体チップＣj+1とに着目すると、半導体チップＣjの電流出力端子Ｉout[2]と半導体
チップＣj+1の電流入力端子Ｉin[1]とが第１配線Ｌ1を介して接続され、半導体チップＣj
の電流入力端子Ｉin[2]と半導体チップＣj+1の電流出力端子Ｉout[1]とが第２配線Ｌ2を
介して接続される。
【００４２】
したがって、各半導体チップＣjにおいては、その前段の半導体チップＣj-1から供給さ
れる電流信号Ｓi[2]（半導体チップＣ1については基準設定回路２６から供給される電圧
信号Ｓv0）に応じた基準電流Ｉref1が生成されるとともに、その後段の半導体チップＣj+
1から供給される電流信号Ｓi[1]に応じた基準電流Ｉref2が生成される。つまり、本態様
においては、半導体チップＣjの基準電流Ｉref1に応じた電流信号Ｓi[2]がその後段の半
導体チップＣj+1の基準電流Ｉref1の基礎となる一方、この半導体チップＣj+1から出力さ
れた電流信号Ｓi[1]が、半導体チップＣjでの基準電流Ｉref2の生成のためにフィードバ
ックされるということができる。ここで、各半導体チップＣの特性に個体差がある場合に
は、ひとつの半導体チップＣjに供給される電流信号Ｓi[1]と電流信号Ｓi[2]との電流値
の相違に起因して基準電流Ｉref1と基準電流Ｉref2とがバラつく場合がある。このような
場合であっても、基準電位線３７の電位Ｖrefは基準電流Ｉref1と基準電流Ｉref2とに応
じたレベルに収束的に均衡していくから、各半導体チップＣにおける電位Ｖrefのバラツ
キを抑制することができる。すなわち、基準電流がひとつの方向のみに伝播される特許文
献２の構成においてはその伝搬のたびに累積的に基準電流のズレが増大していくのに対し
、本実施形態においては、各駆動回路２４１に対してその配列に沿った双方向から電位Ｖ
refが調整されるから、各半導体チップＣにおける電位Ｖrefを均等化し、これによって素
子アレイ部１０における階調のムラを抑制することが可能となる。
【００４３】
一方、図７に態様(3b)として例示されるように、Ｘ方向の最も負側の半導体チップＣ1
における電圧入力端子Ｖin[1]と最も正側の半導体チップＣNにおける電圧入力端子Ｖin[2
]とに対して基準設定回路２６から共通の電圧信号Ｓv0が供給される構成（すなわち半導
体チップＣ1およびＣNの双方がマスターチップとして機能する構成）も採用される。この
態様によれば、態様(3a)と比較して、各半導体チップＣにおける基準電位線３７の電位Ｖ
refを迅速かつ確実に均等なレベルに安定化させることができる。
【００４４】
なお、態様(3a)においてはマスターチップに電圧信号Ｓv0が入力される構成を例示した
が、図７に態様(4a)として例示されるように、各半導体チップＣが態様(3a)と同様に配列
および接続された構成のもとで、マスターチップに電流信号Ｓi0を入力する電流出力型の
基準設定回路２６を採用してもよい。また、図７に態様(4b)として例示されるように、両
端に位置する各半導体チップＣ（Ｃ1およびＣN）に対して同値の電流信号Ｓi0がそれぞれ
供給される構成としてもよい。このように、相互に隣接する半導体チップＣ同士で双方向
にわたって電流信号（Ｓi[1]およびＳi[2]）が授受される構成のもとでも、基準設定回路
２６が電流出力型および電圧出力型の何れであるかに拘わらず同じ構成の半導体チップＣ
を汎用することができる。
【００４５】
＜Ｃ：変形例＞
以上の各形態には様々な変形を加えることができる。具体的な変形の態様を例示すれば
以下の通りである。なお、以下の各態様を適宜に組み合わせてもよい。
【００４６】
（１）変形例１
以上の実施形態においては、各端子群Ｔ（第１端子群Ｔ1，第２端子群Ｔ2）が電圧入力
端子Ｖin（Ｖin[1]，Ｖin[2]）と電流入力端子Ｉin（Ｉin[1]，Ｉin[2]）と電流出力端子
Ｉout（Ｉout[1]，Ｉout[2]）とを含む構成を例示したが、各端子群Ｔを構成する端子の
態様はこの例示に限定されない。例えば、図８に示されるように、各端子群Ｔが電流入力
端子Ｉinおよび電流出力端子Ｉoutからなる構成（すなわち図４の構成から電圧入力端子
Ｖinが省略された構成）としてもよいし、図９に示されるように、各端子群Ｔが電圧入力
端子Ｖinおよび電流出力端子Ｉoutからなる構成（すなわち図４の構成から電流入力端子
Ｉinが省略された構成）としてもよい。すなわち、本発明においては、複数の端子群Ｔの
各々が少なくとも入力端子と出力端子とを備えていれば足り、ひとつの端子群Ｔを構成す
る入力端子や出力端子の個数、あるいは各々に入出力される信号が電圧信号および電流信
号の何れであるかは任意に変更される。
【００４７】
（２）変形例２
図１０に示されるように、第１電流生成部３１１の第１トランジスタ４１および第２ト
ランジスタ４２の各々のゲートと、第２電流生成部３１２の第１トランジスタ４１および
第２トランジスタ４２の各々のゲートとが配線Ｌを介して電気的に接続された構成として
もよい。この構成によれば、第１電流生成部３１１で生成される基準電流Ｉref1と第２電
流生成部３１２で生成される基準電流Ｉref2とを迅速かつ確実に一致させることができる
。
【００４８】
（３）変形例３
図６および図７においては、Ｘ方向の端部に位置する半導体チップＣがマスターチップ
とされた構成を例示したが、マスターチップの位置は任意に変更される。例えば、図１１
に示されるように、中央に位置する半導体チップＣが電圧信号Ｓv0または電流信号Ｓi0の
供給によってマスターチップとされる構成としてもよい。図１１に示されるように、本発
明においては、データ線駆動回路２４を構成する総ての半導体チップＣ（駆動回路２４１
）が共通の構成である必要は必ずしもなく、また、ひとつの半導体チップＣに形成される
端子群Ｔの総数も任意に変更される。
【００４９】
（４）変形例４
電気光学素子１７を所期の階調に駆動するための各部の構成は任意である。例えば以下
に例示する第１および第２の態様を採用することができる。
【００５０】
（４−１）第１の態様
図１２は、プリンタの露光ヘッド（ラインヘッド）に本発明を適用した場合の形態を示
すブロック図である。同図に示されるように、本態様においては複数の電気光学素子１７
がＸ方向（すなわち用紙などの記録材の主走査方向）に配列される。したがって、本態様
においては図１に図示された走査線１２や走査線駆動回路２２は設けられない。また、図
１２に示されるように、各電気光学素子１７の陽極はこれに対応するデータ線１４に接続
され、各電気光学素子１７の陰極は接地線に共通に接続される。以上の構成において、階
調データＧに応じたデータ信号がデータ線駆動回路２４から各データ線１４に対して順次
に出力されることによって各電気光学素子１７は階調データＧに応じた階調に制御される
。このように、走査線１２やその各々を駆動する走査線駆動回路２２は本発明において必
ずしも必要な要素ではない。
【００５１】
（４−２）第２の態様
各電気光学素子１７の階調を制御するための画素回路が電気光学素子１７ごとに形成さ
れたアクティブマトリクス方式の電気光学装置Ｄにも本発明は適用される。図１３は、ひ
とつの画素回路Ｐの具体的な態様を例示する回路図である。同図の画素回路Ｐは、図１に
示された走査線１２とデータ線１４との交差に対応するようにマトリクス状に配列される
。
【００５２】
図１３に示されるｐチャネル型の駆動トランジスタＴdrは、電気光学素子１７に供給さ
れる電流Ｉelを制御するための手段である。電気光学素子１７は、その陽極が駆動トラン
ジスタＴdrのドレインに接続されるとともに陰極が接地線に接続される。駆動トランジス
タＴdrのゲートとドレインとの間にはｐチャネル型のトランジスタ５１が介挿され、駆動
トランジスタＴdrのゲートとソースとの間には容量素子５２が介挿される。また、駆動ト
ランジスタＴdrのソースはｐチャネル型の選択トランジスタ５３のドレインに接続される
。この選択トランジスタ５３は、駆動トランジスタＴdrのソースとデータ線１４との導通
および非導通を切り替える手段であり、ソースがデータ線１４に接続される。また、駆動
トランジスタＴdrのソースと電源線との間にはｎチャネル型のトランジスタ５４が介挿さ
れる。トランジスタ５１・選択トランジスタ５３およびトランジスタ５４の各々のゲート
は走査線１２に対して共通に接続される。
【００５３】
この構成のもと、水平走査期間にて走査線１２がローレベルに設定されると、トランジ
スタ５１がオン状態となって駆動トランジスタＴdrがダイオード接続されるとともに、選
択トランジスタ５３がオン状態となって駆動トランジスタＴdrのソースがデータ線１４に
接続される。したがって、駆動トランジスタＴdrにはデータ信号が流れ、このときの駆動
トランジスタＴdrのゲート−ソース間の電圧（すなわちデータ信号に応じた電圧）が容量
素子５２に保持される。
【００５４】
一方、水平走査期間が経過して走査線１２がハイレベルに設定されると、トランジスタ
５１および選択トランジスタ５３がオフ状態に遷移するが、直前の水平走査期間で容量素
子５２に保持された電圧は駆動トランジスタＴdrのゲート−ソース間に印加され続ける。
一方、ハイレベルとなった走査線１２によってトランジスタ５４はオン状態に遷移する。
したがって、容量素子５２の電圧に応じた電流（すなわち直前の水平走査期間におけるデ
ータ信号に応じた電流）Ｉelが電源線からトランジスタ５４および駆動トランジスタＴdr
を経由して電気光学素子１７に供給される。電気光学素子１７はこの電流Ｉelに対応した
輝度に発光する。
【００５５】
（５）変形例５
以上の実施形態においてはアナログの電流信号であるデータ信号をデジタルの階調デー
タＧから生成するＤ／Ａ変換器をデータ信号生成部３５として例示したが、データ信号の
態様やこれを生成するための回路の構成は図５の例示に限定されない。例えば、図１４に
示されるように、パルス幅変調方式で電気光学素子１７を駆動するデータ信号生成部３５
を採用してもよい。同図に示されるトランジスタＴcは、ゲートが基準電位線３７に接続
されるとともにソースが電源線１９に接続されたｐチャネル型のトランジスタである。一
方、トランジスタＴdは、トランジスタＴcのドレインとデータ出力端子３５１（さらには
データ線１４）との導通および非導通を信号ＳPWMに応じて制御するｐチャネル型のトラ
ンジスタである。信号ＳPWMは、例えば、階調データＧによって高階調が指定されるほど
、ローレベル（すなわちトランジスタＴdをオン状態とするレベル）の時間密度が高くな
るように階調データＧに応じて生成される。この構成においては、トランジスタＴdがオ
ン状態となる期間にて選択的に基準電位線３７の電位Ｖrefに応じた電流がトランジスタ
ＴcおよびトランジスタＴdを経由してデータ線１４に出力される。すなわち、階調データ
Ｇに応じた時間密度のパルス信号がデータ信号として出力される。この構成によっても、
電気光学素子１７は階調データＧに応じた階調（例えばデータ信号の時間密度に応じた輝
度）に制御される。なお、図１４のデータ信号生成部３５は、図２や図１２に示したよう
にデータ線１４のデータ信号が電気光学素子１７に直接的に供給される構成に対して特に
好適である。
【００５６】
（６）変形例６
以上の説明においてはＯＬＥＤ素子を利用した電気光学装置Ｄを例示したが、これ以外
の電気光学素子を利用した電気光学装置にも本発明は適用される。例えば、無機ＥＬ素子
を利用した表示装置、電界放出ディスプレイ（ＦＥＤ：Field Emission Display）、表
面導電型電子放出ディスプレイ（ＳＥＤ：Surface-conduction Electron-emitter Disp
lay）、弾道電子放出ディスプレイ（ＢＳＤ：Ballistic electron Surface emitting
Display）、発光ダイオードを利用した表示装置など各種の電気光学装置に本発明は適用
される。
【００５７】
＜Ｄ：応用例＞
次に、本発明に係る電気光学装置を利用した電子機器について説明する。図１５は、以
上に説明した何れかの形態に係る電気光学装置Ｄを表示装置として採用したモバイル型の
パーソナルコンピュータの構成を示す斜視図である。パーソナルコンピュータ２０００は
、表示装置としての電気光学装置Ｄと本体部２０１０とを備える。本体部２０１０には、
電源スイッチ２００１およびキーボード２００２が設けられている。この電気光学装置Ｄ
は電気光学素子１７にＯＬＥＤ素子を使用しているので、視野角が広く見易い画面を表示
できる。
【００５８】
図１６に、以上の実施形態に係る電気光学装置Ｄを適用した携帯電話機の構成を示す。
携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２、な
らびに表示装置としての電気光学装置Ｄを備える。スクロールボタン３００２を操作する
ことによって、電気光学装置Ｄに表示される画面がスクロールされる。
【００５９】
図１７に、以上の実施形態に係る電気光学装置Ｄを適用した携帯情報端末（ＰＤＡ：Pe
rsonal Digital Assistants）の構成を示す。情報携帯端末４０００は、複数の操作ボタ
ン４００１および電源スイッチ４００２、ならびに表示装置としての電気光学装置Ｄを備
える。電源スイッチ４００２を操作すると、住所録やスケジュール帳といった各種の情報
が電気光学装置Ｄに表示される。
【００６０】
なお、本発明に係る電気光学装置が適用される電子機器としては、図１５から図１７に
示したもののほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション
装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーショ
ン、テレビ電話、ＰＯＳ端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパ
ネルを備えた機器等などが挙げられる。また、本発明に係る電気光学装置の用途は画像の
表示に限定されない。例えば、光書込み型のプリンタや電子複写機といった画像形成装置
においては、用紙などの記録材に形成されるべき画像に応じて感光体を露光する書込みヘ
ッドが使用されるが、この種の書込みヘッドとしても本発明の電気光学装置（特に図１２
に図示された態様）は利用される。
【図面の簡単な説明】
【００６１】
【図１】第１実施形態に係る電気光学装置の構成を示すブロック図である。
【図２】各電気光学素子の配列の態様を示す回路図である。
【図３】電気光学装置の動作の概要を示すタイミングチャートである。
【図４】ひとつの半導体チップに搭載された駆動回路の構成を示す回路図である。
【図５】データ信号生成部の構成を示す回路図である。
【図６】各半導体チップの配列の態様を例示する回路図である。
【図７】各半導体チップの配列の態様を例示する回路図である。
【図８】変形例に係る半導体チップの構成を示す回路図である。
【図９】変形例に係る半導体チップの構成を示す回路図である。
【図１０】変形例に係る電気光学装置の構成を示すブロック図である。
【図１１】各半導体チップの配列の別例を示すブロック図である。
【図１２】露光装置として利用される電気光学装置の構成を示すブロック図である。
【図１３】変形例に係る電気光学装置の画素回路の構成を示す回路図である。
【図１４】データ信号生成部の別例を示す回路図である。
【図１５】本発明に係る電子機器の具体的な形態を示す斜視図である。
【図１６】本発明に係る電子機器の具体的な形態を示す斜視図である。
【図１７】本発明に係る電子機器の具体的な形態を示す斜視図である。
【符号の説明】
【００６２】
Ｄ……電気光学装置、１０……素子アレイ部、１２……走査線、１４……データ線、１７
……電気光学素子、２２……走査線駆動回路、２４……データ線駆動回路、２６……基準
設定回路、Ｃ……半導体チップ、Ｔ1……第１端子群、Ｔ2……第２端子群、Ｖin[1]，Ｖi
n[2]……電圧入力端子、Ｉin[1]，Ｉin[2]……電流入力端子、Ｉout[1]，Ｉout[2]……電
流出力端子、３１１……第１電流生成部，３１２……第２電流生成部、３３１……第１出
力部、３３１，３３２……第２出力部、４３……電圧生成トランジスタ、３５……データ
信号生成部。
【特許請求の範囲】
【請求項１】
データ信号に応じた光学状態となる電気光学素子を備えた電気光学装置の駆動回路であ
って、
入力端子と出力端子とを各々が含む第１端子群および第２端子群と、
前記第１端子群の入力端子への入力信号に応じた第１基準電流を生成する第１電流生成
部と、
前記第２端子群の入力端子への入力信号に応じた第２基準電流を生成する第２電流生成
部と、
前記第１基準電流および前記第２基準電流に応じたデータ信号を生成するデータ信号生
成部と、
少なくとも前記第２基準電流に応じた信号を前記第１端子群の出力端子に出力する第１
出力部と、
少なくとも前記第１基準電流に応じた信号を前記第２端子群の出力端子に出力する第２
出力部と
を具備する駆動回路。
【請求項２】
半導体チップに集積された駆動回路であり、
前記第１端子群の各端子は前記データ信号生成部に対して一方の側に配置され、前記第
２端子群の各端子は前記データ信号生成部に対して他方の側に配置される
請求項１に記載の駆動回路。
【請求項３】
前記第１電流生成部は、前記第１端子群の入力端子への入力信号に応じた第１電流を生
成するトランジスタと当該第１電流のミラー電流を前記第１基準電流として生成するトラ
ンジスタとを有するカレントミラー回路を含み、
前記第２電流生成部は、前記第２端子群の入力端子への入力信号に応じた第２電流を生
成するトランジスタと当該第２電流のミラー電流を前記第２基準電流として生成するトラ
ンジスタとを有するカレントミラー回路を含む
請求項１または請求項２に記載の駆動回路。
【請求項４】
前記第１電流生成部は、前記第１基準電流の経路上に配置されてゲートが基準電位線に
接続された第１電圧生成トランジスタを含み、
前記第２電流生成部は、前記第２基準電流の経路上に配置されてゲートが前記基準電位
線に接続された第２電圧生成トランジスタを含み、
前記データ信号生成部は、前記基準電位線の電位を基準としてデータ信号を生成する
請求項３に記載の駆動回路。
【請求項５】
前記第１電流生成部のカレントミラー回路を構成する各トランジスタのゲートと前記第
２電流生成部のカレントミラー回路を構成する各トランジスタのゲートとは相互に接続さ
れる
請求項３または請求項４に記載の駆動回路。
【請求項６】
前記第１端子群および前記第２端子群の各々は、電流信号が入力される端子および電圧
信号が入力される端子の少なくとも一方を前記入力端子として含み、前記出力端子は電流
信号を出力する端子である
請求項１から請求項５の何れかに記載の駆動回路。
【請求項７】
各々がデータ線に供給されるデータ信号に応じた光学状態となる複数の電気光学素子と
、
請求項１から請求項６の何れかに記載された複数の駆動回路を配列してなるデータ線駆
動回路と、
前記各駆動回路における第１端子群の出力端子と当該駆動回路に隣接する他の駆動回路
における第２端子群の入力端子とを相互に接続する第１配線と
を具備する電気光学装置。
【請求項８】
前記各駆動回路における第１端子群の入力端子と当該駆動回路に隣接する他の駆動回路
における第２端子群の出力端子とを相互に接続する第２配線
を具備する請求項７に記載の電気光学装置。
【請求項９】
前記複数の駆動回路は各々が半導体チップに集積されて所定の方向に配列され、
前記各半導体チップにおいては、前記所定の方向に沿った一方の側に前記第１端子群の
各端子が配置され、前記所定の方向に沿った他方の側に前記第２端子群の各端子が配置さ
れる
請求項７または請求項８に記載の電気光学装置。
【請求項１０】
各基準電流の基準となる電圧信号を生成する基準設定手段を具備し、
前記複数の駆動回路のうち少なくともひとつの駆動回路の入力端子には、前記基準設定
手段が生成した電圧信号が供給される
請求項７に記載の電気光学装置。
【請求項１１】
各基準電流の基準となる電流信号を生成する基準設定手段を具備し、
前記複数の駆動回路のうち少なくともひとつの駆動回路の入力端子には、前記基準設定
手段が生成した電流信号が供給される
請求項７に記載の電気光学装置。
【請求項１２】
請求項７から請求項１１の何れかに記載の電気光学装置を具備する電子機器。
【請求項１】
データ信号に応じた光学状態となる電気光学素子を備えた電気光学装置の駆動回路であ
って、
入力端子と出力端子とを各々が含む第１端子群および第２端子群と、
前記第１端子群の入力端子への入力信号に応じた第１基準電流を生成する第１電流生成
部と、
前記第２端子群の入力端子への入力信号に応じた第２基準電流を生成する第２電流生成
部と、
前記第１基準電流および前記第２基準電流に応じたデータ信号を生成するデータ信号生
成部と、
少なくとも前記第２基準電流に応じた信号を前記第１端子群の出力端子に出力する第１
出力部と、
少なくとも前記第１基準電流に応じた信号を前記第２端子群の出力端子に出力する第２
出力部と
を具備する駆動回路。
【請求項２】
半導体チップに集積された駆動回路であり、
前記第１端子群の各端子は前記データ信号生成部に対して一方の側に配置され、前記第
２端子群の各端子は前記データ信号生成部に対して他方の側に配置される
請求項１に記載の駆動回路。
【請求項３】
前記第１電流生成部は、前記第１端子群の入力端子への入力信号に応じた第１電流を生
成するトランジスタと当該第１電流のミラー電流を前記第１基準電流として生成するトラ
ンジスタとを有するカレントミラー回路を含み、
前記第２電流生成部は、前記第２端子群の入力端子への入力信号に応じた第２電流を生
成するトランジスタと当該第２電流のミラー電流を前記第２基準電流として生成するトラ
ンジスタとを有するカレントミラー回路を含む
請求項１または請求項２に記載の駆動回路。
【請求項４】
前記第１電流生成部は、前記第１基準電流の経路上に配置されてゲートが基準電位線に
接続された第１電圧生成トランジスタを含み、
前記第２電流生成部は、前記第２基準電流の経路上に配置されてゲートが前記基準電位
線に接続された第２電圧生成トランジスタを含み、
前記データ信号生成部は、前記基準電位線の電位を基準としてデータ信号を生成する
請求項３に記載の駆動回路。
【請求項５】
前記第１電流生成部のカレントミラー回路を構成する各トランジスタのゲートと前記第
２電流生成部のカレントミラー回路を構成する各トランジスタのゲートとは相互に接続さ
れる
請求項３または請求項４に記載の駆動回路。
【請求項６】
前記第１端子群および前記第２端子群の各々は、電流信号が入力される端子および電圧
信号が入力される端子の少なくとも一方を前記入力端子として含み、前記出力端子は電流
信号を出力する端子である
請求項１から請求項５の何れかに記載の駆動回路。
【請求項７】
各々がデータ線に供給されるデータ信号に応じた光学状態となる複数の電気光学素子と
、
請求項１から請求項６の何れかに記載された複数の駆動回路を配列してなるデータ線駆
動回路と、
前記各駆動回路における第１端子群の出力端子と当該駆動回路に隣接する他の駆動回路
における第２端子群の入力端子とを相互に接続する第１配線と
を具備する電気光学装置。
【請求項８】
前記各駆動回路における第１端子群の入力端子と当該駆動回路に隣接する他の駆動回路
における第２端子群の出力端子とを相互に接続する第２配線
を具備する請求項７に記載の電気光学装置。
【請求項９】
前記複数の駆動回路は各々が半導体チップに集積されて所定の方向に配列され、
前記各半導体チップにおいては、前記所定の方向に沿った一方の側に前記第１端子群の
各端子が配置され、前記所定の方向に沿った他方の側に前記第２端子群の各端子が配置さ
れる
請求項７または請求項８に記載の電気光学装置。
【請求項１０】
各基準電流の基準となる電圧信号を生成する基準設定手段を具備し、
前記複数の駆動回路のうち少なくともひとつの駆動回路の入力端子には、前記基準設定
手段が生成した電圧信号が供給される
請求項７に記載の電気光学装置。
【請求項１１】
各基準電流の基準となる電流信号を生成する基準設定手段を具備し、
前記複数の駆動回路のうち少なくともひとつの駆動回路の入力端子には、前記基準設定
手段が生成した電流信号が供給される
請求項７に記載の電気光学装置。
【請求項１２】
請求項７から請求項１１の何れかに記載の電気光学装置を具備する電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２００７−１１１７６（Ｐ２００７−１１１７６Ａ）
【公開日】平成１９年１月１８日（２００７．１．１８）
【国際特許分類】
【出願番号】特願２００５−１９４６４０（Ｐ２００５−１９４６４０）
【出願日】平成１７年７月４日（２００５．７．４）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１９年１月１８日（２００７．１．１８）
【国際特許分類】
【出願日】平成１７年７月４日（２００５．７．４）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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