面状照明装置およびそれを備えた表示装置
【課題】定電流が与えられる発光素子列を備えたバックライト装置において、装置のサイズを大型化させることなく、発熱による定電流素子の破損を抑制する。
【解決手段】バックライト装置は、直列に接続された複数のＬＥＤ１１２と各ＬＥＤ１１２に並列に設けられたバイパススイッチ１１４とからなるＬＥＤ列１１０と、バイパススイッチ１１４のオン／オフを切り換えるバイパススイッチ駆動回路１２８と、第１および第２のＦＥＴ１２１，１２２、第１および第２の抵抗器１２３，１２４、電流センス抵抗器１２５、オペアンプ１２６からなる定電流制御駆動部とによって構成される。第１のＦＥＴ１２１と第２のＦＥＴ１２２とは並列に接続され、第１のＦＥＴ１２１と電流センス抵抗器１２５との間および第２のＦＥＴ１２２と電流センス抵抗器１２５との間にそれぞれ第１の抵抗器１２３および第２の抵抗器１２４が直列に接続される。
【解決手段】バックライト装置は、直列に接続された複数のＬＥＤ１１２と各ＬＥＤ１１２に並列に設けられたバイパススイッチ１１４とからなるＬＥＤ列１１０と、バイパススイッチ１１４のオン／オフを切り換えるバイパススイッチ駆動回路１２８と、第１および第２のＦＥＴ１２１，１２２、第１および第２の抵抗器１２３，１２４、電流センス抵抗器１２５、オペアンプ１２６からなる定電流制御駆動部とによって構成される。第１のＦＥＴ１２１と第２のＦＥＴ１２２とは並列に接続され、第１のＦＥＴ１２１と電流センス抵抗器１２５との間および第２のＦＥＴ１２２と電流センス抵抗器１２５との間にそれぞれ第１の抵抗器１２３および第２の抵抗器１２４が直列に接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置のバックライト等として用いられる面状照明装置に関し、更に詳しくは、直列に接続された複数の発光素子（発光ダイオード等）からなり定電流が与えられる発光素子列を備えた面状照明装置に関する。
【背景技術】
【０００２】
近年、表示装置のバックライト用の光源としてＬＥＤ（Light Emitting Diode：発光ダイオード）が採用されることが多くなっている。バックライト装置内では、直列に接続された複数のＬＥＤからなるＬＥＤ列が複数並列に配置され、それらのＬＥＤが一定の輝度で発光するよう各ＬＥＤ列に定電流が与えられている。また、入力画像に基づきＬＥＤの輝度を制御することにより、消費電力の低減や画質の改善が図られている。例えば、画面を複数のエリアに分割し、エリア内の入力画像に基づいて当該エリアに対応したＬＥＤの輝度を制御することも行われている。このようなバックライト装置に関し、特開２００５−３１０９９６号公報には、各ＬＥＤに並列にトランジスタを備え、それらのトランジスタのオン／オフをＰＷＭ信号で切り換えることにより個々のＬＥＤの輝度を調整するようにした発明が開示されている。また、特表２００２−５０７７７３号公報には、ＬＥＤ列に定電流を与えるための構成をオペアンプを用いて実現した例が開示されている。
【０００３】
図１４は、従来のバックライト装置の要部の構成例を示す概略図である。なお、図１４には、複数のＬＥＤ列のうちの１列分のみについての構成を示している。図１４に示すように、このバックライト装置はＬＥＤ列９１０とバックライト駆動回路９２とによって構成されている。ＬＥＤ列９１０には、直列に接続された複数のＬＥＤ９１２と各ＬＥＤ９１２に並列に設けられたトランジスタ９１４とが含まれている。バックライト駆動回路９２には、ＦＥＴ（Field effect transistor ：電界効果トランジスタ）９２１と抵抗器（電流センス抵抗器）９２２とオペアンプ９２３とバイパススイッチ駆動回路９２８とが含まれている。ＦＥＴ９２１については、ゲート端子はオペアンプ９２３の出力端子に接続され、ドレイン端子はＬＥＤ列９１０に接続され、ソース端子は、一端が接地された抵抗器９２２の他端に接続されるとともに、オペアンプ９２３の反転入力端子に接続されている。オペアンプ９２３の非反転入力端子には基準電圧Ｖｒｅｆが与えられている。以上のような構成によりオペアンプ９２３には負帰還がかかるので、イマジナリショートによりオペアンプ９２３の非反転入力端子−反転入力端子間の電圧が０になるように当該オペアンプ９２３は動作する。このため、ＦＥＴ９２１のソース電位はＶｒｅｆで一定となる。これにより、ＬＥＤ列９１０には、次式（１）で示す定電流Ｉが流れる。
Ｉ＝Ｖｒｅｆ／Ｒｃｓ ・・・（１）
ここで、Ｒｃｓは抵抗器９２２の抵抗値である。
【０００４】
以上のようにして、ＦＥＴ９２１は定電流素子（定電流源）として機能し、ＬＥＤ列９１０内に定電流Ｉが流れる。また、バイパススイッチ駆動回路９２８は、各ＬＥＤ９１２に流れる電流をＰＷＭ制御するために、各ＬＥＤ９１２に並列に設けられたトランジスタ９１４のオン／オフを切り換える。トランジスタ９１４がオフ状態の時には、図１５（ａ）に示すように、電流はＬＥＤ９１２側を流れる。一方、トランジスタ９１４がオン状態の時には、図１５（ｂ）に示すように、電流はトランジスタ９１４側を流れる。このような電流の制御がＬＥＤ９１２毎に行われることにより、ＬＥＤ９１２毎に輝度の調整が行われる。なお、図１５（ａ）および（ｂ）に示すように、各ＬＥＤ９１２に並列に設けられたトランジスタ９１４のオン／オフによって当該各ＬＥＤ９１２の電流の流れが制御されるので、それらトランジスタ９１４のことを以下「バイパススイッチ」という。
【特許文献１】特開２００５−３１０９９６号公報
【特許文献２】特表２００２−５０７７７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、上記定電流Ｉとして比較的大きな電流が必要とされる場合や定電流素子としてのＦＥＴ９２１のドレイン−ソース間の電圧が大きくなった時には、ＦＥＴ９２１での電力損失が大きくなる。そして、その電力損失がＦＥＴ９２１の許容損失よりも大きくなると当該ＦＥＴ９２１は発熱により破損することがある。
【０００６】
例えば、５個のＬＥＤ９１２と５個のバイパススイッチ９１４とによってＬＥＤ列９１０が構成されていて、図１６（ａ）に示すように全てのバイパススイッチ９１４がオフにされた状態から図１６（ｂ）に示すように１つを除く全てのバイパススイッチ９１４がオンにされた状態に変化したと仮定する。このとき、各ＬＥＤ９１２に定電流が流れたときの各ＬＥＤ９１２における電圧降下をＶＦとすると、図１６（ａ）に示す状態におけるノード（節点）Ｐｚの電位（ＦＥＴ９２１のドレイン電位）Ｖｚ１は次式（２）で表される。
Ｖｚ１＝Ｖｃｃ−５×ＶＦ ・・・（２）
これに対し、図１６（ｂ）に示す状態におけるノードＰｚの電位Ｖｚ２は次式（３）で表される。
Ｖｚ２＝Ｖｃｃ−１×ＶＦ ・・・（３）
このように、図１６（ｂ）に示す状態においては、図１６（ａ）に示す状態に比べてノードＰｚの電位が４×ＶＦだけ高くなる。その結果、図１６（ｂ）に示す状態においては、ＦＥＴ９２１のドレイン−ソース間の電圧が大きくなり、ＦＥＴ９２１での電力損失が大きくなる。
【０００７】
電力損失の増大に起因するＦＥＴの破損を防止する対策として、ヒートシンク（放熱器）等の放熱素子を備える構成にすることが考えられる。しかし、放熱素子を備える構成にすると、装置サイズが大きくなる傾向にあり、装置の小型化・薄型化を図るという観点から好ましくない。
【０００８】
そこで本発明は、定電流が与えられる発光素子列を備えたバックライト装置において、装置のサイズを大型化させることなく、発熱による定電流素子の破損を抑制することを目的とする。
【課題を解決するための手段】
【０００９】
第１の発明は、与えられた電流の大きさに応じて発光する直列に接続された複数の発光素子からなる発光素子列と、制御端子、第１の端子、および前記発光素子列に直接的または間接的に接続された第２の端子を有し前記発光素子列に直列に接続された第１のトランジスタを含み、前記発光素子列に定電流を与える定電流駆動制御部とを備える面状照明装置であって、
前記発光素子列の端部のうち前記第１のトランジスタの第２の端子に直接的または間接的に接続された端部である終端部と前記第１のトランジスタの第１の端子との間の電圧を分圧し、前記第１のトランジスタの第２の端子と第１の端子との間の電圧を前記発光素子列の終端部と前記第１のトランジスタの第１の端子との間の電圧よりも小さくすることによって、もしくは、前記発光素子列に流れる電流を分流し、前記第１のトランジスタの第１の端子と第２の端子との間に流れる電流を前記発光素子列に流れる電流よりも小さくすることによって、前記第１のトランジスタで生じる電力損失を低減させる分圧／分流手段を備えることを特徴とする。
【００１０】
第２の発明は、第１の発明において、
前記複数の発光素子のそれぞれに並列に接続された第１のバイパススイッチと、
各発光素子に並列に接続された前記第１のバイパススイッチのオン／オフを切り換えるスイッチ制御部と
を更に備えることを特徴とする。
【００１１】
第３の発明は、第１または第２の発明において、
前記分圧／分流手段は、前記第１のトランジスタに直列に接続された第１の抵抗器と、前記第１のトランジスタに並列に接続された第２のトランジスタと、前記第２のトランジスタに直列に接続された第２の抵抗器とからなり、
前記第２のトランジスタは、制御端子、第１の端子、および前記発光素子列に直接的または間接的に接続された第２の端子を有し、
前記第１のトランジスタの第１の端子は前記第１の抵抗器に接続され、
前記第２のトランジスタの第１の端子は前記第２の抵抗器に接続され、
前記定電流駆動制御部は、前記第１のトランジスタの制御端子と前記第２のトランジスタの制御端子とに等しい電圧を与えることを特徴とする。
【００１２】
第４の発明は、第１または第２の発明において、
前記分圧／分流手段は、制御端子、前記第１のトランジスタの第２の端子に接続された第１の端子、および前記発光素子列に接続された第２の端子を有し前記発光素子列と前記第１のトランジスタとに直列に接続された第２のトランジスタであって、
前記第２のトランジスタの制御端子には、所定の基準電圧が与えられていることを特徴とする。
【００１３】
第５の発明は、第４の発明において、
前記第２のトランジスタの制御端子には、前記第２のトランジスタの第１の端子の電位が前記第２のトランジスタの第２の端子の最大電位の略２分の１の電位となるように前記所定の基準電圧が与えられていることを特徴とする。
【００１４】
第６の発明は、第２の発明において、
前記分圧／分流手段は、前記発光素子列および前記第１のトランジスタに直列に接続されるように前記発光素子列と前記第１のトランジスタとの間に設けられた電圧降下用抵抗器と、前記電圧降下用抵抗器に並列に接続された第２のバイパススイッチとからなり、
前記スイッチ制御部は、各発光素子に並列に接続された前記第１のバイパススイッチのオン／オフの状態に応じて、前記第２のバイパススイッチのオン／オフを切り換えることを特徴とする。
【００１５】
第７の発明は、第６の発明において、
前記第２のバイパススイッチと前記電圧降下用抵抗器とは、前記第１のバイパススイッチと１対１で対応するように設けられ、
前記スイッチ制御部は、或る第１のバイパススイッチの状態をオンにしたときには、当該或る第１のバイパススイッチに対応する第２のバイパススイッチの状態をオフにし、或る第１のバイパススイッチの状態をオフにしたときには、当該或る第１のバイパススイッチに対応する第２のバイパススイッチの状態をオンにすることを特徴とする。
【００１６】
第８の発明は、表示装置であって、第１から第７までのいずれかの発明に係る面状照明装置を備えたことを特徴とする。
【発明の効果】
【００１７】
上記第１の発明によれば、直列に接続された複数の発光素子からなる発光素子列と当該発光素子列に定電流を与えるために設けられたトランジスタ（第１のトランジスタ）とを備えた面状照明装置において、発光素子列の終端部と第１のトランジスタの第１の端子との間の電圧の分圧もしくは発光素子列に流れる電流の分流を行う分圧／分流手段が設けられている。このため、発光素子列に定電流が与えられたときに、第１のトランジスタの第１の端子と第２の端子との間の電圧が大きくなることもしくは第１のトランジスタの第１の端子と第２の端子との間に流れる電流が大きくなることが抑制される。これにより、第１のトランジスタで生じる電力損失の増大が抑制され、電力損失がトランジスタの許容損失よりも大きくなって当該トランジスタが破損することが抑制される。また、許容損失の比較的小さなトランジスタやサイズの比較的小さなトランジスタを用いて、発光素子列に定電流を与えるための構成を実現することができる。
【００１８】
上記第２の発明によれば、各発光素子に並列に接続されたスイッチ（第１のバイパススイッチ）をオン／オフすることにより個々の発光素子の輝度の調整を可能とした面状照明装置において、発光素子列の終端部と第１のトランジスタの第１の端子との間の電圧の分圧または発光素子列に流れる電流の分流を行う分圧／分流手段が設けられている。このため、多数の第１のバイパススイッチがオン状態にされて発光素子列の終端部と第１のトランジスタの第１の端子との間の電圧が大きくなっても、第１のトランジスタで生じる電力損失の増大が抑制される。
【００１９】
上記第３の発明によれば、第１のトランジスタに並列に第２のトランジスタが設けられる。このため、発光素子列を流れた電流は、並列に設けられた２つのトランジスタに分流される。これにより、１つのトランジスタに多大な電流が流れることによる電力損失の増大が抑制され、電力損失がトランジスタの許容損失よりも大きくなって当該トランジスタが破損することが抑制される。また、並列に設けられたトランジスタにはそれぞれ抵抗器が直列に接続されている。このため、並列に設けられた２つのトランジスタの特性（閾値電圧など）が異なっていても、抵抗器の両端に生じる電圧によって、より大きな電流が流れている方のトランジスタへの電流の流れが抑制される。これにより、２つのトランジスタに流れる電流の大きさの差異が小さくなり、１つのトランジスタに多大な電流が流れることが効果的に抑制される。その結果、電力損失がトランジスタの許容損失よりも大きくなって当該トランジスタが破損することが効果的に抑制される。
【００２０】
上記第４の発明によれば、発光素子列と第１のトランジスタとの間に第２のトランジスタが直列に設けられ、当該第２のトランジスタの制御端子には所定の基準電圧が与えられる。上記基準電圧を適当な値にすることにより、発光素子列内における電圧降下が小さくて発光素子列の終端部における電位が高くなっている時でも、第２のトランジスタの第１の端子における電位は一定となる。このため、第１のトランジスタの第１の端子と第２の端子との間の電圧が大きくなることが抑制される。これにより、電力損失がトランジスタの許容損失よりも大きくなって当該トランジスタが破損することが抑制される。
【００２１】
上記第５の発明によれば、第２のトランジスタの第１の端子の電位は、第２のトランジスタの第２の端子の最大電位の略２分の１の電位となる。このため、発光素子列の終端部における電位が極めて高くなっている時でも、効果的に電圧の分圧が行われる。これにより、第１のトランジスタと第２のトランジスタの双方において、電力損失の増大が抑制される。
【００２２】
上記第６の発明によれば、発光素子列と第１のトランジスタとの間に抵抗器（電圧降下用抵抗器）が直列に設けられ、当該抵抗器に並列にスイッチ（第２のバイパススイッチ）が設けられる。上記第２のバイパススイッチは、各発光素子に並列に接続されたスイッチ（第１のバイパススイッチ）のオン／オフに応じて切り換えられる。このため、例えば「所定数以上の第１のバイパススイッチがオンになって発光素子列の終端部の電位が比較的高くなった時に第２のバイパススイッチをオフにする」ということができる。これにより、発光素子列の終端部の電位が比較的高くなった時には抵抗器で電圧降下が生じ、第１のトランジスタの第１の端子と第２の端子との間の電圧が大きくなることが抑制される。これにより、電力損失がトランジスタの許容損失よりも大きくなって当該トランジスタが破損することが抑制される。
【００２３】
上記第７の発明によれば、第１のバイパススイッチと第２のバイパススイッチとは１対１で対応するように設けられ、両者のオン／オフの状態は相反的になる。このため、発光素子列内における電圧降下の大きさに基づいて、電圧降下用抵抗器で電圧が降下する。これにより、第１のトランジスタの第１の端子と第２の端子との間の電圧が安定化し、定電流性を高めつつ電力損失の増大に起因するトランジスタの破損を抑制することができる。
【００２４】
上記第８の発明によれば、定電流素子としてのトランジスタの電力損失の増大に起因する（当該トランジスタの）破損が抑制される面状照明装置を備えた表示装置が実現される。
【発明を実施するための最良の形態】
【００２５】
以下、添付図面を参照しつつ本発明の実施形態について説明する。
【００２６】
＜１．第１の実施形態＞
＜１．１ 全体構成および動作＞
図２は、本発明の第１の実施形態に係るＬＥＤバックライト装置を備えた液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、ＬＥＤバックライト装置１００と、表示制御回路２００と、ソースドライバ（映像信号線駆動回路）３００と、ゲートドライバ（走査信号線駆動回路）４００と、表示部５００とを備えている。ＬＥＤバックライト装置１００には、表示部５００の背面から（当該表示部５００に）光を照射するためのバックライトを構成する複数のＬＥＤ列１１０からなる発光部１１と、バックライトを駆動するバックライト駆動回路１２とが含まれている。
【００２７】
表示部５００には、複数本（ｎ本）のソースバスライン（映像信号線）ＳＬ１〜ＳＬｎと、複数本（ｍ本）のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｍと、それらソースバスラインＳＬ１〜ＳＬｎとゲートバスラインＧＬ１〜ＧＬｍとの交差点にそれぞれ対応して設けられた複数個（ｎ×ｍ個）の画素形成部とが含まれている。これらの画素形成部はマトリクス状に配置されて画素アレイを構成し、各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続される共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子であるＴＦＴ５０と、そのＴＦＴ５０のドレイン端子に接続された画素電極と、上記複数の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により画素容量Ｃｐが構成される。なお通常、画素容量に確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。
【００２８】
表示制御回路２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、表示部５００における画像表示を制御するためのソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートスタートパルス信号ＧＳＰ、およびゲートクロック信号ＧＣＫと、バックライトの輝度を制御するための輝度信号ＫＳとを出力する。ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬ１〜ＳＬｎに駆動用映像信号Ｓ（１）〜Ｓ（ｎ）を印加する。ゲートドライバ４００は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとに基づいて、アクティブな走査信号Ｇ（１）〜Ｇ（ｍ）の各ゲートバスラインＧＬ１〜ＧＬｍへの印加を１垂直走査期間を周期として繰り返す。バックライト駆動回路１２は、表示制御回路２００から出力される輝度信号ＫＳを受け取り、バックライトを駆動する。これにより、表示部５００の背面から光が照射される。
【００２９】
以上のようにして、各ソースバスラインＳＬ１〜ＳＬｎに駆動用映像信号が印加され、各ゲートバスラインＧＬ１〜ＧＬｍに走査信号が印加され、表示部５００にその背面から光が照射されることにより、表示部５００に画像が表示される。
【００３０】
＜１．２ ＬＥＤバックライト装置の構成および動作＞
図１は、本実施形態におけるＬＥＤバックライト装置１００の要部の構成を示す概略図である。図１に示すように、このＬＥＤバックライト装置１００は、ＬＥＤ列（発光素子列）１１０とバックライト駆動回路１２とによって構成されている。ＬＥＤ列１１０には、直列に接続された複数のＬＥＤ１１２と、各ＬＥＤ１１２に並列に設けられたトランジスタ１１４とが含まれている。バックライト駆動回路１２には、第１のＦＥＴ（第１のトランジスタ）１２１と第２のＦＥＴ（第２のトランジスタ）１２２と第１の抵抗器１２３と第２の抵抗器１２４と電流センス抵抗器１２５とオペアンプ１２６とバイパススイッチ駆動回路１２８とが含まれている。なお、本実施形態においては、第１のＦＥＴ１２１と第２のＦＥＴ１２２と第１の抵抗器１２３と第２の抵抗器１２４と電流センス抵抗器１２５とオペアンプ１２６とによって定電流駆動制御部が実現されている。また、第２のＦＥＴ１２２と第１の抵抗器１２３と第２の抵抗器１２４とによって分圧／分流手段が実現されている。さらに、バイパススイッチ駆動回路１２８によってスイッチ制御部が実現されている。
【００３１】
第１のＦＥＴ１２１および第２のＦＥＴ１２２については、典型的にはＭＯＳＦＥＴ（Metal−Oxide−Semiconductor Field−Effect Transistor）が採用される。第１のＦＥＴ１２１と第２のＦＥＴ１２２とは互いに並列に接続されている。また、第１のＦＥＴ１２１のソース端子（第１の端子）と一端が接地された電流センス抵抗器１２５の他端との間には、第１の抵抗器１２３が設けられている。同様に、第２のＦＥＴ１２２のソース端子と電流センス抵抗器１２５の他端との間には、第２の抵抗器１２４が設けられている。
【００３２】
第１のＦＥＴ１２１については、ゲート端子（制御端子）はオペアンプ１２６の出力端子に接続され、ドレイン端子（第２の端子）はＬＥＤ列１１０に接続され、ソース端子は第１の抵抗器１２３の一端に接続されている。第２のＦＥＴ１２２については、ゲート端子はオペアンプ１２６の出力端子に接続され、ドレイン端子はＬＥＤ列１１０に接続され、ソース端子は第２の抵抗器１２４の一端に接続されている。また、第１の抵抗器１２３の他端，第２の抵抗器１２４の他端，および電流センス抵抗器１２５の他端は、オペアンプ１２６の反転入力端子に接続されている。オペアンプ１２６の非反転入力端子には基準電圧Ｖｒｅｆが与えられている。
【００３３】
以上のような構成によりオペアンプ１２６には負帰還がかかるので、イマジナリショートによりオペアンプ１２６の非反転入力端子−反転入力端子間の電圧が０になるように当該オペアンプ１２６は動作する。このため、電流センス抵抗器１２５の他端（ノードＰｂ）の電位はＶｒｅｆで一定となる。これにより、電流センス抵抗器１２５に流れる電流の大きさは一定となる。また、ＬＥＤ列１１０と電流センス抵抗器１２５とは回路的には直列に接続されているので、ＬＥＤ列１１０内を流れる電流の大きさも一定となる。ここで、第１のＦＥＴ１２１および第１の抵抗器１２３（以下、「第１のＦＥＴ側」ともいう）と第２のＦＥＴ１２２および第２の抵抗器１２４（以下、「第２のＦＥＴ側」ともいう）とは並列に接続されている。このため、ＬＥＤ列１１０内を流れる電流は、第１のＦＥＴ側と第２のＦＥＴ側とに分流される。
【００３４】
バイパススイッチ駆動回路１２８は、各ＬＥＤ１１２に並列に設けられたバイパススイッチ（第１のバイパススイッチ）１１４のオン／オフを切り換える。これにより、各ＬＥＤ１１２に流れる電流の大きさが制御され、ＬＥＤ１１２毎に輝度の調整が行われる。
【００３５】
＜１．３ 作用および効果＞
次に、本実施形態における作用および効果について説明する。本実施形態においては、図１に示すように、第１のＦＥＴ１２１のゲート端子および第２のＦＥＴ１２２のゲート端子には、ともにオペアンプ１２６からの出力電圧が与えられる。ここで、ＬＥＤ列１１０に定電流が流れると、まず、第１のＦＥＴ１２１および第２のＦＥＴ１２２のうち閾値電圧の低い方のＦＥＴから電流が流れ始める。仮に第２のＦＥＴ１２２の閾値電圧よりも第１のＦＥＴ１２１の閾値電圧の方が低いとすると、まず第１のＦＥＴ１２１に電流が流れる。このとき、当該電流は第１の抵抗器１２３にも流れるので、第１の抵抗器１２３の両端間に電圧が生じ、ノードＰｃの電位（第１のＦＥＴ１２１のソース電位）が上昇する。これにより、第１のＦＥＴ側への電流の流れが抑制され、第２のＦＥＴ側へも電流が流れる。以上のように、ＬＥＤ列１１０を流れる電流は第１のＦＥＴ側と第２のＦＥＴ側とに分流され、しかも、一方のＦＥＴに大きな電流が流れることが抑制される。その結果、ＦＥＴにおける電力損失の増大が抑制され、ＦＥＴの発熱による破損が抑制される。
【００３６】
ここで、本実施形態において第１のＦＥＴ１２１と電流センス抵抗器１２５との間および第２のＦＥＴ１２２と電流センス抵抗器１２５との間にそれぞれ第１の抵抗器１２３および第２の抵抗器１２４が設けられている理由について説明する。図３は、或る異なる３つのＦＥＴの特性を示す図である。なお、図の縦軸は（ＦＥＴに流れる）ドレイン電流を表し、横軸は（ＦＥＴの）ゲート−ソース間の電圧を表している。図３から把握されるように、各ＦＥＴに同じ大きさのゲート−ソース間電圧を与えても、各ＦＥＴには異なる大きさのドレイン電流が流れる。例えば、ゲート−ソース間電圧が１．０Ｖのとき、３つのＦＥＴのドレイン電流の大きさはそれぞれ２４ｍＡ（符号８１），１７ｍＡ（符号８２），１０ｍＡ（符号８３）である。このように、ＦＥＴ（特に外付けのＦＥＴ）間には、比較的大きな特性のばらつきがみられる。このため、仮に図４（ａ）に示すように第１のＦＥＴ１２１のソース端子および第２のＦＥＴ１２２のソース端子と電流センス抵抗器１２５とが直接的に（抵抗器を介さず）接続された構成にした場合、第１のＦＥＴ側に流れる電流の大きさと第２のＦＥＴ側に流れる電流の大きさとの間に大きな差が生じることがある。これに対し、図４（ｂ）に示すように第１のＦＥＴ１２１と電流センス抵抗器１２５との間および第２のＦＥＴ１２２と電流センス抵抗器１２５との間にそれぞれ第１の抵抗器１２３および第２の抵抗器１２４が設けられた構成にすると、より大きな電流が流れているＦＥＴのソース電位が（他方のＦＥＴのソース電位よりも）高くなって当該ＦＥＴへの電流の流れが抑制されるので、第１のＦＥＴ側に流れる電流の大きさと第２のＦＥＴ側に流れる電流の大きさとの差は比較的小さくなる。これにより、一方のＦＥＴに大きな電流が流れることが抑制される。すなわち、並列接続された２つのＦＥＴの一方に多大な電流が流れることを抑制するために、第１の抵抗器１２３および第２の抵抗器１２４が設けられている。なお、図４において、矢印は電流の流れを模式的に示しており、矢印の幅は電流の大きさを模式的に示している。
【００３７】
ところで、一般に、ＬＥＤ列に直列に接続されたＦＥＴにおける電力損失Ｐは次式（４）で表される。
Ｐ＝Ｉ−ＬＥＤ×Ｖｄｓ ・・・（４）
ここで、Ｉ−ＬＥＤはＬＥＤ列内を流れる電流であって、ＶｄｓはＦＥＴのドレイン−ソース間の電圧である。
上式（４）より、ＦＥＴにおける電力損失は、ＬＥＤ列内を流れる電流すなわちＦＥＴを流れる電流が大きいほど大きくなり、ＦＥＴのドレイン−ソース間の電圧が大きいほど大きくなることが把握される。ところで、ＬＥＤ列内の多数のバイパススイッチがオン状態になると、ＬＥＤ列内での電圧降下が小さくなるので、ＦＥＴのドレイン電位は高くなる。このため、上記電力損失Ｐは大きくなる。ところが、本実施形態によれば、２つのＦＥＴが互いに並列に接続されており、ＬＥＤ列内を流れる電流は当該２つのＦＥＴに分流される。このため、個々のＦＥＴに着目すれば、ＬＥＤ列内を流れる電流よりも小さな電流が流れるので、電力損失の増大が抑制される。
【００３８】
以上のように、本実施形態によれば、直列に接続された複数のＬＥＤ１１２からなるＬＥＤ列１１０と当該ＬＥＤ列１１０に定電流を与えるために設けられたＦＥＴとを備えたＬＥＤバックライト装置１００において、上記ＦＥＴは並列に設けられる。このため、ＬＥＤ列１１０内を流れる電流は、並列に設けられた２つのＦＥＴに分流される。これにより、１つのＦＥＴに多大な電流が流れることによる電力損失の増大が抑制される。その結果、電力損失がＦＥＴの許容損失よりも大きくなって当該ＦＥＴが破損することが抑制される。また、並列に設けられたＦＥＴにはそれぞれ抵抗器が直列に接続されている。このため、並列に設けられた２つのＦＥＴの特性が異なっていても、抵抗器の両端に生じる電圧によって、より大きな電流が流れている方のＦＥＴへの電流の流れが抑制される。これにより、２つのＦＥＴに流れる電流の大きさの差異が小さくなり、１つのＦＥＴに多大な電流が流れることが効果的に抑制される。その結果、電力損失がＦＥＴの許容損失よりも大きくなって当該ＦＥＴが破損することが効果的に抑制される。さらに、逆の観点からいえば、許容損失の比較的小さなＦＥＴ，サイズの比較的小さなＦＥＴを用いて、ＬＥＤ列に定電流を与えるための構成を実現することができる。以上より、装置のサイズを大型化させることなく、定電流素子としてのＦＥＴの発熱による破損を抑制することができる。
【００３９】
＜２．第２の実施形態＞
＜２．１ ＬＥＤバックライト装置の構成および動作の概要＞
次に、本発明の第２の実施形態に係るＬＥＤバックライト装置を備えた液晶表示装置について説明する。なお、この液晶表示装置の全体構成については、上記第１の実施形態と同様であるので説明を省略する。また、本実施形態においては、バックライト駆動回路を符号１３で示している。
【００４０】
図５は、本実施形態におけるＬＥＤバックライト装置１００の要部の構成を示す概略図である。図５に示すように、このＬＥＤバックライト装置１００は、ＬＥＤ列１１０とバックライト駆動回路１３とによって構成されている。ＬＥＤ列１１０には、直列に接続された複数のＬＥＤ１１２と各ＬＥＤ１１２に並列に設けられたトランジスタ１１４とが含まれている。バックライト駆動回路１２には、第１のＦＥＴ１３１と第２のＦＥＴ１３２と電流センス抵抗器１３３とオペアンプ１３４とが含まれている。なお、本実施形態においては、第１のＦＥＴ１３１と電流センス抵抗器１３３とオペアンプ１３４とによって定電流駆動制御部が実現されている。また、第２のＦＥＴ１３２によって分圧／分流手段が実現されている。
【００４１】
第１のＦＥＴ１３１および第２のＦＥＴ１３２については、典型的にはＭＯＳＦＥＴが採用される。第１のＦＥＴ１３１と第２のＦＥＴ１３２とは互いに直列に接続されている。第１のＦＥＴ１３１については、ゲート端子はオペアンプ１３４の出力端子に接続され、ドレイン端子は第２のＦＥＴ１３２のソース端子に接続され、ソース端子は、一端が接地された電流センス抵抗器１３３の他端に接続されるとともに、オペアンプ１３４の反転入力端子に接続されている。オペアンプ１３４の非反転入力端子には第１の基準電圧Ｖｒｅｆ１が与えられている。第２のＦＥＴ１３２については、ドレイン端子はＬＥＤ列１１０に接続され、ソース端子は第１のＦＥＴ１３１のドレイン端子に接続され、ゲート端子には第２の基準電圧Ｖｒｅｆ２が与えられている。図１４に示した従来の構成と比較すると、本実施形態ではＬＥＤ列と定電流素子としてのＦＥＴとの間に更にＦＥＴが設けられている点で従来の構成と異なっている。
【００４２】
以上のような構成により、上記第１の実施形態と同様にオペアンプ１３４には負帰還がかかり、第１のＦＥＴ１３１のソース電位は一定となる。これにより、電流センス抵抗器１３３に流れる電流の大きさは一定となり、ＬＥＤ列１１０内を流れる電流の大きさも一定となる。バイパススイッチ駆動回路１３８についても上記第１の実施形態と同様に動作し、ＬＥＤ列１１０内においてＬＥＤ１１２毎に輝度の調整が行われる。
【００４３】
＜２．２ 作用および効果＞
次に、本実施形態における作用および効果について説明する。まず、図６に示すようにＬＥＤ列１１０内の多数のバイパススイッチ１１４がオン状態にされているときの動作について説明する。バイパススイッチ１１４の状態が図６に示すような状態になっているとき、ＬＥＤ列１１０内において電流は符号７１で示すように流れる。このとき、ＬＥＤ列１１０内における電圧降下は比較的小さくなるので、ノードＰｊの電位（第２のＦＥＴ１３２のドレイン電位）は比較的高くなる。ここで、第２のＦＥＴ１３２のゲート端子には一定の電圧である第２の基準電圧Ｖｒｅｆ２が与えられているので、第２のＦＥＴ１３２のゲート−ソース間の電圧は一定となる。このため、ノードＰｊの電位にかかわらず、ノードＰｋの電位（第２のＦＥＴ１３２のソース電位）Ｖｋは次式（５）で表される電位で一定となる。
Ｖｋ＝Ｖｒｅｆ２−Ｖｇｓ ・・・（５）
ここで、Ｖｇｓは第２のＦＥＴ１３２のゲート−ソース間の電圧である。
【００４４】
以上のように、ノードＰｊの電位にかかわらずノードＰｋの電位は一定となるので、第１のＦＥＴ１３１のドレイン−ソース間の電圧が大きくなることが抑制される。ところで、ノードＰｊの電位が上昇するにつれて第２のＦＥＴ１３２における電力損失は大きくなる。そこで、ノードＰｋの電位がノードＰｊの最大電位のほぼ半分の値となるように第２の基準電圧Ｖｒｅｆ２の値を設定することが好ましい。
【００４５】
次に、図７に示すようにＬＥＤ列１１０内の全てのバイパススイッチ１１４がオフ状態にされているときの動作について説明する。全てのバイパススイッチ１１４がオフ状態になっているとき、ＬＥＤ列１１０内において電流は符号７２で示すように流れる。このとき、ＬＥＤ列１１０内における電圧降下は大きくなるので、ノードＰｊの電位は低くなる。ノードＰｊの電位が低くなるのに伴いノードＰｋの電位も低くなるので、第２のＦＥＴ１３２のゲート−ソース間の電圧は大きくなる。これにより、第２のＦＥＴ１３２はスイッチとしてオンした状態となる。このとき、第２のＦＥＴ１３２は抵抗値の小さな抵抗器と等価となるので、第２のＦＥＴ１３２での電圧降下はごく僅かなものとなる。このように、ノードＰｊの電位が低くなったときには、第１のＦＥＴ１３１および第２のＦＥＴ１３２の双方について、ドレイン−ソース間の電圧が大きくなることはない。
【００４６】
本実施形態によれば、ＬＥＤ列１１０と定電流素子としての第１のＦＥＴ１３１との間に第２のＦＥＴ１３２が直列に設けられ、当該第２のＦＥＴ１３２のゲート端子には所定の電圧（第２の基準電圧Ｖｒｅｆ２）が与えられる。ＬＥＤ列１１０内における電圧降下が小さな時には、第２のＦＥＴ１３２のソース電位は一定となる。このため、第１のＦＥＴ１３１のドレイン−ソース間の電圧が大きくなることが抑制される。これにより、第１のＦＥＴ１３１における電力損失が当該第１のＦＥＴ１３１の許容損失よりも大きくなることが抑制される。また、ＬＥＤ列１１０内における電圧降下が大きな時には、第２のＦＥＴ１３２のドレイン電位，ソース電位は低くなるので、第１のＦＥＴ１３１のドレイン−ソース間の電圧が大きくなることはない。以上より、電力損失の増大に起因するＦＥＴの破損が抑制される。また、逆の観点からいえば、許容損失の比較的小さなＦＥＴ，サイズの比較的小さなＦＥＴを用いて、ＬＥＤ列に定電流を与えるための構成を実現することができる。
【００４７】
＜３．第３の実施形態＞
＜３．１ ＬＥＤバックライト装置の構成および動作の概要＞
次に、本発明の第３の実施形態に係るＬＥＤバックライト装置を備えた液晶表示装置について説明する。なお、この液晶表示装置の全体構成については、上記第１の実施形態と同様であるので説明を省略する。また、本実施形態においては、バックライト駆動回路を符号１４で示している。
【００４８】
図８は、本実施形態におけるＬＥＤバックライト装置１００の要部の構成を示す概略図である。図８に示すように、このＬＥＤバックライト装置１００は、ＬＥＤ列１１０とバックライト駆動回路１４とによって構成されている。ＬＥＤ列１１０には、直列に接続された複数のＬＥＤ１１２と各ＬＥＤ１１２に並列に設けられたトランジスタ１１４とが含まれている。バックライト駆動回路１４には、ＦＥＴ１４１と、電流センス抵抗器１４２と、オペアンプ１４３と、電圧降下用抵抗器としてのドレイン電位制御用抵抗器１４４と、第２のバイパススイッチとしてのドレイン電位制御用スイッチ１４５とが含まれている。なお、本実施形態においては、ＦＥＴ１４１と電流センス抵抗器１４２とオペアンプ１４３とによって定電流駆動制御部が実現されている。また、ドレイン電位制御用抵抗器１４４とドレイン電位制御用スイッチ１４５とによって分圧／分流手段が実現されている。
【００４９】
図８に示すように、ＬＥＤ列１１０およびＦＥＴ１４１と直列になるように、ドレイン電位制御用抵抗器１４４がＬＥＤ列１１０とＦＥＴ１４１との間に設けられている。すなわち、ドレイン電位制御用抵抗器１４４の一端はＬＥＤ列１１０に接続され、他端はＦＥＴ１４１のドレイン端子に接続されている。また、ドレイン電位制御用抵抗器１４４に並列にドレイン電位制御用スイッチ１４５が設けられており、ドレイン電位制御用スイッチ１４５にはバイパススイッチ駆動回路１４８から制御信号Ｓが与えられる。ＦＥＴ１４１については、典型的にはＭＯＳＦＥＴが採用される。また、ＦＥＴ１４１のゲート端子はオペアンプ１４３の出力端子に接続され、ドレイン端子はドレイン電位制御用抵抗器１４４の他端に接続され、ソース端子は、一端が接地された電流センス抵抗器１４２の他端に接続されるとともに、オペアンプ１４３の反転入力端子に接続されている。オペアンプ１４３の非反転入力端子には基準電圧Ｖｒｅｆが与えられている。図１４に示した従来の構成と比較すると、本実施形態ではＬＥＤ列と定電流素子としてのＦＥＴとの間に互いに並列接続されたドレイン電位制御用抵抗器１４４およびドレイン電位制御用スイッチ１４５が設けられている点で従来の構成と異なっている。
【００５０】
以上のような構成により、上記第１の実施形態と同様にオペアンプ１４３には負帰還がかかり、ＦＥＴ１４１のソース電位は一定となる。これにより、電流センス抵抗器１４２に流れる電流の大きさは一定となり、ＬＥＤ列１１０に流れる電流の大きさも一定となる。バイパススイッチ駆動回路１４８は、上記第１の実施形態と同様、各ＬＥＤ１１２に並列に設けられたバイパススイッチ１１４のオン／オフを切り換える。これにより、ＬＥＤ列１１０内においてＬＥＤ１１２毎に輝度の調整が行われる。バイパススイッチ駆動回路１４８は、また、ドレイン電位制御用スイッチ１４５のオン／オフを切り換える。本実施形態においては、ＬＥＤ列１１０内に設けられているバイパススイッチ１１４のうちの半数以上のバイパススイッチ１１４がオン状態になっている時にはドレイン電位制御用スイッチ１４５はオフ状態にされ、半数未満のバイパススイッチ１１４がオン状態になっている時にはドレイン電位制御用スイッチ１４５はオン状態にされる。
【００５１】
＜３．２ 作用および効果＞
次に、本実施形態における作用および効果について説明する。まず、図９に示すようにＬＥＤ列１１０内の多数のバイパススイッチ１１４がオン状態にされているときの動作について説明する。バイパススイッチ１１４の状態が図９に示すような状態になっているとき、ＬＥＤ列１１０内のバイパススイッチ１１４のうち半数以上のバイパススイッチ１１４がオン状態であるので、ドレイン電位制御用スイッチ１４５はオフ状態となる。これにより、ＬＥＤ列１１０内およびバックライト駆動回路１４内において電流は符号７３で示すように流れる。このとき、ＬＥＤ列１１０内における電圧降下は比較的小さくなるので、ノードＰｍの電位（ＬＥＤ列１１０とドレイン電位制御用抵抗器１４４との間の電位）は比較的高くなる。ところが、ドレイン電位制御用抵抗器１４４に電流が流れることから、当該ドレイン電位制御用抵抗器１４４の両端間で電圧降下が生じ、ノードＰｎの電位（ＦＥＴ１４１のドレイン電位）はノードＰｍの電位よりも低くなる。このようにして、ＦＥＴ１４１のドレイン−ソース間の電圧が大きくなることが抑制される。
【００５２】
次に、図１０に示すようにＬＥＤ列１１０内の全てのバイパススイッチ１１４がオフ状態にされているときの動作について説明する。全てのバイパススイッチ１１４がオフ状態になっているとき、ドレイン電位制御用スイッチ１４５はオン状態となる。これにより、ＬＥＤ列１１０内およびバックライト駆動回路１４内において電流は符号７４で示すように流れる。このとき、ＬＥＤ列１１０内における電圧降下は大きくなるので、ノードＰｍの電位は低くなる。また、ドレイン電位制御用抵抗器１４４には電流が流れないことから、ノードＰｎの電位はノードＰｍの電位と等しくなる。すなわち、ＦＥＴ１４１のドレイン−ソース間に電流が流れなくなるほどノードＰｎの電位が低くなることはない。
【００５３】
本実施形態によれば、ＬＥＤ列１１０と定電流素子としてのＦＥＴ１４１との間にドレイン電位制御用抵抗器１４４が直列に設けられ、当該ドレイン電位制御用抵抗器１４４に並列にドレイン電位制御用スイッチ１４５が設けられる。ＬＥＤ列１１０内における電圧降下が小さな時には、ドレイン電位制御用スイッチ１４５はオフ状態となり、ドレイン電位制御用抵抗器１４４に電流が流れる。このため、ドレイン電位制御用抵抗器１４４で電圧降下が生じ、ＦＥＴ１４１のドレイン−ソース間の電圧が大きくなることが抑制される。これにより、ＦＥＴ１４１における電力損失が当該ＦＥＴ１４１の許容損失よりも大きくなることが抑制される。また、ＬＥＤ列１１０内における電圧降下が大きな時には、ドレイン電位制御用スイッチ１４５はオン状態となり、ドレイン電位制御用抵抗器１４４には電流が流れない。このため、ＦＥＴ１４１のドレイン−ソース間に電流が流れなくなるほど当該ドレイン−ソース間の電圧が小さくなることはない。以上より、電力損失の増大に起因するＦＥＴの破損が抑制され、また、ＬＥＤ列１１０内の各ＬＥＤ１１２の点灯／非点灯の状態にかかわらず当該ＬＥＤ列１１０内には定電流が与えられる。また、逆の観点からいえば、許容損失の比較的小さなＦＥＴ，サイズの比較的小さなＦＥＴを用いて、ＬＥＤ列に定電流を与えるための構成を実現することができる。
【００５４】
＜３．３ 変形例＞
上記実施形態においては、ＬＥＤ列１１０内のバイパススイッチ１１４のうちオン状態になっているバイパススイッチ１１４の数に応じてドレイン電位制御用スイッチ１４５のオン／オフが制御される構成となっているが、本発明はこれに限定されない。例えば図１１に示すように、（ＬＥＤ列１１０内のバイパススイッチ１１４と１対１で対応するように）ＬＥＤ列１１０内のバイパススイッチ１１４の数に等しい数のドレイン電位制御用抵抗器１４４ａ〜１４４ｅおよび各ドレイン電位制御用抵抗器に並列に接続されたドレイン電位制御用スイッチ１４５ａ〜１４５ｅを備える構成とし、各ドレイン電位制御用スイッチのオン／オフの状態が当該各ドレイン電位制御用スイッチに対応するバイパススイッチのオン／オフの状態と逆になるようにしても良い。すなわち、ＬＥＤ列１１０内の或るバイパススイッチの状態がオンであれば、当該バイパススイッチに対応するドレイン電位制御用スイッチの状態はオフにされ、ＬＥＤ列１１０内の或るバイパススイッチの状態がオフであれば、当該バイパススイッチに対応するドレイン電位制御用スイッチの状態はオンにされると良い。これにより、ＦＥＴ１４１のドレイン−ソース間の電圧が安定化し、定電流性を高めつつ電力損失の増大に起因するＦＥＴの破損を抑制することができる。
【００５５】
＜４．その他＞
上記各実施形態においては、各ＬＥＤ１１２に並列にバイパススイッチ１１４が接続されている構成を例に説明したが、本発明はこれに限定されず、バイパススイッチ１１４を備えていない構成においても本発明を適用することができる。もっとも、定電流素子における電力損失が大きくなるという現象は、各ＬＥＤ１１２に並列にバイパススイッチ１１４が設けられた構成において多数のバイパススイッチ１１４がオン状態になったような場合に生じやすいので、各ＬＥＤ１１２に並列にバイパススイッチ１１４が設けられた構成のときに「発熱による定電流素子の破損を抑制する」という効果が得られやすい。
【００５６】
また、上記各実施形態においては、ＬＥＤ列１１０に定電流を与えるための構成がオペアンプを用いて実現されているが、本発明はこれに限定されない。第２の実施形態や第３の実施形態のように分圧によって定電流素子における電力損失の増大を抑制する構成においては、ＬＥＤ列１１０に定電流を与えるための構成をカレントミラー回路を用いて実現することができる。この場合、上記第２の実施形態については例えば図１２に示すような構成となり、上記第３の実施形態については例えば図１３に示すような構成となる。
【００５７】
さらに、上記各実施形態においては定電流素子としてＦＥＴが採用されている例を挙げて説明したが、本発明はこれに限定されず、ＦＥＴに代えてバイポーラトランジスタを定電流素子として採用することもできる。
【００５８】
さらにまた、上記各実施形態においては液晶表示装置に設けられたＬＥＤバックライト装置を例に挙げて説明したが、本発明はこれに限定されず、直列に接続された発光素子からなる発光素子列を備えたバックライト装置であれば、本発明を適用することができる。さらにまた、液晶表示装置以外の表示装置に設けられたバックライト装置にも本発明を適用することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施形態に係るＬＥＤバックライト装置の要部の構成を示す概略図である。
【図２】上記第１の実施形態に係るＬＥＤバックライト装置を備えた液晶表示装置の全体構成を示すブロック図である。
【図３】ＦＥＴの特性を示す図である。
【図４】上記第１の実施形態において、ＦＥＴと電流センス抵抗器との間に抵抗器を備える理由について説明するための図である。
【図５】本発明の第２の実施形態に係るＬＥＤバックライト装置の要部の構成を示す概略図である。
【図６】上記第２の実施形態において、ＬＥＤ列内の多数のバイパススイッチがオン状態にされているときの動作について説明するための図である。
【図７】上記第２の実施形態において、ＬＥＤ列内の全てのバイパススイッチがオフ状態にされているときの動作について説明するための図である。
【図８】本発明の第３の実施形態に係るＬＥＤバックライト装置の要部の構成を示す概略図である。
【図９】上記第３の実施形態において、ＬＥＤ列内の多数のバイパススイッチがオン状態にされているときの動作について説明するための図である。
【図１０】上記第３の実施形態において、ＬＥＤ列内の全てのバイパススイッチがオフ状態にされているときの動作について説明するための図である。
【図１１】上記第３の実施形態の変形例について説明するための図である。
【図１２】上記第２の実施形態の変形例に係る構成を示す概略図である。
【図１３】上記第３の実施形態の変形例に係る構成を示す概略図である。
【図１４】従来のバックライト装置の要部の構成例を示す概略図である。
【図１５】従来例において、ＬＥＤ列内に流れる電流について説明するための図である。
【図１６】従来例の課題について説明するための図である。
【符号の説明】
【００６０】
１１…発光部
１２，１３，１４…バックライト駆動回路
１００…ＬＥＤバックライト装置
１１０…ＬＥＤ列
１１２…ＬＥＤ（発光ダイオード）
１１４…バイパススイッチ（トランジスタ）
１２１，１２２，１３１，１３２，１４１…ＦＥＴ
１２３，１２４…抵抗器
１２５，１３３，１４２…電流センス抵抗器
１２６，１３４，１４３…オペアンプ
１４４…ドレイン電位制御用抵抗器
１４５…ドレイン電位制御用スイッチ
２００…表示制御回路
３００…ソースドライバ（映像信号線駆動回路）
４００…ゲートドライバ（走査信号線駆動回路）
５００…表示部
【技術分野】
【０００１】
本発明は、表示装置のバックライト等として用いられる面状照明装置に関し、更に詳しくは、直列に接続された複数の発光素子（発光ダイオード等）からなり定電流が与えられる発光素子列を備えた面状照明装置に関する。
【背景技術】
【０００２】
近年、表示装置のバックライト用の光源としてＬＥＤ（Light Emitting Diode：発光ダイオード）が採用されることが多くなっている。バックライト装置内では、直列に接続された複数のＬＥＤからなるＬＥＤ列が複数並列に配置され、それらのＬＥＤが一定の輝度で発光するよう各ＬＥＤ列に定電流が与えられている。また、入力画像に基づきＬＥＤの輝度を制御することにより、消費電力の低減や画質の改善が図られている。例えば、画面を複数のエリアに分割し、エリア内の入力画像に基づいて当該エリアに対応したＬＥＤの輝度を制御することも行われている。このようなバックライト装置に関し、特開２００５−３１０９９６号公報には、各ＬＥＤに並列にトランジスタを備え、それらのトランジスタのオン／オフをＰＷＭ信号で切り換えることにより個々のＬＥＤの輝度を調整するようにした発明が開示されている。また、特表２００２−５０７７７３号公報には、ＬＥＤ列に定電流を与えるための構成をオペアンプを用いて実現した例が開示されている。
【０００３】
図１４は、従来のバックライト装置の要部の構成例を示す概略図である。なお、図１４には、複数のＬＥＤ列のうちの１列分のみについての構成を示している。図１４に示すように、このバックライト装置はＬＥＤ列９１０とバックライト駆動回路９２とによって構成されている。ＬＥＤ列９１０には、直列に接続された複数のＬＥＤ９１２と各ＬＥＤ９１２に並列に設けられたトランジスタ９１４とが含まれている。バックライト駆動回路９２には、ＦＥＴ（Field effect transistor ：電界効果トランジスタ）９２１と抵抗器（電流センス抵抗器）９２２とオペアンプ９２３とバイパススイッチ駆動回路９２８とが含まれている。ＦＥＴ９２１については、ゲート端子はオペアンプ９２３の出力端子に接続され、ドレイン端子はＬＥＤ列９１０に接続され、ソース端子は、一端が接地された抵抗器９２２の他端に接続されるとともに、オペアンプ９２３の反転入力端子に接続されている。オペアンプ９２３の非反転入力端子には基準電圧Ｖｒｅｆが与えられている。以上のような構成によりオペアンプ９２３には負帰還がかかるので、イマジナリショートによりオペアンプ９２３の非反転入力端子−反転入力端子間の電圧が０になるように当該オペアンプ９２３は動作する。このため、ＦＥＴ９２１のソース電位はＶｒｅｆで一定となる。これにより、ＬＥＤ列９１０には、次式（１）で示す定電流Ｉが流れる。
Ｉ＝Ｖｒｅｆ／Ｒｃｓ ・・・（１）
ここで、Ｒｃｓは抵抗器９２２の抵抗値である。
【０００４】
以上のようにして、ＦＥＴ９２１は定電流素子（定電流源）として機能し、ＬＥＤ列９１０内に定電流Ｉが流れる。また、バイパススイッチ駆動回路９２８は、各ＬＥＤ９１２に流れる電流をＰＷＭ制御するために、各ＬＥＤ９１２に並列に設けられたトランジスタ９１４のオン／オフを切り換える。トランジスタ９１４がオフ状態の時には、図１５（ａ）に示すように、電流はＬＥＤ９１２側を流れる。一方、トランジスタ９１４がオン状態の時には、図１５（ｂ）に示すように、電流はトランジスタ９１４側を流れる。このような電流の制御がＬＥＤ９１２毎に行われることにより、ＬＥＤ９１２毎に輝度の調整が行われる。なお、図１５（ａ）および（ｂ）に示すように、各ＬＥＤ９１２に並列に設けられたトランジスタ９１４のオン／オフによって当該各ＬＥＤ９１２の電流の流れが制御されるので、それらトランジスタ９１４のことを以下「バイパススイッチ」という。
【特許文献１】特開２００５−３１０９９６号公報
【特許文献２】特表２００２−５０７７７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、上記定電流Ｉとして比較的大きな電流が必要とされる場合や定電流素子としてのＦＥＴ９２１のドレイン−ソース間の電圧が大きくなった時には、ＦＥＴ９２１での電力損失が大きくなる。そして、その電力損失がＦＥＴ９２１の許容損失よりも大きくなると当該ＦＥＴ９２１は発熱により破損することがある。
【０００６】
例えば、５個のＬＥＤ９１２と５個のバイパススイッチ９１４とによってＬＥＤ列９１０が構成されていて、図１６（ａ）に示すように全てのバイパススイッチ９１４がオフにされた状態から図１６（ｂ）に示すように１つを除く全てのバイパススイッチ９１４がオンにされた状態に変化したと仮定する。このとき、各ＬＥＤ９１２に定電流が流れたときの各ＬＥＤ９１２における電圧降下をＶＦとすると、図１６（ａ）に示す状態におけるノード（節点）Ｐｚの電位（ＦＥＴ９２１のドレイン電位）Ｖｚ１は次式（２）で表される。
Ｖｚ１＝Ｖｃｃ−５×ＶＦ ・・・（２）
これに対し、図１６（ｂ）に示す状態におけるノードＰｚの電位Ｖｚ２は次式（３）で表される。
Ｖｚ２＝Ｖｃｃ−１×ＶＦ ・・・（３）
このように、図１６（ｂ）に示す状態においては、図１６（ａ）に示す状態に比べてノードＰｚの電位が４×ＶＦだけ高くなる。その結果、図１６（ｂ）に示す状態においては、ＦＥＴ９２１のドレイン−ソース間の電圧が大きくなり、ＦＥＴ９２１での電力損失が大きくなる。
【０００７】
電力損失の増大に起因するＦＥＴの破損を防止する対策として、ヒートシンク（放熱器）等の放熱素子を備える構成にすることが考えられる。しかし、放熱素子を備える構成にすると、装置サイズが大きくなる傾向にあり、装置の小型化・薄型化を図るという観点から好ましくない。
【０００８】
そこで本発明は、定電流が与えられる発光素子列を備えたバックライト装置において、装置のサイズを大型化させることなく、発熱による定電流素子の破損を抑制することを目的とする。
【課題を解決するための手段】
【０００９】
第１の発明は、与えられた電流の大きさに応じて発光する直列に接続された複数の発光素子からなる発光素子列と、制御端子、第１の端子、および前記発光素子列に直接的または間接的に接続された第２の端子を有し前記発光素子列に直列に接続された第１のトランジスタを含み、前記発光素子列に定電流を与える定電流駆動制御部とを備える面状照明装置であって、
前記発光素子列の端部のうち前記第１のトランジスタの第２の端子に直接的または間接的に接続された端部である終端部と前記第１のトランジスタの第１の端子との間の電圧を分圧し、前記第１のトランジスタの第２の端子と第１の端子との間の電圧を前記発光素子列の終端部と前記第１のトランジスタの第１の端子との間の電圧よりも小さくすることによって、もしくは、前記発光素子列に流れる電流を分流し、前記第１のトランジスタの第１の端子と第２の端子との間に流れる電流を前記発光素子列に流れる電流よりも小さくすることによって、前記第１のトランジスタで生じる電力損失を低減させる分圧／分流手段を備えることを特徴とする。
【００１０】
第２の発明は、第１の発明において、
前記複数の発光素子のそれぞれに並列に接続された第１のバイパススイッチと、
各発光素子に並列に接続された前記第１のバイパススイッチのオン／オフを切り換えるスイッチ制御部と
を更に備えることを特徴とする。
【００１１】
第３の発明は、第１または第２の発明において、
前記分圧／分流手段は、前記第１のトランジスタに直列に接続された第１の抵抗器と、前記第１のトランジスタに並列に接続された第２のトランジスタと、前記第２のトランジスタに直列に接続された第２の抵抗器とからなり、
前記第２のトランジスタは、制御端子、第１の端子、および前記発光素子列に直接的または間接的に接続された第２の端子を有し、
前記第１のトランジスタの第１の端子は前記第１の抵抗器に接続され、
前記第２のトランジスタの第１の端子は前記第２の抵抗器に接続され、
前記定電流駆動制御部は、前記第１のトランジスタの制御端子と前記第２のトランジスタの制御端子とに等しい電圧を与えることを特徴とする。
【００１２】
第４の発明は、第１または第２の発明において、
前記分圧／分流手段は、制御端子、前記第１のトランジスタの第２の端子に接続された第１の端子、および前記発光素子列に接続された第２の端子を有し前記発光素子列と前記第１のトランジスタとに直列に接続された第２のトランジスタであって、
前記第２のトランジスタの制御端子には、所定の基準電圧が与えられていることを特徴とする。
【００１３】
第５の発明は、第４の発明において、
前記第２のトランジスタの制御端子には、前記第２のトランジスタの第１の端子の電位が前記第２のトランジスタの第２の端子の最大電位の略２分の１の電位となるように前記所定の基準電圧が与えられていることを特徴とする。
【００１４】
第６の発明は、第２の発明において、
前記分圧／分流手段は、前記発光素子列および前記第１のトランジスタに直列に接続されるように前記発光素子列と前記第１のトランジスタとの間に設けられた電圧降下用抵抗器と、前記電圧降下用抵抗器に並列に接続された第２のバイパススイッチとからなり、
前記スイッチ制御部は、各発光素子に並列に接続された前記第１のバイパススイッチのオン／オフの状態に応じて、前記第２のバイパススイッチのオン／オフを切り換えることを特徴とする。
【００１５】
第７の発明は、第６の発明において、
前記第２のバイパススイッチと前記電圧降下用抵抗器とは、前記第１のバイパススイッチと１対１で対応するように設けられ、
前記スイッチ制御部は、或る第１のバイパススイッチの状態をオンにしたときには、当該或る第１のバイパススイッチに対応する第２のバイパススイッチの状態をオフにし、或る第１のバイパススイッチの状態をオフにしたときには、当該或る第１のバイパススイッチに対応する第２のバイパススイッチの状態をオンにすることを特徴とする。
【００１６】
第８の発明は、表示装置であって、第１から第７までのいずれかの発明に係る面状照明装置を備えたことを特徴とする。
【発明の効果】
【００１７】
上記第１の発明によれば、直列に接続された複数の発光素子からなる発光素子列と当該発光素子列に定電流を与えるために設けられたトランジスタ（第１のトランジスタ）とを備えた面状照明装置において、発光素子列の終端部と第１のトランジスタの第１の端子との間の電圧の分圧もしくは発光素子列に流れる電流の分流を行う分圧／分流手段が設けられている。このため、発光素子列に定電流が与えられたときに、第１のトランジスタの第１の端子と第２の端子との間の電圧が大きくなることもしくは第１のトランジスタの第１の端子と第２の端子との間に流れる電流が大きくなることが抑制される。これにより、第１のトランジスタで生じる電力損失の増大が抑制され、電力損失がトランジスタの許容損失よりも大きくなって当該トランジスタが破損することが抑制される。また、許容損失の比較的小さなトランジスタやサイズの比較的小さなトランジスタを用いて、発光素子列に定電流を与えるための構成を実現することができる。
【００１８】
上記第２の発明によれば、各発光素子に並列に接続されたスイッチ（第１のバイパススイッチ）をオン／オフすることにより個々の発光素子の輝度の調整を可能とした面状照明装置において、発光素子列の終端部と第１のトランジスタの第１の端子との間の電圧の分圧または発光素子列に流れる電流の分流を行う分圧／分流手段が設けられている。このため、多数の第１のバイパススイッチがオン状態にされて発光素子列の終端部と第１のトランジスタの第１の端子との間の電圧が大きくなっても、第１のトランジスタで生じる電力損失の増大が抑制される。
【００１９】
上記第３の発明によれば、第１のトランジスタに並列に第２のトランジスタが設けられる。このため、発光素子列を流れた電流は、並列に設けられた２つのトランジスタに分流される。これにより、１つのトランジスタに多大な電流が流れることによる電力損失の増大が抑制され、電力損失がトランジスタの許容損失よりも大きくなって当該トランジスタが破損することが抑制される。また、並列に設けられたトランジスタにはそれぞれ抵抗器が直列に接続されている。このため、並列に設けられた２つのトランジスタの特性（閾値電圧など）が異なっていても、抵抗器の両端に生じる電圧によって、より大きな電流が流れている方のトランジスタへの電流の流れが抑制される。これにより、２つのトランジスタに流れる電流の大きさの差異が小さくなり、１つのトランジスタに多大な電流が流れることが効果的に抑制される。その結果、電力損失がトランジスタの許容損失よりも大きくなって当該トランジスタが破損することが効果的に抑制される。
【００２０】
上記第４の発明によれば、発光素子列と第１のトランジスタとの間に第２のトランジスタが直列に設けられ、当該第２のトランジスタの制御端子には所定の基準電圧が与えられる。上記基準電圧を適当な値にすることにより、発光素子列内における電圧降下が小さくて発光素子列の終端部における電位が高くなっている時でも、第２のトランジスタの第１の端子における電位は一定となる。このため、第１のトランジスタの第１の端子と第２の端子との間の電圧が大きくなることが抑制される。これにより、電力損失がトランジスタの許容損失よりも大きくなって当該トランジスタが破損することが抑制される。
【００２１】
上記第５の発明によれば、第２のトランジスタの第１の端子の電位は、第２のトランジスタの第２の端子の最大電位の略２分の１の電位となる。このため、発光素子列の終端部における電位が極めて高くなっている時でも、効果的に電圧の分圧が行われる。これにより、第１のトランジスタと第２のトランジスタの双方において、電力損失の増大が抑制される。
【００２２】
上記第６の発明によれば、発光素子列と第１のトランジスタとの間に抵抗器（電圧降下用抵抗器）が直列に設けられ、当該抵抗器に並列にスイッチ（第２のバイパススイッチ）が設けられる。上記第２のバイパススイッチは、各発光素子に並列に接続されたスイッチ（第１のバイパススイッチ）のオン／オフに応じて切り換えられる。このため、例えば「所定数以上の第１のバイパススイッチがオンになって発光素子列の終端部の電位が比較的高くなった時に第２のバイパススイッチをオフにする」ということができる。これにより、発光素子列の終端部の電位が比較的高くなった時には抵抗器で電圧降下が生じ、第１のトランジスタの第１の端子と第２の端子との間の電圧が大きくなることが抑制される。これにより、電力損失がトランジスタの許容損失よりも大きくなって当該トランジスタが破損することが抑制される。
【００２３】
上記第７の発明によれば、第１のバイパススイッチと第２のバイパススイッチとは１対１で対応するように設けられ、両者のオン／オフの状態は相反的になる。このため、発光素子列内における電圧降下の大きさに基づいて、電圧降下用抵抗器で電圧が降下する。これにより、第１のトランジスタの第１の端子と第２の端子との間の電圧が安定化し、定電流性を高めつつ電力損失の増大に起因するトランジスタの破損を抑制することができる。
【００２４】
上記第８の発明によれば、定電流素子としてのトランジスタの電力損失の増大に起因する（当該トランジスタの）破損が抑制される面状照明装置を備えた表示装置が実現される。
【発明を実施するための最良の形態】
【００２５】
以下、添付図面を参照しつつ本発明の実施形態について説明する。
【００２６】
＜１．第１の実施形態＞
＜１．１ 全体構成および動作＞
図２は、本発明の第１の実施形態に係るＬＥＤバックライト装置を備えた液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、ＬＥＤバックライト装置１００と、表示制御回路２００と、ソースドライバ（映像信号線駆動回路）３００と、ゲートドライバ（走査信号線駆動回路）４００と、表示部５００とを備えている。ＬＥＤバックライト装置１００には、表示部５００の背面から（当該表示部５００に）光を照射するためのバックライトを構成する複数のＬＥＤ列１１０からなる発光部１１と、バックライトを駆動するバックライト駆動回路１２とが含まれている。
【００２７】
表示部５００には、複数本（ｎ本）のソースバスライン（映像信号線）ＳＬ１〜ＳＬｎと、複数本（ｍ本）のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｍと、それらソースバスラインＳＬ１〜ＳＬｎとゲートバスラインＧＬ１〜ＧＬｍとの交差点にそれぞれ対応して設けられた複数個（ｎ×ｍ個）の画素形成部とが含まれている。これらの画素形成部はマトリクス状に配置されて画素アレイを構成し、各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続される共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子であるＴＦＴ５０と、そのＴＦＴ５０のドレイン端子に接続された画素電極と、上記複数の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により画素容量Ｃｐが構成される。なお通常、画素容量に確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。
【００２８】
表示制御回路２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、表示部５００における画像表示を制御するためのソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートスタートパルス信号ＧＳＰ、およびゲートクロック信号ＧＣＫと、バックライトの輝度を制御するための輝度信号ＫＳとを出力する。ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬ１〜ＳＬｎに駆動用映像信号Ｓ（１）〜Ｓ（ｎ）を印加する。ゲートドライバ４００は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとに基づいて、アクティブな走査信号Ｇ（１）〜Ｇ（ｍ）の各ゲートバスラインＧＬ１〜ＧＬｍへの印加を１垂直走査期間を周期として繰り返す。バックライト駆動回路１２は、表示制御回路２００から出力される輝度信号ＫＳを受け取り、バックライトを駆動する。これにより、表示部５００の背面から光が照射される。
【００２９】
以上のようにして、各ソースバスラインＳＬ１〜ＳＬｎに駆動用映像信号が印加され、各ゲートバスラインＧＬ１〜ＧＬｍに走査信号が印加され、表示部５００にその背面から光が照射されることにより、表示部５００に画像が表示される。
【００３０】
＜１．２ ＬＥＤバックライト装置の構成および動作＞
図１は、本実施形態におけるＬＥＤバックライト装置１００の要部の構成を示す概略図である。図１に示すように、このＬＥＤバックライト装置１００は、ＬＥＤ列（発光素子列）１１０とバックライト駆動回路１２とによって構成されている。ＬＥＤ列１１０には、直列に接続された複数のＬＥＤ１１２と、各ＬＥＤ１１２に並列に設けられたトランジスタ１１４とが含まれている。バックライト駆動回路１２には、第１のＦＥＴ（第１のトランジスタ）１２１と第２のＦＥＴ（第２のトランジスタ）１２２と第１の抵抗器１２３と第２の抵抗器１２４と電流センス抵抗器１２５とオペアンプ１２６とバイパススイッチ駆動回路１２８とが含まれている。なお、本実施形態においては、第１のＦＥＴ１２１と第２のＦＥＴ１２２と第１の抵抗器１２３と第２の抵抗器１２４と電流センス抵抗器１２５とオペアンプ１２６とによって定電流駆動制御部が実現されている。また、第２のＦＥＴ１２２と第１の抵抗器１２３と第２の抵抗器１２４とによって分圧／分流手段が実現されている。さらに、バイパススイッチ駆動回路１２８によってスイッチ制御部が実現されている。
【００３１】
第１のＦＥＴ１２１および第２のＦＥＴ１２２については、典型的にはＭＯＳＦＥＴ（Metal−Oxide−Semiconductor Field−Effect Transistor）が採用される。第１のＦＥＴ１２１と第２のＦＥＴ１２２とは互いに並列に接続されている。また、第１のＦＥＴ１２１のソース端子（第１の端子）と一端が接地された電流センス抵抗器１２５の他端との間には、第１の抵抗器１２３が設けられている。同様に、第２のＦＥＴ１２２のソース端子と電流センス抵抗器１２５の他端との間には、第２の抵抗器１２４が設けられている。
【００３２】
第１のＦＥＴ１２１については、ゲート端子（制御端子）はオペアンプ１２６の出力端子に接続され、ドレイン端子（第２の端子）はＬＥＤ列１１０に接続され、ソース端子は第１の抵抗器１２３の一端に接続されている。第２のＦＥＴ１２２については、ゲート端子はオペアンプ１２６の出力端子に接続され、ドレイン端子はＬＥＤ列１１０に接続され、ソース端子は第２の抵抗器１２４の一端に接続されている。また、第１の抵抗器１２３の他端，第２の抵抗器１２４の他端，および電流センス抵抗器１２５の他端は、オペアンプ１２６の反転入力端子に接続されている。オペアンプ１２６の非反転入力端子には基準電圧Ｖｒｅｆが与えられている。
【００３３】
以上のような構成によりオペアンプ１２６には負帰還がかかるので、イマジナリショートによりオペアンプ１２６の非反転入力端子−反転入力端子間の電圧が０になるように当該オペアンプ１２６は動作する。このため、電流センス抵抗器１２５の他端（ノードＰｂ）の電位はＶｒｅｆで一定となる。これにより、電流センス抵抗器１２５に流れる電流の大きさは一定となる。また、ＬＥＤ列１１０と電流センス抵抗器１２５とは回路的には直列に接続されているので、ＬＥＤ列１１０内を流れる電流の大きさも一定となる。ここで、第１のＦＥＴ１２１および第１の抵抗器１２３（以下、「第１のＦＥＴ側」ともいう）と第２のＦＥＴ１２２および第２の抵抗器１２４（以下、「第２のＦＥＴ側」ともいう）とは並列に接続されている。このため、ＬＥＤ列１１０内を流れる電流は、第１のＦＥＴ側と第２のＦＥＴ側とに分流される。
【００３４】
バイパススイッチ駆動回路１２８は、各ＬＥＤ１１２に並列に設けられたバイパススイッチ（第１のバイパススイッチ）１１４のオン／オフを切り換える。これにより、各ＬＥＤ１１２に流れる電流の大きさが制御され、ＬＥＤ１１２毎に輝度の調整が行われる。
【００３５】
＜１．３ 作用および効果＞
次に、本実施形態における作用および効果について説明する。本実施形態においては、図１に示すように、第１のＦＥＴ１２１のゲート端子および第２のＦＥＴ１２２のゲート端子には、ともにオペアンプ１２６からの出力電圧が与えられる。ここで、ＬＥＤ列１１０に定電流が流れると、まず、第１のＦＥＴ１２１および第２のＦＥＴ１２２のうち閾値電圧の低い方のＦＥＴから電流が流れ始める。仮に第２のＦＥＴ１２２の閾値電圧よりも第１のＦＥＴ１２１の閾値電圧の方が低いとすると、まず第１のＦＥＴ１２１に電流が流れる。このとき、当該電流は第１の抵抗器１２３にも流れるので、第１の抵抗器１２３の両端間に電圧が生じ、ノードＰｃの電位（第１のＦＥＴ１２１のソース電位）が上昇する。これにより、第１のＦＥＴ側への電流の流れが抑制され、第２のＦＥＴ側へも電流が流れる。以上のように、ＬＥＤ列１１０を流れる電流は第１のＦＥＴ側と第２のＦＥＴ側とに分流され、しかも、一方のＦＥＴに大きな電流が流れることが抑制される。その結果、ＦＥＴにおける電力損失の増大が抑制され、ＦＥＴの発熱による破損が抑制される。
【００３６】
ここで、本実施形態において第１のＦＥＴ１２１と電流センス抵抗器１２５との間および第２のＦＥＴ１２２と電流センス抵抗器１２５との間にそれぞれ第１の抵抗器１２３および第２の抵抗器１２４が設けられている理由について説明する。図３は、或る異なる３つのＦＥＴの特性を示す図である。なお、図の縦軸は（ＦＥＴに流れる）ドレイン電流を表し、横軸は（ＦＥＴの）ゲート−ソース間の電圧を表している。図３から把握されるように、各ＦＥＴに同じ大きさのゲート−ソース間電圧を与えても、各ＦＥＴには異なる大きさのドレイン電流が流れる。例えば、ゲート−ソース間電圧が１．０Ｖのとき、３つのＦＥＴのドレイン電流の大きさはそれぞれ２４ｍＡ（符号８１），１７ｍＡ（符号８２），１０ｍＡ（符号８３）である。このように、ＦＥＴ（特に外付けのＦＥＴ）間には、比較的大きな特性のばらつきがみられる。このため、仮に図４（ａ）に示すように第１のＦＥＴ１２１のソース端子および第２のＦＥＴ１２２のソース端子と電流センス抵抗器１２５とが直接的に（抵抗器を介さず）接続された構成にした場合、第１のＦＥＴ側に流れる電流の大きさと第２のＦＥＴ側に流れる電流の大きさとの間に大きな差が生じることがある。これに対し、図４（ｂ）に示すように第１のＦＥＴ１２１と電流センス抵抗器１２５との間および第２のＦＥＴ１２２と電流センス抵抗器１２５との間にそれぞれ第１の抵抗器１２３および第２の抵抗器１２４が設けられた構成にすると、より大きな電流が流れているＦＥＴのソース電位が（他方のＦＥＴのソース電位よりも）高くなって当該ＦＥＴへの電流の流れが抑制されるので、第１のＦＥＴ側に流れる電流の大きさと第２のＦＥＴ側に流れる電流の大きさとの差は比較的小さくなる。これにより、一方のＦＥＴに大きな電流が流れることが抑制される。すなわち、並列接続された２つのＦＥＴの一方に多大な電流が流れることを抑制するために、第１の抵抗器１２３および第２の抵抗器１２４が設けられている。なお、図４において、矢印は電流の流れを模式的に示しており、矢印の幅は電流の大きさを模式的に示している。
【００３７】
ところで、一般に、ＬＥＤ列に直列に接続されたＦＥＴにおける電力損失Ｐは次式（４）で表される。
Ｐ＝Ｉ−ＬＥＤ×Ｖｄｓ ・・・（４）
ここで、Ｉ−ＬＥＤはＬＥＤ列内を流れる電流であって、ＶｄｓはＦＥＴのドレイン−ソース間の電圧である。
上式（４）より、ＦＥＴにおける電力損失は、ＬＥＤ列内を流れる電流すなわちＦＥＴを流れる電流が大きいほど大きくなり、ＦＥＴのドレイン−ソース間の電圧が大きいほど大きくなることが把握される。ところで、ＬＥＤ列内の多数のバイパススイッチがオン状態になると、ＬＥＤ列内での電圧降下が小さくなるので、ＦＥＴのドレイン電位は高くなる。このため、上記電力損失Ｐは大きくなる。ところが、本実施形態によれば、２つのＦＥＴが互いに並列に接続されており、ＬＥＤ列内を流れる電流は当該２つのＦＥＴに分流される。このため、個々のＦＥＴに着目すれば、ＬＥＤ列内を流れる電流よりも小さな電流が流れるので、電力損失の増大が抑制される。
【００３８】
以上のように、本実施形態によれば、直列に接続された複数のＬＥＤ１１２からなるＬＥＤ列１１０と当該ＬＥＤ列１１０に定電流を与えるために設けられたＦＥＴとを備えたＬＥＤバックライト装置１００において、上記ＦＥＴは並列に設けられる。このため、ＬＥＤ列１１０内を流れる電流は、並列に設けられた２つのＦＥＴに分流される。これにより、１つのＦＥＴに多大な電流が流れることによる電力損失の増大が抑制される。その結果、電力損失がＦＥＴの許容損失よりも大きくなって当該ＦＥＴが破損することが抑制される。また、並列に設けられたＦＥＴにはそれぞれ抵抗器が直列に接続されている。このため、並列に設けられた２つのＦＥＴの特性が異なっていても、抵抗器の両端に生じる電圧によって、より大きな電流が流れている方のＦＥＴへの電流の流れが抑制される。これにより、２つのＦＥＴに流れる電流の大きさの差異が小さくなり、１つのＦＥＴに多大な電流が流れることが効果的に抑制される。その結果、電力損失がＦＥＴの許容損失よりも大きくなって当該ＦＥＴが破損することが効果的に抑制される。さらに、逆の観点からいえば、許容損失の比較的小さなＦＥＴ，サイズの比較的小さなＦＥＴを用いて、ＬＥＤ列に定電流を与えるための構成を実現することができる。以上より、装置のサイズを大型化させることなく、定電流素子としてのＦＥＴの発熱による破損を抑制することができる。
【００３９】
＜２．第２の実施形態＞
＜２．１ ＬＥＤバックライト装置の構成および動作の概要＞
次に、本発明の第２の実施形態に係るＬＥＤバックライト装置を備えた液晶表示装置について説明する。なお、この液晶表示装置の全体構成については、上記第１の実施形態と同様であるので説明を省略する。また、本実施形態においては、バックライト駆動回路を符号１３で示している。
【００４０】
図５は、本実施形態におけるＬＥＤバックライト装置１００の要部の構成を示す概略図である。図５に示すように、このＬＥＤバックライト装置１００は、ＬＥＤ列１１０とバックライト駆動回路１３とによって構成されている。ＬＥＤ列１１０には、直列に接続された複数のＬＥＤ１１２と各ＬＥＤ１１２に並列に設けられたトランジスタ１１４とが含まれている。バックライト駆動回路１２には、第１のＦＥＴ１３１と第２のＦＥＴ１３２と電流センス抵抗器１３３とオペアンプ１３４とが含まれている。なお、本実施形態においては、第１のＦＥＴ１３１と電流センス抵抗器１３３とオペアンプ１３４とによって定電流駆動制御部が実現されている。また、第２のＦＥＴ１３２によって分圧／分流手段が実現されている。
【００４１】
第１のＦＥＴ１３１および第２のＦＥＴ１３２については、典型的にはＭＯＳＦＥＴが採用される。第１のＦＥＴ１３１と第２のＦＥＴ１３２とは互いに直列に接続されている。第１のＦＥＴ１３１については、ゲート端子はオペアンプ１３４の出力端子に接続され、ドレイン端子は第２のＦＥＴ１３２のソース端子に接続され、ソース端子は、一端が接地された電流センス抵抗器１３３の他端に接続されるとともに、オペアンプ１３４の反転入力端子に接続されている。オペアンプ１３４の非反転入力端子には第１の基準電圧Ｖｒｅｆ１が与えられている。第２のＦＥＴ１３２については、ドレイン端子はＬＥＤ列１１０に接続され、ソース端子は第１のＦＥＴ１３１のドレイン端子に接続され、ゲート端子には第２の基準電圧Ｖｒｅｆ２が与えられている。図１４に示した従来の構成と比較すると、本実施形態ではＬＥＤ列と定電流素子としてのＦＥＴとの間に更にＦＥＴが設けられている点で従来の構成と異なっている。
【００４２】
以上のような構成により、上記第１の実施形態と同様にオペアンプ１３４には負帰還がかかり、第１のＦＥＴ１３１のソース電位は一定となる。これにより、電流センス抵抗器１３３に流れる電流の大きさは一定となり、ＬＥＤ列１１０内を流れる電流の大きさも一定となる。バイパススイッチ駆動回路１３８についても上記第１の実施形態と同様に動作し、ＬＥＤ列１１０内においてＬＥＤ１１２毎に輝度の調整が行われる。
【００４３】
＜２．２ 作用および効果＞
次に、本実施形態における作用および効果について説明する。まず、図６に示すようにＬＥＤ列１１０内の多数のバイパススイッチ１１４がオン状態にされているときの動作について説明する。バイパススイッチ１１４の状態が図６に示すような状態になっているとき、ＬＥＤ列１１０内において電流は符号７１で示すように流れる。このとき、ＬＥＤ列１１０内における電圧降下は比較的小さくなるので、ノードＰｊの電位（第２のＦＥＴ１３２のドレイン電位）は比較的高くなる。ここで、第２のＦＥＴ１３２のゲート端子には一定の電圧である第２の基準電圧Ｖｒｅｆ２が与えられているので、第２のＦＥＴ１３２のゲート−ソース間の電圧は一定となる。このため、ノードＰｊの電位にかかわらず、ノードＰｋの電位（第２のＦＥＴ１３２のソース電位）Ｖｋは次式（５）で表される電位で一定となる。
Ｖｋ＝Ｖｒｅｆ２−Ｖｇｓ ・・・（５）
ここで、Ｖｇｓは第２のＦＥＴ１３２のゲート−ソース間の電圧である。
【００４４】
以上のように、ノードＰｊの電位にかかわらずノードＰｋの電位は一定となるので、第１のＦＥＴ１３１のドレイン−ソース間の電圧が大きくなることが抑制される。ところで、ノードＰｊの電位が上昇するにつれて第２のＦＥＴ１３２における電力損失は大きくなる。そこで、ノードＰｋの電位がノードＰｊの最大電位のほぼ半分の値となるように第２の基準電圧Ｖｒｅｆ２の値を設定することが好ましい。
【００４５】
次に、図７に示すようにＬＥＤ列１１０内の全てのバイパススイッチ１１４がオフ状態にされているときの動作について説明する。全てのバイパススイッチ１１４がオフ状態になっているとき、ＬＥＤ列１１０内において電流は符号７２で示すように流れる。このとき、ＬＥＤ列１１０内における電圧降下は大きくなるので、ノードＰｊの電位は低くなる。ノードＰｊの電位が低くなるのに伴いノードＰｋの電位も低くなるので、第２のＦＥＴ１３２のゲート−ソース間の電圧は大きくなる。これにより、第２のＦＥＴ１３２はスイッチとしてオンした状態となる。このとき、第２のＦＥＴ１３２は抵抗値の小さな抵抗器と等価となるので、第２のＦＥＴ１３２での電圧降下はごく僅かなものとなる。このように、ノードＰｊの電位が低くなったときには、第１のＦＥＴ１３１および第２のＦＥＴ１３２の双方について、ドレイン−ソース間の電圧が大きくなることはない。
【００４６】
本実施形態によれば、ＬＥＤ列１１０と定電流素子としての第１のＦＥＴ１３１との間に第２のＦＥＴ１３２が直列に設けられ、当該第２のＦＥＴ１３２のゲート端子には所定の電圧（第２の基準電圧Ｖｒｅｆ２）が与えられる。ＬＥＤ列１１０内における電圧降下が小さな時には、第２のＦＥＴ１３２のソース電位は一定となる。このため、第１のＦＥＴ１３１のドレイン−ソース間の電圧が大きくなることが抑制される。これにより、第１のＦＥＴ１３１における電力損失が当該第１のＦＥＴ１３１の許容損失よりも大きくなることが抑制される。また、ＬＥＤ列１１０内における電圧降下が大きな時には、第２のＦＥＴ１３２のドレイン電位，ソース電位は低くなるので、第１のＦＥＴ１３１のドレイン−ソース間の電圧が大きくなることはない。以上より、電力損失の増大に起因するＦＥＴの破損が抑制される。また、逆の観点からいえば、許容損失の比較的小さなＦＥＴ，サイズの比較的小さなＦＥＴを用いて、ＬＥＤ列に定電流を与えるための構成を実現することができる。
【００４７】
＜３．第３の実施形態＞
＜３．１ ＬＥＤバックライト装置の構成および動作の概要＞
次に、本発明の第３の実施形態に係るＬＥＤバックライト装置を備えた液晶表示装置について説明する。なお、この液晶表示装置の全体構成については、上記第１の実施形態と同様であるので説明を省略する。また、本実施形態においては、バックライト駆動回路を符号１４で示している。
【００４８】
図８は、本実施形態におけるＬＥＤバックライト装置１００の要部の構成を示す概略図である。図８に示すように、このＬＥＤバックライト装置１００は、ＬＥＤ列１１０とバックライト駆動回路１４とによって構成されている。ＬＥＤ列１１０には、直列に接続された複数のＬＥＤ１１２と各ＬＥＤ１１２に並列に設けられたトランジスタ１１４とが含まれている。バックライト駆動回路１４には、ＦＥＴ１４１と、電流センス抵抗器１４２と、オペアンプ１４３と、電圧降下用抵抗器としてのドレイン電位制御用抵抗器１４４と、第２のバイパススイッチとしてのドレイン電位制御用スイッチ１４５とが含まれている。なお、本実施形態においては、ＦＥＴ１４１と電流センス抵抗器１４２とオペアンプ１４３とによって定電流駆動制御部が実現されている。また、ドレイン電位制御用抵抗器１４４とドレイン電位制御用スイッチ１４５とによって分圧／分流手段が実現されている。
【００４９】
図８に示すように、ＬＥＤ列１１０およびＦＥＴ１４１と直列になるように、ドレイン電位制御用抵抗器１４４がＬＥＤ列１１０とＦＥＴ１４１との間に設けられている。すなわち、ドレイン電位制御用抵抗器１４４の一端はＬＥＤ列１１０に接続され、他端はＦＥＴ１４１のドレイン端子に接続されている。また、ドレイン電位制御用抵抗器１４４に並列にドレイン電位制御用スイッチ１４５が設けられており、ドレイン電位制御用スイッチ１４５にはバイパススイッチ駆動回路１４８から制御信号Ｓが与えられる。ＦＥＴ１４１については、典型的にはＭＯＳＦＥＴが採用される。また、ＦＥＴ１４１のゲート端子はオペアンプ１４３の出力端子に接続され、ドレイン端子はドレイン電位制御用抵抗器１４４の他端に接続され、ソース端子は、一端が接地された電流センス抵抗器１４２の他端に接続されるとともに、オペアンプ１４３の反転入力端子に接続されている。オペアンプ１４３の非反転入力端子には基準電圧Ｖｒｅｆが与えられている。図１４に示した従来の構成と比較すると、本実施形態ではＬＥＤ列と定電流素子としてのＦＥＴとの間に互いに並列接続されたドレイン電位制御用抵抗器１４４およびドレイン電位制御用スイッチ１４５が設けられている点で従来の構成と異なっている。
【００５０】
以上のような構成により、上記第１の実施形態と同様にオペアンプ１４３には負帰還がかかり、ＦＥＴ１４１のソース電位は一定となる。これにより、電流センス抵抗器１４２に流れる電流の大きさは一定となり、ＬＥＤ列１１０に流れる電流の大きさも一定となる。バイパススイッチ駆動回路１４８は、上記第１の実施形態と同様、各ＬＥＤ１１２に並列に設けられたバイパススイッチ１１４のオン／オフを切り換える。これにより、ＬＥＤ列１１０内においてＬＥＤ１１２毎に輝度の調整が行われる。バイパススイッチ駆動回路１４８は、また、ドレイン電位制御用スイッチ１４５のオン／オフを切り換える。本実施形態においては、ＬＥＤ列１１０内に設けられているバイパススイッチ１１４のうちの半数以上のバイパススイッチ１１４がオン状態になっている時にはドレイン電位制御用スイッチ１４５はオフ状態にされ、半数未満のバイパススイッチ１１４がオン状態になっている時にはドレイン電位制御用スイッチ１４５はオン状態にされる。
【００５１】
＜３．２ 作用および効果＞
次に、本実施形態における作用および効果について説明する。まず、図９に示すようにＬＥＤ列１１０内の多数のバイパススイッチ１１４がオン状態にされているときの動作について説明する。バイパススイッチ１１４の状態が図９に示すような状態になっているとき、ＬＥＤ列１１０内のバイパススイッチ１１４のうち半数以上のバイパススイッチ１１４がオン状態であるので、ドレイン電位制御用スイッチ１４５はオフ状態となる。これにより、ＬＥＤ列１１０内およびバックライト駆動回路１４内において電流は符号７３で示すように流れる。このとき、ＬＥＤ列１１０内における電圧降下は比較的小さくなるので、ノードＰｍの電位（ＬＥＤ列１１０とドレイン電位制御用抵抗器１４４との間の電位）は比較的高くなる。ところが、ドレイン電位制御用抵抗器１４４に電流が流れることから、当該ドレイン電位制御用抵抗器１４４の両端間で電圧降下が生じ、ノードＰｎの電位（ＦＥＴ１４１のドレイン電位）はノードＰｍの電位よりも低くなる。このようにして、ＦＥＴ１４１のドレイン−ソース間の電圧が大きくなることが抑制される。
【００５２】
次に、図１０に示すようにＬＥＤ列１１０内の全てのバイパススイッチ１１４がオフ状態にされているときの動作について説明する。全てのバイパススイッチ１１４がオフ状態になっているとき、ドレイン電位制御用スイッチ１４５はオン状態となる。これにより、ＬＥＤ列１１０内およびバックライト駆動回路１４内において電流は符号７４で示すように流れる。このとき、ＬＥＤ列１１０内における電圧降下は大きくなるので、ノードＰｍの電位は低くなる。また、ドレイン電位制御用抵抗器１４４には電流が流れないことから、ノードＰｎの電位はノードＰｍの電位と等しくなる。すなわち、ＦＥＴ１４１のドレイン−ソース間に電流が流れなくなるほどノードＰｎの電位が低くなることはない。
【００５３】
本実施形態によれば、ＬＥＤ列１１０と定電流素子としてのＦＥＴ１４１との間にドレイン電位制御用抵抗器１４４が直列に設けられ、当該ドレイン電位制御用抵抗器１４４に並列にドレイン電位制御用スイッチ１４５が設けられる。ＬＥＤ列１１０内における電圧降下が小さな時には、ドレイン電位制御用スイッチ１４５はオフ状態となり、ドレイン電位制御用抵抗器１４４に電流が流れる。このため、ドレイン電位制御用抵抗器１４４で電圧降下が生じ、ＦＥＴ１４１のドレイン−ソース間の電圧が大きくなることが抑制される。これにより、ＦＥＴ１４１における電力損失が当該ＦＥＴ１４１の許容損失よりも大きくなることが抑制される。また、ＬＥＤ列１１０内における電圧降下が大きな時には、ドレイン電位制御用スイッチ１４５はオン状態となり、ドレイン電位制御用抵抗器１４４には電流が流れない。このため、ＦＥＴ１４１のドレイン−ソース間に電流が流れなくなるほど当該ドレイン−ソース間の電圧が小さくなることはない。以上より、電力損失の増大に起因するＦＥＴの破損が抑制され、また、ＬＥＤ列１１０内の各ＬＥＤ１１２の点灯／非点灯の状態にかかわらず当該ＬＥＤ列１１０内には定電流が与えられる。また、逆の観点からいえば、許容損失の比較的小さなＦＥＴ，サイズの比較的小さなＦＥＴを用いて、ＬＥＤ列に定電流を与えるための構成を実現することができる。
【００５４】
＜３．３ 変形例＞
上記実施形態においては、ＬＥＤ列１１０内のバイパススイッチ１１４のうちオン状態になっているバイパススイッチ１１４の数に応じてドレイン電位制御用スイッチ１４５のオン／オフが制御される構成となっているが、本発明はこれに限定されない。例えば図１１に示すように、（ＬＥＤ列１１０内のバイパススイッチ１１４と１対１で対応するように）ＬＥＤ列１１０内のバイパススイッチ１１４の数に等しい数のドレイン電位制御用抵抗器１４４ａ〜１４４ｅおよび各ドレイン電位制御用抵抗器に並列に接続されたドレイン電位制御用スイッチ１４５ａ〜１４５ｅを備える構成とし、各ドレイン電位制御用スイッチのオン／オフの状態が当該各ドレイン電位制御用スイッチに対応するバイパススイッチのオン／オフの状態と逆になるようにしても良い。すなわち、ＬＥＤ列１１０内の或るバイパススイッチの状態がオンであれば、当該バイパススイッチに対応するドレイン電位制御用スイッチの状態はオフにされ、ＬＥＤ列１１０内の或るバイパススイッチの状態がオフであれば、当該バイパススイッチに対応するドレイン電位制御用スイッチの状態はオンにされると良い。これにより、ＦＥＴ１４１のドレイン−ソース間の電圧が安定化し、定電流性を高めつつ電力損失の増大に起因するＦＥＴの破損を抑制することができる。
【００５５】
＜４．その他＞
上記各実施形態においては、各ＬＥＤ１１２に並列にバイパススイッチ１１４が接続されている構成を例に説明したが、本発明はこれに限定されず、バイパススイッチ１１４を備えていない構成においても本発明を適用することができる。もっとも、定電流素子における電力損失が大きくなるという現象は、各ＬＥＤ１１２に並列にバイパススイッチ１１４が設けられた構成において多数のバイパススイッチ１１４がオン状態になったような場合に生じやすいので、各ＬＥＤ１１２に並列にバイパススイッチ１１４が設けられた構成のときに「発熱による定電流素子の破損を抑制する」という効果が得られやすい。
【００５６】
また、上記各実施形態においては、ＬＥＤ列１１０に定電流を与えるための構成がオペアンプを用いて実現されているが、本発明はこれに限定されない。第２の実施形態や第３の実施形態のように分圧によって定電流素子における電力損失の増大を抑制する構成においては、ＬＥＤ列１１０に定電流を与えるための構成をカレントミラー回路を用いて実現することができる。この場合、上記第２の実施形態については例えば図１２に示すような構成となり、上記第３の実施形態については例えば図１３に示すような構成となる。
【００５７】
さらに、上記各実施形態においては定電流素子としてＦＥＴが採用されている例を挙げて説明したが、本発明はこれに限定されず、ＦＥＴに代えてバイポーラトランジスタを定電流素子として採用することもできる。
【００５８】
さらにまた、上記各実施形態においては液晶表示装置に設けられたＬＥＤバックライト装置を例に挙げて説明したが、本発明はこれに限定されず、直列に接続された発光素子からなる発光素子列を備えたバックライト装置であれば、本発明を適用することができる。さらにまた、液晶表示装置以外の表示装置に設けられたバックライト装置にも本発明を適用することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施形態に係るＬＥＤバックライト装置の要部の構成を示す概略図である。
【図２】上記第１の実施形態に係るＬＥＤバックライト装置を備えた液晶表示装置の全体構成を示すブロック図である。
【図３】ＦＥＴの特性を示す図である。
【図４】上記第１の実施形態において、ＦＥＴと電流センス抵抗器との間に抵抗器を備える理由について説明するための図である。
【図５】本発明の第２の実施形態に係るＬＥＤバックライト装置の要部の構成を示す概略図である。
【図６】上記第２の実施形態において、ＬＥＤ列内の多数のバイパススイッチがオン状態にされているときの動作について説明するための図である。
【図７】上記第２の実施形態において、ＬＥＤ列内の全てのバイパススイッチがオフ状態にされているときの動作について説明するための図である。
【図８】本発明の第３の実施形態に係るＬＥＤバックライト装置の要部の構成を示す概略図である。
【図９】上記第３の実施形態において、ＬＥＤ列内の多数のバイパススイッチがオン状態にされているときの動作について説明するための図である。
【図１０】上記第３の実施形態において、ＬＥＤ列内の全てのバイパススイッチがオフ状態にされているときの動作について説明するための図である。
【図１１】上記第３の実施形態の変形例について説明するための図である。
【図１２】上記第２の実施形態の変形例に係る構成を示す概略図である。
【図１３】上記第３の実施形態の変形例に係る構成を示す概略図である。
【図１４】従来のバックライト装置の要部の構成例を示す概略図である。
【図１５】従来例において、ＬＥＤ列内に流れる電流について説明するための図である。
【図１６】従来例の課題について説明するための図である。
【符号の説明】
【００６０】
１１…発光部
１２，１３，１４…バックライト駆動回路
１００…ＬＥＤバックライト装置
１１０…ＬＥＤ列
１１２…ＬＥＤ（発光ダイオード）
１１４…バイパススイッチ（トランジスタ）
１２１，１２２，１３１，１３２，１４１…ＦＥＴ
１２３，１２４…抵抗器
１２５，１３３，１４２…電流センス抵抗器
１２６，１３４，１４３…オペアンプ
１４４…ドレイン電位制御用抵抗器
１４５…ドレイン電位制御用スイッチ
２００…表示制御回路
３００…ソースドライバ（映像信号線駆動回路）
４００…ゲートドライバ（走査信号線駆動回路）
５００…表示部
【特許請求の範囲】
【請求項１】
与えられた電流の大きさに応じて発光する直列に接続された複数の発光素子からなる発光素子列と、制御端子、第１の端子、および前記発光素子列に直接的または間接的に接続された第２の端子を有し前記発光素子列に直列に接続された第１のトランジスタを含み、前記発光素子列に定電流を与える定電流駆動制御部とを備える面状照明装置であって、
前記発光素子列の端部のうち前記第１のトランジスタの第２の端子に直接的または間接的に接続された端部である終端部と前記第１のトランジスタの第１の端子との間の電圧を分圧し、前記第１のトランジスタの第２の端子と第１の端子との間の電圧を前記発光素子列の終端部と前記第１のトランジスタの第１の端子との間の電圧よりも小さくすることによって、もしくは、前記発光素子列に流れる電流を分流し、前記第１のトランジスタの第１の端子と第２の端子との間に流れる電流を前記発光素子列に流れる電流よりも小さくすることによって、前記第１のトランジスタで生じる電力損失を低減させる分圧／分流手段を備えることを特徴とする、面状照明装置。
【請求項２】
前記複数の発光素子のそれぞれに並列に接続された第１のバイパススイッチと、
各発光素子に並列に接続された前記第１のバイパススイッチのオン／オフを切り換えるスイッチ制御部と
を更に備えることを特徴とする、請求項１に記載の面状照明装置。
【請求項３】
前記分圧／分流手段は、前記第１のトランジスタに直列に接続された第１の抵抗器と、前記第１のトランジスタに並列に接続された第２のトランジスタと、前記第２のトランジスタに直列に接続された第２の抵抗器とからなり、
前記第２のトランジスタは、制御端子、第１の端子、および前記発光素子列に直接的または間接的に接続された第２の端子を有し、
前記第１のトランジスタの第１の端子は前記第１の抵抗器に接続され、
前記第２のトランジスタの第１の端子は前記第２の抵抗器に接続され、
前記定電流駆動制御部は、前記第１のトランジスタの制御端子と前記第２のトランジスタの制御端子とに等しい電圧を与えることを特徴とする、請求項１または２に記載の面状照明装置。
【請求項４】
前記分圧／分流手段は、制御端子、前記第１のトランジスタの第２の端子に接続された第１の端子、および前記発光素子列に接続された第２の端子を有し前記発光素子列と前記第１のトランジスタとに直列に接続された第２のトランジスタであって、
前記第２のトランジスタの制御端子には、所定の基準電圧が与えられていることを特徴とする、請求項１または２に記載の面状照明装置。
【請求項５】
前記第２のトランジスタの制御端子には、前記第２のトランジスタの第１の端子の電位が前記第２のトランジスタの第２の端子の最大電位の略２分の１の電位となるように前記所定の基準電圧が与えられていることを特徴とする、請求項４に記載の面状照明装置。
【請求項６】
前記分圧／分流手段は、前記発光素子列および前記第１のトランジスタに直列に接続されるように前記発光素子列と前記第１のトランジスタとの間に設けられた電圧降下用抵抗器と、前記電圧降下用抵抗器に並列に接続された第２のバイパススイッチとからなり、
前記スイッチ制御部は、各発光素子に並列に接続された前記第１のバイパススイッチのオン／オフの状態に応じて、前記第２のバイパススイッチのオン／オフを切り換えることを特徴とする、請求項２に記載の面状照明装置。
【請求項７】
前記第２のバイパススイッチと前記電圧降下用抵抗器とは、前記第１のバイパススイッチと１対１で対応するように設けられ、
前記スイッチ制御部は、或る第１のバイパススイッチの状態をオンにしたときには、当該或る第１のバイパススイッチに対応する第２のバイパススイッチの状態をオフにし、或る第１のバイパススイッチの状態をオフにしたときには、当該或る第１のバイパススイッチに対応する第２のバイパススイッチの状態をオンにすることを特徴とする、請求項６に記載の面状照明装置。
【請求項８】
請求項１から７までのいずれか１項に記載の面状照明装置を備えたことを特徴とする表示装置。
【請求項１】
与えられた電流の大きさに応じて発光する直列に接続された複数の発光素子からなる発光素子列と、制御端子、第１の端子、および前記発光素子列に直接的または間接的に接続された第２の端子を有し前記発光素子列に直列に接続された第１のトランジスタを含み、前記発光素子列に定電流を与える定電流駆動制御部とを備える面状照明装置であって、
前記発光素子列の端部のうち前記第１のトランジスタの第２の端子に直接的または間接的に接続された端部である終端部と前記第１のトランジスタの第１の端子との間の電圧を分圧し、前記第１のトランジスタの第２の端子と第１の端子との間の電圧を前記発光素子列の終端部と前記第１のトランジスタの第１の端子との間の電圧よりも小さくすることによって、もしくは、前記発光素子列に流れる電流を分流し、前記第１のトランジスタの第１の端子と第２の端子との間に流れる電流を前記発光素子列に流れる電流よりも小さくすることによって、前記第１のトランジスタで生じる電力損失を低減させる分圧／分流手段を備えることを特徴とする、面状照明装置。
【請求項２】
前記複数の発光素子のそれぞれに並列に接続された第１のバイパススイッチと、
各発光素子に並列に接続された前記第１のバイパススイッチのオン／オフを切り換えるスイッチ制御部と
を更に備えることを特徴とする、請求項１に記載の面状照明装置。
【請求項３】
前記分圧／分流手段は、前記第１のトランジスタに直列に接続された第１の抵抗器と、前記第１のトランジスタに並列に接続された第２のトランジスタと、前記第２のトランジスタに直列に接続された第２の抵抗器とからなり、
前記第２のトランジスタは、制御端子、第１の端子、および前記発光素子列に直接的または間接的に接続された第２の端子を有し、
前記第１のトランジスタの第１の端子は前記第１の抵抗器に接続され、
前記第２のトランジスタの第１の端子は前記第２の抵抗器に接続され、
前記定電流駆動制御部は、前記第１のトランジスタの制御端子と前記第２のトランジスタの制御端子とに等しい電圧を与えることを特徴とする、請求項１または２に記載の面状照明装置。
【請求項４】
前記分圧／分流手段は、制御端子、前記第１のトランジスタの第２の端子に接続された第１の端子、および前記発光素子列に接続された第２の端子を有し前記発光素子列と前記第１のトランジスタとに直列に接続された第２のトランジスタであって、
前記第２のトランジスタの制御端子には、所定の基準電圧が与えられていることを特徴とする、請求項１または２に記載の面状照明装置。
【請求項５】
前記第２のトランジスタの制御端子には、前記第２のトランジスタの第１の端子の電位が前記第２のトランジスタの第２の端子の最大電位の略２分の１の電位となるように前記所定の基準電圧が与えられていることを特徴とする、請求項４に記載の面状照明装置。
【請求項６】
前記分圧／分流手段は、前記発光素子列および前記第１のトランジスタに直列に接続されるように前記発光素子列と前記第１のトランジスタとの間に設けられた電圧降下用抵抗器と、前記電圧降下用抵抗器に並列に接続された第２のバイパススイッチとからなり、
前記スイッチ制御部は、各発光素子に並列に接続された前記第１のバイパススイッチのオン／オフの状態に応じて、前記第２のバイパススイッチのオン／オフを切り換えることを特徴とする、請求項２に記載の面状照明装置。
【請求項７】
前記第２のバイパススイッチと前記電圧降下用抵抗器とは、前記第１のバイパススイッチと１対１で対応するように設けられ、
前記スイッチ制御部は、或る第１のバイパススイッチの状態をオンにしたときには、当該或る第１のバイパススイッチに対応する第２のバイパススイッチの状態をオフにし、或る第１のバイパススイッチの状態をオフにしたときには、当該或る第１のバイパススイッチに対応する第２のバイパススイッチの状態をオンにすることを特徴とする、請求項６に記載の面状照明装置。
【請求項８】
請求項１から７までのいずれか１項に記載の面状照明装置を備えたことを特徴とする表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１０−９２６７６（Ｐ２０１０−９２６７６Ａ）
【公開日】平成２２年４月２２日（２０１０．４．２２）
【国際特許分類】
【出願番号】特願２００８−２６０３８４（Ｐ２００８−２６０３８４）
【出願日】平成２０年１０月７日（２００８．１０．７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２２年４月２２日（２０１０．４．２２）
【国際特許分類】
【出願日】平成２０年１０月７日（２００８．１０．７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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