駆動回路、表示装置、および表示装置の駆動方法
【課題】走査線の数を増やさなくても、階調数を増やすことの可能な駆動回路およびそれを備えた表示装置、ならびに、走査線の数を増やさなくても、階調数を増やすことの可能な表示装置の駆動方法を提供する。
【解決手段】電気光学素子を含むメモリ内蔵の画素を駆動する駆動回路は、階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドからなる複数のサブフレームで１フレーム期間を分割するようになっている。この駆動回路は、また、サブフレーム単位で、当該サブフレームに含まれるサブフィールドの数より１だけ少ない数の走査線を選択するとともに、選択した一の走査線を再度、同一サブフレーム期間中に選択するようになっている。
【解決手段】電気光学素子を含むメモリ内蔵の画素を駆動する駆動回路は、階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドからなる複数のサブフレームで１フレーム期間を分割するようになっている。この駆動回路は、また、サブフレーム単位で、当該サブフレームに含まれるサブフィールドの数より１だけ少ない数の走査線を選択するとともに、選択した一の走査線を再度、同一サブフレーム期間中に選択するようになっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、パルス幅変調（ＰＷＭ）で階調表示を行う駆動回路およびそれを備えた表示装置に関する。また、本技術は、上記の表示装置の駆動方法に関する。
【背景技術】
【０００２】
ＰＷＭで階調表示を行うデジタル駆動の表示装置では、５ビット（３２階調）の場合を例にとると、例えば、図５に示したような階調表示法が用いられる。具体的には、図５に示したように、例えば数ｍｓ幅の１ビットのデータを単位として、期間の比が１：２：４：８：１６の５つのデータを用意し、これら５つのデータの組み合わせにより３２階調が表現される。
【０００３】
図６は、従来の一般的なデジタル駆動における順次走査の信号データと、走査線に印加される選択パルスとの関係を表したものである。ここでは、説明の都合上、走査線が３本の場合を示している。図６からわかるように、従来の一般的なデジタル駆動の表示装置では、階調データの各ビット（本例では、１ｂｉｔ〜５ｂｉｔ）に対応し、かつ対応ビットの重みに応じた期間となるサブフィールドＳＦ１〜ＳＦ５で１フレーム期間（１Ｆ）が分割されている。そして、各サブフィールドＳＦ１〜ＳＦ５に対応するビットに従って画素の電気光学素子がオンまたはオフされることで、１Ｆ中のオン期間またはオフ期間の割合が段階的に制御される。さらに、走査線を介した画素へのデータ書込みは、サブフィールドＳＦ１〜ＳＦ５ごとに線順次走査で行われる。なお、上記のデジタル駆動に関する情報は、例えば、以下の特許文献１などに記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３４３６０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上記の階調表示法では、最小ビット（１ｂｉｔ）の転送速度で、信号データの転送速度が律束されるので、階調数を容易に増やすことができない。そこで、例えば、特許文献２では、複数のサブフィールドが１つのサブブロックにまとめられ、複数のサブブロックで１フレーム期間が分割され、サブブロック単位で走査線が間引き走査されることが提案されている。
【０００６】
図７は、上記の間引き走査の一例を模式的に表したものである。図７（Ａ）に示したように、１フレーム期間が７つのサブブロックＳＢ１〜ＳＢ７で分割され、各サブブロックＳＢ１〜ＳＢ７が図８に示した３つのサブフィールドで構成されている。図７（Ｂ）〜（Ｈ）に示したように、各走査線１〜７はサブブロック単位で間引き走査されている。さらに、全てのサブブロックＳＢ１〜ＳＢ７で各走査線１〜７が間引き走査されることにより、各サブフィールドに対応するビットに従って、各走査線１〜７に接続された画素がオンまたはオフされる。
【０００７】
図７に記載の階調表示法では、転送速度がサブブロックごとに均一となっており、しかも、従来の階調表示法よりも、転送速度を大幅に低減することができる。そのため、階調数が、最小ビットの転送速度に律束されることがないので、階調数を容易に増やすことができる。しかし、図７に記載の階調表示法では、階調数が走査線の数によって制限を受ける。そのため、階調数を増やすために、走査線の数を増やさなければならなくなる事態が起こり得る。
【０００８】
本技術はかかる問題点に鑑みてなされたものであり、その第１の目的は、走査線の数を増やさなくても、階調数を増やすことの可能な駆動回路およびそれを備えた表示装置を提供することにある。また、第２の目的は、走査線の数を増やさなくても、階調数を増やすことの可能な表示装置の駆動方法を提供することにある。
【課題を解決するための手段】
【０００９】
本技術による駆動回路は、電気光学素子を含むメモリ内蔵の画素が行列状に配置され、画素行ごとに走査線が設けられた表示装置における各画素を駆動する回路である。駆動回路は、分割部と、オンオフ期間制御部とを含んでいる。分割部は、階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドからなる複数のサブブロックで１フレーム期間を分割するようになっている。オンオフ期間制御部は、各サブフィールドに対応するビットに従って画素の電気光学素子をオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するようになっている。オンオフ期間制御部は、さらに、サブブロック単位で、当該サブブロックに含まれるサブフィールドの数より１だけ少ない数の走査線を選択するとともに、選択した一の走査線を再度、同一サブブロック期間中に選択するようになっている。
【００１０】
本技術による表示装置は、電気光学素子を含むメモリ内蔵の画素が行列状に配置され、画素行ごとに走査線が設けられた表示領域と、各画素を駆動する駆動回路とを備えている。この表示装置において、駆動回路は、上記の分割部と同一の構成要素の分割部と、上記のオンオフ期間制御部と同一の構成要素のオンオフ期間制御部とを備えている。
【００１１】
本技術による表示装置の駆動方法は、電気光学素子を含むメモリ内蔵の画素が行列状に配置され、画素行ごとに走査線が設けられた表示装置の駆動方法である。この駆動方法は、以下の３つのステップを含んでいる。
（Ａ）階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドからなる複数のサブブロックで１フレーム期間を分割する分割ステップ
（Ｂ）各サブフィールドに対応するビットに従って画素の電気光学素子をオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御ステップ
（Ｃ）オンオフ期間制御ステップにおいて、サブブロック単位で、当該サブブロックに含まれるサブフィールドの数より１だけ少ない数の走査線を選択するとともに、選択した一の走査線を再度、同一サブブロック期間中に選択するステップ
【００１２】
本技術による駆動回路、表示装置、および表示装置の駆動方法では、サブブロック単位で、当該サブブロックに含まれるサブフィールドの数より１だけ少ない数の走査線が選択されとともに、選択した一の走査線が再度、同一サブブロック期間中に選択される。これにより、サブブロックの期間よりも短い期間で、再選択する直前のサブフィールドに対応するビットとは異なるビットに従ったオンオフ駆動に切り換えることができる。
【発明の効果】
【００１３】
本技術による駆動回路、表示装置、および表示装置の駆動方法によれば、サブブロックの期間よりも短い期間で、再選択する直前のサブフィールドに対応するビットとは異なるビットに従ったオンオフ駆動に切り換えることができるようにしたので、走査線の数を増やさなくても、階調数を増やすことができる。
【図面の簡単な説明】
【００１４】
【図１】本技術による一実施の形態に係る表示装置の概略図である。
【図２】１フレーム期間における信号データの一例および選択パルスの一例を表す模式図である。
【図３】図２のサブフィールドの構成の一例を表す図である。
【図４】図１の変換回路の概略図である。
【図５】従来の階調データの一例を表す模式図である。
【図６】１フレーム期間における信号データの従来例および選択パルスの従来例を表す模式図である。
【図７】１フレーム期間における信号データの他の例および選択パルスの他の例を表す模式図である。
【図８】図７のサブフィールドの構成の一例を表す図である。
【図９】１フレーム期間における信号データの従来例および選択パルスの従来例を表す模式図である。
【図１０】図９のサブフィールドの構成の一例を表す図である。
【発明を実施するための形態】
【００１５】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（表示装置）
２．変形例（表示装置）
【００１６】
＜１．実施の形態＞
［構成］
図１は、本技術による一実施の形態に係る表示装置１の概略構成を表したものである。この表示装置１は、表示パネル１０と、表示パネル１０を駆動する周辺回路２０とを備えている。
【００１７】
（表示パネル１０）
表示パネル１０は、行方向に延在する複数の走査線ＷＳＬと、列方向に延在する複数のデータ線ＤＴＬとを有しており、走査線ＷＳＬとデータ線ＤＴＬとが互いに交差する箇所に対応して画素１１を有している。表示パネル１０内の複数の画素１１は、表示パネル１０の画素領域１０Ａ全面に渡って行方向および列方向に２次元配置されている。画素１１は、表示パネル１０上の画面を構成する最小単位の点に対応するものである。表示パネル１０がカラー表示パネルである場合には、画素１１は、例えば赤、緑または青などの単色の光を発する副画素に相当し、表示パネル１０がモノクロ表示パネルである場合には、画素１１は、単色光（例えば白色光）を発する画素に相当する。
【００１８】
画素１１は、図示しないが、電気光学素子を含むメモリ内蔵の画素である。電気光学素子の種類としては、例えば、液晶セルや、有機ＥＬ（Electro Luminescence）セルなどが挙げられる。メモリの種類としては、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）などが挙げられる。画素１１は、対応する１本の走査線ＷＳＬが選択されたとき、対応するデータ線ＤＴＬに供給された信号データ（ビット）の書込みに応じて発光状態または消光状態となり、その後、当該走査線ＷＳＬが非選択となっても、書込みによる発光状態または消光状態が継続するようになっている。そのため、周辺回路２０は、画素１１が発光状態となっている期間（点灯期間）、または画素１１が消光状態となっている期間（消灯期間）の、１フレーム期間における割合を制御することにより、階調表示を実現している。
【００１９】
画素１１の点灯期間または消灯期間の単位として「サブフィールド」という概念がある。「サブフィールド」とは、画素１１の階調を規定する階調データの各ビットに対応し、かつ当該対応ビットの重みに応じた期間の単位を指している。一般に、例えば、５ビットからなる階調データによって３２階調を表現する場合、例えば、図５に示したように、例えば数ｍｓ幅の１ビットのデータを単位として、期間の比が１：２：４：８：１６の５つのデータが用意され、これら５つのデータの組み合わせにより３２階調が表現される。上記の階調表示法では、図６（Ａ）に示したように、階調データの各ビット（１ｂｉｔ〜５ｂｉｔ）に対応し、かつ対応ビットの重みに応じた期間となるサブフィールドＳＦ１〜ＳＦ５で、信号データが規定される。
【００２０】
本実施の形態では、複数のサブフィールドを１つのサブブロックにまとめ、複数のサブブロックで１フレーム期間を分割し、サブブロック単位で走査線を間引き走査する階調表示法が適用されている。
【００２１】
図２は、上記の階調表示法の一例を模式的に表したものである。図２（Ａ）に示したように、１フレーム期間が７つのサブブロックＳＢ１〜ＳＢ７で分割され、各サブブロックＳＢ１〜ＳＢ７が図３に示した４つのサブフィールドで構成されている。各サブフィールドは、階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となっている。具体的には、期初のサブフィールドは、階調データの１ビット目に対応しており、期初のサブフィールドの期間は、１ビット目の重みに対応して幅０．５となっている。２番目のサブフィールドは、階調データの２ビット目に対応しており、２番目のサブフィールドの期間は、２ビット目の重みに対応して幅１となっている。３番目のサブフィールドは、階調データの４ビット目に対応しており、３番目のサブフィールドの期間は、４ビット目の重みに対応して幅３．５となっている。４番目のサブフィールドは、階調データの３ビット目に対応しており、４番目のサブフィールドの期間は、３ビット目の重みに対応して幅２となっている。各サブブロックＳＢ１〜ＳＢ７において、幅の最も大きなサブフィールドが、４番目ではなく、３番目に配置されている。
【００２２】
図２（Ｂ）〜（Ｈ）に示したように、各走査線１〜７はサブブロック単位で間引き走査されている。さらに、全てのサブブロックＳＢ１〜ＳＢ７で各走査線１〜７が間引き走査されることにより、各サブフィールドに対応するビットに従って、各走査線１〜７に接続された画素がオンまたはオフされる。各サブブロックＳＢ１〜ＳＢ７での走査では、サブブロックＳＢ１〜ＳＢ７ごとに、当該サブブロックに含まれるサブフィールドの数より１だけ少ない数の走査線が選択されるとともに、選択した一の走査線が再度、同一サブブロック期間中に選択されている。間引き走査の走査速度は、走査線の選択本数に依っており、全てのサブブロックＳＢ１〜ＳＢ７において互いに等しくなっている。また、走査線の再選択のタイミングは、常に、幅の最も大きなサブフィールドの開始のタイミングに一致（または同期）している。
【００２３】
例えば、サブブロックＳＢ１においては、３本の走査線１，５，７が選択されるとともに、選択された３本の走査線１，５，７のうち走査線１が再度、サブブロックＳＢ１期間中に選択されている。また、例えば、サブブロックＳＢ２においては、３本の走査線１，２，６が選択されるとともに、選択された３本の走査線１，２，６のうち走査線２が再度、サブブロックＳＢ２期間中に選択されている。また、例えば、サブブロックＳＢ３においては、３本の走査線２，３，７が選択されるとともに、選択された３本の走査線２，３，７のうち走査線３が再度、サブブロックＳＢ３期間中に選択されている。また、例えば、サブブロックＳＢ４においては、３本の走査線１，３，４が選択されるとともに、選択された３本の走査線１，３，４のうち走査線４が再度、サブブロックＳＢ４期間中に選択されている。また、例えば、サブブロックＳＢ５においては、３本の走査線２，４，５が選択されるとともに、選択された３本の走査線２，４，５のうち走査線５が再度、サブブロックＳＢ５期間中に選択されている。また、例えば、サブブロックＳＢ６においては、３本の走査線３，５，６が選択されるとともに、選択された３本の走査線３，５，６のうち走査線６が再度、サブブロックＳＢ６期間中に選択されている。また、例えば、サブブロックＳＢ７においては、３本の走査線４，６，７が選択されるとともに、選択された３本の走査線４，６，７のうち走査線７が再度、サブブロックＳＢ７期間中に選択されている。
【００２４】
走査線の再選択のタイミングは、いずれのサブブロックＳＢ１〜ＳＢ７においても、３番目のサブフィールドの開始のタイミングに一致（または同期）している。また、再選択される走査線は、いずれのサブブロックＳＢ１〜ＳＢ７においても、１番目に選択され、その後、３番目に再選択されている。ここで、走査線が再度、同一サブフレーム期間中に選択されたときに、当初のビットとは異なるビットが画素に書き込まれる。つまり、再選択によってオンオフ駆動の切り換えがなされる区間の最短期間は、図２（Ｂ）〜（Ｈ）に示したように、期初のサブフィールドおよび２番目のサブフィールドのそれぞれの期間の合計に相当する。なお、図２（Ｂ）〜（Ｈ）では、再選択によってオンオフ駆動の切り換えがなされる区間のビットが、常に１（白）となっているが、図示しないが、０（黒）となっていてもよい。
【００２５】
現フレームの信号データの各画素行における書込みは、各サブブロックＳＢ１〜ＳＢ７の期初に各走査線が順次選択されるのに対応して開始される。例えば、サブブロックＳＢ１において、走査線が１，７，１，５の順にまびき選択されたときに、走査線１の選択に対応して現フレームの信号データが書き込まれ、走査線５，７の選択に対応して前フレームの信号データが書きこまれる。
【００２６】
（周辺回路２０）
次に、周辺回路２０の構成についての説明を行う。周辺回路２０は、例えば、図１に示したように、変換回路３０、コントローラ４０、垂直駆動回路５０および水平駆動回路６０を有している。
【００２７】
コントローラ４０は、図示しない上位装置から供給される同期信号２０Ｂから、変換回路３０、垂直駆動回路５０、および水平駆動回路６０の動作タイミングを制御する制御信号４０Ａ，４０Ｂ，４０Ｃを生成するものである。同期信号２０Ｂとしては、例えば、垂直同期信号、水平同期信号、ドットクロック信号などが挙げられる。制御信号４０Ａ，４０Ｂ，４０Ｃとしては、例えば、クロック信号、ラッチ信号、フレーム開始信号、サブフィールド開始信号などが挙げられる。
【００２８】
変換回路３０は、例えば、図４に示したように、フレームメモリ３１、書込回路３２、読出回路３３およびデコーダ３４を含んでいる。フレームメモリ３１は、少なくとも表示領域１０Ａの解像度よりも多い記憶容量を有する映像表示用メモリであり、例えば、行アドレスと、列アドレスと、行アドレスおよび列アドレスと関連付けられた各画素１１の階調データとを記憶することができるようになっている。書込回路３２は、同期信号２０Ｂ利用して、映像信号２０Ａの書込アドレスＷａｄを生成するとともに、同期信号２０Ｂに同期してフレームメモリ３１に出力するようになっている。書込みアドレスＷａｄは、例えば、行アドレスおよび列アドレスを含んでいる。読出回路３３は、制御信号２０Ｃに基づいて、読出アドレスＲａｄを生成し、フレームメモリ３１に出力するようになっている。デコーダ３４は、フレームメモリ３１から出力された階調データを信号データ３０Ａとして出力するようになっている。
【００２９】
垂直駆動回路５０は、制御信号４０Ｃから特定されるアドレスデータに基づいて、各画素１１を行単位で選択するための走査パルスを走査線ＷＳＬに出力するようになっている。垂直駆動回路５０は、例えば、図２（Ｂ）〜（Ｈ）に示したように、１フレーム期間を７つのサブブロックＳＢ１〜ＳＢ７で分割し、各サブブロックＳＢ１〜ＳＢ７を図３に示した４つのサブフィールドで分割している。垂直駆動回路５０は、例えば、図２（Ｂ）〜（Ｈ）に示したように、各走査線１〜７をサブブロック単位で間引き走査するようになっている。垂直駆動回路５０は、各サブブロックＳＢ１〜ＳＢ７での走査において、サブブロックＳＢ１〜ＳＢ７ごとに、当該サブブロックに含まれるサブフィールドの数より１だけ少ない数の走査線を選択するとともに、選択した一の走査線を再度、同一サブブロック期間中に選択するようになっている。
【００３０】
垂直駆動回路５０は、走査線の再選択のタイミングを、いずれのサブブロックＳＢ１〜ＳＢ７においても、３番目のサブフィールドの開始のタイミングに一致（または同期）させている。また、垂直駆動回路５０は、再選択される走査線を、いずれのサブブロックＳＢ１〜ＳＢ７においても、１番目に選択し、その後、３番目に再選択するようになっている。
【００３１】
水平駆動回路６０は、制御信号４０Ｂと、信号データ３０Ａとに基づいて、各サブフィールドに対応するビットに従って画素１１の電気光学素子をオンまたはオフすることで、１Ｆ中のオン期間またはオフ期間の割合を段階的に制御するようになっている。水平駆動回路６０は、例えば、図２（Ａ）に示したように、各サブブロックＳＢ１〜ＳＢ７のサブブフィールドに対応する階調データを各データ線ＤＴＬに出力するようになっている。水平駆動回路６０は、垂直駆動回路５０が走査線を再度、同一サブフレーム期間中に選択したときに、当初のビットとは異なるビットを、データ線ＤＴＬを介して画素に書き込むようになっている。
【００３２】
[効果]
次に、従来の一般的なデジタル駆動と対比しつつ、本実施の形態の表示装置１の効果について説明する。
【００３３】
従来の一般的なＰＷＭのデジタル駆動では、５ビット（３２階調）の場合を例にとると、例えば、図５に示したような階調表示法が用いられる。具体的には、図５に示したように、例えば数ｍｓ幅の１ビットのデータを単位として、期間の比が１：２：４：８：１６の５つのデータを用意し、これら５つのデータの組み合わせにより３２階調が表現される。
【００３４】
図６は、従来の一般的なデジタル駆動における順次走査の信号データと、走査線に印加される選択パルスとの関係を表したものである。ここでは、説明の都合上、走査線が３本の場合を示している。図６からわかるように、従来の一般的なデジタル駆動の表示装置では、階調データの各ビット（本例では、１ｂｉｔ〜５ｂｉｔ）に対応し、かつ対応ビットの重みに応じた期間となるサブフィールドＳＦ１〜ＳＦ５で１フレーム期間（１Ｆ）が分割されている。そして、各サブフィールドＳＦ１〜ＳＦ５に対応するビットに従って画素の電気光学素子がオンまたはオフされることで、１Ｆ中のオン期間またはオフ期間の割合が段階的に制御される。さらに、走査線を介した画素へのデータ書込みは、サブフィールドＳＦ１〜ＳＦ５ごとに線順次走査で行われる。
【００３５】
しかし、上記の階調表示法では、最小ビット（１ｂｉｔ）の転送速度で、信号データの転送速度が律束されるので、階調数を容易に増やすことができない。そこで、例えば、複数のサブフィールドを１つのサブブロックにまとめ、複数のサブブロックで１フレーム期間を分割し、サブブロック単位で走査線を間引き走査することが考えられる。
【００３６】
図７は、上記の間引き走査の一例を模式的に表したものである。図７（Ａ）に示したように、１フレーム期間が７つのサブブロックＳＢ１〜ＳＢ７で分割され、各サブブロックＳＢ１〜ＳＢ７が図８に示した３つのサブフィールドで構成されている。図７（Ｂ）〜（Ｈ）に示したように、各走査線１〜７はサブブロック単位で間引き走査されている。さらに、全てのサブブロックＳＢ１〜ＳＢ７で各走査線１〜７が間引き走査されることにより、各サブフィールドに対応するビットに従って、各走査線１〜７に接続された画素がオンまたはオフされる。
【００３７】
図７に記載の階調表示法では、転送速度がサブブロックごとに均一となっており、しかも、従来の階調表示法よりも、転送速度を大幅に低減することができる。そのため、階調数が、最小ビットの転送速度に律束されることがないので、階調数を容易に増やすことができる。しかし、図７に記載の階調表示法では、階調数が走査線の数によって制限を受ける。そのため、階調数を増やすために、走査線の数を増やさなければならなくなる事態が起こり得る。
【００３８】
一方、本実施の形態では、サブブロック単位で、当該サブブロックに含まれるサブフィールドの数より１だけ少ない数の走査線が選択されとともに、選択した一の走査線が再度、同一サブブロック期間中に選択される。これにより、サブブロックの期間よりも短い期間で、再選択する直前のサブフィールドに対応するビットとは異なるビットに従ったオンオフ駆動に切り換えることができる。その結果、走査線の数を増やさなくても、階調数を増やすことができる。
【００３９】
＜２．変形例＞
以上、実施の形態を挙げて本技術を説明したが、本技術は上記実施の形態に限定されるものではなく、種々変形が可能である。
【００４０】
例えば、上記実施の形態では、走査線の再選択は、１サブフレーム期間中に１回だけとなっていたが、例えば、図７、図８に示したように、１サブフレーム期間中に２回となっていてもよい。走査線の再選択を１サブフレーム期間中に２回行った場合には、走査線の再選択を行わなかった場合と比べてビット数を２つ増やすことができる。
【００４１】
また、上記実施の形態等では、変換回路３０、垂直駆動回路５０および水平駆動回路６０の駆動をコントローラ４０が制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、変換回路３０、垂直駆動回路５０および水平駆動回路６０の制御は、ハードウェア（回路）で行われていてもよいし、ソフトウェア（プログラム）で行われていてもよい。
【符号の説明】
【００４２】
１…表示装置、１０…表示パネル、１０Ａ…画素領域、１１…画素、２０…周辺回路、２０Ａ…映像信号、２０Ｂ…同期信号、３０…変換回路、３０Ａ…信号データ、３１…フレームメモリ、３２…書込回路、３３…読出回路、３４…デコーダ、４０…コントローラ、４０Ａ，４０Ｂ，４０Ｃ…制御信号、５０…垂直駆動回路、６０…水平駆動回路、ＤＴＬ…データ線、ＷＳＬ…走査線。
【技術分野】
【０００１】
本技術は、パルス幅変調（ＰＷＭ）で階調表示を行う駆動回路およびそれを備えた表示装置に関する。また、本技術は、上記の表示装置の駆動方法に関する。
【背景技術】
【０００２】
ＰＷＭで階調表示を行うデジタル駆動の表示装置では、５ビット（３２階調）の場合を例にとると、例えば、図５に示したような階調表示法が用いられる。具体的には、図５に示したように、例えば数ｍｓ幅の１ビットのデータを単位として、期間の比が１：２：４：８：１６の５つのデータを用意し、これら５つのデータの組み合わせにより３２階調が表現される。
【０００３】
図６は、従来の一般的なデジタル駆動における順次走査の信号データと、走査線に印加される選択パルスとの関係を表したものである。ここでは、説明の都合上、走査線が３本の場合を示している。図６からわかるように、従来の一般的なデジタル駆動の表示装置では、階調データの各ビット（本例では、１ｂｉｔ〜５ｂｉｔ）に対応し、かつ対応ビットの重みに応じた期間となるサブフィールドＳＦ１〜ＳＦ５で１フレーム期間（１Ｆ）が分割されている。そして、各サブフィールドＳＦ１〜ＳＦ５に対応するビットに従って画素の電気光学素子がオンまたはオフされることで、１Ｆ中のオン期間またはオフ期間の割合が段階的に制御される。さらに、走査線を介した画素へのデータ書込みは、サブフィールドＳＦ１〜ＳＦ５ごとに線順次走査で行われる。なお、上記のデジタル駆動に関する情報は、例えば、以下の特許文献１などに記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３４３６０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上記の階調表示法では、最小ビット（１ｂｉｔ）の転送速度で、信号データの転送速度が律束されるので、階調数を容易に増やすことができない。そこで、例えば、特許文献２では、複数のサブフィールドが１つのサブブロックにまとめられ、複数のサブブロックで１フレーム期間が分割され、サブブロック単位で走査線が間引き走査されることが提案されている。
【０００６】
図７は、上記の間引き走査の一例を模式的に表したものである。図７（Ａ）に示したように、１フレーム期間が７つのサブブロックＳＢ１〜ＳＢ７で分割され、各サブブロックＳＢ１〜ＳＢ７が図８に示した３つのサブフィールドで構成されている。図７（Ｂ）〜（Ｈ）に示したように、各走査線１〜７はサブブロック単位で間引き走査されている。さらに、全てのサブブロックＳＢ１〜ＳＢ７で各走査線１〜７が間引き走査されることにより、各サブフィールドに対応するビットに従って、各走査線１〜７に接続された画素がオンまたはオフされる。
【０００７】
図７に記載の階調表示法では、転送速度がサブブロックごとに均一となっており、しかも、従来の階調表示法よりも、転送速度を大幅に低減することができる。そのため、階調数が、最小ビットの転送速度に律束されることがないので、階調数を容易に増やすことができる。しかし、図７に記載の階調表示法では、階調数が走査線の数によって制限を受ける。そのため、階調数を増やすために、走査線の数を増やさなければならなくなる事態が起こり得る。
【０００８】
本技術はかかる問題点に鑑みてなされたものであり、その第１の目的は、走査線の数を増やさなくても、階調数を増やすことの可能な駆動回路およびそれを備えた表示装置を提供することにある。また、第２の目的は、走査線の数を増やさなくても、階調数を増やすことの可能な表示装置の駆動方法を提供することにある。
【課題を解決するための手段】
【０００９】
本技術による駆動回路は、電気光学素子を含むメモリ内蔵の画素が行列状に配置され、画素行ごとに走査線が設けられた表示装置における各画素を駆動する回路である。駆動回路は、分割部と、オンオフ期間制御部とを含んでいる。分割部は、階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドからなる複数のサブブロックで１フレーム期間を分割するようになっている。オンオフ期間制御部は、各サブフィールドに対応するビットに従って画素の電気光学素子をオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するようになっている。オンオフ期間制御部は、さらに、サブブロック単位で、当該サブブロックに含まれるサブフィールドの数より１だけ少ない数の走査線を選択するとともに、選択した一の走査線を再度、同一サブブロック期間中に選択するようになっている。
【００１０】
本技術による表示装置は、電気光学素子を含むメモリ内蔵の画素が行列状に配置され、画素行ごとに走査線が設けられた表示領域と、各画素を駆動する駆動回路とを備えている。この表示装置において、駆動回路は、上記の分割部と同一の構成要素の分割部と、上記のオンオフ期間制御部と同一の構成要素のオンオフ期間制御部とを備えている。
【００１１】
本技術による表示装置の駆動方法は、電気光学素子を含むメモリ内蔵の画素が行列状に配置され、画素行ごとに走査線が設けられた表示装置の駆動方法である。この駆動方法は、以下の３つのステップを含んでいる。
（Ａ）階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドからなる複数のサブブロックで１フレーム期間を分割する分割ステップ
（Ｂ）各サブフィールドに対応するビットに従って画素の電気光学素子をオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御ステップ
（Ｃ）オンオフ期間制御ステップにおいて、サブブロック単位で、当該サブブロックに含まれるサブフィールドの数より１だけ少ない数の走査線を選択するとともに、選択した一の走査線を再度、同一サブブロック期間中に選択するステップ
【００１２】
本技術による駆動回路、表示装置、および表示装置の駆動方法では、サブブロック単位で、当該サブブロックに含まれるサブフィールドの数より１だけ少ない数の走査線が選択されとともに、選択した一の走査線が再度、同一サブブロック期間中に選択される。これにより、サブブロックの期間よりも短い期間で、再選択する直前のサブフィールドに対応するビットとは異なるビットに従ったオンオフ駆動に切り換えることができる。
【発明の効果】
【００１３】
本技術による駆動回路、表示装置、および表示装置の駆動方法によれば、サブブロックの期間よりも短い期間で、再選択する直前のサブフィールドに対応するビットとは異なるビットに従ったオンオフ駆動に切り換えることができるようにしたので、走査線の数を増やさなくても、階調数を増やすことができる。
【図面の簡単な説明】
【００１４】
【図１】本技術による一実施の形態に係る表示装置の概略図である。
【図２】１フレーム期間における信号データの一例および選択パルスの一例を表す模式図である。
【図３】図２のサブフィールドの構成の一例を表す図である。
【図４】図１の変換回路の概略図である。
【図５】従来の階調データの一例を表す模式図である。
【図６】１フレーム期間における信号データの従来例および選択パルスの従来例を表す模式図である。
【図７】１フレーム期間における信号データの他の例および選択パルスの他の例を表す模式図である。
【図８】図７のサブフィールドの構成の一例を表す図である。
【図９】１フレーム期間における信号データの従来例および選択パルスの従来例を表す模式図である。
【図１０】図９のサブフィールドの構成の一例を表す図である。
【発明を実施するための形態】
【００１５】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（表示装置）
２．変形例（表示装置）
【００１６】
＜１．実施の形態＞
［構成］
図１は、本技術による一実施の形態に係る表示装置１の概略構成を表したものである。この表示装置１は、表示パネル１０と、表示パネル１０を駆動する周辺回路２０とを備えている。
【００１７】
（表示パネル１０）
表示パネル１０は、行方向に延在する複数の走査線ＷＳＬと、列方向に延在する複数のデータ線ＤＴＬとを有しており、走査線ＷＳＬとデータ線ＤＴＬとが互いに交差する箇所に対応して画素１１を有している。表示パネル１０内の複数の画素１１は、表示パネル１０の画素領域１０Ａ全面に渡って行方向および列方向に２次元配置されている。画素１１は、表示パネル１０上の画面を構成する最小単位の点に対応するものである。表示パネル１０がカラー表示パネルである場合には、画素１１は、例えば赤、緑または青などの単色の光を発する副画素に相当し、表示パネル１０がモノクロ表示パネルである場合には、画素１１は、単色光（例えば白色光）を発する画素に相当する。
【００１８】
画素１１は、図示しないが、電気光学素子を含むメモリ内蔵の画素である。電気光学素子の種類としては、例えば、液晶セルや、有機ＥＬ（Electro Luminescence）セルなどが挙げられる。メモリの種類としては、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）などが挙げられる。画素１１は、対応する１本の走査線ＷＳＬが選択されたとき、対応するデータ線ＤＴＬに供給された信号データ（ビット）の書込みに応じて発光状態または消光状態となり、その後、当該走査線ＷＳＬが非選択となっても、書込みによる発光状態または消光状態が継続するようになっている。そのため、周辺回路２０は、画素１１が発光状態となっている期間（点灯期間）、または画素１１が消光状態となっている期間（消灯期間）の、１フレーム期間における割合を制御することにより、階調表示を実現している。
【００１９】
画素１１の点灯期間または消灯期間の単位として「サブフィールド」という概念がある。「サブフィールド」とは、画素１１の階調を規定する階調データの各ビットに対応し、かつ当該対応ビットの重みに応じた期間の単位を指している。一般に、例えば、５ビットからなる階調データによって３２階調を表現する場合、例えば、図５に示したように、例えば数ｍｓ幅の１ビットのデータを単位として、期間の比が１：２：４：８：１６の５つのデータが用意され、これら５つのデータの組み合わせにより３２階調が表現される。上記の階調表示法では、図６（Ａ）に示したように、階調データの各ビット（１ｂｉｔ〜５ｂｉｔ）に対応し、かつ対応ビットの重みに応じた期間となるサブフィールドＳＦ１〜ＳＦ５で、信号データが規定される。
【００２０】
本実施の形態では、複数のサブフィールドを１つのサブブロックにまとめ、複数のサブブロックで１フレーム期間を分割し、サブブロック単位で走査線を間引き走査する階調表示法が適用されている。
【００２１】
図２は、上記の階調表示法の一例を模式的に表したものである。図２（Ａ）に示したように、１フレーム期間が７つのサブブロックＳＢ１〜ＳＢ７で分割され、各サブブロックＳＢ１〜ＳＢ７が図３に示した４つのサブフィールドで構成されている。各サブフィールドは、階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となっている。具体的には、期初のサブフィールドは、階調データの１ビット目に対応しており、期初のサブフィールドの期間は、１ビット目の重みに対応して幅０．５となっている。２番目のサブフィールドは、階調データの２ビット目に対応しており、２番目のサブフィールドの期間は、２ビット目の重みに対応して幅１となっている。３番目のサブフィールドは、階調データの４ビット目に対応しており、３番目のサブフィールドの期間は、４ビット目の重みに対応して幅３．５となっている。４番目のサブフィールドは、階調データの３ビット目に対応しており、４番目のサブフィールドの期間は、３ビット目の重みに対応して幅２となっている。各サブブロックＳＢ１〜ＳＢ７において、幅の最も大きなサブフィールドが、４番目ではなく、３番目に配置されている。
【００２２】
図２（Ｂ）〜（Ｈ）に示したように、各走査線１〜７はサブブロック単位で間引き走査されている。さらに、全てのサブブロックＳＢ１〜ＳＢ７で各走査線１〜７が間引き走査されることにより、各サブフィールドに対応するビットに従って、各走査線１〜７に接続された画素がオンまたはオフされる。各サブブロックＳＢ１〜ＳＢ７での走査では、サブブロックＳＢ１〜ＳＢ７ごとに、当該サブブロックに含まれるサブフィールドの数より１だけ少ない数の走査線が選択されるとともに、選択した一の走査線が再度、同一サブブロック期間中に選択されている。間引き走査の走査速度は、走査線の選択本数に依っており、全てのサブブロックＳＢ１〜ＳＢ７において互いに等しくなっている。また、走査線の再選択のタイミングは、常に、幅の最も大きなサブフィールドの開始のタイミングに一致（または同期）している。
【００２３】
例えば、サブブロックＳＢ１においては、３本の走査線１，５，７が選択されるとともに、選択された３本の走査線１，５，７のうち走査線１が再度、サブブロックＳＢ１期間中に選択されている。また、例えば、サブブロックＳＢ２においては、３本の走査線１，２，６が選択されるとともに、選択された３本の走査線１，２，６のうち走査線２が再度、サブブロックＳＢ２期間中に選択されている。また、例えば、サブブロックＳＢ３においては、３本の走査線２，３，７が選択されるとともに、選択された３本の走査線２，３，７のうち走査線３が再度、サブブロックＳＢ３期間中に選択されている。また、例えば、サブブロックＳＢ４においては、３本の走査線１，３，４が選択されるとともに、選択された３本の走査線１，３，４のうち走査線４が再度、サブブロックＳＢ４期間中に選択されている。また、例えば、サブブロックＳＢ５においては、３本の走査線２，４，５が選択されるとともに、選択された３本の走査線２，４，５のうち走査線５が再度、サブブロックＳＢ５期間中に選択されている。また、例えば、サブブロックＳＢ６においては、３本の走査線３，５，６が選択されるとともに、選択された３本の走査線３，５，６のうち走査線６が再度、サブブロックＳＢ６期間中に選択されている。また、例えば、サブブロックＳＢ７においては、３本の走査線４，６，７が選択されるとともに、選択された３本の走査線４，６，７のうち走査線７が再度、サブブロックＳＢ７期間中に選択されている。
【００２４】
走査線の再選択のタイミングは、いずれのサブブロックＳＢ１〜ＳＢ７においても、３番目のサブフィールドの開始のタイミングに一致（または同期）している。また、再選択される走査線は、いずれのサブブロックＳＢ１〜ＳＢ７においても、１番目に選択され、その後、３番目に再選択されている。ここで、走査線が再度、同一サブフレーム期間中に選択されたときに、当初のビットとは異なるビットが画素に書き込まれる。つまり、再選択によってオンオフ駆動の切り換えがなされる区間の最短期間は、図２（Ｂ）〜（Ｈ）に示したように、期初のサブフィールドおよび２番目のサブフィールドのそれぞれの期間の合計に相当する。なお、図２（Ｂ）〜（Ｈ）では、再選択によってオンオフ駆動の切り換えがなされる区間のビットが、常に１（白）となっているが、図示しないが、０（黒）となっていてもよい。
【００２５】
現フレームの信号データの各画素行における書込みは、各サブブロックＳＢ１〜ＳＢ７の期初に各走査線が順次選択されるのに対応して開始される。例えば、サブブロックＳＢ１において、走査線が１，７，１，５の順にまびき選択されたときに、走査線１の選択に対応して現フレームの信号データが書き込まれ、走査線５，７の選択に対応して前フレームの信号データが書きこまれる。
【００２６】
（周辺回路２０）
次に、周辺回路２０の構成についての説明を行う。周辺回路２０は、例えば、図１に示したように、変換回路３０、コントローラ４０、垂直駆動回路５０および水平駆動回路６０を有している。
【００２７】
コントローラ４０は、図示しない上位装置から供給される同期信号２０Ｂから、変換回路３０、垂直駆動回路５０、および水平駆動回路６０の動作タイミングを制御する制御信号４０Ａ，４０Ｂ，４０Ｃを生成するものである。同期信号２０Ｂとしては、例えば、垂直同期信号、水平同期信号、ドットクロック信号などが挙げられる。制御信号４０Ａ，４０Ｂ，４０Ｃとしては、例えば、クロック信号、ラッチ信号、フレーム開始信号、サブフィールド開始信号などが挙げられる。
【００２８】
変換回路３０は、例えば、図４に示したように、フレームメモリ３１、書込回路３２、読出回路３３およびデコーダ３４を含んでいる。フレームメモリ３１は、少なくとも表示領域１０Ａの解像度よりも多い記憶容量を有する映像表示用メモリであり、例えば、行アドレスと、列アドレスと、行アドレスおよび列アドレスと関連付けられた各画素１１の階調データとを記憶することができるようになっている。書込回路３２は、同期信号２０Ｂ利用して、映像信号２０Ａの書込アドレスＷａｄを生成するとともに、同期信号２０Ｂに同期してフレームメモリ３１に出力するようになっている。書込みアドレスＷａｄは、例えば、行アドレスおよび列アドレスを含んでいる。読出回路３３は、制御信号２０Ｃに基づいて、読出アドレスＲａｄを生成し、フレームメモリ３１に出力するようになっている。デコーダ３４は、フレームメモリ３１から出力された階調データを信号データ３０Ａとして出力するようになっている。
【００２９】
垂直駆動回路５０は、制御信号４０Ｃから特定されるアドレスデータに基づいて、各画素１１を行単位で選択するための走査パルスを走査線ＷＳＬに出力するようになっている。垂直駆動回路５０は、例えば、図２（Ｂ）〜（Ｈ）に示したように、１フレーム期間を７つのサブブロックＳＢ１〜ＳＢ７で分割し、各サブブロックＳＢ１〜ＳＢ７を図３に示した４つのサブフィールドで分割している。垂直駆動回路５０は、例えば、図２（Ｂ）〜（Ｈ）に示したように、各走査線１〜７をサブブロック単位で間引き走査するようになっている。垂直駆動回路５０は、各サブブロックＳＢ１〜ＳＢ７での走査において、サブブロックＳＢ１〜ＳＢ７ごとに、当該サブブロックに含まれるサブフィールドの数より１だけ少ない数の走査線を選択するとともに、選択した一の走査線を再度、同一サブブロック期間中に選択するようになっている。
【００３０】
垂直駆動回路５０は、走査線の再選択のタイミングを、いずれのサブブロックＳＢ１〜ＳＢ７においても、３番目のサブフィールドの開始のタイミングに一致（または同期）させている。また、垂直駆動回路５０は、再選択される走査線を、いずれのサブブロックＳＢ１〜ＳＢ７においても、１番目に選択し、その後、３番目に再選択するようになっている。
【００３１】
水平駆動回路６０は、制御信号４０Ｂと、信号データ３０Ａとに基づいて、各サブフィールドに対応するビットに従って画素１１の電気光学素子をオンまたはオフすることで、１Ｆ中のオン期間またはオフ期間の割合を段階的に制御するようになっている。水平駆動回路６０は、例えば、図２（Ａ）に示したように、各サブブロックＳＢ１〜ＳＢ７のサブブフィールドに対応する階調データを各データ線ＤＴＬに出力するようになっている。水平駆動回路６０は、垂直駆動回路５０が走査線を再度、同一サブフレーム期間中に選択したときに、当初のビットとは異なるビットを、データ線ＤＴＬを介して画素に書き込むようになっている。
【００３２】
[効果]
次に、従来の一般的なデジタル駆動と対比しつつ、本実施の形態の表示装置１の効果について説明する。
【００３３】
従来の一般的なＰＷＭのデジタル駆動では、５ビット（３２階調）の場合を例にとると、例えば、図５に示したような階調表示法が用いられる。具体的には、図５に示したように、例えば数ｍｓ幅の１ビットのデータを単位として、期間の比が１：２：４：８：１６の５つのデータを用意し、これら５つのデータの組み合わせにより３２階調が表現される。
【００３４】
図６は、従来の一般的なデジタル駆動における順次走査の信号データと、走査線に印加される選択パルスとの関係を表したものである。ここでは、説明の都合上、走査線が３本の場合を示している。図６からわかるように、従来の一般的なデジタル駆動の表示装置では、階調データの各ビット（本例では、１ｂｉｔ〜５ｂｉｔ）に対応し、かつ対応ビットの重みに応じた期間となるサブフィールドＳＦ１〜ＳＦ５で１フレーム期間（１Ｆ）が分割されている。そして、各サブフィールドＳＦ１〜ＳＦ５に対応するビットに従って画素の電気光学素子がオンまたはオフされることで、１Ｆ中のオン期間またはオフ期間の割合が段階的に制御される。さらに、走査線を介した画素へのデータ書込みは、サブフィールドＳＦ１〜ＳＦ５ごとに線順次走査で行われる。
【００３５】
しかし、上記の階調表示法では、最小ビット（１ｂｉｔ）の転送速度で、信号データの転送速度が律束されるので、階調数を容易に増やすことができない。そこで、例えば、複数のサブフィールドを１つのサブブロックにまとめ、複数のサブブロックで１フレーム期間を分割し、サブブロック単位で走査線を間引き走査することが考えられる。
【００３６】
図７は、上記の間引き走査の一例を模式的に表したものである。図７（Ａ）に示したように、１フレーム期間が７つのサブブロックＳＢ１〜ＳＢ７で分割され、各サブブロックＳＢ１〜ＳＢ７が図８に示した３つのサブフィールドで構成されている。図７（Ｂ）〜（Ｈ）に示したように、各走査線１〜７はサブブロック単位で間引き走査されている。さらに、全てのサブブロックＳＢ１〜ＳＢ７で各走査線１〜７が間引き走査されることにより、各サブフィールドに対応するビットに従って、各走査線１〜７に接続された画素がオンまたはオフされる。
【００３７】
図７に記載の階調表示法では、転送速度がサブブロックごとに均一となっており、しかも、従来の階調表示法よりも、転送速度を大幅に低減することができる。そのため、階調数が、最小ビットの転送速度に律束されることがないので、階調数を容易に増やすことができる。しかし、図７に記載の階調表示法では、階調数が走査線の数によって制限を受ける。そのため、階調数を増やすために、走査線の数を増やさなければならなくなる事態が起こり得る。
【００３８】
一方、本実施の形態では、サブブロック単位で、当該サブブロックに含まれるサブフィールドの数より１だけ少ない数の走査線が選択されとともに、選択した一の走査線が再度、同一サブブロック期間中に選択される。これにより、サブブロックの期間よりも短い期間で、再選択する直前のサブフィールドに対応するビットとは異なるビットに従ったオンオフ駆動に切り換えることができる。その結果、走査線の数を増やさなくても、階調数を増やすことができる。
【００３９】
＜２．変形例＞
以上、実施の形態を挙げて本技術を説明したが、本技術は上記実施の形態に限定されるものではなく、種々変形が可能である。
【００４０】
例えば、上記実施の形態では、走査線の再選択は、１サブフレーム期間中に１回だけとなっていたが、例えば、図７、図８に示したように、１サブフレーム期間中に２回となっていてもよい。走査線の再選択を１サブフレーム期間中に２回行った場合には、走査線の再選択を行わなかった場合と比べてビット数を２つ増やすことができる。
【００４１】
また、上記実施の形態等では、変換回路３０、垂直駆動回路５０および水平駆動回路６０の駆動をコントローラ４０が制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、変換回路３０、垂直駆動回路５０および水平駆動回路６０の制御は、ハードウェア（回路）で行われていてもよいし、ソフトウェア（プログラム）で行われていてもよい。
【符号の説明】
【００４２】
１…表示装置、１０…表示パネル、１０Ａ…画素領域、１１…画素、２０…周辺回路、２０Ａ…映像信号、２０Ｂ…同期信号、３０…変換回路、３０Ａ…信号データ、３１…フレームメモリ、３２…書込回路、３３…読出回路、３４…デコーダ、４０…コントローラ、４０Ａ，４０Ｂ，４０Ｃ…制御信号、５０…垂直駆動回路、６０…水平駆動回路、ＤＴＬ…データ線、ＷＳＬ…走査線。
【特許請求の範囲】
【請求項１】
電気光学素子を含むメモリ内蔵の画素が行列状に配置され、画素行ごとに走査線が設けられた表示装置における各画素を駆動する駆動回路であって、
階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドからなる複数のサブブロックで１フレーム期間を分割する分割部と、
各サブフィールドに対応するビットに従って画素の電気光学素子をオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御部と
を備え、
前記オンオフ期間制御部は、前記サブブロック単位で、当該サブブロックに含まれるサブフィールドの数より１だけ少ない数の走査線を選択するとともに、選択した一の走査線を再度、同一サブブロック期間中に選択するようになっている
駆動回路。
【請求項２】
前記オンオフ期間制御部は、前記選択した一の走査線を再度、同一サブブロック期間中に選択したときに、当初のビットとは異なるビットを画素に書き込む
請求項１に記載の駆動回路。
【請求項３】
電気光学素子を含むメモリ内蔵の画素が行列状に配置され、画素行ごとに走査線が設けられた表示領域と、
各画素を駆動する駆動回路と
を備え、
前記駆動回路は、
階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドからなる複数のサブブロックで１フレーム期間を分割する分割部と、
各サブフィールドに対応するビットに従って画素の電気光学素子をオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御部と
を有し、
前記オンオフ期間制御部は、前記サブブロック単位で、当該サブブロックに含まれるサブフィールドの数より１だけ少ない数の走査線を選択するとともに、選択した一の走査線を再度、同一サブブロック期間中に選択するようになっている
表示装置。
【請求項４】
電気光学素子を含むメモリ内蔵の画素が行列状に配置され、画素行ごとに走査線が設けられた表示装置の駆動方法であって、
階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドからなる複数のサブブロックで１フレーム期間を分割する分割ステップと、
各サブフィールドに対応するビットに従って画素の電気光学素子をオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御ステップと
を含み、
前記オンオフ期間制御ステップにおいて、前記サブブロック単位で、当該サブブロックに含まれるサブフィールドの数より１だけ少ない数の走査線を選択するとともに、選択した一の走査線を再度、同一サブブロック期間中に選択する
表示装置の駆動方法。
【請求項１】
電気光学素子を含むメモリ内蔵の画素が行列状に配置され、画素行ごとに走査線が設けられた表示装置における各画素を駆動する駆動回路であって、
階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドからなる複数のサブブロックで１フレーム期間を分割する分割部と、
各サブフィールドに対応するビットに従って画素の電気光学素子をオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御部と
を備え、
前記オンオフ期間制御部は、前記サブブロック単位で、当該サブブロックに含まれるサブフィールドの数より１だけ少ない数の走査線を選択するとともに、選択した一の走査線を再度、同一サブブロック期間中に選択するようになっている
駆動回路。
【請求項２】
前記オンオフ期間制御部は、前記選択した一の走査線を再度、同一サブブロック期間中に選択したときに、当初のビットとは異なるビットを画素に書き込む
請求項１に記載の駆動回路。
【請求項３】
電気光学素子を含むメモリ内蔵の画素が行列状に配置され、画素行ごとに走査線が設けられた表示領域と、
各画素を駆動する駆動回路と
を備え、
前記駆動回路は、
階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドからなる複数のサブブロックで１フレーム期間を分割する分割部と、
各サブフィールドに対応するビットに従って画素の電気光学素子をオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御部と
を有し、
前記オンオフ期間制御部は、前記サブブロック単位で、当該サブブロックに含まれるサブフィールドの数より１だけ少ない数の走査線を選択するとともに、選択した一の走査線を再度、同一サブブロック期間中に選択するようになっている
表示装置。
【請求項４】
電気光学素子を含むメモリ内蔵の画素が行列状に配置され、画素行ごとに走査線が設けられた表示装置の駆動方法であって、
階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドからなる複数のサブブロックで１フレーム期間を分割する分割ステップと、
各サブフィールドに対応するビットに従って画素の電気光学素子をオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御ステップと
を含み、
前記オンオフ期間制御ステップにおいて、前記サブブロック単位で、当該サブブロックに含まれるサブフィールドの数より１だけ少ない数の走査線を選択するとともに、選択した一の走査線を再度、同一サブブロック期間中に選択する
表示装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−５０６８０（Ｐ２０１３−５０６８０Ａ）
【公開日】平成２５年３月１４日（２０１３．３．１４）
【国際特許分類】
【出願番号】特願２０１１−１８９９２７（Ｐ２０１１−１８９９２７）
【出願日】平成２３年８月３１日（２０１１．８．３１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年３月１４日（２０１３．３．１４）
【国際特許分類】
【出願日】平成２３年８月３１日（２０１１．８．３１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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