Ａ／Ｄ変換器
【課題】改善された効率と低減された電力消費量とを有するＡ／Ｄ変換器を提供する。
【解決手段】Ａ／Ｄ変換器（ＡＤＣ）は、アナログ信号をデジタル信号に変換する。Ａ／Ｄ変換器は、入力チャンネルと、入力チャンネルに連結されたサンプリング回路と、サンプリング回路に連結された積分器と、積分器に連結されたフィードバック回路とを備える。入力チャンネルは、アナログ信号を受信する。サンプリング回路は、アナログ信号をサンプリングする。積分器は、サンプリングされたアナログ信号及びフィードバック信号を受信すると共に、サンプリングされたアナログ信号とフィードバック信号との重ね合わせを積分する。フィードバック回路は、積分器の出力に従ってデジタル信号を生成すると共に、デジタル信号の指標となるフィードバック信号を積分器に対して送信する。
【解決手段】Ａ／Ｄ変換器（ＡＤＣ）は、アナログ信号をデジタル信号に変換する。Ａ／Ｄ変換器は、入力チャンネルと、入力チャンネルに連結されたサンプリング回路と、サンプリング回路に連結された積分器と、積分器に連結されたフィードバック回路とを備える。入力チャンネルは、アナログ信号を受信する。サンプリング回路は、アナログ信号をサンプリングする。積分器は、サンプリングされたアナログ信号及びフィードバック信号を受信すると共に、サンプリングされたアナログ信号とフィードバック信号との重ね合わせを積分する。フィードバック回路は、積分器の出力に従ってデジタル信号を生成すると共に、デジタル信号の指標となるフィードバック信号を積分器に対して送信する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器に関するものである。
【背景技術】
【０００２】
この出願は、参照によってその全体がここに組み込まれると共に、“Multi-channel Analog to Digital Converters”と表題を付けられて２００８年２月６日に出願された米国仮特許出願番号第61/063,744号に対する優先権を主張する。
【０００３】
データ取得アプリケーション分野において、時折、複数のアナログ信号が、所定の時間フレームにわたって、同時にもしくは並列に、獲得されると共に、デジタル信号に変換される。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のアーキテクチャの内の１つにおいて、サンプル／ホールドブロックが、各入力チャンネルに対して使用される。入力チャンネルが提供する全てのアナログ信号は、同時にサンプリングされると共に、次にホールド状態に入る。ホールド時間期間の間、Ａ／Ｄ変換器（ＡＤＣ）が、全ての入力チャンネルが提供するサンプリングされた信号がデジタル信号に変換されるまで、サンプリングされたアナログ値をデジタル信号に順次に変換するために使用され得る。このアーキテクチャには、いくらかの欠点が存在する。例えば、複数のチャンネルに対して複数のサンプル／ホールドブロックが必要とされる可能性があると共に、サンプル／ホールドブロックは、低域通過フィルタ機能を備えず高周波ノイズに対して敏感である可能性がある。
【０００５】
別の従来のアーキテクチャにおいて、各入力チャンネルは、個別のＡ／Ｄ変換器を使用する。従って、複数の入力チャンネルを有するデータ収集システムにおいては、複数のＡ／Ｄ変換器が必要とされる。このアーキテクチャにおいては、複数の入力チャンネルの間の同期化を実行するために、平均値算出タイプのＡ／Ｄ変換器が使用され得る。しかしながら、もし複数のＡ／Ｄ変換器が使用されるならば、データ収集システムの電力消費量、ダイ領域、及びコストは、増加し得る。更に、異なるＡ／Ｄ変換器は、複数の入力チャンネルの間の不整合（mismatch）を引き起こす可能性がある。
【課題を解決するための手段】
【０００６】
Ａ／Ｄ変換器（ＡＤＣ）は、アナログ信号をデジタル信号に変換する。Ａ／Ｄ変換器は、入力チャンネルと、入力チャンネルに連結されたサンプリング回路と、サンプリング回路に連結された積分器と、積分器に連結されたフィードバック回路とを備える。入力チャンネルは、アナログ信号を受信する。サンプリング回路は、アナログ信号をサンプリングする。積分器は、サンプリングされたアナログ信号及びフィードバック信号を受信すると共に、サンプリングされたアナログ信号とフィードバック信号との重ね合わせ（superposition）を積分する。フィードバック回路は、積分器の出力に従ってデジタル信号を生成すると共に、デジタル信号の指標となるフィードバック信号を積分器に対して送信する。
【０００７】
本発明の利点は、その説明が添付図面と共に考察されるべきである、それの代表的な実施例の下記の詳細な説明から明白になる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施例によるマルチ−チャンネルＡ／Ｄ変換器（ＡＤＣ）の構成図を例証する図である。
【図２】本発明の一実施例によるマルチ−チャンネルＡ／Ｄ変換器によって生成された信号のタイミング図を例証する図である。
【図３】本発明の一実施例によるマルチ−チャンネルＡ／Ｄ変換器によって実行される動作のフローチャートを例証する図である。
【図４】本発明の一実施例による電子システムの構成図を例証する図である。
【発明を実施するための形態】
【０００９】
ここで、その例が添付図面において例証される本発明の実施例に対する参照が詳細に行われることになる。発明が実施例と共に説明されることになる一方、それらが、発明をこれらの実施例に限定することを意図していない、ということが理解されることになる。これに反して、発明は、添付された特許請求の範囲によって定義された発明の精神及び範囲の中に含まれ得る代替物、改良物、及び等価物をカバーすることを意図している。更に、本発明の完全な理解を提供するために、下記の本発明の実施例の詳細な説明において、多数の特定の詳細が説明される。しかしながら、当業者によって、本発明はこれらの特定の詳細なしで実施され得るということが認識されることになる。他の例では、本発明の実施例の特徴を不必要に不明瞭にしないように、周知の方法、手順、構成要素、及び回路は、詳細に説明されなかった。
【００１０】
ここで説明された実施例は、いくらかの形式のコンピュータで使用できる媒体に存在する、１つ以上のコンピュータかまたは他の装置によって実行されるプログラムモジュールのような、コンピュータで実行可能な命令との関連で一般的に論じられ得る。一般的に、プログラムモジュールは、特別なタスクを実行するか、もしくは特別な抽象的データタイプを実装する、ルーチン、プログラム、オブジェクト、コンポーネント、データ構造等を含む。プログラムモジュールの機能性は、様々な実施例において望まれるように、結合され得るか、もしくは分散され得る。
【００１１】
限定ではなく一例として、コンピュータで使用できる媒体は、コンピュータ記憶媒体、及び通信媒体を含み得る。コンピュータ記憶媒体は、コンピュータ可読命令、データ構造、プログラムモジュール、または他のデータのような情報の記憶のためにあらゆる方法または技術で実現された揮発性媒体及び不揮発性媒体、取り外し可能媒体及び取り外し不可能媒体を含む。コンピュータ記憶媒体は、ランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、電気的消去書き込み可能型ＲＯＭ（ＥＥＲＯＭ）、フラッシュメモリ、または他のメモリ技術、コンパクトディスクＲＯＭ（ＣＤ−ＲＯＭ）、デジタル汎用ディスク（ＤＶＤ）、または他の光学記憶装置、磁気カセット、磁気テープ、磁気ディスク記憶装置、または他の磁気記憶装置、あるいは、所望の情報を格納するために使用され得るあらゆる他の媒体を含むが、しかしそれに限定されない。
【００１２】
マルチ−チャンネルＡ／Ｄ変換器（ＡＤＣ）は、複数の入力チャンネルが提供する複数のアナログ信号を複数のデジタル出力信号に、例えばインターリーブ化モード（interleaved mode）において、複数のアナログ電圧を複数のデジタル出力電圧に変換し得る。マルチ−チャンネルＡ／Ｄ変換器は、Ａ／Ｄ変換を必要とし得る、ビデオシステム、オーディオシステム、信号センサ等のような様々なデータ処理アプリケーションに使用され得る。
【００１３】
図１は、本発明の一実施例によるＡ／Ｄ変換器、例えばマルチ−チャンネルＡ／Ｄ変換器（ＡＤＣ）１００の構成図を例証する。一実施例において、マルチ−チャンネルＡ／Ｄ変換器１００は、一次のデルタ−シグマ（Δ−Σ）Ａ／Ｄ変換器であり得る。
【００１４】
一実施例において、マルチ−チャンネルＡ／Ｄ変換器１００は、インターリーブ化モード（interleaved mode）において、アナログ信号、例えばアナログ電圧信号Ｖ１、Ｖ２、Ｖ３、及びＶ４を、それぞれデジタル信号に変換するために、複数の入力チャンネル、例えば４つの入力チャンネル、チャンネル１、チャンネル２、チャンネル３、及びチャンネル４を備え得る。各入力チャンネルは、関連付けられたスイッチ、例えばチャンネル１に関連付けられたスイッチＳ１Ａ、チャンネル２に関連付けられたスイッチＳ２Ａ、チャンネル３に関連付けられたスイッチＳ３Ａ、そしてチャンネル４に関連付けられたスイッチＳ４Ａに対して連結される。一実施例において、スイッチＳ１Ａ、Ｓ２Ａ、Ｓ３Ａ、及びＳ４Ａは、システムクロック信号ＳＣＬＫによって制御され得る。一実施例において、１つの入力チャンネルが、システムクロック信号ＳＣＬＫに従って１クロック周期の間に選択される。一実施例において、１クロック周期の間に、選択された入力チャンネルと関連付けられたスイッチがターンオンされると共に、他のスイッチはターンオフされる。
【００１５】
マルチ−チャンネルＡ／Ｄ変換器１００は、アナログ信号（例えばアナログ電圧信号Ｖ１、Ｖ２、Ｖ３、またはＶ４）をデジタル信号に変換するためのモジュレータ１１０を備える。モジュレータ１１０は、異なるアプリケーション要件に従った、一次のデルタ−シグマモジュレータ、または二次のモジュレータ等であり得る。
【００１６】
モジュレータ１１０は、選択された入力チャンネルからアナログ信号を受信し得ると共に、対応するデジタル信号を入力チャンネルに関連付けられたフィルタ（例えばデジタルフィルタＦ１、Ｆ２、Ｆ３、またはＦ４）に提供する。アナログ信号は、様々なタイプの信号、例えば電流信号または電圧信号であり得る。
【００１７】
モジュレータ１１０は、所定のサンプリング周波数、例えば“Ｆｓ×ＯＳＲ”に等しい周波数において、受信されたアナログ信号をサンプリングし得ると共に、ここで、“Ｆｓ”はナイキスト周波数であり、“ＯＳＲ”はナイキスト周波数に対するオーバーサンプリング率である。例えば、Ｆｓが１６［Ｈｚ］であると共に、ＯＳＲが４０９６であるとき、サンプリング周波数は６５５３６［Ｈｚ］である。モジュレータ１１０によって、アナログ信号はサンプリング周波数でデジタル信号に変換され得る。一実施例において、デジタル信号は、サンプリング周波数（例えば“Ｆｓ×ＯＳＲ”）によって決定されたレートにおける論理“１”及び論理“０”を有する連続的な１−ビットデータストリームであり得る。
【００１８】
一実施例において、モジュレータ１１０は、アナログ信号をサンプリングするためのサンプリング回路１３０を備える。サンプリング回路１３０は、選択された入力チャンネルが提供する電荷を蓄積するための、選択された入力チャンネルに連結されたエネルギー貯蔵装置（例えばサンプリングコンデンサ）１２０を備えることができると共に、エネルギー貯蔵装置１２０を制御するための、スイッチ１２２、１２４、１２６、及び１２８を有するスイッチアレイを備えることができる。スイッチ１２２及び１２４は、信号ＰＨ２によって制御され、スイッチ１２６及び１２８は、信号ＰＨ１によって制御される。一実施例において、信号ＰＨ１及び信号ＰＨ２は、非オーバーラップクロック信号（non-overlapping clock signal）である。例えば、信号ＰＨ２がハイレベル（high level）にあり、信号ＰＨ１がローレベル（low level）にある場合に、スイッチ１２２及び１２４はターンオンされ得ると共に、スイッチ１２６及び１２８はターンオフされ得る。信号ＰＨ１がハイレベルにあり、信号ＰＨ２がローレベルにある場合に、スイッチ１２２及び１２４はターンオフされ得ると共に、スイッチ１２６及び１２８はターンオンされ得る。
【００１９】
モジュレータ１１０は、サンプリングされたアナログ信号及びフィードバック信号１１１を受信するための、そしてサンプリングされたアナログ信号とフィードバック信号１１１との重ね合わせ（superposition）を積分すると共に、出力を生成するための、サンプリング回路１３０に連結された積分器１５０を更に備えることができる。図１の例において、積分器１５０は、一群の積分コンデンサ（例えば積分コンデンサＣｉ１、Ｃｉ２、Ｃｉ３、及びＣｉ４）と、誤差増幅器（ＯＰＡ）１０２とを備える。
【００２０】
積分コンデンサＣｉ１、Ｃｉ２、Ｃｉ３、及びＣｉ４は、並列に連結される。積分コンデンサＣｉ１、Ｃｉ２、Ｃｉ３、及びＣｉ４は、それぞれチャンネル１、チャンネル２、チャンネル３、チャンネル４が提供する電荷を累積することができる。各積分コンデンサＣｉ１、Ｃｉ２、Ｃｉ３、及びＣｉ４は直列にスイッチに連結され得ると共に、例えば積分コンデンサＣｉ１がスイッチＳ１Ｂに連結され、積分コンデンサＣｉ２がスイッチＳ２Ｂに連結され、積分コンデンサＣｉ３がスイッチＳ３Ｂに連結され、そして積分コンデンサＣｉ４がスイッチＳ４Ｂに連結され得る。
【００２１】
一実施例において、モジュレータ１１０は、変換周期の間に、各入力チャンネルに関して、連続的にアナログからデジタルへの変換を完了し得る。一実施例において、積分コンデンサは、変換周期の最初において、無作為に入力チャンネルに対して割当てられ得る。例えば、積分コンデンサＣｉ１はチャンネル２が提供する電荷を蓄積し、積分コンデンサＣｉ２はチャンネル３が提供する電荷を蓄積し、積分コンデンサＣｉ３はチャンネル４が提供する電荷を蓄積し、積分コンデンサＣｉ４はチャンネル１が提供する電荷を蓄積する等にすることができる。入力チャンネルと積分コンデンサとの柔軟な設定は、積分コンデンサの不整合（mismatch）によって引き起こされる異なるチャンネルの間の不整合（mismatch）を減少させ得る。一実施例において、積分器１５０の出力は、以前の変換周期の間に対応する積分コンデンサに蓄積された以前の電荷と、サンプリングされたアナログ信号とフィードバック信号１１１との重ね合わせの積分結果と、を含み得る。
【００２２】
一実施例において、誤差増幅器１０２は、２つの入力端子（例えば反転入力端子及び非反転入力端子）と、出力端子とを備える。誤差増幅器１０２は、反転入力端子を通して入力信号を受信し得ると共に、非反転入力端子を通して第１の基準信号を受信し得る。一実施例において、入力信号は、入力チャンネルのサンプリングされたアナログ信号とフィードバック信号１１１との重ね合わせであり得る。一実施例において、非反転入力端子は、第１の基準信号の電圧レベルが実質的に“０”に等しくなるように、グランド（ground：接地）に接続されている。誤差増幅器１０２は、入力信号（例えばサンプリングされたアナログ信号とフィードバック信号１１１との重ね合わせ）と第１の基準信号との間の差異に従って誤差信号を生成し得る。一実施例において、誤差信号は電圧信号である。
【００２３】
モジュレータ１１０は、積分器１５０の出力に従ってデジタル信号を生成するための、そしてデジタル信号の指標となるフィードバック信号１１１を積分器１５０に対して送信するためのフィードバック回路を更に備える。図１の例において、フィードバック回路は、比較器（ＣＯＭＰ）１０４と、マルチプレクサ（ＭＵＸ）１０８と、Ｄ／Ａ変換器（ＤＡＣ）１０６とを備えることができる。すなわち、積分器１５０と、比較器１０４と、マルチプレクサ１０８と、Ｄ／Ａ変換器１０６は、フィードバックループを一緒に形成する。フィードバックループは、積分器１５０と比較器１０４とマルチプレクサ１０８を有するフィードフォワード経路（feed forward path）と、Ｄ／Ａ変換器１０６を有するフィードバックワード経路（feed backward path）とを備える。
【００２４】
積分器１５０に連結された比較器１０４は、積分器１５０の出力を第２の基準信号と比較すると共に、比較結果に従って比較器出力を生成することができる。一実施例において、積分器１５０の出力は、以前の変換周期の間に対応する積分コンデンサに蓄積された以前の電荷と、サンプリングされたアナログ信号とフィードバック信号１１１との重ね合わせの積分結果とを含み得る。
【００２５】
比較器１０４は、信号ＰＨ２によって制御され得ると共に、信号ＰＨ２がハイレベルにある場合に動作することができる。一実施例において、比較器１０４の非反転端子4は、グランド（ground：接地）に接続されている。従って、第２の基準信号の電圧レベルは、実質的にゼロである。比較器１０４は、比較結果に従って１−ビットデジタル信号（例えば論理“１”または論理“０”）を生成し得る。比較器出力信号、例えば１−ビットデジタル信号は、更にマルチプレクサ１０８に送信される。
【００２６】
一実施例において、マルチプレクサ１０８は、システムクロックＳＣＬＫによって制御されるバレルシフトレジスタであり得る。マルチプレクサ１０８は、システムクロックＳＣＬＫに従って、比較器１０４が提供するデジタル信号、例えば１−ビットデジタル信号を、出力チャンネル、例えば選択された入力チャンネルと関連付けられたデジタルフィルタに対して、通過させることができる。出力チャンネルは、デジタル信号（例えば比較器１０４が提供する１−ビットデジタル信号）をマルチ−ビットデジタル出力信号に間引くための間引きフィルタ（decimation filter）のようなデジタルフィルタＦ１、Ｆ２、Ｆ３、及びＦ４を含むことができる。従って、複数の入力チャンネルと関連付けられた複数のデジタル出力信号が、デジタルフィルタ（例えばＦ１、Ｆ２、Ｆ３、及びＦ４）からそれぞれ獲得され得る。
【００２７】
更に、マルチプレクサ１０８は、各入力チャンネルに関連付けられた比較器１０４が提供する１−ビットデジタル信号をラッチ（latch）することができる。従って、現在の変換周期の間、以前の変換周期の間に生成された各入力チャンネルの１−ビットデジタル信号は、新しい１−ビットデジタル信号が生成されるまで、マルチプレクサ１０８の中にラッチされる。現在の変換周期の中で、１つの入力チャンネルがシステムクロック信号ＳＣＬＫに従って選択されるとき、マルチプレクサ１０８は、以前の変換周期の間に生成される選択された入力チャンネルの１−ビットデジタル信号を、Ｄ／Ａ変換器１０６に対して転送することができる。一実施例において、マルチプレクサ１０８は、最初の変換周期の間、１−ビットデジタル信号、例えば論理“０”を、Ｄ／Ａ変換器１０６に対して転送することができる。
【００２８】
一実施例において、Ｄ／Ａ変換器１０６は、１−ビットデジタル／アナログ変換器（Ｄ／Ａ変換器）であり得る。Ｄ／Ａ変換器１０６は、マルチプレクサ１０８から１−ビットデジタル信号を受信すると共に、基準電圧ＶＲＥＦに従って、１−ビットデジタル信号をアナログ信号（例えば電圧信号）に変換することができる。Ｄ／Ａ変換器１０６によって生成されたアナログ信号は、積分器１５０に送信されるフィードバック信号１１１として使用され得る。一実施例において、Ｄ／Ａ変換器１０６は、１−ビットデジタル信号が論理“１”の場合には、フィードバック信号１１１を“−ＶＲＥＦ”に等しく設定することができると共に、１−ビットデジタル信号が論理“０”の場合には、フィードバック信号１１１を“ＶＲＥＦ”に等しく設定することができる。Ｄ／Ａ変換器１０６は、信号ＰＨ１及び信号ＰＨ２によって制御され得る。従って、フィードバック信号１１１の値は、マルチプレクサ１０８が提供する１−ビットデジタル信号に従って設定され得る。
【００２９】
更に具体的には、現在の変換周期の間のクロック周期において、システムクロックＳＣＬＫに従ってチャンネル１が選択される場合、モジュレータ１１０は、チャンネル１が提供するアナログ信号（例えばアナログ電圧信号Ｖ１）と、Ｄ／Ａ変換器１０６が提供するフィードバック信号１１１を受信し、１−ビットデジタル信号を生成することができる。一実施例において、Ｄ／Ａ変換器１０６が提供するフィードバック信号１１１は、以前の変換周期の間に生成されるチャンネル１の１−ビットデジタル信号に従って、そして基準電圧ＶＲＥＦに従って生成される。比較器１０４は、マルチプレクサ１０８に対して、１−ビットデジタル信号を生成し得る。そのようなものとして、チャンネル１に関連付けられたマルチプレクサ１０８における以前の１−ビットデジタル信号は、現在の変換周期の間に生成された新しい１−ビットデジタル信号と交換され得る。マルチプレクサ１０８は、現在の変換周期の間に生成された１−ビットデジタル信号を、対応するデジタルフィルタＦ１に対して出力することができる。次の入力チャンネル、例えばチャンネル２は、システムクロック信号ＳＣＬＫの次のクロック周期の間に選択され得ると共に、対応する１−ビットデジタル信号が、関連付けられたフィルタによって受信され得る。例えば、チャンネル１、チャンネル２、チャンネル３、及びチャンネル４が順次に選択されると共に、チャンネル１、チャンネル２、チャンネル３、及びチャンネル４に対応する１−ビットデジタル信号は、デジタルフィルタＦ１、デジタルフィルタＦ２、デジタルフィルタＦ３、及びデジタルフィルタＦ４によって、順次に受信され得る。デジタルフィルタ（例えばＦ１、Ｆ２、Ｆ３、及びＦ４）は、いくらかの変換周期の間、対応する入力チャンネルに関する１−ビットデジタル信号を累積することができると共に、次にマルチ−ビットデジタル出力信号を生成することができる。
【００３０】
図１は、マルチ−チャンネルＡ／Ｄ変換器１００を示すが、本発明は、そのように限定されない。例えば、モジュレータ１１０は、単一チャンネルＡ／Ｄ変換器において、同様に使用され得る。
【００３１】
マルチ−チャンネルＡ／Ｄ変換器１００の動作が、一例として、図２におけるタイミング図を参照して、ここで説明されることになる。一実施例において、図２は、マルチ−チャンネルＡ／Ｄ変換器１００の動作の間の、システムクロック信号ＳＣＬＫの波形、スイッチＳ１Ａ、Ｓ２Ａ、Ｓ３Ａ、Ｓ４Ａ、Ｓ１Ｂ、Ｓ２Ｂ、Ｓ３Ｂ、及びＳ４Ｂの状態、そして信号ＰＨ２及び信号ＰＨ１の状態を例証する。図２は、例示を目的とするだけのものであると共に、本発明は、図２で示された動作に限定されない。図２の例において、スイッチは、対応する状態波形がハイレベルにあるとき、ターンオンされると共に、該スイッチは、対応する状態波形がローレベルにあるとき、ターンオフされる。
【００３２】
図２の例において、システムクロック信号ＳＣＬＫのクロック周期は、システムクロック信号ＳＣＬＫがローレベルにある場合の位相Ｓ１と、システムクロック信号ＳＣＬＫがハイレベルにある場合の位相Ｓ２を含む２つの位相に分割される。一例として、各クロック周期、例えばＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５等は、位相Ｓ１及び位相Ｓ２を含む。各クロック周期の位相Ｓ１の間、信号ＰＨ１はハイレベル、そして信号ＰＨ２はローレベルに設定される。同様に、各クロック周期の位相Ｓ２の間、信号ＰＨ１はローレベル、そして信号ＰＨ２はハイレベルに設定される。一実施例において、信号ＰＨ１及び信号ＰＨ２は、非オーバーラップクロック信号（non-overlapping clock signal）であるので、オーバーラップすることを回避するために、信号ＰＨ１のパルス幅と信号ＰＨ２のパルス幅は、システムクロック信号ＳＣＬＫのパルス幅より小さくすることができる。
【００３３】
一実施例において、マルチ−チャンネルＡ／Ｄ変換器１００がクロック周期Ｔ１の間に電力を供給された後、チャンネル１が最初に選択される。チャンネル１に関連付けられたスイッチＳ１Ａ及びスイッチＳ１Ｂはターンオンされると共に、他の入力チャンネル（例えばチャンネル２、チャンネル３、及びチャンネル４）に関連付けられた他のスイッチはターンオフされる。一実施例において、例えばスイッチＳ１Ａがクロック周期Ｔ１の間にターンオンされたときからクロック周期の半分の遅延の後でスイッチＳ１Ｂはターンオンされると共に、スイッチＳ１Ｂは、クロック周期Ｔ１の位相Ｓ２とクロック周期Ｔ２の位相Ｓ１の間、ターンオンされる。スイッチ１２２及びスイッチ１２４は、ハイレベルの信号ＰＨ２に従って、クロック周期Ｔ１の位相Ｓ２の間、ターンオンされる。同時に、スイッチ１２６及びスイッチ１２８は、ローレベルの信号ＰＨ１に従って、クロック周期Ｔ１の位相Ｓ２の間、ターンオフされる。従って、チャンネル１が提供するアナログ信号（例えばアナログ電圧信号Ｖ１）は、短絡されたスイッチＳ１Ａ、スイッチ１２４、及びスイッチ１２２を経由して、サンプリングコンデンサ１２０に対して転送され得ると共に、サンプリングされ得る。アナログ電圧信号Ｖ１に対応する、チャンネル１が提供する電荷は、サンプリングコンデンサ１２０に蓄積され得る。
【００３４】
クロック周期Ｔ２の位相Ｓ１の間、スイッチ１２２及びスイッチ１２４は、ローレベルの信号ＰＨ２に従ってターンオフされると共に、スイッチ１２６及びスイッチ１２８は、ハイレベルの信号ＰＨ１に従ってターンオンされる。従って、サンプリングコンデンサ１２０に蓄積された電荷は、短絡されたスイッチ１２６、スイッチ１２８、及びスイッチＳ１Ｂを経由して、積分コンデンサＣｉ１に対して転送され得る。
【００３５】
更に、Ｄ／Ａ変換器１０６は、以前の変換周期におけるチャンネル１の１−ビットデジタル信号に従って、積分器１５０に対するフィードバック信号１１１を生成する。積分器１５０の出力は、クロック周期Ｔ２の位相Ｓ２の間に信号ＰＨ２がハイレベルにある場合に、比較器１０４によって第２の基準信号と比較され得る。チャンネル１の１−ビットデジタル信号は、比較器１０４によって生成され得ると共に、マルチプレクサ１０８においてラッチされ得る。デジタルフィルタＦ１は、１−ビットデジタル信号を受信することができる。
【００３６】
チャンネル２は、クロック周期Ｔ２の間に選択される。チャンネル２と関連付けられた動作シーケンスは、チャンネル１と関連付けられた動作シーケンスと類似している。クロック周期Ｔ２の位相Ｓ２の間、ハイレベルの信号ＰＨ２に従って、スイッチＳ２Ａ、スイッチ１２２、及びスイッチ１２４は、ターンオンされると共に、スイッチ１２６及びスイッチ１２８は、ターンオフされる。チャンネル２のアナログ信号（例えばアナログ電圧信号Ｖ２）は、サンプリングコンデンサ１２０に対して転送され得ると共に、サンプリングされ得る。クロック周期Ｔ３の位相Ｓ１の間、ハイレベルの信号ＰＨ１に従って、スイッチ１２２及びスイッチ１２４は、ターンオフされると共に、スイッチ１２６及びスイッチ１２８は、ターンオンされる。スイッチＳ１Ｂがクロック周期Ｔ２の位相Ｓ１の後にターンオフされると共に、スイッチＳ２Ｂがクロック周期Ｔ２の位相Ｓ２とクロック周期Ｔ３の位相Ｓ１の間ターンオンされるので、サンプリングコンデンサ１２０に蓄積された電荷は、クロック周期Ｔ３の位相Ｓ１の間に、積分コンデンサＣｉ２に対して転送され得る。そして、比較器１０４は、クロック周期Ｔ３の位相Ｓ２の間、動作すると共に、マルチプレクサ１０８に対するチャンネル２の１−ビットデジタル信号を生成することができる。デジタルフィルタＦ２は、１−ビットデジタル信号を受信することができる。
【００３７】
同様に、チャンネル３は、クロック周期Ｔ３の間に選択され得ると共に、クロック周期Ｔ４の位相Ｓ２の間に、１−ビットデジタル信号を生成し得る。チャンネル４は、クロック周期Ｔ４の間に選択され得ると共に、クロック周期Ｔ５の位相Ｓ２の間に、１−ビットデジタル信号を生成し得る。もし更に多くの入力チャンネルが利用可能であるならば、入力チャンネルは、順次的なクロック周期の間に、順次に選択され得る。従って、入力チャンネルが提供するアナログ信号は、順次に、そして循環的に、デジタル信号に変換され得る。例えば、もし４つの入力チャンネルが存在するならば、少なくとも４つのクロック周期（例えばＴ１、Ｔ２、Ｔ３、及びＴ４）が、全ての入力チャンネルに対する１つの変換周期を成し遂げるために使用され得る。デジタルフィルタ（例えばＦ１、Ｆ２、Ｆ３、またはＦ４）は、各変換周期の間、関連付けられた入力チャンネル（例えばチャンネル１、チャンネル２、チャンネル３、またはチャンネル４）に関する１−ビットデジタル信号を受信することができる。そして、次の変換周期がクロック周期Ｔ５からスタートする。同様に、各入力チャンネルは、順次に選択されると共に、各アナログ信号は、順次にサンプリングされる。従って、各デジタルフィルタは、複数の変換周期の間に関連付けられた入力チャンネルの１−ビットデジタル信号を累積することができると共に、所定のレート、例えばＦｓにおけるマルチ−ビットデジタル出力信号を生成するために、１−ビットデジタル信号を間引くことができる。
【００３８】
一実施例において、オーバーサンプリング率がＯＳＲであると仮定すると、その場合に、変換周期に必要とされる時間は、“Ｎ×ＯＳＲ”クロックであり、ここで、“Ｎ”はチャンネルの総数を表す。一実施例において、有利に、１つの変換周期において、入力チャネンルが提供するアナログ信号は、それぞれ、そして順次に、サンプリングされると共に、１−ビットデジタル信号に変換され得る。従って、複数の入力チャンネルのマルチ−ビットデジタル出力信号は、複数の変換周期の間に、同期化された方法で獲得され得る。一実施例において、マルチ−チャンネルＡ／Ｄ変換器１００は、結果として、改善された効率と、低減された電力消費量とを有する。
【００３９】
更に、変換をスピードアップするために、相補的な制御クロック信号（例えばＰＨ１及びＰＨ２）と共に、別のスイッチアレイ（例えばスイッチ１２２、１２４、１２６、及び１２８と類似した）とサンプリングコンデンサ（例えばサンプリングコンデンサ１２０と類似した）を加えることによって、ダブルサンプリング（２倍サンプリング）技術が使用され得る。この接続形態において、Ａ／Ｄ変換器の変換のスピードは、静的な電力消費量を増加せずに２倍にされ得る。Ａ／Ｄ変換器１００の変換を更にスピードアップするために、他のサンプリング技術、例えばトリプルサンプリング（３倍サンプリング）技術が、同様に使用され得る。
【００４０】
図３は、本発明の一実施例によるＡ／Ｄ変換器、例えばマルチ−チャンネルＡ／Ｄ変換器によって実行される動作のフローチャート３００を例証する。図３の記述は、図１と組み合わせて説明されることになる。マルチ−チャンネルＡ／Ｄ変換器１００によって、システムクロック信号ＳＣＬＫのクロック周期の間に、１つの入力チャンネル（例えばチャンネル１、チャンネル２、チャンネル３、またはチャンネル４）が、アナログ信号を受信するために選択される。ブロック３１０において、選択された入力チャンネルが提供するアナログ信号は、スイッチアレイの制御の下で、同じクロック周期の間に、サンプリング回路１３０によってサンプリングされる。ブロック３２０において、サンプリングコンデンサ１２０が提供する電荷は、付随するスイッチ（例えばＳ１Ｂ、Ｓ２Ｂ、Ｓ３Ｂ、またはＳ４Ｂ）の制御の下で、積分コンデンサ（例えばＣｉ１、Ｃｉ２、Ｃｉ３、またはＣｉ４）の内の１つに転送され得る。積分器１５０は、サンプリングされたアナログ信号とフィードバック信号との重ね合わせを積分することができる。積分コンデンサは、変換周期の最初において、無作為に入力チャンネルに対して割当てられ得る。有利に、入力チャンネルと積分コンデンサとの柔軟な設定は、積分コンデンサの不整合（mismatch）によって引き起こされる異なるチャンネルの間の不整合（mismatch）を減少させ得る。
【００４１】
ブロック３３０において、比較器（例えば比較器１０４）は、重ね合わせの積分結果に従って、１−ビットデジタル信号を生成することができる。更に具体的には、比較器１０４は、１−ビットデジタル信号を生成するために、積分器の出力を基準信号（例えば電圧レベル０）と比較することができると共に、１−ビットデジタル信号をマルチプレクサ１０８に対して送信することができる。積分器出力は、対応する積分コンデンサに蓄積された以前の電荷に従って、そしてサンプリングされたアナログ信号及びフィードバック信号の積分結果に従って、生成される。ブロック３４０において、マルチプレクサ１０８は、１−ビットデジタル信号をＤ／Ａ変換器１０６、及び対応するデジタルフィルタ（例えばＦ１、Ｆ２、Ｆ３、またはＦ４）に対して出力することができる。従って、１−ビットデジタル信号を表すために、フィードバック信号１１１が提供され得る。ブロック３５０において、対応するデジタルフィルタは、１−ビットデジタル信号に従って、マルチ−ビットデジタル出力信号を生成することができる。更に具体的には、対応するデジタルフィルタは、いくらかの変換周期の間、対応する入力チャンネルに関する１−ビットデジタル信号を累積することができると共に、次にマルチ−ビットデジタル出力信号を生成することができる。
【００４２】
有利に、複数の入力チャンネルは、順次に選択され得ると共に、それの対応するアナログ信号は、ブロック３１０においてサンプリングされ得る。同様に、他の入力チャンネルが提供するアナログ信号は、ブロック３１０〜ブロック３４０によって、順次にデジタル出力信号に変換され得る。有利に、同期化サンプリングによって、複数の入力チャンネルにおける伝統的なサンプル／ホールドブロックは、そのような回路構成の全コストが減少し得るように、回避され得る。
【００４３】
図４は、本発明の一実施例による電子システム４００の構成図を例証する図である。一実施例において、電子システム４００は、上記に開示されたマルチ−チャンネルＡ／Ｄ変換器（ＡＤＣ）１００を使用する。マルチ−チャンネルＡ／Ｄ変換器１００は、複数の装置（例えば装置４０２、４０４、４０６、．．．、４０８）が提供するアナログ信号を受信するための、そしてアナログ信号をそれぞれデジタル出力信号（例えば出力１、出力２、出力３、．．．、出力Ｎ）に変換するための、複数の入力チャンネル（例えばチャンネル１、チャンネル２、チャンネル３、．．．チャンネルＮ）を有している。デジタル出力信号は、様々な受信機（例えば受信機４２２、４２４、４２６、．．．、４２８）によって受信され得る。マルチ−チャンネルＡ／Ｄ変換器１００は、モジュレータ、例えばアナログ信号を１−ビットデジタル信号に変換するためのモジュレータ１１０と、１−ビットデジタル信号に従ってマルチ−ビットデジタル出力信号を生成するための複数のデジタルフィルタ、例えばフィルタＦ１、Ｆ２、Ｆ３、及びＦ４とを備える。複数の装置（例えば装置４０２、４０４、４０６、．．．、４０８）は、様々なタイプの装置、例えばアナログ信号を生成し得るオーディオシステム、ビデオシステム等であり得る。受信機（例えば受信機４２２、４２４、４２６、．．．、４２８）は、デジタル信号を受信することができる様々なタイプの装置であり得る。例えば、マルチ−チャンネルＡ／Ｄ変換器１００は、バッテリ／セル電圧を示すアナログ電圧監視信号をデジタル信号に変換するために使用され得る。バッテリ管理システムは、デジタル信号を受信し、そしてバッテリを制御し得る。
【００４４】
従って、一実施例において、アナログ信号をデジタル信号に変換するためのＡ／Ｄ変換器（例えばマルチ−チャンネルＡ／Ｄ変換器）１００は、複数の入力チャンネル（例えばチャンネル１、チャンネル２、チャンネル３、チャンネル４等）と、複数の入力チャンネルに連結されたサンプリング回路１３０と、サンプリング回路１３０に連結された積分器１５０と、積分器１５０に連結されたフィードバック回路とを備え得る。複数の入力チャンネルは、関連付けられたスイッチがターンオンされるとき、アナログ信号を受信することができる。サンプリング回路１３０は、選択された入力チャンネルが提供するアナログ信号をサンプリングするためのエネルギー貯蔵装置１２０を備えると共に、エネルギー貯蔵装置１２０を制御するためのスイッチアレイを備える。積分器１５０は、並列に連結された複数のコンデンサ（例えば積分コンデンサ）と、サンプリング回路１３０に連結された誤差増幅器１０２とを備え得る。積分コンデンサは、複数のスイッチにそれぞれ連結される。積分コンデンサの内の１つは、付随するスイッチがターンオンされる場合に、サンプリングコンデンサ１２０が提供する電荷を蓄積し得る。
【００４５】
フィードバック回路は、積分器１５０に連結された比較器１０４と、比較器１０４に連結されたマルチプレクサ１０８と、サンプリング回路１３０に連結されたＤ／Ａ変換器１０６とを備え得る。比較器１０４は、積分器１５０の出力を基準信号（例えばゼロボルト）と比較すると共に、比較結果に従って、比較器出力信号を生成し得る。マルチプレクサ１０８は、比較器出力信号に従って、デジタル信号を提供し得る。Ｄ／Ａ変換器１０６は、デジタル信号に従って、フィードバック信号１１１を生成し得る。マルチ−チャンネルＡ／Ｄ変換器１００は、マルチ−ビットデジタル出力信号を提供するために、出力チャンネルを更に備え得る。
【００４６】
有利に、マルチ−チャンネルＡ／Ｄ変換器１００は、同期化（synchronized）及びインターリーブ化モード（interleaved mode）において、複数の入力チャンネルに関するＡ／Ｄ変換を実行することができる。一実施例において、複数のサンプル／ホールドブロックまたはＡ／Ｄ変換器は、複数の入力チャンネルが提供するアナログ信号を変換するために必要とされない。従って、回路構成のコストが減少し得ると共に、回路構成の効率が向上し得る。更に、複数のＡ／Ｄ変換器の間の不整合が低減され得るか、または回避され得る。
【００４７】
１つの積分コンデンサと、直列に連結される関連づけられたスイッチとが積分器１５０に備えられると共に、１つの入力チャンネルと、１つのデジタルフィルタとが図１に含まれる場合に、前述の実施例は、単一チャンネルＡ／Ｄ変換器において、同様に使用され得る。
【００４８】
しかしながらここで説明された実施例は、本発明を利用するいくつかの実施例の一部であると共に、限定ではなく実例としてここで説明される。明らかに、当業者にとって容易に明白であろう多くの他の実施例が、添付された特許請求の範囲において定義された本発明の精神及び範囲から著しくはずれずに生成され得る。更に、本発明の構成要素は単数において説明され得るか、もしくは主張され得るが、単数への限定が明白に表明されない限り、複数が意図される。
【符号の説明】
【００４９】
１００ マルチ−チャンネルＡ／Ｄ変換器（ＡＤＣ）
１０２ 誤差増幅器（ＯＰＡ）
１０４ 比較器（ＣＯＭＰ）
１０６ Ｄ／Ａ変換器（ＤＡＣ）
１０８ マルチプレクサ（ＭＵＸ）
１１０ モジュレータ
１１１ フィードバック信号
１２０ エネルギー貯蔵装置（サンプリングコンデンサ）
１２２、１２４、１２６、１２８ スイッチ
１３０ サンプリング回路
１５０ 積分器
４００ 電子システム
４０２、４０４、４０６、４０８ 装置
４２２、４２４、４２６、４２８ 受信機
Ｖ１、Ｖ２、Ｖ３、Ｖ４ アナログ電圧
Ｓ１Ａ、Ｓ２Ａ、Ｓ３Ａ、Ｓ４Ａ スイッチ
Ｃｉ１、Ｃｉ２、Ｃｉ３、Ｃｉ４ 積分コンデンサ
Ｓ１Ｂ、Ｓ２Ｂ、Ｓ３Ｂ、Ｓ４Ｂ スイッチ
Ｆ１、Ｆ２、Ｆ３、Ｆ４ デジタルフィルタ
ＰＨ１、ＰＨ２ 信号
ＳＣＬＫ システムクロック信号
ＶＲＥＦ 基準電圧
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器に関するものである。
【背景技術】
【０００２】
この出願は、参照によってその全体がここに組み込まれると共に、“Multi-channel Analog to Digital Converters”と表題を付けられて２００８年２月６日に出願された米国仮特許出願番号第61/063,744号に対する優先権を主張する。
【０００３】
データ取得アプリケーション分野において、時折、複数のアナログ信号が、所定の時間フレームにわたって、同時にもしくは並列に、獲得されると共に、デジタル信号に変換される。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のアーキテクチャの内の１つにおいて、サンプル／ホールドブロックが、各入力チャンネルに対して使用される。入力チャンネルが提供する全てのアナログ信号は、同時にサンプリングされると共に、次にホールド状態に入る。ホールド時間期間の間、Ａ／Ｄ変換器（ＡＤＣ）が、全ての入力チャンネルが提供するサンプリングされた信号がデジタル信号に変換されるまで、サンプリングされたアナログ値をデジタル信号に順次に変換するために使用され得る。このアーキテクチャには、いくらかの欠点が存在する。例えば、複数のチャンネルに対して複数のサンプル／ホールドブロックが必要とされる可能性があると共に、サンプル／ホールドブロックは、低域通過フィルタ機能を備えず高周波ノイズに対して敏感である可能性がある。
【０００５】
別の従来のアーキテクチャにおいて、各入力チャンネルは、個別のＡ／Ｄ変換器を使用する。従って、複数の入力チャンネルを有するデータ収集システムにおいては、複数のＡ／Ｄ変換器が必要とされる。このアーキテクチャにおいては、複数の入力チャンネルの間の同期化を実行するために、平均値算出タイプのＡ／Ｄ変換器が使用され得る。しかしながら、もし複数のＡ／Ｄ変換器が使用されるならば、データ収集システムの電力消費量、ダイ領域、及びコストは、増加し得る。更に、異なるＡ／Ｄ変換器は、複数の入力チャンネルの間の不整合（mismatch）を引き起こす可能性がある。
【課題を解決するための手段】
【０００６】
Ａ／Ｄ変換器（ＡＤＣ）は、アナログ信号をデジタル信号に変換する。Ａ／Ｄ変換器は、入力チャンネルと、入力チャンネルに連結されたサンプリング回路と、サンプリング回路に連結された積分器と、積分器に連結されたフィードバック回路とを備える。入力チャンネルは、アナログ信号を受信する。サンプリング回路は、アナログ信号をサンプリングする。積分器は、サンプリングされたアナログ信号及びフィードバック信号を受信すると共に、サンプリングされたアナログ信号とフィードバック信号との重ね合わせ（superposition）を積分する。フィードバック回路は、積分器の出力に従ってデジタル信号を生成すると共に、デジタル信号の指標となるフィードバック信号を積分器に対して送信する。
【０００７】
本発明の利点は、その説明が添付図面と共に考察されるべきである、それの代表的な実施例の下記の詳細な説明から明白になる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施例によるマルチ−チャンネルＡ／Ｄ変換器（ＡＤＣ）の構成図を例証する図である。
【図２】本発明の一実施例によるマルチ−チャンネルＡ／Ｄ変換器によって生成された信号のタイミング図を例証する図である。
【図３】本発明の一実施例によるマルチ−チャンネルＡ／Ｄ変換器によって実行される動作のフローチャートを例証する図である。
【図４】本発明の一実施例による電子システムの構成図を例証する図である。
【発明を実施するための形態】
【０００９】
ここで、その例が添付図面において例証される本発明の実施例に対する参照が詳細に行われることになる。発明が実施例と共に説明されることになる一方、それらが、発明をこれらの実施例に限定することを意図していない、ということが理解されることになる。これに反して、発明は、添付された特許請求の範囲によって定義された発明の精神及び範囲の中に含まれ得る代替物、改良物、及び等価物をカバーすることを意図している。更に、本発明の完全な理解を提供するために、下記の本発明の実施例の詳細な説明において、多数の特定の詳細が説明される。しかしながら、当業者によって、本発明はこれらの特定の詳細なしで実施され得るということが認識されることになる。他の例では、本発明の実施例の特徴を不必要に不明瞭にしないように、周知の方法、手順、構成要素、及び回路は、詳細に説明されなかった。
【００１０】
ここで説明された実施例は、いくらかの形式のコンピュータで使用できる媒体に存在する、１つ以上のコンピュータかまたは他の装置によって実行されるプログラムモジュールのような、コンピュータで実行可能な命令との関連で一般的に論じられ得る。一般的に、プログラムモジュールは、特別なタスクを実行するか、もしくは特別な抽象的データタイプを実装する、ルーチン、プログラム、オブジェクト、コンポーネント、データ構造等を含む。プログラムモジュールの機能性は、様々な実施例において望まれるように、結合され得るか、もしくは分散され得る。
【００１１】
限定ではなく一例として、コンピュータで使用できる媒体は、コンピュータ記憶媒体、及び通信媒体を含み得る。コンピュータ記憶媒体は、コンピュータ可読命令、データ構造、プログラムモジュール、または他のデータのような情報の記憶のためにあらゆる方法または技術で実現された揮発性媒体及び不揮発性媒体、取り外し可能媒体及び取り外し不可能媒体を含む。コンピュータ記憶媒体は、ランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、電気的消去書き込み可能型ＲＯＭ（ＥＥＲＯＭ）、フラッシュメモリ、または他のメモリ技術、コンパクトディスクＲＯＭ（ＣＤ−ＲＯＭ）、デジタル汎用ディスク（ＤＶＤ）、または他の光学記憶装置、磁気カセット、磁気テープ、磁気ディスク記憶装置、または他の磁気記憶装置、あるいは、所望の情報を格納するために使用され得るあらゆる他の媒体を含むが、しかしそれに限定されない。
【００１２】
マルチ−チャンネルＡ／Ｄ変換器（ＡＤＣ）は、複数の入力チャンネルが提供する複数のアナログ信号を複数のデジタル出力信号に、例えばインターリーブ化モード（interleaved mode）において、複数のアナログ電圧を複数のデジタル出力電圧に変換し得る。マルチ−チャンネルＡ／Ｄ変換器は、Ａ／Ｄ変換を必要とし得る、ビデオシステム、オーディオシステム、信号センサ等のような様々なデータ処理アプリケーションに使用され得る。
【００１３】
図１は、本発明の一実施例によるＡ／Ｄ変換器、例えばマルチ−チャンネルＡ／Ｄ変換器（ＡＤＣ）１００の構成図を例証する。一実施例において、マルチ−チャンネルＡ／Ｄ変換器１００は、一次のデルタ−シグマ（Δ−Σ）Ａ／Ｄ変換器であり得る。
【００１４】
一実施例において、マルチ−チャンネルＡ／Ｄ変換器１００は、インターリーブ化モード（interleaved mode）において、アナログ信号、例えばアナログ電圧信号Ｖ１、Ｖ２、Ｖ３、及びＶ４を、それぞれデジタル信号に変換するために、複数の入力チャンネル、例えば４つの入力チャンネル、チャンネル１、チャンネル２、チャンネル３、及びチャンネル４を備え得る。各入力チャンネルは、関連付けられたスイッチ、例えばチャンネル１に関連付けられたスイッチＳ１Ａ、チャンネル２に関連付けられたスイッチＳ２Ａ、チャンネル３に関連付けられたスイッチＳ３Ａ、そしてチャンネル４に関連付けられたスイッチＳ４Ａに対して連結される。一実施例において、スイッチＳ１Ａ、Ｓ２Ａ、Ｓ３Ａ、及びＳ４Ａは、システムクロック信号ＳＣＬＫによって制御され得る。一実施例において、１つの入力チャンネルが、システムクロック信号ＳＣＬＫに従って１クロック周期の間に選択される。一実施例において、１クロック周期の間に、選択された入力チャンネルと関連付けられたスイッチがターンオンされると共に、他のスイッチはターンオフされる。
【００１５】
マルチ−チャンネルＡ／Ｄ変換器１００は、アナログ信号（例えばアナログ電圧信号Ｖ１、Ｖ２、Ｖ３、またはＶ４）をデジタル信号に変換するためのモジュレータ１１０を備える。モジュレータ１１０は、異なるアプリケーション要件に従った、一次のデルタ−シグマモジュレータ、または二次のモジュレータ等であり得る。
【００１６】
モジュレータ１１０は、選択された入力チャンネルからアナログ信号を受信し得ると共に、対応するデジタル信号を入力チャンネルに関連付けられたフィルタ（例えばデジタルフィルタＦ１、Ｆ２、Ｆ３、またはＦ４）に提供する。アナログ信号は、様々なタイプの信号、例えば電流信号または電圧信号であり得る。
【００１７】
モジュレータ１１０は、所定のサンプリング周波数、例えば“Ｆｓ×ＯＳＲ”に等しい周波数において、受信されたアナログ信号をサンプリングし得ると共に、ここで、“Ｆｓ”はナイキスト周波数であり、“ＯＳＲ”はナイキスト周波数に対するオーバーサンプリング率である。例えば、Ｆｓが１６［Ｈｚ］であると共に、ＯＳＲが４０９６であるとき、サンプリング周波数は６５５３６［Ｈｚ］である。モジュレータ１１０によって、アナログ信号はサンプリング周波数でデジタル信号に変換され得る。一実施例において、デジタル信号は、サンプリング周波数（例えば“Ｆｓ×ＯＳＲ”）によって決定されたレートにおける論理“１”及び論理“０”を有する連続的な１−ビットデータストリームであり得る。
【００１８】
一実施例において、モジュレータ１１０は、アナログ信号をサンプリングするためのサンプリング回路１３０を備える。サンプリング回路１３０は、選択された入力チャンネルが提供する電荷を蓄積するための、選択された入力チャンネルに連結されたエネルギー貯蔵装置（例えばサンプリングコンデンサ）１２０を備えることができると共に、エネルギー貯蔵装置１２０を制御するための、スイッチ１２２、１２４、１２６、及び１２８を有するスイッチアレイを備えることができる。スイッチ１２２及び１２４は、信号ＰＨ２によって制御され、スイッチ１２６及び１２８は、信号ＰＨ１によって制御される。一実施例において、信号ＰＨ１及び信号ＰＨ２は、非オーバーラップクロック信号（non-overlapping clock signal）である。例えば、信号ＰＨ２がハイレベル（high level）にあり、信号ＰＨ１がローレベル（low level）にある場合に、スイッチ１２２及び１２４はターンオンされ得ると共に、スイッチ１２６及び１２８はターンオフされ得る。信号ＰＨ１がハイレベルにあり、信号ＰＨ２がローレベルにある場合に、スイッチ１２２及び１２４はターンオフされ得ると共に、スイッチ１２６及び１２８はターンオンされ得る。
【００１９】
モジュレータ１１０は、サンプリングされたアナログ信号及びフィードバック信号１１１を受信するための、そしてサンプリングされたアナログ信号とフィードバック信号１１１との重ね合わせ（superposition）を積分すると共に、出力を生成するための、サンプリング回路１３０に連結された積分器１５０を更に備えることができる。図１の例において、積分器１５０は、一群の積分コンデンサ（例えば積分コンデンサＣｉ１、Ｃｉ２、Ｃｉ３、及びＣｉ４）と、誤差増幅器（ＯＰＡ）１０２とを備える。
【００２０】
積分コンデンサＣｉ１、Ｃｉ２、Ｃｉ３、及びＣｉ４は、並列に連結される。積分コンデンサＣｉ１、Ｃｉ２、Ｃｉ３、及びＣｉ４は、それぞれチャンネル１、チャンネル２、チャンネル３、チャンネル４が提供する電荷を累積することができる。各積分コンデンサＣｉ１、Ｃｉ２、Ｃｉ３、及びＣｉ４は直列にスイッチに連結され得ると共に、例えば積分コンデンサＣｉ１がスイッチＳ１Ｂに連結され、積分コンデンサＣｉ２がスイッチＳ２Ｂに連結され、積分コンデンサＣｉ３がスイッチＳ３Ｂに連結され、そして積分コンデンサＣｉ４がスイッチＳ４Ｂに連結され得る。
【００２１】
一実施例において、モジュレータ１１０は、変換周期の間に、各入力チャンネルに関して、連続的にアナログからデジタルへの変換を完了し得る。一実施例において、積分コンデンサは、変換周期の最初において、無作為に入力チャンネルに対して割当てられ得る。例えば、積分コンデンサＣｉ１はチャンネル２が提供する電荷を蓄積し、積分コンデンサＣｉ２はチャンネル３が提供する電荷を蓄積し、積分コンデンサＣｉ３はチャンネル４が提供する電荷を蓄積し、積分コンデンサＣｉ４はチャンネル１が提供する電荷を蓄積する等にすることができる。入力チャンネルと積分コンデンサとの柔軟な設定は、積分コンデンサの不整合（mismatch）によって引き起こされる異なるチャンネルの間の不整合（mismatch）を減少させ得る。一実施例において、積分器１５０の出力は、以前の変換周期の間に対応する積分コンデンサに蓄積された以前の電荷と、サンプリングされたアナログ信号とフィードバック信号１１１との重ね合わせの積分結果と、を含み得る。
【００２２】
一実施例において、誤差増幅器１０２は、２つの入力端子（例えば反転入力端子及び非反転入力端子）と、出力端子とを備える。誤差増幅器１０２は、反転入力端子を通して入力信号を受信し得ると共に、非反転入力端子を通して第１の基準信号を受信し得る。一実施例において、入力信号は、入力チャンネルのサンプリングされたアナログ信号とフィードバック信号１１１との重ね合わせであり得る。一実施例において、非反転入力端子は、第１の基準信号の電圧レベルが実質的に“０”に等しくなるように、グランド（ground：接地）に接続されている。誤差増幅器１０２は、入力信号（例えばサンプリングされたアナログ信号とフィードバック信号１１１との重ね合わせ）と第１の基準信号との間の差異に従って誤差信号を生成し得る。一実施例において、誤差信号は電圧信号である。
【００２３】
モジュレータ１１０は、積分器１５０の出力に従ってデジタル信号を生成するための、そしてデジタル信号の指標となるフィードバック信号１１１を積分器１５０に対して送信するためのフィードバック回路を更に備える。図１の例において、フィードバック回路は、比較器（ＣＯＭＰ）１０４と、マルチプレクサ（ＭＵＸ）１０８と、Ｄ／Ａ変換器（ＤＡＣ）１０６とを備えることができる。すなわち、積分器１５０と、比較器１０４と、マルチプレクサ１０８と、Ｄ／Ａ変換器１０６は、フィードバックループを一緒に形成する。フィードバックループは、積分器１５０と比較器１０４とマルチプレクサ１０８を有するフィードフォワード経路（feed forward path）と、Ｄ／Ａ変換器１０６を有するフィードバックワード経路（feed backward path）とを備える。
【００２４】
積分器１５０に連結された比較器１０４は、積分器１５０の出力を第２の基準信号と比較すると共に、比較結果に従って比較器出力を生成することができる。一実施例において、積分器１５０の出力は、以前の変換周期の間に対応する積分コンデンサに蓄積された以前の電荷と、サンプリングされたアナログ信号とフィードバック信号１１１との重ね合わせの積分結果とを含み得る。
【００２５】
比較器１０４は、信号ＰＨ２によって制御され得ると共に、信号ＰＨ２がハイレベルにある場合に動作することができる。一実施例において、比較器１０４の非反転端子4は、グランド（ground：接地）に接続されている。従って、第２の基準信号の電圧レベルは、実質的にゼロである。比較器１０４は、比較結果に従って１−ビットデジタル信号（例えば論理“１”または論理“０”）を生成し得る。比較器出力信号、例えば１−ビットデジタル信号は、更にマルチプレクサ１０８に送信される。
【００２６】
一実施例において、マルチプレクサ１０８は、システムクロックＳＣＬＫによって制御されるバレルシフトレジスタであり得る。マルチプレクサ１０８は、システムクロックＳＣＬＫに従って、比較器１０４が提供するデジタル信号、例えば１−ビットデジタル信号を、出力チャンネル、例えば選択された入力チャンネルと関連付けられたデジタルフィルタに対して、通過させることができる。出力チャンネルは、デジタル信号（例えば比較器１０４が提供する１−ビットデジタル信号）をマルチ−ビットデジタル出力信号に間引くための間引きフィルタ（decimation filter）のようなデジタルフィルタＦ１、Ｆ２、Ｆ３、及びＦ４を含むことができる。従って、複数の入力チャンネルと関連付けられた複数のデジタル出力信号が、デジタルフィルタ（例えばＦ１、Ｆ２、Ｆ３、及びＦ４）からそれぞれ獲得され得る。
【００２７】
更に、マルチプレクサ１０８は、各入力チャンネルに関連付けられた比較器１０４が提供する１−ビットデジタル信号をラッチ（latch）することができる。従って、現在の変換周期の間、以前の変換周期の間に生成された各入力チャンネルの１−ビットデジタル信号は、新しい１−ビットデジタル信号が生成されるまで、マルチプレクサ１０８の中にラッチされる。現在の変換周期の中で、１つの入力チャンネルがシステムクロック信号ＳＣＬＫに従って選択されるとき、マルチプレクサ１０８は、以前の変換周期の間に生成される選択された入力チャンネルの１−ビットデジタル信号を、Ｄ／Ａ変換器１０６に対して転送することができる。一実施例において、マルチプレクサ１０８は、最初の変換周期の間、１−ビットデジタル信号、例えば論理“０”を、Ｄ／Ａ変換器１０６に対して転送することができる。
【００２８】
一実施例において、Ｄ／Ａ変換器１０６は、１−ビットデジタル／アナログ変換器（Ｄ／Ａ変換器）であり得る。Ｄ／Ａ変換器１０６は、マルチプレクサ１０８から１−ビットデジタル信号を受信すると共に、基準電圧ＶＲＥＦに従って、１−ビットデジタル信号をアナログ信号（例えば電圧信号）に変換することができる。Ｄ／Ａ変換器１０６によって生成されたアナログ信号は、積分器１５０に送信されるフィードバック信号１１１として使用され得る。一実施例において、Ｄ／Ａ変換器１０６は、１−ビットデジタル信号が論理“１”の場合には、フィードバック信号１１１を“−ＶＲＥＦ”に等しく設定することができると共に、１−ビットデジタル信号が論理“０”の場合には、フィードバック信号１１１を“ＶＲＥＦ”に等しく設定することができる。Ｄ／Ａ変換器１０６は、信号ＰＨ１及び信号ＰＨ２によって制御され得る。従って、フィードバック信号１１１の値は、マルチプレクサ１０８が提供する１−ビットデジタル信号に従って設定され得る。
【００２９】
更に具体的には、現在の変換周期の間のクロック周期において、システムクロックＳＣＬＫに従ってチャンネル１が選択される場合、モジュレータ１１０は、チャンネル１が提供するアナログ信号（例えばアナログ電圧信号Ｖ１）と、Ｄ／Ａ変換器１０６が提供するフィードバック信号１１１を受信し、１−ビットデジタル信号を生成することができる。一実施例において、Ｄ／Ａ変換器１０６が提供するフィードバック信号１１１は、以前の変換周期の間に生成されるチャンネル１の１−ビットデジタル信号に従って、そして基準電圧ＶＲＥＦに従って生成される。比較器１０４は、マルチプレクサ１０８に対して、１−ビットデジタル信号を生成し得る。そのようなものとして、チャンネル１に関連付けられたマルチプレクサ１０８における以前の１−ビットデジタル信号は、現在の変換周期の間に生成された新しい１−ビットデジタル信号と交換され得る。マルチプレクサ１０８は、現在の変換周期の間に生成された１−ビットデジタル信号を、対応するデジタルフィルタＦ１に対して出力することができる。次の入力チャンネル、例えばチャンネル２は、システムクロック信号ＳＣＬＫの次のクロック周期の間に選択され得ると共に、対応する１−ビットデジタル信号が、関連付けられたフィルタによって受信され得る。例えば、チャンネル１、チャンネル２、チャンネル３、及びチャンネル４が順次に選択されると共に、チャンネル１、チャンネル２、チャンネル３、及びチャンネル４に対応する１−ビットデジタル信号は、デジタルフィルタＦ１、デジタルフィルタＦ２、デジタルフィルタＦ３、及びデジタルフィルタＦ４によって、順次に受信され得る。デジタルフィルタ（例えばＦ１、Ｆ２、Ｆ３、及びＦ４）は、いくらかの変換周期の間、対応する入力チャンネルに関する１−ビットデジタル信号を累積することができると共に、次にマルチ−ビットデジタル出力信号を生成することができる。
【００３０】
図１は、マルチ−チャンネルＡ／Ｄ変換器１００を示すが、本発明は、そのように限定されない。例えば、モジュレータ１１０は、単一チャンネルＡ／Ｄ変換器において、同様に使用され得る。
【００３１】
マルチ−チャンネルＡ／Ｄ変換器１００の動作が、一例として、図２におけるタイミング図を参照して、ここで説明されることになる。一実施例において、図２は、マルチ−チャンネルＡ／Ｄ変換器１００の動作の間の、システムクロック信号ＳＣＬＫの波形、スイッチＳ１Ａ、Ｓ２Ａ、Ｓ３Ａ、Ｓ４Ａ、Ｓ１Ｂ、Ｓ２Ｂ、Ｓ３Ｂ、及びＳ４Ｂの状態、そして信号ＰＨ２及び信号ＰＨ１の状態を例証する。図２は、例示を目的とするだけのものであると共に、本発明は、図２で示された動作に限定されない。図２の例において、スイッチは、対応する状態波形がハイレベルにあるとき、ターンオンされると共に、該スイッチは、対応する状態波形がローレベルにあるとき、ターンオフされる。
【００３２】
図２の例において、システムクロック信号ＳＣＬＫのクロック周期は、システムクロック信号ＳＣＬＫがローレベルにある場合の位相Ｓ１と、システムクロック信号ＳＣＬＫがハイレベルにある場合の位相Ｓ２を含む２つの位相に分割される。一例として、各クロック周期、例えばＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５等は、位相Ｓ１及び位相Ｓ２を含む。各クロック周期の位相Ｓ１の間、信号ＰＨ１はハイレベル、そして信号ＰＨ２はローレベルに設定される。同様に、各クロック周期の位相Ｓ２の間、信号ＰＨ１はローレベル、そして信号ＰＨ２はハイレベルに設定される。一実施例において、信号ＰＨ１及び信号ＰＨ２は、非オーバーラップクロック信号（non-overlapping clock signal）であるので、オーバーラップすることを回避するために、信号ＰＨ１のパルス幅と信号ＰＨ２のパルス幅は、システムクロック信号ＳＣＬＫのパルス幅より小さくすることができる。
【００３３】
一実施例において、マルチ−チャンネルＡ／Ｄ変換器１００がクロック周期Ｔ１の間に電力を供給された後、チャンネル１が最初に選択される。チャンネル１に関連付けられたスイッチＳ１Ａ及びスイッチＳ１Ｂはターンオンされると共に、他の入力チャンネル（例えばチャンネル２、チャンネル３、及びチャンネル４）に関連付けられた他のスイッチはターンオフされる。一実施例において、例えばスイッチＳ１Ａがクロック周期Ｔ１の間にターンオンされたときからクロック周期の半分の遅延の後でスイッチＳ１Ｂはターンオンされると共に、スイッチＳ１Ｂは、クロック周期Ｔ１の位相Ｓ２とクロック周期Ｔ２の位相Ｓ１の間、ターンオンされる。スイッチ１２２及びスイッチ１２４は、ハイレベルの信号ＰＨ２に従って、クロック周期Ｔ１の位相Ｓ２の間、ターンオンされる。同時に、スイッチ１２６及びスイッチ１２８は、ローレベルの信号ＰＨ１に従って、クロック周期Ｔ１の位相Ｓ２の間、ターンオフされる。従って、チャンネル１が提供するアナログ信号（例えばアナログ電圧信号Ｖ１）は、短絡されたスイッチＳ１Ａ、スイッチ１２４、及びスイッチ１２２を経由して、サンプリングコンデンサ１２０に対して転送され得ると共に、サンプリングされ得る。アナログ電圧信号Ｖ１に対応する、チャンネル１が提供する電荷は、サンプリングコンデンサ１２０に蓄積され得る。
【００３４】
クロック周期Ｔ２の位相Ｓ１の間、スイッチ１２２及びスイッチ１２４は、ローレベルの信号ＰＨ２に従ってターンオフされると共に、スイッチ１２６及びスイッチ１２８は、ハイレベルの信号ＰＨ１に従ってターンオンされる。従って、サンプリングコンデンサ１２０に蓄積された電荷は、短絡されたスイッチ１２６、スイッチ１２８、及びスイッチＳ１Ｂを経由して、積分コンデンサＣｉ１に対して転送され得る。
【００３５】
更に、Ｄ／Ａ変換器１０６は、以前の変換周期におけるチャンネル１の１−ビットデジタル信号に従って、積分器１５０に対するフィードバック信号１１１を生成する。積分器１５０の出力は、クロック周期Ｔ２の位相Ｓ２の間に信号ＰＨ２がハイレベルにある場合に、比較器１０４によって第２の基準信号と比較され得る。チャンネル１の１−ビットデジタル信号は、比較器１０４によって生成され得ると共に、マルチプレクサ１０８においてラッチされ得る。デジタルフィルタＦ１は、１−ビットデジタル信号を受信することができる。
【００３６】
チャンネル２は、クロック周期Ｔ２の間に選択される。チャンネル２と関連付けられた動作シーケンスは、チャンネル１と関連付けられた動作シーケンスと類似している。クロック周期Ｔ２の位相Ｓ２の間、ハイレベルの信号ＰＨ２に従って、スイッチＳ２Ａ、スイッチ１２２、及びスイッチ１２４は、ターンオンされると共に、スイッチ１２６及びスイッチ１２８は、ターンオフされる。チャンネル２のアナログ信号（例えばアナログ電圧信号Ｖ２）は、サンプリングコンデンサ１２０に対して転送され得ると共に、サンプリングされ得る。クロック周期Ｔ３の位相Ｓ１の間、ハイレベルの信号ＰＨ１に従って、スイッチ１２２及びスイッチ１２４は、ターンオフされると共に、スイッチ１２６及びスイッチ１２８は、ターンオンされる。スイッチＳ１Ｂがクロック周期Ｔ２の位相Ｓ１の後にターンオフされると共に、スイッチＳ２Ｂがクロック周期Ｔ２の位相Ｓ２とクロック周期Ｔ３の位相Ｓ１の間ターンオンされるので、サンプリングコンデンサ１２０に蓄積された電荷は、クロック周期Ｔ３の位相Ｓ１の間に、積分コンデンサＣｉ２に対して転送され得る。そして、比較器１０４は、クロック周期Ｔ３の位相Ｓ２の間、動作すると共に、マルチプレクサ１０８に対するチャンネル２の１−ビットデジタル信号を生成することができる。デジタルフィルタＦ２は、１−ビットデジタル信号を受信することができる。
【００３７】
同様に、チャンネル３は、クロック周期Ｔ３の間に選択され得ると共に、クロック周期Ｔ４の位相Ｓ２の間に、１−ビットデジタル信号を生成し得る。チャンネル４は、クロック周期Ｔ４の間に選択され得ると共に、クロック周期Ｔ５の位相Ｓ２の間に、１−ビットデジタル信号を生成し得る。もし更に多くの入力チャンネルが利用可能であるならば、入力チャンネルは、順次的なクロック周期の間に、順次に選択され得る。従って、入力チャンネルが提供するアナログ信号は、順次に、そして循環的に、デジタル信号に変換され得る。例えば、もし４つの入力チャンネルが存在するならば、少なくとも４つのクロック周期（例えばＴ１、Ｔ２、Ｔ３、及びＴ４）が、全ての入力チャンネルに対する１つの変換周期を成し遂げるために使用され得る。デジタルフィルタ（例えばＦ１、Ｆ２、Ｆ３、またはＦ４）は、各変換周期の間、関連付けられた入力チャンネル（例えばチャンネル１、チャンネル２、チャンネル３、またはチャンネル４）に関する１−ビットデジタル信号を受信することができる。そして、次の変換周期がクロック周期Ｔ５からスタートする。同様に、各入力チャンネルは、順次に選択されると共に、各アナログ信号は、順次にサンプリングされる。従って、各デジタルフィルタは、複数の変換周期の間に関連付けられた入力チャンネルの１−ビットデジタル信号を累積することができると共に、所定のレート、例えばＦｓにおけるマルチ−ビットデジタル出力信号を生成するために、１−ビットデジタル信号を間引くことができる。
【００３８】
一実施例において、オーバーサンプリング率がＯＳＲであると仮定すると、その場合に、変換周期に必要とされる時間は、“Ｎ×ＯＳＲ”クロックであり、ここで、“Ｎ”はチャンネルの総数を表す。一実施例において、有利に、１つの変換周期において、入力チャネンルが提供するアナログ信号は、それぞれ、そして順次に、サンプリングされると共に、１−ビットデジタル信号に変換され得る。従って、複数の入力チャンネルのマルチ−ビットデジタル出力信号は、複数の変換周期の間に、同期化された方法で獲得され得る。一実施例において、マルチ−チャンネルＡ／Ｄ変換器１００は、結果として、改善された効率と、低減された電力消費量とを有する。
【００３９】
更に、変換をスピードアップするために、相補的な制御クロック信号（例えばＰＨ１及びＰＨ２）と共に、別のスイッチアレイ（例えばスイッチ１２２、１２４、１２６、及び１２８と類似した）とサンプリングコンデンサ（例えばサンプリングコンデンサ１２０と類似した）を加えることによって、ダブルサンプリング（２倍サンプリング）技術が使用され得る。この接続形態において、Ａ／Ｄ変換器の変換のスピードは、静的な電力消費量を増加せずに２倍にされ得る。Ａ／Ｄ変換器１００の変換を更にスピードアップするために、他のサンプリング技術、例えばトリプルサンプリング（３倍サンプリング）技術が、同様に使用され得る。
【００４０】
図３は、本発明の一実施例によるＡ／Ｄ変換器、例えばマルチ−チャンネルＡ／Ｄ変換器によって実行される動作のフローチャート３００を例証する。図３の記述は、図１と組み合わせて説明されることになる。マルチ−チャンネルＡ／Ｄ変換器１００によって、システムクロック信号ＳＣＬＫのクロック周期の間に、１つの入力チャンネル（例えばチャンネル１、チャンネル２、チャンネル３、またはチャンネル４）が、アナログ信号を受信するために選択される。ブロック３１０において、選択された入力チャンネルが提供するアナログ信号は、スイッチアレイの制御の下で、同じクロック周期の間に、サンプリング回路１３０によってサンプリングされる。ブロック３２０において、サンプリングコンデンサ１２０が提供する電荷は、付随するスイッチ（例えばＳ１Ｂ、Ｓ２Ｂ、Ｓ３Ｂ、またはＳ４Ｂ）の制御の下で、積分コンデンサ（例えばＣｉ１、Ｃｉ２、Ｃｉ３、またはＣｉ４）の内の１つに転送され得る。積分器１５０は、サンプリングされたアナログ信号とフィードバック信号との重ね合わせを積分することができる。積分コンデンサは、変換周期の最初において、無作為に入力チャンネルに対して割当てられ得る。有利に、入力チャンネルと積分コンデンサとの柔軟な設定は、積分コンデンサの不整合（mismatch）によって引き起こされる異なるチャンネルの間の不整合（mismatch）を減少させ得る。
【００４１】
ブロック３３０において、比較器（例えば比較器１０４）は、重ね合わせの積分結果に従って、１−ビットデジタル信号を生成することができる。更に具体的には、比較器１０４は、１−ビットデジタル信号を生成するために、積分器の出力を基準信号（例えば電圧レベル０）と比較することができると共に、１−ビットデジタル信号をマルチプレクサ１０８に対して送信することができる。積分器出力は、対応する積分コンデンサに蓄積された以前の電荷に従って、そしてサンプリングされたアナログ信号及びフィードバック信号の積分結果に従って、生成される。ブロック３４０において、マルチプレクサ１０８は、１−ビットデジタル信号をＤ／Ａ変換器１０６、及び対応するデジタルフィルタ（例えばＦ１、Ｆ２、Ｆ３、またはＦ４）に対して出力することができる。従って、１−ビットデジタル信号を表すために、フィードバック信号１１１が提供され得る。ブロック３５０において、対応するデジタルフィルタは、１−ビットデジタル信号に従って、マルチ−ビットデジタル出力信号を生成することができる。更に具体的には、対応するデジタルフィルタは、いくらかの変換周期の間、対応する入力チャンネルに関する１−ビットデジタル信号を累積することができると共に、次にマルチ−ビットデジタル出力信号を生成することができる。
【００４２】
有利に、複数の入力チャンネルは、順次に選択され得ると共に、それの対応するアナログ信号は、ブロック３１０においてサンプリングされ得る。同様に、他の入力チャンネルが提供するアナログ信号は、ブロック３１０〜ブロック３４０によって、順次にデジタル出力信号に変換され得る。有利に、同期化サンプリングによって、複数の入力チャンネルにおける伝統的なサンプル／ホールドブロックは、そのような回路構成の全コストが減少し得るように、回避され得る。
【００４３】
図４は、本発明の一実施例による電子システム４００の構成図を例証する図である。一実施例において、電子システム４００は、上記に開示されたマルチ−チャンネルＡ／Ｄ変換器（ＡＤＣ）１００を使用する。マルチ−チャンネルＡ／Ｄ変換器１００は、複数の装置（例えば装置４０２、４０４、４０６、．．．、４０８）が提供するアナログ信号を受信するための、そしてアナログ信号をそれぞれデジタル出力信号（例えば出力１、出力２、出力３、．．．、出力Ｎ）に変換するための、複数の入力チャンネル（例えばチャンネル１、チャンネル２、チャンネル３、．．．チャンネルＮ）を有している。デジタル出力信号は、様々な受信機（例えば受信機４２２、４２４、４２６、．．．、４２８）によって受信され得る。マルチ−チャンネルＡ／Ｄ変換器１００は、モジュレータ、例えばアナログ信号を１−ビットデジタル信号に変換するためのモジュレータ１１０と、１−ビットデジタル信号に従ってマルチ−ビットデジタル出力信号を生成するための複数のデジタルフィルタ、例えばフィルタＦ１、Ｆ２、Ｆ３、及びＦ４とを備える。複数の装置（例えば装置４０２、４０４、４０６、．．．、４０８）は、様々なタイプの装置、例えばアナログ信号を生成し得るオーディオシステム、ビデオシステム等であり得る。受信機（例えば受信機４２２、４２４、４２６、．．．、４２８）は、デジタル信号を受信することができる様々なタイプの装置であり得る。例えば、マルチ−チャンネルＡ／Ｄ変換器１００は、バッテリ／セル電圧を示すアナログ電圧監視信号をデジタル信号に変換するために使用され得る。バッテリ管理システムは、デジタル信号を受信し、そしてバッテリを制御し得る。
【００４４】
従って、一実施例において、アナログ信号をデジタル信号に変換するためのＡ／Ｄ変換器（例えばマルチ−チャンネルＡ／Ｄ変換器）１００は、複数の入力チャンネル（例えばチャンネル１、チャンネル２、チャンネル３、チャンネル４等）と、複数の入力チャンネルに連結されたサンプリング回路１３０と、サンプリング回路１３０に連結された積分器１５０と、積分器１５０に連結されたフィードバック回路とを備え得る。複数の入力チャンネルは、関連付けられたスイッチがターンオンされるとき、アナログ信号を受信することができる。サンプリング回路１３０は、選択された入力チャンネルが提供するアナログ信号をサンプリングするためのエネルギー貯蔵装置１２０を備えると共に、エネルギー貯蔵装置１２０を制御するためのスイッチアレイを備える。積分器１５０は、並列に連結された複数のコンデンサ（例えば積分コンデンサ）と、サンプリング回路１３０に連結された誤差増幅器１０２とを備え得る。積分コンデンサは、複数のスイッチにそれぞれ連結される。積分コンデンサの内の１つは、付随するスイッチがターンオンされる場合に、サンプリングコンデンサ１２０が提供する電荷を蓄積し得る。
【００４５】
フィードバック回路は、積分器１５０に連結された比較器１０４と、比較器１０４に連結されたマルチプレクサ１０８と、サンプリング回路１３０に連結されたＤ／Ａ変換器１０６とを備え得る。比較器１０４は、積分器１５０の出力を基準信号（例えばゼロボルト）と比較すると共に、比較結果に従って、比較器出力信号を生成し得る。マルチプレクサ１０８は、比較器出力信号に従って、デジタル信号を提供し得る。Ｄ／Ａ変換器１０６は、デジタル信号に従って、フィードバック信号１１１を生成し得る。マルチ−チャンネルＡ／Ｄ変換器１００は、マルチ−ビットデジタル出力信号を提供するために、出力チャンネルを更に備え得る。
【００４６】
有利に、マルチ−チャンネルＡ／Ｄ変換器１００は、同期化（synchronized）及びインターリーブ化モード（interleaved mode）において、複数の入力チャンネルに関するＡ／Ｄ変換を実行することができる。一実施例において、複数のサンプル／ホールドブロックまたはＡ／Ｄ変換器は、複数の入力チャンネルが提供するアナログ信号を変換するために必要とされない。従って、回路構成のコストが減少し得ると共に、回路構成の効率が向上し得る。更に、複数のＡ／Ｄ変換器の間の不整合が低減され得るか、または回避され得る。
【００４７】
１つの積分コンデンサと、直列に連結される関連づけられたスイッチとが積分器１５０に備えられると共に、１つの入力チャンネルと、１つのデジタルフィルタとが図１に含まれる場合に、前述の実施例は、単一チャンネルＡ／Ｄ変換器において、同様に使用され得る。
【００４８】
しかしながらここで説明された実施例は、本発明を利用するいくつかの実施例の一部であると共に、限定ではなく実例としてここで説明される。明らかに、当業者にとって容易に明白であろう多くの他の実施例が、添付された特許請求の範囲において定義された本発明の精神及び範囲から著しくはずれずに生成され得る。更に、本発明の構成要素は単数において説明され得るか、もしくは主張され得るが、単数への限定が明白に表明されない限り、複数が意図される。
【符号の説明】
【００４９】
１００ マルチ−チャンネルＡ／Ｄ変換器（ＡＤＣ）
１０２ 誤差増幅器（ＯＰＡ）
１０４ 比較器（ＣＯＭＰ）
１０６ Ｄ／Ａ変換器（ＤＡＣ）
１０８ マルチプレクサ（ＭＵＸ）
１１０ モジュレータ
１１１ フィードバック信号
１２０ エネルギー貯蔵装置（サンプリングコンデンサ）
１２２、１２４、１２６、１２８ スイッチ
１３０ サンプリング回路
１５０ 積分器
４００ 電子システム
４０２、４０４、４０６、４０８ 装置
４２２、４２４、４２６、４２８ 受信機
Ｖ１、Ｖ２、Ｖ３、Ｖ４ アナログ電圧
Ｓ１Ａ、Ｓ２Ａ、Ｓ３Ａ、Ｓ４Ａ スイッチ
Ｃｉ１、Ｃｉ２、Ｃｉ３、Ｃｉ４ 積分コンデンサ
Ｓ１Ｂ、Ｓ２Ｂ、Ｓ３Ｂ、Ｓ４Ｂ スイッチ
Ｆ１、Ｆ２、Ｆ３、Ｆ４ デジタルフィルタ
ＰＨ１、ＰＨ２ 信号
ＳＣＬＫ システムクロック信号
ＶＲＥＦ 基準電圧
【特許請求の範囲】
【請求項１】
アナログ信号をデジタル信号に変換するためのＡ／Ｄ変換器（ＡＤＣ）であって、
前記アナログ信号を受信するための入力チャンネルと、
前記アナログ信号をサンプリングすると共に、サンプリングされたアナログ信号を提供するための、前記入力チャンネルに連結されたサンプリング回路と、
前記サンプリングされたアナログ信号及びフィードバック信号を受信すると共に、前記サンプリングされたアナログ信号と前記フィードバック信号との重ね合わせを積分するための、前記サンプリング回路に連結された積分器と、
前記積分器の出力に従って前記デジタル信号を生成すると共に、前記デジタル信号の指標となる前記フィードバック信号を前記積分器に対して送信するための、前記積分器に連結されたフィードバック回路と
を備えることを特徴とするＡ／Ｄ変換器。
【請求項２】
前記入力チャンネルがスイッチに連結される
ことを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項３】
前記サンプリング回路が、前記入力チャンネルが提供する電荷を蓄積するための、前記入力チャンネルに連結されたエネルギー貯蔵装置を備えると共に、前記エネルギー貯蔵装置を制御するための、前記エネルギー貯蔵装置に連結されたスイッチアレイを備える
ことを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項４】
前記積分器が、スイッチに対して直列に連結されると共に、前記スイッチがターンオンされた場合に前記エネルギー貯蔵装置が提供する前記電荷を蓄積するための積分コンデンサを備える
ことを特徴とする請求項３に記載のＡ／Ｄ変換器。
【請求項５】
前記積分器が、基準信号を前記フィードバック信号と前記サンプリングされたアナログ信号との前記重ね合わせと比較すると共に、誤差信号を生成するための、前記サンプリング回路に連結された誤差増幅器を備える
ことを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項６】
前記フィードバック回路が、前記積分器の前記出力を基準信号と比較すると共に、前記比較結果に従って比較器出力信号を生成するための、前記積分器に連結された比較器を備える
ことを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項７】
前記フィードバック回路が、前記比較器出力信号に従って前記デジタル信号を提供するための、前記比較器に連結されたマルチプレクサを備える
ことを特徴とする請求項６に記載のＡ／Ｄ変換器。
【請求項８】
前記フィードバック回路が、前記フィードバック信号を生成するための、前記積分器に連結された補助的なＤ／Ａ変換器（ＤＡＣ）を備える
ことを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項９】
前記デジタル信号を間引くための、前記フィードバック回路に連結されたフィルタを更に備える
ことを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項１０】
サンプリングされたアナログ信号を提供するために、サンプリング回路によってアナログ信号をサンプリングする段階と、
前記サンプリングされたアナログ信号とフィードバック信号との重ね合わせを積分する段階と、
前記重ね合わせの積分結果に従って第１のデジタル信号を生成する段階と、
前記第１のデジタル信号の指標となる前記フィードバック信号を生成する段階と、
前記第１のデジタル信号に従ってマルチビットデジタル信号を生成する段階と
を有することを特徴とする方法。
【請求項１１】
入力チャンネルによって前記アナログ信号を受信する段階を更に有する
ことを特徴とする請求項１０に記載の方法。
【請求項１２】
前記重ね合わせを積分する段階が、
基準信号を前記フィードバック信号と前記サンプリングされたアナログ信号との前記重ね合わせと比較する段階と、
前記基準信号と前記重ね合わせとの間の差異に従って誤差信号を生成する段階とを有する
ことを特徴とする請求項１０に記載の方法。
【請求項１３】
前記重ね合わせを積分する段階が、
前記サンプリング回路から積分コンデンサに対して電荷を転送する段階を有する
ことを特徴とする請求項１０に記載の方法。
【請求項１４】
前記第１のデジタル信号を生成する段階が、
前記積分コンデンサに蓄積された以前の電荷に従って、及び前記重ね合わせの前記積分結果に従って、積分器出力を生成する段階と、
前記積分器出力を基準信号と比較する段階と、
前記比較結果に従って、前記第１のデジタル信号を生成する段階とを有する
ことを特徴とする請求項１３に記載の方法。
【請求項１５】
複数のアナログ信号を複数のデジタル出力信号に変換するためのＡ／Ｄ変換器（ＡＤＣ）であって、
前記アナログ信号を受信するための複数の入力チャンネルと、
前記入力チャンネルの選択された入力チャンネルが提供する対応するアナログ信号をサンプリングすると共に、サンプリングされたアナログ信号を提供するための、前記複数の入力チャンネルに連結されたサンプリング回路と、
前記サンプリングされたアナログ信号及びフィードバック信号を受信すると共に、前記サンプリングされたアナログ信号と前記フィードバック信号との重ね合わせを積分するための、前記サンプリング回路に連結された積分器と、
前記積分器の出力に従ってデジタル信号を生成すると共に、前記デジタル信号の指標となる前記フィードバック信号を前記積分器に対して送信するための、前記積分器に連結されたフィードバック回路と、
前記デジタル出力信号を生成するための、前記フィードバック回路に連結された複数の出力チャンネルと
を備えることを特徴とするＡ／Ｄ変換器。
【請求項１６】
前記複数の入力チャンネルが複数のスイッチに連結される
ことを特徴とする請求項１５に記載のＡ／Ｄ変換器。
【請求項１７】
前記サンプリング回路が、前記選択された入力チャンネルが提供する電荷を蓄積するための、前記複数の入力チャンネルに連結されたエネルギー貯蔵装置を備えると共に、
前記サンプリング回路が、前記エネルギー貯蔵装置を制御するための、前記エネルギー貯蔵装置に連結されたスイッチアレイを備える
ことを特徴とする請求項１５に記載のＡ／Ｄ変換器。
【請求項１８】
前記積分器が、並列に連結された複数のコンデンサを備え、
前記コンデンサが、複数のスイッチに対してそれぞれ連結されると共に、
前記複数のコンデンサの内の１つが、付随するスイッチがターンオンされた場合に、前記エネルギー貯蔵装置が提供する前記電荷を蓄積する
ことを特徴とする請求項１５に記載のＡ／Ｄ変換器。
【請求項１９】
前記フィードバック回路が、前記積分器の前記出力を基準信号と比較すると共に、前記比較結果に従って比較器出力信号を生成するための、前記積分器に連結された比較器を備える
ことを特徴とする請求項１５に記載のＡ／Ｄ変換器。
【請求項２０】
前記フィードバック回路が、前記比較器出力信号に従って前記デジタル信号を提供するための、前記比較器に連結されたマルチプレクサを備える
ことを特徴とする請求項１９に記載のＡ／Ｄ変換器。
【請求項２１】
前記フィードバック回路が、前記フィードバック信号を生成するための、前記積分器に連結された補助的なＤ／Ａ変換器（ＤＡＣ）を備える
ことを特徴とする請求項１５に記載のＡ／Ｄ変換器。
【請求項１】
アナログ信号をデジタル信号に変換するためのＡ／Ｄ変換器（ＡＤＣ）であって、
前記アナログ信号を受信するための入力チャンネルと、
前記アナログ信号をサンプリングすると共に、サンプリングされたアナログ信号を提供するための、前記入力チャンネルに連結されたサンプリング回路と、
前記サンプリングされたアナログ信号及びフィードバック信号を受信すると共に、前記サンプリングされたアナログ信号と前記フィードバック信号との重ね合わせを積分するための、前記サンプリング回路に連結された積分器と、
前記積分器の出力に従って前記デジタル信号を生成すると共に、前記デジタル信号の指標となる前記フィードバック信号を前記積分器に対して送信するための、前記積分器に連結されたフィードバック回路と
を備えることを特徴とするＡ／Ｄ変換器。
【請求項２】
前記入力チャンネルがスイッチに連結される
ことを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項３】
前記サンプリング回路が、前記入力チャンネルが提供する電荷を蓄積するための、前記入力チャンネルに連結されたエネルギー貯蔵装置を備えると共に、前記エネルギー貯蔵装置を制御するための、前記エネルギー貯蔵装置に連結されたスイッチアレイを備える
ことを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項４】
前記積分器が、スイッチに対して直列に連結されると共に、前記スイッチがターンオンされた場合に前記エネルギー貯蔵装置が提供する前記電荷を蓄積するための積分コンデンサを備える
ことを特徴とする請求項３に記載のＡ／Ｄ変換器。
【請求項５】
前記積分器が、基準信号を前記フィードバック信号と前記サンプリングされたアナログ信号との前記重ね合わせと比較すると共に、誤差信号を生成するための、前記サンプリング回路に連結された誤差増幅器を備える
ことを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項６】
前記フィードバック回路が、前記積分器の前記出力を基準信号と比較すると共に、前記比較結果に従って比較器出力信号を生成するための、前記積分器に連結された比較器を備える
ことを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項７】
前記フィードバック回路が、前記比較器出力信号に従って前記デジタル信号を提供するための、前記比較器に連結されたマルチプレクサを備える
ことを特徴とする請求項６に記載のＡ／Ｄ変換器。
【請求項８】
前記フィードバック回路が、前記フィードバック信号を生成するための、前記積分器に連結された補助的なＤ／Ａ変換器（ＤＡＣ）を備える
ことを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項９】
前記デジタル信号を間引くための、前記フィードバック回路に連結されたフィルタを更に備える
ことを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項１０】
サンプリングされたアナログ信号を提供するために、サンプリング回路によってアナログ信号をサンプリングする段階と、
前記サンプリングされたアナログ信号とフィードバック信号との重ね合わせを積分する段階と、
前記重ね合わせの積分結果に従って第１のデジタル信号を生成する段階と、
前記第１のデジタル信号の指標となる前記フィードバック信号を生成する段階と、
前記第１のデジタル信号に従ってマルチビットデジタル信号を生成する段階と
を有することを特徴とする方法。
【請求項１１】
入力チャンネルによって前記アナログ信号を受信する段階を更に有する
ことを特徴とする請求項１０に記載の方法。
【請求項１２】
前記重ね合わせを積分する段階が、
基準信号を前記フィードバック信号と前記サンプリングされたアナログ信号との前記重ね合わせと比較する段階と、
前記基準信号と前記重ね合わせとの間の差異に従って誤差信号を生成する段階とを有する
ことを特徴とする請求項１０に記載の方法。
【請求項１３】
前記重ね合わせを積分する段階が、
前記サンプリング回路から積分コンデンサに対して電荷を転送する段階を有する
ことを特徴とする請求項１０に記載の方法。
【請求項１４】
前記第１のデジタル信号を生成する段階が、
前記積分コンデンサに蓄積された以前の電荷に従って、及び前記重ね合わせの前記積分結果に従って、積分器出力を生成する段階と、
前記積分器出力を基準信号と比較する段階と、
前記比較結果に従って、前記第１のデジタル信号を生成する段階とを有する
ことを特徴とする請求項１３に記載の方法。
【請求項１５】
複数のアナログ信号を複数のデジタル出力信号に変換するためのＡ／Ｄ変換器（ＡＤＣ）であって、
前記アナログ信号を受信するための複数の入力チャンネルと、
前記入力チャンネルの選択された入力チャンネルが提供する対応するアナログ信号をサンプリングすると共に、サンプリングされたアナログ信号を提供するための、前記複数の入力チャンネルに連結されたサンプリング回路と、
前記サンプリングされたアナログ信号及びフィードバック信号を受信すると共に、前記サンプリングされたアナログ信号と前記フィードバック信号との重ね合わせを積分するための、前記サンプリング回路に連結された積分器と、
前記積分器の出力に従ってデジタル信号を生成すると共に、前記デジタル信号の指標となる前記フィードバック信号を前記積分器に対して送信するための、前記積分器に連結されたフィードバック回路と、
前記デジタル出力信号を生成するための、前記フィードバック回路に連結された複数の出力チャンネルと
を備えることを特徴とするＡ／Ｄ変換器。
【請求項１６】
前記複数の入力チャンネルが複数のスイッチに連結される
ことを特徴とする請求項１５に記載のＡ／Ｄ変換器。
【請求項１７】
前記サンプリング回路が、前記選択された入力チャンネルが提供する電荷を蓄積するための、前記複数の入力チャンネルに連結されたエネルギー貯蔵装置を備えると共に、
前記サンプリング回路が、前記エネルギー貯蔵装置を制御するための、前記エネルギー貯蔵装置に連結されたスイッチアレイを備える
ことを特徴とする請求項１５に記載のＡ／Ｄ変換器。
【請求項１８】
前記積分器が、並列に連結された複数のコンデンサを備え、
前記コンデンサが、複数のスイッチに対してそれぞれ連結されると共に、
前記複数のコンデンサの内の１つが、付随するスイッチがターンオンされた場合に、前記エネルギー貯蔵装置が提供する前記電荷を蓄積する
ことを特徴とする請求項１５に記載のＡ／Ｄ変換器。
【請求項１９】
前記フィードバック回路が、前記積分器の前記出力を基準信号と比較すると共に、前記比較結果に従って比較器出力信号を生成するための、前記積分器に連結された比較器を備える
ことを特徴とする請求項１５に記載のＡ／Ｄ変換器。
【請求項２０】
前記フィードバック回路が、前記比較器出力信号に従って前記デジタル信号を提供するための、前記比較器に連結されたマルチプレクサを備える
ことを特徴とする請求項１９に記載のＡ／Ｄ変換器。
【請求項２１】
前記フィードバック回路が、前記フィードバック信号を生成するための、前記積分器に連結された補助的なＤ／Ａ変換器（ＤＡＣ）を備える
ことを特徴とする請求項１５に記載のＡ／Ｄ変換器。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００９−１８９００４（Ｐ２００９−１８９００４Ａ）
【公開日】平成２１年８月２０日（２００９．８．２０）
【国際特許分類】
【出願番号】特願２００９−２３６７５（Ｐ２００９−２３６７５）
【出願日】平成２１年２月４日（２００９．２．４）
【出願人】（５００５２１８４３）オーツー マイクロ， インコーポレーテッド (138)
【Ｆターム（参考）】
【公開日】平成２１年８月２０日（２００９．８．２０）
【国際特許分類】
【出願日】平成２１年２月４日（２００９．２．４）
【出願人】（５００５２１８４３）オーツー マイクロ， インコーポレーテッド (138)
【Ｆターム（参考）】
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