ＤＣ−ＤＣコンバータ
【課題】 漏洩磁束及び寄生インダクタンスが低減され、放熱性に優れた小型のDC-DCコンバータを提供する。
【解決手段】 インダクタと半導体集積回路を備えたDC-DCコンバータであって、第一主面に複数の第一外部端子が設けられ、前記第一主面と対向する第二主面に複数の第二外部端子が設けられ、内部に前記インダクタが構成された磁性体基板を備え、前記第一外部端子には半導体集積回路が接続され、前記第二外部端子の一部は前記磁性体基板に形成された接続配線を介して前記半導体集積回路の制御端子及びグランド端子と接続し、他の一部は前記インダクタを介して前記半導体集積回路の入力端子又は出力端子と接続しており、前記半導体集積回路の入力端子側と出力端子側には接地コンデンサが接続され、前記接地コンデンサは前記磁性体基板の第一主面に前記半導体集積回路とともに搭載されているDC-DCコンバータ。
【解決手段】 インダクタと半導体集積回路を備えたDC-DCコンバータであって、第一主面に複数の第一外部端子が設けられ、前記第一主面と対向する第二主面に複数の第二外部端子が設けられ、内部に前記インダクタが構成された磁性体基板を備え、前記第一外部端子には半導体集積回路が接続され、前記第二外部端子の一部は前記磁性体基板に形成された接続配線を介して前記半導体集積回路の制御端子及びグランド端子と接続し、他の一部は前記インダクタを介して前記半導体集積回路の入力端子又は出力端子と接続しており、前記半導体集積回路の入力端子側と出力端子側には接地コンデンサが接続され、前記接地コンデンサは前記磁性体基板の第一主面に前記半導体集積回路とともに搭載されているDC-DCコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は漏洩磁束及び寄生インダクタンスが低減され、放熱性に優れた小型のDC-DCコンバータに関する。
【背景技術】
【０００２】
携帯電話、携帯情報端末PDA、ノート型コンピュータ、携帯型音楽／ビデオプレイヤー、デジタルカメラ、ビデオカメラ等の各種の携帯型電子機器の多くは、電源電圧を動作電圧に変換する装置としてDC-DCコンバータを備えている。DC-DCコンバータの回路の一例として、図26は、入力コンデンサCin、出力コンデンサCout、出力インダクタLout、及び制御回路CC等を含む半導体集積回路ICにより構成された降圧型DC-DCコンバータの回路を示す。降圧型DC-DCコンバータでは、半導体集積回路IC内のスイッチング素子（例えば電界効果トランジスタ）を制御信号に基づいてスイッチングし、直流入力電圧Vinを出力電圧Vout［＝Ton/（Ton＋Toff）×Vin（Tonはスイッチング素子をオンしている時間であり、Toffはオフしている時間である。）］に降圧する。入力電圧Vinが変動してもTonとToffの比率を調整し、一定の出力電圧Voutを安定的に出力する。
【０００３】
図27は、半導体集積回路IC内のスイッチング素子の回路の一例を示す。MOSトランジスタSW1，SW2を交互にON/OFFするスイッチング動作を制御する制御回路CCが、シリコン半導体基板に形成されている。制御回路CC自体は公知であるので、その説明は省略する。入力コンデンサCinは、入力電圧Vinの過渡時の安定化及び電圧スパイク防止のために設けられている。直流電圧Voutを出力するためのフィルタ回路（平滑回路）は、電流エネルギーの蓄積と放出を行なう出力インダクタLoutと、電圧エネルギーの蓄積と放出を行なう出力コンデンサCoutの組み合わせにより構成される。
【０００４】
DC-DCコンバータの小型化等のためにスイッチング周波数は益々高くなり、現在では1 MHzの周波数でスイッチングされるDC-DCコンバータが用いられている。またCPU等の半導体装置に対しては、高速化及び高機能化とともに動作電圧の低下及び高電流化が進み、DC-DCコンバータの出力も低電圧化及び高電流化が要求されている。しかし動作電圧が低下すると、半導体装置はDC-DCコンバータの出力電圧の変動（リップル）の影響を受けやすくなる。これを防ぐために、スイッチング周波数を更に2〜10 MHz程度に高めたDC-DCコンバータも提案されている。
【０００５】
図28は昇圧型DC-DCコンバータの回路構成例を示す。このDC-DCコンバータは、入力インダクタLin、出力コンデンサCout、及び制御回路CCを含む半導体集積回路ICにより構成される。スイッチング素子をオン、オフしている時間を調整することにより、入力電圧Vinより高い出力電圧Voutを得る。
【０００６】
DC-DCコンバータの他の例として、図29は、入力コンデンサCin、出力コンデンサCout、出力インダクタLout1、Lout2、及び制御回路CCを含む半導体集積回路ICにより構成されたマルチフェイズ型の降圧型DC-DCコンバータを示す。マルチフェイズ型DC-DCコンバータは複数のスイッチング回路を有し、スイッチング周期が重ならないようにスイッチング回路を異なる位相で多相動作させ、各スイッチング回路の出力電流を平滑回路で合成する。これにより各経路を低電流化するとともに、リップルを抑制する。
【０００７】
このような回路構成では、見掛けの動作周波数がスイッチング周波数のn倍であるため、スイッチング周波数を1/nとすることができる。そのため、高周波特性に優れた出力インダクタLout1、Lout2を用いる必要がなく、Q値の高いインダクタを利用できる等、部品の選択の幅が広い。マルチフェイズ型DC-DCコンバータは、2フェイズ型では180°の位相差で動作し、3フェイズ型では120°の位相差で動作する。フェイズ数mの増加に伴いインダクタの数も増加するが、必要なインダクタンスは1/mとなるため、小型のインダクタ又はQ値の高いインダクタを利用でき、DC-DCコンバータが著しく大型になることはない。
【０００８】
このようなDC-DCコンバータは、スイッチング素子及び制御回路CCを含む半導体集積回路IC（能動素子）、インダクタ又はコンデンサ等の受動素子を、接続線路が形成されたプリント回路基板等の回路基板上にディスクリート回路として構成するのが一般的である。受動素子のうち少なくとも数μH程度のインダクタンスが必要なインダクタは大型で、回路基板の大きな面積を占有し、小型化が容易でない。さらに能動素子と受動素子を接続するパターンが回路基板に必要なため、ディスクリート回路として構成するDC-DCコンバータの小型化には限界がある。
【０００９】
小型化のため、半導体集積回路及びインダクタを複合一体化することが提案されている。例えば特開2004-063676号は、接続端子（スタッド端子）STを有するプリント回路基板PBと、接続端子STに接続したチップインダクタCIと、プリント回路基板PBに実装された半導体集積回路ICとを有し、チップインダクタCIと半導体集積回路ICとが上下に重ねて配置されているDC-DCコンバータを開示している（図30参照）。また特開2005-124271号は、平滑用インダクタSIが内蔵されたガラスエポキシ多層基板MSの上面に半導体集積回路IC及び平滑用コンデンサSCを配置し、平滑用インダクタSI、平滑用コンデンサSC及び半導体集積回路ICを多層基板MS上の配線で接続したDC-DCコンバータを開示している（図31参照）。
【００１０】
特開2004-063676号及び特開2005-124271号のDC-DCコンバータでは、能動素子及び受動素子を接続するための配線パターンが不要であるので、実装面積が小さくて済むが、下記の問題がある。
【００１１】
第一の問題は、数μH程度のインダクタンスが必要なチップインダクタCIを半導体集積回路ICのように小型化できないことである。特開2004-063676号のDC-DCコンバータは、プリント回路基板PBを大型のチップインダクタCIより一回り大きくせざるを得ないので、小型化できず、またプリント回路基板PB及びスタッド端子STの分だけ厚くなる。特開2005-124271号のDC-DCコンバータでは、ガラスエポキシ多層基板ＭＳの横方向に磁束が生じるように構成されたインダクタSIは、磁路断面積が小さいため、所望のインダクタンスを得るためには積層コイル巻数を増加せざるを得ず、小型化が困難である。また積層コイル巻数の増加に応じて直流抵抗が大きくなり、出力電圧Voutが低下するので、DC-DCコンバータの変換効率が低下するという問題もある。
【００１２】
第二の問題はインダクタの漏洩磁束である。特開2004-063676号及び特開2005-124271号のDC-DCコンバータでは、半導体集積回路とインダクタが近接して配置されているので、インダクタの漏洩磁束を十分に低減しなければならない。図32は、積層インダクタ（電気絶縁層（ダミー絶縁層）とコイルパターンが交互に積層され、コイルパターンの端部が順次接続されて積層コイルが形成され、最も外側の端部が外部電極に接続されている。）から発生する磁束を示す。積層コイルで発生した磁束はダミー絶縁層を通過するが、ダミー絶縁層が非磁性であったり十分に厚くなかったりすると、磁束が一部漏れることがある。漏洩磁束は、半導体集積回路等の周囲の電子部品に対してノイズとして作用する。また特開2005-124271号のように多層基板に能動素子及び受動素子を接続するパターンを有する場合、漏洩磁束は接続パターンにも電流を誘起し、ノイズを生じさせる。
【００１３】
漏洩磁束を防止するにはダミー絶縁層を厚くする。また側面への磁束の漏洩を防止するには、積層コイル径を小さくしたり、ダミー絶縁層を厚くしたり、積層コイル外周の領域を大きくしたりする必要がある。しかし、積層コイル径を小さくするとその分コイルパターンの層数が多くなるので、積層インダクが厚くなり、工数も増加し、さらに直流抵抗が増大する。ダミー絶縁層を厚くすると積層インダクが厚くなる。また積層コイル外周の領域を大きくすると、多層基板が大型化する。
【００１４】
第三の問題は寄生インダクタンスである。回路素子の接続線路自体も寄生インダクタンスを有する。例えば図27に示す降圧型DC-DCコンバータにおいて、トランジスタスイッチSW1のソース側に寄生インダクタンスが直列に接続されると、トランジスタスイッチSW1がOFFの時、寄生インダクタンスを有する接続線路に逆起電力が生じ、トランジスタスイッチSW1のソース端子の電圧が上昇する。このため、ターンオン損失が大きくなり、変換効率が低下する。特開2004-063676号及び特開2005-124271号のようにプリント回路基板に線路パターンを形成する場合には、変換効率を低下させる程のインダクタは形成されないが、磁性体を用いた多層基板10に線路パターンを設ける場合、大きな寄生インダクタンスが生じることがある。
【００１５】
第四の問題は半導体集積回路に生じる熱である。放熱が十分でないと、トランジスタスイッチが熱暴走するおそれがある。またインダクタを構成する絶縁層に磁性体を用いる場合、インダクタンスが変動し、変換効率が低下する。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
従って本発明の目的は、漏洩磁束及び寄生インダクタンスが低減され、放熱性に優れた小型のDC-DCコンバータを提供することである。
【課題を解決するための手段】
【００１７】
本発明のDC-DCコンバータはインダクタと半導体集積回路とを備え、
第一主面に複数の第一外部端子が設けられ、前記第一主面と対向する第二主面に複数の第二外部端子が設けられ、内部に前記インダクタが構成された磁性体基板を備え、
前記第一外部端子には半導体集積回路が接続され、
前記第二外部端子の一部は前記磁性体基板に形成された接続配線を介して前記半導体集積回路の制御端子及びグランド端子と接続し、他の一部は前記インダクタを介して前記半導体集積回路の入力端子又は出力端子と接続しており、
前記半導体集積回路の入力端子側と出力端子側には接地コンデンサが接続され、前記接地コンデンサは前記磁性体基板の第一主面に前記半導体集積回路とともに搭載されていることを特徴とする。
【００１８】
前記接続配線の少なくとも一部は磁性体基板の表面に露出しているのが好ましい。
【００１９】
前記接続配線の少なくとも一部は前記磁性体基板の第一主面と第二主面との間の側面に形成されているのが好ましい。
【００２０】
前記磁性体基板の側面に段差部が設けられており、前記段差部に前記接続配線が形成されているのが好ましい。
【００２１】
前記半導体集積回路のグランド端子と接続する第二外部端子は前記磁性体基板の第二主面の中央部を含む領域に形成されているのが好ましい。
【００２２】
前記磁性体基板はソフトフェライト、又は非晶質又は微結晶の軟磁性合金からなるのが好ましい。
【００２３】
多層基板の第一主面に形成された第一外部端子に、電圧スパイク防止及び直流電圧を出力するためのフィルタ回路（平滑回路）として用いるコンデンサが実装され、前記半導体集積回路部品の入力端子及び／又は出力端子がアースに接続されているのが好ましい。コンデンサを多層基板に実装することにより、回路基板を占有するDC-DCコンバータ回路の面積を低減できる。またコンデンサの実装により、第一及び第二の接続配線等による寄生インダクタンスの影響を低減できる。
【００２４】
多層基板は、半導体集積回路部品の複数のグランド端子を接続する共通の第一接続配線を備え、前記共通の第一接続配線は複数の第二接続配線を介して第二外部端子と接続するのが好ましい。このような構成により、半導体集積回路部品とグランドとの間の寄生インダクタンスが低減されるとともに、半導体集積回路部品から発生した熱を効率的に逃がすことができる。
【００２５】
多層基板は積層コイル形成部と、その上下に位置する上絶縁層部及び下絶縁層部とを備えるのが好ましい。上下の絶縁層部には、積層コイル用の導体線路が形成されていない。少なくとも上絶縁層部又は下絶縁層部内で、積層コイル内側領域に磁気ギャップを設けることにより、磁束の外部への通過を阻害し、漏洩磁束を低減できる。磁気ギャップは空隙で良く、また非磁性体、誘電体、又は多層基板を形成する磁性材より低い透磁率を有する磁性体により形成しても良い。
【００２６】
半導体集積回路部品は積層コイルの内側領域に実装するのが好ましい。半導体集積回路部品はベアチップ及びパッケージのいずれでも良い。半導体集積回路部品と多層基板との接続はワイヤボンディング又はフリップチップ実装により行なうのが好ましい。
【００２７】
半導体集積回路部品は負帰還端子を備え、出力端子に接続された積層コイルの他方の端部と接続しても良い。負帰還端子と積層コイルの他方の端部とを抵抗を介して接続しても良い。抵抗はチップ抵抗でも、多層基板に形成した印刷抵抗でも良い。
【００２８】
本発明の好ましい他の実施態様によれば、漏洩磁束を低減するために、上絶縁層部に導体パターンで形成した磁気シールドを備える。前記磁気シールドは、多層基板の表面、又は上絶縁層部又は下絶縁層部内で積層コイルの内側領域に形成するのが好ましい。本発明のさらに好ましい他の実施態様によれば、多層基板の少なくとも第一主面で、積層コイルの内側領域内に凹部を設ける。
【００２９】
第二接続配線は、多層基板の側面に形成された帯状導体により形成するのが好ましい。このような構成により、多層基板内に第二接続配線を設ける場合より寄生インダクタンスが少なくなる。多層基板の第一主面から第二主面に亘ってキャスタレーション（窪み）を形成し、その底部に帯状導体又はサイドビアホールで第二接続配線を形成しても良い。これにより、寄生インダクタンスの低減及び他の実装部品の多層基板の側面近くへの配置が可能となり、回路基板における部品の実装密度が高まる。
【００３０】
第二接続配線は、厚さ方向に重なる複数のビアホールを接続することにより形成できる。ビアホールを多層基板内に形成すると寄生インダクタンスが大きくなるが、回路基板における部品の実装密度は高まる。寄生インダクタンスを低減するため、ビアホールの少なくとも一部を多層基板の側面に露出させても良い。
【００３１】
第二接続配線を、一部だけ前記多層基板の側面に露出するように、多層基板内に形成しても良い。例えば降圧型DC-DCコンバータにおいて、入力端子と半導体集積回路部品との間の第二接続配線、半導体集積回路部品の負帰還端子と接続する第二接続配線等を側面に露出させて低インダクタンスとし、寄生インダクタンスが直列に接続しても特性上問題を生じない第二接続配線の部分を多層基板内に形成すると、寄生インダクタンスによる特性劣化が防止され、部品の実装密度が高まる。
【００３２】
多層絶縁基板は4つの側面を有する方形状で、全ての側面に、アース接続される第二外部端子を備えるのが望ましい。このような構成により、多層基板の側面からの磁束の漏洩を防ぐことができる。
【００３３】
第一接続配線の幅は第二接続配線に向かって広がっても良い。このような構成により、半導体集積回路部品から発生した熱は第一接続配線を経て放出されるとともに、第一接続配線と接続する第二外部端子を経て回路基板に放出される。
【００３４】
多層基板は、積層コイルの少なくとも内側領域に、磁束の通過を阻害し、積層コイルの直流重畳特性を向上させる磁気ギャップを備えるのが好ましい。
【００３５】
多層基板の外表面にオーバーコートガラスを形成するのが好ましく、また内部に絶縁層を形成するのが好ましい。
【００３６】
多層基板の少なくとも第一主面に、オーバーコートガラス、誘電体、又は低透磁率の磁性体からなる絶縁体層を備えるのが好ましい。絶縁層の上又は間に第一接続配線を形成しても良い。
【００３７】
多層基板の第一主面を、樹脂層、又はアースされる第一接続配線と接続される金属ケースにより覆うのが好ましい。このような構成により、マウンタによる部品のハンドリングが容易となり、実装部品を保護できるだけでなく、外部ノイズの影響を低減できる。
【発明の効果】
【００３８】
半導体集積回路IC及びインダクタを複合一体化した本発明のDC-DCコンバータは、小型でありながら、多層基板からの漏洩磁束の低減、寄生インダクタンスの低減、半導体集積回路ICの放熱性等に優れている。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施態様によるDC-DCコンバータを示す斜視図である。
【図２】本発明の一実施態様によるDC-DCコンバータに用いる多層絶縁基板を示す斜視図である。
【図３】本発明の一実施態様によるDC-DCコンバータに用いる多層絶縁基板の内部構造を示す断面図である。
【図４】本発明の一実施態様によるDC-DCコンバータに用いる多層絶縁基板に形成された積層コイルにより生じる磁束の流れを示す断面図である。
【図５】本発明の一実施態様によるDC-DCコンバータに用いる多層絶縁基板を示す分解斜視図である。
【図６】本発明の他の実施態様によるDC-DCコンバータに用いる多層絶縁基板の内部構造を示す断面図である。
【図７】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板の内部構造を示す断面図である。
【図８】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板の内部構造を示す断面図である。
【図９】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板の内部構造を示す断面図である。
【図１０】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板の内部構造を示す断面図である。
【図１１】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板の内部構造を示す断面図である。
【図１２】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板を示す斜視図である。
【図１３】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板を示す斜視図である。
【図１４】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板の部分分解斜視図である。
【図１５】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板に形成された積層コイルにより生じる磁束の流れを示す断面図である。
【図１６】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板を示す斜視図である。
【図１７】図16の多層絶縁基板の一部を示す拡大斜視図である。
【図１８】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板を示す部分分解斜視図である。
【図１９】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板に形成された積層コイルにより生じる磁束の流れを示す断面図である。
【図２０】本発明のさらに他の実施態様によるDC-DCコンバータを示す斜視図である。
【図２１】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板を示す斜視図である。
【図２２】本発明のさらに他の実施態様によるDC-DCコンバータを示す斜視図である。
【図２３】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板を示す部分分解斜視図である。
【図２４】本発明のさらに他の実施態様によるDC-DCコンバータを示す図である。
【図２５】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板を示す斜視図である。
【図２６】DC-DCコンバータの回路の一例を示す図である。
【図２７】DC-DCコンバータの回路の他の例を示す図である。
【図２８】DC-DCコンバータの回路のさらに他の例を示す図である。
【図２９】DC-DCコンバータの回路のさらに他の例を示す図である。
【図３０】従来のDC-DCコンバータの一例を示す斜視図である。
【図３１】従来のDC-DCコンバータの他の例を示す斜視図である。
【図３２】多層基板内に設けられた積層インダクタの漏洩磁束を示す断面図である。
【発明を実施するための形態】
【００４０】
図1は本発明の一実施態様によるDC-DCコンバータを示し、図2はDC-DCコンバータに用いる多層基板を示し、図3は多層基板の内部構造を示し、図4は多層基板に形成された積層コイルにより生じる磁束の流れを示し、図5は多層基板の層構成を示す。このDC-DCコンバータは、図26に示す降圧型DC-DCコンバータと同じ等価回路を有する。
【００４１】
多層基板10はコイルパターンを有する磁性絶縁層を積層してなり、対向する第一主面及び第二主面とそれらを連結する側面とを有する。第一主面には、半導体集積回路部品ICを実装するための第一外部端子50a〜50hと、コンデンサを実装するための第一外部端子65a〜65dと、第一接続配線60a〜60g、70a、70bとが形成されている。第二主面には、プリント回路基板との接続のための第二外部端子90（Vcon，Ven，Vdd，Vin，Vout，GND）が形成されている。本実施態様では、第二外部端子90はLGA（Land Grid Array）タイプの端子構造を有する。
【００４２】
また第一主面に実装された半導体集積回路部品IC及びコンデンサを覆うように、第一接続配線70a，70bと接続する金属ケース（図示せず）を配置してもよい。金属ケースは、例えばステンレス等の鋼材からなる薄板を天井部と対向する壁部を有するようにキャップ状に形成したもので、実装安定性を阻害しない程度に壁部の一部を開口させても良い。金属ケースの表面には、Niめっき、Snめっき等の導電性めっきが施されている。金属ケースの壁部と第一接続配線70a，70bとを半田又は導電性接着剤で接続することにより、ノイズを遮蔽したり実装部品を保護したりすることができる。
【００４３】
磁性絶縁層は、ソフトフェライト等の焼結磁性体、又はソフトフェライト、非晶質又は微結晶の軟磁性合金等の磁性粉を樹脂に分散してなる磁性粉−樹脂複合材等からなる。ソフトフェライトとしては、比抵抗率が1×103Ω・cm以上のNi-Cu系、Ni-Zn系、Ni-Cu-Zn系、Ｍg-Zn系、Li-Zn系のスピネルフェライト、及び高周波特性に優れた六方晶フェライト等が好ましい。
【００４４】
ソフトフェライトからなる多層基板10は、LTCC（Low-Temperature Co-Fired Ceramics）法及び印刷法により形成するのが好ましい。例えば、ソフトフェライトのペーストをドクターブレード法、カレンダロール法等によりグリーンシートに成形し、その上にAg，Cu又はそれらを含む合金の導電ペーストを所定のパターンに印刷又は塗布する。これらのグリーンシートを積層し、導電ペースト及びフェライトに応じて所望の温度（1100℃以下）で焼結する。
【００４５】
磁性粉−樹脂複合材からなる多層基板10は、磁性粉−樹脂複合材のシートにビアホールを形成した後、シート表面にめっき法等によりCu等の金属薄層を形成することにより得られる。その上にフォトレジストを塗布し、パターニング露光し、配線及びビアホール以外の部分からフォトレジスト層を除去し、ケミカルエッチングにより金属薄層を除去する。これにより、ビアホールを有する所望のコイルパターンを有する磁性粉−樹脂複合材シートを得る。コイルパターンを有する複数の磁性粉−樹脂複合材シートを積層し、加圧・熱圧着することにより、多層基板10を得る。
【００４６】
図5に示すように、コイルパターンはビアホール（図中に黒丸で示す）等の接続手段を介して接続され、積層コイル（インダクタ）を構成する。多層基板10が有する複数の絶縁層S1〜S13のうち、絶縁層S3〜S12はコイルパターンを有する。絶縁層S3〜S12をそれらの上下の絶縁層S1，S2，S13とともに積層し、コイルパターンの端部を順次ビアホールLg3〜Lg11を介して接続する。絶縁層S3〜S12は積層コイル形成部を構成し、絶縁層S1、S2は上絶縁層部を構成し、絶縁層S12，S13は下絶縁層部を構成する。
【００４７】
積層コイルの一端はビアホールLg1、Lg2を介して第一主面に延出し、第一外部端子50hと接続する。積層コイルの他端はビアホールV12o，V13oを介して第二主面に延出し、第二外部端子Voutと接続するとともに、ビアホールV1o〜V11o及び第一接続配線60eを介してIC実装用の第一外部端子50e（半導体集積回路部品の負帰還端子と接続する）及びコンデンサ搭載用の第一外部端子65aと接続する。
【００４８】
第二外部端子90には、接続する半導体集積回路部品ICの端子に応じてVcon，Ven，Vdd，Vin，Vout，GNDを付記する。第二外部端子90 (Vcon)は、半導体集積回路部品ICの出力電圧可変制御用端子（第二制御端子）Vconと接続する。第二外部端子90 (Ven)は、半導体集積回路部品ICの出力のON/OFF制御用端子Venと接続する。第二外部端子90 (Vdd)は、半導体集積回路部品ICのスイッチング素子をON/OFF制御するための端子（第一制御端子）Vddと接続する。第二外部端子90 (Vin)は、半導体集積回路部品ICの入力端子Vinと接続する。第二外部端子Voutは、半導体集積回路部品ICの出力端子Voutと接続する。第二外部端子90 (GND)は、半導体集積回路部品ICのグランド端子GNDと接続する。
【００４９】
各層のコイルパターンの外側領域には、複数のビアホールV1a〜V13pが形成されている。各絶縁層のビアホールは、多層基板の厚さ方向（積層コイルにより生じる磁界方向）に連結され、第一接続端子50a〜50hと第二接続端子90とを接続する第二接続配線80を形成する。
【００５０】
本実施態様では、複数の第二接続配線80は積層コイルの側面（四辺全て）を囲み、第二外部端子90 (GND)と接続しているので、磁気シールド効果を発揮し、多層基板10の側面から磁束が漏れるのが防止される。
【００５１】
多層基板10の上面のほぼ中央に半導体集積回路部品ICが実装され、その周囲に入力コンデンサCin、及び出力コンデンサCoutが実装される。第一外部端子50a〜50hの配置は、半導体集積回路部品ICの端子の位置により決まるが、多層基板10を第一主面側から見たとき、積層コイルパターンの内側にあるのが好ましい。第一接続配線60a〜60gは、できるだけ短くなるように第一外部端子50a〜50gから側面方向に放射状に延在し、ビアホールV1d〜V1g、V1m〜V1oと接続する。このような構成により、積層コイルの磁束が第一主面に漏れる場合でも、漏れ磁束が第一接続配線と交鎖するのが低減し、ノイズが低減する。
【００５２】
多層基板10の第二主面には、その中央部を含む広い領域に第二外部端子90 (GND)が形成されている。他の第二外部端子90を含めた磁気シールド効果により、第二主面への漏れ磁束が低減する。第二外部端子90 (GND)は回路基板と半田接続され、半導体集積回路部品ICから発生した熱を効果的に回路基板に逃がす。
【００５３】
本実施態様では、上絶縁層部に磁気ギャップGP1を備える。磁気ギャップGP1は空隙であるか、非磁性材、誘電体又は低透磁率の磁性材からなる。空隙は、シートを打ち抜く方法、空隙を形成すべき部分を焼失性のカーボンペースト又は樹脂により形成し、焼成する方法等により形成することができる。また非磁性材、誘電体又は低透磁率の磁性材のペーストを印刷したりシート化したりして、磁気ギャップを形成しても良い。磁気ギャップGP1を形成する材料は、B2O3-SiO2系ガラス、Al2O3-SiO2系ガラス等のガラス類、Znフェライト、ZrO2，Li2O・Al2O3・4SiO2、Li2O・Al2O3・2SiO2、ZrSiO4、CaZrO3、SiO2、TiO2、WO3，Ta2O5，Nb2O5等である。
【００５４】
磁気ギャップGP1により磁気抵抗が増大し、磁束φは専ら積層コイルの内側領域から積層コイルの外側領域に流れ、第一主面に漏洩する磁束φの量は減少する。磁気ギャップGP1を通過した磁束は積層コイルの外側領域に流れるため、漏れ磁束は磁気ギャップGP1がない場合より格段に減少する。
【００５５】
磁気ギャップGP1の幅は5μm以上、好ましくは20μm以上である。磁気ギャップGP1は積層コイルの中心軸を含む領域に形成し、その面積は積層コイルの内側領域の1/2以上が好ましい。図6に示すように、多層基板10のほぼ全面に磁気ギャップGP1を形成してもよい。
【００５６】
磁気ギャップGP1は、図7及び8に示すように、積層コイル形成部に設けても良い。図7は磁気ギャップGP1を積層コイルの内側領域に形成した場合を示し、図8は多層基板10内部の水平面全体（積層コイルの内側領域を含む）に磁気ギャップGP1を形成した場合を示す。これらの場合、積層コイルは安定した直流重畳特性を有する。
【００５７】
磁気ギャップGP1は、図9及び10に示すように、平面的に分散した複数の磁気ギャップからなるものでも良い。図9は積層コイルの内側領域及び外側領域にそれぞれ磁気ギャップを形成した場合を示し、図10は積層コイルの内側領域で積層方向の異なる位置に複数の磁気ギャップGP1を分散して配置した場合を示す。また図11に示すように多層基板に複数の積層コイルが形成される場合、積層コイル間に磁気ギャップGP1又は磁気シールドSG1を配置しても良い。
【００５８】
図12は本発明の他の実施態様によるDC-DCコンバータに用いる多層基板を示す。第二外部端子90と接続する第二接続配線80は、多層基板の4つの側面に形成された帯状の電極パターンである。第二接続配線80は、露出したビアホールにより形成しても良いし、導電ペーストの印刷、転写等により形成しても良い。その他の構造は前記実施態様と同じであるので、説明を省略する。第二接続配線80を多層基板の表面に形成することにより、寄生インダクタンスを低減することができる。このDC-DCコンバータモジュールも小型でありながら、優れた電圧変換効率を示す。
【００５９】
図13は本発明のさらに他の実施態様によるDC-DCコンバータモジュールに用いる多層基板10を示す。第二外部端子90と接続する第二接続配線80はビアホールで形成することができ、ビアホールは多層基板の4つの側面に形成された段差部から第二主面にわたって露出している。側面に露出したビアホールに半田付けが可能であるので、プリント回路基板との接合がより強固なものとなる。また寄生インダクタンスも低減することができる。なお本実施態様では4側面に段差部を有するが、寄生インダクタンスが直列に接続すると特性上問題が生じる経路が設けられた側面にのみ段差部を設けても良い。
【００６０】
この実施態様のもう一つの特徴は、多層基板10の上絶縁層部に導体パターンで形成した磁気シールドSG1を備えた点である。図14は多層基板中の層の一部を示し、図15は磁束の流れを示す。磁気シールドSG1は、各コイルパターンと同様に導電ペーストの印刷により形成する。図15に示すように、磁束は磁気シールドSG1より外に出ないため、漏洩磁束が抑制される。本実施態様では、磁気シールドを積層コイルの内側領域にのみ形成しているが、ビアホール以外の部分を広く覆うように形成しても良い。このような多層基板を用いたDC-DCコンバータも、小型でありながら優れた電圧変換効率を有する。
【００６１】
図16は本発明の他の実施態様によるDC-DCコンバータに用いる多層基板を示す。第二接続端子90と接続する第二接続配線80はビアホールで形成されているが、多層基板の4つの側面に、第一及び第二の主面間にわたるキャスタレーションが形成され、その窪みにビアホールが露出している。図17は図16の多層基板のうちAで示す部分を拡大して示す。多層基板の側面に形成された窪みの底部にビアホールが帯状に露出しているので、図13の多層基板より広い面積で半田接続が可能であり、回路基板との接合がより強固となる。また寄生インダクタンスも図12と同程度に低減できる。
【００６２】
本実施態様のもう一つの特徴は、多層基板の第一主面及び第二主面の積層コイルの内側領域に凹部を備えた点である。図18は多層基板を構成する層の一部を示し、図19は磁束の流れを示す。多層基板の凹部ho1、ho2は絶縁体層に開けた貫通孔により形成する。磁束φは、積層コイルの内側領域から、その上下に位置する上絶縁層部又は下絶縁層部を通って、積層コイルの外側領域へと流れるが、図19に示すように、凹部ho1，ho2が、あたかも磁気ギャップとして機能し、磁束が絶縁層を貫通して外部に出るのを抑制する。なお図示の例では、第一及び第二の主面のそれぞれに凹部を形成したが、少なくとも半導体集積回路部品を実装する主面に形成すれば良い。このような多層基板を用いて構成したのDC-DCコンバータも、小型でありながら優れた電圧変換効率を有する。
【００６３】
図20は本発明の他の実施態様によるDC-DCコンバータを示し、図21は前記DC-DCコンバータに用いる多層基板を示す。本実施態様のDC-DCコンバータは多層基板に2つの積層コイルを備えたマルチフェイズ型である。このマルチフェイズ型DC-DCコンバータは図29と同じ回路構成を有する。多層基板内に2つの積層コイル（図示せず）が並んで形成されている。このマルチフェイズ型DC-DCコンバータは複数の出力端子を有し、出力端子に異なる積層コイルの一方の端部が接続し、前記積層コイルの他端が共通の第二外部端子に接続していても良い。複数の積層コイルの磁気的な結合を低減するために、複数の積層コイルが多層基板の水平方向に並び、隣り合うコイルの巻回方向が異なるのが好ましい。
【００６４】
積層基板に実装される半導体集積回路部品ICは、スイッチング回路部を並列に駆動する制御回路CCを有する。多層基板に形成された第二外部端子90におけるVcon，Ven，Vdd，Vin，Vout及びGNDの表示は、以上の説明と同様に、接続される半導体集積回路部品ICの端子を示す。第二外部端子Voutが2つの積層コイル（図示せず）を介して第一外部端子50h1、50h2と接続する点以外、本実施態様のDC-DCコンバータは上記実施態様とほぼ同じなので、説明を省略する。このような多層基板を用いたDC-DCコンバータも、小型でありながら優れた変換効率を発揮する。
【００６５】
図22は本発明の他の実施態様によるDC-DCコンバータを示し、図23は前記DC-DCコンバータに用いる多層基板を示し、図24はDC-DCコンバータの回路を示す。本実施態様では、第一接続配線の一部を第二接続配線に向かって幅広としている。また第二接続配線を複数のビアホールで形成して、第一接続配線と第二外部電極を接続している。このような構成により寄生インダクタンスを低減するとともに、半導体集積回路部品から発生した熱を効率よく放出する。また本実施態様においては、積層コイルのインダクタンスを容易に測定できるように、第一接続配線60zを介して、積層コイルの一端側と接続する第一外部端子50hを第二外部端子NCと接続している。第二外部端子NCは、回路基板に形成された接続線路との接続を行なわない端子である。
【００６６】
多層基板を小型化すると、スイッチ回路からのノイズがグランドを介して制御信号の経路に侵入し、誤動作を引き起こすことがある。そこで本実施態様では、スイッチング素子SW2が接続されるグランド（パワー系のグランド）と、制御信号の経路のグランド（ソース系のグランド）とを分離し、異なる第二外部端子PGND、SGNDに接続する。本実施態様のDC-DCコンバータも小型でありながら優れた電圧変換効率を発揮する。
【００６７】
LTCC法等により形成する絶縁層は、100℃以上のキュリー温度を有するソフトフェライトからなるのが好ましい。このようなソフトフェライトの組成は、インダクタとして要求される磁気特性（初透磁率、損失、品質係数等）に応じて適宜選定し得るが、例えば40〜50モル％のFe2O3，20〜40モル％のNiO，10〜20モル％のCuO，2〜20モル％のZnO，0.3〜7モル％のCo3O4を主成分とし、前記主成分の総量に対して、4質量％以下のBi2O3を含有し、モル比で1≦NiO/CuO≦4，0.5≦CuO/ZnO≦10，及び1≦NiO/ZnO≦20の条件を満たすのが好ましい。このソフトフェライトは950℃以下で焼結可能であり、120℃以上のキュリー温度Tc、及び10以上の初透磁率（周波数100 kHz）を有する。また1〜200 MHzの周波数範囲における複素透磁率の実数項は10以上であり、虚数項は5未満である。
【００６８】
このようなソフトフェライトにバインダ、可塑剤、溶剤等を加えてスラリーとし、ドクターブレード法によりグリーンシートに成形する。各シートにレーザで穴あけした後、導電ペースト（例えばAg：100％）をスクリーン印刷し、コイルパターン、第一外部端子パターン、第一接続配線パターン、第二接続配線用ビアホール、第二外部端子パターン等を形成する。
【００６９】
磁気ギャップGP1に用いるフェライトは、−40℃以下のキュリー温度Tcを有するのが好ましい。キュリー温度Tcはフェライトの主成分であるFe2O3及びZnOの量により変化するので、絶縁層を形成するフェライトとの焼成収縮のマッチングを考慮して、キュリー温度が−40℃以下となるようにFe2O3及びZnOの量を決定する。このような磁気ギャップGP1用のフェライトとして、主成分が40〜55モル％のFe2O3、40モル％以上のZnO、残部がCuOからなるCu-Zn系フェライト（キュリー温度は−40℃未満であり、室温で磁性を示さない）が挙げられる。このようなフェライトのペーストを印刷することにより磁気ギャップGP1を形成することができる。
【００７０】
本発明を以下の実施例により更に詳細に説明するが、本発明はそれらに限定されるものではない。
【００７１】
実施例1、比較例1
図1〜図5に示す構造を有するDC-DCコンバータの作製
主成分が47.0モル％のFe2O3、36.7モル％のNiO、11.0モル％のCuO、5.0モル％のZnO、及び0.3モル％のCo3O4からなり、主成分の総量に対して1.0質量％のBi2O3を含有するフェライト［キュリー温度Tc：140℃、及び初透磁率（周波数100 kHz）：25］を用いて、LTCC法により形成した各絶縁シートに、Agペーストにより所定のコイルパターンを形成した。絶縁シートS2に、45.7モル％のFe2O3、4.0モル％のZnO、残部がCuOからなる主成分と、主成分の総量に対して0.3質量％のBi2O3とを含有するCu-Zn系フェライト（キュリー温度：−60℃）からなる磁気ギャップGP1が形成されるように、絶縁シートを積層し、圧着及び焼結を行い、インダクタンスが3.3μHの積層コイルを有する多層基板が複数連結したマザー基板を作製した。焼結は大気雰囲気の電気炉中で脱脂に引き続いて行い、昇温は150℃/hrとし、900℃で1時間保持した後、約300℃/hrで降温した。
【００７２】
マザー基板の外面に電気めっきにより形成した導体パターンに、Ni-Ｐめっき及びAｕめっきを施し、第一外部端子を形成した。各第一外部端子に半導体集積回路部品IC、コンデンサCin（10μF），Cout（4.7μF）を半田で接続した。その後、部品搭載面をエポキシ樹脂で封止し、予めマザー基板に形成された分割溝に沿って分割し、4.5 mm×3.2 mm×1.4 mmのDC-DCコンバータを得た。
【００７３】
多層基板を上から見たとき、積層コイルの内側領域の面積は4.2 mm2であり、外側領域の面積は4.3 mm2であった。積層コイル形成部の厚さは0.3 mmであり、上絶縁層部及び下絶縁層部の厚さはいずれも0.2 mmであった。磁気ギャップは20μmであり、その形成面積は2.1 mm2であった。得られたDC-DCコンバータを、3.6 Vの入力電圧Viから3.2 Vの出力電圧Voが得られるように駆動したところ、出力電流Ioが150 mAのときの電圧変換効率は95％を超えた。
【００７４】
ドラム型フェライト磁心を有する巻線タイプのインダクタ（インダクタンス：3.3μH）をプリント回路基板に、実施例1と同じ半導体集積回路部品IC及びコンデンサCin，Coutとともに実装することにより、比較例1のDC-DCコンバータを作製した。比較例1のDC-DCコンバータを実施例1と同じ条件で測定したところ、95％超とほぼ同等の電圧変換効率が得られた。
【００７５】
しかし実施例1のDC-DCコンバータは、コンデンサの実装により第一及び第二の接続配線等による寄生インダクタンスの影響を低減し、かつ同程度の電圧変換効率でありながら、比較例1のDC-DCコンバータの約5分の1未満の大きさであった。またインダクタからの漏洩磁束を抑え、LGA等の端子構造とすることにより、プリント回路基板上にDC-DCコンバータに近接して他の回路素子を配置する高密度実装が可能となった。
【００７６】
以上添付図面を参照して本発明のDC-DCコンバータを説明したが、本発明は図示の例に限定されず、本発明の思想の範囲内で種々の変更が可能である。例えば、図25に示すように、多層基板の第一主面をオーバーコートで覆い、第一接続配線を多層基板の第一主面近傍の内層に形成しても良い。このような構成により第一主面の第一接続配線の間隔が狭くても、めっきの延び及び余剰の半田による短絡を防ぐことができる。また第一外部端子を大きくしても、第一接続配線と干渉することがない。
【００７７】
オーバーコートとして多層基板と同じ絶縁体を用いるのは、寄生インダクタンスが増加するため好ましくない。そこでオーバーコートに、ガラス、誘電体等の非磁性材、低透磁率の磁性材等を用いる。またオーバーコート上に第一外部端子及び第一接続配線を形成すれば、第一接続配線による寄生インダクタンスをより低減できるので好ましい。
【技術分野】
【０００１】
本発明は漏洩磁束及び寄生インダクタンスが低減され、放熱性に優れた小型のDC-DCコンバータに関する。
【背景技術】
【０００２】
携帯電話、携帯情報端末PDA、ノート型コンピュータ、携帯型音楽／ビデオプレイヤー、デジタルカメラ、ビデオカメラ等の各種の携帯型電子機器の多くは、電源電圧を動作電圧に変換する装置としてDC-DCコンバータを備えている。DC-DCコンバータの回路の一例として、図26は、入力コンデンサCin、出力コンデンサCout、出力インダクタLout、及び制御回路CC等を含む半導体集積回路ICにより構成された降圧型DC-DCコンバータの回路を示す。降圧型DC-DCコンバータでは、半導体集積回路IC内のスイッチング素子（例えば電界効果トランジスタ）を制御信号に基づいてスイッチングし、直流入力電圧Vinを出力電圧Vout［＝Ton/（Ton＋Toff）×Vin（Tonはスイッチング素子をオンしている時間であり、Toffはオフしている時間である。）］に降圧する。入力電圧Vinが変動してもTonとToffの比率を調整し、一定の出力電圧Voutを安定的に出力する。
【０００３】
図27は、半導体集積回路IC内のスイッチング素子の回路の一例を示す。MOSトランジスタSW1，SW2を交互にON/OFFするスイッチング動作を制御する制御回路CCが、シリコン半導体基板に形成されている。制御回路CC自体は公知であるので、その説明は省略する。入力コンデンサCinは、入力電圧Vinの過渡時の安定化及び電圧スパイク防止のために設けられている。直流電圧Voutを出力するためのフィルタ回路（平滑回路）は、電流エネルギーの蓄積と放出を行なう出力インダクタLoutと、電圧エネルギーの蓄積と放出を行なう出力コンデンサCoutの組み合わせにより構成される。
【０００４】
DC-DCコンバータの小型化等のためにスイッチング周波数は益々高くなり、現在では1 MHzの周波数でスイッチングされるDC-DCコンバータが用いられている。またCPU等の半導体装置に対しては、高速化及び高機能化とともに動作電圧の低下及び高電流化が進み、DC-DCコンバータの出力も低電圧化及び高電流化が要求されている。しかし動作電圧が低下すると、半導体装置はDC-DCコンバータの出力電圧の変動（リップル）の影響を受けやすくなる。これを防ぐために、スイッチング周波数を更に2〜10 MHz程度に高めたDC-DCコンバータも提案されている。
【０００５】
図28は昇圧型DC-DCコンバータの回路構成例を示す。このDC-DCコンバータは、入力インダクタLin、出力コンデンサCout、及び制御回路CCを含む半導体集積回路ICにより構成される。スイッチング素子をオン、オフしている時間を調整することにより、入力電圧Vinより高い出力電圧Voutを得る。
【０００６】
DC-DCコンバータの他の例として、図29は、入力コンデンサCin、出力コンデンサCout、出力インダクタLout1、Lout2、及び制御回路CCを含む半導体集積回路ICにより構成されたマルチフェイズ型の降圧型DC-DCコンバータを示す。マルチフェイズ型DC-DCコンバータは複数のスイッチング回路を有し、スイッチング周期が重ならないようにスイッチング回路を異なる位相で多相動作させ、各スイッチング回路の出力電流を平滑回路で合成する。これにより各経路を低電流化するとともに、リップルを抑制する。
【０００７】
このような回路構成では、見掛けの動作周波数がスイッチング周波数のn倍であるため、スイッチング周波数を1/nとすることができる。そのため、高周波特性に優れた出力インダクタLout1、Lout2を用いる必要がなく、Q値の高いインダクタを利用できる等、部品の選択の幅が広い。マルチフェイズ型DC-DCコンバータは、2フェイズ型では180°の位相差で動作し、3フェイズ型では120°の位相差で動作する。フェイズ数mの増加に伴いインダクタの数も増加するが、必要なインダクタンスは1/mとなるため、小型のインダクタ又はQ値の高いインダクタを利用でき、DC-DCコンバータが著しく大型になることはない。
【０００８】
このようなDC-DCコンバータは、スイッチング素子及び制御回路CCを含む半導体集積回路IC（能動素子）、インダクタ又はコンデンサ等の受動素子を、接続線路が形成されたプリント回路基板等の回路基板上にディスクリート回路として構成するのが一般的である。受動素子のうち少なくとも数μH程度のインダクタンスが必要なインダクタは大型で、回路基板の大きな面積を占有し、小型化が容易でない。さらに能動素子と受動素子を接続するパターンが回路基板に必要なため、ディスクリート回路として構成するDC-DCコンバータの小型化には限界がある。
【０００９】
小型化のため、半導体集積回路及びインダクタを複合一体化することが提案されている。例えば特開2004-063676号は、接続端子（スタッド端子）STを有するプリント回路基板PBと、接続端子STに接続したチップインダクタCIと、プリント回路基板PBに実装された半導体集積回路ICとを有し、チップインダクタCIと半導体集積回路ICとが上下に重ねて配置されているDC-DCコンバータを開示している（図30参照）。また特開2005-124271号は、平滑用インダクタSIが内蔵されたガラスエポキシ多層基板MSの上面に半導体集積回路IC及び平滑用コンデンサSCを配置し、平滑用インダクタSI、平滑用コンデンサSC及び半導体集積回路ICを多層基板MS上の配線で接続したDC-DCコンバータを開示している（図31参照）。
【００１０】
特開2004-063676号及び特開2005-124271号のDC-DCコンバータでは、能動素子及び受動素子を接続するための配線パターンが不要であるので、実装面積が小さくて済むが、下記の問題がある。
【００１１】
第一の問題は、数μH程度のインダクタンスが必要なチップインダクタCIを半導体集積回路ICのように小型化できないことである。特開2004-063676号のDC-DCコンバータは、プリント回路基板PBを大型のチップインダクタCIより一回り大きくせざるを得ないので、小型化できず、またプリント回路基板PB及びスタッド端子STの分だけ厚くなる。特開2005-124271号のDC-DCコンバータでは、ガラスエポキシ多層基板ＭＳの横方向に磁束が生じるように構成されたインダクタSIは、磁路断面積が小さいため、所望のインダクタンスを得るためには積層コイル巻数を増加せざるを得ず、小型化が困難である。また積層コイル巻数の増加に応じて直流抵抗が大きくなり、出力電圧Voutが低下するので、DC-DCコンバータの変換効率が低下するという問題もある。
【００１２】
第二の問題はインダクタの漏洩磁束である。特開2004-063676号及び特開2005-124271号のDC-DCコンバータでは、半導体集積回路とインダクタが近接して配置されているので、インダクタの漏洩磁束を十分に低減しなければならない。図32は、積層インダクタ（電気絶縁層（ダミー絶縁層）とコイルパターンが交互に積層され、コイルパターンの端部が順次接続されて積層コイルが形成され、最も外側の端部が外部電極に接続されている。）から発生する磁束を示す。積層コイルで発生した磁束はダミー絶縁層を通過するが、ダミー絶縁層が非磁性であったり十分に厚くなかったりすると、磁束が一部漏れることがある。漏洩磁束は、半導体集積回路等の周囲の電子部品に対してノイズとして作用する。また特開2005-124271号のように多層基板に能動素子及び受動素子を接続するパターンを有する場合、漏洩磁束は接続パターンにも電流を誘起し、ノイズを生じさせる。
【００１３】
漏洩磁束を防止するにはダミー絶縁層を厚くする。また側面への磁束の漏洩を防止するには、積層コイル径を小さくしたり、ダミー絶縁層を厚くしたり、積層コイル外周の領域を大きくしたりする必要がある。しかし、積層コイル径を小さくするとその分コイルパターンの層数が多くなるので、積層インダクが厚くなり、工数も増加し、さらに直流抵抗が増大する。ダミー絶縁層を厚くすると積層インダクが厚くなる。また積層コイル外周の領域を大きくすると、多層基板が大型化する。
【００１４】
第三の問題は寄生インダクタンスである。回路素子の接続線路自体も寄生インダクタンスを有する。例えば図27に示す降圧型DC-DCコンバータにおいて、トランジスタスイッチSW1のソース側に寄生インダクタンスが直列に接続されると、トランジスタスイッチSW1がOFFの時、寄生インダクタンスを有する接続線路に逆起電力が生じ、トランジスタスイッチSW1のソース端子の電圧が上昇する。このため、ターンオン損失が大きくなり、変換効率が低下する。特開2004-063676号及び特開2005-124271号のようにプリント回路基板に線路パターンを形成する場合には、変換効率を低下させる程のインダクタは形成されないが、磁性体を用いた多層基板10に線路パターンを設ける場合、大きな寄生インダクタンスが生じることがある。
【００１５】
第四の問題は半導体集積回路に生じる熱である。放熱が十分でないと、トランジスタスイッチが熱暴走するおそれがある。またインダクタを構成する絶縁層に磁性体を用いる場合、インダクタンスが変動し、変換効率が低下する。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
従って本発明の目的は、漏洩磁束及び寄生インダクタンスが低減され、放熱性に優れた小型のDC-DCコンバータを提供することである。
【課題を解決するための手段】
【００１７】
本発明のDC-DCコンバータはインダクタと半導体集積回路とを備え、
第一主面に複数の第一外部端子が設けられ、前記第一主面と対向する第二主面に複数の第二外部端子が設けられ、内部に前記インダクタが構成された磁性体基板を備え、
前記第一外部端子には半導体集積回路が接続され、
前記第二外部端子の一部は前記磁性体基板に形成された接続配線を介して前記半導体集積回路の制御端子及びグランド端子と接続し、他の一部は前記インダクタを介して前記半導体集積回路の入力端子又は出力端子と接続しており、
前記半導体集積回路の入力端子側と出力端子側には接地コンデンサが接続され、前記接地コンデンサは前記磁性体基板の第一主面に前記半導体集積回路とともに搭載されていることを特徴とする。
【００１８】
前記接続配線の少なくとも一部は磁性体基板の表面に露出しているのが好ましい。
【００１９】
前記接続配線の少なくとも一部は前記磁性体基板の第一主面と第二主面との間の側面に形成されているのが好ましい。
【００２０】
前記磁性体基板の側面に段差部が設けられており、前記段差部に前記接続配線が形成されているのが好ましい。
【００２１】
前記半導体集積回路のグランド端子と接続する第二外部端子は前記磁性体基板の第二主面の中央部を含む領域に形成されているのが好ましい。
【００２２】
前記磁性体基板はソフトフェライト、又は非晶質又は微結晶の軟磁性合金からなるのが好ましい。
【００２３】
多層基板の第一主面に形成された第一外部端子に、電圧スパイク防止及び直流電圧を出力するためのフィルタ回路（平滑回路）として用いるコンデンサが実装され、前記半導体集積回路部品の入力端子及び／又は出力端子がアースに接続されているのが好ましい。コンデンサを多層基板に実装することにより、回路基板を占有するDC-DCコンバータ回路の面積を低減できる。またコンデンサの実装により、第一及び第二の接続配線等による寄生インダクタンスの影響を低減できる。
【００２４】
多層基板は、半導体集積回路部品の複数のグランド端子を接続する共通の第一接続配線を備え、前記共通の第一接続配線は複数の第二接続配線を介して第二外部端子と接続するのが好ましい。このような構成により、半導体集積回路部品とグランドとの間の寄生インダクタンスが低減されるとともに、半導体集積回路部品から発生した熱を効率的に逃がすことができる。
【００２５】
多層基板は積層コイル形成部と、その上下に位置する上絶縁層部及び下絶縁層部とを備えるのが好ましい。上下の絶縁層部には、積層コイル用の導体線路が形成されていない。少なくとも上絶縁層部又は下絶縁層部内で、積層コイル内側領域に磁気ギャップを設けることにより、磁束の外部への通過を阻害し、漏洩磁束を低減できる。磁気ギャップは空隙で良く、また非磁性体、誘電体、又は多層基板を形成する磁性材より低い透磁率を有する磁性体により形成しても良い。
【００２６】
半導体集積回路部品は積層コイルの内側領域に実装するのが好ましい。半導体集積回路部品はベアチップ及びパッケージのいずれでも良い。半導体集積回路部品と多層基板との接続はワイヤボンディング又はフリップチップ実装により行なうのが好ましい。
【００２７】
半導体集積回路部品は負帰還端子を備え、出力端子に接続された積層コイルの他方の端部と接続しても良い。負帰還端子と積層コイルの他方の端部とを抵抗を介して接続しても良い。抵抗はチップ抵抗でも、多層基板に形成した印刷抵抗でも良い。
【００２８】
本発明の好ましい他の実施態様によれば、漏洩磁束を低減するために、上絶縁層部に導体パターンで形成した磁気シールドを備える。前記磁気シールドは、多層基板の表面、又は上絶縁層部又は下絶縁層部内で積層コイルの内側領域に形成するのが好ましい。本発明のさらに好ましい他の実施態様によれば、多層基板の少なくとも第一主面で、積層コイルの内側領域内に凹部を設ける。
【００２９】
第二接続配線は、多層基板の側面に形成された帯状導体により形成するのが好ましい。このような構成により、多層基板内に第二接続配線を設ける場合より寄生インダクタンスが少なくなる。多層基板の第一主面から第二主面に亘ってキャスタレーション（窪み）を形成し、その底部に帯状導体又はサイドビアホールで第二接続配線を形成しても良い。これにより、寄生インダクタンスの低減及び他の実装部品の多層基板の側面近くへの配置が可能となり、回路基板における部品の実装密度が高まる。
【００３０】
第二接続配線は、厚さ方向に重なる複数のビアホールを接続することにより形成できる。ビアホールを多層基板内に形成すると寄生インダクタンスが大きくなるが、回路基板における部品の実装密度は高まる。寄生インダクタンスを低減するため、ビアホールの少なくとも一部を多層基板の側面に露出させても良い。
【００３１】
第二接続配線を、一部だけ前記多層基板の側面に露出するように、多層基板内に形成しても良い。例えば降圧型DC-DCコンバータにおいて、入力端子と半導体集積回路部品との間の第二接続配線、半導体集積回路部品の負帰還端子と接続する第二接続配線等を側面に露出させて低インダクタンスとし、寄生インダクタンスが直列に接続しても特性上問題を生じない第二接続配線の部分を多層基板内に形成すると、寄生インダクタンスによる特性劣化が防止され、部品の実装密度が高まる。
【００３２】
多層絶縁基板は4つの側面を有する方形状で、全ての側面に、アース接続される第二外部端子を備えるのが望ましい。このような構成により、多層基板の側面からの磁束の漏洩を防ぐことができる。
【００３３】
第一接続配線の幅は第二接続配線に向かって広がっても良い。このような構成により、半導体集積回路部品から発生した熱は第一接続配線を経て放出されるとともに、第一接続配線と接続する第二外部端子を経て回路基板に放出される。
【００３４】
多層基板は、積層コイルの少なくとも内側領域に、磁束の通過を阻害し、積層コイルの直流重畳特性を向上させる磁気ギャップを備えるのが好ましい。
【００３５】
多層基板の外表面にオーバーコートガラスを形成するのが好ましく、また内部に絶縁層を形成するのが好ましい。
【００３６】
多層基板の少なくとも第一主面に、オーバーコートガラス、誘電体、又は低透磁率の磁性体からなる絶縁体層を備えるのが好ましい。絶縁層の上又は間に第一接続配線を形成しても良い。
【００３７】
多層基板の第一主面を、樹脂層、又はアースされる第一接続配線と接続される金属ケースにより覆うのが好ましい。このような構成により、マウンタによる部品のハンドリングが容易となり、実装部品を保護できるだけでなく、外部ノイズの影響を低減できる。
【発明の効果】
【００３８】
半導体集積回路IC及びインダクタを複合一体化した本発明のDC-DCコンバータは、小型でありながら、多層基板からの漏洩磁束の低減、寄生インダクタンスの低減、半導体集積回路ICの放熱性等に優れている。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施態様によるDC-DCコンバータを示す斜視図である。
【図２】本発明の一実施態様によるDC-DCコンバータに用いる多層絶縁基板を示す斜視図である。
【図３】本発明の一実施態様によるDC-DCコンバータに用いる多層絶縁基板の内部構造を示す断面図である。
【図４】本発明の一実施態様によるDC-DCコンバータに用いる多層絶縁基板に形成された積層コイルにより生じる磁束の流れを示す断面図である。
【図５】本発明の一実施態様によるDC-DCコンバータに用いる多層絶縁基板を示す分解斜視図である。
【図６】本発明の他の実施態様によるDC-DCコンバータに用いる多層絶縁基板の内部構造を示す断面図である。
【図７】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板の内部構造を示す断面図である。
【図８】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板の内部構造を示す断面図である。
【図９】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板の内部構造を示す断面図である。
【図１０】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板の内部構造を示す断面図である。
【図１１】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板の内部構造を示す断面図である。
【図１２】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板を示す斜視図である。
【図１３】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板を示す斜視図である。
【図１４】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板の部分分解斜視図である。
【図１５】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板に形成された積層コイルにより生じる磁束の流れを示す断面図である。
【図１６】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板を示す斜視図である。
【図１７】図16の多層絶縁基板の一部を示す拡大斜視図である。
【図１８】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板を示す部分分解斜視図である。
【図１９】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板に形成された積層コイルにより生じる磁束の流れを示す断面図である。
【図２０】本発明のさらに他の実施態様によるDC-DCコンバータを示す斜視図である。
【図２１】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板を示す斜視図である。
【図２２】本発明のさらに他の実施態様によるDC-DCコンバータを示す斜視図である。
【図２３】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板を示す部分分解斜視図である。
【図２４】本発明のさらに他の実施態様によるDC-DCコンバータを示す図である。
【図２５】本発明のさらに他の実施態様によるDC-DCコンバータに用いる多層絶縁基板を示す斜視図である。
【図２６】DC-DCコンバータの回路の一例を示す図である。
【図２７】DC-DCコンバータの回路の他の例を示す図である。
【図２８】DC-DCコンバータの回路のさらに他の例を示す図である。
【図２９】DC-DCコンバータの回路のさらに他の例を示す図である。
【図３０】従来のDC-DCコンバータの一例を示す斜視図である。
【図３１】従来のDC-DCコンバータの他の例を示す斜視図である。
【図３２】多層基板内に設けられた積層インダクタの漏洩磁束を示す断面図である。
【発明を実施するための形態】
【００４０】
図1は本発明の一実施態様によるDC-DCコンバータを示し、図2はDC-DCコンバータに用いる多層基板を示し、図3は多層基板の内部構造を示し、図4は多層基板に形成された積層コイルにより生じる磁束の流れを示し、図5は多層基板の層構成を示す。このDC-DCコンバータは、図26に示す降圧型DC-DCコンバータと同じ等価回路を有する。
【００４１】
多層基板10はコイルパターンを有する磁性絶縁層を積層してなり、対向する第一主面及び第二主面とそれらを連結する側面とを有する。第一主面には、半導体集積回路部品ICを実装するための第一外部端子50a〜50hと、コンデンサを実装するための第一外部端子65a〜65dと、第一接続配線60a〜60g、70a、70bとが形成されている。第二主面には、プリント回路基板との接続のための第二外部端子90（Vcon，Ven，Vdd，Vin，Vout，GND）が形成されている。本実施態様では、第二外部端子90はLGA（Land Grid Array）タイプの端子構造を有する。
【００４２】
また第一主面に実装された半導体集積回路部品IC及びコンデンサを覆うように、第一接続配線70a，70bと接続する金属ケース（図示せず）を配置してもよい。金属ケースは、例えばステンレス等の鋼材からなる薄板を天井部と対向する壁部を有するようにキャップ状に形成したもので、実装安定性を阻害しない程度に壁部の一部を開口させても良い。金属ケースの表面には、Niめっき、Snめっき等の導電性めっきが施されている。金属ケースの壁部と第一接続配線70a，70bとを半田又は導電性接着剤で接続することにより、ノイズを遮蔽したり実装部品を保護したりすることができる。
【００４３】
磁性絶縁層は、ソフトフェライト等の焼結磁性体、又はソフトフェライト、非晶質又は微結晶の軟磁性合金等の磁性粉を樹脂に分散してなる磁性粉−樹脂複合材等からなる。ソフトフェライトとしては、比抵抗率が1×103Ω・cm以上のNi-Cu系、Ni-Zn系、Ni-Cu-Zn系、Ｍg-Zn系、Li-Zn系のスピネルフェライト、及び高周波特性に優れた六方晶フェライト等が好ましい。
【００４４】
ソフトフェライトからなる多層基板10は、LTCC（Low-Temperature Co-Fired Ceramics）法及び印刷法により形成するのが好ましい。例えば、ソフトフェライトのペーストをドクターブレード法、カレンダロール法等によりグリーンシートに成形し、その上にAg，Cu又はそれらを含む合金の導電ペーストを所定のパターンに印刷又は塗布する。これらのグリーンシートを積層し、導電ペースト及びフェライトに応じて所望の温度（1100℃以下）で焼結する。
【００４５】
磁性粉−樹脂複合材からなる多層基板10は、磁性粉−樹脂複合材のシートにビアホールを形成した後、シート表面にめっき法等によりCu等の金属薄層を形成することにより得られる。その上にフォトレジストを塗布し、パターニング露光し、配線及びビアホール以外の部分からフォトレジスト層を除去し、ケミカルエッチングにより金属薄層を除去する。これにより、ビアホールを有する所望のコイルパターンを有する磁性粉−樹脂複合材シートを得る。コイルパターンを有する複数の磁性粉−樹脂複合材シートを積層し、加圧・熱圧着することにより、多層基板10を得る。
【００４６】
図5に示すように、コイルパターンはビアホール（図中に黒丸で示す）等の接続手段を介して接続され、積層コイル（インダクタ）を構成する。多層基板10が有する複数の絶縁層S1〜S13のうち、絶縁層S3〜S12はコイルパターンを有する。絶縁層S3〜S12をそれらの上下の絶縁層S1，S2，S13とともに積層し、コイルパターンの端部を順次ビアホールLg3〜Lg11を介して接続する。絶縁層S3〜S12は積層コイル形成部を構成し、絶縁層S1、S2は上絶縁層部を構成し、絶縁層S12，S13は下絶縁層部を構成する。
【００４７】
積層コイルの一端はビアホールLg1、Lg2を介して第一主面に延出し、第一外部端子50hと接続する。積層コイルの他端はビアホールV12o，V13oを介して第二主面に延出し、第二外部端子Voutと接続するとともに、ビアホールV1o〜V11o及び第一接続配線60eを介してIC実装用の第一外部端子50e（半導体集積回路部品の負帰還端子と接続する）及びコンデンサ搭載用の第一外部端子65aと接続する。
【００４８】
第二外部端子90には、接続する半導体集積回路部品ICの端子に応じてVcon，Ven，Vdd，Vin，Vout，GNDを付記する。第二外部端子90 (Vcon)は、半導体集積回路部品ICの出力電圧可変制御用端子（第二制御端子）Vconと接続する。第二外部端子90 (Ven)は、半導体集積回路部品ICの出力のON/OFF制御用端子Venと接続する。第二外部端子90 (Vdd)は、半導体集積回路部品ICのスイッチング素子をON/OFF制御するための端子（第一制御端子）Vddと接続する。第二外部端子90 (Vin)は、半導体集積回路部品ICの入力端子Vinと接続する。第二外部端子Voutは、半導体集積回路部品ICの出力端子Voutと接続する。第二外部端子90 (GND)は、半導体集積回路部品ICのグランド端子GNDと接続する。
【００４９】
各層のコイルパターンの外側領域には、複数のビアホールV1a〜V13pが形成されている。各絶縁層のビアホールは、多層基板の厚さ方向（積層コイルにより生じる磁界方向）に連結され、第一接続端子50a〜50hと第二接続端子90とを接続する第二接続配線80を形成する。
【００５０】
本実施態様では、複数の第二接続配線80は積層コイルの側面（四辺全て）を囲み、第二外部端子90 (GND)と接続しているので、磁気シールド効果を発揮し、多層基板10の側面から磁束が漏れるのが防止される。
【００５１】
多層基板10の上面のほぼ中央に半導体集積回路部品ICが実装され、その周囲に入力コンデンサCin、及び出力コンデンサCoutが実装される。第一外部端子50a〜50hの配置は、半導体集積回路部品ICの端子の位置により決まるが、多層基板10を第一主面側から見たとき、積層コイルパターンの内側にあるのが好ましい。第一接続配線60a〜60gは、できるだけ短くなるように第一外部端子50a〜50gから側面方向に放射状に延在し、ビアホールV1d〜V1g、V1m〜V1oと接続する。このような構成により、積層コイルの磁束が第一主面に漏れる場合でも、漏れ磁束が第一接続配線と交鎖するのが低減し、ノイズが低減する。
【００５２】
多層基板10の第二主面には、その中央部を含む広い領域に第二外部端子90 (GND)が形成されている。他の第二外部端子90を含めた磁気シールド効果により、第二主面への漏れ磁束が低減する。第二外部端子90 (GND)は回路基板と半田接続され、半導体集積回路部品ICから発生した熱を効果的に回路基板に逃がす。
【００５３】
本実施態様では、上絶縁層部に磁気ギャップGP1を備える。磁気ギャップGP1は空隙であるか、非磁性材、誘電体又は低透磁率の磁性材からなる。空隙は、シートを打ち抜く方法、空隙を形成すべき部分を焼失性のカーボンペースト又は樹脂により形成し、焼成する方法等により形成することができる。また非磁性材、誘電体又は低透磁率の磁性材のペーストを印刷したりシート化したりして、磁気ギャップを形成しても良い。磁気ギャップGP1を形成する材料は、B2O3-SiO2系ガラス、Al2O3-SiO2系ガラス等のガラス類、Znフェライト、ZrO2，Li2O・Al2O3・4SiO2、Li2O・Al2O3・2SiO2、ZrSiO4、CaZrO3、SiO2、TiO2、WO3，Ta2O5，Nb2O5等である。
【００５４】
磁気ギャップGP1により磁気抵抗が増大し、磁束φは専ら積層コイルの内側領域から積層コイルの外側領域に流れ、第一主面に漏洩する磁束φの量は減少する。磁気ギャップGP1を通過した磁束は積層コイルの外側領域に流れるため、漏れ磁束は磁気ギャップGP1がない場合より格段に減少する。
【００５５】
磁気ギャップGP1の幅は5μm以上、好ましくは20μm以上である。磁気ギャップGP1は積層コイルの中心軸を含む領域に形成し、その面積は積層コイルの内側領域の1/2以上が好ましい。図6に示すように、多層基板10のほぼ全面に磁気ギャップGP1を形成してもよい。
【００５６】
磁気ギャップGP1は、図7及び8に示すように、積層コイル形成部に設けても良い。図7は磁気ギャップGP1を積層コイルの内側領域に形成した場合を示し、図8は多層基板10内部の水平面全体（積層コイルの内側領域を含む）に磁気ギャップGP1を形成した場合を示す。これらの場合、積層コイルは安定した直流重畳特性を有する。
【００５７】
磁気ギャップGP1は、図9及び10に示すように、平面的に分散した複数の磁気ギャップからなるものでも良い。図9は積層コイルの内側領域及び外側領域にそれぞれ磁気ギャップを形成した場合を示し、図10は積層コイルの内側領域で積層方向の異なる位置に複数の磁気ギャップGP1を分散して配置した場合を示す。また図11に示すように多層基板に複数の積層コイルが形成される場合、積層コイル間に磁気ギャップGP1又は磁気シールドSG1を配置しても良い。
【００５８】
図12は本発明の他の実施態様によるDC-DCコンバータに用いる多層基板を示す。第二外部端子90と接続する第二接続配線80は、多層基板の4つの側面に形成された帯状の電極パターンである。第二接続配線80は、露出したビアホールにより形成しても良いし、導電ペーストの印刷、転写等により形成しても良い。その他の構造は前記実施態様と同じであるので、説明を省略する。第二接続配線80を多層基板の表面に形成することにより、寄生インダクタンスを低減することができる。このDC-DCコンバータモジュールも小型でありながら、優れた電圧変換効率を示す。
【００５９】
図13は本発明のさらに他の実施態様によるDC-DCコンバータモジュールに用いる多層基板10を示す。第二外部端子90と接続する第二接続配線80はビアホールで形成することができ、ビアホールは多層基板の4つの側面に形成された段差部から第二主面にわたって露出している。側面に露出したビアホールに半田付けが可能であるので、プリント回路基板との接合がより強固なものとなる。また寄生インダクタンスも低減することができる。なお本実施態様では4側面に段差部を有するが、寄生インダクタンスが直列に接続すると特性上問題が生じる経路が設けられた側面にのみ段差部を設けても良い。
【００６０】
この実施態様のもう一つの特徴は、多層基板10の上絶縁層部に導体パターンで形成した磁気シールドSG1を備えた点である。図14は多層基板中の層の一部を示し、図15は磁束の流れを示す。磁気シールドSG1は、各コイルパターンと同様に導電ペーストの印刷により形成する。図15に示すように、磁束は磁気シールドSG1より外に出ないため、漏洩磁束が抑制される。本実施態様では、磁気シールドを積層コイルの内側領域にのみ形成しているが、ビアホール以外の部分を広く覆うように形成しても良い。このような多層基板を用いたDC-DCコンバータも、小型でありながら優れた電圧変換効率を有する。
【００６１】
図16は本発明の他の実施態様によるDC-DCコンバータに用いる多層基板を示す。第二接続端子90と接続する第二接続配線80はビアホールで形成されているが、多層基板の4つの側面に、第一及び第二の主面間にわたるキャスタレーションが形成され、その窪みにビアホールが露出している。図17は図16の多層基板のうちAで示す部分を拡大して示す。多層基板の側面に形成された窪みの底部にビアホールが帯状に露出しているので、図13の多層基板より広い面積で半田接続が可能であり、回路基板との接合がより強固となる。また寄生インダクタンスも図12と同程度に低減できる。
【００６２】
本実施態様のもう一つの特徴は、多層基板の第一主面及び第二主面の積層コイルの内側領域に凹部を備えた点である。図18は多層基板を構成する層の一部を示し、図19は磁束の流れを示す。多層基板の凹部ho1、ho2は絶縁体層に開けた貫通孔により形成する。磁束φは、積層コイルの内側領域から、その上下に位置する上絶縁層部又は下絶縁層部を通って、積層コイルの外側領域へと流れるが、図19に示すように、凹部ho1，ho2が、あたかも磁気ギャップとして機能し、磁束が絶縁層を貫通して外部に出るのを抑制する。なお図示の例では、第一及び第二の主面のそれぞれに凹部を形成したが、少なくとも半導体集積回路部品を実装する主面に形成すれば良い。このような多層基板を用いて構成したのDC-DCコンバータも、小型でありながら優れた電圧変換効率を有する。
【００６３】
図20は本発明の他の実施態様によるDC-DCコンバータを示し、図21は前記DC-DCコンバータに用いる多層基板を示す。本実施態様のDC-DCコンバータは多層基板に2つの積層コイルを備えたマルチフェイズ型である。このマルチフェイズ型DC-DCコンバータは図29と同じ回路構成を有する。多層基板内に2つの積層コイル（図示せず）が並んで形成されている。このマルチフェイズ型DC-DCコンバータは複数の出力端子を有し、出力端子に異なる積層コイルの一方の端部が接続し、前記積層コイルの他端が共通の第二外部端子に接続していても良い。複数の積層コイルの磁気的な結合を低減するために、複数の積層コイルが多層基板の水平方向に並び、隣り合うコイルの巻回方向が異なるのが好ましい。
【００６４】
積層基板に実装される半導体集積回路部品ICは、スイッチング回路部を並列に駆動する制御回路CCを有する。多層基板に形成された第二外部端子90におけるVcon，Ven，Vdd，Vin，Vout及びGNDの表示は、以上の説明と同様に、接続される半導体集積回路部品ICの端子を示す。第二外部端子Voutが2つの積層コイル（図示せず）を介して第一外部端子50h1、50h2と接続する点以外、本実施態様のDC-DCコンバータは上記実施態様とほぼ同じなので、説明を省略する。このような多層基板を用いたDC-DCコンバータも、小型でありながら優れた変換効率を発揮する。
【００６５】
図22は本発明の他の実施態様によるDC-DCコンバータを示し、図23は前記DC-DCコンバータに用いる多層基板を示し、図24はDC-DCコンバータの回路を示す。本実施態様では、第一接続配線の一部を第二接続配線に向かって幅広としている。また第二接続配線を複数のビアホールで形成して、第一接続配線と第二外部電極を接続している。このような構成により寄生インダクタンスを低減するとともに、半導体集積回路部品から発生した熱を効率よく放出する。また本実施態様においては、積層コイルのインダクタンスを容易に測定できるように、第一接続配線60zを介して、積層コイルの一端側と接続する第一外部端子50hを第二外部端子NCと接続している。第二外部端子NCは、回路基板に形成された接続線路との接続を行なわない端子である。
【００６６】
多層基板を小型化すると、スイッチ回路からのノイズがグランドを介して制御信号の経路に侵入し、誤動作を引き起こすことがある。そこで本実施態様では、スイッチング素子SW2が接続されるグランド（パワー系のグランド）と、制御信号の経路のグランド（ソース系のグランド）とを分離し、異なる第二外部端子PGND、SGNDに接続する。本実施態様のDC-DCコンバータも小型でありながら優れた電圧変換効率を発揮する。
【００６７】
LTCC法等により形成する絶縁層は、100℃以上のキュリー温度を有するソフトフェライトからなるのが好ましい。このようなソフトフェライトの組成は、インダクタとして要求される磁気特性（初透磁率、損失、品質係数等）に応じて適宜選定し得るが、例えば40〜50モル％のFe2O3，20〜40モル％のNiO，10〜20モル％のCuO，2〜20モル％のZnO，0.3〜7モル％のCo3O4を主成分とし、前記主成分の総量に対して、4質量％以下のBi2O3を含有し、モル比で1≦NiO/CuO≦4，0.5≦CuO/ZnO≦10，及び1≦NiO/ZnO≦20の条件を満たすのが好ましい。このソフトフェライトは950℃以下で焼結可能であり、120℃以上のキュリー温度Tc、及び10以上の初透磁率（周波数100 kHz）を有する。また1〜200 MHzの周波数範囲における複素透磁率の実数項は10以上であり、虚数項は5未満である。
【００６８】
このようなソフトフェライトにバインダ、可塑剤、溶剤等を加えてスラリーとし、ドクターブレード法によりグリーンシートに成形する。各シートにレーザで穴あけした後、導電ペースト（例えばAg：100％）をスクリーン印刷し、コイルパターン、第一外部端子パターン、第一接続配線パターン、第二接続配線用ビアホール、第二外部端子パターン等を形成する。
【００６９】
磁気ギャップGP1に用いるフェライトは、−40℃以下のキュリー温度Tcを有するのが好ましい。キュリー温度Tcはフェライトの主成分であるFe2O3及びZnOの量により変化するので、絶縁層を形成するフェライトとの焼成収縮のマッチングを考慮して、キュリー温度が−40℃以下となるようにFe2O3及びZnOの量を決定する。このような磁気ギャップGP1用のフェライトとして、主成分が40〜55モル％のFe2O3、40モル％以上のZnO、残部がCuOからなるCu-Zn系フェライト（キュリー温度は−40℃未満であり、室温で磁性を示さない）が挙げられる。このようなフェライトのペーストを印刷することにより磁気ギャップGP1を形成することができる。
【００７０】
本発明を以下の実施例により更に詳細に説明するが、本発明はそれらに限定されるものではない。
【００７１】
実施例1、比較例1
図1〜図5に示す構造を有するDC-DCコンバータの作製
主成分が47.0モル％のFe2O3、36.7モル％のNiO、11.0モル％のCuO、5.0モル％のZnO、及び0.3モル％のCo3O4からなり、主成分の総量に対して1.0質量％のBi2O3を含有するフェライト［キュリー温度Tc：140℃、及び初透磁率（周波数100 kHz）：25］を用いて、LTCC法により形成した各絶縁シートに、Agペーストにより所定のコイルパターンを形成した。絶縁シートS2に、45.7モル％のFe2O3、4.0モル％のZnO、残部がCuOからなる主成分と、主成分の総量に対して0.3質量％のBi2O3とを含有するCu-Zn系フェライト（キュリー温度：−60℃）からなる磁気ギャップGP1が形成されるように、絶縁シートを積層し、圧着及び焼結を行い、インダクタンスが3.3μHの積層コイルを有する多層基板が複数連結したマザー基板を作製した。焼結は大気雰囲気の電気炉中で脱脂に引き続いて行い、昇温は150℃/hrとし、900℃で1時間保持した後、約300℃/hrで降温した。
【００７２】
マザー基板の外面に電気めっきにより形成した導体パターンに、Ni-Ｐめっき及びAｕめっきを施し、第一外部端子を形成した。各第一外部端子に半導体集積回路部品IC、コンデンサCin（10μF），Cout（4.7μF）を半田で接続した。その後、部品搭載面をエポキシ樹脂で封止し、予めマザー基板に形成された分割溝に沿って分割し、4.5 mm×3.2 mm×1.4 mmのDC-DCコンバータを得た。
【００７３】
多層基板を上から見たとき、積層コイルの内側領域の面積は4.2 mm2であり、外側領域の面積は4.3 mm2であった。積層コイル形成部の厚さは0.3 mmであり、上絶縁層部及び下絶縁層部の厚さはいずれも0.2 mmであった。磁気ギャップは20μmであり、その形成面積は2.1 mm2であった。得られたDC-DCコンバータを、3.6 Vの入力電圧Viから3.2 Vの出力電圧Voが得られるように駆動したところ、出力電流Ioが150 mAのときの電圧変換効率は95％を超えた。
【００７４】
ドラム型フェライト磁心を有する巻線タイプのインダクタ（インダクタンス：3.3μH）をプリント回路基板に、実施例1と同じ半導体集積回路部品IC及びコンデンサCin，Coutとともに実装することにより、比較例1のDC-DCコンバータを作製した。比較例1のDC-DCコンバータを実施例1と同じ条件で測定したところ、95％超とほぼ同等の電圧変換効率が得られた。
【００７５】
しかし実施例1のDC-DCコンバータは、コンデンサの実装により第一及び第二の接続配線等による寄生インダクタンスの影響を低減し、かつ同程度の電圧変換効率でありながら、比較例1のDC-DCコンバータの約5分の1未満の大きさであった。またインダクタからの漏洩磁束を抑え、LGA等の端子構造とすることにより、プリント回路基板上にDC-DCコンバータに近接して他の回路素子を配置する高密度実装が可能となった。
【００７６】
以上添付図面を参照して本発明のDC-DCコンバータを説明したが、本発明は図示の例に限定されず、本発明の思想の範囲内で種々の変更が可能である。例えば、図25に示すように、多層基板の第一主面をオーバーコートで覆い、第一接続配線を多層基板の第一主面近傍の内層に形成しても良い。このような構成により第一主面の第一接続配線の間隔が狭くても、めっきの延び及び余剰の半田による短絡を防ぐことができる。また第一外部端子を大きくしても、第一接続配線と干渉することがない。
【００７７】
オーバーコートとして多層基板と同じ絶縁体を用いるのは、寄生インダクタンスが増加するため好ましくない。そこでオーバーコートに、ガラス、誘電体等の非磁性材、低透磁率の磁性材等を用いる。またオーバーコート上に第一外部端子及び第一接続配線を形成すれば、第一接続配線による寄生インダクタンスをより低減できるので好ましい。
【特許請求の範囲】
【請求項１】
インダクタと半導体集積回路を備えたDC-DCコンバータであって、
第一主面に複数の第一外部端子が設けられ、前記第一主面と対向する第二主面に複数の第二外部端子が設けられ、内部に前記インダクタが構成された磁性体基板を備え、
前記第一外部端子には半導体集積回路が接続され、
前記第二外部端子の一部は前記磁性体基板に形成された接続配線を介して前記半導体集積回路の制御端子及びグランド端子と接続し、他の一部は前記インダクタを介して前記半導体集積回路の入力端子又は出力端子と接続しており、
前記半導体集積回路の入力端子側と出力端子側には接地コンデンサが接続され、前記接地コンデンサは前記磁性体基板の第一主面に前記半導体集積回路とともに搭載されていることを特徴とするDC-DCコンバータ。
【請求項２】
請求項1に記載のDC-DCコンバータにおいて、前記接続配線の少なくとも一部が磁性体基板の表面に露出していることを特徴とするDC-DCコンバータ。
【請求項３】
請求項1又は2に記載のDC-DCコンバータにおいて、前記接続配線の少なくとも一部が前記磁性体基板の第一主面と第二主面との間の側面に形成されていることを特徴とするDC-DCコンバータ。
【請求項４】
請求項3に記載のDC-DCコンバータにおいて、前記磁性体基板の側面に段差部が設けられており、前記段差部に前記接続配線が形成されていることを特徴とするDC-DCコンバータ。
【請求項５】
請求項1〜4のいずれかに記載のDC-DCコンバータにおいて、前記半導体集積回路のグランド端子と接続する第二外部端子が前記磁性体基板の第二主面の中央部を含む領域に形成されていることを特徴とするDC-DCコンバータ。
【請求項６】
請求項1〜5のいずれかに記載のDC-DCコンバータにおいて、前記磁性体基板がソフトフェライト、又は非晶質又は微結晶の軟磁性合金からなることを特徴とするDC-DCコンバータ。
【請求項１】
インダクタと半導体集積回路を備えたDC-DCコンバータであって、
第一主面に複数の第一外部端子が設けられ、前記第一主面と対向する第二主面に複数の第二外部端子が設けられ、内部に前記インダクタが構成された磁性体基板を備え、
前記第一外部端子には半導体集積回路が接続され、
前記第二外部端子の一部は前記磁性体基板に形成された接続配線を介して前記半導体集積回路の制御端子及びグランド端子と接続し、他の一部は前記インダクタを介して前記半導体集積回路の入力端子又は出力端子と接続しており、
前記半導体集積回路の入力端子側と出力端子側には接地コンデンサが接続され、前記接地コンデンサは前記磁性体基板の第一主面に前記半導体集積回路とともに搭載されていることを特徴とするDC-DCコンバータ。
【請求項２】
請求項1に記載のDC-DCコンバータにおいて、前記接続配線の少なくとも一部が磁性体基板の表面に露出していることを特徴とするDC-DCコンバータ。
【請求項３】
請求項1又は2に記載のDC-DCコンバータにおいて、前記接続配線の少なくとも一部が前記磁性体基板の第一主面と第二主面との間の側面に形成されていることを特徴とするDC-DCコンバータ。
【請求項４】
請求項3に記載のDC-DCコンバータにおいて、前記磁性体基板の側面に段差部が設けられており、前記段差部に前記接続配線が形成されていることを特徴とするDC-DCコンバータ。
【請求項５】
請求項1〜4のいずれかに記載のDC-DCコンバータにおいて、前記半導体集積回路のグランド端子と接続する第二外部端子が前記磁性体基板の第二主面の中央部を含む領域に形成されていることを特徴とするDC-DCコンバータ。
【請求項６】
請求項1〜5のいずれかに記載のDC-DCコンバータにおいて、前記磁性体基板がソフトフェライト、又は非晶質又は微結晶の軟磁性合金からなることを特徴とするDC-DCコンバータ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【公開番号】特開２０１１−１９３７２４（Ｐ２０１１−１９３７２４Ａ）
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願番号】特願２０１１−１４９１７６（Ｐ２０１１−１４９１７６）
【出願日】平成２３年７月５日（２０１１．７．５）
【分割の表示】特願２００７−５４２７３６（Ｐ２００７−５４２７３６）の分割
【原出願日】平成１８年１０月３０日（２００６．１０．３０）
【出願人】（０００００５０８３）日立金属株式会社 (2,051)
【Ｆターム（参考）】
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願日】平成２３年７月５日（２０１１．７．５）
【分割の表示】特願２００７−５４２７３６（Ｐ２００７−５４２７３６）の分割
【原出願日】平成１８年１０月３０日（２００６．１０．３０）
【出願人】（０００００５０８３）日立金属株式会社 (2,051)
【Ｆターム（参考）】
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