【課題】入力電流、出力電流を抑制しつつ、出力電圧を安定化させる。
【解決手段】ｇｍアンプ１０は、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆ１との誤差を増幅し、誤差信号Ｖｅｒｒを生成する。ピーク電流検出部１６は、入力電流Ｉｉｎに応じたピーク電流検出信号Ｖｐｅａｋを生成する。入力電流検出部１７は、入力電流Ｉｉｎの時間平均値に応じた入力電流検出信号Ｖ１を生成する。出力電流検出部１８は、出力電流Ｉｏｕｔに応じた出力電流検出信号Ｖ２を生成する。ＰＷＭコンパレータ１４は、ピーク電流検出信号Ｖｐｅａｋを、誤差信号Ｖｅｒｒ、入力電流検出信号Ｖ１および出力電流検出信号Ｖ２のいずれかの信号と比較し、２つの信号の値が一致するとアサートされるオフ信号Ｓｏｆｆを生成する。ドライバ回路３０は、所定の周期ごとにスイッチングトランジスタＭ１をオンし、オフ信号Ｓｏｆｆがアサートされるごとに、オフする。 （もっと読む）

【課題】トレンチゲート型ＶＤＭＯＳＦＥＴのオン抵抗Ｒonを増大させることなく、プレーナゲート型ＭＯＳＦＥＴのソース領域およびドレイン領域と半導体基板との間の分離耐圧を向上させることができる、半導体装置およびその製造方法を提供するこ。
【解決手段】ＰＭＯＳ領域１７において、ディープウェル領域１６の表層部には、Ｎ型ウェル領域２０が形成されている。ディープウェル領域１６の下方には、ディープウェル領域１６に接して、Ｐ型の埋込層３６が形成されている。これにより、Ｎ型ウェル領域２０の下方において、Ｐ型を有する領域の厚さが増す。その結果、Ｎ型ウェル領域２０とＮ型の半導体基板５との間の分離耐圧を向上させることができる。 （もっと読む）

【課題】機能を犠牲にせず広く適用でき効果の高い省電策を施した電子機器を提供する。
【解決手段】ＣＰＵ内の種々のレジスタを不揮発メモリで構成し、外部入力への応答性は維持しつつＣＰＵ全体または一部への電力供給を遮断して省電する。ＣＰＵの一部給電遮断の場合、処理演算部は給電遮断して入出力部は給電維持する。入力信号を発生する外部ＧＵＩ部分は給電維持する。給電維持されるＣＰＵ外部の表示レジスタまたは出力レジスタにデータに転送してからＣＰＵへの給電を遮断し、表示および出力を継続する。動画のフレーム間などＣＰＵの処理と処理の間に給電遮断時間帯を設け、給電維持される内部カウンタにより自立的に給電再開する。ＣＰＵへの給電遮断中に独立動作する省電用バックライト制御部を設ける。 （もっと読む）

【課題】カップリング比の増大を図ることができる、半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体基板２に形成されたトレンチ３には、埋設絶縁体４が埋設されている。埋設絶縁体４の上部は、半導体基板２の表面よりも上方に突出している。半導体基板２の表面上には、トンネル酸化膜５が形成されている。埋設絶縁体４の側方において、トンネル酸化膜５上には、フローティングゲート６が形成されている。フローティングゲート６の側部は、埋設絶縁体４の上方に迫り出し、その側面は、平面１０およびその下方に連続する曲面１１からなる。フローティングゲート６の上面１２ならびに平面１０および曲面１１からなる側面上には、ＯＮＯ膜１３がそれらの各面に接して形成されている。そして、ＯＮＯ膜１３上には、コントロールゲート１４が形成されている。 （もっと読む）

【課題】薄型化を図ることが可能な傾斜センサを提供すること。
【解決手段】検出対象面の面内方向において離間配置された発光素子４、受光素子５Ａ，５Ｂと、上記面内方向の重力方向の変化により、発光素子４からの光を受光素子５Ａ，５Ｂのいずれにも到達させない完全遮光位置、発光素子４からの光を受光素子５Ａ，５Ｂのいずれか一方のみに到達させる１対の半遮光位置、発光素子４からの光を受光素子５Ａ，５Ｂのいずれにも到達させる非遮光位置６０、をとる転動体６と、転動体６を収容する空隙部３とを備える傾斜センサＡ１であって、ケース２と、ケース２に取り付けられた、発光素子４、受光素子５Ａ，５Ｂを表面に搭載している搭載基板と、ケース２の上記搭載基板と逆側に取り付けられたカバー基板と、をさらに備え、空隙部３は、ケース２の側面２０、上記搭載基板および上記カバー基板の表面により包囲され、かつ、上記面内方向において発光素子４および受光素子５Ａ，５Ｂに囲まれている。 （もっと読む）

【課題】 フィールド酸化膜の厚さによらず、第１不純物領域−第２不純物領域間（たとえば、ソース−ドレイン間）における電位分布の偏りを抑制することのできる半導体装置およびその製造方法を提供すること。
【解決手段】 半導体装置１におけるＬＤＭＯＳＦＥＴ６において、エピタキシャル層３の表面におけるドレイン領域１１とボディ領域７との間の部分に、ボディ領域７と間隔を空けてフィールド酸化膜１２を形成する。そして、フィールド酸化膜１２に、ドレイン領域１１およびゲート電極１４と間隔を空けて形成されたフローティングプレート１７を埋設する。 （もっと読む）

【課題】Ｃｕ配線中のＭｎの残留量を減らすことができる、半導体装置の製造方法を提供する。
【解決手段】Ｃｕ層２０の形成後、Ｃｕ層２０上に、高純度Ｃｕからなる犠牲層３１が積層される。そして、犠牲層３１の形成後、熱処理により、Ｃｕ層２０と第２絶縁層６との間に、ＭｎＳｉＯからなる第２バリア膜１３が形成される。このとき、第２バリア膜１３の形成に寄与しない余剰のＭｎは、Ｃｕ層２０中に拡散する。Ｃｕ層２０上に高純度Ｃｕからなる犠牲層３１が積層されているので、Ｃｕ層２０に拡散したＭｎの一部は、Ｃｕ層２０中を犠牲層３１に引き寄せられるように移動し、犠牲層３１に拡散する。この犠牲層３１へのＭｎの拡散により、Ｃｕ層２０に含まれるＭｎの量が減少する。よって、Ｃｕ層２０からなる第２Ｃｕ配線中のＭｎの残留量を減らすことができる。 （もっと読む）

【課題】 構造を複雑化させることなく、サージ電流によるスイッチング素子の破壊を抑制することのできる半導体装置を提供すること。
【解決手段】 半導体装置１において、活性層５に第１ディープトレンチ６を形成する。アクティブ領域９には、ボディ領域１１とドリフト領域１２とを形成する。ボディ領域１１の表層部には、ソース領域１３を形成する。ドリフト領域１２の表層部には、ドレイン領域１５を形成する。また、フィールド領域１０には、第２ディープトレンチ２０を形成する。第２ディープトレンチ２０の内側面を１対のシリコン酸化膜２１で被覆し、その内部をポリシリコン２２で埋め尽くす。そして、第１、第２ディープトレンチ６，２０間の第１半導体領域２３をソース領域１３に電気的に接続する。また、第２ディープトレンチ２０外の第２半導体領域２８をドレイン領域１５に電気的に接続する。 （もっと読む）

【課題】炭素繊維の先端とゲート電極との距離の基板内ばらつきが抑制された炭素繊維装置及び炭素繊維装置の製造方法を提供する。
【解決手段】カソード電極２０、絶縁膜３０及びゲート電極４０を積層するステップと、絶縁膜３０及びゲート電極４０を貫通するホール５０を形成してカソード電極２０の電子放出面２０ａを露出させるステップと、電子放出面２０ａ上に炭素繊維１００を成長させながら、炭素繊維１００とゲート電極４０との接触によるカソード電極２０とゲート電極４０間の短絡をリアルタイムで監視するステップと、短絡を検知した場合にゲート電極４０と接触する炭素繊維１００を切断するステップとを含む。 （もっと読む）

【課題】半導体基板（半導体ウエハ）上に比較的大きな厚さの層間絶縁膜が形成される構成において、半導体基板に反り変形が生じることを抑制できる、半導体装置およびその製造方法を提供する。
【解決手段】半導体基板２上に形成される層間絶縁膜１２は、２つの第１絶縁膜１３間に第２絶縁膜１４を介在させた３層構造を有している。ＳｉＯ_２からなる第１絶縁膜１３は、圧縮応力膜である。一方、ＳｉＮからなる第２絶縁膜１４は、引張応力膜である。すなわち、層間絶縁膜１２は、圧縮応力膜と引張応力膜との積層構造を有している。そのため、半導体基板２上において、圧縮応力膜の圧縮応力と引張応力膜の引張応力とが相互に打ち消し合う。したがって、層間絶縁膜１２が比較的大きな厚さに形成されても、半導体基板２に反り変形が生じることを抑制できる。 （もっと読む）