【課題】ＥＳＤ保護機能を有した半導体装置を少ない工程で製造可能な半導体装置を提供する。
【解決手段】半導体基板上に異なる導電型の少なくとも２つのウェル（Ｎウェル１２ａ，Ｐウェル１２ｂ）を設け、ウェル内に、そのウェルと同一導電型であるウェルコンタクト用の拡散領域１３ａ，１３ｂと、ソース領域１６ａ，１６ｂまたはドレイン領域１７ａ，１７ｂの一方に電源を接続したＭＯＳＦＥＴと、ソース領域１６ａ，１６ｂまたはドレイン領域１７ａ，１７ｂと同じ導電型であり抵抗として機能するとともに、拡散領域１３ａ，１３ｂとの間でダイオードとして機能する拡散領域１４ａ，１４ｂとを設ける。ソース領域１６ａ，１６ｂまたはドレイン領域１７ａ，１７ｂの他方と拡散領域１４ａ，１４ｂの一端を接続し、拡散領域１４ａ，１４ｂの他端を出力端子ＯＵＴに接続する。 （もっと読む）

【課題】ギガヘルツ帯の高周波信号を伝送するのに好適な配線を提供する。
【解決手段】ギガヘルツ帯の信号を伝送する配線であって、互いに撚り合わされた一対の心線と、第１の絶縁性被覆材と、第２の絶縁性被覆材と、前記一対の心線から放射されるエバーネッセント波を封じ込めるシールド材と、を備え、前記一対の心線は、この配線の特性インピーダンスを１００Ωから２００Ωとし、かつ、前記一対の心線から放射されるＴＥＭ波とエバーネッセント波との位相を整合させる、撚り合わせ回数と、直径と、間隔とを有する。 （もっと読む）

【課題】 冗長判定を早く実施し、読み出しデータを早く出力する。
【解決手段】 アドレス遷移検出回路は、アドレス信号の遷移を検出してアドレス遷移検出信号を出力する。アドレス入力回路は、アドレス遷移検出信号に基づいてアドレス信号を入力する。コマンド判定回路は、コマンド信号をデコードして、アクセス動作を実行するためのコマンド判定信号を出力する。冗長制御回路は、アドレス入力回路からのアドレス信号を用いて冗長判定を行い、冗長メモリセルの使用を判定するタイミングを指示する冗長判定信号に基づいて冗長判定結果を出力する。先行冗長判定回路は、所定のコマンド信号に基づいて冗長判定信号の出力タイミングを制御する。アドレス信号の遷移により予め冗長判定を行うことで、所定のコマンド信号の入力後に冗長判定を行うことなく、冗長判定結果を迅速に出力でき、読み出しデータを早く出力できる。 （もっと読む）

【課題】薬液の分子が耐薬品性シートを透過した場合に、これを効率的に排除することができる貯蔵タンク、その制御方法及び半導体装置の製造方法を提供する。
【解決手段】排気口１ａには排気管６の一端が繋がっており、排気管６の他端は強制排気を行うポンプ等の排気装置に繋がっている。吸気口１ｂには吸気管７の一端が繋がっており、吸気管７の他端は換気用ガスを供給するガスタンク又はガスボンベ等の供給装置に繋がっている。換気用ガスとしては、窒素ガス等の不活性ガス、又は乾燥空気等が用いられる。また、この貯蔵タンクには、圧力計ＰＶ、ＰＳ及びＰ０による測定結果に基づいて、圧力制御弁ＶＶ及びＶＳの開度を制御する制御部５が設けられている。 （もっと読む）

【課題】信頼性や製造歩留まりを向上し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板１０の第１の主面上に、ゲート電極２４とソース／ドレイン拡散層３２とを有するトランジスタ３３を形成する工程と、半導体基板の第１の主面上及びトランジスタ上に第１の絶縁膜３８を形成する工程と、第１の絶縁膜に、ゲート電極に達するコンタクトホール４０を形成する工程と、コンタクトホール内及び第１の絶縁膜上に、プラズマＣＶＤ法により導電膜４２，４４を形成する工程と、第１の絶縁膜の表面が露出するまで導電膜を研磨し、コンタクトホール内に、導電膜を含む導体プラグ４４を埋め込む工程とを有し、導電膜を形成する工程の前に、第１の主面の反対側の面である第２の主面に存在する第２の絶縁膜２９のうち、第２の主面の周縁部に存在する第２の絶縁膜をエッチング除去する工程を更に有している。 （もっと読む）

【課題】適切な密度のダミーパターンを生成することができる半導体装置の設計方法、設計装置及びプログラムを提供することを課題とする。
【解決手段】半導体装置内において実パターンの隙間を埋めるように形成するダミーパターンの設計方法であって、半導体装置の全領域を一定の大きさに分割した領域から、全ての実パターンを一定量だけ拡大した領域を除去して得られる残存領域を求め、その残存領域において前記分割領域の各々を一定量だけ縮小してダミーパターンを生成するダミーパターン生成ステップと、前記ダミーパターンにおいて、密度条件を満たしていないダミーパターンがある場合は、前記ダミーパターン生成ステップにおける前記分割領域のすべて若しくは一部の縮小量、及び／又は前記実パターンの拡大量を変更して前記ダミーパターン生成ステップを繰り返す密度検証ステップとを有する半導体装置の設計方法が提供される。 （もっと読む）

【課題】 冗長メモリセルを有し、所定のビット単位でメモリセルを救済する半導体メモリにおいて、テスト時間を短縮し、テストコストを削減する。
【解決手段】 比較回路２２は、入力アドレスＣＡＤを不良アドレスＦＡと比較する。判定回路２４は、比較結果に基づいて冗長メモリセルＲＭＣを使用するか否かを決定する。判定回路２４は、所定のビット単位で構成される複数のビット群ＢＧ１?２にそれぞれ対応して、救済を行うか否かを示す冗長判定信号ＰＨＩＴ００?０１、１０?１１を出力する。これにより、所定のビット単位でメモリセルを救済する半導体メモリにおいて、圧縮テストを実施するときに、不良のないビット群と冗長メモリセルとを同時にアクセスできる。この結果、テスト時間を短縮でき、テストコストを削減できる。 （もっと読む）

【課題】本発明は、従来の半導体記憶装置よりも、テスト動作時にテスタに接続するパッド数を更に削減した半導体記憶装置を提供することを目的とする。
【解決手段】半導体記憶装置は、データの読み出し又はデータの書き込みを制御する信号を生成するタイミング制御回路と、入力信号パッドと、複数の制御信号パッドと、前記複数の制御信号パッドの少なくとも一つに接続されるスイッチ回路とを備え、前記スイッチ回路は、第１モード時において、前記入力信号パッドからの信号に基づいて前記タイミング制御回路に供給する第１制御信号を生成することを特徴とする。 （もっと読む）

【課題】ジッタの増加を防止し、カットオフ周波数の変動を防止することができる位相ロックループ回路及び遅延ロックループ回路を提供することを課題とする。
【解決手段】リファレンス信号とフィードバック信号との位相を比較し、その位相差を示す位相差信号を出力する位相比較器（１０１）と、前記位相差信号に応じたチャージポンプ電流を出力するチャージポンプ（１０２）と、抵抗及び容量を含み、前記チャージポンプ電流を平滑化して制御電圧に変換するローパスフィルタ（１０３）と、前記制御電圧に応じた周波数の発振信号を生成する電圧制御発振器（１０４）と、前記発振信号を分周した分周信号を生成し、前記分周信号を前記フィードバック信号として前記位相比較器に出力する分周器（１０５）とを有し、前記ローパスフィルタ内の抵抗は、前記制御電圧に応じて変化する可変抵抗であることを特徴とする位相ロックループ回路が提供される。 （もっと読む）

【課題】選択回路を構成するゲート数を削減しチップ面積を低減することができるＤ／Ａ変換器を提供する。
【解決手段】階調選択回路２７は、複数のスイッチ回路３１及びショートスイッチＳＷ１〜ＳＷ５を備える。各スイッチ回路３１は、入力信号Ｄ７〜Ｄ２に基づいて制御され、各ショートスイッチＳＷ１〜ＳＷ５は、入力信号Ｄ２〜Ｄ０に基づいて制御される。複数のスイッチ回路３１及びショートスイッチＳＷ１〜ＳＷ５は、導通または非導通する論理スイッチとして機能する。スイッチ回路３１及びショートスイッチＳＷ１，ＳＷ２の導通時には、それらのオン抵抗により画素電圧を生成するための分圧回路が形成される。また、ショートスイッチＳＷ１〜ＳＷ５は、入力信号Ｄ２〜Ｄ０に応じたスイッチング動作を実現するために、複数のスイッチング素子から構成されている。 （もっと読む）