【課題】パッドに対する配線の形成位置に極めて強い制約がある場合において、検査装置の特殊なプローブ針を用いることなく、装置の占有面積を小さく抑え、プローブ針の作製の容易性及び隣接するプローブ針間の寄生容量の低減の要請を満たすも、簡易な構成でオーバードライブ時のプローブ針とパッドとのショートを確実に防止して、信頼性の高い検査を行う方法の提供。
【解決手段】モニタ装置１０は、例えば半導体基板におけるスクライブ領域に設けられるものであり、一列に順次配置された複数のパッド１と、隣接するパッド１間の領域に配置された複数の素子３と、パッド１と素子３とを接続し、各パッド１を左右交互に迂回しながら一列方向に蛇行状に延在する配線２とを備えて構成される。 （もっと読む）

【課題】露光データ作成の負担の増大を抑制し、少ない計算負荷で、電子線露光による形状が光露光で加工される形状に近似するような電子線用露光データを作成する。
【解決手段】本方法は、半導体装置の設計データから電子線露光に使用される電子線露光データを作成し、電子線露光データを基に電子線露光によって基板上に形成される電子線露光パターンの形状と半導体装置の設計データを基に光露光によって基板上に形成される光露光パターンの形状との相異部分を示す差分情報を抽出し、電子線露光パターンの形状と光露光パターンの形状との相異部分の寸法が所定の基準値内に収まったか否かを判定し、差分情報にしたがって、電子線露光データのパターンを形状変化させて形状変化露光データを取得し、電子線露光データを更新する更新ステップと、相異部分の寸法が所定の基準値内に収まっていないときに、差分抽出、判定、および更新を繰り返す。 （もっと読む）

【課題】ブートプログラムとメインプログラムとが格納されたシリアルインタフェースの不揮発性メモリと、揮発性メモリとが接続される半導体集積回路装置であって、外部部品の増加を招くことがなく、かつ、設計期間の短縮化を図ることができ、かつ、ブートプログラムの改版時にレチクル費用が発生しないようにした半導体集積回路装置を提供する。
【解決手段】システムＬＳＩ２は、シリアルFlashメモリ３用のインタフェースであるブートローダ８を設け、シリアルFlashメモリ３からブートプログラムをリードし、該リードしたブートプログラムを実行してシリアルFlashメモリ３内のメインプログラムをＳＤＲＡＭ４にコピーする。 （もっと読む）

【課題】 配線基板及び半導体装置に関し、多層ビルドアップ基板等の配線基板に加わる応力によるフィルドスタックビアのビア破断を防止する。
【解決手段】 導体層と、前記導体層の表面に形成される第１の凹部と、前記導体層上に形成される第１の絶縁層と、前記第１の絶縁層に形成され、前記第１の凹部を露出させる第１の開口部と、前記第１の開口部内に配置され、少なくとも一部が前記第１の凹部内に埋め込まれる第１のフィルドビアと、前記第１の絶縁膜及び前記第１のフィルドビア上に形成される第２の絶縁層と、前記第２の絶縁層に形成され、前記第１のフィルドビアを露出させる第２の開口部と、前記第２の開口部内に配置され、前記第１のフィルドビアに接続される第２のフィルドビアとを備える。 （もっと読む）

【課題】 電子部品収容テープに関し、ガルウイング状のリード端子を有する電子部品の収容／テーピング／輸送／基板への実装段階において、電子部品の外形保護、リード端子の保護を図り、且つ、安全に取り出す。
【解決手段】 電子部品本体の収容部の周囲に、電子部品の端子と接する位置に配置される畝条突起部の形態を、電子部品本体の４つの隅部以外の位置において、その高さ或いは幅の少なくとも一方を電子部品の端子との接触面積を有為に低減する程度に不均一にする。 （もっと読む）

【課題】 酸素濃度及びアルゴン濃度が制御され、且つ密閉された雰囲気下で、強誘電体膜の熱処理工程を実施することができる半導体装置の製造方法及び熱処理装置を提供する。
【解決手段】 部材が挿入でき、且つ減圧可能である熱処理室と、熱処理室に設けられた、熱処理室内への気体導入及び気体排気が可能である開口と、熱処理室内における気体の圧力を検出し、圧力に関する検出情報を出力する検出部と、熱処置室内の部材を加熱する加熱部と、開口による熱処理室内の気体排気を可能にする制御と、熱処理室内の密閉、開口による熱処理室内の気体導入、及び加熱部による部材の加熱を検出情報に基づいて行う制御と、を行う制御部と、を有する。 （もっと読む）

【課題】
ロジックプロセスとの整合性の高い、メモリセルを含む半導体装置及びその製造方法を提供する。
【解決手段】
半導体装置は、半導体基板の主面側に画定され、各々が、長尺状の平面視形状を有し、トランジスタ部とキャパシタ部を含む、複数の活性領域と、活性領域を取り囲んで半導体基板に形成された溝部と、該溝部を埋め込んだ絶縁材とを含むＳＴＩと、各活性領域のキャパシタ部の幅方向両側のＳＴＩの絶縁材を底部を残して掘り下げ、活性領域側壁を露出するキャパシタ用凹部と、各活性領域のトランジスタ部上面上に形成され、第１絶縁膜とその上の第１導電層とを含む絶縁ゲート電極構造と、各活性領域のキャパシタ部の上面上と露出された側面上に形成され、第１絶縁膜と同一材料で形成された第２絶縁膜と、第２絶縁膜を覆い、複数の活性領域に亘って、第１導電層と同一材料で形成された第２導電層とを含むＭＩＳキャパシタ構造と、を有する。 （もっと読む）

【課題】プログラム検証動作が誤って試行されるのを防止すると共に、フラッシュメモリデバイスの速度に悪影響を及ぼさないようにすることが可能なプログラム検証動作の実施方法、消去検証動作の実施方法、および検出時間制御回路の提供を図る。
【解決手段】プログラム検証動作を実施するための方法であって、基準メモリセルをプログラムするステッ８１プと、複数のメモリセルをプログラムするステップ８３と、前記基準メモリセルの内容を用いてセット信号を生成するステップ８５と、前記セット信号を用いて、前記複数のメモリセルに対する前記プログラム検証動作を開始するステップ８７，８９と、を有するように構成する。 （もっと読む）

【課題】 半導体装置の製造方法及び基板に関し、基板の反りや撓みを解消して、ワイヤ変形やモールド樹脂の未充填を回避する。
【解決手段】 複数の半導体素子が搭載された製品領域２と、製品領域２の周辺に配置され、内周壁面に熱可塑性の第１の樹脂５が配設された複数の孔部４が形成された周辺領域３とを有する基板を用意する工程と、金型を構成する第１の型と第２の型との間に基板を配置するとともに、複数の孔部４に第１の型又は第２の型に配設された複数のピン６を挿入する工程と、第１の型と第２の型により周辺領域３をクランプする工程と、第１の型と第２の型により形成されるキャビティに、溶融した第２の樹脂７を充填して、複数の半導体素子を封止する工程と、溶融した第２の樹脂７が硬化した後、基板及び第２の樹脂７を半導体素子毎に切断する工程とを設ける。 （もっと読む）

【課題】遅延最適な回路合成をおこなう場合の複合セルの利用率を向上させることにより、合成回路の品質を保証すること。
【解決手段】セルライブラリの開発側において、ベンチマーク回路に依存することなくセルライブラリの記憶内容の良し悪しを判定し、その判定結果に応じて記憶内容の最適化をおこなう。具体的には、セルライブラリに保持されている複合セルの遅延値が、その複合セルの機能と等価でかつ単純セルの組み合わせからなる論理回路の遅延値よりも大きい場合に、複合セルのトランジスタの寸法を変更することにより、複合セルの遅延値を論理回路の遅延値以下にする最適化をおこなう。 （もっと読む）