【課題】半導体装置の信頼性、生産性の向上並びに低コスト化を実現させる。
【解決手段】セラミック基材２０と、セラミック基材２０の主面に配設された外部出力端子２０ａと、外部出力端子２０ａの一部を開口するように、セラミック基材２０の主面に選択的に配置された樹脂層３０と、を有することを特徴とする回路基板２０Ｓが提供される。この様な回路基板２０Ｓに半導体素子を搭載し、半導体装置を製造することにより、その信頼性、または生産性が向上し、並びに低コスト化が実現する。 （もっと読む）

【課題】 ＣＰＵの割り込み処理の実施回数を低減してＣＰＵの処理効率を向上させる。
【解決手段】 ＣＰＵ（２０）およびメモリ（６０）間のデータ転送がシリアルインタフェース（５０）を介して実施されるマイクロコンピュータ（１０）においてシリアルインタフェース（５０）の割り込み要求を管理する割り込み管理機構（４０）は、状態遷移回路（４２ｆ、４２ｇ）と、割り込み要求発行回路（４２）とを備える。状態遷移回路（４２ｆ、４２ｇ）は、シリアルインタフェース（５０）が割り込み要求を発行するのに伴って、その割り込み要求の種類および発行回数に応じて状態が遷移する。割り込み要求発行回路（４２）は、状態遷移回路（４２ｆ、４２ｇ）が所定の状態に遷移するのに伴って、ＣＰＵ（２０）に割り込み要求を発行する。 （もっと読む）

【課題】 自然酸化膜を還元除去できる低温化可能な工程を有する半導体装置の製造方法を提供する。
【解決手段】
半導体装置の製造方法は、（ａ）少なくともシリコン表面層を有する基板を準備する工程と、（ｂ）前記シリコン層の表面に厚さ０．１ｎｍ〜０．５ｎｍの自然酸化膜を形成する工程と、（ｃ）前記厚さ０．１ｎｍ〜０．５ｎｍの自然酸化膜を水素アニール処理により、還元除去する工程と、（ｄ）前記工程(ｃ）に続いて、前記シリコン表面層の表面にゲート絶縁膜を形成する工程と、を有する。 （もっと読む）

【課題】信頼性の高い半導体デバイスの良品／不良品判定を行うことができる半導体デバイス試験方法を提供することを課題とする。
【解決手段】複数の半導体デバイスの測定値を入力する入力ステップ（４０２）と、前記複数の測定値のうちの異なる２個の測定値の差の絶対値の平均値を指標値として演算する指標値演算ステップ（４０３）と、前記複数の測定値の標準偏差を演算する標準偏差演算ステップと、前記指標値及び前記標準偏差を基に判定の有効性を判断する有効性判断ステップ（４０６）と、前記判定が有効であると判断されたときには、前記標準偏差を用いて前記複数の半導体デバイスの良品／不良品判定を行ってその判定結果を出力する良品／不良品判定ステップ（４０８）とを有することを特徴とする半導体デバイス試験方法が提供される。 （もっと読む）

【課題】半導体装置の回路基板と半導体素子との隙間の洗浄効果を高める。
【解決手段】回路基板２に半導体素子３を実装する半導体装置１の製造方法において、回路基板２に形成された電極２１および半導体素子３に形成された半田バンプ３１の少なくとも一方にフラックス７を供給する工程と、フラックス７を供給した後、電極２１と半田バンプ３１とを接合する工程と、電極２１と半田バンプ３１とを接合した後、回路基板２と半導体素子３との隙間に蒸気８１を供給して、回路基板２と半導体素子３との隙間を洗浄する工程と、を含む。 （もっと読む）

【課題】集積回路において、全てのパスへの影響を考慮してタイミングエラーを修正することが可能なタイミング調整方法、及びそのコンピュータプログラムを提供すること。
【解決手段】本発明にかかるタイミング調整方法は、集積回路の各パスにおけるタイミングエラーを、パスを構成するセルへのバッファセルの挿入により修正する。その際、パスごとにタイミング規定に対する余裕であるスラックへの影響度を示す感度情報が各セルについて備えられる。この感度情報を用いてタイミングエラーが修正される。これにより、タイミングエラーのないパス（ＭＥＴパス）への影響を考慮したタイミングエラーの修正が可能となる。したがって、タイミングエラーのあるパス（エラーパス）の誘発を防ぐことができる。 （もっと読む）

【課題】半導体装置の信頼性を向上させる。
【解決手段】半導体素子の第１の電極と電子部品の第１の電極端子とを第１のボンディングワイヤにて接続する工程と、次いで、前記半導体素子の第２の電極と前記電子部品の第２の電極端子とを第２のボンディングワイヤにて接続する工程と、前記第２の電極と前記第２の電極端子とを接続する過程に於いて、前記第２のボンディングワイヤと前記第１のボンディングワイヤとの接触を検出する工程と、前記第２の電極と前記第２電極端子とを接続した後に、前記第２のボンディングワイヤと前記第１のボンディングワイヤとの間の接触を解除する。これにより、半導体装置の信頼性が格段に向上する。 （もっと読む）

【課題】複数のＭＯＳＦＥＴにおけるトランジスタ特性変動を抑制すること。
【解決手段】半導体基板１に形成される第１のｐ型活性領域４と、半導体基板１に形成される第２のｐ型活性領域６と、半導体基板１に形成される第１のｎ型活性領域８と、半導体基板１に形成される第２のｎ型活性領域１０と、第１のｐ型活性領域４の上方に形成されて第１の幅を有する第１導電パターン１１ｇと、第２のｐ型活性領域６の上方に形成されて第１の幅より大きい第２の幅を有する第２導電パターン１２ｇと、第１のｎ型活性領域８の上方に形成されて第３の幅を有する第３導電パターン１３ｇと、第２のｎ型活性領域１０の上方に形成されて第３の幅以下の第４の幅を有する第４導電パターン１４ｇとを有する。 （もっと読む）

【課題】検索後、スタンバイ状態に戻る際に充電を必要とするマッチラインの数を減らし、消費電流の低減化を図ることができる連想メモリを提供する。
【解決手段】２ｍ＋１番地（但し、ｍ＝０、１、２、…、２５５である）のメモリセル３（２ｍ＋１、ｐ）については、ゲートがサーチバスＳＢ（ｐ）又はＸＳＢ（ｐ）に接続されているＮＭＯＳトランジスタ１１（２ｍ＋１、ｐ）、１２（２ｍ＋１、ｐ）のソースを２ｍ番地のマッチラインＭＬ２ｍに接続する。例えば、１番地のメモリセル３（１、ｐ）については、ゲートがサーチバスＳＢ（ｐ）又はＸＳＢ（ｐ）に接続されているＮＭＯＳトランジスタ１１（１、ｐ）、１２（１、ｐ）のソースを０番地のマッチラインＭＬ０に接続する。 （もっと読む）

【課題】試料表面の電気的特性を簡易に且つ高精度に測定する検査冶具及びこれを用いた静電容量測定方法を提供すること。
【解決手段】試料の被測定面に対向して配置され、膜の上下両面に加わる圧力差によって試料の被測定面方向に撓む可撓膜６と、可撓膜６の上下両面に配置され、その一部が前記可撓膜６を貫通して上面側と下面側とが連結された電極膜２と、試料の被測定面に当接して、可撓膜６と試料の被測定面との間に気密された領域を形成する壁部材４と、可撓膜６と被測定面との間の気密された領域内の気体を排出する排気路７とを有した検査冶具１０による。この検査冶具１０は排気路７からの排気により可撓膜６及び電極２が被測定面に変形しながら押し付けられて隙間無く密着することにより静電容量等の電気的特性を正確に測定できる。 （もっと読む）