配線基板及び半導体装置
【課題】 配線基板及び半導体装置に関し、多層ビルドアップ基板等の配線基板に加わる応力によるフィルドスタックビアのビア破断を防止する。
【解決手段】 導体層と、前記導体層の表面に形成される第１の凹部と、前記導体層上に形成される第１の絶縁層と、前記第１の絶縁層に形成され、前記第１の凹部を露出させる第１の開口部と、前記第１の開口部内に配置され、少なくとも一部が前記第１の凹部内に埋め込まれる第１のフィルドビアと、前記第１の絶縁膜及び前記第１のフィルドビア上に形成される第２の絶縁層と、前記第２の絶縁層に形成され、前記第１のフィルドビアを露出させる第２の開口部と、前記第２の開口部内に配置され、前記第１のフィルドビアに接続される第２のフィルドビアとを備える。
【解決手段】 導体層と、前記導体層の表面に形成される第１の凹部と、前記導体層上に形成される第１の絶縁層と、前記第１の絶縁層に形成され、前記第１の凹部を露出させる第１の開口部と、前記第１の開口部内に配置され、少なくとも一部が前記第１の凹部内に埋め込まれる第１のフィルドビアと、前記第１の絶縁膜及び前記第１のフィルドビア上に形成される第２の絶縁層と、前記第２の絶縁層に形成され、前記第１のフィルドビアを露出させる第２の開口部と、前記第２の開口部内に配置され、前記第１のフィルドビアに接続される第２のフィルドビアとを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は配線基板及び半導体装置多層ビルドアップ基板及びフリップチップパッケージに関するものであり、特に、多層ビルドアップ基板の配線基板に設けるフィルドスタックビアの接合強度を高めるための構成及びその配線基板を用いた半導体装置に関するものである。
【背景技術】
【０００２】
従来より、半導体素子の実装構造としてはフリップチップパッケージが知られているので、図３４及び図３５を参照して説明する。
図３４参照
図３４は、従来のフリップチップパッケージの構成説明図であり、図３４（ａ）は概略的平面図であり、図３４（ｂ）は平面図におけるＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図である。
従来のフリップチップパッケージは、半導体素子２０１と、半導体素子２０１の表面電極（図示は省略）上に半田等で形成されたバンプ２０２、表面に配線が施され、半導体素子２０１のバンプ２０２と対になる部位に電極開口部が設けられ、開口部以外の箇所はソルダーレジスト２１５で被覆された多層ビルドアップ基板２１０と、半導体素子２０１を保護するために、半導体素子２０１と多層ビルドアップ基板２１０の間隙に充填されるアンダーフィル樹脂２０３と、フリップチップパッケージをマザーボードに実装する際、接続端子となる半田ボール２１６から構成される。
なお、符号２０４は、ポリイミド樹脂コート層である。
【０００３】
図３５参照
図３５は、フィルドスタックビア構造を表す拡大図であり、多層ビルドアップ基板２１０としては６層〜８層のビルドアップ多層基板が一般的に用いられている。
このビルドアップ多層基板２１０は、貫通スルーホール２１２を有するとともに表裏に配線が予めなされたコア基板２１１上に、ビルドアップ樹脂２１３を積層し、レーザ等でビルドアップ樹脂２１３に穿孔した後、Ｃｕメッキで各層間をフィルドビアで接続している。
【０００４】
従来、各層に設けるフィルドビアは、図３５に示すように、積層したフィルドビア同士の位置をオフセットした、スパイラルビア２１７で接続していた。
しかし、近年の半導体の高集積化、高密度化に伴い、基板の配線密度が上がった結果、スパイラルビアでは配線引き回しが困難な状況にあり、より配線密度が高くできる、各層間のビアを直線上に接続するフィルドスタックビア２１８が主流になってきている。
【０００５】
従来のフィルドスタックビアを使用した多層ビルドアップ基板では、半導体素子と基板の熱膨張係数差による応力によりフィルドスタックビアの底部に応力が集中する。
特に、全層フィルドスタックビアの場合は、基板コア層との接続部に応力が集中し、温度サイクル等でビア接合部が破断する問題が発生しているので、この事情を図３６を参照して説明する。
【０００６】
図３６参照
図３６（ａ）に示すように、半導体素子と基板の熱膨張係数差により応力が印加された場合には、全層フィルドスタックビアは全体が一個の剛体として作用するために、テコの原理で、作用点となるコア基板２１１と接する最下層のフィルドスタックビア２１８に応力が集中するため、図３６（ｂ）に示すように、最下層のフィルドスタックビア２１８でビア破断部２１９が発生しやすくなる。
【０００７】
そこで、ビア破断を防止するために、最下層のフィルドスタックビアのサイズをその上に設けるフィルドスタックビアのサイズより大きくして接着強度を高めることが提案されている（例えば、特許文献１参照）。
【０００８】
或いは、一層分の層間絶縁膜を互いに特性の異なる二層のドライフィルムで構成し、レーザ照射により二層のドライフィルムに順テーパ状のビアホールを形成したのち、ウェット・エッチングを施すことにより下層のドライフィルムの設けたビアホールを拡大することにより、フィルドスタックビアの中央部に括れ部を形成することが提案されている（例えば、特許文献２参照）。
【０００９】
この場合、半導体素子と基板の熱膨張係数差により発生した応力は、括れ部に集中するため、コア層と接する部分に印加される応力が低減して、ビア破断を免れることになる。
【特許文献１】特開２００６−２１６７１３号公報
【特許文献２】特開２００６−２５３１８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、上述の特許文献１のように、上層のフィルドスタックビアのサイズを小さくすると、位置合わせが困難になるという問題がある。
一方、上層のフィルドスタックビアのサイズを従来通りにすると、最下層のフィルドスタックビアのサイズはそれより大きくする必要があるため、高集積化の妨げになる。
【００１１】
一方、上述の特許文献２の場合には、２種類のドライフィルムが必要になるため、製造コストの上昇をもたらす虞がある。
また、メッキで充填するビアホールの断面形状が中間部に括れを有する鼓状となるため空気等を巻き込み、メッキ不良になって下層側にボイドが発生しやすく、製造歩留りが低下する虞がある。
【００１２】
したがって、フィルドスタックビアを備えた配線基板において、配線基板に加わる応力によるフィルドスタックビアのビア破断を防止することを目的とする。
【課題を解決するための手段】
【００１３】
この配線基板は、導体層と、前記導体層の表面に形成される第１の凹部と、前記導体層上に形成される第１の絶縁層と、前記第１の絶縁層に形成され、前記第１の凹部を露出させる第１の開口部と、前記第１の開口部内に配置され、少なくとも一部が前記第１の凹部内に埋め込まれる第１のフィルドビアと、前記第１の絶縁膜及び前記第１のフィルドビア上に形成される第２の絶縁層と、前記第２の絶縁層に形成され、前記第１のフィルドビアを露出させる第２の開口部と、前記第２の開口部内に配置され、前記第１のフィルドビアに接続される第２のフィルドビアとを要件とする。
【００１４】
また、別の観点からは、配線基板は、導体層と、前記導体層の表面に形成される第１の凸部と、前記導体層上に形成される第１の絶縁層と、前記第１の絶縁層に形成され、前記第１の凸部を露出させる第１の開口部と、前記第１の開口部内に配置され、前記第１の凸部が底部に埋め込まれる第１のフィルドビアと、前記第１の絶縁膜及び前記第１のフィルドビア上に形成される第２の絶縁層と、前記第２の絶縁層に形成される第２の開口部と、前記第２の開口部内に配置され、前記第１のフィルドビアに接続される第２のフィルドビアとを備えることを要件とする。
【００１５】
また、別の観点からは、半導体装置としては、上述の各種の配線基板のいずれかに半導体素子を実装することを要件とする。
【発明の効果】
【００１６】
開示の配線基板によれば、応力の最も集中する最下層のフィルドスタックビアの底面が、それと接する導電体パターンに設けた凹部或いは突起パターンと組み込み合うビア構造とし、フィルドスタックビアの底面の接触面積を三次元的に広げて大きくしているので、接着強度が高まり、ビア破断を効果的に抑制することができる。
【発明を実施するための最良の形態】
【００１７】
ここで、図１を参照して、本発明の第１の実施の形態を説明する。
図１（ａ）参照
内壁面にＣｕメッキ層１２が形成された貫通スルーホールに樹脂１３を充填するとともに、表裏に所定の配線パターン１４が形成されたコア基板１１にフィルドスタックビア１５を形成する際に、少なくとも、最下層のフィルドスタックビア１５1 の底部を、それと接する導電体パターン、典型的には配線パターン１４に設けた凹部に埋め込むように形成する。
【００１８】
図１（ｂ）参照
この場合の埋め込み深さｄは、５μｍ以上、或いは、最下層のフィルドスタックビア１５1 の底部が埋め込まれる配線パターン１４の厚さｔの１／３以上のいずれかの条件を満たすようにする。
因に、配線パターン１４の厚さｔは、１５〜２０μｍ程度である。
【００１９】
このように、フィルドスタックビア１５1 を埋込ビア構造にすることによって、フィルドスタックビア１５1 の接合面積は増加し、接合強度が高まる。
この場合、順次積層するフィルドスタックビア１５2 ，１５3 も図に示すように埋込ビア構造にしても良いし、或いは、従来通りの非埋込ビア構造にしても良い。
【００２０】
また、各フィルドスタックビアの径ａ1 ，ａ2 ，ａ3 は、上述の特許文献１のように意図的にサイズを変更することなく、基本的に同一ビア径、即ち、ａ1 ＝ａ2 ＝ａ3 とする。
なお、この場合、各フィルドスタックビアの断面形状は、レーザ照射による開口形成に伴って、フィルドスタックビアの厚さが３０〜４０μｍの場合、底部の幅が、頂部の幅、即ち、径ａ1 ，ａ2 ，ａ3 の８０〜９０％の逆テーパ状となる。
また、埋め込み深さも、基本的に各フィルドスタックビアで同一深さを基本とするが、各フィルドスタックビアで異なっていても良い。
【００２１】
このような、埋込ビア構造とするためには、フィルドスタックビア１５を形成する際に、予めフィルドスタックビア直下に位置する導電体パターン、即ち、配線パターン１４に、エッチング等で凹みを形成し、その凹みを埋め込むようにフィルドスタックビア１５を形成する。
【００２２】
また、図１（ａ）に示すように、この配線基板１０上に半田バンプ２２によって半導体チップ２１をボンディングしたのち、半導体チップ２１と配線基板１０との間にアンダーフィル樹脂２３を充填することによってフリップチップパッケージを構成する。
なお、図における符号１６、１７、２４は、それぞれドライフィルムによる層間絶縁膜、ソルダーレジスト、及び、ポリイミド樹脂コート層である。
【００２３】
このようなフリップチップパッケージにおいては、少なくとも応力が集中して加わる最下層のフィルドスタックビア１５1 を埋込ビア構造としているため、フィルドスタックビア１５1 のビア破断が発生することがなく、信頼性の高いフリップチップパッケージを実現することができる。
【００２４】
次に、図２を参照して、本発明の第２の実施の形態を説明する。
図２（ａ）参照
内壁面にＣｕメッキ層１２が形成された貫通スルーホールに樹脂１３を充填するとともに、表裏に所定の配線パターン１４が形成されたコア基板１１にフィルドスタックビア１８を形成する際に、少なくとも、最下層のフィルドスタックビア１８1 の底部を、それと接する導電体パターン、典型的には配線パターン１４の表面に電解メッキにより設けた突起部１９を包み込むように形成する。
【００２５】
図２（ｂ）参照
この場合の突起部１９の高さｈは、５μｍ以上で、フィルドスタックビア１８1 の厚さの１／３以下の条件を満たすようにする。
【００２６】
このように、フィルドスタックビア１８1 を包込ビア構造にすることによって、フィルドスタックビア１８1 の接合面積は増加し、接合強度が高まる。
この場合、順次積層するフィルドスタックビア１８2 ，１８3 も図に示すように埋込ビア構造にしても良いし、或いは、従来通りの非埋込ビア構造にしても良い。
【００２７】
また、各フィルドスタックビアの径は、上述の特許文献１のように意図的にサイズを変更することなく、基本的に同一ビア径とする。
また、突起部１９の高さｈ1 ，ｈ2 ，ｈ3 は、基本的に各フィルドスタックビアで同一高さとするが、各フィルドスタックビアで異なっていても良い。
【００２８】
このような、包込ビア構造とするためには、フィルドスタックビア１８を形成する際に、予めフィルドスタックビア直下に位置する導電体パターン、即ち、配線パターン１４の表面に所定の開口部を形成したドライフィルムをメッキフレームとして貼り付け、電解メッキ法により突起部１９を形成したのち、この突起部１９を包み込むようにフィルドスタックビア１８を形成する。
【００２９】
また、図２（ａ）に示すように、この配線基板１０上に半田バンプ２２によって半導体チップ２１をボンディングしたのち、半導体チップ２１と配線基板１０との間にアンダーフィル樹脂２３を充填することによってフリップチップパッケージを構成する。
【００３０】
このようなフリップチップパッケージにおいては、少なくとも応力が集中して加わる最下層のフィルドスタックビア１８1 を包込ビア構造としているため、フィルドスタックビア１８1 のビア破断が発生することがなく、信頼性の高いフリップチップパッケージを実現することができる。
【実施例１】
【００３１】
次に、図３乃至図５を参照して、本発明の実施例１の多層ビルドアップ基板の製造工程を説明する。
図３（ａ）参照
まず、貫通ビア３１を設けるとともに、貫通ビア３１の内壁面及び主表面にＣｕパターン３２を形成したコア基板３０を用意する。
【００３２】
図３（ｂ）参照
次いで、貫通ビア３１に例えば、エポキシ樹脂を埋め込んでビア充填樹脂層３３を形成する。
この時、ビア充填樹脂層３３の表面がコア基板３０の主面に対して凹まないように複数回エポキシ樹脂を塗布する。
【００３３】
図３（ｃ）参照
次いで、全面に無電解メッキでＣｕメッキシード層（図示は省略）を形成したのち、電解メッキを施すことによって厚さが、例えば、１０〜２０μｍのＣｕメッキ層３４を形成する。
なお、この時の厚さはＣｕメッキシード層を含んだ厚さである。
なお、以後の工程及び他の実施例においては、メッキシード層については説明を省略する。
【００３４】
図３（ｄ）参照
次いで、貫通ビア３１の位置に対応するとともに、中央部に開口部３６を有するレジストパターン３５を設け、このレジストパターン３５をマスクとしてＣｕメッキ層３４をエッチングして配線パターン３７を形成する。
なお、この時の開口部３６の径は、以降に層間絶縁膜に形成するビアホールのテーパ形状に整合するサイズとし、また、配線パターン３７に形成された凹部３８の底部はビア充填樹脂３３に達する。
【００３５】
図４（ｅ）参照
次いで、レジストパターン３５を除去したのち、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜３９とする。
なお、この工程はコア基板３０の表裏に行うものであるが、図示及び説明を簡単にするために、一方の面についてのみ説明する。
【００３６】
図４（ｆ）参照
次いで、レーザ光４０を照射することによって、層間絶縁膜３９にビアホール４１を形成する。 図４（ｇ）参照
次いで、全面にＣｕメッキ層４２を形成する。
この時、表面が平坦になるように研磨する。
なお、以降の工程及び他の実施例においても、凹部をＣｕメッキ層で埋め込む場合には平坦化処理を行うが、以降は説明を省略する。
【００３７】
図４（ｈ）参照
次いで、レジストパターン４３を設け、このレジストパターン４３をマスクとしてエッチングを施すことによって、配線パターン４５と一体になったフィルドスタックビア４４が形成される。
この時、フィルドスタックビア４４の底部は、配線パターン３７の厚さ分だけ埋め込まれた埋込ビア構造になるため、接合面積が増大して強度が高まる。
【００３８】
図５（ｉ）参照
次いで、レジストパターン４３を除去したのち、再び、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜４６とする。
図５（ｊ）参照
次いで、レーザ光４７を照射することによって、層間絶縁膜４６にビアホール４８を形成する。
【００３９】
図５（ｋ）参照
以降は、図４（ｇ）及び図５（ｉ）の工程を行うことによって２層目の配線パターン５０と一体になったフィルドスタックビア４９を形成する。
この、層間絶縁膜の形成工程、レーザ照射によるビアホールの形成工程、Ｃｕメッキ工程、及び、エッチング工程を必要とする層数だけ繰り返すことによって本発明の実施例１の多層ビルドアップ基板が完成する。
なお、図５（ｋ）は、３層構造として示しており、符号５１，５２，５３は、それぞれ、層間絶縁膜、フィルドスタックビア、及び、フィルドスタックビア５２と一体に形成された配線パターンである。
【００４０】
このように、本発明の実施例１においては、コア基板に接する配線層にエッチングにより凹部を形成し、この凹部にその底部を埋め込むように最下層のフィルドスタックビアを形成しているので、ビア破断の発生を防止することができる。
【実施例２】
【００４１】
次に、図６乃至図８を参照して、本発明の実施例２の多層ビルドアップ基板の製造工程を説明する。
図６（ａ）参照
まず、上記の実施例１と同様に、貫通ビア３１を設けるとともに、貫通ビア３１の内壁面及び主表面にＣｕパターン３２を形成したコア基板３０を用意する。
【００４２】
図６（ｂ）参照
次いで、貫通ビア３１に例えば、エポキシ樹脂を埋め込んでビア充填樹脂層３３を形成する。
この時、ビア充填樹脂層３３の表面がコア基板３０の主面に対して凹まないように複数回エポキシ樹脂を塗布する。
【００４３】
図６（ｃ）参照
次いで、例えば、１０〜２０μｍのＣｕメッキ層３４を形成する。
図６（ｄ）参照
次いで、貫通ビア３１の位置に対応するとともに、中央部に開口部３６を有するレジストパターン３５を設け、このレジストパターン３５をマスクとしてＣｕメッキ層３４をエッチングして配線パターン３７を形成する。
なお、この時の開口部３６の径は、以降に層間絶縁膜に形成するビアホールのテーパ形状に整合するサイズとし、また、配線パターン３７に形成された凹部３８の底部はビア充填樹脂３３に達する。
【００４４】
図７（ｅ）参照
次いで、レジストパターン３５を除去したのち、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜３９とする。
なお、この工程はコア基板３０の表裏に行うものであるが、図示及び説明を簡単にするために、一方の面についてのみ説明する。
【００４５】
図７（ｆ）参照
次いで、レーザ光４０を照射することによって、層間絶縁膜３９にビアホール４１を形成する。 図７（ｇ）参照
次いで、全面にＣｕメッキ層４２を形成する。
【００４６】
図７（ｈ）参照
次いで、中央に開口部５５を有するレジストパターン５４を設け、このレジストパターン５４をマスクとしてエッチングを施すことによって、配線パターン５７と一体になったフィルドスタックビア５６が形成される。
【００４７】
この時、フィルドスタックビア５６の底部は、配線パターン３７の厚さ分だけ埋め込まれた埋込ビア構造になるため、接合面積が増大して強度が高まる。
また、同時に、フィルドスタックビア５６と一体に形成された配線パターン５７の表面にも凹部５８が形成される。
この凹部５８の深さは、配線パターン５７の厚さと同じかそれより深くなる。
因に、配線パターン５７の厚さは１２μｍ程度である。
【００４８】
図８（ｉ）参照
次いで、レジストパターン５４を除去したのち、再び、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜４６とする。
図８（ｊ）参照
次いで、レーザ光４７を照射することによって、層間絶縁膜４６にビアホール４８を形成する。
【００４９】
図８（ｋ）参照
以降は、図７（ｇ）及び図８（ｉ）の工程を行うことによって２層目の配線パターン６０と一体になったフィルドスタックビア５９を形成する。
この時、フィルドスタックビア５９の底部は、配線パターン５７に形成された凹部５８埋め込まれた埋込ビア構造になるため、接合面積が増大して強度が高まる。
また、同時に、フィルドスタックビア５９と一体に形成された配線パターン６０の表面にも凹部６１が形成される。
【００５０】
この、層間絶縁膜の形成工程、レーザ照射によるビアホールの形成工程、Ｃｕメッキ工程、及び、エッチング工程を必要とする層数だけ繰り返すことによって本発明の実施例２の多層ビルドアップ基板が完成する。
なお、図８（ｋ）は、３層構造として示しており、符号６２，６３は、フィルドスタックビア、及び、フィルドスタックビア６２と一体に形成された配線パターンである。
【００５１】
このように、本発明の実施例２においては、最下層のフィルドスタックビアのみならず、全てのフィルドスタックビアも埋込ビア構造にしているため、接合強度はより高まり、ビア破断に対する耐性がより高まる。
【実施例３】
【００５２】
次に、図９乃至図１１を参照して、本発明の実施例３の多層ビルドアップ基板の製造工程を説明する。
図９（ａ）参照
まず、上記の実施例１と同様に、貫通ビア３１を設けるとともに、貫通ビア３１の内壁面及び主表面にＣｕパターン３２を形成したコア基板３０を用意する。
【００５３】
図９（ｂ）参照
次いで、貫通ビア３１に例えば、エポキシ樹脂を埋め込んでビア充填樹脂層３３を形成する。
この時、エポキシ樹脂の塗布工程を一回にすることによって、ビア充填樹脂層３３に凹部６４を形成することができる。
【００５４】
図９（ｃ）参照
次いで、平坦部における厚さが例えば、１０〜２０μｍになるようにＣｕメッキ層６５を形成する。
図９（ｄ）参照
次いで、貫通ビア３１の位置に対応するとともに、中央部に開口部３６を有するレジストパターン３５を設け、このレジストパターン３５をマスクとしてＣｕメッキ層６５をエッチングして配線パターン６６を形成するとともに、配線パターン６６に凹部６７を形成する。
【００５５】
なお、この時の開口部３６の径は、以降に層間絶縁膜に形成するビアホールのテーパ形状に整合するサイズとする。
また、この凹部６７の深さは、配線パターン６６の厚さと同じかそれより深くなる。
因に、配線パターン６６の厚さは１２μｍ程度である。
【００５６】
図１０（ｅ）参照
次いで、レジストパターン３５を除去したのち、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜３９とする。
なお、この工程はコア基板３０の表裏に行うものであるが、図示及び説明を簡単にするために、一方の面についてのみ説明する。
【００５７】
図１０（ｆ）参照
次いで、レーザ光４０を照射することによって、層間絶縁膜３９にビアホール４１を形成する。 図１０（ｇ）参照
次いで、全面にＣｕメッキ層６８を形成する。
【００５８】
図１０（ｈ）参照
次いで、レジストパターン４３を設け、このレジストパターン４３をマスクとしてエッチングを施すことによって、配線パターン７０と一体になったフィルドスタックビア６９が形成される。
この時、フィルドスタックビア６９の底部は、配線パターン６６に形成された凹部６７に埋め込まれた埋込ビア構造になるため、接合面積が増大して強度が高まる。
【００５９】
図１１（ｉ）参照
次いで、レジストパターン４３を除去したのち、再び、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜４６とする。 図１１（ｊ）参照
次いで、レーザ光４７を照射することによって、層間絶縁膜４６にビアホール４８を形成する。
【００６０】
図１１（ｋ）参照
以降は、図１０（ｇ）及び図１１（ｉ）の工程を行うことによって２層目の配線パターン７２と一体になったフィルドスタックビア７１を形成する。
この、層間絶縁膜の形成工程、レーザ照射によるビアホールの形成工程、Ｃｕメッキ工程、及び、エッチング工程を必要とする層数だけ繰り返すことによって本発明の実施例３の多層ビルドアップ基板が完成する。
なお、図１１（ｋ）は、３層構造として示しており、符号７３，７４は、フィルドスタックビア、及び、フィルドスタックビア７３と一体に形成された配線パターンである。
【００６１】
このように、本発明の実施例３においては、ビア充填樹脂に形成される凹部を利用して、最下層のフィルドスタックビアを埋込ビア構造としており、フィルドスタックビアの底面との接合面全面がＣｕ層となるため、接合強度が高まり、ビア破断の発生を防止することができる。
【００６２】
また、凹部の深さは、ビア充填樹脂の充填量により制御できるので、フィルドスタックビアの底部と組み込み合う凹部を深さを深くすることができ、それによって、フィルドスタックビアの底面との接合面積をさらに増大することができる。
【実施例４】
【００６３】
次に、図１２及び図１３を参照して、本発明の実施例４の多層ビルドアップ基板の製造工程を説明する。
図１２（ａ）参照
まず、上記の実施例３と同様に、貫通ビア３１を設けるとともに、貫通ビア３１の内壁面及び主表面にＣｕパターン３２を形成したコア基板３０を用意する。
【００６４】
図１２（ｂ）参照
次いで、貫通ビア３１に例えば、エポキシ樹脂を埋め込んでビア充填樹脂層３３を形成する。
この時、エポキシ樹脂の塗布工程を一回にすることによって、ビア充填樹脂層３３に凹部６４を形成することができる。
【００６５】
図１２（ｃ）参照
次いで、全面に厚さが、例えば、１０〜２０μｍのＣｕメッキ層７５を形成する。
この時、Ｃｕメッキ層７５は凹部６４に沿って湾曲するので凹部７６が形成される。
図１２（ｄ）参照
次いで、貫通ビア３１の位置に対応するとともに、レジストパターン７７を設け、このレジストパターン７７をマスクとしてＣｕメッキ層７５をエッチングして配線パターン７８を形成する。
【００６６】
図１３（ｅ）参照
次いで、レジストパターン７７を除去したのち、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜３９とする。
なお、この工程はコア基板３０の表裏に行うものであるが、図示及び説明を簡単にするために、一方の面についてのみ説明する。
【００６７】
図１３（ｆ）参照
次いで、レーザ光４０を照射することによって、層間絶縁膜３９にビアホール４１を形成する。 図１３（ｇ）参照
次いで、全面にＣｕメッキ層６８を形成する。
図１３（ｈ）参照
以降は実施例３における図１０（ｈ）乃至図１１（ｋ）の工程を順次行うことによって３層構造のフィルドスタックビアを備えた多層ビルドアップ基板が完成する。
【００６８】
本発明の実施例４においては、コア基板にＣｕメッキ層を形成する際に、ビア充填樹脂層３３に形成された凹部６４を埋め込まないようにしているので、埋込ビア構造を形成するための凹部のエッチング工程が不要になり、製造工程が簡素化される。
【実施例５】
【００６９】
次に、図１４乃至図１６を参照して、本発明の実施例５の多層ビルドアップ基板の製造工程を説明する。
図１４（ａ）参照
まず、上記の実施例３と同様に、貫通ビア３１を設けるとともに、貫通ビア３１の内壁面及び主表面にＣｕパターン３２を形成したコア基板３０を用意する。
【００７０】
図１４（ｂ）参照
次いで、貫通ビア３１に例えば、エポキシ樹脂を埋め込んでビア充填樹脂層３３を形成する。
この時、エポキシ樹脂の塗布工程を一回にすることによって、ビア充填樹脂層３３に凹部６４を形成することができる。
【００７１】
図１４（ｃ）参照
次いで、平坦部における厚さが例えば、１０〜２０μｍになるようにＣｕメッキ層６５を形成する。
図１４（ｄ）参照
次いで、貫通ビア３１の位置に対応するとともに、中央部に開口部３６を有するレジストパターン３５を設け、このレジストパターン３５をマスクとしてＣｕメッキ層６５をエッチングして配線パターン６６を形成するとともに、配線パターン６６に凹部６７を形成する。
【００７２】
なお、この時の開口部３６の径は、以降に層間絶縁膜に形成するビアホールのテーパ形状に整合するサイズとする。
また、この凹部６７の深さは、配線パターン６６の厚さと同じかそれより深くなる。
因に、配線パターン６６の厚さは１２μｍ程度である。
【００７３】
図１５（ｅ）参照
次いで、レジストパターン３５を除去したのち、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜３９とする。
なお、この工程はコア基板３０の表裏に行うものであるが、図示及び説明を簡単にするために、一方の面についてのみ説明する。
【００７４】
図１５（ｆ）参照
次いで、レーザ光４０を照射することによって、層間絶縁膜３９にビアホール４１を形成する。 図１５（ｇ）参照
次いで、全面にＣｕメッキ層６８を形成する。
【００７５】
図１５（ｈ）参照
次いで、実施例２と同様に、中央に開口部８０を有するレジストパターン７９を設け、このレジストパターン７９をマスクとしてエッチングを施すことによって、配線パターン８２と一体になったフィルドスタックビア８１が形成される。
【００７６】
この時、フィルドスタックビア８１の底部は、凹部６７の厚さ分だけ埋め込まれた埋込ビア構造になるため、接合面積が増大して強度が高まる。
また、同時に、フィルドスタックビア８１と一体に形成された配線パターン８２の表面にも凹部８３が形成される。
この凹部８３の深さは、配線パターン８２の厚さと同じかそれより深くなる。
【００７７】
図１６（ｉ）参照
次いで、レジストパターン７９を除去したのち、再び、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜４６とする。
図１６（ｊ）参照
次いで、レーザ光４７を照射することによって、層間絶縁膜４６にビアホール４８を形成する。
【００７８】
図１６（ｋ）参照
以降は、図７（ｇ）及び図８（ｉ）の工程を行うことによって２層目の配線パターン８５と一体になったフィルドスタックビア８４を形成する。
この時、フィルドスタックビア８４の底部は、配線パターン８２に形成された凹部８３が埋め込まれた埋込ビア構造になるため、接合面積が増大して強度が高まる。
また、同時に、フィルドスタックビア８４と一体に形成された配線パターン８５の表面にも凹部が形成される。
【００７９】
この、層間絶縁膜の形成工程、レーザ照射によるビアホールの形成工程、Ｃｕメッキ工程、及び、エッチング工程を必要とする層数だけ繰り返すことによって本発明の実施例２の多層ビルドアップ基板が完成する。
なお、図１６（ｋ）は、３層構造として示しており、符号８６，８７は、フィルドスタックビア、及び、フィルドスタックビア８６と一体に形成された配線パターンである。
【００８０】
このように、本発明の実施例５においては、実施例２と同様に全てのフィルドスタックビアを埋込ビア構造にしているのでビア破断耐性が大きくなる。
また、実施例３と同様に、ビア充填樹脂に形成される凹部を利用して、最下層のフィルドスタックビアを埋込ビア構造としており、フィルドスタックビアの底面との接合面全面がＣｕ層となるため、接合強度が高まり、ビア破断の発生を防止することができる。
【実施例６】
【００８１】
次に、図１７乃至図１９を参照して、本発明の実施例６の多層ビルドアップ基板の製造工程を説明する。
図１７（ａ）参照
まず、実施例１と同様に、貫通ビア３１を設けるとともに、貫通ビア３１の内壁面及び主表面にＣｕパターン３２を形成したコア基板３０を用意する。
【００８２】
図１７（ｂ）参照
次いで、貫通ビア３１に例えば、エポキシ樹脂を埋め込んでビア充填樹脂層３３を形成する。
この時、ビア充填樹脂層３３の表面がコア基板３０の主面に対して凹まないように複数回エポキシ樹脂を塗布する。
【００８３】
図１７（ｃ）参照
次いで、全面に厚さが、例えば、１０〜２０μｍのＣｕメッキ層３４を形成する。
図１７（ｄ）参照
次いで、貫通ビア３１の位置に対応するとともに、レジストパターン８８を設け、このレジストパターン８８をマスクとしてＣｕメッキ層３４をエッチングして配線パターン８９を形成する。
【００８４】
図１８（ｅ）参照
次いで、レジストパターン８８を除去したのち、例えば、厚さが１０〜３０μｍのドライフィルムレジスト９０を貼り付け、例えば、直径が２０μｍの開口部を形成したのち、開口部を電解ＣｕメッキすることによってＣｕ突起部９１を形成する。
なお、この工程はコア基板３０の表裏に行うものであるが、図示及び説明を簡単にするために、一方の面についてのみ説明する。
【００８５】
図１８（ｆ）参照
次いで、ドライフィルムレジスト９０を除去したのち、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜３９を形成する。
図１８（ｇ）参照
次いで、レーザ光４０を照射することによって、層間絶縁膜３９にビアホール４１を形成する。
【００８６】
図１８（ｈ）参照
次いで、全面にＣｕメッキ層４２を形成する。
この時、表面が平坦になるように研磨する。
【００８７】
図１９（ｉ）参照
次いで、レジストパターン４３を設け、このレジストパターン４３をマスクとしてエッチングを施すことによって、配線パターン９３と一体になったフィルドスタックビア９２が形成される。
この時、フィルドスタックビア９２の底部は、Ｃｕ突起部９１を包み込む包込ビア構造になるため、接合面積が増大して強度が高まる。
【００８８】
図１９（ｊ）参照
次いで、レジストパターン４３を除去したのち、再び、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜４６とする。
図１９（ｋ）参照
以降は、上記の実施例１と同様に、レーザ照射によるビアホールの形成工程、Ｃｕメッキ工程、エッチング工程、及び、層間絶縁膜の形成工程を必要とする層数だけ繰り返すことによって本発明の実施例６の多層ビルドアップ基板が完成する。
【００８９】
このように、本発明の実施例６においては、配線パターンの表面に電解メッキでＣｕ突起部を設けており、このＣｕ突起部をその底部が包み込むように最下層のフィルドスタックビアを形成しているので、ビア破断の発生を防止することができる。
【実施例７】
【００９０】
次に、図２０乃至図２２を参照して、本発明の実施例７の多層ビルドアップ基板の製造工程を説明する。
図２０（ａ）参照
まず、実施例６と同様に、貫通ビア３１を設けるとともに、貫通ビア３１の内壁面及び主表面にＣｕパターン３２を形成したコア基板３０を用意する。
【００９１】
図２０（ｂ）参照
次いで、貫通ビア３１に例えば、エポキシ樹脂を埋め込んでビア充填樹脂層３３を形成する。
この時、ビア充填樹脂層３３の表面がコア基板３０の主面に対して凹まないように複数回エポキシ樹脂を塗布する。
【００９２】
図２０（ｃ）参照
次いで、全面に厚さが、例えば、１０〜２０μｍのＣｕメッキ層３４を形成する。
図２０（ｄ）参照
次いで、貫通ビア３１の位置に対応するとともに、レジストパターン８８を設け、このレジストパターン８８をマスクとしてＣｕメッキ層３４をエッチングして配線パターン８９を形成する。
【００９３】
図２１（ｅ）参照
次いで、レジストパターン８８を除去したのち、例えば、厚さが１０〜３０μｍのドライフィルムレジスト９０を貼り付け、例えば、直径が２０μｍの開口部を形成したのち、開口部を電解ＣｕメッキすることによってＣｕ突起部９１を形成する。
なお、この工程はコア基板３０の表裏に行うものであるが、図示及び説明を簡単にするために、一方の面についてのみ説明する。
【００９４】
図２１（ｆ）参照
次いで、ドライフィルムレジスト９０を除去したのち、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜３９を形成する。
図２１（ｇ）参照
次いで、レーザ光４０を照射することによって、層間絶縁膜３９にビアホール４１を形成する。
【００９５】
図２１（ｈ）参照
次いで、全面にＣｕメッキ層４２を形成する。
この時、表面が平坦になるように研磨する。
【００９６】
図２２（ｉ）参照
次いで、レジストパターン４３を設け、このレジストパターン４３をマスクとしてエッチングを施すことによって、配線パターン９３と一体になったフィルドスタックビア９２が形成される。
この時、フィルドスタックビア９２の底部は、Ｃｕ突起部９１を包み込む包込ビア構造になるため、接合面積が増大して強度が高まる。
【００９７】
図２２（ｊ）参照
次いで、レジストパターン４３を除去したのち、再び、例えば、厚さが１０〜３０μｍのドライフィルムレジスト９４を貼り付け、例えば、直径が２０μｍの開口部を形成したのち、開口部を電解ＣｕメッキすることによってＣｕ突起部９５を形成する。
【００９８】
図２２（ｋ）参照
次いで、ドライフィルムレジスト９４を除去し、以降は、層間絶縁膜の形成工程、レーザ照射によるビアホールの形成工程、Ｃｕメッキ工程、エッチング工程、及び、Ｃｕ突起部の形成工程及を必要とする層数だけ繰り返すことによって本発明の実施例７の多層ビルドアップ基板が完成する。
なお、図２２（ｋ）は、３層構造として示しており、符号９６，９９はフィルドスタックビアであり、符号９７，１００はそれぞれフィルドスタックビア９６，９９と一体に形成された配線パターンであり、また、符号９８はＣｕ突起部である。
【００９９】
このように、本発明の実施例７においては、全てのフィルドスタックビアを包込ビア構造にしているので、ビア破断耐性が高まる。
【実施例８】
【０１００】
次に、図２３乃至図２５を参照して、本発明の実施例８の多層ビルドアップ基板の製造工程を説明する。
図２３（ａ）参照
まず、実施例６と同様に、貫通ビア３１を設けるとともに、貫通ビア３１の内壁面及び主表面にＣｕパターン３２を形成したコア基板３０を用意する。
【０１０１】
図２３（ｂ）参照
次いで、貫通ビア３１に例えば、エポキシ樹脂を埋め込んでビア充填樹脂層３３を形成する。
この時、ビア充填樹脂層３３の表面がコア基板３０の主面に対して凹まないように複数回エポキシ樹脂を塗布する。
図２３（ｃ）参照
次いで、全面に厚さが、例えば、１０〜２０μｍのＣｕメッキ層３４を形成する。
【０１０２】
図２３（ｄ）参照
次いで、貫通ビア３１の位置に対応するとともに、レジストパターン８８を設け、このレジストパターン８８をマスクとしてＣｕメッキ層３４をエッチングして配線パターン８９を形成する。
【０１０３】
図２４（ｅ）参照
次いで、レジストパターン８８を除去したのち、スクリン印刷法により配線パターン８９の上に、例えば、直径が２０μｍで、厚さが、５〜２０μｍのエポキシ樹脂による樹脂突起１０１を形成する。
【０１０４】
図２４（ｆ）参照
次いで、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜３９を形成する。
図２４（ｇ）参照
次いで、レーザ光４０を照射することによって、層間絶縁膜３９にビアホール４１を形成する。
【０１０５】
図２４（ｈ）参照
次いで、全面にＣｕメッキ層４２を形成する。
この時、表面が平坦になるように研磨する。
図２５（ｉ）参照
次いで、レジストパターン４３を設け、このレジストパターン４３をマスクとしてエッチングを施すことによって、配線パターン９３と一体になったフィルドスタックビア９２が形成される。
この時、フィルドスタックビア９２の底部は、樹脂突起部１０１を包み込む包込ビア構造になるため、接合面積が増大して強度が高まる。
【０１０６】
図２５（ｊ）参照
次いで、レジストパターン４３を除去したのち、再び、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜４６とする。 図２５（ｋ）参照
以降は、上記の実施例１と同様に、レーザ照射によるビアホールの形成工程、Ｃｕメッキ工程、エッチング工程、及び、層間絶縁膜の形成工程を必要とする層数だけ繰り返すことによって本発明の実施例８の多層ビルドアップ基板が完成する。
【実施例９】
【０１０７】
次に、図２６を参照して、本発明の実施例９のフリップチップパッケージを説明する。
図２６参照
図２６（ａ）は、本発明の実施例９のフリップチップパッケージの概略的断面図であり、また、図２６（ｂ）は要部拡大図であり、上記の実施例１の多層ビルドアップ基板に半導体素子を搭載したものである。
半導体素子１１０は、半導体素子１１０の表面電極（図示は省略）上に形成された半田バンプ１１１を介して、多層ビルドアップ基板２９の最上層に形成されたＣｕ配線層、即ち、パッドに接続されている。
【０１０８】
なお、半導体素子１１０の電極形成面にはポリイミド樹脂コート層１１２が設けられており、また、多層ビルドアップ基板２９と半導体素子１１０との間隙にはアンダーフィル樹脂１１３が充填される。
【０１０９】
また、多層ビルドアップ基板２９の裏面には、フリップチップパッケージをマザーボードに実装する際の接続端子となる半田ボール１１４が設けられており、また、半田バンプ１１１と接続する側にはソルダーレジスト１１５が設けられている。
【０１１０】
このように、本発明の実施例９においては、実施例１に示した最下層のフィルドスタックビアを埋込ビア構造にした多層ビルドアップ基板を用いているので、この多層ビルドアップ基板に半導体素子を搭載してフリップチップパッケージを構成した場合、熱膨張係数の差に起因する応力が加えられても、ビア破断耐性が高まっているので、ビア破断が発生することがない。
【実施例１０】
【０１１１】
次に、図２７を参照して、本発明の実施例１０のフリップチップパッケージを説明するが、基本的構成は実施例９と同様であるので、ここでは、フィルドスタックビア構造を示す要部拡大図のみを示す。
図２７参照
図２７は、本発明の実施例１０のフリップチップパッケージの要部拡大図であり、上記の実施例２の多層ビルドアップ基板に半導体素子を搭載したものである。
【０１１２】
このように、本発明の実施例１０においては、実施例２に示した全層のフィルドスタックビアを埋込ビア構造にした多層ビルドアップ基板を用いているので、この多層ビルドアップ基板に半導体素子を搭載してフリップチップパッケージを構成した場合、熱膨張係数の差に起因する応力が加えられても、ビア破断耐性がより高まっているので、ビア破断が発生することがない。
【実施例１１】
【０１１３】
次に、図２８を参照して、本発明の実施例１１のフリップチップパッケージを説明するが、基本的構成は実施例９と同様であるので、ここでは、フィルドスタックビア構造を示す要部拡大図のみを示す。
図２８参照
図２８は、本発明の実施例１１のフリップチップパッケージの要部拡大図であり、上記の実施例３の多層ビルドアップ基板に半導体素子を搭載したものである。
【０１１４】
このように、本発明の実施例１１においては、実施例３に示した最下層のフィルドスタックビアをビア充填樹脂に設けた凹部を利用して埋め込んだ埋込ビア構造にした多層ビルドアップ基板を用いているので、この多層ビルドアップ基板に半導体素子を搭載してフリップチップパッケージを構成した場合、熱膨張係数の差に起因する応力が加えられても、ビア破断耐性がより高まっているので、ビア破断が発生することがない。
なお、上記の実施例４の多層ビルドアップ基板を用いても同様の構造が得られる。
【実施例１２】
【０１１５】
次に、図２９を参照して、本発明の実施例１２のフリップチップパッケージを説明するが、基本的構成は実施例９と同様であるので、ここでは、フィルドスタックビア構造を示す要部拡大図のみを示す。
図２９参照
図２９は、本発明の実施例１２のフリップチップパッケージの要部拡大図であり、上記の実施例５の多層ビルドアップ基板に半導体素子を搭載したものである。
【０１１６】
このように、本発明の実施例１２においては、実施例５に示した最下層のフィルドスタックビアをビア充填樹脂に設けた凹部を利用して埋め込んだ埋込ビア構造にするとともに、その上のフィルドスタックビアも埋込ビア構造にした多層ビルドアップ基板を用いているので、この多層ビルドアップ基板に半導体素子を搭載してフリップチップパッケージを構成した場合、熱膨張係数の差に起因する応力が加えられても、ビア破断耐性がより高まっているので、ビア破断が発生することがない。
【実施例１３】
【０１１７】
次に、図３０を参照して、本発明の実施例１３のフリップチップパッケージを説明するが、基本的構成は実施例９と同様であるので、ここでは、フィルドスタックビア構造を示す要部拡大図のみを示す。
図３０参照
図３０は、本発明の実施例１３のフリップチップパッケージの要部拡大図であり、上記の実施例６の多層ビルドアップ基板に半導体素子を搭載したものである。
【０１１８】
このように、本発明の実施例１３においては、実施例６に示した最下層のフィルドスタックビアを包込ビア構造にした多層ビルドアップ基板を用いているので、この多層ビルドアップ基板に半導体素子を搭載してフリップチップパッケージを構成した場合、熱膨張係数の差に起因する応力が加えられても、ビア破断耐性が高まっているので、ビア破断が発生することがない。
【実施例１４】
【０１１９】
次に、図３１を参照して、本発明の実施例１４のフリップチップパッケージを説明するが、基本的構成は実施例９と同様であるので、ここでは、フィルドスタックビア構造を示す要部拡大図のみを示す。
図３１参照
図３１は、本発明の実施例１４のフリップチップパッケージの要部拡大図であり、上記の実施例７の多層ビルドアップ基板に半導体素子を搭載したものである。
【０１２０】
このように、本発明の実施例１４においては、実施例７に示した全層のフィルドスタックビアを包込ビア構造にした多層ビルドアップ基板を用いているので、この多層ビルドアップ基板に半導体素子を搭載してフリップチップパッケージを構成した場合、熱膨張係数の差に起因する応力が加えられても、ビア破断耐性がより高まっているので、ビア破断が発生することがない。
【実施例１５】
【０１２１】
次に、図３２を参照して、本発明の実施例１５のフリップチップパッケージを説明するが、基本的構成は実施例９と同様であるので、ここでは、フィルドスタックビア構造を示す要部拡大図のみを示す。
図３２参照
図３２は、本発明の実施例１５のフリップチップパッケージの要部拡大図であり、上記の実施例８の多層ビルドアップ基板に半導体素子を搭載したものである。
【０１２２】
このように、本発明の実施例１５においては、実施例８に示した最下層のフィルドスタックビアを樹脂突起部を利用した包込ビア構造にした多層ビルドアップ基板を用いているので、この多層ビルドアップ基板に半導体素子を搭載してフリップチップパッケージを構成した場合、熱膨張係数の差に起因する応力が加えられても、ビア破断耐性が高まっているので、安価な構成でもビア破断が発生することがない。
【実施例１６】
【０１２３】
次に、図３３を参照して、本発明の実施例１６の多層ビルドアップ基板を説明する。
図３３参照
図３３（ａ）は、本発明の実施例１６の多層ビルドアップ基板の概念的平面図であり、図３３（ｂ）は、平面図におけるＡ−Ａ′を結ぶ一点鎖線に沿った要部断面図である。
図に示すように、この実施例１６の多層ビルドアップ基板は、応力のかかる周辺部のフィルドスタックビアを実施例１に示した埋込ビア構造１１６とし、内部のフィルドスタックビアを従来の平坦なフィルドスタックビア構造１１７にしたものである。
【０１２４】
ここでは、図に示すように、外側の３列のフィルドスタックビアを実施例１に示した埋込ビア構造１１６にしている。
なお、２０００ピンクラスの多層ビルドアップ基板の場合には、外側の３列乃至５列を埋込ビア構造１１６とすることが望ましい。
このようなビア構造の選択的配置は、上記の実施例２乃至実施例８に対しても同様に適用されるものである。
【０１２５】
以上、本発明の実施の形態及び各実施例を説明したが、本発明は実施の形態及び各実施例に示した数値、材料、或いは、工程に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施例においては、積層数を片側３層の計６層の多層ビルドアップ基板としているが、積層数を片側を４層以上とし、計８層以上の多層ビルドアップ基板にしても良い。
【図面の簡単な説明】
【０１２６】
【図１】本発明の第１の実施の形態の埋込ビア構造の説明図である。
【図２】本発明の第２の実施の形態の包込ビア構造の説明図である。
【図３】本発明の実施例１の多層ビルドアップ基板の製造工程の途中までの説明図である。
【図４】本発明の実施例１の多層ビルドアップ基板の製造工程の図３以降の途中までの説明図である。
【図５】本発明の実施例１の多層ビルドアップ基板の製造工程の図４以降の説明図である。
【図６】本発明の実施例２の多層ビルドアップ基板の製造工程の途中までの説明図である。
【図７】本発明の実施例２の多層ビルドアップ基板の製造工程の図６以降の途中までの説明図である。
【図８】本発明の実施例２の多層ビルドアップ基板の製造工程の図７以降の説明図である。
【図９】本発明の実施例３の多層ビルドアップ基板の製造工程の途中までの説明図である。
【図１０】本発明の実施例３の多層ビルドアップ基板の製造工程の図９以降の途中までの説明図である。
【図１１】本発明の実施例３の多層ビルドアップ基板の製造工程の図１０以降の説明図である。
【図１２】本発明の実施例４の多層ビルドアップ基板の製造工程の途中までの説明図である。
【図１３】本発明の実施例４の多層ビルドアップ基板の製造工程の図１２以降の説明図である。
【図１４】本発明の実施例５の多層ビルドアップ基板の製造工程の途中までの説明図である。
【図１５】本発明の実施例５の多層ビルドアップ基板の製造工程の図１４以降の途中までの説明図である。
【図１６】本発明の実施例５の多層ビルドアップ基板の製造工程の図１５以降の説明図である。
【図１７】本発明の実施例６の多層ビルドアップ基板の製造工程の途中までの説明図である。
【図１８】本発明の実施例６の多層ビルドアップ基板の製造工程の図１７以降の途中までの説明図である。
【図１９】本発明の実施例６の多層ビルドアップ基板の製造工程の図１８以降の説明図である。
【図２０】本発明の実施例７の多層ビルドアップ基板の製造工程の途中までの説明図である。
【図２１】本発明の実施例７の多層ビルドアップ基板の製造工程の図２０以降の途中までの説明図である。
【図２２】本発明の実施例７の多層ビルドアップ基板の製造工程の図２１以降の説明図である。
【図２３】本発明の実施例８の多層ビルドアップ基板の製造工程の途中までの説明図である。
【図２４】本発明の実施例８の多層ビルドアップ基板の製造工程の図２３以降の途中までの説明図である。
【図２５】本発明の実施例８の多層ビルドアップ基板の製造工程の図２４以降の説明図である。
【図２６】本発明の実施例９のフリップチップパッケージの構成説明図である。
【図２７】本発明の実施例１０のフリップチップパッケージの要部拡大図である。
【図２８】本発明の実施例１１のフリップチップパッケージの要部拡大図である。
【図２９】本発明の実施例１２のフリップチップパッケージの要部拡大図である。
【図３０】本発明の実施例１３のフリップチップパッケージの要部拡大図である。
【図３１】本発明の実施例１４のフリップチップパッケージの要部拡大図である。
【図３２】本発明の実施例１５のフリップチップパッケージの要部拡大図である。
【図３３】本発明の実施例１６の多層ビルドアップ基板の構成説明図である。
【図３４】従来のフリップチップパッケージの構成説明図である。
【図３５】フィルドスタックビア構造を表す拡大図である。
【図３６】ビア破断の説明図である。
【符号の説明】
【０１２７】
１０ 配線基板
１１ コア基板
１２ Ｃｕメッキ層
１３ 樹脂
１４ 配線パターン
１５，１５1 ，１５2 ，１５3 フィルドスタックビア
１６ 層間絶縁膜
１７ ソルダーレジスト
１８，１８1 ，１８2 ，１８3 フィルドスタックビア
１９ 突起部
２１ 半導体チップ
２２ 半田バンプ
２３ アンダーフィル樹脂
２４ ポリイミド樹脂コート層
２９ 多層ビルドアップ基板
３０ コア基板
３１ 貫通ビア
３２ Ｃｕパターン
３３ ビア充填樹脂層
３４ Ｃｕメッキ層
３５ レジストパターン
３６ 開口部
３７ 配線パターン
３８ 凹部
３９，４６，５１ 層間絶縁膜
４０，４７ レーザ光
４１，４８ ビアホール
４２ Ｃｕメッキ層
４３ レジストパターン
４４，４９，５２ フィルドスタックビア
４５，５０，５３ 配線パターン
５４ レジストパターン
５５ 開口部
５６，５９，６２ フィルドスタックビア
５７，６０，６３ 配線パターン
５８，６１ 凹部
６４ 凹部
６５ Ｃｕメッキ層
６６ 配線パターン
６７ 凹部
６８ Ｃｕメッキ層
６９，７１，７３ フィルドスタックビア
７０，７２，７４ 配線パターン
７５ Ｃｕメッキ層
７６ 凹部
７７ レジストパターン
７８ 配線パターン
７９ レジストパターン
８０ 開口部
８１，８４，８６ フィルドスタックビア
８２，８５，８７ 配線パターン
８３ 凹部
８８ レジストパターン
８９ 配線パターン
９０，９４ ドライフィルムレジスト
９１，９５，９８ Ｃｕ突起部
９２，９６，９９ フィルドスタックビア
９３，９７，１００ 配線パターン
１０１ 樹脂突起
１１０ 半導体素子
１１１ 半田バンプ
１１２ ポリイミド樹脂コート層
１１３ アンダーフィル樹脂
１１４ 半田ボール
１１５ ソルダーレジスト
１１６ 埋込ビア構造
１１７ 平坦なビア構造
２０１ 半導体素子
２０２ バンプ
２０３ アンダーフィル樹脂
２０４ ポリイミド樹脂コート層
２１０ 多層ビルドアップ基板
２１１ コア基板
２１２ 貫通スルーホール
２１３ ビルドアップ樹脂
２１４ フィルドビア
２１５ ソルダーレジスト
２１６ 半田ボール
２１７ スパイラルビア
２１８ フィルドスタックビア
２１９ ビア破断部
【技術分野】
【０００１】
本発明は配線基板及び半導体装置多層ビルドアップ基板及びフリップチップパッケージに関するものであり、特に、多層ビルドアップ基板の配線基板に設けるフィルドスタックビアの接合強度を高めるための構成及びその配線基板を用いた半導体装置に関するものである。
【背景技術】
【０００２】
従来より、半導体素子の実装構造としてはフリップチップパッケージが知られているので、図３４及び図３５を参照して説明する。
図３４参照
図３４は、従来のフリップチップパッケージの構成説明図であり、図３４（ａ）は概略的平面図であり、図３４（ｂ）は平面図におけるＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図である。
従来のフリップチップパッケージは、半導体素子２０１と、半導体素子２０１の表面電極（図示は省略）上に半田等で形成されたバンプ２０２、表面に配線が施され、半導体素子２０１のバンプ２０２と対になる部位に電極開口部が設けられ、開口部以外の箇所はソルダーレジスト２１５で被覆された多層ビルドアップ基板２１０と、半導体素子２０１を保護するために、半導体素子２０１と多層ビルドアップ基板２１０の間隙に充填されるアンダーフィル樹脂２０３と、フリップチップパッケージをマザーボードに実装する際、接続端子となる半田ボール２１６から構成される。
なお、符号２０４は、ポリイミド樹脂コート層である。
【０００３】
図３５参照
図３５は、フィルドスタックビア構造を表す拡大図であり、多層ビルドアップ基板２１０としては６層〜８層のビルドアップ多層基板が一般的に用いられている。
このビルドアップ多層基板２１０は、貫通スルーホール２１２を有するとともに表裏に配線が予めなされたコア基板２１１上に、ビルドアップ樹脂２１３を積層し、レーザ等でビルドアップ樹脂２１３に穿孔した後、Ｃｕメッキで各層間をフィルドビアで接続している。
【０００４】
従来、各層に設けるフィルドビアは、図３５に示すように、積層したフィルドビア同士の位置をオフセットした、スパイラルビア２１７で接続していた。
しかし、近年の半導体の高集積化、高密度化に伴い、基板の配線密度が上がった結果、スパイラルビアでは配線引き回しが困難な状況にあり、より配線密度が高くできる、各層間のビアを直線上に接続するフィルドスタックビア２１８が主流になってきている。
【０００５】
従来のフィルドスタックビアを使用した多層ビルドアップ基板では、半導体素子と基板の熱膨張係数差による応力によりフィルドスタックビアの底部に応力が集中する。
特に、全層フィルドスタックビアの場合は、基板コア層との接続部に応力が集中し、温度サイクル等でビア接合部が破断する問題が発生しているので、この事情を図３６を参照して説明する。
【０００６】
図３６参照
図３６（ａ）に示すように、半導体素子と基板の熱膨張係数差により応力が印加された場合には、全層フィルドスタックビアは全体が一個の剛体として作用するために、テコの原理で、作用点となるコア基板２１１と接する最下層のフィルドスタックビア２１８に応力が集中するため、図３６（ｂ）に示すように、最下層のフィルドスタックビア２１８でビア破断部２１９が発生しやすくなる。
【０００７】
そこで、ビア破断を防止するために、最下層のフィルドスタックビアのサイズをその上に設けるフィルドスタックビアのサイズより大きくして接着強度を高めることが提案されている（例えば、特許文献１参照）。
【０００８】
或いは、一層分の層間絶縁膜を互いに特性の異なる二層のドライフィルムで構成し、レーザ照射により二層のドライフィルムに順テーパ状のビアホールを形成したのち、ウェット・エッチングを施すことにより下層のドライフィルムの設けたビアホールを拡大することにより、フィルドスタックビアの中央部に括れ部を形成することが提案されている（例えば、特許文献２参照）。
【０００９】
この場合、半導体素子と基板の熱膨張係数差により発生した応力は、括れ部に集中するため、コア層と接する部分に印加される応力が低減して、ビア破断を免れることになる。
【特許文献１】特開２００６−２１６７１３号公報
【特許文献２】特開２００６−２５３１８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、上述の特許文献１のように、上層のフィルドスタックビアのサイズを小さくすると、位置合わせが困難になるという問題がある。
一方、上層のフィルドスタックビアのサイズを従来通りにすると、最下層のフィルドスタックビアのサイズはそれより大きくする必要があるため、高集積化の妨げになる。
【００１１】
一方、上述の特許文献２の場合には、２種類のドライフィルムが必要になるため、製造コストの上昇をもたらす虞がある。
また、メッキで充填するビアホールの断面形状が中間部に括れを有する鼓状となるため空気等を巻き込み、メッキ不良になって下層側にボイドが発生しやすく、製造歩留りが低下する虞がある。
【００１２】
したがって、フィルドスタックビアを備えた配線基板において、配線基板に加わる応力によるフィルドスタックビアのビア破断を防止することを目的とする。
【課題を解決するための手段】
【００１３】
この配線基板は、導体層と、前記導体層の表面に形成される第１の凹部と、前記導体層上に形成される第１の絶縁層と、前記第１の絶縁層に形成され、前記第１の凹部を露出させる第１の開口部と、前記第１の開口部内に配置され、少なくとも一部が前記第１の凹部内に埋め込まれる第１のフィルドビアと、前記第１の絶縁膜及び前記第１のフィルドビア上に形成される第２の絶縁層と、前記第２の絶縁層に形成され、前記第１のフィルドビアを露出させる第２の開口部と、前記第２の開口部内に配置され、前記第１のフィルドビアに接続される第２のフィルドビアとを要件とする。
【００１４】
また、別の観点からは、配線基板は、導体層と、前記導体層の表面に形成される第１の凸部と、前記導体層上に形成される第１の絶縁層と、前記第１の絶縁層に形成され、前記第１の凸部を露出させる第１の開口部と、前記第１の開口部内に配置され、前記第１の凸部が底部に埋め込まれる第１のフィルドビアと、前記第１の絶縁膜及び前記第１のフィルドビア上に形成される第２の絶縁層と、前記第２の絶縁層に形成される第２の開口部と、前記第２の開口部内に配置され、前記第１のフィルドビアに接続される第２のフィルドビアとを備えることを要件とする。
【００１５】
また、別の観点からは、半導体装置としては、上述の各種の配線基板のいずれかに半導体素子を実装することを要件とする。
【発明の効果】
【００１６】
開示の配線基板によれば、応力の最も集中する最下層のフィルドスタックビアの底面が、それと接する導電体パターンに設けた凹部或いは突起パターンと組み込み合うビア構造とし、フィルドスタックビアの底面の接触面積を三次元的に広げて大きくしているので、接着強度が高まり、ビア破断を効果的に抑制することができる。
【発明を実施するための最良の形態】
【００１７】
ここで、図１を参照して、本発明の第１の実施の形態を説明する。
図１（ａ）参照
内壁面にＣｕメッキ層１２が形成された貫通スルーホールに樹脂１３を充填するとともに、表裏に所定の配線パターン１４が形成されたコア基板１１にフィルドスタックビア１５を形成する際に、少なくとも、最下層のフィルドスタックビア１５1 の底部を、それと接する導電体パターン、典型的には配線パターン１４に設けた凹部に埋め込むように形成する。
【００１８】
図１（ｂ）参照
この場合の埋め込み深さｄは、５μｍ以上、或いは、最下層のフィルドスタックビア１５1 の底部が埋め込まれる配線パターン１４の厚さｔの１／３以上のいずれかの条件を満たすようにする。
因に、配線パターン１４の厚さｔは、１５〜２０μｍ程度である。
【００１９】
このように、フィルドスタックビア１５1 を埋込ビア構造にすることによって、フィルドスタックビア１５1 の接合面積は増加し、接合強度が高まる。
この場合、順次積層するフィルドスタックビア１５2 ，１５3 も図に示すように埋込ビア構造にしても良いし、或いは、従来通りの非埋込ビア構造にしても良い。
【００２０】
また、各フィルドスタックビアの径ａ1 ，ａ2 ，ａ3 は、上述の特許文献１のように意図的にサイズを変更することなく、基本的に同一ビア径、即ち、ａ1 ＝ａ2 ＝ａ3 とする。
なお、この場合、各フィルドスタックビアの断面形状は、レーザ照射による開口形成に伴って、フィルドスタックビアの厚さが３０〜４０μｍの場合、底部の幅が、頂部の幅、即ち、径ａ1 ，ａ2 ，ａ3 の８０〜９０％の逆テーパ状となる。
また、埋め込み深さも、基本的に各フィルドスタックビアで同一深さを基本とするが、各フィルドスタックビアで異なっていても良い。
【００２１】
このような、埋込ビア構造とするためには、フィルドスタックビア１５を形成する際に、予めフィルドスタックビア直下に位置する導電体パターン、即ち、配線パターン１４に、エッチング等で凹みを形成し、その凹みを埋め込むようにフィルドスタックビア１５を形成する。
【００２２】
また、図１（ａ）に示すように、この配線基板１０上に半田バンプ２２によって半導体チップ２１をボンディングしたのち、半導体チップ２１と配線基板１０との間にアンダーフィル樹脂２３を充填することによってフリップチップパッケージを構成する。
なお、図における符号１６、１７、２４は、それぞれドライフィルムによる層間絶縁膜、ソルダーレジスト、及び、ポリイミド樹脂コート層である。
【００２３】
このようなフリップチップパッケージにおいては、少なくとも応力が集中して加わる最下層のフィルドスタックビア１５1 を埋込ビア構造としているため、フィルドスタックビア１５1 のビア破断が発生することがなく、信頼性の高いフリップチップパッケージを実現することができる。
【００２４】
次に、図２を参照して、本発明の第２の実施の形態を説明する。
図２（ａ）参照
内壁面にＣｕメッキ層１２が形成された貫通スルーホールに樹脂１３を充填するとともに、表裏に所定の配線パターン１４が形成されたコア基板１１にフィルドスタックビア１８を形成する際に、少なくとも、最下層のフィルドスタックビア１８1 の底部を、それと接する導電体パターン、典型的には配線パターン１４の表面に電解メッキにより設けた突起部１９を包み込むように形成する。
【００２５】
図２（ｂ）参照
この場合の突起部１９の高さｈは、５μｍ以上で、フィルドスタックビア１８1 の厚さの１／３以下の条件を満たすようにする。
【００２６】
このように、フィルドスタックビア１８1 を包込ビア構造にすることによって、フィルドスタックビア１８1 の接合面積は増加し、接合強度が高まる。
この場合、順次積層するフィルドスタックビア１８2 ，１８3 も図に示すように埋込ビア構造にしても良いし、或いは、従来通りの非埋込ビア構造にしても良い。
【００２７】
また、各フィルドスタックビアの径は、上述の特許文献１のように意図的にサイズを変更することなく、基本的に同一ビア径とする。
また、突起部１９の高さｈ1 ，ｈ2 ，ｈ3 は、基本的に各フィルドスタックビアで同一高さとするが、各フィルドスタックビアで異なっていても良い。
【００２８】
このような、包込ビア構造とするためには、フィルドスタックビア１８を形成する際に、予めフィルドスタックビア直下に位置する導電体パターン、即ち、配線パターン１４の表面に所定の開口部を形成したドライフィルムをメッキフレームとして貼り付け、電解メッキ法により突起部１９を形成したのち、この突起部１９を包み込むようにフィルドスタックビア１８を形成する。
【００２９】
また、図２（ａ）に示すように、この配線基板１０上に半田バンプ２２によって半導体チップ２１をボンディングしたのち、半導体チップ２１と配線基板１０との間にアンダーフィル樹脂２３を充填することによってフリップチップパッケージを構成する。
【００３０】
このようなフリップチップパッケージにおいては、少なくとも応力が集中して加わる最下層のフィルドスタックビア１８1 を包込ビア構造としているため、フィルドスタックビア１８1 のビア破断が発生することがなく、信頼性の高いフリップチップパッケージを実現することができる。
【実施例１】
【００３１】
次に、図３乃至図５を参照して、本発明の実施例１の多層ビルドアップ基板の製造工程を説明する。
図３（ａ）参照
まず、貫通ビア３１を設けるとともに、貫通ビア３１の内壁面及び主表面にＣｕパターン３２を形成したコア基板３０を用意する。
【００３２】
図３（ｂ）参照
次いで、貫通ビア３１に例えば、エポキシ樹脂を埋め込んでビア充填樹脂層３３を形成する。
この時、ビア充填樹脂層３３の表面がコア基板３０の主面に対して凹まないように複数回エポキシ樹脂を塗布する。
【００３３】
図３（ｃ）参照
次いで、全面に無電解メッキでＣｕメッキシード層（図示は省略）を形成したのち、電解メッキを施すことによって厚さが、例えば、１０〜２０μｍのＣｕメッキ層３４を形成する。
なお、この時の厚さはＣｕメッキシード層を含んだ厚さである。
なお、以後の工程及び他の実施例においては、メッキシード層については説明を省略する。
【００３４】
図３（ｄ）参照
次いで、貫通ビア３１の位置に対応するとともに、中央部に開口部３６を有するレジストパターン３５を設け、このレジストパターン３５をマスクとしてＣｕメッキ層３４をエッチングして配線パターン３７を形成する。
なお、この時の開口部３６の径は、以降に層間絶縁膜に形成するビアホールのテーパ形状に整合するサイズとし、また、配線パターン３７に形成された凹部３８の底部はビア充填樹脂３３に達する。
【００３５】
図４（ｅ）参照
次いで、レジストパターン３５を除去したのち、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜３９とする。
なお、この工程はコア基板３０の表裏に行うものであるが、図示及び説明を簡単にするために、一方の面についてのみ説明する。
【００３６】
図４（ｆ）参照
次いで、レーザ光４０を照射することによって、層間絶縁膜３９にビアホール４１を形成する。 図４（ｇ）参照
次いで、全面にＣｕメッキ層４２を形成する。
この時、表面が平坦になるように研磨する。
なお、以降の工程及び他の実施例においても、凹部をＣｕメッキ層で埋め込む場合には平坦化処理を行うが、以降は説明を省略する。
【００３７】
図４（ｈ）参照
次いで、レジストパターン４３を設け、このレジストパターン４３をマスクとしてエッチングを施すことによって、配線パターン４５と一体になったフィルドスタックビア４４が形成される。
この時、フィルドスタックビア４４の底部は、配線パターン３７の厚さ分だけ埋め込まれた埋込ビア構造になるため、接合面積が増大して強度が高まる。
【００３８】
図５（ｉ）参照
次いで、レジストパターン４３を除去したのち、再び、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜４６とする。
図５（ｊ）参照
次いで、レーザ光４７を照射することによって、層間絶縁膜４６にビアホール４８を形成する。
【００３９】
図５（ｋ）参照
以降は、図４（ｇ）及び図５（ｉ）の工程を行うことによって２層目の配線パターン５０と一体になったフィルドスタックビア４９を形成する。
この、層間絶縁膜の形成工程、レーザ照射によるビアホールの形成工程、Ｃｕメッキ工程、及び、エッチング工程を必要とする層数だけ繰り返すことによって本発明の実施例１の多層ビルドアップ基板が完成する。
なお、図５（ｋ）は、３層構造として示しており、符号５１，５２，５３は、それぞれ、層間絶縁膜、フィルドスタックビア、及び、フィルドスタックビア５２と一体に形成された配線パターンである。
【００４０】
このように、本発明の実施例１においては、コア基板に接する配線層にエッチングにより凹部を形成し、この凹部にその底部を埋め込むように最下層のフィルドスタックビアを形成しているので、ビア破断の発生を防止することができる。
【実施例２】
【００４１】
次に、図６乃至図８を参照して、本発明の実施例２の多層ビルドアップ基板の製造工程を説明する。
図６（ａ）参照
まず、上記の実施例１と同様に、貫通ビア３１を設けるとともに、貫通ビア３１の内壁面及び主表面にＣｕパターン３２を形成したコア基板３０を用意する。
【００４２】
図６（ｂ）参照
次いで、貫通ビア３１に例えば、エポキシ樹脂を埋め込んでビア充填樹脂層３３を形成する。
この時、ビア充填樹脂層３３の表面がコア基板３０の主面に対して凹まないように複数回エポキシ樹脂を塗布する。
【００４３】
図６（ｃ）参照
次いで、例えば、１０〜２０μｍのＣｕメッキ層３４を形成する。
図６（ｄ）参照
次いで、貫通ビア３１の位置に対応するとともに、中央部に開口部３６を有するレジストパターン３５を設け、このレジストパターン３５をマスクとしてＣｕメッキ層３４をエッチングして配線パターン３７を形成する。
なお、この時の開口部３６の径は、以降に層間絶縁膜に形成するビアホールのテーパ形状に整合するサイズとし、また、配線パターン３７に形成された凹部３８の底部はビア充填樹脂３３に達する。
【００４４】
図７（ｅ）参照
次いで、レジストパターン３５を除去したのち、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜３９とする。
なお、この工程はコア基板３０の表裏に行うものであるが、図示及び説明を簡単にするために、一方の面についてのみ説明する。
【００４５】
図７（ｆ）参照
次いで、レーザ光４０を照射することによって、層間絶縁膜３９にビアホール４１を形成する。 図７（ｇ）参照
次いで、全面にＣｕメッキ層４２を形成する。
【００４６】
図７（ｈ）参照
次いで、中央に開口部５５を有するレジストパターン５４を設け、このレジストパターン５４をマスクとしてエッチングを施すことによって、配線パターン５７と一体になったフィルドスタックビア５６が形成される。
【００４７】
この時、フィルドスタックビア５６の底部は、配線パターン３７の厚さ分だけ埋め込まれた埋込ビア構造になるため、接合面積が増大して強度が高まる。
また、同時に、フィルドスタックビア５６と一体に形成された配線パターン５７の表面にも凹部５８が形成される。
この凹部５８の深さは、配線パターン５７の厚さと同じかそれより深くなる。
因に、配線パターン５７の厚さは１２μｍ程度である。
【００４８】
図８（ｉ）参照
次いで、レジストパターン５４を除去したのち、再び、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜４６とする。
図８（ｊ）参照
次いで、レーザ光４７を照射することによって、層間絶縁膜４６にビアホール４８を形成する。
【００４９】
図８（ｋ）参照
以降は、図７（ｇ）及び図８（ｉ）の工程を行うことによって２層目の配線パターン６０と一体になったフィルドスタックビア５９を形成する。
この時、フィルドスタックビア５９の底部は、配線パターン５７に形成された凹部５８埋め込まれた埋込ビア構造になるため、接合面積が増大して強度が高まる。
また、同時に、フィルドスタックビア５９と一体に形成された配線パターン６０の表面にも凹部６１が形成される。
【００５０】
この、層間絶縁膜の形成工程、レーザ照射によるビアホールの形成工程、Ｃｕメッキ工程、及び、エッチング工程を必要とする層数だけ繰り返すことによって本発明の実施例２の多層ビルドアップ基板が完成する。
なお、図８（ｋ）は、３層構造として示しており、符号６２，６３は、フィルドスタックビア、及び、フィルドスタックビア６２と一体に形成された配線パターンである。
【００５１】
このように、本発明の実施例２においては、最下層のフィルドスタックビアのみならず、全てのフィルドスタックビアも埋込ビア構造にしているため、接合強度はより高まり、ビア破断に対する耐性がより高まる。
【実施例３】
【００５２】
次に、図９乃至図１１を参照して、本発明の実施例３の多層ビルドアップ基板の製造工程を説明する。
図９（ａ）参照
まず、上記の実施例１と同様に、貫通ビア３１を設けるとともに、貫通ビア３１の内壁面及び主表面にＣｕパターン３２を形成したコア基板３０を用意する。
【００５３】
図９（ｂ）参照
次いで、貫通ビア３１に例えば、エポキシ樹脂を埋め込んでビア充填樹脂層３３を形成する。
この時、エポキシ樹脂の塗布工程を一回にすることによって、ビア充填樹脂層３３に凹部６４を形成することができる。
【００５４】
図９（ｃ）参照
次いで、平坦部における厚さが例えば、１０〜２０μｍになるようにＣｕメッキ層６５を形成する。
図９（ｄ）参照
次いで、貫通ビア３１の位置に対応するとともに、中央部に開口部３６を有するレジストパターン３５を設け、このレジストパターン３５をマスクとしてＣｕメッキ層６５をエッチングして配線パターン６６を形成するとともに、配線パターン６６に凹部６７を形成する。
【００５５】
なお、この時の開口部３６の径は、以降に層間絶縁膜に形成するビアホールのテーパ形状に整合するサイズとする。
また、この凹部６７の深さは、配線パターン６６の厚さと同じかそれより深くなる。
因に、配線パターン６６の厚さは１２μｍ程度である。
【００５６】
図１０（ｅ）参照
次いで、レジストパターン３５を除去したのち、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜３９とする。
なお、この工程はコア基板３０の表裏に行うものであるが、図示及び説明を簡単にするために、一方の面についてのみ説明する。
【００５７】
図１０（ｆ）参照
次いで、レーザ光４０を照射することによって、層間絶縁膜３９にビアホール４１を形成する。 図１０（ｇ）参照
次いで、全面にＣｕメッキ層６８を形成する。
【００５８】
図１０（ｈ）参照
次いで、レジストパターン４３を設け、このレジストパターン４３をマスクとしてエッチングを施すことによって、配線パターン７０と一体になったフィルドスタックビア６９が形成される。
この時、フィルドスタックビア６９の底部は、配線パターン６６に形成された凹部６７に埋め込まれた埋込ビア構造になるため、接合面積が増大して強度が高まる。
【００５９】
図１１（ｉ）参照
次いで、レジストパターン４３を除去したのち、再び、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜４６とする。 図１１（ｊ）参照
次いで、レーザ光４７を照射することによって、層間絶縁膜４６にビアホール４８を形成する。
【００６０】
図１１（ｋ）参照
以降は、図１０（ｇ）及び図１１（ｉ）の工程を行うことによって２層目の配線パターン７２と一体になったフィルドスタックビア７１を形成する。
この、層間絶縁膜の形成工程、レーザ照射によるビアホールの形成工程、Ｃｕメッキ工程、及び、エッチング工程を必要とする層数だけ繰り返すことによって本発明の実施例３の多層ビルドアップ基板が完成する。
なお、図１１（ｋ）は、３層構造として示しており、符号７３，７４は、フィルドスタックビア、及び、フィルドスタックビア７３と一体に形成された配線パターンである。
【００６１】
このように、本発明の実施例３においては、ビア充填樹脂に形成される凹部を利用して、最下層のフィルドスタックビアを埋込ビア構造としており、フィルドスタックビアの底面との接合面全面がＣｕ層となるため、接合強度が高まり、ビア破断の発生を防止することができる。
【００６２】
また、凹部の深さは、ビア充填樹脂の充填量により制御できるので、フィルドスタックビアの底部と組み込み合う凹部を深さを深くすることができ、それによって、フィルドスタックビアの底面との接合面積をさらに増大することができる。
【実施例４】
【００６３】
次に、図１２及び図１３を参照して、本発明の実施例４の多層ビルドアップ基板の製造工程を説明する。
図１２（ａ）参照
まず、上記の実施例３と同様に、貫通ビア３１を設けるとともに、貫通ビア３１の内壁面及び主表面にＣｕパターン３２を形成したコア基板３０を用意する。
【００６４】
図１２（ｂ）参照
次いで、貫通ビア３１に例えば、エポキシ樹脂を埋め込んでビア充填樹脂層３３を形成する。
この時、エポキシ樹脂の塗布工程を一回にすることによって、ビア充填樹脂層３３に凹部６４を形成することができる。
【００６５】
図１２（ｃ）参照
次いで、全面に厚さが、例えば、１０〜２０μｍのＣｕメッキ層７５を形成する。
この時、Ｃｕメッキ層７５は凹部６４に沿って湾曲するので凹部７６が形成される。
図１２（ｄ）参照
次いで、貫通ビア３１の位置に対応するとともに、レジストパターン７７を設け、このレジストパターン７７をマスクとしてＣｕメッキ層７５をエッチングして配線パターン７８を形成する。
【００６６】
図１３（ｅ）参照
次いで、レジストパターン７７を除去したのち、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜３９とする。
なお、この工程はコア基板３０の表裏に行うものであるが、図示及び説明を簡単にするために、一方の面についてのみ説明する。
【００６７】
図１３（ｆ）参照
次いで、レーザ光４０を照射することによって、層間絶縁膜３９にビアホール４１を形成する。 図１３（ｇ）参照
次いで、全面にＣｕメッキ層６８を形成する。
図１３（ｈ）参照
以降は実施例３における図１０（ｈ）乃至図１１（ｋ）の工程を順次行うことによって３層構造のフィルドスタックビアを備えた多層ビルドアップ基板が完成する。
【００６８】
本発明の実施例４においては、コア基板にＣｕメッキ層を形成する際に、ビア充填樹脂層３３に形成された凹部６４を埋め込まないようにしているので、埋込ビア構造を形成するための凹部のエッチング工程が不要になり、製造工程が簡素化される。
【実施例５】
【００６９】
次に、図１４乃至図１６を参照して、本発明の実施例５の多層ビルドアップ基板の製造工程を説明する。
図１４（ａ）参照
まず、上記の実施例３と同様に、貫通ビア３１を設けるとともに、貫通ビア３１の内壁面及び主表面にＣｕパターン３２を形成したコア基板３０を用意する。
【００７０】
図１４（ｂ）参照
次いで、貫通ビア３１に例えば、エポキシ樹脂を埋め込んでビア充填樹脂層３３を形成する。
この時、エポキシ樹脂の塗布工程を一回にすることによって、ビア充填樹脂層３３に凹部６４を形成することができる。
【００７１】
図１４（ｃ）参照
次いで、平坦部における厚さが例えば、１０〜２０μｍになるようにＣｕメッキ層６５を形成する。
図１４（ｄ）参照
次いで、貫通ビア３１の位置に対応するとともに、中央部に開口部３６を有するレジストパターン３５を設け、このレジストパターン３５をマスクとしてＣｕメッキ層６５をエッチングして配線パターン６６を形成するとともに、配線パターン６６に凹部６７を形成する。
【００７２】
なお、この時の開口部３６の径は、以降に層間絶縁膜に形成するビアホールのテーパ形状に整合するサイズとする。
また、この凹部６７の深さは、配線パターン６６の厚さと同じかそれより深くなる。
因に、配線パターン６６の厚さは１２μｍ程度である。
【００７３】
図１５（ｅ）参照
次いで、レジストパターン３５を除去したのち、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜３９とする。
なお、この工程はコア基板３０の表裏に行うものであるが、図示及び説明を簡単にするために、一方の面についてのみ説明する。
【００７４】
図１５（ｆ）参照
次いで、レーザ光４０を照射することによって、層間絶縁膜３９にビアホール４１を形成する。 図１５（ｇ）参照
次いで、全面にＣｕメッキ層６８を形成する。
【００７５】
図１５（ｈ）参照
次いで、実施例２と同様に、中央に開口部８０を有するレジストパターン７９を設け、このレジストパターン７９をマスクとしてエッチングを施すことによって、配線パターン８２と一体になったフィルドスタックビア８１が形成される。
【００７６】
この時、フィルドスタックビア８１の底部は、凹部６７の厚さ分だけ埋め込まれた埋込ビア構造になるため、接合面積が増大して強度が高まる。
また、同時に、フィルドスタックビア８１と一体に形成された配線パターン８２の表面にも凹部８３が形成される。
この凹部８３の深さは、配線パターン８２の厚さと同じかそれより深くなる。
【００７７】
図１６（ｉ）参照
次いで、レジストパターン７９を除去したのち、再び、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜４６とする。
図１６（ｊ）参照
次いで、レーザ光４７を照射することによって、層間絶縁膜４６にビアホール４８を形成する。
【００７８】
図１６（ｋ）参照
以降は、図７（ｇ）及び図８（ｉ）の工程を行うことによって２層目の配線パターン８５と一体になったフィルドスタックビア８４を形成する。
この時、フィルドスタックビア８４の底部は、配線パターン８２に形成された凹部８３が埋め込まれた埋込ビア構造になるため、接合面積が増大して強度が高まる。
また、同時に、フィルドスタックビア８４と一体に形成された配線パターン８５の表面にも凹部が形成される。
【００７９】
この、層間絶縁膜の形成工程、レーザ照射によるビアホールの形成工程、Ｃｕメッキ工程、及び、エッチング工程を必要とする層数だけ繰り返すことによって本発明の実施例２の多層ビルドアップ基板が完成する。
なお、図１６（ｋ）は、３層構造として示しており、符号８６，８７は、フィルドスタックビア、及び、フィルドスタックビア８６と一体に形成された配線パターンである。
【００８０】
このように、本発明の実施例５においては、実施例２と同様に全てのフィルドスタックビアを埋込ビア構造にしているのでビア破断耐性が大きくなる。
また、実施例３と同様に、ビア充填樹脂に形成される凹部を利用して、最下層のフィルドスタックビアを埋込ビア構造としており、フィルドスタックビアの底面との接合面全面がＣｕ層となるため、接合強度が高まり、ビア破断の発生を防止することができる。
【実施例６】
【００８１】
次に、図１７乃至図１９を参照して、本発明の実施例６の多層ビルドアップ基板の製造工程を説明する。
図１７（ａ）参照
まず、実施例１と同様に、貫通ビア３１を設けるとともに、貫通ビア３１の内壁面及び主表面にＣｕパターン３２を形成したコア基板３０を用意する。
【００８２】
図１７（ｂ）参照
次いで、貫通ビア３１に例えば、エポキシ樹脂を埋め込んでビア充填樹脂層３３を形成する。
この時、ビア充填樹脂層３３の表面がコア基板３０の主面に対して凹まないように複数回エポキシ樹脂を塗布する。
【００８３】
図１７（ｃ）参照
次いで、全面に厚さが、例えば、１０〜２０μｍのＣｕメッキ層３４を形成する。
図１７（ｄ）参照
次いで、貫通ビア３１の位置に対応するとともに、レジストパターン８８を設け、このレジストパターン８８をマスクとしてＣｕメッキ層３４をエッチングして配線パターン８９を形成する。
【００８４】
図１８（ｅ）参照
次いで、レジストパターン８８を除去したのち、例えば、厚さが１０〜３０μｍのドライフィルムレジスト９０を貼り付け、例えば、直径が２０μｍの開口部を形成したのち、開口部を電解ＣｕメッキすることによってＣｕ突起部９１を形成する。
なお、この工程はコア基板３０の表裏に行うものであるが、図示及び説明を簡単にするために、一方の面についてのみ説明する。
【００８５】
図１８（ｆ）参照
次いで、ドライフィルムレジスト９０を除去したのち、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜３９を形成する。
図１８（ｇ）参照
次いで、レーザ光４０を照射することによって、層間絶縁膜３９にビアホール４１を形成する。
【００８６】
図１８（ｈ）参照
次いで、全面にＣｕメッキ層４２を形成する。
この時、表面が平坦になるように研磨する。
【００８７】
図１９（ｉ）参照
次いで、レジストパターン４３を設け、このレジストパターン４３をマスクとしてエッチングを施すことによって、配線パターン９３と一体になったフィルドスタックビア９２が形成される。
この時、フィルドスタックビア９２の底部は、Ｃｕ突起部９１を包み込む包込ビア構造になるため、接合面積が増大して強度が高まる。
【００８８】
図１９（ｊ）参照
次いで、レジストパターン４３を除去したのち、再び、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜４６とする。
図１９（ｋ）参照
以降は、上記の実施例１と同様に、レーザ照射によるビアホールの形成工程、Ｃｕメッキ工程、エッチング工程、及び、層間絶縁膜の形成工程を必要とする層数だけ繰り返すことによって本発明の実施例６の多層ビルドアップ基板が完成する。
【００８９】
このように、本発明の実施例６においては、配線パターンの表面に電解メッキでＣｕ突起部を設けており、このＣｕ突起部をその底部が包み込むように最下層のフィルドスタックビアを形成しているので、ビア破断の発生を防止することができる。
【実施例７】
【００９０】
次に、図２０乃至図２２を参照して、本発明の実施例７の多層ビルドアップ基板の製造工程を説明する。
図２０（ａ）参照
まず、実施例６と同様に、貫通ビア３１を設けるとともに、貫通ビア３１の内壁面及び主表面にＣｕパターン３２を形成したコア基板３０を用意する。
【００９１】
図２０（ｂ）参照
次いで、貫通ビア３１に例えば、エポキシ樹脂を埋め込んでビア充填樹脂層３３を形成する。
この時、ビア充填樹脂層３３の表面がコア基板３０の主面に対して凹まないように複数回エポキシ樹脂を塗布する。
【００９２】
図２０（ｃ）参照
次いで、全面に厚さが、例えば、１０〜２０μｍのＣｕメッキ層３４を形成する。
図２０（ｄ）参照
次いで、貫通ビア３１の位置に対応するとともに、レジストパターン８８を設け、このレジストパターン８８をマスクとしてＣｕメッキ層３４をエッチングして配線パターン８９を形成する。
【００９３】
図２１（ｅ）参照
次いで、レジストパターン８８を除去したのち、例えば、厚さが１０〜３０μｍのドライフィルムレジスト９０を貼り付け、例えば、直径が２０μｍの開口部を形成したのち、開口部を電解ＣｕメッキすることによってＣｕ突起部９１を形成する。
なお、この工程はコア基板３０の表裏に行うものであるが、図示及び説明を簡単にするために、一方の面についてのみ説明する。
【００９４】
図２１（ｆ）参照
次いで、ドライフィルムレジスト９０を除去したのち、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜３９を形成する。
図２１（ｇ）参照
次いで、レーザ光４０を照射することによって、層間絶縁膜３９にビアホール４１を形成する。
【００９５】
図２１（ｈ）参照
次いで、全面にＣｕメッキ層４２を形成する。
この時、表面が平坦になるように研磨する。
【００９６】
図２２（ｉ）参照
次いで、レジストパターン４３を設け、このレジストパターン４３をマスクとしてエッチングを施すことによって、配線パターン９３と一体になったフィルドスタックビア９２が形成される。
この時、フィルドスタックビア９２の底部は、Ｃｕ突起部９１を包み込む包込ビア構造になるため、接合面積が増大して強度が高まる。
【００９７】
図２２（ｊ）参照
次いで、レジストパターン４３を除去したのち、再び、例えば、厚さが１０〜３０μｍのドライフィルムレジスト９４を貼り付け、例えば、直径が２０μｍの開口部を形成したのち、開口部を電解ＣｕメッキすることによってＣｕ突起部９５を形成する。
【００９８】
図２２（ｋ）参照
次いで、ドライフィルムレジスト９４を除去し、以降は、層間絶縁膜の形成工程、レーザ照射によるビアホールの形成工程、Ｃｕメッキ工程、エッチング工程、及び、Ｃｕ突起部の形成工程及を必要とする層数だけ繰り返すことによって本発明の実施例７の多層ビルドアップ基板が完成する。
なお、図２２（ｋ）は、３層構造として示しており、符号９６，９９はフィルドスタックビアであり、符号９７，１００はそれぞれフィルドスタックビア９６，９９と一体に形成された配線パターンであり、また、符号９８はＣｕ突起部である。
【００９９】
このように、本発明の実施例７においては、全てのフィルドスタックビアを包込ビア構造にしているので、ビア破断耐性が高まる。
【実施例８】
【０１００】
次に、図２３乃至図２５を参照して、本発明の実施例８の多層ビルドアップ基板の製造工程を説明する。
図２３（ａ）参照
まず、実施例６と同様に、貫通ビア３１を設けるとともに、貫通ビア３１の内壁面及び主表面にＣｕパターン３２を形成したコア基板３０を用意する。
【０１０１】
図２３（ｂ）参照
次いで、貫通ビア３１に例えば、エポキシ樹脂を埋め込んでビア充填樹脂層３３を形成する。
この時、ビア充填樹脂層３３の表面がコア基板３０の主面に対して凹まないように複数回エポキシ樹脂を塗布する。
図２３（ｃ）参照
次いで、全面に厚さが、例えば、１０〜２０μｍのＣｕメッキ層３４を形成する。
【０１０２】
図２３（ｄ）参照
次いで、貫通ビア３１の位置に対応するとともに、レジストパターン８８を設け、このレジストパターン８８をマスクとしてＣｕメッキ層３４をエッチングして配線パターン８９を形成する。
【０１０３】
図２４（ｅ）参照
次いで、レジストパターン８８を除去したのち、スクリン印刷法により配線パターン８９の上に、例えば、直径が２０μｍで、厚さが、５〜２０μｍのエポキシ樹脂による樹脂突起１０１を形成する。
【０１０４】
図２４（ｆ）参照
次いで、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜３９を形成する。
図２４（ｇ）参照
次いで、レーザ光４０を照射することによって、層間絶縁膜３９にビアホール４１を形成する。
【０１０５】
図２４（ｈ）参照
次いで、全面にＣｕメッキ層４２を形成する。
この時、表面が平坦になるように研磨する。
図２５（ｉ）参照
次いで、レジストパターン４３を設け、このレジストパターン４３をマスクとしてエッチングを施すことによって、配線パターン９３と一体になったフィルドスタックビア９２が形成される。
この時、フィルドスタックビア９２の底部は、樹脂突起部１０１を包み込む包込ビア構造になるため、接合面積が増大して強度が高まる。
【０１０６】
図２５（ｊ）参照
次いで、レジストパターン４３を除去したのち、再び、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜４６とする。 図２５（ｋ）参照
以降は、上記の実施例１と同様に、レーザ照射によるビアホールの形成工程、Ｃｕメッキ工程、エッチング工程、及び、層間絶縁膜の形成工程を必要とする層数だけ繰り返すことによって本発明の実施例８の多層ビルドアップ基板が完成する。
【実施例９】
【０１０７】
次に、図２６を参照して、本発明の実施例９のフリップチップパッケージを説明する。
図２６参照
図２６（ａ）は、本発明の実施例９のフリップチップパッケージの概略的断面図であり、また、図２６（ｂ）は要部拡大図であり、上記の実施例１の多層ビルドアップ基板に半導体素子を搭載したものである。
半導体素子１１０は、半導体素子１１０の表面電極（図示は省略）上に形成された半田バンプ１１１を介して、多層ビルドアップ基板２９の最上層に形成されたＣｕ配線層、即ち、パッドに接続されている。
【０１０８】
なお、半導体素子１１０の電極形成面にはポリイミド樹脂コート層１１２が設けられており、また、多層ビルドアップ基板２９と半導体素子１１０との間隙にはアンダーフィル樹脂１１３が充填される。
【０１０９】
また、多層ビルドアップ基板２９の裏面には、フリップチップパッケージをマザーボードに実装する際の接続端子となる半田ボール１１４が設けられており、また、半田バンプ１１１と接続する側にはソルダーレジスト１１５が設けられている。
【０１１０】
このように、本発明の実施例９においては、実施例１に示した最下層のフィルドスタックビアを埋込ビア構造にした多層ビルドアップ基板を用いているので、この多層ビルドアップ基板に半導体素子を搭載してフリップチップパッケージを構成した場合、熱膨張係数の差に起因する応力が加えられても、ビア破断耐性が高まっているので、ビア破断が発生することがない。
【実施例１０】
【０１１１】
次に、図２７を参照して、本発明の実施例１０のフリップチップパッケージを説明するが、基本的構成は実施例９と同様であるので、ここでは、フィルドスタックビア構造を示す要部拡大図のみを示す。
図２７参照
図２７は、本発明の実施例１０のフリップチップパッケージの要部拡大図であり、上記の実施例２の多層ビルドアップ基板に半導体素子を搭載したものである。
【０１１２】
このように、本発明の実施例１０においては、実施例２に示した全層のフィルドスタックビアを埋込ビア構造にした多層ビルドアップ基板を用いているので、この多層ビルドアップ基板に半導体素子を搭載してフリップチップパッケージを構成した場合、熱膨張係数の差に起因する応力が加えられても、ビア破断耐性がより高まっているので、ビア破断が発生することがない。
【実施例１１】
【０１１３】
次に、図２８を参照して、本発明の実施例１１のフリップチップパッケージを説明するが、基本的構成は実施例９と同様であるので、ここでは、フィルドスタックビア構造を示す要部拡大図のみを示す。
図２８参照
図２８は、本発明の実施例１１のフリップチップパッケージの要部拡大図であり、上記の実施例３の多層ビルドアップ基板に半導体素子を搭載したものである。
【０１１４】
このように、本発明の実施例１１においては、実施例３に示した最下層のフィルドスタックビアをビア充填樹脂に設けた凹部を利用して埋め込んだ埋込ビア構造にした多層ビルドアップ基板を用いているので、この多層ビルドアップ基板に半導体素子を搭載してフリップチップパッケージを構成した場合、熱膨張係数の差に起因する応力が加えられても、ビア破断耐性がより高まっているので、ビア破断が発生することがない。
なお、上記の実施例４の多層ビルドアップ基板を用いても同様の構造が得られる。
【実施例１２】
【０１１５】
次に、図２９を参照して、本発明の実施例１２のフリップチップパッケージを説明するが、基本的構成は実施例９と同様であるので、ここでは、フィルドスタックビア構造を示す要部拡大図のみを示す。
図２９参照
図２９は、本発明の実施例１２のフリップチップパッケージの要部拡大図であり、上記の実施例５の多層ビルドアップ基板に半導体素子を搭載したものである。
【０１１６】
このように、本発明の実施例１２においては、実施例５に示した最下層のフィルドスタックビアをビア充填樹脂に設けた凹部を利用して埋め込んだ埋込ビア構造にするとともに、その上のフィルドスタックビアも埋込ビア構造にした多層ビルドアップ基板を用いているので、この多層ビルドアップ基板に半導体素子を搭載してフリップチップパッケージを構成した場合、熱膨張係数の差に起因する応力が加えられても、ビア破断耐性がより高まっているので、ビア破断が発生することがない。
【実施例１３】
【０１１７】
次に、図３０を参照して、本発明の実施例１３のフリップチップパッケージを説明するが、基本的構成は実施例９と同様であるので、ここでは、フィルドスタックビア構造を示す要部拡大図のみを示す。
図３０参照
図３０は、本発明の実施例１３のフリップチップパッケージの要部拡大図であり、上記の実施例６の多層ビルドアップ基板に半導体素子を搭載したものである。
【０１１８】
このように、本発明の実施例１３においては、実施例６に示した最下層のフィルドスタックビアを包込ビア構造にした多層ビルドアップ基板を用いているので、この多層ビルドアップ基板に半導体素子を搭載してフリップチップパッケージを構成した場合、熱膨張係数の差に起因する応力が加えられても、ビア破断耐性が高まっているので、ビア破断が発生することがない。
【実施例１４】
【０１１９】
次に、図３１を参照して、本発明の実施例１４のフリップチップパッケージを説明するが、基本的構成は実施例９と同様であるので、ここでは、フィルドスタックビア構造を示す要部拡大図のみを示す。
図３１参照
図３１は、本発明の実施例１４のフリップチップパッケージの要部拡大図であり、上記の実施例７の多層ビルドアップ基板に半導体素子を搭載したものである。
【０１２０】
このように、本発明の実施例１４においては、実施例７に示した全層のフィルドスタックビアを包込ビア構造にした多層ビルドアップ基板を用いているので、この多層ビルドアップ基板に半導体素子を搭載してフリップチップパッケージを構成した場合、熱膨張係数の差に起因する応力が加えられても、ビア破断耐性がより高まっているので、ビア破断が発生することがない。
【実施例１５】
【０１２１】
次に、図３２を参照して、本発明の実施例１５のフリップチップパッケージを説明するが、基本的構成は実施例９と同様であるので、ここでは、フィルドスタックビア構造を示す要部拡大図のみを示す。
図３２参照
図３２は、本発明の実施例１５のフリップチップパッケージの要部拡大図であり、上記の実施例８の多層ビルドアップ基板に半導体素子を搭載したものである。
【０１２２】
このように、本発明の実施例１５においては、実施例８に示した最下層のフィルドスタックビアを樹脂突起部を利用した包込ビア構造にした多層ビルドアップ基板を用いているので、この多層ビルドアップ基板に半導体素子を搭載してフリップチップパッケージを構成した場合、熱膨張係数の差に起因する応力が加えられても、ビア破断耐性が高まっているので、安価な構成でもビア破断が発生することがない。
【実施例１６】
【０１２３】
次に、図３３を参照して、本発明の実施例１６の多層ビルドアップ基板を説明する。
図３３参照
図３３（ａ）は、本発明の実施例１６の多層ビルドアップ基板の概念的平面図であり、図３３（ｂ）は、平面図におけるＡ−Ａ′を結ぶ一点鎖線に沿った要部断面図である。
図に示すように、この実施例１６の多層ビルドアップ基板は、応力のかかる周辺部のフィルドスタックビアを実施例１に示した埋込ビア構造１１６とし、内部のフィルドスタックビアを従来の平坦なフィルドスタックビア構造１１７にしたものである。
【０１２４】
ここでは、図に示すように、外側の３列のフィルドスタックビアを実施例１に示した埋込ビア構造１１６にしている。
なお、２０００ピンクラスの多層ビルドアップ基板の場合には、外側の３列乃至５列を埋込ビア構造１１６とすることが望ましい。
このようなビア構造の選択的配置は、上記の実施例２乃至実施例８に対しても同様に適用されるものである。
【０１２５】
以上、本発明の実施の形態及び各実施例を説明したが、本発明は実施の形態及び各実施例に示した数値、材料、或いは、工程に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施例においては、積層数を片側３層の計６層の多層ビルドアップ基板としているが、積層数を片側を４層以上とし、計８層以上の多層ビルドアップ基板にしても良い。
【図面の簡単な説明】
【０１２６】
【図１】本発明の第１の実施の形態の埋込ビア構造の説明図である。
【図２】本発明の第２の実施の形態の包込ビア構造の説明図である。
【図３】本発明の実施例１の多層ビルドアップ基板の製造工程の途中までの説明図である。
【図４】本発明の実施例１の多層ビルドアップ基板の製造工程の図３以降の途中までの説明図である。
【図５】本発明の実施例１の多層ビルドアップ基板の製造工程の図４以降の説明図である。
【図６】本発明の実施例２の多層ビルドアップ基板の製造工程の途中までの説明図である。
【図７】本発明の実施例２の多層ビルドアップ基板の製造工程の図６以降の途中までの説明図である。
【図８】本発明の実施例２の多層ビルドアップ基板の製造工程の図７以降の説明図である。
【図９】本発明の実施例３の多層ビルドアップ基板の製造工程の途中までの説明図である。
【図１０】本発明の実施例３の多層ビルドアップ基板の製造工程の図９以降の途中までの説明図である。
【図１１】本発明の実施例３の多層ビルドアップ基板の製造工程の図１０以降の説明図である。
【図１２】本発明の実施例４の多層ビルドアップ基板の製造工程の途中までの説明図である。
【図１３】本発明の実施例４の多層ビルドアップ基板の製造工程の図１２以降の説明図である。
【図１４】本発明の実施例５の多層ビルドアップ基板の製造工程の途中までの説明図である。
【図１５】本発明の実施例５の多層ビルドアップ基板の製造工程の図１４以降の途中までの説明図である。
【図１６】本発明の実施例５の多層ビルドアップ基板の製造工程の図１５以降の説明図である。
【図１７】本発明の実施例６の多層ビルドアップ基板の製造工程の途中までの説明図である。
【図１８】本発明の実施例６の多層ビルドアップ基板の製造工程の図１７以降の途中までの説明図である。
【図１９】本発明の実施例６の多層ビルドアップ基板の製造工程の図１８以降の説明図である。
【図２０】本発明の実施例７の多層ビルドアップ基板の製造工程の途中までの説明図である。
【図２１】本発明の実施例７の多層ビルドアップ基板の製造工程の図２０以降の途中までの説明図である。
【図２２】本発明の実施例７の多層ビルドアップ基板の製造工程の図２１以降の説明図である。
【図２３】本発明の実施例８の多層ビルドアップ基板の製造工程の途中までの説明図である。
【図２４】本発明の実施例８の多層ビルドアップ基板の製造工程の図２３以降の途中までの説明図である。
【図２５】本発明の実施例８の多層ビルドアップ基板の製造工程の図２４以降の説明図である。
【図２６】本発明の実施例９のフリップチップパッケージの構成説明図である。
【図２７】本発明の実施例１０のフリップチップパッケージの要部拡大図である。
【図２８】本発明の実施例１１のフリップチップパッケージの要部拡大図である。
【図２９】本発明の実施例１２のフリップチップパッケージの要部拡大図である。
【図３０】本発明の実施例１３のフリップチップパッケージの要部拡大図である。
【図３１】本発明の実施例１４のフリップチップパッケージの要部拡大図である。
【図３２】本発明の実施例１５のフリップチップパッケージの要部拡大図である。
【図３３】本発明の実施例１６の多層ビルドアップ基板の構成説明図である。
【図３４】従来のフリップチップパッケージの構成説明図である。
【図３５】フィルドスタックビア構造を表す拡大図である。
【図３６】ビア破断の説明図である。
【符号の説明】
【０１２７】
１０ 配線基板
１１ コア基板
１２ Ｃｕメッキ層
１３ 樹脂
１４ 配線パターン
１５，１５1 ，１５2 ，１５3 フィルドスタックビア
１６ 層間絶縁膜
１７ ソルダーレジスト
１８，１８1 ，１８2 ，１８3 フィルドスタックビア
１９ 突起部
２１ 半導体チップ
２２ 半田バンプ
２３ アンダーフィル樹脂
２４ ポリイミド樹脂コート層
２９ 多層ビルドアップ基板
３０ コア基板
３１ 貫通ビア
３２ Ｃｕパターン
３３ ビア充填樹脂層
３４ Ｃｕメッキ層
３５ レジストパターン
３６ 開口部
３７ 配線パターン
３８ 凹部
３９，４６，５１ 層間絶縁膜
４０，４７ レーザ光
４１，４８ ビアホール
４２ Ｃｕメッキ層
４３ レジストパターン
４４，４９，５２ フィルドスタックビア
４５，５０，５３ 配線パターン
５４ レジストパターン
５５ 開口部
５６，５９，６２ フィルドスタックビア
５７，６０，６３ 配線パターン
５８，６１ 凹部
６４ 凹部
６５ Ｃｕメッキ層
６６ 配線パターン
６７ 凹部
６８ Ｃｕメッキ層
６９，７１，７３ フィルドスタックビア
７０，７２，７４ 配線パターン
７５ Ｃｕメッキ層
７６ 凹部
７７ レジストパターン
７８ 配線パターン
７９ レジストパターン
８０ 開口部
８１，８４，８６ フィルドスタックビア
８２，８５，８７ 配線パターン
８３ 凹部
８８ レジストパターン
８９ 配線パターン
９０，９４ ドライフィルムレジスト
９１，９５，９８ Ｃｕ突起部
９２，９６，９９ フィルドスタックビア
９３，９７，１００ 配線パターン
１０１ 樹脂突起
１１０ 半導体素子
１１１ 半田バンプ
１１２ ポリイミド樹脂コート層
１１３ アンダーフィル樹脂
１１４ 半田ボール
１１５ ソルダーレジスト
１１６ 埋込ビア構造
１１７ 平坦なビア構造
２０１ 半導体素子
２０２ バンプ
２０３ アンダーフィル樹脂
２０４ ポリイミド樹脂コート層
２１０ 多層ビルドアップ基板
２１１ コア基板
２１２ 貫通スルーホール
２１３ ビルドアップ樹脂
２１４ フィルドビア
２１５ ソルダーレジスト
２１６ 半田ボール
２１７ スパイラルビア
２１８ フィルドスタックビア
２１９ ビア破断部
【特許請求の範囲】
【請求項１】
導体層と、
前記導体層の表面に形成される第１の凹部と、
前記導体層上に形成される第１の絶縁層と、
前記第１の絶縁層に形成され、前記第１の凹部を露出させる第１の開口部と、
前記第１の開口部内に配置され、少なくとも一部が前記第１の凹部内に埋め込まれる第１のフィルドビアと、
前記第１の絶縁膜及び前記第１のフィルドビア上に形成される第２の絶縁層と、
前記第２の絶縁層に形成され、前記第１のフィルドビアを露出させる第２の開口部と、 前記第２の開口部内に配置され、前記第１のフィルドビアに接続される第２のフィルドビアと、
を備えることを特徴とする配線基板。
【請求項２】
請求項１に記載の配線基板において、
前記第１のフィルドビアの表面に形成され、前記第２のフィルドビアの少なくとも一部が埋め込まれる第２の凹部をさらに備えることを特徴とする配線基板。
【請求項３】
請求項１又は２に記載の配線基板において、
前記導体層の下側に配置される基板と、
前記基板に形成されるスルーホールと、
前記スルーホール内に、前記基板の主面よりも低い位置まで充填される樹脂と、
をさらに備え、
前記導体層は、前記基板の主面から前記樹脂の表面にわたり形成されていることを特徴とする配線基板。
【請求項４】
導体層と、
前記導体層の表面に形成される第１の凸部と、
前記導体層上に形成される第１の絶縁層と、
前記第１の絶縁層に形成され、前記第１の凸部を露出させる第１の開口部と、
前記第１の開口部内に配置され、前記第１の凸部が底部に埋め込まれる第１のフィルドビアと、
前記第１の絶縁膜及び前記第１のフィルドビア上に形成される第２の絶縁層と、
前記第２の絶縁層に形成される第２の開口部と、
前記第２の開口部内に配置され、前記第１のフィルドビアに接続される第２のフィルドビアと、
を備えることを特徴とする配線基板。
【請求項５】
請求項４に記載の配線基板において、
前記第１のフィルドビアの表面に形成され、前記第２のフィルドビアの底部に埋め込まれる第２の凸部をさらに備えることを特徴とする配線基板。
【請求項６】
請求項１乃至５のいずれか１項に記載の配線基板に半導体素子を実装してなる半導体装置。
【請求項１】
導体層と、
前記導体層の表面に形成される第１の凹部と、
前記導体層上に形成される第１の絶縁層と、
前記第１の絶縁層に形成され、前記第１の凹部を露出させる第１の開口部と、
前記第１の開口部内に配置され、少なくとも一部が前記第１の凹部内に埋め込まれる第１のフィルドビアと、
前記第１の絶縁膜及び前記第１のフィルドビア上に形成される第２の絶縁層と、
前記第２の絶縁層に形成され、前記第１のフィルドビアを露出させる第２の開口部と、 前記第２の開口部内に配置され、前記第１のフィルドビアに接続される第２のフィルドビアと、
を備えることを特徴とする配線基板。
【請求項２】
請求項１に記載の配線基板において、
前記第１のフィルドビアの表面に形成され、前記第２のフィルドビアの少なくとも一部が埋め込まれる第２の凹部をさらに備えることを特徴とする配線基板。
【請求項３】
請求項１又は２に記載の配線基板において、
前記導体層の下側に配置される基板と、
前記基板に形成されるスルーホールと、
前記スルーホール内に、前記基板の主面よりも低い位置まで充填される樹脂と、
をさらに備え、
前記導体層は、前記基板の主面から前記樹脂の表面にわたり形成されていることを特徴とする配線基板。
【請求項４】
導体層と、
前記導体層の表面に形成される第１の凸部と、
前記導体層上に形成される第１の絶縁層と、
前記第１の絶縁層に形成され、前記第１の凸部を露出させる第１の開口部と、
前記第１の開口部内に配置され、前記第１の凸部が底部に埋め込まれる第１のフィルドビアと、
前記第１の絶縁膜及び前記第１のフィルドビア上に形成される第２の絶縁層と、
前記第２の絶縁層に形成される第２の開口部と、
前記第２の開口部内に配置され、前記第１のフィルドビアに接続される第２のフィルドビアと、
を備えることを特徴とする配線基板。
【請求項５】
請求項４に記載の配線基板において、
前記第１のフィルドビアの表面に形成され、前記第２のフィルドビアの底部に埋め込まれる第２の凸部をさらに備えることを特徴とする配線基板。
【請求項６】
請求項１乃至５のいずれか１項に記載の配線基板に半導体素子を実装してなる半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【公開番号】特開２００９−１７０６６９（Ｐ２００９−１７０６６９Ａ）
【公開日】平成２１年７月３０日（２００９．７．３０）
【国際特許分類】
【出願番号】特願２００８−７２７２（Ｐ２００８−７２７２）
【出願日】平成２０年１月１６日（２００８．１．１６）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２１年７月３０日（２００９．７．３０）
【国際特許分類】
【出願日】平成２０年１月１６日（２００８．１．１６）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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