【課題】選択ゲート電極および当該選択ゲート電極に隣接する他のゲート電極間の間隔を所望の距離に調整できるようにした不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】複数本のラインパターンのうち選択ゲート電極の形成領域のラインパターンから他のゲート電極の形成領域のラインパターンにかけてマスクした条件にて複数本のラインパターンの側壁面をスリミングし、選択ゲート電極の形成領域のラインパターンから他のゲート電極の形成領域のラインパターンにかけてパターン間膜を埋込むと共にスリミングされたラインパターンの側壁面に沿ってパターン間膜を形成し、選択ゲート電極の形成領域のラインパターンをマスクした条件にて当該ラインパターン以外のラインパターンを除去しマスクされたラインパターンを残留させ、パターン間膜および残留したラインパターンをマスクとして第１膜を異方性エッチングし、第１膜をマスクとして導電膜をエッチングする不揮発性半導体記憶装置の製造方法を提供する。 （もっと読む）

【課題】ｐ型ＳｉＣ領域と金属との低抵抗コンタクトの実現を可能とする半導体装置を提供する。
【解決手段】実施形態の半導体装置は、導電性材料を用いた電極２４０と、導電型がｐ型の炭化珪素（ＳｉＣ）半導体部２２０と、を備えており、かかるｐ型のＳｉＣ半導体部２２０は、前記第１の電極２４０に接続され、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、及びバリウム（Ｂａ）のうちの少なくとも１種類の元素が前記電極との界面部に面密度がピークになるように含有されたことを特徴とする。 （もっと読む）

【課題】高歩留まりの薄型半導体装置の製造方法を提供する。
【解決手段】まず、半導体ウェハ１０の第１の主面Ｓ１に、複数の素子領域３およびこの素子領域３にコンタクトする端子電極５を形成し、こののち半導体ウェハ１０の第１の主面Ｓ１と対向する第２の主面Ｓ２を、半導体ウェハ１０の外周縁部を残して、所望の厚さとなるまで、薄肉化する。そして、薄肉化された半導体ウェハ１０の前記第２の主面Ｓ２に、金属層６を形成し、こののち、金属層６上に絶縁被膜７を形成し、最後に、半導体ウェハ１０の素子領域３毎にダイシングラインＤ．Ｌ．に沿って分割することで、分断された個々の半導体装置を得るものである。 （もっと読む）

【課題】信頼性と電気的特性の確保を両立した半導体装置を提供する。
【解決手段】同一の半導体基板１上に形成されたパワーＭＯＳＦＥＴと保護回路を備える。パワーＭＯＳＦＥＴがトレンチゲート縦型ＰチャネルＭＯＳＦＥＴであって、そのゲート電極６の導電型をＰ型とする。また、保護回路がプレーナゲート横型オフセットＰチャネルＭＯＳＦＥＴを備え、そのゲート電極１０の導電型をＮ型とする。これらゲート電極６とゲート電極１０は別工程で形成される。 （もっと読む）

【課題】オン電流を確保しつつ、オフ電流を低減した薄膜トランジスタを有する表示装置を提供することを目的とする。
【解決手段】ゲート電極ＧＴと、ゲート電極ＧＴの上側に形成される結晶化された第１の半導体層ＭＳと、第１の半導体層ＭＳの上側に形成される、ソース電極ＳＴおよびドレイン電極ＤＴと、第１の半導体層ＭＳの側方から延伸して、ソース電極ＳＴ及びドレイン電極ＤＴのうちの一方と第１の半導体層ＭＳとの間に介在する第２の半導体層ＳＬと、を有する表示装置であって、第２の半導体層ＳＬは、第１の半導体層ＭＳと接触して結晶化されて形成される第１部分ＳＬａと、第１部分ＳＬａよりも結晶性が低い第２部分ＳＬｂを有する、ことを特徴とする表示装置。 （もっと読む）

【課題】半導体スイッチのチップサイズを大きくすることなく、高調波特性を改善する。
【解決手段】ＦＥＴ１において、化合物半導体基板上に形成され、所定の間隔を隔てて互いに平行状に設けられる複数のソース電極６を有するソース配線３と、化合物半導体基板上に形成され、所定の間隔を隔てて互いに平行状に設けられて複数のソース電極６に対して並列方向に交互に配置される複数のドレイン電極７を有するドレイン配線４と、化合物半導体基板上に形成され、少なくとも前記並列方向に互いに隣り合うソース電極６とドレイン電極７との電極間に位置する部分を有するゲート配線５と、ゲート配線５が形成される領域にてゲート配線５下に形成され、複数のソース電極６と複数のドレイン電極７との各電極間に独立して設けられる複数の埋め込みゲート層８とを備えた。 （もっと読む）

【課題】より良質なゲート電極を有する半導体装置およびその製造方法を提供することである。
【解決手段】実施形態の半導体装置は、ドレイン層と、前記ドレイン層の上に設けられたドリフト領域と、前記ドリフト領域の上に設けられたベース領域と、前記ベース領域の表面に選択的に設けられたソース領域と、前記ソース領域から前記ベース領域を貫通し、前記ドリフト領域に到達するトレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、前記ドレイン層に接続された第１主電極と、前記ソース領域および前記ベース領域に接続された第２主電極と、を備える。前記ゲート電極は、第１導電層と、前記第１導電層と前記ゲート絶縁膜との間に介在する第２導電層と、を含み、前記第２導電層の不純物濃度は、前記第１導電層の不純物濃度よりも低い。 （もっと読む）

【課題】動作特性に対する信頼性を向上させることができる半導体装置を提供する。
【解決手段】シリコンを含む基板７と、前記基板７上に設けられた積層体６と、を有する半導体装置１であって、前記積層体６は、少なくとも前記積層体６の側壁の前記基板側にフッ素を含む抑制領域１３を有している。前記抑制領域１３は、基板７上に設けられた絶縁膜２の前記側壁側に設けられ、フッ素濃度は、チャネル領域１１のフッ素濃度よりも高い。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】ＬＤＭＯＳと、ＬＤＭＯＳのソース領域と電気的に接続されるソースプラグＰ１Ｓと、ソースプラグＰ１Ｓ上に配置されるソース配線Ｍ１Ｓと、ＬＤＭＯＳのドレイン領域と電気的に接続されるドレインプラグＰ１Ｄと、ドレインプラグＰ１Ｄ上に配置されるドレイン配線Ｍ１Ｄと、を有する半導体装置のソースプラグＰ１Ｓの構成を工夫する。ドレインプラグＰ１Ｄは、Ｙ方向に延在するライン状に配置され、ソースプラグＰ１Ｓは、Ｙ方向に所定の間隔を置いて配置された複数の分割ソースプラグＰ１Ｓを有するように半導体装置を構成する。このように、ソースプラグＰ１Ｓを分割することにより、ソースプラグＰ１ＳとドレインプラグＰ１Ｄ等との対向面積が低減し、寄生容量の低減を図ることができる。 （もっと読む）

【課題】シリコン膜のエッチング時に膜厚方向中央部での括れの発生を防止する。
【解決手段】多結晶シリコン膜３の上部と下部はノンドープ層３ａ、３ｃにてそれぞれ構成され、多結晶シリコン膜３の中央部は不純物ドープ層３ｂにて構成され、多結晶シリコン膜３に凹部Ｍ１を形成した後、多結晶シリコン膜３の酸化処理にて凹部Ｍ１の表面にシリコン酸化膜６を形成し、凹部Ｍ１下の多結晶シリコン膜３を除去する。 （もっと読む）

【課題】ＩＩＩ族窒化物半導体では、ｐ型不純物を高濃度にイオン注入すると、結晶品質が低下してしまう。結晶品質が低下するとオフ電流が増加して、電子デバイス特性が低下する可能性がある。このため、ＩＩＩ族窒化物半導体では、ｐ＋層を形成することが困難であった。
【解決手段】ＩＩＩ族窒化物半導体にドープされるとｐ型半導体になるｐ型不純物、および金属を有する合金からなる合金層と、合金層の下に接して形成され、ＩＩＩ族窒化物半導体からなり、ｐ型不純物が一部に拡散している半導体層と、合金層上に形成され、ｐ型不純物の拡散係数が、半導体層より小さい拡散防止層と、を備える半導体デバイスを提供する。 （もっと読む）

【課題】ゲート電極とフィールドプレート電極間の容量を低減させた半導体装置およびその製造方法を提供する。
【解決手段】一実施形態によれば、半導体装置１０は、Ｎ^＋＋型の第１半導体層１０上にＮ⁻型の第１導電型の第２半導体層１２が形成されている。フィールドプレート電極１４が第２半導体層１２に形成されたトレンチの底面側であって、第１絶縁膜１３を介してトレンチの下部を埋め込むように形成されている。第２絶縁膜１６がトレンチの上部において、フィールドプレート電極１４の上面に接するように形成されている。ゲート電極１７がトレンチの開口側であって、ゲート絶縁膜１５を介するとともに第２絶縁膜１６を挟んでトレンチの上部を埋め込むように形成されている。Ｐ型のベース層１８が第２半導体層１２の上部に形成されている。Ｎ^＋型のソース層１９がベース層１８の上部に形成されている。 （もっと読む）

【課題】配線加工時のエッチングレートの極端な上昇を抑え、プロセスを安定化させる。
【解決手段】炭化珪素基板１上に形成された炭化珪素層２０の上に、ソース電極８、ゲート電極９、層間絶縁膜１０、層間絶縁膜１０上に形成されたソース電極上部配線１１およびゲート電極上部配線１２とが形成され、ソース電極上部配線１１とゲート電極上部配線１２の下には、これらの上部配線を構成する金属が炭化珪素層２０に拡散することを抑制するためのバリアメタル１６が形成されている。層間絶縁膜１０には、炭化珪素層２０上に形成されたソース電極８およびゲート電極９に到達するようにコンタクトホール１３、１５が形成されており、バリアメタル１６はコンタクトホール内の電極と上部配線との界面、層間絶縁膜１０の側壁と上部配線との界面、および側壁の上端部近傍と上部配線との界面にのみ形成されている。 （もっと読む）

【課題】簡単な工程でニッケル含有シリサイドを形成する。
【解決手段】シリコン基板を用いた場合であって、ゲート絶縁膜、ゲート電極、ゲート電極側面のサイドウォールを形成し、不純物イオンをドープしてソース領域及びドレイン領域を形成し、表面酸化膜を除去し、シリコン基板を４５０℃以上に加熱しながら、ニッケル含有膜を１０ｎｍ〜１００ｎｍの膜厚で形成することにより、ソース領域、ドレイン領域、及びゲート電極上にニッケル含有シリサイドを形成することができる。その後、未反応のニッケルを除去する。 （もっと読む）

【課題】材料の選択幅が広く、生産性が高いＴＦＴ、アクティブマトリクス基板、およびそれらの製造方法を提供すること。
【解決手段】本発明にかかる薄膜トランジスタは、ゲート電極２と、半導体層５と、半導体層５の上に設けられ、半導体層５と電気的に接続されたソース電極７、及びドレイン電極８と、を備えた薄膜トランジスタであって、半導体層５が、透光性半導体膜５ａと、透光性半導体膜５ａ上に配置され、透光性半導体膜５ａよりも光透過率の低いオーミック導電膜５ｂと、を有し、オーミック導電膜５ｂが、透光性半導体膜５ａからはみ出さないように形成され、オーミック導電膜５ｂが、ソース電極７とドレイン電極８の間のチャネル部９を挟むように分離して形成され、ソース電極７、及びドレイン電極８が、オーミック導電膜ｂを介して、透光性半導体膜５ａに接続されているものである。 （もっと読む）

【課題】半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させる。
【解決手段】半導体装置は、半導体基板に設けられた第１のトランジスタと、第１のトランジスタ上に設けられた第２のトランジスタとを有する。また、第２のトランジスタの半導体層は、半導体層の上側で配線と接し、下側で第１のトランジスタのゲート電極と接する。このような構造とすることにより、配線及び第１のトランジスタのゲート電極を、第２のトランジスタのソース電極及びドレイン電極として機能させることができる。これにより、半導体装置の占有面積を低減することができる。 （もっと読む）

【課題】携帯電話などのフロントエンドモジュールに使用されているハイパワーアンプは、シリコン系ＣＭＯＳ集積回路をベースとするデバイスであるが、その出力段に多数のＬＤＭＯＳＦＥＴセルを集積し、通常、複数のＬＤＭＯＳＦＥＴを構成したＬＤＭＯＳＦＥＴ部を有する。このＬＤＭＯＳＦＥＴセルにおいては、裏面のソース電極と表面のソース領域との間の抵抗を低減するために、半導体基板に高濃度にボロンドープされたポリシリコンプラグが埋め込まれている。このポリシリコンプラグは、熱処理に起因する固相エピタキシャル成長により収縮し、シリコン基板に歪が発生する。
【解決手段】本願発明は、ＬＤＭＯＳＦＥＴ等の半導体装置の製造方法において、基板の表面からエピタキシャル層を貫通するホールを形成し、ポリシリコンプラグを埋め込むに際して、ホールの内面に薄膜酸化シリコン膜が存在する状態で、ポリシリコン部材の堆積を行うものである。 （もっと読む）

【課題】十分なチャネル移動度と製造コストの低減とを両立することが可能な半導体装置を提供する。
【解決手段】ＭＯＳＦＥＴ１００は、｛０００１｝面に対するオフ角が５０°以上６５°以下である主面１Ａを有する炭化珪素基板１と、主面１Ａ上に形成された活性層７と、活性層７上に接触して形成されたゲート酸化膜９１と、活性層７においてゲート酸化膜９１と接触する領域を含むように形成され、導電型がｐ型であるｐ型ボディ領域４と、ｐ型ボディ領域４内において活性層７の炭化珪素基板１とは反対側の主面を含むように形成され、導電型がｎ型であるｎ^＋領域５と、活性層７上にｎ^＋領域５と接触するように形成されたソースコンタクト電極９２とを備え、ｐ型ボディ領域４におけるｐ型不純物密度は５×１０^１７ｃｍ^−３以上であり、ソースコンタクト電極９２とｐ型ボディ領域４とは直接接触している。 （もっと読む）

【課題】低損失と高耐圧を保持しながら、ターンオンスイッチング期間中におけるｄｖ／ｄｔのゲート駆動回路による制御性を向上できる半導体装置を提供する。
【解決手段】第１導電型の第１半導体層４と、その表面付近に形成された第２導電型の第２半導体層２と、これに電気的に接続する第１主電極１１と、第１半導体層４に隣接し第２半導体層２とは逆側の表面付近に形成された第２導電型の第３半導体層６と、この上部に選択的に設けられた第１導電型の第４半導体層７と、第３半導体層６及び第４半導体層７に電気的に接続する第２主電極１４と、側面が第４半導体層７と第３半導体層６に接し第１半導体層４に達するトレンチ１７と、この側面に沿ってポリシリコンのサイドウオールにより形成されたゲート電極９と、トレンチ１７内でゲート電極９から離れて設けられ第２主電極１４と電気的に接続するポリシリコン電極１８が設けられている。 （もっと読む）

【課題】リーク電流を抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】ＭＯＳＦＥＴ１００の製造方法は、炭化珪素基板１を準備する工程と、炭化珪素基板１上に活性層７を形成する工程と、活性層７上にゲート酸化膜９１を形成する工程と、ゲート酸化膜９１上にゲート電極９３を形成する工程と、活性層７上にソースコンタクト電極９２を形成する工程と、ソースコンタクト電極９２上にソース配線９５を形成する工程とを備える。ソース配線９５を形成する工程は、ソースコンタクト電極９２上に導電体膜を形成する工程と、導電体膜を反応性イオンエッチングによりエッチングすることにより導電体膜を加工する工程とを含む。そして、ＭＯＳＦＥＴ１００の製造方法は、導電体膜を加工する工程よりも後に、炭化珪素基板１を５０℃以上の温度に加熱するアニールを実施する工程をさらに備える。 （もっと読む）