【課題】工程数を削減して生産性を向上できる構造の半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体層１にトレンチ２０を形成する工程と、トレンチ２の内壁およびトレンチ２外の表面を覆うように半導体層１上に絶縁膜３を形成する工程と、トレンチ２を埋め尽くし、トレンチ２外の絶縁膜３上に堆積されるように導電性のポリシリコン膜４を形成する工程と、トレンチ２内、およびトレンチ２外の絶縁膜３上の所定領域にポリシリコン膜４が残るように、当該ポリシリコン膜４を選択的に除去するポリシリコンエッチング工程とを含む。 （もっと読む）

【課題】リーク電流を抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】ＭＯＳＦＥＴ１００の製造方法は、炭化珪素基板１を準備する工程と、炭化珪素基板１上に活性層７を形成する工程と、活性層７上にゲート酸化膜９１を形成する工程と、ゲート酸化膜９１上にゲート電極９３を形成する工程と、活性層７上にソースコンタクト電極９２を形成する工程と、ソースコンタクト電極９２上にソース配線９５を形成する工程とを備える。ソース配線９５を形成する工程は、ソースコンタクト電極９２上に導電体膜を形成する工程と、導電体膜を反応性イオンエッチングによりエッチングすることにより導電体膜を加工する工程とを含む。そして、ＭＯＳＦＥＴ１００の製造方法は、導電体膜を加工する工程よりも後に、炭化珪素基板１を５０℃以上の温度に加熱するアニールを実施する工程をさらに備える。 （もっと読む）

【課題】ソース領域とドレイン領域間のリーク電流の発生が抑制された、ＬＯＣＯＳ分離構造の半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体基板の上部の一部に互いに離間して形成された第１導電型のソース領域及びドレイン領域と、ソース領域とドレイン領域に挟まれた領域を含んで半導体基板上に配置されたゲート絶縁膜と、半導体基板上にゲート絶縁膜と連続して配置された、ゲート絶縁膜よりも膜厚の厚いＬＯＣＯＳ絶縁膜と、ゲート絶縁膜上及びゲート絶縁膜周囲のＬＯＣＯＳ絶縁膜上に渡り連続的に配置された多結晶シリコン膜からなるゲート電極とを備え、ゲート電極のチャネル幅方向の端部である周辺領域におけるゲート閾値電圧がゲート電極の中央領域におけるゲート閾値電圧よりも高い。 （もっと読む）

【課題】より良い製造工程で良好な特性の半導体装置を製造する技術を提供する。
【解決手段】導電性膜上に第１領域１Ａｓを覆い、第１領域と隣接する第２領域１Ａｄを開口したマスク膜を形成し、導電性膜中に不純物イオンを注入し、導電性膜を選択的に除去することにより、第１領域と第２領域との境界を含む領域にゲート電極ＧＥ１を形成する。その後、熱処理を施し、ゲート電極の側壁に側壁酸化膜７を形成し、ゲート電極の第２領域側の端部の下方に位置する半導体基板中にドレイン領域を形成し、ゲート電極の第１領域側の端部の下方に位置する半導体基板中にソース領域を形成する。かかる工程によれば、ドレイン領域側のバーズビーク部７ｄを大きくし、ソース領域側のバーズビーク部を小さくできる。よって、ＧＩＤＬが緩和され、オフリーク電流を減少させ、また、オン電流を増加させることができる。 （もっと読む）

【課題】ｎ型Ｇｅ上に形成されるコンタクトの接触抵抗を低減する。
【解決手段】第１ドーパントレベルのｎ型ドーパントがドープされたゲルマニウム領域（１０）を上部に有する半導体基板を得る工程と、ｎ型ドープされたゲルマニウム領域（１０）を覆う界面シリコン層（１１）を形成する工程であって、界面シリコン層（１１）は第２ドーピングレベルのｎ型ドーパントでドープされて臨界膜厚より大きな膜厚を有し、これにより界面シリコン層（１１）は少なくとも部分的に緩和される工程と、界面シリコン層（１１）を覆うように、１×１０^−２Ωｃｍより小さい電気抵抗率を有する材料の層（１２、１３）を形成する工程とを含む方法。本発明はまた、対応する半導体デバイスを提供する。 （もっと読む）

【課題】微細化されたＮ＋型ソース層とソース電極のコンタクト抵抗が低減されたパワーＭＯＳトランジスタの実現を図る。
【解決手段】Ｎ型ドリフト層２の表面にＰ型ボディ層６を形成し、該Ｐ型ボディ層６の表面にＮ＋型ソース層７を形成する。Ｎ＋型ソース層７上を被覆する層間絶縁膜８に第１のコンタクトホール９を形成し、Ｎ＋型ソース層７の一部を露出する。第１のコンタクトホール９の底面に露出したＮ＋型ソース層７の表面からＰ型ボディ層６内まで第２のコンタクトホール１０を形成する。第２のコンタクトホール１０の底面に露出したＰ型ボディ層６の表面にＰ＋型コンタクト層１１を形成する。第１のコンタクトホール９の底面にフォトリソグラフィ工程のマスク合わせ精度のばらつき幅より小さい幅のＮ＋型層７ａを形成し、第１、第２のコンタクトホール９、１０内をタングステン層１２等で埋設する。 （もっと読む）

【課題】飽和電流のばらつきを抑制でき、飽和電流の調整を容易とし、かつ大電流が流れるときの電流を抑制できる半導体装置を提供することである。
【解決手段】縦型のトレンチゲート構造のＩＧＢＴにおいて、半導体基板１の主表面ＭＳにおいてｎ型エミッタ領域４は所定方向に延在しており、ゲート電極層７を内部に有する溝１ａはｎ型エミッタ領域４と交差する方向に延在している。主表面ＭＳにおいてｐ型ベース領域３とｎ型エミッタ領域４との双方が溝１ａの壁面に接している。主表面ＭＳにおいてｐ型ベース領域３およびｎ型エミッタ領域４の境界とコンタクトホール１１ａの端部との間に層間絶縁層１１が位置している。 （もっと読む）

【課題】サリサイドプロセスにより金属シリサイド層を形成した半導体装置の信頼性を向上させる。
【解決手段】部分反応方式のサリサイドプロセスによりゲート電極８ａ、８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂの表面に金属シリサイド層４１を形成する。金属シリサイド層４１を形成する際の第１の熱処理では、熱伝導型アニール装置を用いて半導体ウエハを熱処理し、第２の熱処理では、マイクロ波アニール装置を用いて半導体ウエハを熱処理することにより、第２の熱処理を低温化し、金属シリサイド層４１の異常成長を防ぐ。これにより金属シリサイド層４１の接合リーク電流を低減する。 （もっと読む）

【課題】電気特性及び信頼性の高い薄膜トランジスタを有する半導体装置、及び該半導体
装置を量産高く作製する方法を提案することを課題とする。
【解決手段】半導体層としてＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用い、半導体
層とソース電極層及びドレイン電極層との間に金属酸化物層でなるバッファ層が設けられ
た逆スタガ型（ボトムゲート構造）の薄膜トランジスタを含むことを要旨とする。ソース
電極層及びドレイン電極層と半導体層との間に、バッファ層として金属酸化物層を意図的
に設けることによってオーミック性のコンタクトを形成する。 （もっと読む）

【課題】薄膜トランジスタ基板およびこれの製造方法を開示する。
【解決手段】本発明の薄膜トランジスタ基板は、基板上に形成されたゲート電極、前記ゲート電極上に前記ゲート電極と重なるように形成され、多結晶シリコンを含むアクティブ層、前記アクティブ層上に前記ゲート電極を中心に両側に分離して形成された第１オーミックコンタクト層、前記第１オーミックコンタクト層上に形成された第２オーミックコンタクト層および前記第２オーミックコンタクト層上に形成されたソース電極およびドレーン電極を含む。 （もっと読む）

【課題】本発明は半導体装置に関する。
【解決手段】本発明は、半導体基板上のセル領域のセルトランジスタ上の層間膜を貫通してコンタクトプラグが形成され、周辺回路領域のトランジスタ上の層間膜を貫通してコンタクトプラグが形成されてなる半導体装置の製造方法であり、セルトランジスタ上の層間膜にコンタクトホールを形成し、その底部側にシリコン膜の下部導電プラグを形成する工程と、その上に金属膜を積層して積層構造のセルコンタクトプラグを形成する工程と、周辺回路用トランジスタ上の層間膜にコンタクトホールを形成し、その内部に金属膜を形成してコンタクトプラグを形成する工程とを具備し、前記セル領域のコンタクトホール内のシリコン膜上に金属膜を形成する工程と前記周辺回路領域のコンタクトホール内に金属膜を形成する工程を同時に行うことを特徴とする。 （もっと読む）

【課題】電気特性及び信頼性の高い薄膜トランジスタを有する半導体装置を提案することを課題とする。
【解決手段】基板上に形成されたゲート電極と、ゲート電極上に形成された酸素過剰のＳｉＯ_Ｘ膜と、ＳｉＯ_Ｘ膜上に形成された酸化物半導体膜と、を有する半導体装置。 （もっと読む）

【課題】コンタクトホールの位置合わせが容易で、コンタクト抵抗の低いフィン型の電界効果型トランジスタを有する半導体装置に提供する。
【解決手段】フィン型の電界効果型トランジスタであって、ソース／ドレイン領域５０３の少なくともその幅が最も大きい部分では半導体領域５０２の幅よりも大きく、かつソース／ドレイン領域５０３の最上部側から基体側に向かって連続的に幅が大きくなっている傾斜部５１０を有し、該傾斜部表面にシリサイド膜５０４が形成されていることを特徴とする半導体装置とする。 （もっと読む）

【課題】触媒層の凝集を抑制し、また炭素の拡散性を制御して、欠陥の無いグラファイト膜を形成することができるグラフェン構造を含むグラファイト膜による配線パターンの形成方法の提供。
【解決手段】触媒層の凝集を抑制し、また炭素の拡散速度を適切に速度に調節することができる合金層又は積層体からなる触媒層を利用して、グラフェン構造を有するグラファイト膜で構成された配線パターンの形成方法を提供する。 （もっと読む）

【課題】
表示装置の高解像度化や小型化、さらには画素の開口率の向上を行った場合でも、半導体層に入射する光を効果的に遮断し、ホトコン電流による表示品質の低下を防止することが可能な表示装置を提供すること。
【解決手段】
前記基板上に、第１絶縁膜と、ゲート電極と、ゲート電極の上層に形成された第２絶縁膜と、前記第２絶縁膜の上層に形成された半導体層とが積層され、前記第１絶縁膜は開口部を有し、前記ゲート電極は、前記開口部に倣って形成された窪みを有し、前記半導体層の全部、又は前記半導体層の端部は、平面的に見て前記窪みと重畳していることを特徴とする。 （もっと読む）

【課題】金属電極と該金属電極の上に形成されたシリコン電極とを有するゲート電極を備えた電界効果型トランジスタを実現する際に、金属電極とシリコン電極との界面に生じる界面抵抗を低減できるようにする。
【解決手段】半導体装置は、半導体基板１００における第１の活性領域１０３ａに形成されたＰ型の電界効果型トランジスタを備えている。第１の電界効果型トランジスタは、第１の活性領域１０３ａの上に形成された第１のゲート絶縁膜１０６ａと、第１のゲート絶縁膜１０６ａの上に形成された第１のゲート電極１１５ａとを有している。第１のゲート電極１１５ａは、第１のゲート絶縁膜１０６ａの上に形成された第１の金属電極１０７ａと、該第１の金属電極１０７ａの上に形成された第１の界面層１１０ａと、該第１の界面層１１０ａの上に形成された第１のシリコン電極１１１ａとを有している。 （もっと読む）

【課題】トレンチ内のダメージ除去を行う際に、ソース領域とソース電極とのコンタクト抵抗が増大することを抑制できるようにする。
【解決手段】ｎ⁺型ソース領域４の第２領域４ｂについて、最表面からある程度の深さの場所については、高不純物濃度とせず、比較的低不純物濃度となるようにする。これにより、ダメージ除去工程を行ったときに、ｎ⁺型ソース領域４の第２領域４ｂのうち比較的低不純物濃度とされる部分が若干残るか、もしくは、この部分が消失して第２領域４ｂのうちの高不純物濃度の部分が増速酸化されても、比較的低不純物濃度とされる部分の酸化に時間が掛かるため、増速酸化される領域が少なくなるようにできる。したがって、ｎ⁺型ソース領域４の第２領域４ｂのうちのソース電極９とのコンタクト部が消失することを防止でき、ｎ⁺型ソース領域４とソース電極９とのコンタクト抵抗の増大を抑制することが可能となる。 （もっと読む）

【課題】低オン抵抗と高破壊耐量との両立が可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、第１の主電極と、第１の半導体層と、第１導電形ベース層と、第２導電形ベース層と、第１導電形の第２の半導体層と、第２導電形の埋め込み層と、埋め込み電極と、ゲート絶縁膜と、ゲート電極と、第２の主電極とを備えた。埋め込み層は、第１導電形ベース層中に選択的に設けられた。埋め込み電極は、第２導電形ベース層を貫通して埋め込み層に達するトレンチの底部に設けられ、埋め込み層に接する。ゲート絶縁膜は、埋め込み電極より上のトレンチの側壁に設けられた。ゲート電極は、トレンチ内におけるゲート絶縁膜の内側に設けられた。第２の主電極は、第２の半導体層上に設けられ、第２の半導体層及び埋め込み電極と電気的に接続された。 （もっと読む）

【課題】隣接する活性領域の間で横方向に成長するシリコン膜が連結されることを防ぎつつ、活性領域上に十分な厚みのシリコン膜を形成可能とした半導体装置の製造方法を提供する。
【解決手段】ゲート電極６ａを挟んだ両側の活性領域５上に第１のシリコン膜１２ａを選択的にエピタキシャル成長させる工程と、複数のワード配線層ＷＬの各間に第１のシリコン膜１２ａを覆うのに十分な厚みでマスク絶縁膜を埋め込んだ後、このマスク絶縁膜を第１のシリコン膜１２ａの表面が露出するまでエッチングにより除去する工程と、第１のシリコン膜１２ａ上に第２のシリコン膜１２ｂを選択的にエピタキシャル成長させる工程とを含む。 （もっと読む）

【課題】トレンチゲート型トランジスタの製造方法において、ゲート容量の低減、結晶欠陥の発生の抑止、及びゲート耐圧の向上を図る。
【解決手段】Ｎ−型半導体層１２の表面にトレンチ１４を形成し、該表面とトレンチ１４内に、熱酸化によりシリコン酸化膜１５Ａを形成し、これを覆うホトレジスト補強膜１６、及びホトレジスト補強膜１６を覆うホトレジスト層Ｒ２を形成する。そしてホトレジスト層Ｒ２及びホトレジスト補強膜１６をエッチバックしてトレンチ１４内にのみに残す。このホトレジスト層Ｒ２及びホトレジスト補強膜１６をマスクとして、トレンチ１４の側壁の上方のシリコン酸化膜１５Ａをエッチングして除去する。上記マスクを除去した後、熱酸化により、トレンチ１４の側壁の上方にシリコン酸化膜１５Ａより薄いシリコン酸化膜１５Ｂを形成する。その後、シリコン酸化膜１５Ａ，１５Ｂ上にゲート電極１８を形成する。 （もっと読む）