半導体装置の製造方法
【課題】リーク電流を抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】ＭＯＳＦＥＴ１００の製造方法は、炭化珪素基板１を準備する工程と、炭化珪素基板１上に活性層７を形成する工程と、活性層７上にゲート酸化膜９１を形成する工程と、ゲート酸化膜９１上にゲート電極９３を形成する工程と、活性層７上にソースコンタクト電極９２を形成する工程と、ソースコンタクト電極９２上にソース配線９５を形成する工程とを備える。ソース配線９５を形成する工程は、ソースコンタクト電極９２上に導電体膜を形成する工程と、導電体膜を反応性イオンエッチングによりエッチングすることにより導電体膜を加工する工程とを含む。そして、ＭＯＳＦＥＴ１００の製造方法は、導電体膜を加工する工程よりも後に、炭化珪素基板１を５０℃以上の温度に加熱するアニールを実施する工程をさらに備える。
【解決手段】ＭＯＳＦＥＴ１００の製造方法は、炭化珪素基板１を準備する工程と、炭化珪素基板１上に活性層７を形成する工程と、活性層７上にゲート酸化膜９１を形成する工程と、ゲート酸化膜９１上にゲート電極９３を形成する工程と、活性層７上にソースコンタクト電極９２を形成する工程と、ソースコンタクト電極９２上にソース配線９５を形成する工程とを備える。ソース配線９５を形成する工程は、ソースコンタクト電極９２上に導電体膜を形成する工程と、導電体膜を反応性イオンエッチングによりエッチングすることにより導電体膜を加工する工程とを含む。そして、ＭＯＳＦＥＴ１００の製造方法は、導電体膜を加工する工程よりも後に、炭化珪素基板１を５０℃以上の温度に加熱するアニールを実施する工程をさらに備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、より特定的には、リーク電流を抑制することが可能な半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
【０００３】
このような炭化珪素を材料として用いた半導体装置のうち、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）など、所定の閾値電圧を境にゲート絶縁膜の直下のチャネル領域における反転層の形成の有無をコントロールし、電流を導通および遮断する半導体装置においては、閾値電圧の調整やチャネル移動度の向上について様々な検討がなされている（たとえば非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｓｅｉ−Ｈｙｕｎｇ Ｒｙｕ ｅｔ ａｌ．、“Ｃｒｉｔｉｃａｌ Ｉｓｓｕｅｓ ｆｏｒ ＭＯＳ ＢａｓｅｄＰｏｗｅｒ Ｄｅｖｉｃｅｓ ｉｎ ４Ｈ−ＳｉＣ”、Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ、２００９年、 Ｖｏｌｓ．６１５−６１７、ｐ７４３−７４８
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、上記チャネル領域における反転層の形成の有無をコントロールする半導体装置においては、ゲート絶縁膜を通過する電流（リーク電流）が発生し、意図しない電流が流れる場合がある。
【０００６】
本発明はこのような問題に対応するためになされたものであって、その目的は、リーク電流を抑制することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明に従った半導体装置の製造方法は、炭化珪素からなる基板を準備する工程と、基板上に活性層を形成する工程と、活性層上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、活性層上に活性層に接触するようにコンタクト電極を形成する工程と、コンタクト電極上にコンタクト電極に接触するように配線を形成する工程とを備えている。配線を形成する工程は、コンタクト電極上に導電体膜を形成する工程と、導電体膜を反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；ＲＩＥ）によりエッチングすることにより導電体膜を加工する工程とを含んでいる。そして、この半導体装置の製造方法は、導電体膜を加工する工程よりも後に、基板を５０℃以上の温度に加熱するアニールを実施する工程をさらに備えている。
【０００８】
本発明者は半導体装置のリーク電流について検討を行なった結果、以下のような知見を得て、本発明に想到した。すなわち、炭化珪素を素材として用いた半導体装置の製造プロセスにおいては、半導体層、絶縁膜、電極などを形成する工程でＲＩＥが用いられる。そして、ＲＩＥが実施されることにより、リーク電流が発生することを本発明者は見出した。これは、ＲＩＥが実施されることにより炭化珪素中やゲート絶縁膜中にダメージ等が導入されるためであると考えられる。そして、本発明者の検討により、ＲＩＥの影響によるリーク電流は、ＲＩＥの実施後に５０℃以上の温度域でのアニールを実施することにより抑制できることが明らかとなった。ここで、半導体装置の製造プロセスにおいてＲＩＥが実施された場合でも、ＲＩＥの実施よりも後に５０℃以上の加熱が実施されると、当該ＲＩＥの影響によるリーク電流は抑制される。しかし、半導体装置の製造プロセスにおいて配線が形成された後は、５０℃以上の加熱が実施されない。そのため、配線の形成においてＲＩＥを実施した場合、その後に５０℃以上の温度に加熱するアニールを実施しなければ、当該ＲＩＥの影響によりリーク電流が発生する。
【０００９】
本発明の半導体装置の製造方法においては、配線を形成する工程においてＲＩＥが実施され、その後に基板を５０℃以上の温度に加熱するアニールが実施される。そのため、配線を形成する工程におけるＲＩＥの影響によるリーク電流が抑制される。このように、本発明の半導体装置の製造方法によれば、リーク電流を抑制することが可能な半導体装置の製造方法を提供することができる。
【００１０】
なお、より確実にリーク電流を抑制するためには、上記アニールの温度は７０℃以上であることが好ましく、１００℃以上であることがより好ましい。
【００１１】
上記半導体装置の製造方法においては、上記アニールを実施する工程では、上記基板が４００℃以下の温度に加熱されてもよい。
【００１２】
アニールの温度が４００℃を超えた場合、リーク電流の抑制効果はほとんど向上しない。その一方、アニール温度が４００℃を超えると、先に形成された配線等がアニールによりダメージを受けるおそれがある。そのため、アニール温度は４００℃以下としてもよく、３００℃以下としてもよい。
【００１３】
上記半導体装置の製造方法において好ましくは、アニールを実施する工程よりも後に反応性イオンエッチングが実施されない。これにより、新たにリーク電流の原因が発生することを抑制することができる。
【００１４】
上記半導体装置の製造方法においては、上記アニールは不活性ガス中において実施されてもよい。上記アニールにおいて半導体装置の酸化を確実に抑制する観点から、雰囲気として不活性ガスが採用されることが好ましい。
【発明の効果】
【００１５】
以上の説明から明らかなように、本発明の半導体装置の製造方法によれば、リーク電流を抑制することが可能な半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１におけるＭＯＳＦＥＴの構造を示す概略断面図である。
【図２】実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。
【図３】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図４】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図５】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図６】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図７】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図８】実施の形態２におけるＩＧＢＴの構造を示す概略断面図である。
【図９】実施の形態２におけるＩＧＢＴの製造方法の概略を示すフローチャートである。
【図１０】実施の形態２におけるＩＧＢＴの製造方法を説明するための概略断面図である。
【図１１】実施の形態２におけるＩＧＢＴの製造方法を説明するための概略断面図である。
【図１２】実施の形態２におけるＩＧＢＴの製造方法を説明するための概略断面図である。
【図１３】実施の形態２におけるＩＧＢＴの製造方法を説明するための概略断面図である。
【図１４】実施の形態２におけるＩＧＢＴの製造方法を説明するための概略断面図である。
【図１５】各アニール温度における酸化膜電界とリーク電流との関係を示す図である。
【図１６】酸化膜電界が３ＭＶ／ｃｍである場合のアニール温度とリーク電流との関係を示す図である。
【図１７】酸化膜電界が４ＭＶ／ｃｍである場合のアニール温度とリーク電流との関係を示す図である。
【発明を実施するための形態】
【００１７】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００１８】
（実施の形態１）
まず、本発明の一実施の形態である実施の形態１について説明する。図１を参照して、本実施の形態における半導体装置であるＭＯＳＦＥＴ１００は、導電型がｎ型である炭化珪素基板１と、炭化珪素からなり導電型がｎ型であるバッファ層２と、炭化珪素からなり導電型がｎ型のドリフト層３と、導電型がｐ型の一対のｐ型ボディ領域４と、導電型がｎ型のｎ＋領域５と、導電型がｐ型のｐ＋領域６とを備えている。
【００１９】
バッファ層２は、炭化珪素基板１の一方の主面１Ａ上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト層３は、バッファ層２上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト層３に含まれるｎ型不純物は、たとえばＮ（窒素）であり、バッファ層２に含まれるｎ型不純物よりも低い濃度（密度）で含まれている。バッファ層２およびドリフト層３は、炭化珪素基板１の一方の主面１Ａ上に形成されたエピタキシャル成長層である。
【００２０】
一対のｐ型ボディ領域４は、ドリフト層３において、炭化珪素基板１側の主面とは反対側の主面３Ａを含むように互いに分離して形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型となっている。ｐ型ボディ領域４に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などである。
【００２１】
ｎ＋領域５は、上記主面３Ａを含み、かつｐ型ボディ領域４に取り囲まれるように、一対のｐ型ボディ領域４のそれぞれの内部に形成されている。ｎ＋領域５は、ｎ型不純物、たとえばＰなどをドリフト層３に含まれるｎ型不純物よりも高い濃度（密度）で含んでいる。ｐ＋領域６は、上記主面３Ａを含み、かつｐ型ボディ領域４に取り囲まれるとともに、ｎ＋領域５に隣接するように一対のｐ型ボディ領域４のそれぞれの内部に形成されている。ｐ＋領域６は、ｐ型不純物、たとえばＡｌなどをｐ型ボディ領域４に含まれるｐ型不純物よりも高い濃度（密度）で含んでいる。上記バッファ層２、ドリフト層３、ｐ型ボディ領域４、ｎ＋領域５およびｐ＋領域６は、活性層７を構成する。
【００２２】
さらに、図１を参照して、ＭＯＳＦＥＴ１００は、ゲート絶縁膜としてのゲート酸化膜９１と、ゲート電極９３と、一対のソースコンタクト電極９２と、層間絶縁膜９４と、ソース配線９５と、ドレイン電極９６と、パッシベーション膜９７とを備えている。
【００２３】
ゲート酸化膜９１は、主面３Ａに接触し、一方のｎ＋領域５の上部表面から他方のｎ＋領域５の上部表面にまで延在するように主面３Ａ上に形成され、たとえば二酸化珪素（ＳｉＯ２）からなっている。
【００２４】
ゲート電極９３は、一方のｎ＋領域５上から他方のｎ＋領域５上にまで延在するように、ゲート酸化膜９１に接触して配置されている。また、ゲート電極９３は、不純物が添加されたポリシリコン、Ａｌなどの導電体からなっている。
【００２５】
ソースコンタクト電極９２は、一対のｎ＋領域５上のそれぞれから、ゲート酸化膜９１から離れる向きに延在してｐ＋領域６上にまで達するとともに、主面３Ａに接触して配置されている。また、ソースコンタクト電極９２は、たとえばＮｉｘＳｉｙ（ニッケルシリサイド）など、ｎ＋領域５とオーミックコンタクト可能な材料からなっている。
【００２６】
層間絶縁膜９４は、主面３Ａ上においてゲート電極９３を取り囲み、かつ一方のｐ型ボディ領域４上から他方のｐ型ボディ領域４上にまで延在するように形成され、たとえば絶縁体である二酸化珪素（ＳｉＯ２）からなっている。
【００２７】
ソース配線９５は、主面３Ａ上において、層間絶縁膜９４の上面および側面を取り囲み、かつソースコンタクト電極９２の上部表面上にまで延在している。また、ソース配線９５は、Ａｌなどの導電体からなり、ソースコンタクト電極９２を介してｎ＋領域５と電気的に接続されている。
【００２８】
ドレイン電極９６は、炭化珪素基板１においてドリフト層３が形成される側とは反対側の主面に接触して形成されている。このドレイン電極９６は、たとえばＮｉｘＳｉｙなど、炭化珪素基板１とオーミックコンタクト可能な材料からなっており、炭化珪素基板１と電気的に接続されている。
【００２９】
パッシベーション膜９７は、ソース配線９５を覆うように形成され、二酸化珪素などの絶縁体からなっている。
【００３０】
次に、ＭＯＳＦＥＴ１００の動作について説明する。図１を参照して、ゲート電極９３の電圧が閾値電圧未満の状態、すなわちオフ状態では、ドレイン電極に電圧が印加されても、ゲート酸化膜９１の直下に位置するｐ型ボディ領域４とドリフト層３との間のｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極９３に閾値電圧以上の電圧を印加すると、ｐ型ボディ領域４のゲート酸化膜９１と接触する付近であるチャネル領域において、反転層が形成される。その結果、ｎ＋領域５とドリフト層３とが電気的に接続され、ソース配線９５とドレイン電極９６との間に電流が流れる。
【００３１】
ここで、ＭＯＳＦＥＴ１００の製造プロセスにおいてＲＩＥが用いられることに起因して、何ら対策を採らない場合、上記動作においてゲート酸化膜９１を通過する電流（リーク電流）が発生し、意図しない電流が流れるおそれがある。しかし、本実施の形態におけるＭＯＳＦＥＴ１００は、以下に説明する本実施の形態における半導体装置の製造方法により製造されるため、リーク電流が抑制されている。
【００３２】
次に、実施の形態１におけるＭＯＳＦＥＴ１００の製造方法の一例について、図２〜図７を参照して説明する。図２を参照して、本実施の形態におけるＭＯＳＦＥＴ１００の製造方法では、まず工程（Ｓ１０）として炭化珪素基板準備工程が実施される。この工程（Ｓ１０）では、図３を参照して、たとえば｛０００１｝面に対するオフ角が５０°以上６５°以下である主面１Ａを有する直径６インチ以上の炭化珪素基板１が準備される。
【００３３】
次に、工程（Ｓ２０）としてエピタキシャル成長工程が実施される。この工程（Ｓ２０）では、図３を参照して、エピタキシャル成長により炭化珪素基板１の一方の主面１Ａ上に炭化珪素からなるバッファ層２およびドリフト層３が順次形成される。
【００３４】
次に、工程（Ｓ３０）としてイオン注入工程が実施される。この工程（Ｓ３０）では、図３および図４を参照して、まずｐ型ボディ領域４を形成するためのイオン注入が実施される。具体的には、たとえばＡｌ（アルミニウム）イオンがドリフト層３に注入されることにより、ｐ型ボディ領域４が形成される。次に、ｎ＋領域５を形成するためのイオン注入が実施される。具体的には、たとえばＰ（リン）イオンがｐ型ボディ領域４に注入されることにより、ｐ型ボディ領域４内にｎ＋領域５が形成される。さらに、ｐ＋領域６を形成するためのイオン注入が実施される。具体的には、たとえばＡｌイオンがｐ型ボディ領域４に注入されることにより、ｐ型ボディ領域４内にｐ＋領域６が形成される。上記イオン注入は、たとえばドリフト層３の主面上に二酸化珪素（ＳｉＯ２）からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。マスク層の開口は、たとえばＲＩＥにより形成することができる。
【００３５】
次に、工程（Ｓ４０）として活性化アニール工程が実施される。この工程（Ｓ４０）では、たとえばアルゴンなどの不活性ガス雰囲気中において１７００℃に加熱し、３０分間保持する熱処理が実施される。これにより、上記工程（Ｓ３０）において注入された不純物が活性化する。上記工程（Ｓ２０）〜（Ｓ４０）は、炭化珪素基板１上に活性層７を形成する活性層形成工程を構成する。
【００３６】
次に、工程（Ｓ５０）としてゲート酸化膜形成工程が実施される。この工程（Ｓ５０）では、図４および図５を参照して、たとえば酸素雰囲気中において１３００℃に加熱して６０分間保持する熱処理が実施されることにより、酸化膜（ゲート酸化膜）９１が形成される。
【００３７】
この工程（Ｓ５０）の後に、ＮＯアニール工程が実施されてもよい。このＮＯアニール工程では、雰囲気ガスとして一酸化窒素（ＮＯ）ガスが採用され、当該雰囲気ガス中において加熱する熱処理が実施される。この熱処理の条件としては、たとえば１１００℃以上１３００℃以下の温度で１時間程度保持する条件を採用することができる。このような熱処理により、酸化膜９１とドリフト層３との界面領域に窒素原子が導入される。これにより、酸化膜９１とドリフト層３との界面領域における界面準位の形成が抑制され、最終的に得られるＭＯＳＦＥＴ１００のチャネル移動度を向上させることができる。なお、雰囲気ガスとして、ＮＯガスに代えて酸化膜９１とドリフト層３との界面領域に窒素原子を導入することが可能な他のガスを使用するプロセスが採用されてもよい。
【００３８】
さらに、ＮＯアニール工程に続いて、Ａｒアニール工程が実施されることが好ましい。このＡｒアニール工程では、雰囲気ガスとしてアルゴン（Ａｒ）ガスが採用され、当該雰囲気ガス中において加熱する熱処理が実施される。この熱処理の条件としては、たとえば上記ＮＯアニール工程における加熱温度を超え、酸化膜９１の融点未満の温度で１時間程度保持する条件を採用することができる。このような熱処理により、酸化膜９１とドリフト層３との界面領域における界面準位の形成がさらに抑制され、最終的に得られるＭＯＳＦＥＴ１００のチャネル移動度を向上させることができる。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスを使用するプロセスが採用されてもよい。
【００３９】
次に、工程（Ｓ６０）としてゲート電極形成工程が実施される。この工程（Ｓ６０）では、図５および図６を参照して、まず、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により高濃度に不純物が添加された導電体であるポリシリコン膜が酸化膜９１上に形成される。そして、所望のゲート電極９３の形状に合わせてポリシリコン膜上にマスク層が形成され、たとえばＲＩＥが実施されることによりゲート電極９３が形成される。
【００４０】
次に、工程（Ｓ７０）としてコンタクト電極形成工程が実施される。この工程（Ｓ７０）では、図６および図７を参照して、ゲート電極９３および酸化膜９１上を覆うように、たとえばＣＶＤ法により二酸化珪素などの絶縁体からなる絶縁膜が形成される。次に、当該絶縁膜上に所望のソースコンタクト電極９２の形状に合わせてマスク層が形成される。そして、たとえばＲＩＥが実施されることによりソースコンタクト電極を形成すべき領域に対応する絶縁膜および酸化膜９１が除去される。これにより残存した絶縁膜が層間絶縁膜９４となる。さらに、絶縁膜および酸化膜９１が除去された領域および炭化珪素基板１のバッファ層２とは反対側の主面上にニッケル膜が形成される。そして、このニッケル膜が加熱され、少なくともその一部がシリサイド化することにより、ソースコンタクト電極９２およびドレイン電極９６が形成される。
【００４１】
次に、図２を参照して、配線形成工程が実施される。配線形成工程としては、まず工程（Ｓ８０）として導電体膜形成工程が実施される。この工程（Ｓ８０）では、図７および図１を参照して、たとえば蒸着法によりアルミニウムなどの導電体からなる導電体膜が形成される。次に、工程（Ｓ９０）として導電体膜加工工程が実施される。この工程（Ｓ９０）では、工程（Ｓ８０）において形成された導電体膜の一部がＲＩＥによりエッチングされることにより除去され、ソース配線９５が完成する。
【００４２】
次に、図２を参照して、パッシベーション膜形成工程が実施される。パッシベーション膜形成工程としては、まず工程（Ｓ１００）として絶縁体膜形成工程が実施される。この工程（Ｓ１００）では、図１を参照して、たとえばＣＶＤ法により二酸化珪素などの絶縁体からなる絶縁体膜がソース配線９５を覆うように形成される。次に、工程（Ｓ１１０）として絶縁体膜加工工程が実施される。この工程（Ｓ１１０）では、工程（Ｓ１００）において形成された絶縁体膜の一部がＲＩＥによりエッチングされることにより除去され、パッシベーション膜９７が完成する。なお、配線形成工程とパッシベーション膜形成工程とは、順序を入れ替えて実施することもできる。
【００４３】
次に、図２を参照して、工程（Ｓ１２０）としてリーク電流低減アニール工程が実施される。この工程（Ｓ１２０）では、炭化珪素基板１を５０℃以上の温度に加熱するアニールが実施される。より具体的には、上記工程（Ｓ１０）〜（Ｓ１１０）までが実施されることにより得られた構造体が５０℃以上の温度域に加熱される。これにより、配線形成工程およびパッシベーション膜形成工程において実施されたＲＩＥに起因したリーク電流の発生が抑制される。以上の手順により、本実施の形態におけるＭＯＳＦＥＴ１００は完成する。
【００４４】
ここで、たとえば上記工程（Ｓ６０）や（Ｓ７０）においてＲＩＥが実施された場合でも、工程（Ｓ７０）では、たとえばニッケル膜をシリサイド化させるためのアニールが実施される。そして、このアニールによる加熱により、工程（Ｓ６０）や（Ｓ７０）において実施されたＲＩＥに起因したリーク電流の発生は抑制される。しかし、工程（Ｓ９０）においてＲＩＥが実施された後には、当然には５０℃以上に加熱するアニールは実施されない。そのため、工程（Ｓ９０）や工程（Ｓ１１０）において実施されたＲＩＥに起因して、リーク電流が発生するおそれがある。これに対し、本実施の形態におけるＭＯＳＦＥＴ１００の製造方法では、工程（Ｓ１２０）としてリーク電流低減アニール工程が実施される。これにより、工程（Ｓ９０）や工程（Ｓ１１０）において実施されたＲＩＥに起因したリーク電流の発生が抑制される。その結果、本実施の形態におけるＭＯＳＦＥＴ１００の製造方法によれば、リーク電流の発生が抑制されたＭＯＳＦＥＴ１００を製造することができる。
【００４５】
なお、上記工程（Ｓ１２０）では、アニール温度は４００℃以下とされることが好ましい。これにより、たとえば上述のように配線形成工程においてアルミニウムからなる配線が形成された場合でも、工程（Ｓ１２０）におけるアニールによる配線へのダメージを抑制することができる。
【００４６】
また、本実施の形態におけるＭＯＳＦＥＴ１００の製造方法では、上記工程（Ｓ１２０）よりも後にＲＩＥが実施されないことが好ましい。これにより、新たにリーク電流の原因が発生することを抑制することができる。
【００４７】
さらに、工程（Ｓ１２０）におけるアニールは、不活性ガス中において実施されてもよい。アニールが比較的低温で実施される場合、アニールは空気中で実施することがコストの観点から好ましい。しかし、アニールが比較的高温で実施される場合、ＭＯＳＦＥＴ１００の酸化をより確実に抑制する観点から、雰囲気として不活性ガスが採用されることが好ましい。
【００４８】
（実施の形態２）
次に、本発明の他の実施の形態である実施の形態２について説明する。図８を参照して、本実施の形態における半導体装置であるＩＧＢＴ２００は、導電型がｐ型である炭化珪素基板２０１と、バッファ層２０２（導電型はｎ型でもｐ型でもよい）と、炭化珪素からなり導電型がｎ型のドリフト層２０３と、導電型がｐ型の一対のｐ型ボディ領域２０４と、導電型がｎ型のｎ＋領域２０５と、導電型がｐ型のｐ＋領域２０６とを備えている。
【００４９】
バッファ層２０２は、炭化珪素基板２０１の一方の主面２０１Ａ上に形成されており、ドリフト層２０３よりも高濃度の不純物を含んでいる。ドリフト層２０３は、バッファ層２０２上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。バッファ層２０２およびドリフト層２０３は、炭化珪素基板２０１の一方の主面２０１Ａ上に形成されたエピタキシャル成長層である。
【００５０】
一対のｐ型ボディ領域２０４は、ドリフト層２０３において、炭化珪素基板２０１側の主面とは反対側の主面２０３Ａを含むように互いに分離して形成され、ｐ型不純物を含むことにより、導電型がｐ型となっている。ｐ型ボディ領域２０４に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などである。
【００５１】
ｎ＋領域２０５は、上記主面２０３Ａを含み、かつｐ型ボディ領域２０４に取り囲まれるように、一対のｐ型ボディ領域２０４のそれぞれの内部に形成されている。ｎ＋領域２０５は、ｎ型不純物、たとえばＰなどをドリフト層２０３に含まれるｎ型不純物よりも高い濃度（密度）で含んでいる。ｐ＋領域２０６は、上記主面２０３Ａを含み、かつｐ型ボディ領域２０４に取り囲まれるとともに、ｎ＋領域２０５に隣接するように一対のｐ型ボディ領域２０４のそれぞれの内部に形成されている。ｐ＋領域２０６は、ｐ型不純物、たとえばＡｌなどをｐ型ボディ領域２０４に含まれるｐ型不純物よりも高い濃度（密度）で含んでいる。上記バッファ層２０２、ドリフト層２０３、ｐ型ボディ領域２０４、ｎ＋領域２０５およびｐ＋領域２０６は、活性層２０７を構成する。
【００５２】
さらに、図８を参照して、ＩＧＢＴ２００は、ゲート絶縁膜としてのゲート酸化膜２９１と、ゲート電極２９３と、一対のエミッタコンタクト電極２９２と、層間絶縁膜２９４と、エミッタ配線２９５と、コレクタ電極２９６と、パッシベーション膜２９７とを備えている。
【００５３】
ゲート酸化膜２９１は、主面２０３Ａに接触し、一方のｎ＋領域２０５の上部表面から他方のｎ＋領域２０５の上部表面にまで延在するように主面２０３Ａ上に形成され、たとえば二酸化珪素（ＳｉＯ２）からなっている。
【００５４】
ゲート電極２９３は、一方のｎ＋領域２０５上から他方のｎ＋領域２０５上にまで延在するように、ゲート酸化膜２９１上に接触して配置されている。また、ゲート電極２９３は、不純物が添加されたポリシリコン、Ａｌなどの導電体からなっている。
【００５５】
エミッタコンタクト電極２９２は、一対のｎ＋領域２０５上のそれぞれからｐ＋領域２０６上にまで達するとともに、主面２０３Ａに接触して配置されている。また、エミッタコンタクト電極２９２は、たとえばニッケルシリサイドなど、ｎ＋領域２０５およびｐ＋領域２０６の両方にオーミックコンタクト可能な材料からなっている。
【００５６】
層間絶縁膜２９４は、主面２０３Ａ上においてゲート電極２９３を取り囲み、かつ一方のｐ型ボディ領域２０４上から他方のｐ型ボディ領域２０４上にまで延在するように形成され、たとえば絶縁体である二酸化珪素（ＳｉＯ２）からなっている。
【００５７】
エミッタ配線２９５は、主面２０３Ａ上において、層間絶縁膜２９４を取り囲み、かつエミッタコンタクト電極２９２の上部表面上にまで延在している。また、エミッタ配線２９５は、Ａｌなどの導電体からなり、エミッタコンタクト電極２９２を介してｎ＋領域２０５と電気的に接続されている。
【００５８】
コレクタ電極２９６は、炭化珪素基板２０１においてドリフト層２０３が形成される側とは反対側の主面に接触して形成されている。このコレクタ電極２９６は、たとえばニッケルシリサイドなど、炭化珪素基板２０１とオーミックコンタクト可能な材料からなっており、炭化珪素基板２０１と電気的に接続されている。
【００５９】
パッシベーション膜２９７は、エミッタ配線２９５を覆うように形成され、二酸化珪素などの絶縁体からなっている。
【００６０】
次に、ＩＧＢＴ２００の動作について説明する。図８を参照して、ゲート電極２９３に電圧を印加し、当該電圧が閾値を超えると、ゲート電極２９３下のゲート酸化膜２９１に接するｐ型ボディ領域２０４に反転層が形成され、ｎ＋領域２０５とドリフト層２０３とが電気的に接続される。これにより、ｎ＋領域２０５からドリフト層２０３に電子が注入され、これに対応して炭化珪素基板２０１からバッファ層２０２を介して正孔がドリフト層２０３に供給される。その結果、ＩＧＢＴ２００がオン状態となり、ドリフト層２０３に伝導度変調が生じてエミッタコンタクト電極２９２−コレクタ電極２９６間の抵抗が低下した状態で電流が流れる。一方、ゲート電極２９３に印加される上記電圧が閾値以下の場合、上記反転層が形成されないため、ドリフト層２０３とｐ型ボディ領域２０４との間が逆バイアスの状態が維持される。その結果、ＩＧＢＴ２００がオフ状態となり、電流は流れない。
【００６１】
ここで、ＩＧＢＴ２００の製造プロセスにおいてＲＩＥが用いられることに起因して、何ら対策を採らない場合、上記動作においてリーク電流が発生し、意図しない電流が流れるおそれがある。しかし、本実施の形態におけるＩＧＢＴ２００は、以下に説明する本実施の形態における半導体装置の製造方法により製造されるため、リーク電流が抑制されている。
【００６２】
次に、実施の形態２におけるＩＧＢＴ２００の製造方法の一例について、図９〜図１４を参照して説明する。実施の形態２におけるＩＧＢＴ２００の製造方法は、基本的には上記実施の形態１におけるＭＯＳＦＥＴ１００の製造方法と同様に実施することができる。具体的には、図９を参照して、本実施の形態におけるＩＧＢＴ２００の製造方法では、まず工程（Ｓ２１０）として炭化珪素基板準備工程が実施される。この工程（Ｓ２１０）では、図１０を参照して、たとえば｛０００１｝面に対するオフ角が５０°以上６５°以下である主面２０１Ａを有する炭化珪素基板２０１が準備される。
【００６３】
次に、工程（Ｓ２２０）としてエピタキシャル成長工程が実施される。この工程（Ｓ２２０）では、図１０を参照して、エピタキシャル成長により炭化珪素基板２０１の一方の主面２０１Ａ上にバッファ層２０２およびドリフト層２０３が順次形成される。
【００６４】
次に、工程（Ｓ２３０）としてイオン注入工程が実施される。この工程（Ｓ２３０）では、図１０および図１１を参照して、まずｐ型ボディ領域２０４を形成するためのイオン注入が実施される。具体的には、たとえばＡｌ（アルミニウム）イオンがドリフト層２０３に注入されることにより、ｐ型ボディ領域２０４が形成される。次に、ｎ＋領域２０５を形成するためのイオン注入が実施される。具体的には、たとえばＰ（リン）イオンがｐ型ボディ領域２０４に注入されることにより、ｐ型ボディ領域２０４内にｎ＋領域２０５が形成される。さらに、ｐ＋領域２０６を形成するためのイオン注入が実施される。具体的には、たとえばＡｌイオンがｐ型ボディ領域２０４に注入されることにより、ｐ型ボディ領域２０４内にｐ＋領域２０６が形成される。上記イオン注入は、たとえばドリフト層２０３の主面上に二酸化珪素（ＳｉＯ２）からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。
【００６５】
次に、工程（Ｓ２４０）として活性化アニール工程が実施される。この工程（Ｓ２４０）では、たとえばアルゴンなどの不活性ガス雰囲気中において１７００℃に加熱し、３０分間保持する熱処理が実施される。これにより、上記工程（Ｓ２３０）において注入された不純物が活性化する。
【００６６】
次に、工程（Ｓ２５０）としてゲート酸化膜形成工程が実施される。この工程（Ｓ２５０）では、図１１および図１２を参照して、たとえば酸素雰囲気中において１３００℃に加熱して６０分間保持する熱処理が実施されることにより、酸化膜（ゲート酸化膜）２９１が形成される。
【００６７】
この工程（Ｓ２５０）の後に、ＮＯアニール工程およびＡｒアニール工程が実施されてもよい。このＮＯアニール工程およびＡｒアニール工程は、実施の形態１の場合と同様に実施することができる。
【００６８】
次に、工程（Ｓ２６０）としてゲート電極形成工程が実施される。この工程（Ｓ２６０）では、図１２および図１３を参照して、上記実施の形態１の工程（Ｓ６０）と同様に、たとえばＣＶＤ法によりポリシリコン膜が酸化膜２９１上に形成された後、たとえばＲＩＥが実施されることによりゲート電極２９３が形成される。
【００６９】
次に、工程（Ｓ２７０）としてコンタクト電極形成工程が実施される。この工程（Ｓ２７０）では、図１３および図１４を参照して、上記実施の形態１の工程（Ｓ７０）と同様に、たとえばＣＶＤ法により絶縁膜が形成された後、ＲＩＥが実施されることによりエミッタコンタクト電極を形成すべき領域に対応する絶縁膜および酸化膜２９１が除去され、層間絶縁膜２９４が形成される。そして、絶縁膜および酸化膜２９１が除去された領域および炭化珪素基板２０１のバッファ層２０２とは反対側の主面上にニッケル膜が形成され、少なくともその一部がシリサイド化するアニールが実施されることにより、エミッタコンタクト電極２９２およびコレクタ電極２９６が形成される。
【００７０】
次に、図９を参照して、配線形成工程およびパッシベーション膜形成工程が実施される。配線形成工程としては、まず工程（Ｓ２８０）として導電体膜形成工程が実施された後、工程（Ｓ２９０）として導電体膜加工工程が実施される。この工程（Ｓ２８０）および（Ｓ２９０）は、実施の形態１の工程（Ｓ８０）および（Ｓ９０）と同様に実施することができる。また、パッシベーション膜形成工程としては、まず工程（Ｓ３００）として絶縁体膜形成工程が実施された後、工程（Ｓ３１０）として絶縁体膜加工工程が実施される。この工程（Ｓ３００）および（Ｓ３１０）は、実施の形態１の工程（Ｓ１００）および（Ｓ１１０）と同様に実施することができる。
【００７１】
次に、図９を参照して、工程（Ｓ３２０）としてリーク電流低減アニール工程が実施される。この工程（Ｓ３２０）では、上記実施の形態１の工程（Ｓ１２０）と同様に、炭化珪素基板２０１を５０℃以上の温度に加熱するアニールが実施される。これにより、配線形成工程およびパッシベーション膜形成工程において実施されたＲＩＥに起因したリーク電流の発生が抑制される。以上の手順により、本実施の形態におけるＩＧＢＴ２００は完成する。
【００７２】
ここで、本実施の形態におけるＩＧＢＴ２００の製造方法では、工程（Ｓ３２０）としてリーク電流低減アニール工程が実施される。これにより、工程（Ｓ２９０）や工程（Ｓ３１０）において実施されたＲＩＥに起因したリーク電流の発生が抑制される。その結果、本実施の形態におけるＩＧＢＴ２００の製造方法によれば、リーク電流の発生が抑制されたＩＧＢＴ２００を製造することができる。
【実施例】
【００７３】
ＲＩＥ後にアニールを実施することによるリーク電流の低減効果を確認する実験を行なった。実験の手順は以下の通りである。
【００７４】
まず、以下の手順で実験用サンプルを作製した。ｎ型炭化珪素基板を準備し、当該炭化珪素基板の一方の主面を熱酸化することによりゲート酸化膜を想定した酸化膜を形成した。次に、当該酸化膜上にアルミニウム膜およびレジスト膜を順次形成した。そして、フォトリソグラフィーによりレジスト膜に開口を形成してマスク層とし、当該マスク層を用いてＲＩＥによりアルミニウム膜の一部を除去し、上記酸化膜の一部を露出させた。このとき残存したアルミニウム膜は、ゲート電極に対応する。その後、マスク層（レジスト層）を除去することにより実験用のＭＯＳキャパシタを得た。そして、得られたＭＯＳキャパシタを２５℃〜１００℃の温度域で加熱するアニールを行ない実験用サンプルとした。
【００７５】
次に、上記実験用サンプルの炭化珪素基板とアルミニウム膜との間にゲート電圧に対応する電圧を印加し、電流を測定した。この電流は、リーク電流に対応する。
【００７６】
次に、実験結果について図１５〜図１７に基づいて説明する。図１５において、横軸は炭化珪素基板とアルミニウム膜との間の酸化膜に印加された電界、縦軸は測定されたリーク電流を示している。図１５には、アニール温度を２５℃、３０℃、３５℃、４０℃、５０℃、６０℃、７０℃および１００℃として作製された実験用サンプルに対応する結果が示されている。また、図１６および図１７において、横軸はアニール温度、縦軸はリーク電流を示している。なお、図１６および図１７は、それぞれ酸化膜に印加された電界が３ＭＶ／ｃｍおよび４ＭＶ／ｃｍの場合を示している。この３〜４ＭＶ／ｃｍの電界は、一般的なＭＯＳＦＥＴにおいてゲート酸化膜に印加される電界に相当する。また、図１６および図１７における破線はリーク電流の測定限界を示している。
【００７７】
次に、実験結果について説明する。図１５を参照して、アニール温度が高くなるに従ってリーク電流の値が小さくなっている。そして、図１６および図１７を参照して、ゲート電圧として通常使用される範囲においては、アニール温度を５０℃以上とすることによりリーク電流が測定限界にまで低減されている。
【００７８】
以上の実験結果より、ＲＩＥの実施に起因して発生するリーク電流は、５０℃以上のアニールにより十分に抑制可能であることが確認された。
【００７９】
今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００８０】
本発明の半導体装置の製造方法は、リーク電流の低減が求められる半導体装置の製造に、特に有利に適用され得る。
【符号の説明】
【００８１】
１，２０１ 炭化珪素基板、１Ａ，２０１Ａ 主面、２，２０２ バッファ層、３，２０３ ドリフト層、３Ａ，２０３Ａ 主面、４，２０４ ｐ型ボディ領域、５，２０５ ｎ＋領域、６，２０６ ｐ＋領域、７，２０７ 活性層、９１，２９１ ゲート酸化膜（酸化膜）、９２ ソースコンタクト電極、９３，２９３ ゲート電極、９４，２９４ 層間絶縁膜、９５ ソース配線、９６ ドレイン電極、９７，２９７ パッシベーション膜、１００ ＭＯＳＦＥＴ、２００ ＩＧＢＴ、２９２ エミッタコンタクト電極、２９５ エミッタ配線、２９６ コレクタ電極。
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、より特定的には、リーク電流を抑制することが可能な半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
【０００３】
このような炭化珪素を材料として用いた半導体装置のうち、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）など、所定の閾値電圧を境にゲート絶縁膜の直下のチャネル領域における反転層の形成の有無をコントロールし、電流を導通および遮断する半導体装置においては、閾値電圧の調整やチャネル移動度の向上について様々な検討がなされている（たとえば非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｓｅｉ−Ｈｙｕｎｇ Ｒｙｕ ｅｔ ａｌ．、“Ｃｒｉｔｉｃａｌ Ｉｓｓｕｅｓ ｆｏｒ ＭＯＳ ＢａｓｅｄＰｏｗｅｒ Ｄｅｖｉｃｅｓ ｉｎ ４Ｈ−ＳｉＣ”、Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ、２００９年、 Ｖｏｌｓ．６１５−６１７、ｐ７４３−７４８
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、上記チャネル領域における反転層の形成の有無をコントロールする半導体装置においては、ゲート絶縁膜を通過する電流（リーク電流）が発生し、意図しない電流が流れる場合がある。
【０００６】
本発明はこのような問題に対応するためになされたものであって、その目的は、リーク電流を抑制することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明に従った半導体装置の製造方法は、炭化珪素からなる基板を準備する工程と、基板上に活性層を形成する工程と、活性層上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、活性層上に活性層に接触するようにコンタクト電極を形成する工程と、コンタクト電極上にコンタクト電極に接触するように配線を形成する工程とを備えている。配線を形成する工程は、コンタクト電極上に導電体膜を形成する工程と、導電体膜を反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；ＲＩＥ）によりエッチングすることにより導電体膜を加工する工程とを含んでいる。そして、この半導体装置の製造方法は、導電体膜を加工する工程よりも後に、基板を５０℃以上の温度に加熱するアニールを実施する工程をさらに備えている。
【０００８】
本発明者は半導体装置のリーク電流について検討を行なった結果、以下のような知見を得て、本発明に想到した。すなわち、炭化珪素を素材として用いた半導体装置の製造プロセスにおいては、半導体層、絶縁膜、電極などを形成する工程でＲＩＥが用いられる。そして、ＲＩＥが実施されることにより、リーク電流が発生することを本発明者は見出した。これは、ＲＩＥが実施されることにより炭化珪素中やゲート絶縁膜中にダメージ等が導入されるためであると考えられる。そして、本発明者の検討により、ＲＩＥの影響によるリーク電流は、ＲＩＥの実施後に５０℃以上の温度域でのアニールを実施することにより抑制できることが明らかとなった。ここで、半導体装置の製造プロセスにおいてＲＩＥが実施された場合でも、ＲＩＥの実施よりも後に５０℃以上の加熱が実施されると、当該ＲＩＥの影響によるリーク電流は抑制される。しかし、半導体装置の製造プロセスにおいて配線が形成された後は、５０℃以上の加熱が実施されない。そのため、配線の形成においてＲＩＥを実施した場合、その後に５０℃以上の温度に加熱するアニールを実施しなければ、当該ＲＩＥの影響によりリーク電流が発生する。
【０００９】
本発明の半導体装置の製造方法においては、配線を形成する工程においてＲＩＥが実施され、その後に基板を５０℃以上の温度に加熱するアニールが実施される。そのため、配線を形成する工程におけるＲＩＥの影響によるリーク電流が抑制される。このように、本発明の半導体装置の製造方法によれば、リーク電流を抑制することが可能な半導体装置の製造方法を提供することができる。
【００１０】
なお、より確実にリーク電流を抑制するためには、上記アニールの温度は７０℃以上であることが好ましく、１００℃以上であることがより好ましい。
【００１１】
上記半導体装置の製造方法においては、上記アニールを実施する工程では、上記基板が４００℃以下の温度に加熱されてもよい。
【００１２】
アニールの温度が４００℃を超えた場合、リーク電流の抑制効果はほとんど向上しない。その一方、アニール温度が４００℃を超えると、先に形成された配線等がアニールによりダメージを受けるおそれがある。そのため、アニール温度は４００℃以下としてもよく、３００℃以下としてもよい。
【００１３】
上記半導体装置の製造方法において好ましくは、アニールを実施する工程よりも後に反応性イオンエッチングが実施されない。これにより、新たにリーク電流の原因が発生することを抑制することができる。
【００１４】
上記半導体装置の製造方法においては、上記アニールは不活性ガス中において実施されてもよい。上記アニールにおいて半導体装置の酸化を確実に抑制する観点から、雰囲気として不活性ガスが採用されることが好ましい。
【発明の効果】
【００１５】
以上の説明から明らかなように、本発明の半導体装置の製造方法によれば、リーク電流を抑制することが可能な半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１におけるＭＯＳＦＥＴの構造を示す概略断面図である。
【図２】実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。
【図３】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図４】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図５】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図６】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図７】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図８】実施の形態２におけるＩＧＢＴの構造を示す概略断面図である。
【図９】実施の形態２におけるＩＧＢＴの製造方法の概略を示すフローチャートである。
【図１０】実施の形態２におけるＩＧＢＴの製造方法を説明するための概略断面図である。
【図１１】実施の形態２におけるＩＧＢＴの製造方法を説明するための概略断面図である。
【図１２】実施の形態２におけるＩＧＢＴの製造方法を説明するための概略断面図である。
【図１３】実施の形態２におけるＩＧＢＴの製造方法を説明するための概略断面図である。
【図１４】実施の形態２におけるＩＧＢＴの製造方法を説明するための概略断面図である。
【図１５】各アニール温度における酸化膜電界とリーク電流との関係を示す図である。
【図１６】酸化膜電界が３ＭＶ／ｃｍである場合のアニール温度とリーク電流との関係を示す図である。
【図１７】酸化膜電界が４ＭＶ／ｃｍである場合のアニール温度とリーク電流との関係を示す図である。
【発明を実施するための形態】
【００１７】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００１８】
（実施の形態１）
まず、本発明の一実施の形態である実施の形態１について説明する。図１を参照して、本実施の形態における半導体装置であるＭＯＳＦＥＴ１００は、導電型がｎ型である炭化珪素基板１と、炭化珪素からなり導電型がｎ型であるバッファ層２と、炭化珪素からなり導電型がｎ型のドリフト層３と、導電型がｐ型の一対のｐ型ボディ領域４と、導電型がｎ型のｎ＋領域５と、導電型がｐ型のｐ＋領域６とを備えている。
【００１９】
バッファ層２は、炭化珪素基板１の一方の主面１Ａ上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト層３は、バッファ層２上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト層３に含まれるｎ型不純物は、たとえばＮ（窒素）であり、バッファ層２に含まれるｎ型不純物よりも低い濃度（密度）で含まれている。バッファ層２およびドリフト層３は、炭化珪素基板１の一方の主面１Ａ上に形成されたエピタキシャル成長層である。
【００２０】
一対のｐ型ボディ領域４は、ドリフト層３において、炭化珪素基板１側の主面とは反対側の主面３Ａを含むように互いに分離して形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型となっている。ｐ型ボディ領域４に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などである。
【００２１】
ｎ＋領域５は、上記主面３Ａを含み、かつｐ型ボディ領域４に取り囲まれるように、一対のｐ型ボディ領域４のそれぞれの内部に形成されている。ｎ＋領域５は、ｎ型不純物、たとえばＰなどをドリフト層３に含まれるｎ型不純物よりも高い濃度（密度）で含んでいる。ｐ＋領域６は、上記主面３Ａを含み、かつｐ型ボディ領域４に取り囲まれるとともに、ｎ＋領域５に隣接するように一対のｐ型ボディ領域４のそれぞれの内部に形成されている。ｐ＋領域６は、ｐ型不純物、たとえばＡｌなどをｐ型ボディ領域４に含まれるｐ型不純物よりも高い濃度（密度）で含んでいる。上記バッファ層２、ドリフト層３、ｐ型ボディ領域４、ｎ＋領域５およびｐ＋領域６は、活性層７を構成する。
【００２２】
さらに、図１を参照して、ＭＯＳＦＥＴ１００は、ゲート絶縁膜としてのゲート酸化膜９１と、ゲート電極９３と、一対のソースコンタクト電極９２と、層間絶縁膜９４と、ソース配線９５と、ドレイン電極９６と、パッシベーション膜９７とを備えている。
【００２３】
ゲート酸化膜９１は、主面３Ａに接触し、一方のｎ＋領域５の上部表面から他方のｎ＋領域５の上部表面にまで延在するように主面３Ａ上に形成され、たとえば二酸化珪素（ＳｉＯ２）からなっている。
【００２４】
ゲート電極９３は、一方のｎ＋領域５上から他方のｎ＋領域５上にまで延在するように、ゲート酸化膜９１に接触して配置されている。また、ゲート電極９３は、不純物が添加されたポリシリコン、Ａｌなどの導電体からなっている。
【００２５】
ソースコンタクト電極９２は、一対のｎ＋領域５上のそれぞれから、ゲート酸化膜９１から離れる向きに延在してｐ＋領域６上にまで達するとともに、主面３Ａに接触して配置されている。また、ソースコンタクト電極９２は、たとえばＮｉｘＳｉｙ（ニッケルシリサイド）など、ｎ＋領域５とオーミックコンタクト可能な材料からなっている。
【００２６】
層間絶縁膜９４は、主面３Ａ上においてゲート電極９３を取り囲み、かつ一方のｐ型ボディ領域４上から他方のｐ型ボディ領域４上にまで延在するように形成され、たとえば絶縁体である二酸化珪素（ＳｉＯ２）からなっている。
【００２７】
ソース配線９５は、主面３Ａ上において、層間絶縁膜９４の上面および側面を取り囲み、かつソースコンタクト電極９２の上部表面上にまで延在している。また、ソース配線９５は、Ａｌなどの導電体からなり、ソースコンタクト電極９２を介してｎ＋領域５と電気的に接続されている。
【００２８】
ドレイン電極９６は、炭化珪素基板１においてドリフト層３が形成される側とは反対側の主面に接触して形成されている。このドレイン電極９６は、たとえばＮｉｘＳｉｙなど、炭化珪素基板１とオーミックコンタクト可能な材料からなっており、炭化珪素基板１と電気的に接続されている。
【００２９】
パッシベーション膜９７は、ソース配線９５を覆うように形成され、二酸化珪素などの絶縁体からなっている。
【００３０】
次に、ＭＯＳＦＥＴ１００の動作について説明する。図１を参照して、ゲート電極９３の電圧が閾値電圧未満の状態、すなわちオフ状態では、ドレイン電極に電圧が印加されても、ゲート酸化膜９１の直下に位置するｐ型ボディ領域４とドリフト層３との間のｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極９３に閾値電圧以上の電圧を印加すると、ｐ型ボディ領域４のゲート酸化膜９１と接触する付近であるチャネル領域において、反転層が形成される。その結果、ｎ＋領域５とドリフト層３とが電気的に接続され、ソース配線９５とドレイン電極９６との間に電流が流れる。
【００３１】
ここで、ＭＯＳＦＥＴ１００の製造プロセスにおいてＲＩＥが用いられることに起因して、何ら対策を採らない場合、上記動作においてゲート酸化膜９１を通過する電流（リーク電流）が発生し、意図しない電流が流れるおそれがある。しかし、本実施の形態におけるＭＯＳＦＥＴ１００は、以下に説明する本実施の形態における半導体装置の製造方法により製造されるため、リーク電流が抑制されている。
【００３２】
次に、実施の形態１におけるＭＯＳＦＥＴ１００の製造方法の一例について、図２〜図７を参照して説明する。図２を参照して、本実施の形態におけるＭＯＳＦＥＴ１００の製造方法では、まず工程（Ｓ１０）として炭化珪素基板準備工程が実施される。この工程（Ｓ１０）では、図３を参照して、たとえば｛０００１｝面に対するオフ角が５０°以上６５°以下である主面１Ａを有する直径６インチ以上の炭化珪素基板１が準備される。
【００３３】
次に、工程（Ｓ２０）としてエピタキシャル成長工程が実施される。この工程（Ｓ２０）では、図３を参照して、エピタキシャル成長により炭化珪素基板１の一方の主面１Ａ上に炭化珪素からなるバッファ層２およびドリフト層３が順次形成される。
【００３４】
次に、工程（Ｓ３０）としてイオン注入工程が実施される。この工程（Ｓ３０）では、図３および図４を参照して、まずｐ型ボディ領域４を形成するためのイオン注入が実施される。具体的には、たとえばＡｌ（アルミニウム）イオンがドリフト層３に注入されることにより、ｐ型ボディ領域４が形成される。次に、ｎ＋領域５を形成するためのイオン注入が実施される。具体的には、たとえばＰ（リン）イオンがｐ型ボディ領域４に注入されることにより、ｐ型ボディ領域４内にｎ＋領域５が形成される。さらに、ｐ＋領域６を形成するためのイオン注入が実施される。具体的には、たとえばＡｌイオンがｐ型ボディ領域４に注入されることにより、ｐ型ボディ領域４内にｐ＋領域６が形成される。上記イオン注入は、たとえばドリフト層３の主面上に二酸化珪素（ＳｉＯ２）からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。マスク層の開口は、たとえばＲＩＥにより形成することができる。
【００３５】
次に、工程（Ｓ４０）として活性化アニール工程が実施される。この工程（Ｓ４０）では、たとえばアルゴンなどの不活性ガス雰囲気中において１７００℃に加熱し、３０分間保持する熱処理が実施される。これにより、上記工程（Ｓ３０）において注入された不純物が活性化する。上記工程（Ｓ２０）〜（Ｓ４０）は、炭化珪素基板１上に活性層７を形成する活性層形成工程を構成する。
【００３６】
次に、工程（Ｓ５０）としてゲート酸化膜形成工程が実施される。この工程（Ｓ５０）では、図４および図５を参照して、たとえば酸素雰囲気中において１３００℃に加熱して６０分間保持する熱処理が実施されることにより、酸化膜（ゲート酸化膜）９１が形成される。
【００３７】
この工程（Ｓ５０）の後に、ＮＯアニール工程が実施されてもよい。このＮＯアニール工程では、雰囲気ガスとして一酸化窒素（ＮＯ）ガスが採用され、当該雰囲気ガス中において加熱する熱処理が実施される。この熱処理の条件としては、たとえば１１００℃以上１３００℃以下の温度で１時間程度保持する条件を採用することができる。このような熱処理により、酸化膜９１とドリフト層３との界面領域に窒素原子が導入される。これにより、酸化膜９１とドリフト層３との界面領域における界面準位の形成が抑制され、最終的に得られるＭＯＳＦＥＴ１００のチャネル移動度を向上させることができる。なお、雰囲気ガスとして、ＮＯガスに代えて酸化膜９１とドリフト層３との界面領域に窒素原子を導入することが可能な他のガスを使用するプロセスが採用されてもよい。
【００３８】
さらに、ＮＯアニール工程に続いて、Ａｒアニール工程が実施されることが好ましい。このＡｒアニール工程では、雰囲気ガスとしてアルゴン（Ａｒ）ガスが採用され、当該雰囲気ガス中において加熱する熱処理が実施される。この熱処理の条件としては、たとえば上記ＮＯアニール工程における加熱温度を超え、酸化膜９１の融点未満の温度で１時間程度保持する条件を採用することができる。このような熱処理により、酸化膜９１とドリフト層３との界面領域における界面準位の形成がさらに抑制され、最終的に得られるＭＯＳＦＥＴ１００のチャネル移動度を向上させることができる。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスを使用するプロセスが採用されてもよい。
【００３９】
次に、工程（Ｓ６０）としてゲート電極形成工程が実施される。この工程（Ｓ６０）では、図５および図６を参照して、まず、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により高濃度に不純物が添加された導電体であるポリシリコン膜が酸化膜９１上に形成される。そして、所望のゲート電極９３の形状に合わせてポリシリコン膜上にマスク層が形成され、たとえばＲＩＥが実施されることによりゲート電極９３が形成される。
【００４０】
次に、工程（Ｓ７０）としてコンタクト電極形成工程が実施される。この工程（Ｓ７０）では、図６および図７を参照して、ゲート電極９３および酸化膜９１上を覆うように、たとえばＣＶＤ法により二酸化珪素などの絶縁体からなる絶縁膜が形成される。次に、当該絶縁膜上に所望のソースコンタクト電極９２の形状に合わせてマスク層が形成される。そして、たとえばＲＩＥが実施されることによりソースコンタクト電極を形成すべき領域に対応する絶縁膜および酸化膜９１が除去される。これにより残存した絶縁膜が層間絶縁膜９４となる。さらに、絶縁膜および酸化膜９１が除去された領域および炭化珪素基板１のバッファ層２とは反対側の主面上にニッケル膜が形成される。そして、このニッケル膜が加熱され、少なくともその一部がシリサイド化することにより、ソースコンタクト電極９２およびドレイン電極９６が形成される。
【００４１】
次に、図２を参照して、配線形成工程が実施される。配線形成工程としては、まず工程（Ｓ８０）として導電体膜形成工程が実施される。この工程（Ｓ８０）では、図７および図１を参照して、たとえば蒸着法によりアルミニウムなどの導電体からなる導電体膜が形成される。次に、工程（Ｓ９０）として導電体膜加工工程が実施される。この工程（Ｓ９０）では、工程（Ｓ８０）において形成された導電体膜の一部がＲＩＥによりエッチングされることにより除去され、ソース配線９５が完成する。
【００４２】
次に、図２を参照して、パッシベーション膜形成工程が実施される。パッシベーション膜形成工程としては、まず工程（Ｓ１００）として絶縁体膜形成工程が実施される。この工程（Ｓ１００）では、図１を参照して、たとえばＣＶＤ法により二酸化珪素などの絶縁体からなる絶縁体膜がソース配線９５を覆うように形成される。次に、工程（Ｓ１１０）として絶縁体膜加工工程が実施される。この工程（Ｓ１１０）では、工程（Ｓ１００）において形成された絶縁体膜の一部がＲＩＥによりエッチングされることにより除去され、パッシベーション膜９７が完成する。なお、配線形成工程とパッシベーション膜形成工程とは、順序を入れ替えて実施することもできる。
【００４３】
次に、図２を参照して、工程（Ｓ１２０）としてリーク電流低減アニール工程が実施される。この工程（Ｓ１２０）では、炭化珪素基板１を５０℃以上の温度に加熱するアニールが実施される。より具体的には、上記工程（Ｓ１０）〜（Ｓ１１０）までが実施されることにより得られた構造体が５０℃以上の温度域に加熱される。これにより、配線形成工程およびパッシベーション膜形成工程において実施されたＲＩＥに起因したリーク電流の発生が抑制される。以上の手順により、本実施の形態におけるＭＯＳＦＥＴ１００は完成する。
【００４４】
ここで、たとえば上記工程（Ｓ６０）や（Ｓ７０）においてＲＩＥが実施された場合でも、工程（Ｓ７０）では、たとえばニッケル膜をシリサイド化させるためのアニールが実施される。そして、このアニールによる加熱により、工程（Ｓ６０）や（Ｓ７０）において実施されたＲＩＥに起因したリーク電流の発生は抑制される。しかし、工程（Ｓ９０）においてＲＩＥが実施された後には、当然には５０℃以上に加熱するアニールは実施されない。そのため、工程（Ｓ９０）や工程（Ｓ１１０）において実施されたＲＩＥに起因して、リーク電流が発生するおそれがある。これに対し、本実施の形態におけるＭＯＳＦＥＴ１００の製造方法では、工程（Ｓ１２０）としてリーク電流低減アニール工程が実施される。これにより、工程（Ｓ９０）や工程（Ｓ１１０）において実施されたＲＩＥに起因したリーク電流の発生が抑制される。その結果、本実施の形態におけるＭＯＳＦＥＴ１００の製造方法によれば、リーク電流の発生が抑制されたＭＯＳＦＥＴ１００を製造することができる。
【００４５】
なお、上記工程（Ｓ１２０）では、アニール温度は４００℃以下とされることが好ましい。これにより、たとえば上述のように配線形成工程においてアルミニウムからなる配線が形成された場合でも、工程（Ｓ１２０）におけるアニールによる配線へのダメージを抑制することができる。
【００４６】
また、本実施の形態におけるＭＯＳＦＥＴ１００の製造方法では、上記工程（Ｓ１２０）よりも後にＲＩＥが実施されないことが好ましい。これにより、新たにリーク電流の原因が発生することを抑制することができる。
【００４７】
さらに、工程（Ｓ１２０）におけるアニールは、不活性ガス中において実施されてもよい。アニールが比較的低温で実施される場合、アニールは空気中で実施することがコストの観点から好ましい。しかし、アニールが比較的高温で実施される場合、ＭＯＳＦＥＴ１００の酸化をより確実に抑制する観点から、雰囲気として不活性ガスが採用されることが好ましい。
【００４８】
（実施の形態２）
次に、本発明の他の実施の形態である実施の形態２について説明する。図８を参照して、本実施の形態における半導体装置であるＩＧＢＴ２００は、導電型がｐ型である炭化珪素基板２０１と、バッファ層２０２（導電型はｎ型でもｐ型でもよい）と、炭化珪素からなり導電型がｎ型のドリフト層２０３と、導電型がｐ型の一対のｐ型ボディ領域２０４と、導電型がｎ型のｎ＋領域２０５と、導電型がｐ型のｐ＋領域２０６とを備えている。
【００４９】
バッファ層２０２は、炭化珪素基板２０１の一方の主面２０１Ａ上に形成されており、ドリフト層２０３よりも高濃度の不純物を含んでいる。ドリフト層２０３は、バッファ層２０２上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。バッファ層２０２およびドリフト層２０３は、炭化珪素基板２０１の一方の主面２０１Ａ上に形成されたエピタキシャル成長層である。
【００５０】
一対のｐ型ボディ領域２０４は、ドリフト層２０３において、炭化珪素基板２０１側の主面とは反対側の主面２０３Ａを含むように互いに分離して形成され、ｐ型不純物を含むことにより、導電型がｐ型となっている。ｐ型ボディ領域２０４に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などである。
【００５１】
ｎ＋領域２０５は、上記主面２０３Ａを含み、かつｐ型ボディ領域２０４に取り囲まれるように、一対のｐ型ボディ領域２０４のそれぞれの内部に形成されている。ｎ＋領域２０５は、ｎ型不純物、たとえばＰなどをドリフト層２０３に含まれるｎ型不純物よりも高い濃度（密度）で含んでいる。ｐ＋領域２０６は、上記主面２０３Ａを含み、かつｐ型ボディ領域２０４に取り囲まれるとともに、ｎ＋領域２０５に隣接するように一対のｐ型ボディ領域２０４のそれぞれの内部に形成されている。ｐ＋領域２０６は、ｐ型不純物、たとえばＡｌなどをｐ型ボディ領域２０４に含まれるｐ型不純物よりも高い濃度（密度）で含んでいる。上記バッファ層２０２、ドリフト層２０３、ｐ型ボディ領域２０４、ｎ＋領域２０５およびｐ＋領域２０６は、活性層２０７を構成する。
【００５２】
さらに、図８を参照して、ＩＧＢＴ２００は、ゲート絶縁膜としてのゲート酸化膜２９１と、ゲート電極２９３と、一対のエミッタコンタクト電極２９２と、層間絶縁膜２９４と、エミッタ配線２９５と、コレクタ電極２９６と、パッシベーション膜２９７とを備えている。
【００５３】
ゲート酸化膜２９１は、主面２０３Ａに接触し、一方のｎ＋領域２０５の上部表面から他方のｎ＋領域２０５の上部表面にまで延在するように主面２０３Ａ上に形成され、たとえば二酸化珪素（ＳｉＯ２）からなっている。
【００５４】
ゲート電極２９３は、一方のｎ＋領域２０５上から他方のｎ＋領域２０５上にまで延在するように、ゲート酸化膜２９１上に接触して配置されている。また、ゲート電極２９３は、不純物が添加されたポリシリコン、Ａｌなどの導電体からなっている。
【００５５】
エミッタコンタクト電極２９２は、一対のｎ＋領域２０５上のそれぞれからｐ＋領域２０６上にまで達するとともに、主面２０３Ａに接触して配置されている。また、エミッタコンタクト電極２９２は、たとえばニッケルシリサイドなど、ｎ＋領域２０５およびｐ＋領域２０６の両方にオーミックコンタクト可能な材料からなっている。
【００５６】
層間絶縁膜２９４は、主面２０３Ａ上においてゲート電極２９３を取り囲み、かつ一方のｐ型ボディ領域２０４上から他方のｐ型ボディ領域２０４上にまで延在するように形成され、たとえば絶縁体である二酸化珪素（ＳｉＯ２）からなっている。
【００５７】
エミッタ配線２９５は、主面２０３Ａ上において、層間絶縁膜２９４を取り囲み、かつエミッタコンタクト電極２９２の上部表面上にまで延在している。また、エミッタ配線２９５は、Ａｌなどの導電体からなり、エミッタコンタクト電極２９２を介してｎ＋領域２０５と電気的に接続されている。
【００５８】
コレクタ電極２９６は、炭化珪素基板２０１においてドリフト層２０３が形成される側とは反対側の主面に接触して形成されている。このコレクタ電極２９６は、たとえばニッケルシリサイドなど、炭化珪素基板２０１とオーミックコンタクト可能な材料からなっており、炭化珪素基板２０１と電気的に接続されている。
【００５９】
パッシベーション膜２９７は、エミッタ配線２９５を覆うように形成され、二酸化珪素などの絶縁体からなっている。
【００６０】
次に、ＩＧＢＴ２００の動作について説明する。図８を参照して、ゲート電極２９３に電圧を印加し、当該電圧が閾値を超えると、ゲート電極２９３下のゲート酸化膜２９１に接するｐ型ボディ領域２０４に反転層が形成され、ｎ＋領域２０５とドリフト層２０３とが電気的に接続される。これにより、ｎ＋領域２０５からドリフト層２０３に電子が注入され、これに対応して炭化珪素基板２０１からバッファ層２０２を介して正孔がドリフト層２０３に供給される。その結果、ＩＧＢＴ２００がオン状態となり、ドリフト層２０３に伝導度変調が生じてエミッタコンタクト電極２９２−コレクタ電極２９６間の抵抗が低下した状態で電流が流れる。一方、ゲート電極２９３に印加される上記電圧が閾値以下の場合、上記反転層が形成されないため、ドリフト層２０３とｐ型ボディ領域２０４との間が逆バイアスの状態が維持される。その結果、ＩＧＢＴ２００がオフ状態となり、電流は流れない。
【００６１】
ここで、ＩＧＢＴ２００の製造プロセスにおいてＲＩＥが用いられることに起因して、何ら対策を採らない場合、上記動作においてリーク電流が発生し、意図しない電流が流れるおそれがある。しかし、本実施の形態におけるＩＧＢＴ２００は、以下に説明する本実施の形態における半導体装置の製造方法により製造されるため、リーク電流が抑制されている。
【００６２】
次に、実施の形態２におけるＩＧＢＴ２００の製造方法の一例について、図９〜図１４を参照して説明する。実施の形態２におけるＩＧＢＴ２００の製造方法は、基本的には上記実施の形態１におけるＭＯＳＦＥＴ１００の製造方法と同様に実施することができる。具体的には、図９を参照して、本実施の形態におけるＩＧＢＴ２００の製造方法では、まず工程（Ｓ２１０）として炭化珪素基板準備工程が実施される。この工程（Ｓ２１０）では、図１０を参照して、たとえば｛０００１｝面に対するオフ角が５０°以上６５°以下である主面２０１Ａを有する炭化珪素基板２０１が準備される。
【００６３】
次に、工程（Ｓ２２０）としてエピタキシャル成長工程が実施される。この工程（Ｓ２２０）では、図１０を参照して、エピタキシャル成長により炭化珪素基板２０１の一方の主面２０１Ａ上にバッファ層２０２およびドリフト層２０３が順次形成される。
【００６４】
次に、工程（Ｓ２３０）としてイオン注入工程が実施される。この工程（Ｓ２３０）では、図１０および図１１を参照して、まずｐ型ボディ領域２０４を形成するためのイオン注入が実施される。具体的には、たとえばＡｌ（アルミニウム）イオンがドリフト層２０３に注入されることにより、ｐ型ボディ領域２０４が形成される。次に、ｎ＋領域２０５を形成するためのイオン注入が実施される。具体的には、たとえばＰ（リン）イオンがｐ型ボディ領域２０４に注入されることにより、ｐ型ボディ領域２０４内にｎ＋領域２０５が形成される。さらに、ｐ＋領域２０６を形成するためのイオン注入が実施される。具体的には、たとえばＡｌイオンがｐ型ボディ領域２０４に注入されることにより、ｐ型ボディ領域２０４内にｐ＋領域２０６が形成される。上記イオン注入は、たとえばドリフト層２０３の主面上に二酸化珪素（ＳｉＯ２）からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。
【００６５】
次に、工程（Ｓ２４０）として活性化アニール工程が実施される。この工程（Ｓ２４０）では、たとえばアルゴンなどの不活性ガス雰囲気中において１７００℃に加熱し、３０分間保持する熱処理が実施される。これにより、上記工程（Ｓ２３０）において注入された不純物が活性化する。
【００６６】
次に、工程（Ｓ２５０）としてゲート酸化膜形成工程が実施される。この工程（Ｓ２５０）では、図１１および図１２を参照して、たとえば酸素雰囲気中において１３００℃に加熱して６０分間保持する熱処理が実施されることにより、酸化膜（ゲート酸化膜）２９１が形成される。
【００６７】
この工程（Ｓ２５０）の後に、ＮＯアニール工程およびＡｒアニール工程が実施されてもよい。このＮＯアニール工程およびＡｒアニール工程は、実施の形態１の場合と同様に実施することができる。
【００６８】
次に、工程（Ｓ２６０）としてゲート電極形成工程が実施される。この工程（Ｓ２６０）では、図１２および図１３を参照して、上記実施の形態１の工程（Ｓ６０）と同様に、たとえばＣＶＤ法によりポリシリコン膜が酸化膜２９１上に形成された後、たとえばＲＩＥが実施されることによりゲート電極２９３が形成される。
【００６９】
次に、工程（Ｓ２７０）としてコンタクト電極形成工程が実施される。この工程（Ｓ２７０）では、図１３および図１４を参照して、上記実施の形態１の工程（Ｓ７０）と同様に、たとえばＣＶＤ法により絶縁膜が形成された後、ＲＩＥが実施されることによりエミッタコンタクト電極を形成すべき領域に対応する絶縁膜および酸化膜２９１が除去され、層間絶縁膜２９４が形成される。そして、絶縁膜および酸化膜２９１が除去された領域および炭化珪素基板２０１のバッファ層２０２とは反対側の主面上にニッケル膜が形成され、少なくともその一部がシリサイド化するアニールが実施されることにより、エミッタコンタクト電極２９２およびコレクタ電極２９６が形成される。
【００７０】
次に、図９を参照して、配線形成工程およびパッシベーション膜形成工程が実施される。配線形成工程としては、まず工程（Ｓ２８０）として導電体膜形成工程が実施された後、工程（Ｓ２９０）として導電体膜加工工程が実施される。この工程（Ｓ２８０）および（Ｓ２９０）は、実施の形態１の工程（Ｓ８０）および（Ｓ９０）と同様に実施することができる。また、パッシベーション膜形成工程としては、まず工程（Ｓ３００）として絶縁体膜形成工程が実施された後、工程（Ｓ３１０）として絶縁体膜加工工程が実施される。この工程（Ｓ３００）および（Ｓ３１０）は、実施の形態１の工程（Ｓ１００）および（Ｓ１１０）と同様に実施することができる。
【００７１】
次に、図９を参照して、工程（Ｓ３２０）としてリーク電流低減アニール工程が実施される。この工程（Ｓ３２０）では、上記実施の形態１の工程（Ｓ１２０）と同様に、炭化珪素基板２０１を５０℃以上の温度に加熱するアニールが実施される。これにより、配線形成工程およびパッシベーション膜形成工程において実施されたＲＩＥに起因したリーク電流の発生が抑制される。以上の手順により、本実施の形態におけるＩＧＢＴ２００は完成する。
【００７２】
ここで、本実施の形態におけるＩＧＢＴ２００の製造方法では、工程（Ｓ３２０）としてリーク電流低減アニール工程が実施される。これにより、工程（Ｓ２９０）や工程（Ｓ３１０）において実施されたＲＩＥに起因したリーク電流の発生が抑制される。その結果、本実施の形態におけるＩＧＢＴ２００の製造方法によれば、リーク電流の発生が抑制されたＩＧＢＴ２００を製造することができる。
【実施例】
【００７３】
ＲＩＥ後にアニールを実施することによるリーク電流の低減効果を確認する実験を行なった。実験の手順は以下の通りである。
【００７４】
まず、以下の手順で実験用サンプルを作製した。ｎ型炭化珪素基板を準備し、当該炭化珪素基板の一方の主面を熱酸化することによりゲート酸化膜を想定した酸化膜を形成した。次に、当該酸化膜上にアルミニウム膜およびレジスト膜を順次形成した。そして、フォトリソグラフィーによりレジスト膜に開口を形成してマスク層とし、当該マスク層を用いてＲＩＥによりアルミニウム膜の一部を除去し、上記酸化膜の一部を露出させた。このとき残存したアルミニウム膜は、ゲート電極に対応する。その後、マスク層（レジスト層）を除去することにより実験用のＭＯＳキャパシタを得た。そして、得られたＭＯＳキャパシタを２５℃〜１００℃の温度域で加熱するアニールを行ない実験用サンプルとした。
【００７５】
次に、上記実験用サンプルの炭化珪素基板とアルミニウム膜との間にゲート電圧に対応する電圧を印加し、電流を測定した。この電流は、リーク電流に対応する。
【００７６】
次に、実験結果について図１５〜図１７に基づいて説明する。図１５において、横軸は炭化珪素基板とアルミニウム膜との間の酸化膜に印加された電界、縦軸は測定されたリーク電流を示している。図１５には、アニール温度を２５℃、３０℃、３５℃、４０℃、５０℃、６０℃、７０℃および１００℃として作製された実験用サンプルに対応する結果が示されている。また、図１６および図１７において、横軸はアニール温度、縦軸はリーク電流を示している。なお、図１６および図１７は、それぞれ酸化膜に印加された電界が３ＭＶ／ｃｍおよび４ＭＶ／ｃｍの場合を示している。この３〜４ＭＶ／ｃｍの電界は、一般的なＭＯＳＦＥＴにおいてゲート酸化膜に印加される電界に相当する。また、図１６および図１７における破線はリーク電流の測定限界を示している。
【００７７】
次に、実験結果について説明する。図１５を参照して、アニール温度が高くなるに従ってリーク電流の値が小さくなっている。そして、図１６および図１７を参照して、ゲート電圧として通常使用される範囲においては、アニール温度を５０℃以上とすることによりリーク電流が測定限界にまで低減されている。
【００７８】
以上の実験結果より、ＲＩＥの実施に起因して発生するリーク電流は、５０℃以上のアニールにより十分に抑制可能であることが確認された。
【００７９】
今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００８０】
本発明の半導体装置の製造方法は、リーク電流の低減が求められる半導体装置の製造に、特に有利に適用され得る。
【符号の説明】
【００８１】
１，２０１ 炭化珪素基板、１Ａ，２０１Ａ 主面、２，２０２ バッファ層、３，２０３ ドリフト層、３Ａ，２０３Ａ 主面、４，２０４ ｐ型ボディ領域、５，２０５ ｎ＋領域、６，２０６ ｐ＋領域、７，２０７ 活性層、９１，２９１ ゲート酸化膜（酸化膜）、９２ ソースコンタクト電極、９３，２９３ ゲート電極、９４，２９４ 層間絶縁膜、９５ ソース配線、９６ ドレイン電極、９７，２９７ パッシベーション膜、１００ ＭＯＳＦＥＴ、２００ ＩＧＢＴ、２９２ エミッタコンタクト電極、２９５ エミッタ配線、２９６ コレクタ電極。
【特許請求の範囲】
【請求項１】
炭化珪素からなる基板を準備する工程と、
前記基板上に活性層を形成する工程と、
前記活性層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記活性層上に前記活性層に接触するようにコンタクト電極を形成する工程と、
前記コンタクト電極上に前記コンタクト電極に接触するように配線を形成する工程とを備え、
前記配線を形成する工程は、
前記コンタクト電極上に導電体膜を形成する工程と、
前記導電体膜を反応性イオンエッチングによりエッチングすることにより前記導電体膜を加工する工程とを含み、
前記導電体膜を加工する工程よりも後に、前記基板を５０℃以上の温度に加熱するアニールを実施する工程をさらに備えた、半導体装置の製造方法。
【請求項２】
前記アニールを実施する工程では、前記基板が４００℃以下の温度に加熱される、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記アニールを実施する工程よりも後に反応性イオンエッチングが実施されない、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記アニールは不活性ガス中において実施される、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
炭化珪素からなる基板を準備する工程と、
前記基板上に活性層を形成する工程と、
前記活性層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記活性層上に前記活性層に接触するようにコンタクト電極を形成する工程と、
前記コンタクト電極上に前記コンタクト電極に接触するように配線を形成する工程とを備え、
前記配線を形成する工程は、
前記コンタクト電極上に導電体膜を形成する工程と、
前記導電体膜を反応性イオンエッチングによりエッチングすることにより前記導電体膜を加工する工程とを含み、
前記導電体膜を加工する工程よりも後に、前記基板を５０℃以上の温度に加熱するアニールを実施する工程をさらに備えた、半導体装置の製造方法。
【請求項２】
前記アニールを実施する工程では、前記基板が４００℃以下の温度に加熱される、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記アニールを実施する工程よりも後に反応性イオンエッチングが実施されない、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記アニールは不活性ガス中において実施される、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−１４２５２２（Ｐ２０１２−１４２５２２Ａ）
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願番号】特願２０１１−１２０５（Ｐ２０１１−１２０５）
【出願日】平成２３年１月６日（２０１１．１．６）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願日】平成２３年１月６日（２０１１．１．６）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
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