ｎ型ゲルマニウム上への低抵抗コンタクトの作製方法
【課題】ｎ型Ｇｅ上に形成されるコンタクトの接触抵抗を低減する。
【解決手段】第１ドーパントレベルのｎ型ドーパントがドープされたゲルマニウム領域（１０）を上部に有する半導体基板を得る工程と、ｎ型ドープされたゲルマニウム領域（１０）を覆う界面シリコン層（１１）を形成する工程であって、界面シリコン層（１１）は第２ドーピングレベルのｎ型ドーパントでドープされて臨界膜厚より大きな膜厚を有し、これにより界面シリコン層（１１）は少なくとも部分的に緩和される工程と、界面シリコン層（１１）を覆うように、１×１０−２Ωｃｍより小さい電気抵抗率を有する材料の層（１２、１３）を形成する工程とを含む方法。本発明はまた、対応する半導体デバイスを提供する。
【解決手段】第１ドーパントレベルのｎ型ドーパントがドープされたゲルマニウム領域（１０）を上部に有する半導体基板を得る工程と、ｎ型ドープされたゲルマニウム領域（１０）を覆う界面シリコン層（１１）を形成する工程であって、界面シリコン層（１１）は第２ドーピングレベルのｎ型ドーパントでドープされて臨界膜厚より大きな膜厚を有し、これにより界面シリコン層（１１）は少なくとも部分的に緩和される工程と、界面シリコン層（１１）を覆うように、１×１０−２Ωｃｍより小さい電気抵抗率を有する材料の層（１２、１３）を形成する工程とを含む方法。本発明はまた、対応する半導体デバイスを提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば金属または金属シリサイドのような、１×１０−２Ωｃｍより小さい電気抵抗率を有する導電性材料への、ｎ型ゲルマニウムの電気コンタクトに関する。一の形態では、本発明は、例えば１０−５Ωｃｍ２より低い、１０−４Ωｃｍ２より低い接触抵抗（contact resistivity）を有する、ｎ型ゲルマニウムへのコンタクトの作製方法に関する。他の形態では、本発明は、これにより得られたデバイスに関する。
【背景技術】
【０００２】
ノンオーミックまたは１０−４Ωｃｍ２より高い接触抵抗を有する高抵抗コンタクトは、例えば相補型金属酸化物半導体（ＣＭＯＳ）トランジスタまたはメモリ素子に対する高い将来性にもかかわらず、ゲルマニウム（Ｇｅ）の応用に対して妨害となる。
【０００３】
Ｇｅ上への低抵抗オーミックｎ型コンタクトは、ゲルマニウムへの強いフェルミレベルのピンニングのために形成が困難である（金属の仕事関数の広い範囲に対して、バリア高さは約０．４９から０．６４ｅＶ）。Ｇｅは、約０．０５のデピンニング（depinning）ファクタと０．０９ｅＶの電荷中立性レベル（charge neutrality level）を示し、これはフェルミレベルのピンニングが価電子帯の上端に近いことを意味する。
【０００４】
第２に、低い活性化限界とＧｅ中のｎ型ドーパントの濃度強化拡散のために、ｎ−Ｇｅコンタクトの形成は困難である。薄い酸化物／窒化物の手段によるバリア高さの低下が報告されているが、得られた接触抵抗は約１×１０−２Ωｃｍ２であった。
【０００５】
それ故に、ｎ型Ｇｅ上に形成されるコンタクトの接触抵抗の更なる低減が望まれる。
【発明の概要】
【０００６】
本発明の具体例の目的は、ｎ型ゲルマニウムと１×１０−２Ωｃｍより小さい電気抵抗率を有する材料との間に電気コンタクトを作製する方法であって、電気コンタクトは、例えば１０−５Ωｃｍ２より低いような、例えば１０−４Ωｃｍ２より低いような、低い比接触抵抗（specific contact resistivity）を有する方法を提供することである。本発明の具体例の目的は、ｎ型ゲルマニウムと１×１０−２Ωｃｍより小さい電気抵抗率を有する材料との間に、例えば１０−５Ωｃｍ２より低い、例えば１０−４Ωｃｍ２より低い接触抵抗のような、低い比接触抵抗を有する半導体デバイスを提供することである。
【０００７】
上述の目的は、本発明にかかる方法およびデバイスにより達成される。
【０００８】
第一の形態では、本発明は、ｎ型ゲルマニウムと、例えば金属層または金属シリサイド層のような、１×１０−２Ωｃｍより小さい電気抵抗率を有する材料の層との間に、電気コンタクトを形成する方法を提供する。この方法は、第１ドーパントレベルのｎ型ドーパントでドープされたゲルマニウム領域を上部に有する半導体基板を得る工程と、ｎ型ドープされたゲルマニウム領域を覆う界面シリコン層を形成する工程であって、界面シリコン層は第２ドーピングレベルのｎ型ドーパントでドープされ、ゲルマニウム上のシリコンの臨界膜厚より大きな膜厚を有し、これにより界面層は少なくとも部分的に緩和された工程と、界面シリコン層を覆うように、１×１０−２Ωｃｍより小さい電気抵抗率を有する材料の層を形成する工程とを含む。本発明の具体例にかかる方法の長所は、ｎ型ゲルマニウムと１×１０−２Ωｃｍより小さい電気抵抗率を有する材料との間に、例えば１０−５Ωｃｍ２より低い接触抵抗のような、例えば１０−４Ωｃｍ２より低い接触抵抗のような、低い比接触抵抗を有する電気コンタクトを作製できることである。
【０００９】
本発明の具体例の記載を通じて、界面Ｓｉ層はＳｉパッシベーション層とも呼ばれる。
【００１０】
界面Ｓｉ層は、ｎ型ドープされたＧｅを完全に覆っても良い。界面Ｓｉ層は、例えば化学気相堆積（ＣＶＤ）、低圧化学気相堆積（ＬＰＣＶＤ）、物理気相堆積（ＰＶＤ）、分子線エピタキシ（ＭＢＥ）、または多結晶または単結晶シリコン層を形成するのに適した他の堆積／成長技術から選択されるいずれかの堆積技術により形成できる。
【００１１】
本発明の具体例にかかる方法では、界面シリコン層を形成する工程は、例えば５または１０モノレイアのような数モノレイアと５０ｎｍとの間の膜厚を有するシリコン層を形成する工程を含む。それらの具体例では、界面シリコン層は、例えば３０ｎｍより小さい、例えば２０ｎｍより小さいような、５０ｎｍより小さい膜厚を有する。
【００１２】
本発明の具体例では、界面Ｓｉ層は、ゲルマニウム上のシリコンの臨界膜厚より大きな膜厚を有する。臨界膜厚は、成長／堆積される材料と、（成長される材料の下方にある）基板の材料との間の格子不整合に依存する。一般には、所定の量の弾性歪が、転位または欠陥を形成することなくいずれかの材料により収容されるため、臨界膜厚より小さい膜厚を有する層は歪む。本発明の具体例では、臨界膜厚より大きな膜厚を有する場合、界面Ｓｉ層は完全には歪まず、層中に存在する欠陥により少なくとも部分的に緩和される。特徴的には、少なくとも部分的な緩和は、ｎ型ドープされたＧｅとＳｉ界面層との間の界面における、より低い電子バリアに関連する。
【００１３】
界面Ｓｉ層は、例えばＰ、ＡｓまたはＳｂまたはそれらのいずれかの組み合わせのようなｎ型ドーパントでドープされる。本発明の特別の具体例では、界面Ｓｉ層のドーピングレベルは、下層のｎ型ドープされたＧｅのドーピングレベルより高い。特別な具体例では、界面シリコン層の第２ドーピングレベルは、少なくとも１×１０１９ｃｍ−３である。
【００１４】
本発明の具体例にかかる方法では、第２ドーピングレベルのｎ型ドーパントでドープされた界面シリコン層を形成する工程は、形成中、例えばその成長または堆積中に、好適な前駆体を用いたその場ドーピング技術により、界面シリコン層中にｎ型ドーパントを導入する工程を含む。
【００１５】
本発明の具体例では、界面シリコン層を形成する工程は、単結晶シリコン層を形成する工程を含む。代わりの具体例では、界面シリコン層を形成する工程は、多結晶シリコン層を形成する工程を含む。単結晶シリコン層は多結晶シリコン層より好ましい。なぜならば、多結晶シリコン層は幾分粗く、閉じた層（closed layer）を形成するためにより厚くする必要があるからである。しかしながら、多結晶シリコンは、ノンエピツール（non-epi tool）中で堆積でき、作製上の利点を有する。臨界膜厚より大きな膜厚の単結晶層の場合、この層は欠陥を含んで少なくとも部分的に緩和され、このことは本発明の方法について有益な効果を有する。
【００１６】
ｎドープされた下層のゲルマニウム層／領域は、単結晶または多結晶であり、シリコンウエハのような半導体基板の上に形成されても良い。本発明の異なる具体例では、ｎ型ドープされたゲルマニウム層／領域はデバイスの一部である。
【００１７】
ｎドープゲルマニウム領域は、選択的または非選択的のいずれでも良い。特に、界面Ｓｉ層は、コンタクトされるｎドープゲルマニウムの上のみに選択的にエピ成長させても良い。
【００１８】
ｎ型ゲルマニウムは、リン、砒素、またはアンチモンまたはそれらの組み合わせのようなｎ型種でドープされる。
【００１９】
本発明の具体例では、シリコン界面層を覆う層は、金属や金属シリサイドのような高導電性材料（即ち、１×１０−２Ωｃｍより小さい電気抵抗率を有する材料）から形成される。１×１０−２Ωｃｍより小さい電気抵抗率を有する材料の層は、そのような高導電性の材料からなる複数の層を含んでも良い。特別な具体例では、１×１０−２Ωｃｍより小さい電気抵抗率を有する材料の層は、Ｔｉ／ＴｉＮのスタックである。
【００２０】
特別の具体例では、界面Ｓｉ層は、コンタクト金属としてシリサイドを形成するために部分的に消費されても良い。
【００２１】
第２の形態では、本発明は、第１ドーパントレベルのｎ型ドーパントでドープされたゲルマニウム領域と、ゲルマニウム領域上の、第２ドーパントレベルのｎ型ドーパントでドープされた界面シリコン層であって、臨界膜厚より大きな膜厚を有して少なくとも部分的に緩和された界面シリコン層と、界面シリコン層を覆い、１×１０−２Ωｃｍより小さい電気抵抗率を有する材料の層と、を含む半導体デバイスを提供する。
【００２２】
界面シリコン層は、数モノレイア、例えば５または１０モノレイアと、５０ｎｍとの間の膜厚を有する。
【００２３】
界面シリコン層は、ゲルマニウム領域の第１ドーピングレベルより高い第２ドーピングレベルを有する。本発明の第２の形態の特別な具体例では、界面シリコン層の第２ドーピングレベルは、少なくとも１×１０１９ｃｍ−３である。
【００２４】
界面シリコン層は、単結晶層または多結晶層でも良い。
【００２５】
ｎドープの下層ゲルマニウム領域は、単結晶または多結晶のいずれでも良い。ゲルマニウム領域はゲルマニウム基板（の一部）でも良く、またはシリコンウエハのような半導体基板の上に形成されても良い。本発明の異なる具体例では、ｎ型ドープされたゲルマニウム領域は、半導体デバイスの一部である。
【００２６】
本発明の特別で好適な形態は、添付の独立請求項及び従属請求項に詳しく述べられる。従属請求項の特徴は、請求項に明確に述べられたままではなく、必要に応じて、独立請求項の特徴を加えても良く、他の従属請求項の特徴を加えても良い。
【００２７】
本発明および従来技術を超えて達成される長所を要約する目的で、本発明の所定の目的や長所がここで述べられた。もちろん、本発明のいずれかの特別の具体例について、そのような目的または長所の全てが達成される必要は無いことは理解すべきである。このように、例えば、ここで教示される１つの長所や長所のグループを達成または最適化する方法で、ここで教示または示唆される他の目的や長所を達成する必要無しに、本発明を具体化または実施できることを当業者は認識できる。
【００２８】
本発明の、上述のおよび他の形態は、以降に記載された具体例から明確になり、およびこれらの具体例から解明される。
【図面の簡単な説明】
【００２９】
本発明は、添付された図面を参照しながら、例示の方法により更に説明される。
【００３０】
【図１】１０ｎｍのドープされたＳｉ層をその上に備えたｎ型Ｇｅ（１×１０１９ｃｍ−３）と、その上のＴｉ／ＴｉＮ金属スタックとを含むスタックの電子透過顕微鏡（ＴＥＭ）写真を示す。ＨＡＡＤＦ−ＳＴＥＭ（高角度散乱暗視野−走査透過電子顕微鏡）像は、Ｔｉ、Ｓｉ、およびＧｅ層を示す。エネルギー分散分光法（ＥＤＳ）プロファイルは、スタック中の層の構成を確認する。
【図２】Ｔｉ／ＴｉＮ金属層と、その下の約１６ｎｍのドープされたＳｉと、その下のその場ドープされたＧｅを含むスタックの二次イオン質量分析法（ＳＩＭＳ）プロファイルを示す。リンのプロファイル（右軸）は、Ｓｉ層およびＧｅ層中の関連する相対感度係数（relative sensitivity factor）を用いて定量化され、それらの間に挿入される（点線）。
【図３】参考文献３（Lee et al., Applied Physics Letters 96, 052514 (2010)）及び参考文献２（Kobayashi et al., Proceedings of the Symposium on VLSI Tech. 2008）からの、従来技術のＴｉ／ＴｉＮメタライゼーションを備えたその場ドープされたＧｅ、従来技術のその場ドープされたＧｅであって、それに続くＡｓ注入と５分間アニールおよびＴｉ／ＴｉＮメタライゼーションを備えたＧｅ、および従来技術のその場ドープされたＧｅ／Ａｌ、および本発明の具体例にかかるＳｉパッシベートサンプル（ＧｅとＴｉとの間の、１０ｎｍおよび１６ｎｍのドープされたＳｉ）について、導き出された比接触抵抗を示す。測定された値（白いひし形）は、接触抵抗ρｃの物理モデルを用いて計算された値（黒い三角）と良く一致する。
【図４】（ａ）従来技術のｎ−Ｇｅ／Ｔｉコンタクト、（ｂ）本発明の具体例にかかるｎ−Ｇｅ基板とＴｉ層との間にドープされたエピＳｉ層が挿入されたｎ−Ｇｅ／Ｔｉコンタクト、のバンドダイアグラムを示す。（ｃ）従来技術のその場ドープされたＧｅ／Ｔｉスタック、および本発明の具体例にかかる１６ｎｍのその場ドープされたシリコンを参照した、ＣＴＬＭ（circular transmission line method）構造（ｒ１＝３０μｍ、ｒ２−ｒ１＝５μｍの特定の具体例）のＩ−Ｖｓを示す。（ｄ）様々な半径（ｒ１）およびスリット幅（ｒ２−ｒ１）を有する、その場ドープされたＧｅ／１０ｎｍのドープされたＳｉ／Ｔｉサンプルの、−０．５ＶでのＣＴＬＭ抵抗にフィットするモデルを示す。
【００３１】
図面は単に概略であり、限定するものではない。図面において、いくつかの要素や層の大きさは、図示目的で、誇張されて縮尺通りではない。寸法および相対寸法は、本発明を行うための実際の縮小に対応する必要はない。
【００３２】
請求項中の参照符号は、範囲を限定するものと解釈すべきでない。異なる図面において、同一参照符号は、同一または類似の要素を示す。
【具体例の詳細な説明】
【００３３】
本発明は、特定の具体例と所定の図面を参照して説明するが、本発明はこれに限定されるものではなく、請求項によってのみ限定される。
【００３４】
説明や請求の範囲中の、第１、第２等の用語は、類似の要素の間で区別するために使用され、一時的、空間的な順序を、順番やその他の方法で表す必要はない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できることを理解すべきである。
【００３５】
また、説明や請求の範囲中の、上、上に、等の用語は、説明目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明は、ここで説明や図示されたものと異なる位置でも操作できることを理解すべきである。
【００３６】
また、請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される手段に限定して解釈すべきではなく、他の要素や工程を排除しない。このように、言及された特徴、数字、工程、または成分は、その通りに解釈され、１またはそれ以上の他の特徴、数字、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。
【００３７】
この明細書を通じて参照される「一の具体例（one embodiment）」または「ある具体例（an embodiment）」は、この具体例に関係して記載された特定の長所、構造、または特徴は、本発明の少なくとも１つの具体例に含まれることを意味する。このように、この明細書を通して多くの場所の「一の具体例（one embodiment）」または「具体例（an embodiment）」の語句の表現は、同じ具体例を表す必要はなく、表しても構わない。更に、特定の長所、構造、または特徴は、この記載から当業者に明らかなように、１またはそれ以上の具体例中で適当な方法で組み合わせることができる。
【００３８】
同様に、本発明の例示の記載中において、能率的に開示し、多くの発明の形態の１またはそれ以上の理解を助ける目的で、本発明の多くの長所は、時には１つの具体例、図面、またはその記載中にまとめられることを評価すべきである。しかしながら、この開示の方法は、請求される発明がそれぞれの請求項に記載されたものより多くの特徴を必要とすることを意図して表されていると解釈すべきではない。むしろ、以下の請求項が表すように、発明の態様は、１つの記載された具体例の全ての長所より少なくなる。このように詳細な説明に続く請求の範囲は、これにより詳細な説明中に明確に含まれ、それぞれの請求項は、この発明の別々の具体例としてそれ自身で成立する。
【００３９】
更に、ここで記載された幾つかの具体例は幾つかの特徴で、他の具体例に含まれる以外のいくつかの特徴を含み、異なった具体例の長所の組み合わせは、本発明の範囲に入ることを意味し、当業者に理解されるように異なった具体例を形成する。例えば、以下の請求の範囲では、請求された具体例のいくつかは、他の組み合わせにおいても使用することができる。
【００４０】
本発明の所定の特徴や形態を記載する場合の特定の用語の使用は、この用語が関連する本発明の特徴または形態の特定の特徴を含むように限定されるように、その用語がここで再定義されることを暗示するものと取るべきではない。
【００４１】
ここで与えられる説明において、多くの特別な細部が示される。しかしながら、本発明の具体例はそれらの特別な細部無しに実施できることを理解すべきである。他の例では、公知の方法、構造、および技術は、この説明の理解を分かりにくくしないために、詳細には示されていない。
【００４２】
本発明の文脈では、接触抵抗（contact resistivity）は、２つの異なるタイプの材料、特にｎ型ゲルマニウムと、例えば金属や金属シリサイドのような１×１０−２Ωｃｍより小さい電気抵抗率を有する材料との接触から生じる材料の全抵抗への寄与をいい、それぞれの材料の固有の性質である本質的な抵抗と対立する。接触抵抗は、導電性材料−半導体の界面のレベルでの抵抗である。
【００４３】
本発明の文脈では、半導体層の臨界膜厚は、この層が格子不整合な層の上に形成された場合に、それより小さい膜厚では転位が発生せず、それより大きな膜厚では転位が発生する膜厚である。膜厚が臨界膜厚より小さい場合、所定の量の弾性歪は、転移や欠陥を生じることなく、材料により収容される。格子不整合材料の層を収容することはエネルギーを必要とする。エネルギーは、膜厚および格子不整合の大きさに依存する。格子不整合歪を緩和する転位の形成もエネルギーを必要とする。弾性歪エネルギーを転位形成のエネルギーより小さく（臨界膜厚より小さく）維持するのに十分に小さいエネルギーに、半導体層の膜厚が維持された場合、歪層構造が形成される。半導体層の膜厚は歪膜厚より大きい場合、この層は部分的に緩和される。
【００４４】
本発明の異なる具体例は、ｎ型ゲルマニウムと１×１０−２Ωｃｍより小さい電気抵抗率を有する材料との間の電気コンタクトであって、例えば１０−５Ωｃｍ２より低い接触抵抗のような、例えば１０−４Ωｃｍ２より低い比接触抵抗のような、低い比接触抵抗を有する電気コンタクトを作製する方法を記載する。好適には、低い比接触抵抗を有する電気抵抗は、２×１０−６Ωｃｍ２より小さい比接触抵抗ρｃを有するオーミックコンタクトである。
【００４５】
一般に、オーミックコンタクトは、デバイスの電流−電圧（Ｉ−Ｖ）カーブが直線で対称になるように準備された半導体デバイス上の領域である。Ｉ−Ｖ特性が非線形で非対称の場合、コンタクトはオーミックではなく、ショットキコンタクトである。低抵抗で安定したコンタクトは、集積回路の性能と信頼性にとって重要であり、それらの準備や特徴付けは、回路形成中の主な努力である。
【００４６】
ｎ型ゲルマニウム（単結晶または多結晶）と１×１０−２Ωｃｍより小さい電気抵抗率を有する材料との間の電気コンタクトは、フェルミレベルのピンニングとゲルマニウム中のドナーの低活性化により、一般には（１０−４Ωｃｍ２より高い）高接触抵抗を有する。
【００４７】
ｎ型ゲルマニウムと金属との間の高い接触抵抗を下げるための知られた方法は、例えばレーザーアニールを用いた、ゲルマニウム中での活性化されたドーピング密度の増加である。レーザーアニールは、一般には、先端デバイスの低温プロセスと互換性の無い高い温度（約７００℃）を必要とする。
【００４８】
本発明は、ｎ型ゲルマニウムと１×１０−２Ωｃｍより小さい電気抵抗率を有する高導電性材料との間の電気コンタクトであって、１０−４Ωｃｍ２より低い比接触抵抗を有する電気コンタクトを作製する方法を記載し、かかる方法は、
第１ドーピングレベルのｎ型ドーパントを有するｎ型ドープされたゲルマニウム領域を上部に有する半導体基板を得る工程と、
ｎ型ドープされたゲルマニウム領域を覆う界面シリコン層を形成する工程であって、シリコンパッシベーション層とも呼ばれる界面シリコン層は、第２ドーピングレベルのｎ型ドーパントでドープされて臨界膜厚より大きな膜厚を有し、界面シリコン層は少なくとも部分的に緩和される工程と、
界面シリコン層を覆う、１×１０−２Ωｃｍより小さい電気抵抗率を有する層を形成する工程と、を含む。
【００４９】
特別な具体例では、ゲルマニウム領域はゲルマニウム基板でも良く、この場合、「ｎ型ドープされたゲルマニウム領域を上部に有する半導体基板」は、その全体がゲルマニウム基板から形成される。代わりに、ゲルマニウム領域は、例えばシリコン基板やシリコンゲルマニウム基板のような半導体基板のような、他の好適な基板の上に形成された、パターニングされたまたはパターニングされていないゲルマニウム層でも良い。本発明は、しかしながら、それらの基板のタイプに限定されず、基板は、その上にゲルマニウム領域が形成される、他の好適な材料や材料（の層の）組み合わせから形成されても良い。
【００５０】
本発明の一の具体例では、薄いその場ドープされたエピタキシャルＳｉパッシベーション層が、ｎ型ドープされたＧｅ基板上に選択的に成長される。Ｓｉ層のドーパントは、この具体例では例えばリンのようなｎ型ドーパントであり、１×１０２０ｃｍ−３のドーパントレベルで提供される。記載された例でのｎ型ドープされたＧｅ基板上へのＳｉの選択成長に続いて、Ｔｉ／ＴｉＮ金属スタックの堆積が行われる。薄いＳｉパッシベーション層の挿入は、ピンニングと活性化限界を低減し、約１×１０−６Ωｃｍ２の接触抵抗値を達成する。
【００５１】
比接触抵抗の物理的なモデリングが行われた。理論に縛れることを望むのではないが、接触抵抗の低下は、ＳｉとＧｅの伝導帯の良好なアライメントと、Ｓｉ中で達成される高いドーピング濃度によることが表される。
【００５２】
例では、サンプルの作製は、４５０℃で、（図１には図示されない）３×１０１４ｃｍ−３のｐ−Ｓｉ基板上に、１×１０１９ｃｍ−３のドーピングレベルを有する１μｍのその場ドープされたｎ型（Ｐ）ドープされたＧｅ１０を成長させることにより開始された。
【００５３】
ポストエピタキシャルアニールが、欠陥を減らすために、ｎ型Ｇｅの成長後に行われた。例えば、Ａｓ注入（５×１０１５ｃｍ−２、９ｋｅＶ）と、それに続く、６００℃で約５分間の熱処理（アニール）のような、知られた方法で参照サンプルが準備された。この「浸漬（soak）」アニールは、１×１０１９ｃｍ−３より低い活性化レベルとなる。
【００５４】
Ｓｉ界面層１１が、コンタクト領域のｎ型ドープのゲルマニウム１０の上のみに選択的に成長された。エピリアクタ中にサンプルを導入する前に、この例ではＨＦ系洗浄工程として描かれる洗浄工程が、Ｇｅ基板上で行われた。エピタキシャルリアクタにサンプルを導入する場合、熱処理（ベーク）がＨ２の存在下で６５０℃で行われた。その後に、Ｓｉ界面層１１が、ジクロロシランを前駆体に用いて約５５０℃で、それぞれ１２分間と１５分間、エピタキシャル成長された。層１１は、ＰＨ３でその場ドープされて約１×１０２０ｃｍ−３のドーピング密度となる。結果の膜厚は、透過電子顕微鏡（ＴＥＭ）で規定すればそれぞれ約１０ｎｍと１６ｎｍである。
【００５５】
（Ｓｉ層の無い）参照サンプルと、Ｓｉパッシベートされたサンプルは、その上に２０ｎｍの物理気相堆積（ＰＶＤ）Ｔｉ層１２が形成され、その後に１０ｎｍのＰＶＤ−ＴｉＮ１３またはＰＶＤ−Ａｌが形成された。更に、蒸着されたＡｌが、Ｔｉ／ＴｉＮスタックの上に加えられ、金属シート抵抗を無視できるようにした。
【００５６】
図１（下図）はＴＥＭ像の断面を表し、１０ｎｍのドープされたエピタキシャル結晶Ｓｉ界面層１１を有するサンプルの完全さを示す。Ｓｉ層１１とＧｅ層１０との間の界面に近い暗い領域と、Ｓｉ層１１中の均一でないコントラストは、歪と欠陥による。図１の上右のＨＡＡＤＦ−ＳＴＥＭ（高角度散乱暗視野−走査透過電子顕微鏡）像は、Ｓｉ／Ｇｅ界面の平坦性と、Ｓｉ／Ｔｉ界面の粗い性質を示す。（酸化物やシリサイドのような）期待しない相の界面層は、ＳＴＥＭ、エネルギー分散分光法（ＥＤＳ）、および電子エネルギー損失分光法（ＥＥＬＳ、図示せず）では観察されない。
【００５７】
図２において、ｎ型ドープされたＧｅ１０／ｎ型ドープされたＳｉ１１／Ｔｉ１２のサンプルの、二次イオン質量分析法（ＳＩＭＳ）深さプロファイルが示される。リン（Ｐ）濃度は、成長したＳｉ１１中で約１×１０２０ｃｍ−３、バルクＧｅ１０中で約１×１０１９ｃｍ−３である。界面において定量化されたＳＩＭＳの不確実性の中で、図２の結果は、ＰはＳｉ層１１中に閉じ込められて残り、下層のＧｅ１０と殆ど相互拡散せずにＳｉ／Ｇｅ界面で約３×１０１８ｃｍ−３に達する。Ｓｉ／Ｇｅ界面近傍で減少したＰの濃度は、Ｇｅ基板のＧｅエピタキシャル成長後の、ポストアニール工程中の外方拡散による。物理的な特徴付け技術は、コンタクトスタックの完全さと、期待しない相が無いことを示す。
【００５８】
接触抵抗を決定するために、（図３に模式的に示すように）ＣＴＬＭ（circular transmission line method）測定が使用される。構造の抵抗は、半径（ｒ１）とスリット幅（ｒ２−ｒ１）に依存する。広範囲の比接触抵抗ρｃに適したＣＬＴＭ抵抗モデルは、内部コンタクト（図３の円の模式図参照）の接触抵抗Ｒｃ１（式１）、外部コンタクトのＲｃ２（式２）、Ｇｅの構造シート抵抗（Ｒｓｓ）（式３）、および配線やプローブコンタクトによる一定の寄生抵抗Ｒｐａｒａ（図３では図示せず）からなる。
【００５９】
【数１】
【００６０】
ＬＴ（式４）は移動距離で、Ｉ０、Ｉ１、Ｋ０、Ｋ１はベッセル関数である。このモデルは、異なるジオメトリの測定された構造の抵抗にフィットされて、比接触抵抗ρｃとＧｅシート抵抗（Ｒｓ）とを決定する。
【００６１】
図４は、（ａ）従来技術のｎ型Ｇｅ／Ｔｉコンタクト、（ｂ）本発明の具体例にかかるｎ型Ｇｅ／ｎ型エピＳｉ層／Ｔｉコンタクト、のバンドダイアグラムを示す。図４は、更に、（ｃ）従来技術にかかる参照のその場ドープされたＧｅ／Ｔｉスタックと、本発明の具体例にかかるそれぞれ１０ｎｍと１６ｎｍのその場ドープされたシリコン層の、ＣＴＬＭ構造（ｒ１＝３０μｍ、ｒ２−ｒ１＝５μｍ）のＩ−Ｖｓグラフと、（ｄ）様々な半径（ｒ１）とスリット幅（ｒ２−ｒ１）の本発明の具体例にかかるその場ドープされたＧｅ／１０ｎｍのドープされたＳｉ／Ｔｉのサンプルの、−０．５ＶにおけるＣＴＬＭ抵抗にフィットさせたモデルを示す。
【００６２】
測定されたＣＴＬＭのＩ−Ｖｓグラフが図４（ｃ）に示される。参照その場ドープされたＧｅ／Ｔｉ／ＴｉＮのショットキダイオード特性が明確にわかる（白い丸）。ずっと低い抵抗とオーミック特性が、本発明の具体例にかかる、その場ドープされたＧｅ／１０ｎｍのドープされたＳｉ／Ｔｉ／ＴｉＮサンプル（白い四角）とその場ドープされたＧｅ／１６ｎｍのドープされたＳｉ／Ｔｉ／ＴｉＮサンプル（白い三角形）で観察される。
【００６３】
本発明の具体例にかかるＳｉパッシベートされたサンプル（その場ドープされたＧｅ／１０ｎｍＳｉ／Ｔｉ／ＴｉＮ）のデータにフィットさせたＣＴＬＭ抵抗モデルが、図４（ｄ）に示される。
【００６４】
比接触抵抗が図３に示される。参照サンプルｎドープ（１×１０１９ｃｍ−３）されたＧｅ／Ｔｉは、低いρｃ＝４．４×１０−２Ωｃｍ２をもたらす。Ａｓ注入と５分間アニールの追加は、ρｃ＝１．０×１０−３Ωｃｍ２をもたらし、これは活性ドーパント濃度の増加から期待される改良である。
【００６５】
理論に縛られたいわけではないが、接触抵抗ρｃの物理モデルが展開された。ｎ型Ｇｅ接触抵抗ρｃの物理モデルは、鏡像力バリア（image-force barrier）の低下の影響を含む電界放出（field emission）および熱イオン放出（thermoionic field emission）を考慮する。０．５７ｅＶのバリア高さを用いたＧｅ／Ｔｉ接触抵抗ρｃの計算値は、３×１０１８ｃｍ−３のドーピング密度に対してρｃ＝１．５×１０−１Ωｃｍ２であり、１×１０１９ｃｍ−３のドーピング密度に対してρｃ＝８×１０−５Ωｃｍ２である。
【００６６】
それらの結果は、表面におけるＧｅドーピングが約３×１０１８ｃｍ−３であり、通常のアニールを行ったＡｓ注入のための最大活性化濃度は約１×１０１９ｃｍ−３であることを考慮した測定値に近づく（図３参照）。
【００６７】
また、文献からのいくつかの参照値が図３に加えられる。参照された仕事（以下参照）では、ドープされたゲルマニウムと１×１０−２Ωｃｍより小さい電気抵抗率を有する電極材料との間に挿入された絶縁体が用いられた。ドーピング密度（１×１０１９ｃｍ−３）は、本発明の具体例のＧｅドーピング密度と同じオーダーである。
【００６８】
図３は、文献３（Lee et al., Applied Physics Letters 96, 052514 (2010)）および文献２（Kobayashi et al., Proceedings of the Symposium on VLSI Tech (2008)）のサンプル、および本発明の具体例にかかるＳｉパッシベートされたサンプルの、その場ドープされたＧｅ／Ｔｉ／ＴｉＮ、その後にＡｓ注入と５分間アニールを行ったその場ドープされたＧｅ／Ｔｉ／ＴｉＮ、およびその場ドープされたＧｅ／Ａｌの比接触抵抗を示す。測定値（白いひし形）は、ρｃの物理モデルを用いた計算値（黒い三角形）と良く一致する。
【００６９】
更に、図３では、本発明の具体例にかかる、ドープされたＳｉパッシベーション層を有するサンプルについて、導かれた比接触抵抗が示される。１０ｎｍサンプルに対してρｃ＝１．４×１０−６Ωｃｍ２、１６ｎｍサンプルに対してρｃ＝１．７×１０−６Ωｃｍ２の、驚くべき改良が見られた。
【００７０】
本発明の具体例にかかるｎ−Ｇｅと、１×１０−２Ωｃｍより小さい電気抵抗率を有する材料との間のコンタクトの非接触抵抗は、従来技術の非接触抵抗より小さいことが、図３から見られる。これは、ｎ−Ｇｅ層１０と、例えば金属層１２のような１×１０−２Ωｃｍより小さい電気抵抗率を有する材料との間にドープされたシリコン層１１を挿入することで、ｎ−Ｇｅ上のρｃを１×１０−４Ωｃｍ２より低い値、例えば１×１０−６Ωｃｍ２のオーダーまで低減し、本発明の具体例の方法を用いて、ｎ型ドープされたＧｅにおいて、ドーパント活性化限界とフェルミレベルのピンニングが克服できることを示す。
【００７１】
１×１０２０ｃｍ−３にドープされたバルクｎ−Ｓｉと、Ｓｉ／Ｔｉスタックで０．５−０．６ｅＶのバリア高さを有するＴｉで、比接触抵抗ρｃは１〜２×１０−７Ωｃｍ２であり、これは、本発明の具体例にかかるＳｉパッシベートされたゲルマニウムで観察された値に匹敵し、さらには幾分か低い。
【００７２】
接触抵抗ρｃの特性は、図４（ａ）、（ｂ）のバンドダイアグラムで説明できる。ｎ−Ｇｅコンタクトでは、熱イオン放出が、高いショットキバリア高さと限られた活性化ドーピングレベルによる導電性を支配する（図４（ａ））。界面Ｓｉ層の無いｎ−Ｇｅコンタクトは、一般にはショットキダイオードのＩ−Ｖ特性を示す。
【００７３】
本発明の具体例にかかる挿入された界面Ｓｉ層を有するｎ−Ｇｅコンタクトの期待される性質が、図４（ｂ）に示される。バルクＳｉ／Ｔｉのバリア高さは０．５ｅＶ〜０．６ｅＶであり、これはＧｅ／Ｔｉの０．５７ｅＶと比較して小さいか同等である。Ｓｉが、約０．２７のデピンニング要素を示したとしても、その違いは大きくない。エピタキシャルＳｉにおいて、活性化されたドーピングは、ｎ−Ｇｅサンプルのいずれかに比較して大きく、トンネルを引き起こして支配し、「１×１０−２Ωｃｍより小さい電気抵抗率を有する材料」とＳｉのコンタクトをオーミックおよび低抵抗に変える。
【００７４】
全体に歪んだＳｉパッシベーション層の場合、Ｓｉ−Ｇｅ界面の電気バリアは約０．５５ｅＶである。臨界膜厚を超えるＳｉ膜厚の場合、Ｓｉは（部分的に）緩和されることが期待される。有利には、Ｇｅ上の緩和されたＳｉは、電子親和性において小さく異なり（５０ｍｅＶ）、小さな電子バリアを示す。
【００７５】
本発明の具体例の方法で得られた比接触抵抗ρｃの低い値は、界面が（部分的に）緩和された場合と対応するという事実と相関がある。モデルリングは、３×１０１８ｃｍ−３のＧｅドーピングレベルとすることで、Ｓｉ−Ｇｅバリアは、１×１０−６Ωｃｍ２より小さいρｃを得るために０．２３ｅＶより小さくならなければならないことを示す。図３に示された、Ｔｉ／バルクＳｉコンタクトについての計算値に比較して、本発明の具体例にかかる方法で得られたわずかに高い比接触抵抗ρｃは、Ｇｅ／Ｓｉ界面または界面近傍の格子不整合により形成された歪による欠陥および／またはわずかなバンドのミスアラインメントによる。
【００７６】
本発明の具体例の方法で得られた、ｎドープＧｅ（ρｃ＜１×１０−６Ωｃｍ２）との低い比接触抵抗ρｃは、ｎ−Ｇｅコンタクトでのフェルミレベルのピンニングと活性化限界の排除の可能性を示す。先に報告された技術により達成された約１０−４Ωｃｍ２の一般的なベスト値と比較して大きな改良であり、先端ＣＭＯＳおよびメモリ応用でＧｅを用いる機会を開く。
【００７７】
本発明は、図面と先の説明に図解され記載されるが、そのような図解や記載は考えられる実例や例示であり、限定するものではない。先の説明は、本発明の所定の具体例を詳述する。しかしながら、テキスト中の先の記載がいかに詳しくても、本発明は多くの方法で実施できることを評価すべきである。本発明は記載された具体例に限定されない。
【技術分野】
【０００１】
本発明は、例えば金属または金属シリサイドのような、１×１０−２Ωｃｍより小さい電気抵抗率を有する導電性材料への、ｎ型ゲルマニウムの電気コンタクトに関する。一の形態では、本発明は、例えば１０−５Ωｃｍ２より低い、１０−４Ωｃｍ２より低い接触抵抗（contact resistivity）を有する、ｎ型ゲルマニウムへのコンタクトの作製方法に関する。他の形態では、本発明は、これにより得られたデバイスに関する。
【背景技術】
【０００２】
ノンオーミックまたは１０−４Ωｃｍ２より高い接触抵抗を有する高抵抗コンタクトは、例えば相補型金属酸化物半導体（ＣＭＯＳ）トランジスタまたはメモリ素子に対する高い将来性にもかかわらず、ゲルマニウム（Ｇｅ）の応用に対して妨害となる。
【０００３】
Ｇｅ上への低抵抗オーミックｎ型コンタクトは、ゲルマニウムへの強いフェルミレベルのピンニングのために形成が困難である（金属の仕事関数の広い範囲に対して、バリア高さは約０．４９から０．６４ｅＶ）。Ｇｅは、約０．０５のデピンニング（depinning）ファクタと０．０９ｅＶの電荷中立性レベル（charge neutrality level）を示し、これはフェルミレベルのピンニングが価電子帯の上端に近いことを意味する。
【０００４】
第２に、低い活性化限界とＧｅ中のｎ型ドーパントの濃度強化拡散のために、ｎ−Ｇｅコンタクトの形成は困難である。薄い酸化物／窒化物の手段によるバリア高さの低下が報告されているが、得られた接触抵抗は約１×１０−２Ωｃｍ２であった。
【０００５】
それ故に、ｎ型Ｇｅ上に形成されるコンタクトの接触抵抗の更なる低減が望まれる。
【発明の概要】
【０００６】
本発明の具体例の目的は、ｎ型ゲルマニウムと１×１０−２Ωｃｍより小さい電気抵抗率を有する材料との間に電気コンタクトを作製する方法であって、電気コンタクトは、例えば１０−５Ωｃｍ２より低いような、例えば１０−４Ωｃｍ２より低いような、低い比接触抵抗（specific contact resistivity）を有する方法を提供することである。本発明の具体例の目的は、ｎ型ゲルマニウムと１×１０−２Ωｃｍより小さい電気抵抗率を有する材料との間に、例えば１０−５Ωｃｍ２より低い、例えば１０−４Ωｃｍ２より低い接触抵抗のような、低い比接触抵抗を有する半導体デバイスを提供することである。
【０００７】
上述の目的は、本発明にかかる方法およびデバイスにより達成される。
【０００８】
第一の形態では、本発明は、ｎ型ゲルマニウムと、例えば金属層または金属シリサイド層のような、１×１０−２Ωｃｍより小さい電気抵抗率を有する材料の層との間に、電気コンタクトを形成する方法を提供する。この方法は、第１ドーパントレベルのｎ型ドーパントでドープされたゲルマニウム領域を上部に有する半導体基板を得る工程と、ｎ型ドープされたゲルマニウム領域を覆う界面シリコン層を形成する工程であって、界面シリコン層は第２ドーピングレベルのｎ型ドーパントでドープされ、ゲルマニウム上のシリコンの臨界膜厚より大きな膜厚を有し、これにより界面層は少なくとも部分的に緩和された工程と、界面シリコン層を覆うように、１×１０−２Ωｃｍより小さい電気抵抗率を有する材料の層を形成する工程とを含む。本発明の具体例にかかる方法の長所は、ｎ型ゲルマニウムと１×１０−２Ωｃｍより小さい電気抵抗率を有する材料との間に、例えば１０−５Ωｃｍ２より低い接触抵抗のような、例えば１０−４Ωｃｍ２より低い接触抵抗のような、低い比接触抵抗を有する電気コンタクトを作製できることである。
【０００９】
本発明の具体例の記載を通じて、界面Ｓｉ層はＳｉパッシベーション層とも呼ばれる。
【００１０】
界面Ｓｉ層は、ｎ型ドープされたＧｅを完全に覆っても良い。界面Ｓｉ層は、例えば化学気相堆積（ＣＶＤ）、低圧化学気相堆積（ＬＰＣＶＤ）、物理気相堆積（ＰＶＤ）、分子線エピタキシ（ＭＢＥ）、または多結晶または単結晶シリコン層を形成するのに適した他の堆積／成長技術から選択されるいずれかの堆積技術により形成できる。
【００１１】
本発明の具体例にかかる方法では、界面シリコン層を形成する工程は、例えば５または１０モノレイアのような数モノレイアと５０ｎｍとの間の膜厚を有するシリコン層を形成する工程を含む。それらの具体例では、界面シリコン層は、例えば３０ｎｍより小さい、例えば２０ｎｍより小さいような、５０ｎｍより小さい膜厚を有する。
【００１２】
本発明の具体例では、界面Ｓｉ層は、ゲルマニウム上のシリコンの臨界膜厚より大きな膜厚を有する。臨界膜厚は、成長／堆積される材料と、（成長される材料の下方にある）基板の材料との間の格子不整合に依存する。一般には、所定の量の弾性歪が、転位または欠陥を形成することなくいずれかの材料により収容されるため、臨界膜厚より小さい膜厚を有する層は歪む。本発明の具体例では、臨界膜厚より大きな膜厚を有する場合、界面Ｓｉ層は完全には歪まず、層中に存在する欠陥により少なくとも部分的に緩和される。特徴的には、少なくとも部分的な緩和は、ｎ型ドープされたＧｅとＳｉ界面層との間の界面における、より低い電子バリアに関連する。
【００１３】
界面Ｓｉ層は、例えばＰ、ＡｓまたはＳｂまたはそれらのいずれかの組み合わせのようなｎ型ドーパントでドープされる。本発明の特別の具体例では、界面Ｓｉ層のドーピングレベルは、下層のｎ型ドープされたＧｅのドーピングレベルより高い。特別な具体例では、界面シリコン層の第２ドーピングレベルは、少なくとも１×１０１９ｃｍ−３である。
【００１４】
本発明の具体例にかかる方法では、第２ドーピングレベルのｎ型ドーパントでドープされた界面シリコン層を形成する工程は、形成中、例えばその成長または堆積中に、好適な前駆体を用いたその場ドーピング技術により、界面シリコン層中にｎ型ドーパントを導入する工程を含む。
【００１５】
本発明の具体例では、界面シリコン層を形成する工程は、単結晶シリコン層を形成する工程を含む。代わりの具体例では、界面シリコン層を形成する工程は、多結晶シリコン層を形成する工程を含む。単結晶シリコン層は多結晶シリコン層より好ましい。なぜならば、多結晶シリコン層は幾分粗く、閉じた層（closed layer）を形成するためにより厚くする必要があるからである。しかしながら、多結晶シリコンは、ノンエピツール（non-epi tool）中で堆積でき、作製上の利点を有する。臨界膜厚より大きな膜厚の単結晶層の場合、この層は欠陥を含んで少なくとも部分的に緩和され、このことは本発明の方法について有益な効果を有する。
【００１６】
ｎドープされた下層のゲルマニウム層／領域は、単結晶または多結晶であり、シリコンウエハのような半導体基板の上に形成されても良い。本発明の異なる具体例では、ｎ型ドープされたゲルマニウム層／領域はデバイスの一部である。
【００１７】
ｎドープゲルマニウム領域は、選択的または非選択的のいずれでも良い。特に、界面Ｓｉ層は、コンタクトされるｎドープゲルマニウムの上のみに選択的にエピ成長させても良い。
【００１８】
ｎ型ゲルマニウムは、リン、砒素、またはアンチモンまたはそれらの組み合わせのようなｎ型種でドープされる。
【００１９】
本発明の具体例では、シリコン界面層を覆う層は、金属や金属シリサイドのような高導電性材料（即ち、１×１０−２Ωｃｍより小さい電気抵抗率を有する材料）から形成される。１×１０−２Ωｃｍより小さい電気抵抗率を有する材料の層は、そのような高導電性の材料からなる複数の層を含んでも良い。特別な具体例では、１×１０−２Ωｃｍより小さい電気抵抗率を有する材料の層は、Ｔｉ／ＴｉＮのスタックである。
【００２０】
特別の具体例では、界面Ｓｉ層は、コンタクト金属としてシリサイドを形成するために部分的に消費されても良い。
【００２１】
第２の形態では、本発明は、第１ドーパントレベルのｎ型ドーパントでドープされたゲルマニウム領域と、ゲルマニウム領域上の、第２ドーパントレベルのｎ型ドーパントでドープされた界面シリコン層であって、臨界膜厚より大きな膜厚を有して少なくとも部分的に緩和された界面シリコン層と、界面シリコン層を覆い、１×１０−２Ωｃｍより小さい電気抵抗率を有する材料の層と、を含む半導体デバイスを提供する。
【００２２】
界面シリコン層は、数モノレイア、例えば５または１０モノレイアと、５０ｎｍとの間の膜厚を有する。
【００２３】
界面シリコン層は、ゲルマニウム領域の第１ドーピングレベルより高い第２ドーピングレベルを有する。本発明の第２の形態の特別な具体例では、界面シリコン層の第２ドーピングレベルは、少なくとも１×１０１９ｃｍ−３である。
【００２４】
界面シリコン層は、単結晶層または多結晶層でも良い。
【００２５】
ｎドープの下層ゲルマニウム領域は、単結晶または多結晶のいずれでも良い。ゲルマニウム領域はゲルマニウム基板（の一部）でも良く、またはシリコンウエハのような半導体基板の上に形成されても良い。本発明の異なる具体例では、ｎ型ドープされたゲルマニウム領域は、半導体デバイスの一部である。
【００２６】
本発明の特別で好適な形態は、添付の独立請求項及び従属請求項に詳しく述べられる。従属請求項の特徴は、請求項に明確に述べられたままではなく、必要に応じて、独立請求項の特徴を加えても良く、他の従属請求項の特徴を加えても良い。
【００２７】
本発明および従来技術を超えて達成される長所を要約する目的で、本発明の所定の目的や長所がここで述べられた。もちろん、本発明のいずれかの特別の具体例について、そのような目的または長所の全てが達成される必要は無いことは理解すべきである。このように、例えば、ここで教示される１つの長所や長所のグループを達成または最適化する方法で、ここで教示または示唆される他の目的や長所を達成する必要無しに、本発明を具体化または実施できることを当業者は認識できる。
【００２８】
本発明の、上述のおよび他の形態は、以降に記載された具体例から明確になり、およびこれらの具体例から解明される。
【図面の簡単な説明】
【００２９】
本発明は、添付された図面を参照しながら、例示の方法により更に説明される。
【００３０】
【図１】１０ｎｍのドープされたＳｉ層をその上に備えたｎ型Ｇｅ（１×１０１９ｃｍ−３）と、その上のＴｉ／ＴｉＮ金属スタックとを含むスタックの電子透過顕微鏡（ＴＥＭ）写真を示す。ＨＡＡＤＦ−ＳＴＥＭ（高角度散乱暗視野−走査透過電子顕微鏡）像は、Ｔｉ、Ｓｉ、およびＧｅ層を示す。エネルギー分散分光法（ＥＤＳ）プロファイルは、スタック中の層の構成を確認する。
【図２】Ｔｉ／ＴｉＮ金属層と、その下の約１６ｎｍのドープされたＳｉと、その下のその場ドープされたＧｅを含むスタックの二次イオン質量分析法（ＳＩＭＳ）プロファイルを示す。リンのプロファイル（右軸）は、Ｓｉ層およびＧｅ層中の関連する相対感度係数（relative sensitivity factor）を用いて定量化され、それらの間に挿入される（点線）。
【図３】参考文献３（Lee et al., Applied Physics Letters 96, 052514 (2010)）及び参考文献２（Kobayashi et al., Proceedings of the Symposium on VLSI Tech. 2008）からの、従来技術のＴｉ／ＴｉＮメタライゼーションを備えたその場ドープされたＧｅ、従来技術のその場ドープされたＧｅであって、それに続くＡｓ注入と５分間アニールおよびＴｉ／ＴｉＮメタライゼーションを備えたＧｅ、および従来技術のその場ドープされたＧｅ／Ａｌ、および本発明の具体例にかかるＳｉパッシベートサンプル（ＧｅとＴｉとの間の、１０ｎｍおよび１６ｎｍのドープされたＳｉ）について、導き出された比接触抵抗を示す。測定された値（白いひし形）は、接触抵抗ρｃの物理モデルを用いて計算された値（黒い三角）と良く一致する。
【図４】（ａ）従来技術のｎ−Ｇｅ／Ｔｉコンタクト、（ｂ）本発明の具体例にかかるｎ−Ｇｅ基板とＴｉ層との間にドープされたエピＳｉ層が挿入されたｎ−Ｇｅ／Ｔｉコンタクト、のバンドダイアグラムを示す。（ｃ）従来技術のその場ドープされたＧｅ／Ｔｉスタック、および本発明の具体例にかかる１６ｎｍのその場ドープされたシリコンを参照した、ＣＴＬＭ（circular transmission line method）構造（ｒ１＝３０μｍ、ｒ２−ｒ１＝５μｍの特定の具体例）のＩ−Ｖｓを示す。（ｄ）様々な半径（ｒ１）およびスリット幅（ｒ２−ｒ１）を有する、その場ドープされたＧｅ／１０ｎｍのドープされたＳｉ／Ｔｉサンプルの、−０．５ＶでのＣＴＬＭ抵抗にフィットするモデルを示す。
【００３１】
図面は単に概略であり、限定するものではない。図面において、いくつかの要素や層の大きさは、図示目的で、誇張されて縮尺通りではない。寸法および相対寸法は、本発明を行うための実際の縮小に対応する必要はない。
【００３２】
請求項中の参照符号は、範囲を限定するものと解釈すべきでない。異なる図面において、同一参照符号は、同一または類似の要素を示す。
【具体例の詳細な説明】
【００３３】
本発明は、特定の具体例と所定の図面を参照して説明するが、本発明はこれに限定されるものではなく、請求項によってのみ限定される。
【００３４】
説明や請求の範囲中の、第１、第２等の用語は、類似の要素の間で区別するために使用され、一時的、空間的な順序を、順番やその他の方法で表す必要はない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できることを理解すべきである。
【００３５】
また、説明や請求の範囲中の、上、上に、等の用語は、説明目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明は、ここで説明や図示されたものと異なる位置でも操作できることを理解すべきである。
【００３６】
また、請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される手段に限定して解釈すべきではなく、他の要素や工程を排除しない。このように、言及された特徴、数字、工程、または成分は、その通りに解釈され、１またはそれ以上の他の特徴、数字、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。
【００３７】
この明細書を通じて参照される「一の具体例（one embodiment）」または「ある具体例（an embodiment）」は、この具体例に関係して記載された特定の長所、構造、または特徴は、本発明の少なくとも１つの具体例に含まれることを意味する。このように、この明細書を通して多くの場所の「一の具体例（one embodiment）」または「具体例（an embodiment）」の語句の表現は、同じ具体例を表す必要はなく、表しても構わない。更に、特定の長所、構造、または特徴は、この記載から当業者に明らかなように、１またはそれ以上の具体例中で適当な方法で組み合わせることができる。
【００３８】
同様に、本発明の例示の記載中において、能率的に開示し、多くの発明の形態の１またはそれ以上の理解を助ける目的で、本発明の多くの長所は、時には１つの具体例、図面、またはその記載中にまとめられることを評価すべきである。しかしながら、この開示の方法は、請求される発明がそれぞれの請求項に記載されたものより多くの特徴を必要とすることを意図して表されていると解釈すべきではない。むしろ、以下の請求項が表すように、発明の態様は、１つの記載された具体例の全ての長所より少なくなる。このように詳細な説明に続く請求の範囲は、これにより詳細な説明中に明確に含まれ、それぞれの請求項は、この発明の別々の具体例としてそれ自身で成立する。
【００３９】
更に、ここで記載された幾つかの具体例は幾つかの特徴で、他の具体例に含まれる以外のいくつかの特徴を含み、異なった具体例の長所の組み合わせは、本発明の範囲に入ることを意味し、当業者に理解されるように異なった具体例を形成する。例えば、以下の請求の範囲では、請求された具体例のいくつかは、他の組み合わせにおいても使用することができる。
【００４０】
本発明の所定の特徴や形態を記載する場合の特定の用語の使用は、この用語が関連する本発明の特徴または形態の特定の特徴を含むように限定されるように、その用語がここで再定義されることを暗示するものと取るべきではない。
【００４１】
ここで与えられる説明において、多くの特別な細部が示される。しかしながら、本発明の具体例はそれらの特別な細部無しに実施できることを理解すべきである。他の例では、公知の方法、構造、および技術は、この説明の理解を分かりにくくしないために、詳細には示されていない。
【００４２】
本発明の文脈では、接触抵抗（contact resistivity）は、２つの異なるタイプの材料、特にｎ型ゲルマニウムと、例えば金属や金属シリサイドのような１×１０−２Ωｃｍより小さい電気抵抗率を有する材料との接触から生じる材料の全抵抗への寄与をいい、それぞれの材料の固有の性質である本質的な抵抗と対立する。接触抵抗は、導電性材料−半導体の界面のレベルでの抵抗である。
【００４３】
本発明の文脈では、半導体層の臨界膜厚は、この層が格子不整合な層の上に形成された場合に、それより小さい膜厚では転位が発生せず、それより大きな膜厚では転位が発生する膜厚である。膜厚が臨界膜厚より小さい場合、所定の量の弾性歪は、転移や欠陥を生じることなく、材料により収容される。格子不整合材料の層を収容することはエネルギーを必要とする。エネルギーは、膜厚および格子不整合の大きさに依存する。格子不整合歪を緩和する転位の形成もエネルギーを必要とする。弾性歪エネルギーを転位形成のエネルギーより小さく（臨界膜厚より小さく）維持するのに十分に小さいエネルギーに、半導体層の膜厚が維持された場合、歪層構造が形成される。半導体層の膜厚は歪膜厚より大きい場合、この層は部分的に緩和される。
【００４４】
本発明の異なる具体例は、ｎ型ゲルマニウムと１×１０−２Ωｃｍより小さい電気抵抗率を有する材料との間の電気コンタクトであって、例えば１０−５Ωｃｍ２より低い接触抵抗のような、例えば１０−４Ωｃｍ２より低い比接触抵抗のような、低い比接触抵抗を有する電気コンタクトを作製する方法を記載する。好適には、低い比接触抵抗を有する電気抵抗は、２×１０−６Ωｃｍ２より小さい比接触抵抗ρｃを有するオーミックコンタクトである。
【００４５】
一般に、オーミックコンタクトは、デバイスの電流−電圧（Ｉ−Ｖ）カーブが直線で対称になるように準備された半導体デバイス上の領域である。Ｉ−Ｖ特性が非線形で非対称の場合、コンタクトはオーミックではなく、ショットキコンタクトである。低抵抗で安定したコンタクトは、集積回路の性能と信頼性にとって重要であり、それらの準備や特徴付けは、回路形成中の主な努力である。
【００４６】
ｎ型ゲルマニウム（単結晶または多結晶）と１×１０−２Ωｃｍより小さい電気抵抗率を有する材料との間の電気コンタクトは、フェルミレベルのピンニングとゲルマニウム中のドナーの低活性化により、一般には（１０−４Ωｃｍ２より高い）高接触抵抗を有する。
【００４７】
ｎ型ゲルマニウムと金属との間の高い接触抵抗を下げるための知られた方法は、例えばレーザーアニールを用いた、ゲルマニウム中での活性化されたドーピング密度の増加である。レーザーアニールは、一般には、先端デバイスの低温プロセスと互換性の無い高い温度（約７００℃）を必要とする。
【００４８】
本発明は、ｎ型ゲルマニウムと１×１０−２Ωｃｍより小さい電気抵抗率を有する高導電性材料との間の電気コンタクトであって、１０−４Ωｃｍ２より低い比接触抵抗を有する電気コンタクトを作製する方法を記載し、かかる方法は、
第１ドーピングレベルのｎ型ドーパントを有するｎ型ドープされたゲルマニウム領域を上部に有する半導体基板を得る工程と、
ｎ型ドープされたゲルマニウム領域を覆う界面シリコン層を形成する工程であって、シリコンパッシベーション層とも呼ばれる界面シリコン層は、第２ドーピングレベルのｎ型ドーパントでドープされて臨界膜厚より大きな膜厚を有し、界面シリコン層は少なくとも部分的に緩和される工程と、
界面シリコン層を覆う、１×１０−２Ωｃｍより小さい電気抵抗率を有する層を形成する工程と、を含む。
【００４９】
特別な具体例では、ゲルマニウム領域はゲルマニウム基板でも良く、この場合、「ｎ型ドープされたゲルマニウム領域を上部に有する半導体基板」は、その全体がゲルマニウム基板から形成される。代わりに、ゲルマニウム領域は、例えばシリコン基板やシリコンゲルマニウム基板のような半導体基板のような、他の好適な基板の上に形成された、パターニングされたまたはパターニングされていないゲルマニウム層でも良い。本発明は、しかしながら、それらの基板のタイプに限定されず、基板は、その上にゲルマニウム領域が形成される、他の好適な材料や材料（の層の）組み合わせから形成されても良い。
【００５０】
本発明の一の具体例では、薄いその場ドープされたエピタキシャルＳｉパッシベーション層が、ｎ型ドープされたＧｅ基板上に選択的に成長される。Ｓｉ層のドーパントは、この具体例では例えばリンのようなｎ型ドーパントであり、１×１０２０ｃｍ−３のドーパントレベルで提供される。記載された例でのｎ型ドープされたＧｅ基板上へのＳｉの選択成長に続いて、Ｔｉ／ＴｉＮ金属スタックの堆積が行われる。薄いＳｉパッシベーション層の挿入は、ピンニングと活性化限界を低減し、約１×１０−６Ωｃｍ２の接触抵抗値を達成する。
【００５１】
比接触抵抗の物理的なモデリングが行われた。理論に縛れることを望むのではないが、接触抵抗の低下は、ＳｉとＧｅの伝導帯の良好なアライメントと、Ｓｉ中で達成される高いドーピング濃度によることが表される。
【００５２】
例では、サンプルの作製は、４５０℃で、（図１には図示されない）３×１０１４ｃｍ−３のｐ−Ｓｉ基板上に、１×１０１９ｃｍ−３のドーピングレベルを有する１μｍのその場ドープされたｎ型（Ｐ）ドープされたＧｅ１０を成長させることにより開始された。
【００５３】
ポストエピタキシャルアニールが、欠陥を減らすために、ｎ型Ｇｅの成長後に行われた。例えば、Ａｓ注入（５×１０１５ｃｍ−２、９ｋｅＶ）と、それに続く、６００℃で約５分間の熱処理（アニール）のような、知られた方法で参照サンプルが準備された。この「浸漬（soak）」アニールは、１×１０１９ｃｍ−３より低い活性化レベルとなる。
【００５４】
Ｓｉ界面層１１が、コンタクト領域のｎ型ドープのゲルマニウム１０の上のみに選択的に成長された。エピリアクタ中にサンプルを導入する前に、この例ではＨＦ系洗浄工程として描かれる洗浄工程が、Ｇｅ基板上で行われた。エピタキシャルリアクタにサンプルを導入する場合、熱処理（ベーク）がＨ２の存在下で６５０℃で行われた。その後に、Ｓｉ界面層１１が、ジクロロシランを前駆体に用いて約５５０℃で、それぞれ１２分間と１５分間、エピタキシャル成長された。層１１は、ＰＨ３でその場ドープされて約１×１０２０ｃｍ−３のドーピング密度となる。結果の膜厚は、透過電子顕微鏡（ＴＥＭ）で規定すればそれぞれ約１０ｎｍと１６ｎｍである。
【００５５】
（Ｓｉ層の無い）参照サンプルと、Ｓｉパッシベートされたサンプルは、その上に２０ｎｍの物理気相堆積（ＰＶＤ）Ｔｉ層１２が形成され、その後に１０ｎｍのＰＶＤ−ＴｉＮ１３またはＰＶＤ−Ａｌが形成された。更に、蒸着されたＡｌが、Ｔｉ／ＴｉＮスタックの上に加えられ、金属シート抵抗を無視できるようにした。
【００５６】
図１（下図）はＴＥＭ像の断面を表し、１０ｎｍのドープされたエピタキシャル結晶Ｓｉ界面層１１を有するサンプルの完全さを示す。Ｓｉ層１１とＧｅ層１０との間の界面に近い暗い領域と、Ｓｉ層１１中の均一でないコントラストは、歪と欠陥による。図１の上右のＨＡＡＤＦ−ＳＴＥＭ（高角度散乱暗視野−走査透過電子顕微鏡）像は、Ｓｉ／Ｇｅ界面の平坦性と、Ｓｉ／Ｔｉ界面の粗い性質を示す。（酸化物やシリサイドのような）期待しない相の界面層は、ＳＴＥＭ、エネルギー分散分光法（ＥＤＳ）、および電子エネルギー損失分光法（ＥＥＬＳ、図示せず）では観察されない。
【００５７】
図２において、ｎ型ドープされたＧｅ１０／ｎ型ドープされたＳｉ１１／Ｔｉ１２のサンプルの、二次イオン質量分析法（ＳＩＭＳ）深さプロファイルが示される。リン（Ｐ）濃度は、成長したＳｉ１１中で約１×１０２０ｃｍ−３、バルクＧｅ１０中で約１×１０１９ｃｍ−３である。界面において定量化されたＳＩＭＳの不確実性の中で、図２の結果は、ＰはＳｉ層１１中に閉じ込められて残り、下層のＧｅ１０と殆ど相互拡散せずにＳｉ／Ｇｅ界面で約３×１０１８ｃｍ−３に達する。Ｓｉ／Ｇｅ界面近傍で減少したＰの濃度は、Ｇｅ基板のＧｅエピタキシャル成長後の、ポストアニール工程中の外方拡散による。物理的な特徴付け技術は、コンタクトスタックの完全さと、期待しない相が無いことを示す。
【００５８】
接触抵抗を決定するために、（図３に模式的に示すように）ＣＴＬＭ（circular transmission line method）測定が使用される。構造の抵抗は、半径（ｒ１）とスリット幅（ｒ２−ｒ１）に依存する。広範囲の比接触抵抗ρｃに適したＣＬＴＭ抵抗モデルは、内部コンタクト（図３の円の模式図参照）の接触抵抗Ｒｃ１（式１）、外部コンタクトのＲｃ２（式２）、Ｇｅの構造シート抵抗（Ｒｓｓ）（式３）、および配線やプローブコンタクトによる一定の寄生抵抗Ｒｐａｒａ（図３では図示せず）からなる。
【００５９】
【数１】
【００６０】
ＬＴ（式４）は移動距離で、Ｉ０、Ｉ１、Ｋ０、Ｋ１はベッセル関数である。このモデルは、異なるジオメトリの測定された構造の抵抗にフィットされて、比接触抵抗ρｃとＧｅシート抵抗（Ｒｓ）とを決定する。
【００６１】
図４は、（ａ）従来技術のｎ型Ｇｅ／Ｔｉコンタクト、（ｂ）本発明の具体例にかかるｎ型Ｇｅ／ｎ型エピＳｉ層／Ｔｉコンタクト、のバンドダイアグラムを示す。図４は、更に、（ｃ）従来技術にかかる参照のその場ドープされたＧｅ／Ｔｉスタックと、本発明の具体例にかかるそれぞれ１０ｎｍと１６ｎｍのその場ドープされたシリコン層の、ＣＴＬＭ構造（ｒ１＝３０μｍ、ｒ２−ｒ１＝５μｍ）のＩ−Ｖｓグラフと、（ｄ）様々な半径（ｒ１）とスリット幅（ｒ２−ｒ１）の本発明の具体例にかかるその場ドープされたＧｅ／１０ｎｍのドープされたＳｉ／Ｔｉのサンプルの、−０．５ＶにおけるＣＴＬＭ抵抗にフィットさせたモデルを示す。
【００６２】
測定されたＣＴＬＭのＩ−Ｖｓグラフが図４（ｃ）に示される。参照その場ドープされたＧｅ／Ｔｉ／ＴｉＮのショットキダイオード特性が明確にわかる（白い丸）。ずっと低い抵抗とオーミック特性が、本発明の具体例にかかる、その場ドープされたＧｅ／１０ｎｍのドープされたＳｉ／Ｔｉ／ＴｉＮサンプル（白い四角）とその場ドープされたＧｅ／１６ｎｍのドープされたＳｉ／Ｔｉ／ＴｉＮサンプル（白い三角形）で観察される。
【００６３】
本発明の具体例にかかるＳｉパッシベートされたサンプル（その場ドープされたＧｅ／１０ｎｍＳｉ／Ｔｉ／ＴｉＮ）のデータにフィットさせたＣＴＬＭ抵抗モデルが、図４（ｄ）に示される。
【００６４】
比接触抵抗が図３に示される。参照サンプルｎドープ（１×１０１９ｃｍ−３）されたＧｅ／Ｔｉは、低いρｃ＝４．４×１０−２Ωｃｍ２をもたらす。Ａｓ注入と５分間アニールの追加は、ρｃ＝１．０×１０−３Ωｃｍ２をもたらし、これは活性ドーパント濃度の増加から期待される改良である。
【００６５】
理論に縛られたいわけではないが、接触抵抗ρｃの物理モデルが展開された。ｎ型Ｇｅ接触抵抗ρｃの物理モデルは、鏡像力バリア（image-force barrier）の低下の影響を含む電界放出（field emission）および熱イオン放出（thermoionic field emission）を考慮する。０．５７ｅＶのバリア高さを用いたＧｅ／Ｔｉ接触抵抗ρｃの計算値は、３×１０１８ｃｍ−３のドーピング密度に対してρｃ＝１．５×１０−１Ωｃｍ２であり、１×１０１９ｃｍ−３のドーピング密度に対してρｃ＝８×１０−５Ωｃｍ２である。
【００６６】
それらの結果は、表面におけるＧｅドーピングが約３×１０１８ｃｍ−３であり、通常のアニールを行ったＡｓ注入のための最大活性化濃度は約１×１０１９ｃｍ−３であることを考慮した測定値に近づく（図３参照）。
【００６７】
また、文献からのいくつかの参照値が図３に加えられる。参照された仕事（以下参照）では、ドープされたゲルマニウムと１×１０−２Ωｃｍより小さい電気抵抗率を有する電極材料との間に挿入された絶縁体が用いられた。ドーピング密度（１×１０１９ｃｍ−３）は、本発明の具体例のＧｅドーピング密度と同じオーダーである。
【００６８】
図３は、文献３（Lee et al., Applied Physics Letters 96, 052514 (2010)）および文献２（Kobayashi et al., Proceedings of the Symposium on VLSI Tech (2008)）のサンプル、および本発明の具体例にかかるＳｉパッシベートされたサンプルの、その場ドープされたＧｅ／Ｔｉ／ＴｉＮ、その後にＡｓ注入と５分間アニールを行ったその場ドープされたＧｅ／Ｔｉ／ＴｉＮ、およびその場ドープされたＧｅ／Ａｌの比接触抵抗を示す。測定値（白いひし形）は、ρｃの物理モデルを用いた計算値（黒い三角形）と良く一致する。
【００６９】
更に、図３では、本発明の具体例にかかる、ドープされたＳｉパッシベーション層を有するサンプルについて、導かれた比接触抵抗が示される。１０ｎｍサンプルに対してρｃ＝１．４×１０−６Ωｃｍ２、１６ｎｍサンプルに対してρｃ＝１．７×１０−６Ωｃｍ２の、驚くべき改良が見られた。
【００７０】
本発明の具体例にかかるｎ−Ｇｅと、１×１０−２Ωｃｍより小さい電気抵抗率を有する材料との間のコンタクトの非接触抵抗は、従来技術の非接触抵抗より小さいことが、図３から見られる。これは、ｎ−Ｇｅ層１０と、例えば金属層１２のような１×１０−２Ωｃｍより小さい電気抵抗率を有する材料との間にドープされたシリコン層１１を挿入することで、ｎ−Ｇｅ上のρｃを１×１０−４Ωｃｍ２より低い値、例えば１×１０−６Ωｃｍ２のオーダーまで低減し、本発明の具体例の方法を用いて、ｎ型ドープされたＧｅにおいて、ドーパント活性化限界とフェルミレベルのピンニングが克服できることを示す。
【００７１】
１×１０２０ｃｍ−３にドープされたバルクｎ−Ｓｉと、Ｓｉ／Ｔｉスタックで０．５−０．６ｅＶのバリア高さを有するＴｉで、比接触抵抗ρｃは１〜２×１０−７Ωｃｍ２であり、これは、本発明の具体例にかかるＳｉパッシベートされたゲルマニウムで観察された値に匹敵し、さらには幾分か低い。
【００７２】
接触抵抗ρｃの特性は、図４（ａ）、（ｂ）のバンドダイアグラムで説明できる。ｎ−Ｇｅコンタクトでは、熱イオン放出が、高いショットキバリア高さと限られた活性化ドーピングレベルによる導電性を支配する（図４（ａ））。界面Ｓｉ層の無いｎ−Ｇｅコンタクトは、一般にはショットキダイオードのＩ−Ｖ特性を示す。
【００７３】
本発明の具体例にかかる挿入された界面Ｓｉ層を有するｎ−Ｇｅコンタクトの期待される性質が、図４（ｂ）に示される。バルクＳｉ／Ｔｉのバリア高さは０．５ｅＶ〜０．６ｅＶであり、これはＧｅ／Ｔｉの０．５７ｅＶと比較して小さいか同等である。Ｓｉが、約０．２７のデピンニング要素を示したとしても、その違いは大きくない。エピタキシャルＳｉにおいて、活性化されたドーピングは、ｎ−Ｇｅサンプルのいずれかに比較して大きく、トンネルを引き起こして支配し、「１×１０−２Ωｃｍより小さい電気抵抗率を有する材料」とＳｉのコンタクトをオーミックおよび低抵抗に変える。
【００７４】
全体に歪んだＳｉパッシベーション層の場合、Ｓｉ−Ｇｅ界面の電気バリアは約０．５５ｅＶである。臨界膜厚を超えるＳｉ膜厚の場合、Ｓｉは（部分的に）緩和されることが期待される。有利には、Ｇｅ上の緩和されたＳｉは、電子親和性において小さく異なり（５０ｍｅＶ）、小さな電子バリアを示す。
【００７５】
本発明の具体例の方法で得られた比接触抵抗ρｃの低い値は、界面が（部分的に）緩和された場合と対応するという事実と相関がある。モデルリングは、３×１０１８ｃｍ−３のＧｅドーピングレベルとすることで、Ｓｉ−Ｇｅバリアは、１×１０−６Ωｃｍ２より小さいρｃを得るために０．２３ｅＶより小さくならなければならないことを示す。図３に示された、Ｔｉ／バルクＳｉコンタクトについての計算値に比較して、本発明の具体例にかかる方法で得られたわずかに高い比接触抵抗ρｃは、Ｇｅ／Ｓｉ界面または界面近傍の格子不整合により形成された歪による欠陥および／またはわずかなバンドのミスアラインメントによる。
【００７６】
本発明の具体例の方法で得られた、ｎドープＧｅ（ρｃ＜１×１０−６Ωｃｍ２）との低い比接触抵抗ρｃは、ｎ−Ｇｅコンタクトでのフェルミレベルのピンニングと活性化限界の排除の可能性を示す。先に報告された技術により達成された約１０−４Ωｃｍ２の一般的なベスト値と比較して大きな改良であり、先端ＣＭＯＳおよびメモリ応用でＧｅを用いる機会を開く。
【００７７】
本発明は、図面と先の説明に図解され記載されるが、そのような図解や記載は考えられる実例や例示であり、限定するものではない。先の説明は、本発明の所定の具体例を詳述する。しかしながら、テキスト中の先の記載がいかに詳しくても、本発明は多くの方法で実施できることを評価すべきである。本発明は記載された具体例に限定されない。
【特許請求の範囲】
【請求項１】
ｎ型ゲルマニウム（１０）と１×１０−２Ωｃｍより小さい電気抵抗率を有する材料の層（１２、１３）との間に電気コンタクトを作製する方法であって、この電気コンタクトは１０−４Ωｃｍ２より低い比接触抵抗を有し、この方法は、
第１ドーパントレベルのｎ型ドーパントがドープされたゲルマニウム領域（１０）を上部に有する半導体基板を得る工程と、
ｎ型ドープされたゲルマニウム領域（１０）を覆う界面シリコン層（１１）を形成する工程であって、界面シリコン層（１１）は第２ドーピングレベルのｎ型ドーパントでドープされて臨界膜厚より大きな膜厚を有し、これにより界面シリコン層（１１）は少なくとも部分的に緩和される工程と、
界面シリコン層（１１）を覆うように、１×１０−２Ωｃｍより小さい電気抵抗率を有する材料の層（１２、１３）を形成する工程と、を含む方法。
【請求項２】
界面シリコン層（１１）を形成する工程は、数モノレイアと５０ｎｍとの間の膜厚を有するシリコン層（１１）を形成する工程を含む請求項１に記載の方法。
【請求項３】
第２ドーピングレベルのｎ型ドーパントがドープされた界面シリコン層（１１）を形成する工程は、第１ドーピングレベルより高い第２ドーピングレベルの界面シリコン層（１１）を形成する工程を含む請求項１または２に記載の方法。
【請求項４】
界面シリコン層（１１）の第２ドーピングレベルは、少なくとも１×１０１９ｃｍ−３である請求項１〜３のいずれかに記載の方法。
【請求項５】
第２ドーピングレベルのｎ型ドーパントがドープされた界面シリコン層（１１）を形成する工程は、界面シリコン層（１１）の中に、その形成中にｎ型ドーパントを導入する工程を含む請求項１〜４のいずれかに記載の方法。
【請求項６】
界面シリコン層（１１）を形成する工程は、単結晶シリコン層を形成する工程を含む請求項１〜５のいずれかに記載の方法。
【請求項７】
界面シリコン層（１１）を形成する工程は、多結晶シリコン層を形成する工程を含む請求項１〜５のいずれかに記載の方法。
【請求項８】
第１ドーパントレベルのｎ型ドーパントでドープされたゲルマニウム領域（１０）と、
ゲルマニウム領域（１０）上の、第２ドーパントレベルのｎ型ドーパントでドープされた界面シリコン層（１１）であって、臨界膜厚より大きな膜厚を有し、少なくとも部分的に緩和された界面シリコン層（１１）と、
界面シリコン層（１１）を覆い、１×１０−２Ωｃｍより小さい電気抵抗率を有する材料の層（１２、１３）と、を含む半導体デバイス。
【請求項９】
界面シリコン層（１１）は、数モノレイアと５０ｎｍとの間の膜厚を有する請求項８に記載の半導体デバイス。
【請求項１０】
界面シリコン層（１１）は、ゲルマニウム領域（１０）の第１ドーピングレベルより高い第２ドーピングレベルを有する請求項８または９に記載の半導体デバイス。
【請求項１１】
界面シリコン層（１１）の第２ドーピングレベルは、少なくとも１×１０１９ｃｍ−３である請求項８〜１０のいずれかに記載の半導体デバイス。
【請求項１２】
界面シリコン層（１１）は、単結晶シリコン層である請求項８〜１１のいずれかに記載の半導体デバイス。
【請求項１３】
界面シリコン層（１１）は、多結晶シリコン層である請求項８〜１１のいずれかに記載の半導体デバイス。
【請求項１】
ｎ型ゲルマニウム（１０）と１×１０−２Ωｃｍより小さい電気抵抗率を有する材料の層（１２、１３）との間に電気コンタクトを作製する方法であって、この電気コンタクトは１０−４Ωｃｍ２より低い比接触抵抗を有し、この方法は、
第１ドーパントレベルのｎ型ドーパントがドープされたゲルマニウム領域（１０）を上部に有する半導体基板を得る工程と、
ｎ型ドープされたゲルマニウム領域（１０）を覆う界面シリコン層（１１）を形成する工程であって、界面シリコン層（１１）は第２ドーピングレベルのｎ型ドーパントでドープされて臨界膜厚より大きな膜厚を有し、これにより界面シリコン層（１１）は少なくとも部分的に緩和される工程と、
界面シリコン層（１１）を覆うように、１×１０−２Ωｃｍより小さい電気抵抗率を有する材料の層（１２、１３）を形成する工程と、を含む方法。
【請求項２】
界面シリコン層（１１）を形成する工程は、数モノレイアと５０ｎｍとの間の膜厚を有するシリコン層（１１）を形成する工程を含む請求項１に記載の方法。
【請求項３】
第２ドーピングレベルのｎ型ドーパントがドープされた界面シリコン層（１１）を形成する工程は、第１ドーピングレベルより高い第２ドーピングレベルの界面シリコン層（１１）を形成する工程を含む請求項１または２に記載の方法。
【請求項４】
界面シリコン層（１１）の第２ドーピングレベルは、少なくとも１×１０１９ｃｍ−３である請求項１〜３のいずれかに記載の方法。
【請求項５】
第２ドーピングレベルのｎ型ドーパントがドープされた界面シリコン層（１１）を形成する工程は、界面シリコン層（１１）の中に、その形成中にｎ型ドーパントを導入する工程を含む請求項１〜４のいずれかに記載の方法。
【請求項６】
界面シリコン層（１１）を形成する工程は、単結晶シリコン層を形成する工程を含む請求項１〜５のいずれかに記載の方法。
【請求項７】
界面シリコン層（１１）を形成する工程は、多結晶シリコン層を形成する工程を含む請求項１〜５のいずれかに記載の方法。
【請求項８】
第１ドーパントレベルのｎ型ドーパントでドープされたゲルマニウム領域（１０）と、
ゲルマニウム領域（１０）上の、第２ドーパントレベルのｎ型ドーパントでドープされた界面シリコン層（１１）であって、臨界膜厚より大きな膜厚を有し、少なくとも部分的に緩和された界面シリコン層（１１）と、
界面シリコン層（１１）を覆い、１×１０−２Ωｃｍより小さい電気抵抗率を有する材料の層（１２、１３）と、を含む半導体デバイス。
【請求項９】
界面シリコン層（１１）は、数モノレイアと５０ｎｍとの間の膜厚を有する請求項８に記載の半導体デバイス。
【請求項１０】
界面シリコン層（１１）は、ゲルマニウム領域（１０）の第１ドーピングレベルより高い第２ドーピングレベルを有する請求項８または９に記載の半導体デバイス。
【請求項１１】
界面シリコン層（１１）の第２ドーピングレベルは、少なくとも１×１０１９ｃｍ−３である請求項８〜１０のいずれかに記載の半導体デバイス。
【請求項１２】
界面シリコン層（１１）は、単結晶シリコン層である請求項８〜１１のいずれかに記載の半導体デバイス。
【請求項１３】
界面シリコン層（１１）は、多結晶シリコン層である請求項８〜１１のいずれかに記載の半導体デバイス。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１２−１２４４８３（Ｐ２０１２−１２４４８３Ａ）
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１１−２６５９４７（Ｐ２０１１−２６５９４７）
【出願日】平成２３年１２月５日（２０１１．１２．５）
【出願人】（５９１０６０８９８）アイメック (302)
【氏名又は名称原語表記】ＩＭＥＣ
【出願人】（５９９０９８４９３）カトリーケ・ウニフェルジテイト・ルーベン・カー・イュー・ルーベン・アール・アンド・ディ (83)
【氏名又は名称原語表記】Ｋａｔｈｏｌｉｅｋｅ Ｕｎｉｖｅｒｓｉｔｅｉｔ Ｌｅｕｖｅｎ，Ｋ．Ｕ．Ｌｅｕｖｅｎ Ｒ＆Ｄ
【Ｆターム（参考）】
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【出願番号】特願２０１１−２６５９４７（Ｐ２０１１−２６５９４７）
【出願日】平成２３年１２月５日（２０１１．１２．５）
【出願人】（５９１０６０８９８）アイメック (302)
【氏名又は名称原語表記】ＩＭＥＣ
【出願人】（５９９０９８４９３）カトリーケ・ウニフェルジテイト・ルーベン・カー・イュー・ルーベン・アール・アンド・ディ (83)
【氏名又は名称原語表記】Ｋａｔｈｏｌｉｅｋｅ Ｕｎｉｖｅｒｓｉｔｅｉｔ Ｌｅｕｖｅｎ，Ｋ．Ｕ．Ｌｅｕｖｅｎ Ｒ＆Ｄ
【Ｆターム（参考）】
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