半導体装置および半導体装置の製造方法
【課題】より良い製造工程で良好な特性の半導体装置を製造する技術を提供する。
【解決手段】導電性膜上に第1領域1Asを覆い、第1領域と隣接する第2領域1Adを開口したマスク膜を形成し、導電性膜中に不純物イオンを注入し、導電性膜を選択的に除去することにより、第1領域と第2領域との境界を含む領域にゲート電極GE1を形成する。その後、熱処理を施し、ゲート電極の側壁に側壁酸化膜7を形成し、ゲート電極の第2領域側の端部の下方に位置する半導体基板中にドレイン領域を形成し、ゲート電極の第1領域側の端部の下方に位置する半導体基板中にソース領域を形成する。かかる工程によれば、ドレイン領域側のバーズビーク部7dを大きくし、ソース領域側のバーズビーク部を小さくできる。よって、GIDLが緩和され、オフリーク電流を減少させ、また、オン電流を増加させることができる。
【解決手段】導電性膜上に第1領域1Asを覆い、第1領域と隣接する第2領域1Adを開口したマスク膜を形成し、導電性膜中に不純物イオンを注入し、導電性膜を選択的に除去することにより、第1領域と第2領域との境界を含む領域にゲート電極GE1を形成する。その後、熱処理を施し、ゲート電極の側壁に側壁酸化膜7を形成し、ゲート電極の第2領域側の端部の下方に位置する半導体基板中にドレイン領域を形成し、ゲート電極の第1領域側の端部の下方に位置する半導体基板中にソース領域を形成する。かかる工程によれば、ドレイン領域側のバーズビーク部7dを大きくし、ソース領域側のバーズビーク部を小さくできる。よって、GIDLが緩和され、オフリーク電流を減少させ、また、オン電流を増加させることができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、MISFETを有する半導体装置およびその製造に適用して有効な技術に関する。
【背景技術】
【0002】
現在、トランジスタの特性向上についての開発が盛んに行われている。例えば、トランジスタの動作速度を向上させるために、ゲート長の微細化が図られている。しかしながら、ゲート長の微細化にともなってGIDL(Gate-Induced Drain Leakage)などの接合リーク電流が増大してしまう。このようなリーク電流の低減を図るため種々の技術が検討されている。
【0003】
例えば、下記特許文献1には、ゲート電極(12)のドレイン側だけを露出するように形成されたレジストをマスクにして等方向性酸化膜エッチングすることにより、ドレイン(13)近傍部のゲート酸化膜をわずかにエッチングし再酸化を行うことにより、ドレイン(13)近傍部にのみ比較的厚いいわゆるゲートバーズビークを形成することにより選択的にゲート酸化膜を厚くする技術が開示されている。なお、カッコ内は、下記特許文献1に記載の符号を示す。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開平4−246862号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明者は、上記GIDLに起因するオフリーク電流の低減を図ることを検討している。
【0006】
しかしながら、追って説明するように、ゲート電極の両側にバーズビークを形成することにより、上記GIDLに起因するオフリーク電流の低減を図ったのでは、オン電流が少なくなるという課題があった。
【0007】
よって、上記オフリーク電流の低減とオン電流の向上を図ることができるMISFET(半導体装置)構成とすることが望ましい。
【0008】
また、オン電流を増加させるMISFET構造の工夫としては、種々のものが考えられるが、マスク数の増加やプロセスの複雑化を回避しつつ、上記良好な特性を有するMISFETを製造することが望ましい。
【0009】
そこで、本発明の目的は、半導体装置の特性を向上させることができる技術を提供することにある。
【0010】
また、本発明の他の目的は、より良い製造工程で良好な特性の半導体装置を製造する半導体装置の製造方法を提供することにある。
【0011】
本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0012】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0013】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に、導電性膜を形成する工程と、を有する。さらに、前記導電性膜上に形成されたマスク膜であって、前記導電性膜の第1領域を覆い、前記第1領域と隣接する第2領域が開口したマスク膜を形成する工程と、前記マスク膜を介して前記導電性膜中に不純物イオンを注入する工程と、前記導電性膜を選択的に除去することにより、前記第1領域と第2領域との境界を含む領域にゲート電極を形成する工程と、を有する。さらに、熱処理を施し、前記ゲート電極の側壁に酸化膜を形成する工程と、前記ゲート電極の前記第2領域側の端部の下方に位置する前記半導体基板中にドレイン領域を形成し、前記ゲート電極の前記第1領域側の端部の下方に位置する前記半導体基板中にソース領域を形成する工程と、を有する。
【0014】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、第1の素子形成領域と第2の素子形成領域とを有する半導体基板上に、絶縁膜を形成する工程と、前記絶縁膜上に、導電性膜を形成する工程と、を有する。さらに、前記導電性膜上に配置されたマスク膜であって、前記第1の素子形成領域に位置する前記導電性膜の第1領域を覆い、前記第1領域と隣接する第2領域を開口し、さらに、前記第2の素子形成領域を開口したマスク膜を形成する工程と、前記マスク膜を介して前記導電性膜中に不純物イオンを注入する工程と、を有する。さらに、前記導電性膜を選択的に除去することにより、前記第1の素子形成領域において、前記第1領域と第2領域との境界を含む領域に第1ゲート電極を形成し、前記第2の素子形成領域に第2ゲート電極を形成する工程と、を有する。さらに、熱処理を施し、前記第1ゲート電極の側壁および前記第2ゲート電極の側壁に酸化膜を形成する工程と、前記第1ゲート電極の両側の前記半導体基板中に第1の導電型不純物領域対を形成し、前記第2ゲート電極の両側の前記半導体基板中に第2の導電型不純物領域対を形成する工程と、を有する。
【0015】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、半導体基板上に第1ゲート絶縁膜を介して配置された第1ゲート電極と、前記第1ゲート電極の両側の前記半導体基板中に配置されたソース領域およびドレイン領域と、を有する第1電界効果トランジスタを有する。また、前記半導体基板上に第2ゲート絶縁膜を介して配置された第2ゲート電極と、前記第2ゲート電極の両側の前記半導体基板中に配置された不純物領域対と、を有する第2電界効果トランジスタを有する。前記第1ゲート電極下の前記第1ゲート絶縁膜のうち、前記ドレイン領域側の端部の膜厚は、前記第1ゲート電極下の前記第1ゲート絶縁膜のうち、前記ソース領域側の端部の膜厚よりも大きく、前記第2ゲート電極下の前記第2ゲート絶縁膜のうち、前記第2ゲート電極の両側の端部の膜厚は、それぞれ、前記第1ゲート絶縁膜の前記ソース領域側の端部の膜厚よりも大きい。
【発明の効果】
【0016】
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【0017】
また、本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、より良い製造工程で良好な特性の半導体装置を製造することができる。
【図面の簡単な説明】
【0018】
【図1】実施の形態1の半導体装置の製造工程を示す要部断面図である。
【図2】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図1に続く半導体装置の製造工程中の要部断面図である。
【図3】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図2に続く半導体装置の製造工程中の要部断面図である。
【図4】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図3に続く半導体装置の製造工程中の要部断面図である。
【図5】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図4に続く半導体装置の製造工程中の要部断面図である。
【図6】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図5に続く半導体装置の製造工程中の要部断面図である。
【図7】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図6に続く半導体装置の製造工程中の要部断面図である。
【図8】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図7に続く半導体装置の製造工程中の要部断面図である。
【図9】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図8に続く半導体装置の製造工程中の要部断面図である。
【図10】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図9に続く半導体装置の製造工程中の要部断面図である。
【図11】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図10に続く半導体装置の製造工程中の要部断面図である。
【図12】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図11に続く半導体装置の製造工程中の要部断面図である。
【図13】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図12に続く半導体装置の製造工程中の要部断面図である。
【図14】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図13に続く半導体装置の製造工程中の要部断面図である。
【図15】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図14に続く半導体装置の製造工程中の要部断面図である。
【図16】実施の形態1のMISFET(Qn1またはQp1)のゲート電極および側壁酸化膜の形状を示す断面図である。
【図17】比較例のMISFETのゲート電極および側壁酸化膜の形状を示す断面図である。
【図18】実施の形態1のMISFET(Qn1またはQp1)のゲート電極および側壁酸化膜の形状を示す断面図である。
【図19】比較例のMISFETのゲート電極および側壁酸化膜の形状を示す断面図である。
【図20】実施の形態1のMISFET(Qn1またはQp1)のゲート電極および側壁酸化膜の形状を示す断面図である。
【図21】実施の形態1のMISFET(Qn1またはQp1)のゲート電極および側壁酸化膜の形状を示す断面図である。
【図22】実施の形態1のMISFET(Qn1またはQp1)のゲート電極および側壁酸化膜の形状を示す断面図である。
【図23】実施の形態1のMISFET(Qn1およびQp1)の構成および比較例のMISFET(QnおよびQp)の構成を示す平面図である。
【図24】図23の(PR1)のマスク形成領域に対応する平面図である。
【図25】図23の(PR2)のマスク形成領域に対応する平面図である。
【図26】図23の(PR3)のマスク形成領域に対応する平面図である。
【図27】実施の形態2の半導体装置の製造工程を示す要部断面図である。
【図28】実施の形態2の半導体装置の製造工程を示す要部断面図である。
【図29】実施の形態3の半導体装置の製造工程を示す要部断面図である。
【図30】実施の形態3の半導体装置の製造工程を示す要部断面図である。
【図31】実施の形態5の半導体装置の構成を示す要部断面図である。
【図32】実施の形態5の半導体装置の製造工程を示す要部断面図である。
【図33】実施の形態5の半導体装置の製造工程を示す要部断面図であって、図32に続く半導体装置の製造工程中の要部断面図である。
【図34】実施の形態5の半導体装置の製造工程を示す要部断面図であって、図33に続く半導体装置の製造工程中の要部断面図である。
【図35】実施の形態5の半導体装置の製造工程を示す要部断面図であって、図34に続く半導体装置の製造工程中の要部断面図である。
【図36】実施の形態5の半導体装置の製造工程を示す要部断面図であって、図35に続く半導体装置の製造工程中の要部断面図である。
【図37】実施の形態5の半導体装置の製造工程を示す要部断面図であって、図36に続く半導体装置の製造工程中の要部断面図である。
【図38】実施の形態5の半導体装置の製造工程を示す要部断面図であって、図37に続く半導体装置の製造工程中の要部断面図である。
【図39】実施の形態5の半導体装置の製造工程を示す要部断面図であって、図38に続く半導体装置の製造工程中の要部断面図である。
【図40】実施の形態5の半導体装置の製造工程を示す要部断面図であって、図39に続く半導体装置の製造工程中の要部断面図である。
【図41】実施の形態5の半導体装置の製造工程を示す要部断面図であって、図40に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【0019】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【0020】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等(個数、数値、量、範囲等を含む)についても同様である。
【0021】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0022】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【0023】
(実施の形態1)
以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図1〜図15は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
【0024】
[構造説明]
まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一つである図14を参照しながら、本実施の形態の半導体装置の特徴的な構成について説明する。
【0025】
図14に示すように、本実施の形態の半導体装置は、シリコン基板(半導体基板)1の第1nMIS領域1Aに配置されたnチャネル型のMISFET(Metal Insulator Semiconductor Field Effect Transistor、電界効果トランジスタ)Qn1と、シリコン基板1の第1pMIS領域1Bに配置されたpチャネル型のMISFETQp1とを有している。さらに、本実施の形態の半導体装置は、シリコン基板1の第2nMIS領域1Cに配置されたnチャネル型のMISFETQn2と、シリコン基板1の第2pMIS領域1Dに配置されたpチャネル型のMISFETQp2とを有している。
【0026】
上記4つのMISFETQn1、Qn2、Qp1およびQp2のゲート電極(GE1〜GE4)は、多結晶シリコンよりなり、ゲート電極(GE1〜GE4)の空乏化の防止等のために、不純物イオンが注入されている。具体的には、nチャネル型のMISFETQn1、Qn2のゲート電極GE1、GE3は、n型不純物(例えばリンまたはヒ素)を含有している。pチャネル型のMISFETQp1、Qp2のゲート電極GE2、GE4は、p型不純物(例えばホウ素)を含有している。
【0027】
nチャネル型のMISFETQn1は、シリコン基板1上に酸化シリコン膜3を介して配置されたゲート電極GE1と、このゲート電極GE1の両側のシリコン基板1中に配置された不純物領域(不純物領域対、半導体領域、拡散層、ソース・ドレイン領域)とを有する。この不純物領域は、n+型半導体領域S1、D1およびn−型半導体領域EX1により構成される。この不純物領域のうち、n+型半導体領域S1側がソース領域となり、n+型半導体領域D1側がドレイン領域となる。
【0028】
ここで、上記nチャネル型のMISFETQn1においては、ゲート電極GE1のドレイン領域(n+型半導体領域D1)側の底部がラウンド化している。言い換えれば、ドレイン領域側の側壁酸化膜7の底部にバーズビーク部7dが形成されている。これにより、ゲート電極GE1下のゲート絶縁膜(酸化シリコン膜3およびバーズビーク部7d)のうち、ドレイン領域(n+型半導体領域D1)側の端部の膜厚が、ゲート電極GE1下のゲート絶縁膜のうち、ソース領域(n+型半導体領域S1)側の端部の膜厚よりも大きくなる。なお、これらの膜厚の関係については、図21等を参照しながら追って詳細に説明する。
【0029】
このように、ドレイン領域側の端部のゲート絶縁膜の膜厚を大きくすることで、GIDL(Gate Induced Drain Leakage)が緩和され、オフリーク電流(Ioff)を減少させることができる。また、ソース領域側の端部のゲート絶縁膜の膜厚を小さくすることで、オン電流(Ion)を増加させることができる。つまり、Ioff/Ion特性を向上させることができる。
【0030】
また、pチャネル型のMISFETQp1は、シリコン基板1上に酸化シリコン膜3を介して配置されたゲート電極GE2と、このゲート電極GE2の両側のシリコン基板1中に配置された不純物領域(不純物領域対、半導体領域、拡散層、ソース・ドレイン領域)とを有する。この不純物領域は、p+型半導体領域S2、D2およびp−型半導体領域EX2により構成される。この不純物領域のうち、p+型半導体領域S2側がソース領域となり、p+型半導体領域D2側がドレイン領域となる。
【0031】
ここで、上記pチャネル型のMISFETQp1においては、ゲート電極GE2のドレイン領域(p+型半導体領域D2)側の底部がラウンド化している。言い換えれば、ドレイン領域側の側壁酸化膜7の底部にバーズビーク部7dが形成されている。これにより、ゲート電極GE2下のゲート絶縁膜(酸化シリコン膜3およびバーズビーク部7d)のうち、ドレイン領域(p+型半導体領域D2)側の端部の膜厚が、ゲート電極GE1下のゲート絶縁膜のうち、ソース領域(p+型半導体領域S2)側の端部の膜厚よりも大きくなる。なお、これらの膜厚の関係については、図21等を参照しながら追って詳細に説明する。
【0032】
このように、ドレイン領域側の端部のゲート絶縁膜の膜厚を大きくすることで、GIDLが緩和され、オフリーク電流(Ioff)を減少させることができる。また、ソース領域側の端部のゲート絶縁膜の膜厚を小さくすることで、オン電流(Ion)を増加させることができる。つまり、Ioff/Ion特性を向上させることができる。
【0033】
一方、nチャネル型のMISFETQn2は、シリコン基板1上に酸化シリコン膜3を介して配置されたゲート電極GE3と、このゲート電極GE3の両側のシリコン基板1中に配置された不純物領域(不純物領域対、半導体領域、拡散層、ソース・ドレイン領域)とを有する。この不純物領域は、n+型半導体領域SD3およびn−型半導体領域EX3により構成される。nチャネル型のMISFETQn2は、不純物領域対間において双方向に電流が流れるよう駆動される。よって、n+型半導体領域SD3のうち、一方がソース領域となり他方がドレイン領域となる場合があり、また、一方がドレイン領域となり他方がソース領域となる場合がある。
【0034】
ここで、上記nチャネル型のMISFETQn2においては、ゲート電極GE3の両側の底部がラウンド化している。言い換えれば、ゲート電極GE3の両側の側壁酸化膜7の底部にバーズビーク部7sdが形成されている。
【0035】
このように、ゲート電極GE3の両側のゲート絶縁膜の膜厚を大きくすることで、どちらの不純物領域がドレイン領域となっても、オフリーク電流を減少させることができる。
【0036】
また、pチャネル型のMISFETQp2は、シリコン基板1上に酸化シリコン膜3を介して配置されたゲート電極GE4と、このゲート電極GE4の両側のシリコン基板1中に配置された不純物領域(不純物領域対、半導体領域、拡散層、ソース・ドレイン領域)とを有する。この不純物領域は、p+型半導体領域SD4およびp−型半導体領域EX4により構成される。pチャネル型のMISFETQp2は、不純物領域対間において双方向に電流が流れるよう駆動される。よって、p+型半導体領域SD4のうち、一方がソース領域となり他方がドレイン領域となる場合があり、また、一方がドレイン領域となり他方がソース領域となる場合がある。
【0037】
ここで、上記pチャネル型のMISFETQp2においては、ゲート電極GE4の両側の底部がラウンド化している。言い換えれば、ゲート電極GE4の両側の側壁酸化膜7の底部にバーズビーク部7sdが形成されている。
【0038】
このように、ゲート電極GE4の両側のゲート絶縁膜の膜厚を大きくすることで、どちらの不純物領域がドレイン領域となっても、オフリーク電流を減少させることができる。
【0039】
なお、図14においては、各領域(1A〜1D)に、1つのMISFETしか記載していないが、各領域において、複数のMISFETが形成され得ることは言うまでもない。
【0040】
[製造方法説明]
次いで、図1〜図15を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。
【0041】
まず、図1に示すように、半導体基板(半導体ウエハ)として、シリコン基板1を準備する。具体的には、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンからなるシリコン基板1を準備する。なお、シリコン基板1以外の半導体基板を用いてもよい。
【0042】
上記シリコン基板1は、nチャネル型のMISFETQn1が形成される第1nMIS領域1Aと、pチャネル型のMISFETQp1が形成される第1pMIS領域1Bを有している。シリコン基板1は、さらに、nチャネル型MISFETQn2が形成される第2nMIS領域1Cと、pチャネル型MISFETQp2が形成される第2pMIS領域1Dとを有している。
【0043】
前述したように、nチャネル型のMISFETQn1およびpチャネル型のMISFETQp1は、ソース領域およびドレイン領域が固定され、一の方向にのみ電流(電子、ホール)が流れるように駆動される素子である。言い換えれば、回路設計において、所定の回路の構成素子として、一の方向にのみ電流が流れる箇所に用いられる素子である。
【0044】
一方、nチャネル型のMISFETQn2およびpチャネル型のMISFETQp2は、双方向に電流(電子、ホール)が流れるように駆動される素子である。言い換えれば、回路設計において、所定の回路の構成素子として、双方向に電流が流れる箇所に用いられる素子である。
【0045】
上記シリコン基板1を準備した後、上記シリコン基板1の主面に素子分離領域2を形成する。例えば、シリコン基板1に上記第1nMIS領域1A、第1pMIS領域1B、第2nMIS領域1Cおよび第2pMIS領域1Dを、それぞれ囲む素子分離溝を形成し、この素子分離溝の内部に絶縁膜を埋め込むことにより、素子分離領域2を形成する(図23参照)。このような素子分離法は、STI(Shallow Trench Isolation)法と呼ばれる。この他、LOCOS(Local Oxidization of Silicon)法などを用いて素子分離領域2を形成してもよい。なお、素子分離領域2で囲まれた領域は「活性領域」と呼ばれる。
【0046】
次いで、シリコン基板1の第1nMIS領域1Aにp型ウエルPW1を、シリコン基板1の第1pMIS領域1Bにn型ウエルNW1を、シリコン基板1の第2nMIS領域1Cにp型ウエルPW2を、シリコン基板1の第2pMIS領域1Dにn型ウエルNW2を、それぞれ形成する。p型ウエルPW1、PW2およびn型ウエルNW1、NW2は、それぞれフォトレジスト膜(図1中には図示せず)をイオン注入阻止マスクとして用いたイオン注入によって形成することができる(図23の(PW)、(NW)の欄参照)。
【0047】
次いで、例えばフッ酸(HF)水溶液を用いたウェットエッチングなどによりシリコン基板1の表面を清浄化(洗浄)した後、図2に示すように、シリコン基板1の表面、即ち、p型ウエルPW1、PW2およびn型ウエルNW1、NW2の表面上に酸化シリコン膜3を形成する。この酸化シリコン膜3は、ゲート絶縁膜を構成する膜であり、例えば熱酸化法などによって形成することができる。なお、この酸化シリコン膜3をCVD(Chemical Vapor Deposition;化学気相成長)法などを用いて形成してもよい。また、酸化シリコン膜3に代えて、窒化シリコン膜などの他の絶縁膜を用いてもよい。
【0048】
次いで、図3に示すように、酸化シリコン膜3上に、導電性膜として多結晶シリコン膜(ポリシリコン膜)4を、例えばCVD法を用いて50〜150nm程度の膜厚で形成する。なお、非晶質シリコン膜(アモルファスシリコン膜)を形成し、熱処理を施すことにより多結晶化してもよい。
【0049】
次いで、シリコン基板1の主面上に、すなわち多結晶シリコン膜4上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像する。フォトレジスト膜の膜厚は、例えば、410nm程度である。
【0050】
これにより、図4に示すように、第2nMIS領域1C、第1nMIS領域1Aおよび第1pMIS領域1Bの第1領域1Bsを覆い、第2pMIS領域1Dおよび第1pMIS領域1Bの第2領域1Bdを開口したフォトレジスト膜(マスク膜、レジスト膜、レジストパターン)PR1を形成する。即ち、多結晶シリコン膜4の第2pMIS領域1Dおよび第1pMIS領域1Bの第2領域1Bdは露出した状態となる。
【0051】
次いで、図5に示すように、フォトレジスト膜PR1をマスクとして、多結晶シリコン膜4中に、p型不純物(例えばホウ素)をイオン注入する。注入条件としては、例えば、3keVのエネルギーで、2E15/cm2程度の濃度でホウ素を注入する。なお、2E15は、2×1015を表す。これにより、図6に示すように、第2pMIS領域1Dおよび第1pMIS領域1Bの第2領域1Bdの多結晶シリコン膜4にp型不純物が注入される。図6においては、不純物(不純物イオン)が注入されている様子を模式的にドットで示してある。次いで、フォトレジスト膜PR1をアッシングなどにより除去し、洗浄(例えばAPM洗浄、HPM洗浄など)を行う。APM洗浄とは、アンモニア過酸化水素水洗浄、HPM洗浄とは、塩酸過酸化水素水洗浄をいう。
【0052】
次いで、シリコン基板1の主面上に、すなわち多結晶シリコン膜4上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像する。フォトレジスト膜の膜厚は、例えば、410nm程度である。
【0053】
これにより、図7に示すように、第2pMIS領域1D、第1pMIS領域1Bおよび第1nMIS領域1Aの第1領域1Asを覆い、第2nMIS領域1Cおよび第1nMIS領域1Aの第2領域1Adを開口したフォトレジスト膜PR2を形成する。
【0054】
次いで、図8に示すように、フォトレジスト膜PR2をマスクとして、多結晶シリコン膜4中に、n型不純物(例えばリンまたはヒ素)をイオン注入する。注入条件としては、例えば、10keVのエネルギーで、6E15/cm2程度の濃度でリンを注入する。これにより、図9に示すように、第2nMIS領域1Cおよび第1nMIS領域1Aの第2領域1Adの多結晶シリコン膜4にn型不純物が注入される。図9においても、不純物が注入されている様子を模式的にドットで示してある。次いで、フォトレジスト膜PR2をアッシングなどにより除去し、洗浄(例えばAPM洗浄、HPM洗浄など)を行う。
【0055】
以上のイオン注入工程により、第1nMIS領域1Aの第1領域1Asおよび第1pMIS領域1Bの第1領域1Bsの多結晶シリコン膜4には、不純物が注入されず、それ以外の領域(例えば、第1nMIS領域1Aの第2領域1Ad、第1pMIS領域1Bの第2領域1Bd、第2nMIS領域1C、及び、第2pMIS領域1D)の多結晶シリコン膜4には、n型またはp型の不純物が注入された状態となる(図9参照)。
【0056】
次いで、注入したn型またはp型の不純物の活性化のためのアニール処理(活性化アニール、熱処理)を行う。例えば900℃で10秒程度のRTA(Rapid Thermal Anneal)を行う。これにより、多結晶シリコン膜4中のn型またはp型不純物が拡散するとともに、活性化する(図10)。このアニール処理時の不純物の拡散により、多結晶シリコン膜4において、不純物が注入されていなかった第1nMIS領域1Aの第1領域1Asおよび第1pMIS領域1Bの第1領域1Bsにも不純物が拡散する。これにより、図10に示すように、第1nMIS領域1Aにおいては、第2領域1Ad、境界領域および第1領域1Asの順に不純物濃度が低下するように、多結晶シリコン膜4において、不純物濃度の濃淡(勾配)が生じる。境界領域とは、第1領域1Asと第2領域1Adとの境界部およびその近傍の領域を意味する。また、第1pMIS領域1Bにおいては、第2領域1Bd、境界領域および第1領域1Bsの順に不純物濃度が低下するように、多結晶シリコン膜4において、不純物濃度の濃淡が生じる。境界領域とは、第1領域1Bsと第2領域1Bdとの境界部およびその近傍の領域を意味する。なお、本実施の形態においては、上記境界部は、ゲート電極の形成予定領域の中心部とほぼ一致する。例えば、ゲート電極(GE1、GE2)は、第1方向(x方向)に延在する短辺L、第1方向と交差する第2方向(y方向)に延在する長辺Wの略矩形状である。即ち、ゲート長はLとなり、ゲート幅はWとなる。この場合、上記境界部は、ゲート電極の形成予定領域のゲート長方向(x方向)の中心部(L/2の位置、c)において、ゲート幅方向(y方向)に延在する(図23の左図参照)。
【0057】
次いで、多結晶シリコン膜4上に、下層にBARC(Bottom Anti Reflective Coating、反射防止層、図示せず)を有するフォトレジスト膜を形成する。次いで、上層のフォトレジスト膜を、露光、現像することにより、フォトレジスト膜PR3を形成する。フォトレジスト膜PR3の膜厚は、例えば、780nm程度である。このフォトレジスト膜PR3は、図11に示すように、ゲート電極(GE1〜GE4)の形成予定領域に残存させる。例えば、第2nMIS領域1Cにおいては、その中間部に、第2pMIS領域1Dにおいても、その中間部に、フォトレジスト膜PR3を形成する。一方、第1nMIS領域1Aにおいては、その第1領域1Asと第2領域1Adとの境界を含む領域上に、フォトレジスト膜PR3を形成する。第1pMIS領域1Bにおいても、その第1領域1Bsと第2領域1Bdとの境界を含む領域上に、フォトレジスト膜PR3を形成する(図23の左図参照)。
【0058】
次いで、フォトレジスト膜PR3をマスクに、上記BARC(図示せず)をエッチングし、続いて、多結晶シリコン膜4をエッチング(選択的に除去)した後、BARCを含むフォトレジスト膜PR3をアッシングなどにより除去し、洗浄(例えばAPM洗浄、HPM洗浄など)を行う。これにより、図12に示すように、第2nMIS領域1Cに、n型不純物がドープされた多結晶シリコン膜4からなるゲート電極GE3が形成され、第2pMIS領域1Dに、p型不純物がドープされた多結晶シリコン膜4からなるゲート電極GE4が形成される。また、第1nMIS領域1Aに、n型不純物がドープされた多結晶シリコン膜4からなるゲート電極GE1が形成され、第1pMIS領域1Bに、p型不純物がドープされた多結晶シリコン膜4からなるゲート電極GE2が形成される。ここで、ゲート電極GE1およびGE2においては、前述した不純物濃度の濃淡が維持されている。即ち、ゲート電極GE1においては、第2領域1Ad側の端部のn型不純物の濃度が高く、境界部から第1領域1As側の端部にかけてn型不純物の濃度が低くなる。また、ゲート電極GE2においては、第2領域1Bd側の端部のp型不純物の濃度が高く、境界部から第1領域1Bs側の端部にかけてp型不純物の濃度が低くなる。
【0059】
このように、ゲート電極GE1〜GE4に不純物をドープすることで、ゲート電極GE1〜GE4の空乏化を低減できるなど、MISFETの特性の向上を図ることができる。
【0060】
次いで、図13に示すように、酸化性雰囲気下で熱処理を施し、ゲート電極(GE1〜GE4)の側壁に側壁酸化膜7を形成する。即ち、熱酸化法を用いて側壁酸化膜7を形成する。成膜条件としては、例えば、酸素(O2)が100%の雰囲気下で、650℃、30秒で結晶化処理後に、800℃、200秒程度のRTO(Rapid Thermal Oxidation)を施し、2nm程度の膜厚の側壁酸化膜7を形成する。この膜厚は、ゲート電極(GE1〜GE4)の厚さ方向(z方向)の中間部において、ゲート長方向(x方向)の膜厚である(x方向、z方向に関しては、図23の左図参照)。
【0061】
ここで、ゲート電極GE1〜GE4のうち、ゲート電極GE3の両側、GE4の両側、GE1の第2領域1Ad側、GE4の第2領域1Bd側の底部においては、側壁酸化膜7中に、いわゆるバーズビーク部(7d、7sd)が生じる。よって、これらのゲート電極GE3の両側、GE4の両側、GE1の第2領域1Ad側、GE4の第2領域1Bd側の底部において、ゲート絶縁膜の膜厚(側壁酸化膜7の膜厚)が大きくなる。これは、不純物濃度が高いほど酸化されやすいため、ゲート電極中の不純物濃度が高い領域においては、厚いバーズビーク部(7d、7sd)が形成されるためである。
【0062】
この側壁酸化膜7のバーズビーク部(7d、7sd)の形状については追って詳細に説明する。
【0063】
次いで、図14に示すように、第1nMIS領域1Aにおけるp型ウエルPW1のゲート電極GE1の両側の領域にn−型半導体領域(n−型エクステンション領域)EX1を形成する。また、第1pMIS領域1Bにおけるn型ウエルNW1のゲート電極GE2の両側の領域にp−型半導体領域(p−型エクステンション領域)EX2を形成する。また、第2nMIS領域1Cにおけるp型ウエルPW2のゲート電極GE3の両側の領域にn−型半導体領域(n−型エクステンション領域)EX3を形成する。また、第2pMIS領域1Dにおけるn型ウエルNW2のゲート電極GE4の両側の領域にp−型半導体領域(p−型エクステンション領域)EX4を形成する。
【0064】
n−型半導体領域EX1、EX3は、例えば、ゲート電極GE1、CE3をマスクとして第1nMIS領域1Aおよび第2nMIS領域1Cにn型不純物(例えばリンまたはヒ素)をイオン注入することにより形成する。この工程により、n−型半導体領域EX1、EX3が、それぞれゲート電極GE1、GE3に整合して形成される。また、p−型半導体領域EX2、EX4は、例えば、ゲート電極GE2、GE4をマスクとして第1pMIS領域1Bおよび第2pMIS領域1Dにp型不純物(例えばホウ素)をイオン注入することにより形成する。この工程により、p−型半導体領域EX2、EX4が、ゲート電極GE2、GE4に整合して形成される。
【0065】
次いで、シリコン基板1の主面上に、絶縁膜として、例えば窒化シリコン膜をCVD法で10〜40nm程度の膜厚で堆積する。この工程により、ゲート電極GE1〜GE4が、窒化シリコン膜で覆われる。
【0066】
次いで、窒化シリコン膜を異方性エッチング(エッチバック)することにより、ゲート電極GE1〜GE4のそれぞれの側壁に、窒化シリコン膜からなるサイドウォール(側壁絶縁膜、サイドウォールスペーサ)SWを形成する。
【0067】
次いで、ゲート電極GE1およびサイドウォールSWの両側の領域にn+型半導体領域D1、S1を形成する。また、ゲート電極GE2およびサイドウォールSWの両側の領域にp+型半導体領域D2、S2を形成する。また、ゲート電極GE3およびサイドウォールSWの両側の領域にn+型半導体領域SD3を形成する。また、ゲート電極GE4およびサイドウォールSWの両側の領域にp+型半導体領域SD4を形成する。
【0068】
n+型半導体領域D1、S1、SD3は、第1nMIS領域1Aおよび第2nMIS領域1Cにn型不純物(例えばリンまたはヒ素)をイオン注入することにより形成する。この際、ゲート電極GE1およびその側壁のサイドウォールSWは、イオン注入阻止マスクとして機能するため、n+型半導体領域D1、S1、SD3は、ゲート電極GE1およびサイドウォールSWに整合して形成される。また、p+型半導体領域D2、S2、SD4は、第1pMIS領域1Bおよび第2pMIS領域1Dにp型不純物(例えばホウ素)をイオン注入することにより形成する。この際、ゲート電極GE2およびその側壁のサイドウォールSWは、イオン注入阻止マスクとして機能するため、p+型半導体領域D2、S2、SD4は、ゲート電極GE2およびサイドウォールSWに整合して形成される。
【0069】
イオン注入後、導入した不純物の活性化のためのアニール処理(活性化アニール、熱処理)を行う。例えば900〜1100℃程度のスパイクアニールを行う。これにより、n−型半導体領域EX1、EX3、p−型半導体領域EX2、EX4、n+型半導体領域D1、S1、SD3およびp+型半導体領域D2、S2、SD4中の不純物を活性化することができる。
【0070】
以上の工程により、LDD(Lightly doped Drain)構造の不純物領域(不純物領域対、半導体領域、拡散層、ソース・ドレイン領域)を有するnチャネル型MISFETQn1、Qn2およびpチャネル型MISFETQp1、Qp2が形成される。この後、図15に示すように、層間絶縁膜32やプラグPGが形成される。
【0071】
なお、MISFETについて、「ソース・ドレイン領域」と言う場合は、「ソース領域またはドレイン領域となる領域」と意味する。
【0072】
上記nチャネル型のMISFETQn2は、双方向にキャリア(この場合、電子e)が流れるように駆動されるMISFETである。不純物領域を構成するn+型半導体領域SD3およびn−型半導体領域EX3が、ソース領域またはドレイン領域として機能する。また、pチャネル型のMISFETQp2も、双方向にキャリア(この場合、ホールh)が流れるように駆動されるMISFETである。不純物領域を構成するp+型半導体領域SD4およびp−型半導体領域EX4が、ソース領域またはドレイン領域として機能する。
【0073】
一方、前述したとおり、nチャネル型のMISFETQn1は、一方向にしかキャリア(この場合、電子e)が流れないように駆動されるMISFETである。即ち、図14においては、第1領域1As側のn+型半導体領域S1から第2領域1Ad側のn+型半導体領域D1へ電子eが流れるよう駆動されるMISFETである。なお、電流の流れる向きは、電子eの流れる向きと逆方向である。よって、nチャネル型のMISFETQn1の不純物領域は、n+型半導体領域S1、D1およびn−型半導体領域EX1により構成される。この不純物領域のうち、第1領域1As側のn+型半導体領域S1およびn−型半導体領域EX1側がソース領域となり、第2領域1Ad側のn+型半導体領域D1およびn−型半導体領域EX1側がドレイン領域となる。言い換えれば、第1領域1As側のn+型半導体領域S1およびn−型半導体領域EX1側がソース領域となり、第2領域1Ad側のn+型半導体領域D1およびn−型半導体領域EX1側がドレイン領域となるように、後述のプラグ(PG)や配線などにより他の回路や素子と結線される。
【0074】
また、pチャネル型のMISFETQp1は、一方向にしかキャリア(この場合、ホールh)が流れないように駆動されるMISFETである。即ち、図14においては、第1領域1Bs側のp+型半導体領域S2から第2領域1Bd側のp+型半導体領域D2へホールhが流れるよう駆動されるMISFETである。なお、電流の流れる向きは、ホールhの流れる向きと同じ方向である。よって、pチャネル型のMISFETQp1の不純物領域は、p+型半導体領域S2、D2およびp−型半導体領域EX2により構成される。この不純物領域のうち、第1領域1Bs側のp+型半導体領域S2およびp−型半導体領域EX2側がソース領域となり、第2領域1Bd側のp+型半導体領域D2およびp−型半導体領域EX2側がドレイン領域となる。言い換えれば、第1領域1Bs側のp+型半導体領域S2およびp−型半導体領域EX2側がソース領域となり、第2領域1Bd側のp+型半導体領域D2およびp−型半導体領域EX2側がドレイン領域となるように、後述のプラグ(PG)や配線などにより他の回路や素子と結線される。
【0075】
このように、本実施の形態においては、一方向に駆動されるMISFET(Qn1、Qp1)において、そのゲート電極(GE1、GE2)のドレイン領域側の不純物濃度を高くし、ソース領域側の不純物濃度を低くする。これにより、その酸化レート(酸化速度、酸化率、酸化のされ易さ)の違いを利用し、ドレイン領域側のバーズビーク部7dを大きくし、ソース領域側のバーズビーク部7sを小さくした(バーズビーク部7sが形成されない場合も含む)。このように、ドレイン領域側の端部のゲート絶縁膜(酸化シリコン膜3およびバーズビーク部7d)の膜厚を大きくすることで、GIDLが緩和され、オフリーク電流を減少させることができる。また、ソース領域側の端部のゲート絶縁膜の膜厚を小さくすることで、オン電流を増加させることができる。
【0076】
以下、図16〜図22を参照しながら、上記効果について詳細に説明する。図16、18、図20、図21および図22は、本実施の形態のMISFET(Qn1またはQp1)のゲート電極および側壁酸化膜の形状を示す断面図である。図17および図19は、比較例のMISFETのゲート電極および側壁酸化膜の形状を示す断面図である。
【0077】
本実施の形態のように、ゲート電極(GE1、GE2)中の不純物に濃淡(勾配)を生じさせた後、熱酸化により側壁酸化膜7を形成した場合には、図16に示すように、濃度の高い側のバーズビーク部7dが大きくなる。
【0078】
これに対し、図17に示す比較例の場合は、ゲート電極GEの両側(ソース領域(S)側およびドレイン領域(D)側)にバーズビーク部7dが形成されてしまう。比較例の場合とは、図4に示す第1pMIS領域1Bの第1領域1Bsにフォトレジスト膜PR1を形成せず、第1pMIS領域1B全体にp型不純物を注入し、図7に示す第1nMIS領域1Aの第1領域1Asにフォトレジスト膜PR2を形成せず、第1nMIS領域1A全体にn型不純物を注入した場合を意味する。この場合、ソース領域(S)側の不純物濃度も高くなり、ソース領域(S)側にも比較的大きなバーズビーク部7dが形成されてしまう。よって、一方向に駆動されるMISFET(Qn1、Qp1)において、ソース領域(S)側にも比較的大きなバーズビーク部7dが形成されてしまうため、オン電流が低下してしまう。
【0079】
次いで、側壁酸化膜7のバーズビーク部(7d、7sd)の形状について説明する。本実施の形態において、ゲート電極(GE1、GE2)の底部の形状(バーズビーク部7dの形状)を、例えば、ラウンド形状として近似できる。すなわち、ゲート電極の底部の側端部において、多結晶シリコン膜4がバーズビークであるシリコン酸化膜と接している部分の形状を円の一部として近似できる。この場合、図18に示すように、不純物濃度の高いドレイン領域(D)側においては、半径rdのラウンド形状として近似でき、ソース領域(S)側においては、ラウンド化されない。これに対し、上記比較例においては、図19に示すように、ドレイン領域(D)側のみならず、ソース領域(S)側も半径rd程度のラウンド化がなされる。
【0080】
なお、上記実施の形態においては、ソース領域(S)側においては、バーズビーク部が形成されていない状態を図示(図14、図16、図18等)したが、熱酸化工程において、ゲート電極(GE1、GE2)のソース領域(S)側も露出しているため、ソース領域(S)側においてもバーズビーク部7sが形成されることもある。その場合を、図20、図21および図22に示す。このように、例え、ソース領域(S)側においてバーズビーク部7sが形成されても、その大きさは、ドレイン領域(D)側のバーズビーク部7dより小さくなる。例えば、図20に示すように、ゲート電極(GE1、GE2)のソース領域(S)側の底部が、半径rs(<rd)のラウンド形状となっていてもよい。例えば、この場合、図21に示すように、ゲート電極(GE1、GE2)のドレイン領域(D)側の底部の側壁酸化膜7(バーズビーク部7d)の膜厚をT1dとする。言い換えれば、T1dは、ドレイン領域(D)において、ゲート絶縁膜(酸化シリコン膜3)の上面からゲート電極(GE1、GE2)の側壁部においてほぼ均一に側壁酸化膜7が形成され始めるまでの長さということができる。また、ゲート電極(GE1、GE2)のソース領域(S)側の底部の側壁酸化膜7(バーズビーク部7s)の膜厚をT1sとする。言い換えれば、T1sは、ソース領域(S)側において、ゲート絶縁膜(酸化シリコン膜3)の上面からゲート電極(GE1、GE2)の側壁部においてほぼ均一に側壁酸化膜7が形成され始めるまでの長さということができる。このとき、これらは、T1d>T1sの関係にある。よって、酸化シリコン膜3の膜厚をT3とすると、ゲート電極(GE1、GE2)のドレイン領域(D)側の底部におけるゲート絶縁膜の膜厚は、T3+T1dとなる。また、ゲート電極(GE1、GE2)のソース領域(S)側の底部におけるゲート絶縁膜の膜厚は、T3+T1sとなる。これらについても、T3+T1d>T3+T1sの関係が成立する。かかる関係は、nチャネル型MISFETQn1およびpチャネル型MISFETQp1の双方について言える。
【0081】
このように、ドレイン領域(D)側の端部のゲート絶縁膜の膜厚(T3+T1d)を大きくすることで、GIDLが緩和され、オフリーク電流を減少させることができる。また、ソース領域(S)側の端部のゲート絶縁膜の膜厚(T3+T1s)を小さくすることで、オン電流を増加させることができる。
【0082】
これに対し、図17に示す比較例の場合は、ソース領域(S)側の端部のゲート絶縁膜の膜厚(≒T3+T1d)が大きいため、オン電流が低下してしまう。
【0083】
なお、図21等においては、ゲート電極(GE1、GE2)の底部の形状を、ラウンド形状として近似したが、かかる形状に限定されるものではなく、種々の形状となり得る。例えば、図22に示すように、ゲート電極(GE1、GE2)の底部の形状が、テーパー形状となっていてもよい。
【0084】
この場合も、ゲート電極(GE1、GE2)のドレイン領域(D)側の底部の側壁酸化膜7(バーズビーク部7d)の膜厚(あるいは、ゲート絶縁膜(酸化シリコン膜3)の上面から、ゲート電極(GE1、GE2)の側壁部においてほぼ均一に側壁酸化膜7が形成され始めるまでの長さ)を、T1dとする。そして、ゲート電極(GE1、GE2)のソース領域(S)側の底部の側壁酸化膜7(バーズビーク部7s)の膜厚(あるいは、ソース領域(S)側において、ゲート絶縁膜(酸化シリコン膜3)の上面からゲート電極(GE1、GE2)の側壁部においてほぼ均一に側壁酸化膜7が形成され始めるまでの長さ)を、T1sとする。これらは、T1d>T1sの関係にある。よって、酸化シリコン膜3の膜厚T3とすると、ゲート電極(GE1、GE2)のドレイン領域(D)側の底部におけるゲート絶縁膜の膜厚は、T3+T1dとなる。ゲート電極(GE1、GE2)のソース領域(S)側の底部におけるゲート絶縁膜の膜厚は、T3+T1sとなる。これらについても、T3+T1d>T3+T1sの関係が成立する。
【0085】
このように、バーズビーク部7dの形状は、ゲート電極(GE1、GE2)のドレイン領域(D)側の底部におけるゲート絶縁膜の膜厚が、T3+T1dから徐々にT3まで薄くなる形状であればよく、上記ラウンド形状やテーパー形状に限られるものではない。また、バーズビーク部7sの形状は、ゲート電極(GE1、GE2)のドレイン領域(D)側の底部におけるゲート絶縁膜の膜厚が、T3+T1s(<T3+T1d)から徐々にT3まで薄くなる形状であればよく、上記ラウンド形状やテーパー形状に限られるものではない。また、バーズビーク部7sは形成されない、即ち、T1sが0(ゼロ)となっていてもよい。
【0086】
以上詳細に説明したように、本実施の形態においては、MISFET(Qn1、Qp1)の特性を向上させることができる。
【0087】
さらに、本実施の形態においては、比較例のMISFETを形成するための製造工程と同じマスク数(フォトレジスト膜の形成工程、パターニング工程)で、上記良好な特性のMISFET(Qn1、Qp1)を形成することができる。
【0088】
以下、図23〜図26を参照しながら、上記マスク数について説明する。図23は、本実施の形態のMISFET(Qn1およびQp1)の構成および比較例のMISFET(QnおよびQp)の構成を示す平面図である。また、(STI)、(PW)、(NW)、(PR1)、(PR2)および(PR3)の記載の欄は、以下に示す工程のマスク(露光の原版、マスク膜、フォトレジスト膜)形成領域を示す。図24〜図26は、それぞれ図23の(PR1)、(PR2)および(PR3)のマスク形成領域に対応する平面図である。図24〜図26においては、マスク形成領域をドットで示してある。図23〜図26において、図中左側が本実施の形態の場合を、右側が比較例の場合を示す。なお、上記平面図においては、側壁酸化膜7の記載を省略してある。
【0089】
即ち、本実施の形態においては、素子分離領域2の形成工程において図23中の(STI)の欄に示す領域にマスクを形成する。例えば、上記製造工程において、素子分離溝を形成する際、活性領域上をマスク膜で覆い、その周囲に素子分離溝を形成する。その後、素子分離溝に絶縁膜を埋め込むことにより素子分離領域2を形成する。
【0090】
また、上記製造工程において、p型ウエルPW1およびn型ウエルNW1を形成する際、図23中の(PW)および(NW)の欄に示す領域にマスクを形成する。
【0091】
また、前述の多結晶シリコン膜4への不純物のイオン注入に際して、n型不純物を注入する際には、図23中の(PR1)の欄および図24に示す領域にマスクを形成する(図4も参照)。また、p型不純物を注入する際には、図23中の(PR2)の欄および図25に示す領域にマスクを形成する(図7も参照)。
【0092】
また、前述のゲート電極GE1、GE2の形成工程(多結晶シリコン膜4のエッチング工程)に際しては、図23中の(PR3)の欄および図26に示す領域にマスクを形成する(図11も参照)。
【0093】
これに対し、比較例においては、図23の右側に示すように、(PR1)および(PR2)の欄において、マスクの形成領域が異なるだけで、マスク数は同じである。
【0094】
このように、本実施の形態によれば、マスク数を増加させることなく、ドレイン領域側のバーズビーク部7dの厚膜化およびソース領域側のバーズビーク部7sの薄膜化が可能となる。よって、上記良好な特性のMISFET(Qn1、Qp1)を低コスト、短工程で簡易に形成することが可能となる。
【0095】
加えて、本実施の形態においては、双方向にキャリアが流れるように駆動されるMISFET(Qn2、Qp2)においては、ゲート電極(GE3、GE4)の両側の側壁酸化膜7の底部に比較的厚いバーズビーク部7sdを形成しているので、どちらの不純物領域がドレイン領域となっても、オフリーク電流を減少させることができる。ここで、バーズビーク部7sdの膜厚(ゲート電極(GE3、GE4)の両側の底部における側壁酸化膜7の膜厚)をTsdとした場合、Tsd≒T1dであり、Tsd>T1sの関係が成り立つ。この場合、ゲート電極(GE3、GE4)の両側の底部におけるゲート絶縁膜の膜厚は、T3+Tsdとなる。このように、求められる機能に応じてMISFET構造を最適化したので、回路(装置)全体の特性を向上させることができる。
【0096】
上記MISFET(Qn1、Qn2、Qp1、Qp2)の形成後は、前述したとおり、層間絶縁膜32やプラグPGが形成される。このMISFET形成後の工程について以下に一例を説明する(図15参照)。
【0097】
上記MISFET形成後、シリコン基板1の表面の清浄化を行った後、必要に応じて、ゲート電極GE1〜GE4、n+型半導体領域D1、S1、SD3およびp+型半導体領域D2、S2、SD4上に、サリサイド(Salicide:Self Aligned Silicide)技術により、金属シリサイド層23を形成する。
【0098】
次いで、層間絶縁膜32として、例えば酸化シリコンをCVD法などを用いて堆積した後、層間絶縁膜32の表面をCMP(Chemical Mechanical Polishing、化学機械研磨)法などを用いて平坦化する。
【0099】
次いで、n+型半導体領域D1、S1、SD3およびp+型半導体領域D2、S2、SD4上に、プラグ(接続用導体部)PGを形成する。プラグPGを形成するには、まず、例えば、層間絶縁膜32をエッチングすることによりコンタクトホールCNTを形成する。次いで、その内部(底部および側壁上)を含む層間絶縁膜32上に、バリア導体膜(図示せず)を堆積した後、このバリア導体膜上にタングステン膜などからなる主導体膜を堆積し、層間絶縁膜32上の不要な主導体膜およびバリア導体膜をCMP法またはエッチバック法などによって除去する。なお、ゲート電極GE1〜GE4上にプラグPGを形成してもよい。
【0100】
次いで、図示は省略するが、プラグPG上を含む層間絶縁膜32上に、ストッパ絶縁膜および層間絶縁膜を順次形成する。次に、シングルダマシン法等を用いて第1層目の配線(図示せず)を形成する。例えば、層間絶縁膜をパターニングした後、ストッパ絶縁膜をエッチングすることにより、配線溝を形成する。次いで、配線溝内部を含む層間絶縁膜上にバリア導体膜およびシード層を形成する。次いで、電解めっき法などを用いてシード層上に金属めっき膜を形成した後、配線溝以外の領域の金属めっき膜、シード層およびバリアメタル膜をCMP法により除去することにより、第1層目の配線を形成する。その後、デュアルダマシン法などにより2層目以降の配線を形成するが、ここではその説明は省略する。また、配線はダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもできる。
【0101】
さらに、最上層配線上に保護膜等を形成した後、シリコン基板1をダイシングなどで切断(分割)することにより、複数の半導体装置(半導体チップ)が形成される。
【0102】
本発明者の検討によれば、酸素(O2)が100%の雰囲気下で、800℃、15分程度のドライ酸化により3nm程度の膜厚の側壁酸化膜7を形成した場合、ドレイン領域側のゲート絶縁膜の膜厚(T3+T1d)は、およそ5nm程度となった。このようにドレイン領域側にバーズビーク部(7d)を確認することができた。
【0103】
なお、ドライ酸化においては、結晶化処理と側壁酸化処理とを同時に行うため、前述のRTOより処理時間が長くなっている。
【0104】
本実施の形態においては、側壁酸化工程において、上記バーズビーク部が形成される酸化方法であれば、酸化方法に制限はなく、もちろん、上記実施の形態の側壁酸化工程において、結晶化処理およびRTOに変えてドライ酸化を行ってもよく、また、RTOの処理時間を延ばし、数分程度としてもよい。
【0105】
[回路説明]
上記MISFET(Qn1、Qp1)およびMISFET(Qn2、Qp2)が適用される回路構成に制限はないが、例えば、I/Oバッファ(Input/Output Buffer)回路に適用することができる。中でも、汎用I/O回路や、PLL(Phase locked Loop)回路、MSC(マスターストップコントロール)回路などに適用することができる。
【0106】
また、I/Oバッファの他、ESD(ElectroStatic Discharge)保護回路や昇圧回路などにも適用することができる。
【0107】
例えば、上記回路を構成する論理回路として、例えばインバータなどにおいては、電流方向が固定されるため、上記MISFET(Qn1、Qp1)が用いられる。一方、例えば、A回路からB回路へ、B回路からA回路へ、双方向の信号の転送を行う素子としては、上記MISFET(Qn2、Qp2)が用いられる。
【0108】
(実施の形態2)
実施の形態1においては、ゲート電極の形成予定領域のゲート長方向の中心部に、第1領域1Asと第2領域1Adとの境界部を設けたが(図5、図8等参照)、上記境界部をゲート電極の形成予定領域の中心部よりソース領域側に設けてもよい。
【0109】
図27および図28は、本実施の形態の半導体装置の製造工程を示す要部断面図である。なお、フォトレジスト膜PR1の形成工程以前の工程は、実施の形態1と同様であるため、その説明を省略する。
【0110】
本実施の形態においては、図27に示すように、第1pMIS領域1Bの第2領域1Bdを広く設定する。即ち、第1pMIS領域1Bにおいて、第1領域1Bsと第2領域1Bdとの境界部を、ゲート電極の形成予定領域のゲート長方向(x方向)の中心部(c)よりソース領域側(図中右側)に位置するよう、フォトレジスト膜PR1を形成する。その後、フォトレジスト膜PR1をマスクとして、多結晶シリコン膜4中に、p型不純物をイオン注入し、フォトレジスト膜PR1を除去する。
【0111】
また、本実施の形態においては、図28に示すように、第1nMIS領域1Aの第2領域1Adを広く設定する。即ち、第1nMIS領域1Aにおいて、第1領域1Asと第2領域1Adとの境界部を、ゲート電極の形成予定領域のゲート長方向(x方向)の中心部(c)よりソース領域側(図中右側)に位置するよう、フォトレジスト膜PR2を形成する。その後、フォトレジスト膜PR2をマスクとして、多結晶シリコン膜4中に、n型不純物をイオン注入し、フォトレジスト膜PR2を除去する。以降の工程は、実施の形態1と同様であるため、その説明を省略する。
【0112】
本実施の形態によれば、第1領域(1Ad、1Bd)を大きくしたので、注入される不純物イオンの量を多くでき、ゲート電極(GE1、GE2)の空乏化等を効果的に低減することができる。また、ゲート電極(GE1、GE2)のソース領域側の端部(第1領域1As、1Bs)には、フォトレジスト膜(PR1、PR2)が存在するため、かかる領域に対する不純物イオンの注入を防止でき、ソース領域側のバーズビーク(7s)は小さくすることができる。
【0113】
このように、フォトレジスト膜PR1の位置を適宜調整することにより、ソース領域側のバーズビーク(7s)の膜厚やゲート電極の空乏化などの防止に関して、最適化することが可能となる。
【0114】
(実施の形態3)
実施の形態1においては、第1領域1As、1Bsをフォトレジスト膜(PR1、PR2)で覆うことにより、かかる領域に不純物イオンが打ち込まれないようにしたが(図5、図8等参照)、第1領域1As、1Bsのフォトレジスト膜(PR1、PR2)に幅の狭いスリットSpを設けてもよい。
【0115】
図29および図30は、本実施の形態の半導体装置の製造工程を示す要部断面図である。なお、フォトレジスト膜PR1の形成工程以前の工程は、実施の形態1と同様であるため、その説明を省略する。
【0116】
本実施の形態においては、図29に示すように、第1pMIS領域1Bの第1領域1Bsにおいて、フォトレジスト膜PR1にスリットSp(開口部、スペース)を設ける。スリットSpは、ゲート長方向(x方向)の幅がWS2で、ゲート幅方向(y方向)にライン状に延在し、間隔WS1を置いて複数設けられている。ここでは、WS1とWS2は等しく設定してある。スリットSpの幅WS2は、開口される第2領域1Bdのゲート長方向(x方向)の幅W1Bdより小さい。このようなフォトレジスト膜PR1をマスクとして、多結晶シリコン膜4中に、p型不純物をイオン注入し、フォトレジスト膜PR1を除去する。
【0117】
この場合、第2領域1Bdだけでなく、第1領域1BsにおいもスリットSpを介してp型不純物が注入されるが、単位面積あたりの不純物の注入量は、スリットSpを介している分、第2領域1Bdよりも第1領域1Bsの方が少なくなる。
【0118】
また、本実施の形態においては、図30に示すように、第1nMIS領域1Aの第1領域1Asにおいて、スリットSpを有するフォトレジスト膜PR2を形成する。このスリットSpは、ゲート長方向(x方向)の幅がWS2で、ゲート幅方向(y方向)にライン状に延在し、間隔WS1を置いて複数設けられている。ここでは、WS1とWS2は等しく設定してある。スリットSpの幅WS2は、開口される第2領域1Adのゲート長方向(x方向)の幅W1Adより小さい。このようなフォトレジスト膜PR2をマスクとして、多結晶シリコン膜4中に、n型不純物をイオン注入し、フォトレジスト膜PR2を除去する。
【0119】
この場合、第2領域1Adだけでなく、第1領域1AsにおいてもスリットSpを介してn型不純物が注入されるが、単位面積あたりの不純物の注入量は、スリットSpを介している分、第2領域1Adよりも第1領域1Asの方が少なくなる。
【0120】
以降の工程は、実施の形態1と同様であるため、その説明を省略する。
【0121】
このように、本実施の形態によれば、スリットSpを介して不純物を第1領域1As、1Bsに注入することで、第2領域1Ad、1Bdから境界領域をとおして第1領域1As、1Bsへの不純物濃度の急激な変化が緩和され、ゲート電極(GE1、GE2)の空乏化を効果的に低減することができる。また、ゲート電極(GE1、GE2)のソース領域側の端部(第1領域1As、1Bs)には、スリットSpを介して不純物が注入されるものの、ドレイン領域側の端部に比べて低濃度であるため、ドレイン領域側のバーズビーク(7d)に比べてソース領域側のバーズビーク(7s)を小さくすることができる。
【0122】
なお、上記複数のスリットSpの幅WS1や間隔WS2を変えてもよい。即ち、ソース領域側にかけて、スリットSpの幅を徐々に狭くしてもよい。そのように形成することで、バーズビーク(7s)の形状(ゲート電極(GE1、GE2)の側壁部における膜厚)をより微細に調整することが可能となる。
【0123】
(実施の形態4)
実施の形態1〜3においては、nチャネル型のMISFETQn1、Qn2のゲート電極GE1、GE3には、n型不純物(例えばリンまたはヒ素)を、pチャネル型のMISFETQp1、Qp2のゲート電極GE2、GE4には、p型不純物(例えばホウ素)をそれぞれ注入していた。これに対し、本実施の形態4においては、nチャネル型のMISFETQn1、Qn2のゲート電極GE1、GE3にn型不純物に加えてp型不純物を、pチャネル型のMISFETQp1、Qp2のゲート電極GE2、GE4にp型不純物に加えてn型不純物を注入することを特徴とする。一つのゲート電極(GE1、GE3、GE2、GE4)内にp型不純物とn型不純物とが注入されるため、それらが電気的に中和することになる。したがって、一つのゲート電極を形成する多結晶シリコン中に注入するp型不純物の注入量とn型不純物の注入量を適宜調整することにより、ゲート電極中における電気的に中和した不純物を除いたp型またはn型不純物の濃度を所望の値に調整することが可能となる。一方、例えば、n型不純物のみが注入されたゲート電極のn型不純物の濃度と、n型不純物とp型不純物(n型不純物よりも少ない注入量)とが注入されたゲート電極で、電気的に中和した不純物を除いた両者のn型不純物の濃度が等しい場合、後者の方により大きなバーズビークが形成される。これは、不純物濃度が高いほどバーズビークの大きさが大きくなるからであり、n型不純物とp型不純物とが両方注入された場合の不純物濃度は、n型不純物の濃度とp型不純物の濃度の和となり、不純物濃度が高くなるからである。即ち、n型不純物とp型不純物を両方注入すると、電気的にはn型不純物とp型不純物は中和するが、n型不純物とp型不純物の注入量が増加するため、不純物の濃度が高くなり、バーズビークの大きさがより大きく形成されるのである。バーズビークをより大きく形成した場合は、GIDLをさらに緩和することが可能となる。あるいは、例えば、ゲート電極と同層の多結晶シリコンを用いて抵抗素子を形成する場合を考えると、p型不純物とn型不純物が電気的に中和することにより抵抗素子を形成する多結晶シリコンの抵抗値が高くなるので、所望の抵抗値を得るための抵抗素子の平面的な素子面積を小さく形成することが可能となる。
【0124】
nチャネル型のMISFETQn1、Qn2のゲート電極GE1、GE3へのn型不純物とp型不純物の注入方法を以下で説明する。たとえば、図4に示される工程において形成される第2nMIS領域1Cと第1nMIS領域1Aを覆うフォトレジスト膜において、p型不純物を注入したい領域に実施の形態3で説明したようなスリットを設ける。その後、図5に示される工程において、pチャネル型のMISFETQp1、Qp2のゲート電極GE2、GE4にp型不純物を注入するときに、上記スリットが形成された領域にp型不純物を注入する。上記スリットの形状(スリットの幅及びスリットを設ける間隔など)を調整することにより、所望のp型不純物の濃度を注入することが可能となる。その後、実施の形態1と同様に、図8に示される工程において、所望の量のn型不純物を注入すればよい。
【0125】
pチャネル型のMISFETQn3、Qn4のゲート電極GE2、GE4へのn型不純物とp型不純物の注入方法も、nチャネル型のMISFETQn1、Qn2のゲート電極GE1、GE3へのn型不純物とp型不純物の注入方法と同様に考えることができる。即ち、たとえば、実施の形態1と同様に、図5に示される工程において、所望の量のp型不純物を注入する。その後、図7に示される工程において形成される第2pMIS領域1Dと第1pMIS領域1Bを覆うフォトレジスト膜において、n型不純物を注入したい領域に実施の形態3で説明したようなスリットを設ける。その後、図8に示される工程において、nチャネル型のMISFETQn1、Qn2のゲート電極GE1、GE3にn型不純物を注入するときに、上記スリットが形成された領域に所望の量のn型不純物を注入すればよい。
【0126】
上記スリットを形成する領域及びスリットの形状を調整することにより、バーズビーク部の大きさ(バーズビーク部の膜厚)を大きくしたい領域とそうでない領域を作り分けることが可能となる。
【0127】
(実施の形態5)
本実施の形態においては、IO領域(IO)およびコア領域(Core)に、6つのMISFETを形成する(Qn1〜Qn3、Qp1〜Qp3)。
【0128】
以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図31は、本実施の形態の半導体装置の構成を示す要部断面図である。図32〜図41は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
【0129】
[構造説明]
まず、図31を参照しながら、本実施の形態の半導体装置の特徴的な構成について説明する。
【0130】
図31に示すように、本実施の形態の半導体装置は、シリコン基板(半導体基板)1のIO領域(IO)のうち、第1nMIS領域1Aに配置されたnチャネル型のMISFETQn1と、シリコン基板1の第1pMIS領域1Bに配置されたpチャネル型のMISFETQp1とを有している。また、IO領域(IO)のうち、シリコン基板1の第2nMIS領域1Cに配置されたnチャネル型のMISFETQn2と、シリコン基板1の第2pMIS領域1Dに配置されたpチャネル型のMISFETQp2とを有している。
【0131】
さらに、本実施の形態の半導体装置は、シリコン基板(半導体基板)1のコア領域(Core)のうち、第3nMIS領域1Eに配置されたnチャネル型のMISFETQn3と、第3pMIS領域1Fに配置されたpチャネル型のMISFETQp3とを有している。
【0132】
IO領域(IO)に形成されるMISFET(Qn1、Qn2、Qp1、Qp2)は、実施の形態1で説明したMISFET(Qn1、Qn2、Qp1、Qp2)と同じ構成である。但し、これらのMISFETが例えば、図31中において、左側からQn2、Qn1、Qp2、Qp1の順で配置されている点は、実施の形態1と異なる(図31、図14参照)。また、IO領域(IO)に形成されるMISFET(Qn1、Qn2、Qp1、Qp2)は、高耐圧用のMISFETであり、コア領域(Core)に形成されるMISFET(Qn3、Qp3)は、低耐圧用のMISFETである。よって、コア領域(Core)に形成されるMISFET(Qn3、Qp3)は、IO領域(IO)に形成されるMISFET(Qn1、Qn2、Qp1、Qp2)と比較し、ゲート長が短く、また、ゲート絶縁膜の膜厚が小さい構成となっている(図31参照)。
【0133】
実施の形態1で説明したように、IO領域(IO)に形成されるMISFET(Qn1、Qn2、Qp1、Qp2)が適用される回路としては、例えば、I/Oバッファ回路を例示することができる。中でも、汎用I/O回路や、PLL回路、MSC回路などに適用することができる。また、I/Oバッファの他、ESD保護回路や昇圧回路などにも適用することができる。また、ここで、MISFET(Qn2、Qp2)は、双方向にキャリア(ホールhまたは電子e)が流れるように駆動されるMISFETであり、MISFET(Qn1、Qp1)は、一方向にしかキャリア(ホールhまたは電子e)が流れないように駆動されるMISFETである(図31参照)。
【0134】
また、コア領域(Core)に形成されるMISFET(Qn3、Qp3)が適用される回路としては、例えば、アナログ回路を例示することができる。ここで、MISFET(Qn3、Qp3)は、双方向にキャリア(ホールhまたは電子e)が流れるように駆動されるMISFETである。
【0135】
上記6つのMISFET(Qn1〜Qn3、Qp1〜Qp3)のゲート電極(GE1〜GE6)は、多結晶シリコンよりなり、ゲート電極(GE1〜GE6)の空乏化の防止等のために、不純物イオンが注入されている。具体的には、nチャネル型のMISFETQn1〜Qn3のゲート電極GE1、GE3、GE5は、n型不純物(例えばリンまたはヒ素)を含有している。pチャネル型のMISFETQp1〜Qp3のゲート電極GE2、GE4、GE6は、p型不純物(例えばホウ素)を含有している。
【0136】
まず、IO領域(IO)に形成されるMISFET(Qn1、Qn2、Qp1、Qp2)について説明する。
【0137】
nチャネル型のMISFETQn1は、シリコン基板1上に酸化シリコン膜3を介して配置されたゲート電極GE1と、このゲート電極GE1の両側のシリコン基板1中に配置された不純物領域(不純物領域対、半導体領域、拡散層、ソース・ドレイン領域)とを有する。この不純物領域は、n+型半導体領域S1、D1およびn−型半導体領域EX1により構成される。この不純物領域のうち、n+型半導体領域S1側がソース領域となり、n+型半導体領域D1側がドレイン領域となる。
【0138】
ここで、上記nチャネル型のMISFETQn1においては、ゲート電極GE1のドレイン領域(n+型半導体領域D1)側の底部がラウンド化している。言い換えれば、ドレイン領域側の側壁酸化膜7の底部にバーズビーク部7dが形成されている。これにより、ゲート電極GE1下のゲート絶縁膜(酸化シリコン膜3およびバーズビーク部7d)のうち、ドレイン領域(n+型半導体領域D1)側の端部の膜厚が、ゲート電極GE1下のゲート絶縁膜のうち、ソース領域(n+型半導体領域S1)側の端部の膜厚よりも大きくなる。なお、これらの膜厚の関係については、実施の形態1で図21を参照しながら説明したように、ゲート電極(GE1、GE2)のドレイン領域(D)側の底部の側壁酸化膜7(バーズビーク部7d)の膜厚をT1dと、ソース領域(S)側の底部の側壁酸化膜7(バーズビーク部7s)の膜厚をT1sとした場合、T1d>T1sの関係にある。
【0139】
また、pチャネル型のMISFETQp1は、シリコン基板1上に酸化シリコン膜3を介して配置されたゲート電極GE2と、このゲート電極GE2の両側のシリコン基板1中に配置された不純物領域(不純物領域対、半導体領域、拡散層、ソース・ドレイン領域)とを有する。この不純物領域は、p+型半導体領域S2、D2およびp−型半導体領域EX2により構成される。この不純物領域のうち、p+型半導体領域S2側がソース領域となり、p+型半導体領域D2側がドレイン領域となる。
【0140】
ここで、上記pチャネル型のMISFETQp1においては、ゲート電極GE2のドレイン領域(p+型半導体領域D2)側の底部がラウンド化している。言い換えれば、ドレイン領域側の側壁酸化膜7の底部にバーズビーク部7dが形成されている。これにより、ゲート電極GE2下のゲート絶縁膜(酸化シリコン膜3およびバーズビーク部7d)のうち、ドレイン領域(p+型半導体領域D2)側の端部の膜厚が、ゲート電極GE1下のゲート絶縁膜のうち、ソース領域(p+型半導体領域S2)側の端部の膜厚よりも大きくなる。なお、これらの膜厚の関係については、実施の形態1で図21を参照しながら説明したように、ゲート電極(GE1、GE2)のドレイン領域(D)側の底部の側壁酸化膜7(バーズビーク部7d)の膜厚をT1dと、ソース領域(S)側の底部の側壁酸化膜7(バーズビーク部7s)の膜厚をT1sとした場合、T1d>T1sの関係にある。
【0141】
一方、nチャネル型のMISFETQn2は、シリコン基板1上に酸化シリコン膜3を介して配置されたゲート電極GE3と、このゲート電極GE3の両側のシリコン基板1中に配置された不純物領域(不純物領域対、半導体領域、拡散層、ソース・ドレイン領域)とを有する。この不純物領域は、n+型半導体領域SD3およびn−型半導体領域EX3により構成される。nチャネル型のMISFETQn2は、不純物領域対間において双方向に電流が流れるよう駆動される。よって、n+型半導体領域SD3のうち、一方がソース領域となり他方がドレイン領域となる場合があり、また、一方がドレイン領域となり他方がソース領域となる場合がある。
【0142】
ここで、上記nチャネル型のMISFETQn2においては、ゲート電極GE3の両側の底部がラウンド化している。言い換えれば、ゲート電極GE3の両側の側壁酸化膜7の底部にバーズビーク部7sdが形成されている。この側壁酸化膜7(バーズビーク部7sd)の膜厚をT1sdとした場合、T1sdは、上記T1dとほぼ等しく、よって、T1sd≒T1d>T1sの関係式1が成り立つ。
【0143】
また、pチャネル型のMISFETQp2は、シリコン基板1上に酸化シリコン膜3を介して配置されたゲート電極GE4と、このゲート電極GE4の両側のシリコン基板1中に配置された不純物領域(不純物領域対、半導体領域、拡散層、ソース・ドレイン領域)とを有する。この不純物領域は、p+型半導体領域SD4およびp−型半導体領域EX4により構成される。pチャネル型のMISFETQp2は、不純物領域対間において双方向に電流が流れるよう駆動される。よって、p+型半導体領域SD4のうち、一方がソース領域となり他方がドレイン領域となる場合があり、また、一方がドレイン領域となり他方がソース領域となる場合がある。
【0144】
ここで、上記pチャネル型のMISFETQp2においては、ゲート電極GE4の両側の底部がラウンド化している。言い換えれば、ゲート電極GE4の両側の側壁酸化膜7の底部にバーズビーク部7sdが形成されている。この側壁酸化膜7(バーズビーク部7sd)の膜厚をT1sdとした場合、T1sdは、上記T1dとほぼ等しく、よって、T1sd≒T1d>T1sの関係式1が成り立つ。
【0145】
次いで、コア領域(Core)に形成されるMISFET(Qn3、Qp3)について説明する。
【0146】
nチャネル型のMISFETQn3は、シリコン基板1上に酸化シリコン膜30を介して配置されたゲート電極GE5と、このゲート電極GE5の両側のシリコン基板1中に配置された不純物領域(不純物領域対、半導体領域、拡散層、ソース・ドレイン領域)とを有する。この不純物領域は、n+型半導体領域SD5およびn−型半導体領域EX5により構成される。nチャネル型のMISFETQn3は、不純物領域対間において双方向に電流が流れるよう駆動される。よって、n+型半導体領域SD5のうち、一方がソース領域となり他方がドレイン領域となる場合があり、また、一方がドレイン領域となり他方がソース領域となる場合がある。
【0147】
ここで、上記nチャネル型のMISFETQn3においては、ゲート電極GE3の両側の底部がラウンド化している。言い換えれば、ゲート電極GE3の両側の側壁酸化膜70の底部にバーズビーク部70sdが形成されている。この側壁酸化膜70(バーズビーク部70sd)の膜厚をT10sdとした場合、T10sdは、上記T1dより小さく、よって、T1sd≒T1d>T10sdの関係式2が成り立つ。
【0148】
pチャネル型のMISFETQp3は、シリコン基板1上に酸化シリコン膜30を介して配置されたゲート電極GE6と、このゲート電極GE6の両側のシリコン基板1中に配置された不純物領域(不純物領域対、半導体領域、拡散層、ソース・ドレイン領域)とを有する。この不純物領域は、p+型半導体領域SD6およびp−型半導体領域EX6により構成される。pチャネル型のMISFETQp3は、不純物領域対間において双方向に電流が流れるよう駆動される。よって、p+型半導体領域SD6のうち、一方がソース領域となり他方がドレイン領域となる場合があり、また、一方がドレイン領域となり他方がソース領域となる場合がある。
【0149】
ここで、上記pチャネル型のMISFETQp3においては、ゲート電極GE6の両側の底部がラウンド化している。言い換えれば、ゲート電極GE6の両側の側壁酸化膜70の底部にバーズビーク部70sdが形成されている。この側壁酸化膜70(バーズビーク部70sd)の膜厚をT10sdとした場合、T10sdは、上記T1dより小さく、よって、T1sd≒T1d>T10sdの関係式2が成り立つ。
【0150】
[製造方法説明]
次いで、図32〜図31を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。なお、実施の形態1と同様の部位には、同じ符号を付し、その製造工程の詳細な説明を省略する。
【0151】
まず、図32に示すように、半導体基板(半導体ウエハ)として、シリコン基板1を準備し、上記シリコン基板1の主面に素子分離領域2を形成する。例えば、シリコン基板1に上記第1nMIS領域1A、第1pMIS領域1B、第2nMIS領域1C、第2pMIS領域1D、第3nMIS領域1Eおよび第3pMIS領域1Fをそれぞれ囲む素子分離溝を形成し、この素子分離溝の内部に絶縁膜を埋め込むことにより、素子分離領域2を形成する。
【0152】
次いで、シリコン基板1の第1nMIS領域1Aにp型ウエルPW1を、シリコン基板1の第1pMIS領域1Bにn型ウエルNW1を、シリコン基板1の第2nMIS領域1Cにp型ウエルPW2を、シリコン基板1の第2pMIS領域1Dにn型ウエルNW2を、シリコン基板1の第3nMIS領域1Eにp型ウエルPW3を、シリコン基板1の第3pMIS領域1Fにn型ウエルNW3を、それぞれ形成する。
【0153】
次いで、例えばフッ酸(HF)水溶液を用いたウェットエッチングなどによりシリコン基板1の表面を清浄化(洗浄)した後、シリコン基板1のIO領域(IO)、即ち、p型ウエルPW1、PW2およびn型ウエルNW1、NW2の表面上に酸化シリコン膜3を形成し、コア領域(Core)、即ち、p型ウエルPW3およびn型ウエルNW3の表面上に酸化シリコン膜30を形成する。この酸化シリコン膜3および30は、ゲート絶縁膜を構成する膜であり、例えば熱酸化法などによって形成することができる。例えば、コア領域(Core)を熱酸化する場合には、IO領域(IO)をマスク膜で覆い、IO領域(IO)を熱酸化する場合には、コア領域(Core)をマスク膜で覆い、異なる条件で、それぞれの領域を熱酸化する。かかる工程により、異なった膜厚の酸化シリコン膜(3、30)を形成することができる。酸化シリコン膜3の膜厚は、酸化シリコン膜30の膜厚より大きく、一例として、酸化シリコン膜3の膜厚は、15nm程度、酸化シリコン膜30の膜厚は、3nm程度である。なお、この酸化シリコン膜3、30をCVD(Chemical Vapor Deposition;化学気相成長)法などを用いて形成してもよい。また、酸化シリコン膜3、30に代えて、窒化シリコン膜などの他の絶縁膜を用いてもよい。
【0154】
次いで、図33に示すように、酸化シリコン膜3、30上に、導電性膜として多結晶シリコン膜(ポリシリコン膜)4を、例えばCVD法を用いて50〜150nm程度の膜厚で形成する。なお、非晶質シリコン膜(アモルファスシリコン膜)を形成し、熱処理を施すことにより多結晶化してもよい。
【0155】
次いで、シリコン基板1の主面上に、すなわち多結晶シリコン膜4上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像する。フォトレジスト膜の膜厚は、例えば、410nm程度である。
【0156】
これにより、第3nMIS領域1E、第2nMIS領域1C、第1nMIS領域1Aおよび第1pMIS領域1Bの第1領域1Bsを覆い、第3pMIS領域1F、第2pMIS領域1Dおよび第1pMIS領域1Bの第2領域1Bdを開口したフォトレジスト膜(マスク膜、レジスト膜、レジストパターン)PR1を形成する。即ち、多結晶シリコン膜4の第3pMIS領域1F、第2pMIS領域1Dおよび第1pMIS領域1Bの第2領域1Bdは露出した状態となる。
【0157】
次いで、フォトレジスト膜PR1をマスクとして、多結晶シリコン膜4中に、p型不純物(例えばホウ素)をイオン注入する。注入条件としては、例えば、3keVのエネルギーで、2E15/cm2程度の濃度でホウ素を注入する。なお、2E15は、2×1015を表す。これにより、第3pMIS領域1F、第2pMIS領域1Dおよび第1pMIS領域1Bの第2領域1Bdの多結晶シリコン膜4にp型不純物が注入される(図34)。図34においては、不純物(不純物イオン)が注入されている様子を模式的にドットで示してある。次いで、フォトレジスト膜PR1をアッシングなどにより除去し、洗浄(例えばAPM洗浄、HPM洗浄など)を行う。
【0158】
次いで、シリコン基板1の主面上に、すなわち多結晶シリコン膜4上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像する。フォトレジスト膜の膜厚は、例えば、410nm程度である。
【0159】
これにより、第3pMIS領域1F、第2pMIS領域1D、第1pMIS領域1Bおよび第1nMIS領域1Aの第1領域1Asを覆い、第3nMIS領域1E、第2nMIS領域1Cおよび第1nMIS領域1Aの第2領域1Adを開口したフォトレジスト膜PR2を形成する。
【0160】
次いで、フォトレジスト膜PR2をマスクとして、多結晶シリコン膜4中に、n型不純物(例えばリンまたはヒ素)をイオン注入する。注入条件としては、例えば、10keVのエネルギーで、6E15/cm2程度の濃度でリンを注入する。これにより、図35に示すように、第3nMIS領域1E、第2nMIS領域1Cおよび第1nMIS領域1Aの第2領域1Adの多結晶シリコン膜4にn型不純物が注入される。図35においても、不純物が注入されている様子を模式的にドットで示してある。次いで、フォトレジスト膜PR2をアッシングなどにより除去し、洗浄(例えばAPM洗浄、HPM洗浄など)を行う。
【0161】
以上のイオン注入工程により、第1nMIS領域1Aの第1領域1Asおよび第1pMIS領域1Bの第1領域1Bsの多結晶シリコン膜4には、不純物が注入されず、それ以外の領域の多結晶シリコン膜4には、n型またはp型の不純物が注入された状態となる(図35参照)。上記のそれ以外の領域とは、第1nMIS領域1Aの第2領域1Ad、第1pMIS領域1Bの第2領域1Bd、第2nMIS領域1C、第2pMIS領域1D、第3nMIS領域1E、及び、第3pMIS領域1Fである。
【0162】
次いで、注入したn型またはp型の不純物の活性化のためのアニール処理(活性化アニール、熱処理)を行う。例えば900℃で10秒程度のRTAを行う。これにより、多結晶シリコン膜4中のn型またはp型不純物が拡散するとともに、活性化する(図36)。このアニール処理時の不純物の拡散により、多結晶シリコン膜4において、不純物が注入されていなかった第1nMIS領域1Aの第1領域1Asおよび第1pMIS領域1Bの第1領域1Bsにも不純物が拡散する。これにより、図36に示すように、第1nMIS領域1Aにおいては、第2領域1Ad、境界領域および第1領域1Asの順に不純物濃度が低下するように、多結晶シリコン膜4において、不純物濃度の濃淡(勾配)が生じる。境界領域とは、第1領域1Asと第2領域1Adとの境界部およびその近傍の領域を意味する。また、第1pMIS領域1Bにおいては、第2領域1Bd、境界領域および第1領域1Bsの順に不純物濃度が低下するように、多結晶シリコン膜4において、不純物濃度の濃淡が生じる。境界領域とは、第1領域1Bsと第2領域1Bdとの境界部およびその近傍の領域を意味する。なお、本実施の形態においては、上記境界部は、ゲート電極の形成予定領域の中心部とほぼ一致する。例えば、ゲート電極(GE1、GE2)は、第1方向(x方向)に延在する短辺L、第1方向と交差する第2方向(y方向)に延在する長辺Wの略矩形状である。即ち、ゲート長はLとなり、ゲート幅はWとなる。この場合、上記境界部は、ゲート電極の形成予定領域のゲート長方向(x方向)の中心部(L/2の位置、c)において、ゲート幅方向(y方向)に延在する(図23の左図参照)。
【0163】
次いで、多結晶シリコン膜4上に、下層にBARCを有するフォトレジスト膜(図示せず)を形成する。次いで、上層のフォトレジスト膜を、露光、現像することにより、フォトレジスト膜を形成する。このフォトレジスト膜の膜厚は、例えば、780nm程度である。このフォトレジスト膜は、ゲート電極(GE1〜GE6)の形成予定領域に残存させる。
【0164】
次いで、フォトレジスト膜をマスクに、上記BARC(図示せず)をエッチングし、続いて、多結晶シリコン膜4をエッチング(選択的に除去)した後、BARCを含むフォトレジスト膜をアッシングなどにより除去し、洗浄(例えばAPM洗浄、HPM洗浄など)を行う。これにより、図37に示すように、第3nMIS領域1Eに、n型不純物がドープされた多結晶シリコン膜4からなるゲート電極GE5が形成され、第3pMIS領域1Fに、p型不純物がドープされた多結晶シリコン膜4からなるゲート電極GE6が形成される。また、第2nMIS領域1Cに、n型不純物がドープされた多結晶シリコン膜4からなるゲート電極GE3が形成され、第2pMIS領域1Dに、p型不純物がドープされた多結晶シリコン膜4からなるゲート電極GE4が形成される。また、第1nMIS領域1Aに、n型不純物がドープされた多結晶シリコン膜4からなるゲート電極GE1が形成され、第1pMIS領域1Bに、p型不純物がドープされた多結晶シリコン膜4からなるゲート電極GE2が形成される。
【0165】
ここで、ゲート電極GE1およびGE2においては、前述した不純物濃度の濃淡が維持されている。即ち、ゲート電極GE1においては、第2領域1Ad側の端部のn型不純物の濃度が高く、境界部から第1領域1As側の端部にかけてn型不純物の濃度が低くなる。また、ゲート電極GE2においては、第2領域1Bd側の端部のp型不純物の濃度が高く、境界部から第1領域1Bs側の端部にかけてp型不純物の濃度が低くなる。
【0166】
また、ゲート電極(GE1〜GE4)のゲート長(L)は、ほぼ等しく、ゲート電極(GE5、GE6)のゲート長より大きい。一例として、ゲート電極(GE1〜GE4)のゲート長(L)は、1μm(=1000nm)、ゲート電極(GE5、GE6)のゲート長は、50nmである。
【0167】
このように、ゲート電極GE1〜GE6に不純物をドープすることで、ゲート電極GE1〜GE4の空乏化を低減できるなど、MISFETの特性の向上を図ることができる。
【0168】
次いで、図38に示すように、例えば、ゲート電極GE1、CE3をマスクとして第1nMIS領域1Aおよび第2nMIS領域1Cにn型不純物(例えばリンまたはヒ素)をイオン注入する。即ち、イオン打ち込みの不要な第1pMIS領域1B、第2pMIS領域1D、第3pMIS領域1Fおよび第3nMIS領域1Eを、フォトレジスト膜PR21で覆い、フォトレジスト膜PR2をマスクとして、n−型半導体領域EX1、EX3用のイオン注入を行う。イオン注入条件としては、例えば、リンを、80keVのエネルギーで、2E13/cm2の濃度でイオン注入する。なお、図38以降において、このイオン打ち込み領域を×印で示す。この工程により、注入されたイオンに対し、後述のアニール処理(熱処理)を施すことにより、n−型半導体領域EX1、EX3が形成される。
【0169】
ここで、第3nMIS領域1Eにも、後述するようにn型不純物(例えばリンまたはヒ素)をイオン注入するが、イオン注入条件が異なるため、ここでは、フォトレジスト膜PR21により覆い、イオン注入を行わない。
【0170】
次いで、フォトレジスト膜PR21が残存した状態で、酸化性雰囲気下で熱処理を施し、ゲート電極GE3およびGE1の側壁に側壁酸化膜7を形成する。即ち、熱酸化法を用いて側壁酸化膜7を形成する。成膜条件としては、例えば、酸素(O2)が100%の雰囲気下で、650℃、30秒で結晶化処理後に、800℃、200秒程度のRTOを施し、2nm程度の膜厚の側壁酸化膜7を形成する。この膜厚は、ゲート電極(GE1〜GE4)の厚さ方向(z方向)の中間部において、ゲート長方向(x方向)の膜厚である(x方向、z方向に関しては、図23の左図参照)。
【0171】
ここで、ゲート電極GE3の両側およびGE1の第2領域1Ad側の底部においては、側壁酸化膜7中に、いわゆるバーズビーク部(7d、7sd)が生じる。よって、これらのゲート電極GE3の両側、GE1の第2領域1Ad側の底部において、ゲート絶縁膜の膜厚(側壁酸化膜7の膜厚)が大きくなる。これは、不純物濃度が高いほど酸化されやすいため、ゲート電極中の不純物濃度が高い領域においては、厚いバーズビーク部(7d、7sd)が形成されるためである。この後、フォトレジスト膜PR21を除去する。
【0172】
次いで、図39に示すように、例えば、ゲート電極GE2、GE4をマスクとして第1pMIS領域1Bおよび第2pMIS領域1Dにp型不純物(例えばホウ素)をイオン注入する。即ち、イオン打ち込みの不要な第1nMIS領域1A、第2nMIS領域1C、第3pMIS領域1Fおよび第3nMIS領域1Eは、フォトレジスト膜PR22で覆い、フォトレジスト膜PR22をマスクとして、p−型半導体領域EX2、EX4用のイオン注入を行う。イオン注入条件としては、例えば、ホウ素を、10keVのエネルギーで、4E13/cm2の濃度でイオン注入する。この工程により、打ち込まれたイオンに対し、後述のアニール処理(熱処理)を施すことにより、p−型半導体領域EX2、EX4。
【0173】
ここで、第3pMIS領域1Fにも、後述するようにp型不純物(例えばホウ素)をイオン注入するが、イオン注入条件が異なるため、ここでは、フォトレジスト膜PR22により覆い、イオン打ち込みを行わない。
【0174】
次いで、フォトレジスト膜PR22が残存した状態で、酸化性雰囲気下で熱処理を施し、ゲート電極GE4およびGE2の側壁に側壁酸化膜7を形成する。即ち、熱酸化法を用いて側壁酸化膜7を形成する。成膜条件としては、例えば、酸素(O2)が100%の雰囲気下で、650℃、30秒で結晶化処理後に、800℃、200秒程度のRTO(Rapid Thermal Oxidation)を施し、2nm程度の膜厚の側壁酸化膜7を形成する。この膜厚は、ゲート電極(GE1〜GE4)の厚さ方向(z方向)の中間部において、ゲート長方向(x方向)の膜厚である(x方向、z方向に関しては、図23の左図参照)。
【0175】
ここで、ゲート電極GE4の両側、GE2の第2領域1Bd側の底部においては、側壁酸化膜7中に、いわゆるバーズビーク部(7d、7sd)が生じる。よって、これらのゲート電極GE4両側、GE2の第2領域1Ad側の底部において、ゲート絶縁膜の膜厚(側壁酸化膜7の膜厚)が大きくなる。これは、不純物濃度が高いほど酸化されやすいため、ゲート電極中の不純物濃度が高い領域においては、厚いバーズビーク部(7d、7sd)が形成されるためである。この後、フォトレジスト膜PR22を除去する。
【0176】
次いで、図40に示すように、例えば、ゲート電極GE5をマスクとして第3nMIS領域1Eにn型不純物(例えばリンまたはヒ素)をイオン注入する。即ち、イオン打ち込みの不要な第3nMIS領域1E以外の領域を、フォトレジスト膜PR23で覆い、n−型半導体領域EX5用のイオン注入を行う。イオン注入条件としては、例えば、ヒ素を、10keVのエネルギーで、2E14/cm2の濃度でイオン注入する。この工程により、打ち込まれたイオンに対し、後述のアニール処理(熱処理)を施すことにより、n−型半導体領域EX5が形成される。
【0177】
次いで、フォトレジスト膜PR23が残存した状態で、酸化性雰囲気下で熱処理を施し、ゲート電極GE5の側壁に側壁酸化膜70を形成する。即ち、熱酸化法を用いて側壁酸化膜70を形成する。成膜条件としては、酸素(O2)が100%の雰囲気下で、650℃、30秒で結晶化処理後に、800℃、200秒程度のRTOを施し、2nm程度である。この膜厚は、ゲート電極(GE5)の厚さ方向(z方向)の中間部において、ゲート長方向(x方向)の膜厚である(x方向、z方向に関しては、図23の左図参照)。
【0178】
ここで、ゲート電極GE5の両側の底部においては、側壁酸化膜70中に、いわゆるバーズビーク部(70sd)が生じる。但し、上記側壁酸化膜70の成膜条件においては、このバーズビーク部70sdの膜厚は極小さく、例えば、0.05nm程度である。この後、フォトレジスト膜PR23を除去する。
【0179】
次いで、図41に示すように、例えば、ゲート電極GE6をマスクとして第3pMIS領域1Fにp型不純物(例えばホウ素)をイオン注入する。即ち、イオン打ち込みの不要な第3pMIS領域1F以外の領域は、フォトレジスト膜PR24で覆い、p−型半導体領域EX6用のイオン注入を行う。イオン注入条件としては、例えば、2フッ化ホウ素を、3keVのエネルギーで、2E14/cm2の濃度でイオン注入する。この工程により、打ち込まれたイオンに対し、後述のアニール処理(熱処理)を施すことにより、p−型半導体領域EX6が形成される。
【0180】
次いで、フォトレジスト膜PR24が残存した状態で、酸化性雰囲気下で熱処理を施し、ゲート電極GE6の側壁に側壁酸化膜70を形成する。即ち、熱酸化法を用いて側壁酸化膜70を形成する。成膜条件としては、酸素(O2)が100%の雰囲気下で、650℃、30秒で結晶化処理後に、800℃、200秒程度のRTOを施し、2nm程度である。この膜厚は、ゲート電極(GE6)の厚さ方向(z方向)の中間部において、ゲート長方向(x方向)の膜厚である(x方向、z方向に関しては、図23の左図参照)。
【0181】
ここで、ゲート電極GE6の両側の底部においては、側壁酸化膜70中に、いわゆるバーズビーク部(70sd)が生じる。但し、上記側壁酸化膜70の形成条件においては、このバーズビーク部70sdの膜厚は極小さく、例えば、0.04nm程度である。この後、フォトレジスト膜PR24を除去する。
【0182】
上記側壁酸化膜7および70の形成工程により、前述の関係式1および2を満たすバーズビーク部(7d、7sd、70sd)が形成される(図31参照)。
【0183】
即ち、nチャネル型のMISFETQn1においては、ドレイン領域側の側壁酸化膜7の底部にバーズビーク部7dが形成され、ドレイン領域(n+型半導体領域D1)側の端部の膜厚が、ゲート電極GE1下のゲート絶縁膜のうち、ソース領域(n+型半導体領域S1)側の端部の膜厚よりも大きくなる。この際、ゲート電極(GE1、GE2)のドレイン領域(D)側の底部の側壁酸化膜7(バーズビーク部7d)の膜厚をT1dと、ソース領域(S)側の底部の側壁酸化膜7(バーズビーク部7s)の膜厚をT1sとした場合、T1d>T1sの関係となる。
【0184】
また、pチャネル型のMISFETQp1においては、ドレイン領域側の側壁酸化膜7の底部にバーズビーク部7dが形成され、ドレイン領域(p+型半導体領域D2)側の端部の膜厚が、ゲート電極GE1下のゲート絶縁膜のうち、ソース領域(p+型半導体領域S2)側の端部の膜厚よりも大きくなる。この際、ゲート電極(GE1、GE2)のドレイン領域(D)側の底部の側壁酸化膜7(バーズビーク部7d)の膜厚をT1dと、ソース領域(S)側の底部の側壁酸化膜7(バーズビーク部7s)の膜厚をT1sとした場合、T1d>T1sの関係にある。
【0185】
一方、nチャネル型のMISFETQn2においては、ゲート電極GE3の両側の側壁酸化膜7の底部にバーズビーク部7sdが形成され、この側壁酸化膜7(バーズビーク部7sd)の膜厚をT1sdとした場合、T1sdは、上記T1dとほぼ等しく、よって、T1sd≒T1d>T1sの関係式1が成り立つ。
【0186】
また、pチャネル型のMISFETQp2においては、ゲート電極GE4の両側の側壁酸化膜7の底部にバーズビーク部7sdが形成され、この側壁酸化膜7(バーズビーク部7sd)の膜厚をT1sdとした場合、T1sdは、上記T1dとほぼ等しく、よって、T1sd≒T1d>T1sの関係式1が成り立つ。
【0187】
また、チャネル型のMISFETQn3においては、ゲート電極GE3の両側の側壁酸化膜70の底部にバーズビーク部70sdが形成され、この側壁酸化膜70(バーズビーク部70sd)の膜厚をT10sdとした場合、T10sdは、上記T1dより小さく、よって、T1sd≒T1d>T10sdの関係式2が成り立つ。
【0188】
pチャネル型のMISFETQp3においては、ゲート電極GE6の両側の側壁酸化膜70の底部にバーズビーク部70sdが形成され、この側壁酸化膜70(バーズビーク部70sd)の膜厚をT10sdとした場合、T10sdは、上記T1dより小さく、よって、T1sd≒T1d>T10sdの関係式2が成り立つ。
【0189】
なお、上記側壁酸化膜7、70(バーズビーク部、7d、7sd、70sd)の膜厚の定義については、実施の形態1において図21を参照しながら説明したとおりである。
【0190】
この後、シリコン基板1の主面上に、絶縁膜として、例えば窒化シリコン膜をCVD法で10〜40nm程度の膜厚で堆積する。この工程により、ゲート電極GE1〜GE6が、窒化シリコン膜で覆われる。
【0191】
次いで、窒化シリコン膜を異方性エッチング(エッチバック)することにより、ゲート電極GE1〜GE6のそれぞれの側壁に、窒化シリコン膜からなるサイドウォール(側壁絶縁膜、サイドウォールスペーサ)SWを形成する。
【0192】
次いで、ゲート電極GE1およびサイドウォールSWの両側の領域に、n+型半導体領域D1、S1の形成用のイオン注入を行う。また、ゲート電極GE3、GE5およびサイドウォールSWの両側の領域にn+型半導体領域SD3、SD5の形成用のイオン注入を行う。ここでは、第1〜第3のpMIS領域(1B、1D、1F)をフォトレジスト膜(図示せず)で覆い、第1〜第3のnMIS領域(1A、1C、1E)に対し同時にイオン注入を行う。
【0193】
次いで、上記フォトレジスト膜を除去し、ゲート電極GE2およびサイドウォールSWの両側の領域にp+型半導体領域D2、S2の形成用のイオン注入を行う。また、ゲート電極GE4、GE6およびサイドウォールSWの両側の領域にn+型半導体領域SD4、SD6の形成用のイオン注入を行う。ここでは、第1〜第3のnMIS領域(1A、1C、1E)をフォトレジスト膜(図示せず)で覆い、第1〜第3のpMIS領域(1B、1D、1F)に対し同時にイオン注入を行う。
【0194】
上記イオン注入後、導入した不純物の活性化のためのアニール処理(活性化アニール、熱処理)を行う。例えば900〜1100℃程度のスパイクアニールを行う。これにより、各領域に注入した不純物を拡散させ、また、活性化する。これにより、n−型半導体領域EX1、EX3、EX5、p−型半導体領域EX2、EX4、EX6、n+型半導体領域D1、S1、SD3、SD5およびp+型半導体領域D2、S2、SD4、SD6を形成することができる(図31参照)。
【0195】
以上の工程により、LDD構造の不純物領域(不純物領域対、半導体領域、拡散層、ソース・ドレイン領域)を有するnチャネル型MISFETQn1、Qn2、Qn3およびpチャネル型MISFETQp1、Qp2、Qp3が形成される(図31)。この後、実施の形態1と同様に、層間絶縁膜32やプラグPGが形成される。
【0196】
このように、本実施の形態においても、実施の形態1と同様の効果を奏する。即ち、一方向に駆動されるMISFET(Qn1、Qp1)において、そのゲート電極(GE1、GE2)のドレイン領域側の不純物濃度を高くし、ソース領域側の不純物濃度を低くする。これにより、その酸化レート(酸化速度、酸化率、酸化のされ易さ)の違いを利用し、ドレイン領域側のバーズビーク部7dを大きくし、ソース領域側のバーズビーク部7sを小さくした(バーズビーク部7sが形成されない場合も含む)。このように、ドレイン領域側の端部のゲート絶縁膜(酸化シリコン膜3およびバーズビーク部7d)の膜厚を大きくすることで、GIDLが緩和され、オフリーク電流を減少させることができる。また、ソース領域側の端部のゲート絶縁膜の膜厚を小さくすることで、オン電流を増加させることができる。
【0197】
さらに、本実施の形態においては、低濃度半導体領域(n−型半導体領域EX1、EX3、EX5、p−型半導体領域EX2、EX4、EX6)のイオン注入マスク(PR21〜PR24)を利用して、側壁酸化を行った。これにより、マスク数(露光の原版の数)やマスク工程(フォトレジスト膜の形成工程)を増やすことなく、コア領域(Core)のMISFETのゲート電極(GE5、GE6)と、IO領域(IO)のMISFETのゲート電極(GE1〜GE4)に対し、選択的にバーズビークを形成することができる。言い換えれば、マスク数(露光の原版の数)やマスク工程(フォトレジスト膜の形成工程)を増やすことなく、コア領域(Core)のMISFETのゲート電極(GE5、GE6)と、IO領域(IO)のMISFETのゲート電極(GE1〜GE4)の側壁酸化量およびバーズビーク量を変えることができる。
【0198】
本実施の形態においては、微細に、即ち、ゲート長が小さく、また、ゲート絶縁膜が薄く設計される、コア領域(Core)のMISFETのゲート電極(GE5、GE6)に対するバーズビーク量を小さくすることができる。
【0199】
前述したとおり、各MISFET(Qn1〜Qn3、Qp1〜Qp3)のバーズビーク部の膜厚については、T1sd≒T1d>T1s…関係式1およびT1sd≒T1d>T10sd…関係式2が成り立つ。よって、本実施の形態によれば、これらの関係式を満たすバーズビークの形成を短工程で簡易に形成することができる。
【0200】
なお、本実施の形態においても、IO領域(IO)のMISFET(Qn1、Qn2、Qp1、Qp2)の形成に際し、実施の形態2〜4で説明したフォトレジスト膜を適用してもよい。また、コア領域(Core)のMISFET(Qn3、Qp3)の形成に際しても、実施の形態4で説明したフォトレジスト膜を用い、ゲート電極(GE5、GE6)中の不純物濃度を調整してもよい。
【0201】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【0202】
本発明は、半導体装置および半導体装置の製造技術に適用して有効である。
【符号の説明】
【0203】
1 シリコン基板
1A 第1nMIS領域
1Ad 第2領域
1As 第1領域
1B 第1pMIS領域
1Bd 第2領域
1Bs 第1領域
1C 第2nMIS領域
1D 第2pMIS領域
1E 第3nMIS領域
1F 第3pMIS領域
2 素子分離領域
3 酸化シリコン膜
30 酸化シリコン膜
4 多結晶シリコン膜
7 側壁酸化膜
70 側壁酸化膜
7d バーズビーク部
7s バーズビーク部
7sd バーズビーク部
70sd バーズビーク部
23 金属シリサイド層
32 層間絶縁膜
CNT コンタクトホール
D ドレイン領域
D1 n+型半導体領域
D2 p+型半導体領域
e 電子
EX1、EX3 n−型半導体領域
EX2、EX4 p−型半導体領域
EX5 n−型半導体領域
EX6 p−型半導体領域
GE、GE1、GE2、GE3、GE4 ゲート電極
GE5、GE6 ゲート電極
h ホール
NW1、NW2、NW3 n型ウエル
PG プラグ
PR1、PR2、PR3 フォトレジスト膜
PR21、PR22、PR23、PR24 フォトレジスト膜
PW、PW1、PW2、PW3 p型ウエル
Qn、Qn1、Qn2、Qn3 nチャネル型MISFET
Qp、Qp1、Qp2、Qp3 pチャネル型MISFET
rd、rs、rsd 半径
S ソース領域
Sp スリット
S1 n+型半導体領域
S2 p+型半導体領域
SD3、SD5 n+型半導体領域
SD4、SD6 p+型半導体領域
SW サイドウォール
T1d 膜厚
T1s 膜厚
T1sd 膜厚
T10sd 膜厚
T3 膜厚
W1Ad、W1Bd、WS1 幅
WS2 間隔
【技術分野】
【0001】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、MISFETを有する半導体装置およびその製造に適用して有効な技術に関する。
【背景技術】
【0002】
現在、トランジスタの特性向上についての開発が盛んに行われている。例えば、トランジスタの動作速度を向上させるために、ゲート長の微細化が図られている。しかしながら、ゲート長の微細化にともなってGIDL(Gate-Induced Drain Leakage)などの接合リーク電流が増大してしまう。このようなリーク電流の低減を図るため種々の技術が検討されている。
【0003】
例えば、下記特許文献1には、ゲート電極(12)のドレイン側だけを露出するように形成されたレジストをマスクにして等方向性酸化膜エッチングすることにより、ドレイン(13)近傍部のゲート酸化膜をわずかにエッチングし再酸化を行うことにより、ドレイン(13)近傍部にのみ比較的厚いいわゆるゲートバーズビークを形成することにより選択的にゲート酸化膜を厚くする技術が開示されている。なお、カッコ内は、下記特許文献1に記載の符号を示す。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開平4−246862号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明者は、上記GIDLに起因するオフリーク電流の低減を図ることを検討している。
【0006】
しかしながら、追って説明するように、ゲート電極の両側にバーズビークを形成することにより、上記GIDLに起因するオフリーク電流の低減を図ったのでは、オン電流が少なくなるという課題があった。
【0007】
よって、上記オフリーク電流の低減とオン電流の向上を図ることができるMISFET(半導体装置)構成とすることが望ましい。
【0008】
また、オン電流を増加させるMISFET構造の工夫としては、種々のものが考えられるが、マスク数の増加やプロセスの複雑化を回避しつつ、上記良好な特性を有するMISFETを製造することが望ましい。
【0009】
そこで、本発明の目的は、半導体装置の特性を向上させることができる技術を提供することにある。
【0010】
また、本発明の他の目的は、より良い製造工程で良好な特性の半導体装置を製造する半導体装置の製造方法を提供することにある。
【0011】
本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0012】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0013】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に、導電性膜を形成する工程と、を有する。さらに、前記導電性膜上に形成されたマスク膜であって、前記導電性膜の第1領域を覆い、前記第1領域と隣接する第2領域が開口したマスク膜を形成する工程と、前記マスク膜を介して前記導電性膜中に不純物イオンを注入する工程と、前記導電性膜を選択的に除去することにより、前記第1領域と第2領域との境界を含む領域にゲート電極を形成する工程と、を有する。さらに、熱処理を施し、前記ゲート電極の側壁に酸化膜を形成する工程と、前記ゲート電極の前記第2領域側の端部の下方に位置する前記半導体基板中にドレイン領域を形成し、前記ゲート電極の前記第1領域側の端部の下方に位置する前記半導体基板中にソース領域を形成する工程と、を有する。
【0014】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、第1の素子形成領域と第2の素子形成領域とを有する半導体基板上に、絶縁膜を形成する工程と、前記絶縁膜上に、導電性膜を形成する工程と、を有する。さらに、前記導電性膜上に配置されたマスク膜であって、前記第1の素子形成領域に位置する前記導電性膜の第1領域を覆い、前記第1領域と隣接する第2領域を開口し、さらに、前記第2の素子形成領域を開口したマスク膜を形成する工程と、前記マスク膜を介して前記導電性膜中に不純物イオンを注入する工程と、を有する。さらに、前記導電性膜を選択的に除去することにより、前記第1の素子形成領域において、前記第1領域と第2領域との境界を含む領域に第1ゲート電極を形成し、前記第2の素子形成領域に第2ゲート電極を形成する工程と、を有する。さらに、熱処理を施し、前記第1ゲート電極の側壁および前記第2ゲート電極の側壁に酸化膜を形成する工程と、前記第1ゲート電極の両側の前記半導体基板中に第1の導電型不純物領域対を形成し、前記第2ゲート電極の両側の前記半導体基板中に第2の導電型不純物領域対を形成する工程と、を有する。
【0015】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、半導体基板上に第1ゲート絶縁膜を介して配置された第1ゲート電極と、前記第1ゲート電極の両側の前記半導体基板中に配置されたソース領域およびドレイン領域と、を有する第1電界効果トランジスタを有する。また、前記半導体基板上に第2ゲート絶縁膜を介して配置された第2ゲート電極と、前記第2ゲート電極の両側の前記半導体基板中に配置された不純物領域対と、を有する第2電界効果トランジスタを有する。前記第1ゲート電極下の前記第1ゲート絶縁膜のうち、前記ドレイン領域側の端部の膜厚は、前記第1ゲート電極下の前記第1ゲート絶縁膜のうち、前記ソース領域側の端部の膜厚よりも大きく、前記第2ゲート電極下の前記第2ゲート絶縁膜のうち、前記第2ゲート電極の両側の端部の膜厚は、それぞれ、前記第1ゲート絶縁膜の前記ソース領域側の端部の膜厚よりも大きい。
【発明の効果】
【0016】
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【0017】
また、本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、より良い製造工程で良好な特性の半導体装置を製造することができる。
【図面の簡単な説明】
【0018】
【図1】実施の形態1の半導体装置の製造工程を示す要部断面図である。
【図2】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図1に続く半導体装置の製造工程中の要部断面図である。
【図3】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図2に続く半導体装置の製造工程中の要部断面図である。
【図4】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図3に続く半導体装置の製造工程中の要部断面図である。
【図5】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図4に続く半導体装置の製造工程中の要部断面図である。
【図6】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図5に続く半導体装置の製造工程中の要部断面図である。
【図7】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図6に続く半導体装置の製造工程中の要部断面図である。
【図8】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図7に続く半導体装置の製造工程中の要部断面図である。
【図9】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図8に続く半導体装置の製造工程中の要部断面図である。
【図10】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図9に続く半導体装置の製造工程中の要部断面図である。
【図11】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図10に続く半導体装置の製造工程中の要部断面図である。
【図12】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図11に続く半導体装置の製造工程中の要部断面図である。
【図13】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図12に続く半導体装置の製造工程中の要部断面図である。
【図14】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図13に続く半導体装置の製造工程中の要部断面図である。
【図15】実施の形態1の半導体装置の製造工程を示す要部断面図であって、図14に続く半導体装置の製造工程中の要部断面図である。
【図16】実施の形態1のMISFET(Qn1またはQp1)のゲート電極および側壁酸化膜の形状を示す断面図である。
【図17】比較例のMISFETのゲート電極および側壁酸化膜の形状を示す断面図である。
【図18】実施の形態1のMISFET(Qn1またはQp1)のゲート電極および側壁酸化膜の形状を示す断面図である。
【図19】比較例のMISFETのゲート電極および側壁酸化膜の形状を示す断面図である。
【図20】実施の形態1のMISFET(Qn1またはQp1)のゲート電極および側壁酸化膜の形状を示す断面図である。
【図21】実施の形態1のMISFET(Qn1またはQp1)のゲート電極および側壁酸化膜の形状を示す断面図である。
【図22】実施の形態1のMISFET(Qn1またはQp1)のゲート電極および側壁酸化膜の形状を示す断面図である。
【図23】実施の形態1のMISFET(Qn1およびQp1)の構成および比較例のMISFET(QnおよびQp)の構成を示す平面図である。
【図24】図23の(PR1)のマスク形成領域に対応する平面図である。
【図25】図23の(PR2)のマスク形成領域に対応する平面図である。
【図26】図23の(PR3)のマスク形成領域に対応する平面図である。
【図27】実施の形態2の半導体装置の製造工程を示す要部断面図である。
【図28】実施の形態2の半導体装置の製造工程を示す要部断面図である。
【図29】実施の形態3の半導体装置の製造工程を示す要部断面図である。
【図30】実施の形態3の半導体装置の製造工程を示す要部断面図である。
【図31】実施の形態5の半導体装置の構成を示す要部断面図である。
【図32】実施の形態5の半導体装置の製造工程を示す要部断面図である。
【図33】実施の形態5の半導体装置の製造工程を示す要部断面図であって、図32に続く半導体装置の製造工程中の要部断面図である。
【図34】実施の形態5の半導体装置の製造工程を示す要部断面図であって、図33に続く半導体装置の製造工程中の要部断面図である。
【図35】実施の形態5の半導体装置の製造工程を示す要部断面図であって、図34に続く半導体装置の製造工程中の要部断面図である。
【図36】実施の形態5の半導体装置の製造工程を示す要部断面図であって、図35に続く半導体装置の製造工程中の要部断面図である。
【図37】実施の形態5の半導体装置の製造工程を示す要部断面図であって、図36に続く半導体装置の製造工程中の要部断面図である。
【図38】実施の形態5の半導体装置の製造工程を示す要部断面図であって、図37に続く半導体装置の製造工程中の要部断面図である。
【図39】実施の形態5の半導体装置の製造工程を示す要部断面図であって、図38に続く半導体装置の製造工程中の要部断面図である。
【図40】実施の形態5の半導体装置の製造工程を示す要部断面図であって、図39に続く半導体装置の製造工程中の要部断面図である。
【図41】実施の形態5の半導体装置の製造工程を示す要部断面図であって、図40に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【0019】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【0020】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等(個数、数値、量、範囲等を含む)についても同様である。
【0021】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0022】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【0023】
(実施の形態1)
以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図1〜図15は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
【0024】
[構造説明]
まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一つである図14を参照しながら、本実施の形態の半導体装置の特徴的な構成について説明する。
【0025】
図14に示すように、本実施の形態の半導体装置は、シリコン基板(半導体基板)1の第1nMIS領域1Aに配置されたnチャネル型のMISFET(Metal Insulator Semiconductor Field Effect Transistor、電界効果トランジスタ)Qn1と、シリコン基板1の第1pMIS領域1Bに配置されたpチャネル型のMISFETQp1とを有している。さらに、本実施の形態の半導体装置は、シリコン基板1の第2nMIS領域1Cに配置されたnチャネル型のMISFETQn2と、シリコン基板1の第2pMIS領域1Dに配置されたpチャネル型のMISFETQp2とを有している。
【0026】
上記4つのMISFETQn1、Qn2、Qp1およびQp2のゲート電極(GE1〜GE4)は、多結晶シリコンよりなり、ゲート電極(GE1〜GE4)の空乏化の防止等のために、不純物イオンが注入されている。具体的には、nチャネル型のMISFETQn1、Qn2のゲート電極GE1、GE3は、n型不純物(例えばリンまたはヒ素)を含有している。pチャネル型のMISFETQp1、Qp2のゲート電極GE2、GE4は、p型不純物(例えばホウ素)を含有している。
【0027】
nチャネル型のMISFETQn1は、シリコン基板1上に酸化シリコン膜3を介して配置されたゲート電極GE1と、このゲート電極GE1の両側のシリコン基板1中に配置された不純物領域(不純物領域対、半導体領域、拡散層、ソース・ドレイン領域)とを有する。この不純物領域は、n+型半導体領域S1、D1およびn−型半導体領域EX1により構成される。この不純物領域のうち、n+型半導体領域S1側がソース領域となり、n+型半導体領域D1側がドレイン領域となる。
【0028】
ここで、上記nチャネル型のMISFETQn1においては、ゲート電極GE1のドレイン領域(n+型半導体領域D1)側の底部がラウンド化している。言い換えれば、ドレイン領域側の側壁酸化膜7の底部にバーズビーク部7dが形成されている。これにより、ゲート電極GE1下のゲート絶縁膜(酸化シリコン膜3およびバーズビーク部7d)のうち、ドレイン領域(n+型半導体領域D1)側の端部の膜厚が、ゲート電極GE1下のゲート絶縁膜のうち、ソース領域(n+型半導体領域S1)側の端部の膜厚よりも大きくなる。なお、これらの膜厚の関係については、図21等を参照しながら追って詳細に説明する。
【0029】
このように、ドレイン領域側の端部のゲート絶縁膜の膜厚を大きくすることで、GIDL(Gate Induced Drain Leakage)が緩和され、オフリーク電流(Ioff)を減少させることができる。また、ソース領域側の端部のゲート絶縁膜の膜厚を小さくすることで、オン電流(Ion)を増加させることができる。つまり、Ioff/Ion特性を向上させることができる。
【0030】
また、pチャネル型のMISFETQp1は、シリコン基板1上に酸化シリコン膜3を介して配置されたゲート電極GE2と、このゲート電極GE2の両側のシリコン基板1中に配置された不純物領域(不純物領域対、半導体領域、拡散層、ソース・ドレイン領域)とを有する。この不純物領域は、p+型半導体領域S2、D2およびp−型半導体領域EX2により構成される。この不純物領域のうち、p+型半導体領域S2側がソース領域となり、p+型半導体領域D2側がドレイン領域となる。
【0031】
ここで、上記pチャネル型のMISFETQp1においては、ゲート電極GE2のドレイン領域(p+型半導体領域D2)側の底部がラウンド化している。言い換えれば、ドレイン領域側の側壁酸化膜7の底部にバーズビーク部7dが形成されている。これにより、ゲート電極GE2下のゲート絶縁膜(酸化シリコン膜3およびバーズビーク部7d)のうち、ドレイン領域(p+型半導体領域D2)側の端部の膜厚が、ゲート電極GE1下のゲート絶縁膜のうち、ソース領域(p+型半導体領域S2)側の端部の膜厚よりも大きくなる。なお、これらの膜厚の関係については、図21等を参照しながら追って詳細に説明する。
【0032】
このように、ドレイン領域側の端部のゲート絶縁膜の膜厚を大きくすることで、GIDLが緩和され、オフリーク電流(Ioff)を減少させることができる。また、ソース領域側の端部のゲート絶縁膜の膜厚を小さくすることで、オン電流(Ion)を増加させることができる。つまり、Ioff/Ion特性を向上させることができる。
【0033】
一方、nチャネル型のMISFETQn2は、シリコン基板1上に酸化シリコン膜3を介して配置されたゲート電極GE3と、このゲート電極GE3の両側のシリコン基板1中に配置された不純物領域(不純物領域対、半導体領域、拡散層、ソース・ドレイン領域)とを有する。この不純物領域は、n+型半導体領域SD3およびn−型半導体領域EX3により構成される。nチャネル型のMISFETQn2は、不純物領域対間において双方向に電流が流れるよう駆動される。よって、n+型半導体領域SD3のうち、一方がソース領域となり他方がドレイン領域となる場合があり、また、一方がドレイン領域となり他方がソース領域となる場合がある。
【0034】
ここで、上記nチャネル型のMISFETQn2においては、ゲート電極GE3の両側の底部がラウンド化している。言い換えれば、ゲート電極GE3の両側の側壁酸化膜7の底部にバーズビーク部7sdが形成されている。
【0035】
このように、ゲート電極GE3の両側のゲート絶縁膜の膜厚を大きくすることで、どちらの不純物領域がドレイン領域となっても、オフリーク電流を減少させることができる。
【0036】
また、pチャネル型のMISFETQp2は、シリコン基板1上に酸化シリコン膜3を介して配置されたゲート電極GE4と、このゲート電極GE4の両側のシリコン基板1中に配置された不純物領域(不純物領域対、半導体領域、拡散層、ソース・ドレイン領域)とを有する。この不純物領域は、p+型半導体領域SD4およびp−型半導体領域EX4により構成される。pチャネル型のMISFETQp2は、不純物領域対間において双方向に電流が流れるよう駆動される。よって、p+型半導体領域SD4のうち、一方がソース領域となり他方がドレイン領域となる場合があり、また、一方がドレイン領域となり他方がソース領域となる場合がある。
【0037】
ここで、上記pチャネル型のMISFETQp2においては、ゲート電極GE4の両側の底部がラウンド化している。言い換えれば、ゲート電極GE4の両側の側壁酸化膜7の底部にバーズビーク部7sdが形成されている。
【0038】
このように、ゲート電極GE4の両側のゲート絶縁膜の膜厚を大きくすることで、どちらの不純物領域がドレイン領域となっても、オフリーク電流を減少させることができる。
【0039】
なお、図14においては、各領域(1A〜1D)に、1つのMISFETしか記載していないが、各領域において、複数のMISFETが形成され得ることは言うまでもない。
【0040】
[製造方法説明]
次いで、図1〜図15を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。
【0041】
まず、図1に示すように、半導体基板(半導体ウエハ)として、シリコン基板1を準備する。具体的には、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンからなるシリコン基板1を準備する。なお、シリコン基板1以外の半導体基板を用いてもよい。
【0042】
上記シリコン基板1は、nチャネル型のMISFETQn1が形成される第1nMIS領域1Aと、pチャネル型のMISFETQp1が形成される第1pMIS領域1Bを有している。シリコン基板1は、さらに、nチャネル型MISFETQn2が形成される第2nMIS領域1Cと、pチャネル型MISFETQp2が形成される第2pMIS領域1Dとを有している。
【0043】
前述したように、nチャネル型のMISFETQn1およびpチャネル型のMISFETQp1は、ソース領域およびドレイン領域が固定され、一の方向にのみ電流(電子、ホール)が流れるように駆動される素子である。言い換えれば、回路設計において、所定の回路の構成素子として、一の方向にのみ電流が流れる箇所に用いられる素子である。
【0044】
一方、nチャネル型のMISFETQn2およびpチャネル型のMISFETQp2は、双方向に電流(電子、ホール)が流れるように駆動される素子である。言い換えれば、回路設計において、所定の回路の構成素子として、双方向に電流が流れる箇所に用いられる素子である。
【0045】
上記シリコン基板1を準備した後、上記シリコン基板1の主面に素子分離領域2を形成する。例えば、シリコン基板1に上記第1nMIS領域1A、第1pMIS領域1B、第2nMIS領域1Cおよび第2pMIS領域1Dを、それぞれ囲む素子分離溝を形成し、この素子分離溝の内部に絶縁膜を埋め込むことにより、素子分離領域2を形成する(図23参照)。このような素子分離法は、STI(Shallow Trench Isolation)法と呼ばれる。この他、LOCOS(Local Oxidization of Silicon)法などを用いて素子分離領域2を形成してもよい。なお、素子分離領域2で囲まれた領域は「活性領域」と呼ばれる。
【0046】
次いで、シリコン基板1の第1nMIS領域1Aにp型ウエルPW1を、シリコン基板1の第1pMIS領域1Bにn型ウエルNW1を、シリコン基板1の第2nMIS領域1Cにp型ウエルPW2を、シリコン基板1の第2pMIS領域1Dにn型ウエルNW2を、それぞれ形成する。p型ウエルPW1、PW2およびn型ウエルNW1、NW2は、それぞれフォトレジスト膜(図1中には図示せず)をイオン注入阻止マスクとして用いたイオン注入によって形成することができる(図23の(PW)、(NW)の欄参照)。
【0047】
次いで、例えばフッ酸(HF)水溶液を用いたウェットエッチングなどによりシリコン基板1の表面を清浄化(洗浄)した後、図2に示すように、シリコン基板1の表面、即ち、p型ウエルPW1、PW2およびn型ウエルNW1、NW2の表面上に酸化シリコン膜3を形成する。この酸化シリコン膜3は、ゲート絶縁膜を構成する膜であり、例えば熱酸化法などによって形成することができる。なお、この酸化シリコン膜3をCVD(Chemical Vapor Deposition;化学気相成長)法などを用いて形成してもよい。また、酸化シリコン膜3に代えて、窒化シリコン膜などの他の絶縁膜を用いてもよい。
【0048】
次いで、図3に示すように、酸化シリコン膜3上に、導電性膜として多結晶シリコン膜(ポリシリコン膜)4を、例えばCVD法を用いて50〜150nm程度の膜厚で形成する。なお、非晶質シリコン膜(アモルファスシリコン膜)を形成し、熱処理を施すことにより多結晶化してもよい。
【0049】
次いで、シリコン基板1の主面上に、すなわち多結晶シリコン膜4上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像する。フォトレジスト膜の膜厚は、例えば、410nm程度である。
【0050】
これにより、図4に示すように、第2nMIS領域1C、第1nMIS領域1Aおよび第1pMIS領域1Bの第1領域1Bsを覆い、第2pMIS領域1Dおよび第1pMIS領域1Bの第2領域1Bdを開口したフォトレジスト膜(マスク膜、レジスト膜、レジストパターン)PR1を形成する。即ち、多結晶シリコン膜4の第2pMIS領域1Dおよび第1pMIS領域1Bの第2領域1Bdは露出した状態となる。
【0051】
次いで、図5に示すように、フォトレジスト膜PR1をマスクとして、多結晶シリコン膜4中に、p型不純物(例えばホウ素)をイオン注入する。注入条件としては、例えば、3keVのエネルギーで、2E15/cm2程度の濃度でホウ素を注入する。なお、2E15は、2×1015を表す。これにより、図6に示すように、第2pMIS領域1Dおよび第1pMIS領域1Bの第2領域1Bdの多結晶シリコン膜4にp型不純物が注入される。図6においては、不純物(不純物イオン)が注入されている様子を模式的にドットで示してある。次いで、フォトレジスト膜PR1をアッシングなどにより除去し、洗浄(例えばAPM洗浄、HPM洗浄など)を行う。APM洗浄とは、アンモニア過酸化水素水洗浄、HPM洗浄とは、塩酸過酸化水素水洗浄をいう。
【0052】
次いで、シリコン基板1の主面上に、すなわち多結晶シリコン膜4上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像する。フォトレジスト膜の膜厚は、例えば、410nm程度である。
【0053】
これにより、図7に示すように、第2pMIS領域1D、第1pMIS領域1Bおよび第1nMIS領域1Aの第1領域1Asを覆い、第2nMIS領域1Cおよび第1nMIS領域1Aの第2領域1Adを開口したフォトレジスト膜PR2を形成する。
【0054】
次いで、図8に示すように、フォトレジスト膜PR2をマスクとして、多結晶シリコン膜4中に、n型不純物(例えばリンまたはヒ素)をイオン注入する。注入条件としては、例えば、10keVのエネルギーで、6E15/cm2程度の濃度でリンを注入する。これにより、図9に示すように、第2nMIS領域1Cおよび第1nMIS領域1Aの第2領域1Adの多結晶シリコン膜4にn型不純物が注入される。図9においても、不純物が注入されている様子を模式的にドットで示してある。次いで、フォトレジスト膜PR2をアッシングなどにより除去し、洗浄(例えばAPM洗浄、HPM洗浄など)を行う。
【0055】
以上のイオン注入工程により、第1nMIS領域1Aの第1領域1Asおよび第1pMIS領域1Bの第1領域1Bsの多結晶シリコン膜4には、不純物が注入されず、それ以外の領域(例えば、第1nMIS領域1Aの第2領域1Ad、第1pMIS領域1Bの第2領域1Bd、第2nMIS領域1C、及び、第2pMIS領域1D)の多結晶シリコン膜4には、n型またはp型の不純物が注入された状態となる(図9参照)。
【0056】
次いで、注入したn型またはp型の不純物の活性化のためのアニール処理(活性化アニール、熱処理)を行う。例えば900℃で10秒程度のRTA(Rapid Thermal Anneal)を行う。これにより、多結晶シリコン膜4中のn型またはp型不純物が拡散するとともに、活性化する(図10)。このアニール処理時の不純物の拡散により、多結晶シリコン膜4において、不純物が注入されていなかった第1nMIS領域1Aの第1領域1Asおよび第1pMIS領域1Bの第1領域1Bsにも不純物が拡散する。これにより、図10に示すように、第1nMIS領域1Aにおいては、第2領域1Ad、境界領域および第1領域1Asの順に不純物濃度が低下するように、多結晶シリコン膜4において、不純物濃度の濃淡(勾配)が生じる。境界領域とは、第1領域1Asと第2領域1Adとの境界部およびその近傍の領域を意味する。また、第1pMIS領域1Bにおいては、第2領域1Bd、境界領域および第1領域1Bsの順に不純物濃度が低下するように、多結晶シリコン膜4において、不純物濃度の濃淡が生じる。境界領域とは、第1領域1Bsと第2領域1Bdとの境界部およびその近傍の領域を意味する。なお、本実施の形態においては、上記境界部は、ゲート電極の形成予定領域の中心部とほぼ一致する。例えば、ゲート電極(GE1、GE2)は、第1方向(x方向)に延在する短辺L、第1方向と交差する第2方向(y方向)に延在する長辺Wの略矩形状である。即ち、ゲート長はLとなり、ゲート幅はWとなる。この場合、上記境界部は、ゲート電極の形成予定領域のゲート長方向(x方向)の中心部(L/2の位置、c)において、ゲート幅方向(y方向)に延在する(図23の左図参照)。
【0057】
次いで、多結晶シリコン膜4上に、下層にBARC(Bottom Anti Reflective Coating、反射防止層、図示せず)を有するフォトレジスト膜を形成する。次いで、上層のフォトレジスト膜を、露光、現像することにより、フォトレジスト膜PR3を形成する。フォトレジスト膜PR3の膜厚は、例えば、780nm程度である。このフォトレジスト膜PR3は、図11に示すように、ゲート電極(GE1〜GE4)の形成予定領域に残存させる。例えば、第2nMIS領域1Cにおいては、その中間部に、第2pMIS領域1Dにおいても、その中間部に、フォトレジスト膜PR3を形成する。一方、第1nMIS領域1Aにおいては、その第1領域1Asと第2領域1Adとの境界を含む領域上に、フォトレジスト膜PR3を形成する。第1pMIS領域1Bにおいても、その第1領域1Bsと第2領域1Bdとの境界を含む領域上に、フォトレジスト膜PR3を形成する(図23の左図参照)。
【0058】
次いで、フォトレジスト膜PR3をマスクに、上記BARC(図示せず)をエッチングし、続いて、多結晶シリコン膜4をエッチング(選択的に除去)した後、BARCを含むフォトレジスト膜PR3をアッシングなどにより除去し、洗浄(例えばAPM洗浄、HPM洗浄など)を行う。これにより、図12に示すように、第2nMIS領域1Cに、n型不純物がドープされた多結晶シリコン膜4からなるゲート電極GE3が形成され、第2pMIS領域1Dに、p型不純物がドープされた多結晶シリコン膜4からなるゲート電極GE4が形成される。また、第1nMIS領域1Aに、n型不純物がドープされた多結晶シリコン膜4からなるゲート電極GE1が形成され、第1pMIS領域1Bに、p型不純物がドープされた多結晶シリコン膜4からなるゲート電極GE2が形成される。ここで、ゲート電極GE1およびGE2においては、前述した不純物濃度の濃淡が維持されている。即ち、ゲート電極GE1においては、第2領域1Ad側の端部のn型不純物の濃度が高く、境界部から第1領域1As側の端部にかけてn型不純物の濃度が低くなる。また、ゲート電極GE2においては、第2領域1Bd側の端部のp型不純物の濃度が高く、境界部から第1領域1Bs側の端部にかけてp型不純物の濃度が低くなる。
【0059】
このように、ゲート電極GE1〜GE4に不純物をドープすることで、ゲート電極GE1〜GE4の空乏化を低減できるなど、MISFETの特性の向上を図ることができる。
【0060】
次いで、図13に示すように、酸化性雰囲気下で熱処理を施し、ゲート電極(GE1〜GE4)の側壁に側壁酸化膜7を形成する。即ち、熱酸化法を用いて側壁酸化膜7を形成する。成膜条件としては、例えば、酸素(O2)が100%の雰囲気下で、650℃、30秒で結晶化処理後に、800℃、200秒程度のRTO(Rapid Thermal Oxidation)を施し、2nm程度の膜厚の側壁酸化膜7を形成する。この膜厚は、ゲート電極(GE1〜GE4)の厚さ方向(z方向)の中間部において、ゲート長方向(x方向)の膜厚である(x方向、z方向に関しては、図23の左図参照)。
【0061】
ここで、ゲート電極GE1〜GE4のうち、ゲート電極GE3の両側、GE4の両側、GE1の第2領域1Ad側、GE4の第2領域1Bd側の底部においては、側壁酸化膜7中に、いわゆるバーズビーク部(7d、7sd)が生じる。よって、これらのゲート電極GE3の両側、GE4の両側、GE1の第2領域1Ad側、GE4の第2領域1Bd側の底部において、ゲート絶縁膜の膜厚(側壁酸化膜7の膜厚)が大きくなる。これは、不純物濃度が高いほど酸化されやすいため、ゲート電極中の不純物濃度が高い領域においては、厚いバーズビーク部(7d、7sd)が形成されるためである。
【0062】
この側壁酸化膜7のバーズビーク部(7d、7sd)の形状については追って詳細に説明する。
【0063】
次いで、図14に示すように、第1nMIS領域1Aにおけるp型ウエルPW1のゲート電極GE1の両側の領域にn−型半導体領域(n−型エクステンション領域)EX1を形成する。また、第1pMIS領域1Bにおけるn型ウエルNW1のゲート電極GE2の両側の領域にp−型半導体領域(p−型エクステンション領域)EX2を形成する。また、第2nMIS領域1Cにおけるp型ウエルPW2のゲート電極GE3の両側の領域にn−型半導体領域(n−型エクステンション領域)EX3を形成する。また、第2pMIS領域1Dにおけるn型ウエルNW2のゲート電極GE4の両側の領域にp−型半導体領域(p−型エクステンション領域)EX4を形成する。
【0064】
n−型半導体領域EX1、EX3は、例えば、ゲート電極GE1、CE3をマスクとして第1nMIS領域1Aおよび第2nMIS領域1Cにn型不純物(例えばリンまたはヒ素)をイオン注入することにより形成する。この工程により、n−型半導体領域EX1、EX3が、それぞれゲート電極GE1、GE3に整合して形成される。また、p−型半導体領域EX2、EX4は、例えば、ゲート電極GE2、GE4をマスクとして第1pMIS領域1Bおよび第2pMIS領域1Dにp型不純物(例えばホウ素)をイオン注入することにより形成する。この工程により、p−型半導体領域EX2、EX4が、ゲート電極GE2、GE4に整合して形成される。
【0065】
次いで、シリコン基板1の主面上に、絶縁膜として、例えば窒化シリコン膜をCVD法で10〜40nm程度の膜厚で堆積する。この工程により、ゲート電極GE1〜GE4が、窒化シリコン膜で覆われる。
【0066】
次いで、窒化シリコン膜を異方性エッチング(エッチバック)することにより、ゲート電極GE1〜GE4のそれぞれの側壁に、窒化シリコン膜からなるサイドウォール(側壁絶縁膜、サイドウォールスペーサ)SWを形成する。
【0067】
次いで、ゲート電極GE1およびサイドウォールSWの両側の領域にn+型半導体領域D1、S1を形成する。また、ゲート電極GE2およびサイドウォールSWの両側の領域にp+型半導体領域D2、S2を形成する。また、ゲート電極GE3およびサイドウォールSWの両側の領域にn+型半導体領域SD3を形成する。また、ゲート電極GE4およびサイドウォールSWの両側の領域にp+型半導体領域SD4を形成する。
【0068】
n+型半導体領域D1、S1、SD3は、第1nMIS領域1Aおよび第2nMIS領域1Cにn型不純物(例えばリンまたはヒ素)をイオン注入することにより形成する。この際、ゲート電極GE1およびその側壁のサイドウォールSWは、イオン注入阻止マスクとして機能するため、n+型半導体領域D1、S1、SD3は、ゲート電極GE1およびサイドウォールSWに整合して形成される。また、p+型半導体領域D2、S2、SD4は、第1pMIS領域1Bおよび第2pMIS領域1Dにp型不純物(例えばホウ素)をイオン注入することにより形成する。この際、ゲート電極GE2およびその側壁のサイドウォールSWは、イオン注入阻止マスクとして機能するため、p+型半導体領域D2、S2、SD4は、ゲート電極GE2およびサイドウォールSWに整合して形成される。
【0069】
イオン注入後、導入した不純物の活性化のためのアニール処理(活性化アニール、熱処理)を行う。例えば900〜1100℃程度のスパイクアニールを行う。これにより、n−型半導体領域EX1、EX3、p−型半導体領域EX2、EX4、n+型半導体領域D1、S1、SD3およびp+型半導体領域D2、S2、SD4中の不純物を活性化することができる。
【0070】
以上の工程により、LDD(Lightly doped Drain)構造の不純物領域(不純物領域対、半導体領域、拡散層、ソース・ドレイン領域)を有するnチャネル型MISFETQn1、Qn2およびpチャネル型MISFETQp1、Qp2が形成される。この後、図15に示すように、層間絶縁膜32やプラグPGが形成される。
【0071】
なお、MISFETについて、「ソース・ドレイン領域」と言う場合は、「ソース領域またはドレイン領域となる領域」と意味する。
【0072】
上記nチャネル型のMISFETQn2は、双方向にキャリア(この場合、電子e)が流れるように駆動されるMISFETである。不純物領域を構成するn+型半導体領域SD3およびn−型半導体領域EX3が、ソース領域またはドレイン領域として機能する。また、pチャネル型のMISFETQp2も、双方向にキャリア(この場合、ホールh)が流れるように駆動されるMISFETである。不純物領域を構成するp+型半導体領域SD4およびp−型半導体領域EX4が、ソース領域またはドレイン領域として機能する。
【0073】
一方、前述したとおり、nチャネル型のMISFETQn1は、一方向にしかキャリア(この場合、電子e)が流れないように駆動されるMISFETである。即ち、図14においては、第1領域1As側のn+型半導体領域S1から第2領域1Ad側のn+型半導体領域D1へ電子eが流れるよう駆動されるMISFETである。なお、電流の流れる向きは、電子eの流れる向きと逆方向である。よって、nチャネル型のMISFETQn1の不純物領域は、n+型半導体領域S1、D1およびn−型半導体領域EX1により構成される。この不純物領域のうち、第1領域1As側のn+型半導体領域S1およびn−型半導体領域EX1側がソース領域となり、第2領域1Ad側のn+型半導体領域D1およびn−型半導体領域EX1側がドレイン領域となる。言い換えれば、第1領域1As側のn+型半導体領域S1およびn−型半導体領域EX1側がソース領域となり、第2領域1Ad側のn+型半導体領域D1およびn−型半導体領域EX1側がドレイン領域となるように、後述のプラグ(PG)や配線などにより他の回路や素子と結線される。
【0074】
また、pチャネル型のMISFETQp1は、一方向にしかキャリア(この場合、ホールh)が流れないように駆動されるMISFETである。即ち、図14においては、第1領域1Bs側のp+型半導体領域S2から第2領域1Bd側のp+型半導体領域D2へホールhが流れるよう駆動されるMISFETである。なお、電流の流れる向きは、ホールhの流れる向きと同じ方向である。よって、pチャネル型のMISFETQp1の不純物領域は、p+型半導体領域S2、D2およびp−型半導体領域EX2により構成される。この不純物領域のうち、第1領域1Bs側のp+型半導体領域S2およびp−型半導体領域EX2側がソース領域となり、第2領域1Bd側のp+型半導体領域D2およびp−型半導体領域EX2側がドレイン領域となる。言い換えれば、第1領域1Bs側のp+型半導体領域S2およびp−型半導体領域EX2側がソース領域となり、第2領域1Bd側のp+型半導体領域D2およびp−型半導体領域EX2側がドレイン領域となるように、後述のプラグ(PG)や配線などにより他の回路や素子と結線される。
【0075】
このように、本実施の形態においては、一方向に駆動されるMISFET(Qn1、Qp1)において、そのゲート電極(GE1、GE2)のドレイン領域側の不純物濃度を高くし、ソース領域側の不純物濃度を低くする。これにより、その酸化レート(酸化速度、酸化率、酸化のされ易さ)の違いを利用し、ドレイン領域側のバーズビーク部7dを大きくし、ソース領域側のバーズビーク部7sを小さくした(バーズビーク部7sが形成されない場合も含む)。このように、ドレイン領域側の端部のゲート絶縁膜(酸化シリコン膜3およびバーズビーク部7d)の膜厚を大きくすることで、GIDLが緩和され、オフリーク電流を減少させることができる。また、ソース領域側の端部のゲート絶縁膜の膜厚を小さくすることで、オン電流を増加させることができる。
【0076】
以下、図16〜図22を参照しながら、上記効果について詳細に説明する。図16、18、図20、図21および図22は、本実施の形態のMISFET(Qn1またはQp1)のゲート電極および側壁酸化膜の形状を示す断面図である。図17および図19は、比較例のMISFETのゲート電極および側壁酸化膜の形状を示す断面図である。
【0077】
本実施の形態のように、ゲート電極(GE1、GE2)中の不純物に濃淡(勾配)を生じさせた後、熱酸化により側壁酸化膜7を形成した場合には、図16に示すように、濃度の高い側のバーズビーク部7dが大きくなる。
【0078】
これに対し、図17に示す比較例の場合は、ゲート電極GEの両側(ソース領域(S)側およびドレイン領域(D)側)にバーズビーク部7dが形成されてしまう。比較例の場合とは、図4に示す第1pMIS領域1Bの第1領域1Bsにフォトレジスト膜PR1を形成せず、第1pMIS領域1B全体にp型不純物を注入し、図7に示す第1nMIS領域1Aの第1領域1Asにフォトレジスト膜PR2を形成せず、第1nMIS領域1A全体にn型不純物を注入した場合を意味する。この場合、ソース領域(S)側の不純物濃度も高くなり、ソース領域(S)側にも比較的大きなバーズビーク部7dが形成されてしまう。よって、一方向に駆動されるMISFET(Qn1、Qp1)において、ソース領域(S)側にも比較的大きなバーズビーク部7dが形成されてしまうため、オン電流が低下してしまう。
【0079】
次いで、側壁酸化膜7のバーズビーク部(7d、7sd)の形状について説明する。本実施の形態において、ゲート電極(GE1、GE2)の底部の形状(バーズビーク部7dの形状)を、例えば、ラウンド形状として近似できる。すなわち、ゲート電極の底部の側端部において、多結晶シリコン膜4がバーズビークであるシリコン酸化膜と接している部分の形状を円の一部として近似できる。この場合、図18に示すように、不純物濃度の高いドレイン領域(D)側においては、半径rdのラウンド形状として近似でき、ソース領域(S)側においては、ラウンド化されない。これに対し、上記比較例においては、図19に示すように、ドレイン領域(D)側のみならず、ソース領域(S)側も半径rd程度のラウンド化がなされる。
【0080】
なお、上記実施の形態においては、ソース領域(S)側においては、バーズビーク部が形成されていない状態を図示(図14、図16、図18等)したが、熱酸化工程において、ゲート電極(GE1、GE2)のソース領域(S)側も露出しているため、ソース領域(S)側においてもバーズビーク部7sが形成されることもある。その場合を、図20、図21および図22に示す。このように、例え、ソース領域(S)側においてバーズビーク部7sが形成されても、その大きさは、ドレイン領域(D)側のバーズビーク部7dより小さくなる。例えば、図20に示すように、ゲート電極(GE1、GE2)のソース領域(S)側の底部が、半径rs(<rd)のラウンド形状となっていてもよい。例えば、この場合、図21に示すように、ゲート電極(GE1、GE2)のドレイン領域(D)側の底部の側壁酸化膜7(バーズビーク部7d)の膜厚をT1dとする。言い換えれば、T1dは、ドレイン領域(D)において、ゲート絶縁膜(酸化シリコン膜3)の上面からゲート電極(GE1、GE2)の側壁部においてほぼ均一に側壁酸化膜7が形成され始めるまでの長さということができる。また、ゲート電極(GE1、GE2)のソース領域(S)側の底部の側壁酸化膜7(バーズビーク部7s)の膜厚をT1sとする。言い換えれば、T1sは、ソース領域(S)側において、ゲート絶縁膜(酸化シリコン膜3)の上面からゲート電極(GE1、GE2)の側壁部においてほぼ均一に側壁酸化膜7が形成され始めるまでの長さということができる。このとき、これらは、T1d>T1sの関係にある。よって、酸化シリコン膜3の膜厚をT3とすると、ゲート電極(GE1、GE2)のドレイン領域(D)側の底部におけるゲート絶縁膜の膜厚は、T3+T1dとなる。また、ゲート電極(GE1、GE2)のソース領域(S)側の底部におけるゲート絶縁膜の膜厚は、T3+T1sとなる。これらについても、T3+T1d>T3+T1sの関係が成立する。かかる関係は、nチャネル型MISFETQn1およびpチャネル型MISFETQp1の双方について言える。
【0081】
このように、ドレイン領域(D)側の端部のゲート絶縁膜の膜厚(T3+T1d)を大きくすることで、GIDLが緩和され、オフリーク電流を減少させることができる。また、ソース領域(S)側の端部のゲート絶縁膜の膜厚(T3+T1s)を小さくすることで、オン電流を増加させることができる。
【0082】
これに対し、図17に示す比較例の場合は、ソース領域(S)側の端部のゲート絶縁膜の膜厚(≒T3+T1d)が大きいため、オン電流が低下してしまう。
【0083】
なお、図21等においては、ゲート電極(GE1、GE2)の底部の形状を、ラウンド形状として近似したが、かかる形状に限定されるものではなく、種々の形状となり得る。例えば、図22に示すように、ゲート電極(GE1、GE2)の底部の形状が、テーパー形状となっていてもよい。
【0084】
この場合も、ゲート電極(GE1、GE2)のドレイン領域(D)側の底部の側壁酸化膜7(バーズビーク部7d)の膜厚(あるいは、ゲート絶縁膜(酸化シリコン膜3)の上面から、ゲート電極(GE1、GE2)の側壁部においてほぼ均一に側壁酸化膜7が形成され始めるまでの長さ)を、T1dとする。そして、ゲート電極(GE1、GE2)のソース領域(S)側の底部の側壁酸化膜7(バーズビーク部7s)の膜厚(あるいは、ソース領域(S)側において、ゲート絶縁膜(酸化シリコン膜3)の上面からゲート電極(GE1、GE2)の側壁部においてほぼ均一に側壁酸化膜7が形成され始めるまでの長さ)を、T1sとする。これらは、T1d>T1sの関係にある。よって、酸化シリコン膜3の膜厚T3とすると、ゲート電極(GE1、GE2)のドレイン領域(D)側の底部におけるゲート絶縁膜の膜厚は、T3+T1dとなる。ゲート電極(GE1、GE2)のソース領域(S)側の底部におけるゲート絶縁膜の膜厚は、T3+T1sとなる。これらについても、T3+T1d>T3+T1sの関係が成立する。
【0085】
このように、バーズビーク部7dの形状は、ゲート電極(GE1、GE2)のドレイン領域(D)側の底部におけるゲート絶縁膜の膜厚が、T3+T1dから徐々にT3まで薄くなる形状であればよく、上記ラウンド形状やテーパー形状に限られるものではない。また、バーズビーク部7sの形状は、ゲート電極(GE1、GE2)のドレイン領域(D)側の底部におけるゲート絶縁膜の膜厚が、T3+T1s(<T3+T1d)から徐々にT3まで薄くなる形状であればよく、上記ラウンド形状やテーパー形状に限られるものではない。また、バーズビーク部7sは形成されない、即ち、T1sが0(ゼロ)となっていてもよい。
【0086】
以上詳細に説明したように、本実施の形態においては、MISFET(Qn1、Qp1)の特性を向上させることができる。
【0087】
さらに、本実施の形態においては、比較例のMISFETを形成するための製造工程と同じマスク数(フォトレジスト膜の形成工程、パターニング工程)で、上記良好な特性のMISFET(Qn1、Qp1)を形成することができる。
【0088】
以下、図23〜図26を参照しながら、上記マスク数について説明する。図23は、本実施の形態のMISFET(Qn1およびQp1)の構成および比較例のMISFET(QnおよびQp)の構成を示す平面図である。また、(STI)、(PW)、(NW)、(PR1)、(PR2)および(PR3)の記載の欄は、以下に示す工程のマスク(露光の原版、マスク膜、フォトレジスト膜)形成領域を示す。図24〜図26は、それぞれ図23の(PR1)、(PR2)および(PR3)のマスク形成領域に対応する平面図である。図24〜図26においては、マスク形成領域をドットで示してある。図23〜図26において、図中左側が本実施の形態の場合を、右側が比較例の場合を示す。なお、上記平面図においては、側壁酸化膜7の記載を省略してある。
【0089】
即ち、本実施の形態においては、素子分離領域2の形成工程において図23中の(STI)の欄に示す領域にマスクを形成する。例えば、上記製造工程において、素子分離溝を形成する際、活性領域上をマスク膜で覆い、その周囲に素子分離溝を形成する。その後、素子分離溝に絶縁膜を埋め込むことにより素子分離領域2を形成する。
【0090】
また、上記製造工程において、p型ウエルPW1およびn型ウエルNW1を形成する際、図23中の(PW)および(NW)の欄に示す領域にマスクを形成する。
【0091】
また、前述の多結晶シリコン膜4への不純物のイオン注入に際して、n型不純物を注入する際には、図23中の(PR1)の欄および図24に示す領域にマスクを形成する(図4も参照)。また、p型不純物を注入する際には、図23中の(PR2)の欄および図25に示す領域にマスクを形成する(図7も参照)。
【0092】
また、前述のゲート電極GE1、GE2の形成工程(多結晶シリコン膜4のエッチング工程)に際しては、図23中の(PR3)の欄および図26に示す領域にマスクを形成する(図11も参照)。
【0093】
これに対し、比較例においては、図23の右側に示すように、(PR1)および(PR2)の欄において、マスクの形成領域が異なるだけで、マスク数は同じである。
【0094】
このように、本実施の形態によれば、マスク数を増加させることなく、ドレイン領域側のバーズビーク部7dの厚膜化およびソース領域側のバーズビーク部7sの薄膜化が可能となる。よって、上記良好な特性のMISFET(Qn1、Qp1)を低コスト、短工程で簡易に形成することが可能となる。
【0095】
加えて、本実施の形態においては、双方向にキャリアが流れるように駆動されるMISFET(Qn2、Qp2)においては、ゲート電極(GE3、GE4)の両側の側壁酸化膜7の底部に比較的厚いバーズビーク部7sdを形成しているので、どちらの不純物領域がドレイン領域となっても、オフリーク電流を減少させることができる。ここで、バーズビーク部7sdの膜厚(ゲート電極(GE3、GE4)の両側の底部における側壁酸化膜7の膜厚)をTsdとした場合、Tsd≒T1dであり、Tsd>T1sの関係が成り立つ。この場合、ゲート電極(GE3、GE4)の両側の底部におけるゲート絶縁膜の膜厚は、T3+Tsdとなる。このように、求められる機能に応じてMISFET構造を最適化したので、回路(装置)全体の特性を向上させることができる。
【0096】
上記MISFET(Qn1、Qn2、Qp1、Qp2)の形成後は、前述したとおり、層間絶縁膜32やプラグPGが形成される。このMISFET形成後の工程について以下に一例を説明する(図15参照)。
【0097】
上記MISFET形成後、シリコン基板1の表面の清浄化を行った後、必要に応じて、ゲート電極GE1〜GE4、n+型半導体領域D1、S1、SD3およびp+型半導体領域D2、S2、SD4上に、サリサイド(Salicide:Self Aligned Silicide)技術により、金属シリサイド層23を形成する。
【0098】
次いで、層間絶縁膜32として、例えば酸化シリコンをCVD法などを用いて堆積した後、層間絶縁膜32の表面をCMP(Chemical Mechanical Polishing、化学機械研磨)法などを用いて平坦化する。
【0099】
次いで、n+型半導体領域D1、S1、SD3およびp+型半導体領域D2、S2、SD4上に、プラグ(接続用導体部)PGを形成する。プラグPGを形成するには、まず、例えば、層間絶縁膜32をエッチングすることによりコンタクトホールCNTを形成する。次いで、その内部(底部および側壁上)を含む層間絶縁膜32上に、バリア導体膜(図示せず)を堆積した後、このバリア導体膜上にタングステン膜などからなる主導体膜を堆積し、層間絶縁膜32上の不要な主導体膜およびバリア導体膜をCMP法またはエッチバック法などによって除去する。なお、ゲート電極GE1〜GE4上にプラグPGを形成してもよい。
【0100】
次いで、図示は省略するが、プラグPG上を含む層間絶縁膜32上に、ストッパ絶縁膜および層間絶縁膜を順次形成する。次に、シングルダマシン法等を用いて第1層目の配線(図示せず)を形成する。例えば、層間絶縁膜をパターニングした後、ストッパ絶縁膜をエッチングすることにより、配線溝を形成する。次いで、配線溝内部を含む層間絶縁膜上にバリア導体膜およびシード層を形成する。次いで、電解めっき法などを用いてシード層上に金属めっき膜を形成した後、配線溝以外の領域の金属めっき膜、シード層およびバリアメタル膜をCMP法により除去することにより、第1層目の配線を形成する。その後、デュアルダマシン法などにより2層目以降の配線を形成するが、ここではその説明は省略する。また、配線はダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもできる。
【0101】
さらに、最上層配線上に保護膜等を形成した後、シリコン基板1をダイシングなどで切断(分割)することにより、複数の半導体装置(半導体チップ)が形成される。
【0102】
本発明者の検討によれば、酸素(O2)が100%の雰囲気下で、800℃、15分程度のドライ酸化により3nm程度の膜厚の側壁酸化膜7を形成した場合、ドレイン領域側のゲート絶縁膜の膜厚(T3+T1d)は、およそ5nm程度となった。このようにドレイン領域側にバーズビーク部(7d)を確認することができた。
【0103】
なお、ドライ酸化においては、結晶化処理と側壁酸化処理とを同時に行うため、前述のRTOより処理時間が長くなっている。
【0104】
本実施の形態においては、側壁酸化工程において、上記バーズビーク部が形成される酸化方法であれば、酸化方法に制限はなく、もちろん、上記実施の形態の側壁酸化工程において、結晶化処理およびRTOに変えてドライ酸化を行ってもよく、また、RTOの処理時間を延ばし、数分程度としてもよい。
【0105】
[回路説明]
上記MISFET(Qn1、Qp1)およびMISFET(Qn2、Qp2)が適用される回路構成に制限はないが、例えば、I/Oバッファ(Input/Output Buffer)回路に適用することができる。中でも、汎用I/O回路や、PLL(Phase locked Loop)回路、MSC(マスターストップコントロール)回路などに適用することができる。
【0106】
また、I/Oバッファの他、ESD(ElectroStatic Discharge)保護回路や昇圧回路などにも適用することができる。
【0107】
例えば、上記回路を構成する論理回路として、例えばインバータなどにおいては、電流方向が固定されるため、上記MISFET(Qn1、Qp1)が用いられる。一方、例えば、A回路からB回路へ、B回路からA回路へ、双方向の信号の転送を行う素子としては、上記MISFET(Qn2、Qp2)が用いられる。
【0108】
(実施の形態2)
実施の形態1においては、ゲート電極の形成予定領域のゲート長方向の中心部に、第1領域1Asと第2領域1Adとの境界部を設けたが(図5、図8等参照)、上記境界部をゲート電極の形成予定領域の中心部よりソース領域側に設けてもよい。
【0109】
図27および図28は、本実施の形態の半導体装置の製造工程を示す要部断面図である。なお、フォトレジスト膜PR1の形成工程以前の工程は、実施の形態1と同様であるため、その説明を省略する。
【0110】
本実施の形態においては、図27に示すように、第1pMIS領域1Bの第2領域1Bdを広く設定する。即ち、第1pMIS領域1Bにおいて、第1領域1Bsと第2領域1Bdとの境界部を、ゲート電極の形成予定領域のゲート長方向(x方向)の中心部(c)よりソース領域側(図中右側)に位置するよう、フォトレジスト膜PR1を形成する。その後、フォトレジスト膜PR1をマスクとして、多結晶シリコン膜4中に、p型不純物をイオン注入し、フォトレジスト膜PR1を除去する。
【0111】
また、本実施の形態においては、図28に示すように、第1nMIS領域1Aの第2領域1Adを広く設定する。即ち、第1nMIS領域1Aにおいて、第1領域1Asと第2領域1Adとの境界部を、ゲート電極の形成予定領域のゲート長方向(x方向)の中心部(c)よりソース領域側(図中右側)に位置するよう、フォトレジスト膜PR2を形成する。その後、フォトレジスト膜PR2をマスクとして、多結晶シリコン膜4中に、n型不純物をイオン注入し、フォトレジスト膜PR2を除去する。以降の工程は、実施の形態1と同様であるため、その説明を省略する。
【0112】
本実施の形態によれば、第1領域(1Ad、1Bd)を大きくしたので、注入される不純物イオンの量を多くでき、ゲート電極(GE1、GE2)の空乏化等を効果的に低減することができる。また、ゲート電極(GE1、GE2)のソース領域側の端部(第1領域1As、1Bs)には、フォトレジスト膜(PR1、PR2)が存在するため、かかる領域に対する不純物イオンの注入を防止でき、ソース領域側のバーズビーク(7s)は小さくすることができる。
【0113】
このように、フォトレジスト膜PR1の位置を適宜調整することにより、ソース領域側のバーズビーク(7s)の膜厚やゲート電極の空乏化などの防止に関して、最適化することが可能となる。
【0114】
(実施の形態3)
実施の形態1においては、第1領域1As、1Bsをフォトレジスト膜(PR1、PR2)で覆うことにより、かかる領域に不純物イオンが打ち込まれないようにしたが(図5、図8等参照)、第1領域1As、1Bsのフォトレジスト膜(PR1、PR2)に幅の狭いスリットSpを設けてもよい。
【0115】
図29および図30は、本実施の形態の半導体装置の製造工程を示す要部断面図である。なお、フォトレジスト膜PR1の形成工程以前の工程は、実施の形態1と同様であるため、その説明を省略する。
【0116】
本実施の形態においては、図29に示すように、第1pMIS領域1Bの第1領域1Bsにおいて、フォトレジスト膜PR1にスリットSp(開口部、スペース)を設ける。スリットSpは、ゲート長方向(x方向)の幅がWS2で、ゲート幅方向(y方向)にライン状に延在し、間隔WS1を置いて複数設けられている。ここでは、WS1とWS2は等しく設定してある。スリットSpの幅WS2は、開口される第2領域1Bdのゲート長方向(x方向)の幅W1Bdより小さい。このようなフォトレジスト膜PR1をマスクとして、多結晶シリコン膜4中に、p型不純物をイオン注入し、フォトレジスト膜PR1を除去する。
【0117】
この場合、第2領域1Bdだけでなく、第1領域1BsにおいもスリットSpを介してp型不純物が注入されるが、単位面積あたりの不純物の注入量は、スリットSpを介している分、第2領域1Bdよりも第1領域1Bsの方が少なくなる。
【0118】
また、本実施の形態においては、図30に示すように、第1nMIS領域1Aの第1領域1Asにおいて、スリットSpを有するフォトレジスト膜PR2を形成する。このスリットSpは、ゲート長方向(x方向)の幅がWS2で、ゲート幅方向(y方向)にライン状に延在し、間隔WS1を置いて複数設けられている。ここでは、WS1とWS2は等しく設定してある。スリットSpの幅WS2は、開口される第2領域1Adのゲート長方向(x方向)の幅W1Adより小さい。このようなフォトレジスト膜PR2をマスクとして、多結晶シリコン膜4中に、n型不純物をイオン注入し、フォトレジスト膜PR2を除去する。
【0119】
この場合、第2領域1Adだけでなく、第1領域1AsにおいてもスリットSpを介してn型不純物が注入されるが、単位面積あたりの不純物の注入量は、スリットSpを介している分、第2領域1Adよりも第1領域1Asの方が少なくなる。
【0120】
以降の工程は、実施の形態1と同様であるため、その説明を省略する。
【0121】
このように、本実施の形態によれば、スリットSpを介して不純物を第1領域1As、1Bsに注入することで、第2領域1Ad、1Bdから境界領域をとおして第1領域1As、1Bsへの不純物濃度の急激な変化が緩和され、ゲート電極(GE1、GE2)の空乏化を効果的に低減することができる。また、ゲート電極(GE1、GE2)のソース領域側の端部(第1領域1As、1Bs)には、スリットSpを介して不純物が注入されるものの、ドレイン領域側の端部に比べて低濃度であるため、ドレイン領域側のバーズビーク(7d)に比べてソース領域側のバーズビーク(7s)を小さくすることができる。
【0122】
なお、上記複数のスリットSpの幅WS1や間隔WS2を変えてもよい。即ち、ソース領域側にかけて、スリットSpの幅を徐々に狭くしてもよい。そのように形成することで、バーズビーク(7s)の形状(ゲート電極(GE1、GE2)の側壁部における膜厚)をより微細に調整することが可能となる。
【0123】
(実施の形態4)
実施の形態1〜3においては、nチャネル型のMISFETQn1、Qn2のゲート電極GE1、GE3には、n型不純物(例えばリンまたはヒ素)を、pチャネル型のMISFETQp1、Qp2のゲート電極GE2、GE4には、p型不純物(例えばホウ素)をそれぞれ注入していた。これに対し、本実施の形態4においては、nチャネル型のMISFETQn1、Qn2のゲート電極GE1、GE3にn型不純物に加えてp型不純物を、pチャネル型のMISFETQp1、Qp2のゲート電極GE2、GE4にp型不純物に加えてn型不純物を注入することを特徴とする。一つのゲート電極(GE1、GE3、GE2、GE4)内にp型不純物とn型不純物とが注入されるため、それらが電気的に中和することになる。したがって、一つのゲート電極を形成する多結晶シリコン中に注入するp型不純物の注入量とn型不純物の注入量を適宜調整することにより、ゲート電極中における電気的に中和した不純物を除いたp型またはn型不純物の濃度を所望の値に調整することが可能となる。一方、例えば、n型不純物のみが注入されたゲート電極のn型不純物の濃度と、n型不純物とp型不純物(n型不純物よりも少ない注入量)とが注入されたゲート電極で、電気的に中和した不純物を除いた両者のn型不純物の濃度が等しい場合、後者の方により大きなバーズビークが形成される。これは、不純物濃度が高いほどバーズビークの大きさが大きくなるからであり、n型不純物とp型不純物とが両方注入された場合の不純物濃度は、n型不純物の濃度とp型不純物の濃度の和となり、不純物濃度が高くなるからである。即ち、n型不純物とp型不純物を両方注入すると、電気的にはn型不純物とp型不純物は中和するが、n型不純物とp型不純物の注入量が増加するため、不純物の濃度が高くなり、バーズビークの大きさがより大きく形成されるのである。バーズビークをより大きく形成した場合は、GIDLをさらに緩和することが可能となる。あるいは、例えば、ゲート電極と同層の多結晶シリコンを用いて抵抗素子を形成する場合を考えると、p型不純物とn型不純物が電気的に中和することにより抵抗素子を形成する多結晶シリコンの抵抗値が高くなるので、所望の抵抗値を得るための抵抗素子の平面的な素子面積を小さく形成することが可能となる。
【0124】
nチャネル型のMISFETQn1、Qn2のゲート電極GE1、GE3へのn型不純物とp型不純物の注入方法を以下で説明する。たとえば、図4に示される工程において形成される第2nMIS領域1Cと第1nMIS領域1Aを覆うフォトレジスト膜において、p型不純物を注入したい領域に実施の形態3で説明したようなスリットを設ける。その後、図5に示される工程において、pチャネル型のMISFETQp1、Qp2のゲート電極GE2、GE4にp型不純物を注入するときに、上記スリットが形成された領域にp型不純物を注入する。上記スリットの形状(スリットの幅及びスリットを設ける間隔など)を調整することにより、所望のp型不純物の濃度を注入することが可能となる。その後、実施の形態1と同様に、図8に示される工程において、所望の量のn型不純物を注入すればよい。
【0125】
pチャネル型のMISFETQn3、Qn4のゲート電極GE2、GE4へのn型不純物とp型不純物の注入方法も、nチャネル型のMISFETQn1、Qn2のゲート電極GE1、GE3へのn型不純物とp型不純物の注入方法と同様に考えることができる。即ち、たとえば、実施の形態1と同様に、図5に示される工程において、所望の量のp型不純物を注入する。その後、図7に示される工程において形成される第2pMIS領域1Dと第1pMIS領域1Bを覆うフォトレジスト膜において、n型不純物を注入したい領域に実施の形態3で説明したようなスリットを設ける。その後、図8に示される工程において、nチャネル型のMISFETQn1、Qn2のゲート電極GE1、GE3にn型不純物を注入するときに、上記スリットが形成された領域に所望の量のn型不純物を注入すればよい。
【0126】
上記スリットを形成する領域及びスリットの形状を調整することにより、バーズビーク部の大きさ(バーズビーク部の膜厚)を大きくしたい領域とそうでない領域を作り分けることが可能となる。
【0127】
(実施の形態5)
本実施の形態においては、IO領域(IO)およびコア領域(Core)に、6つのMISFETを形成する(Qn1〜Qn3、Qp1〜Qp3)。
【0128】
以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図31は、本実施の形態の半導体装置の構成を示す要部断面図である。図32〜図41は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
【0129】
[構造説明]
まず、図31を参照しながら、本実施の形態の半導体装置の特徴的な構成について説明する。
【0130】
図31に示すように、本実施の形態の半導体装置は、シリコン基板(半導体基板)1のIO領域(IO)のうち、第1nMIS領域1Aに配置されたnチャネル型のMISFETQn1と、シリコン基板1の第1pMIS領域1Bに配置されたpチャネル型のMISFETQp1とを有している。また、IO領域(IO)のうち、シリコン基板1の第2nMIS領域1Cに配置されたnチャネル型のMISFETQn2と、シリコン基板1の第2pMIS領域1Dに配置されたpチャネル型のMISFETQp2とを有している。
【0131】
さらに、本実施の形態の半導体装置は、シリコン基板(半導体基板)1のコア領域(Core)のうち、第3nMIS領域1Eに配置されたnチャネル型のMISFETQn3と、第3pMIS領域1Fに配置されたpチャネル型のMISFETQp3とを有している。
【0132】
IO領域(IO)に形成されるMISFET(Qn1、Qn2、Qp1、Qp2)は、実施の形態1で説明したMISFET(Qn1、Qn2、Qp1、Qp2)と同じ構成である。但し、これらのMISFETが例えば、図31中において、左側からQn2、Qn1、Qp2、Qp1の順で配置されている点は、実施の形態1と異なる(図31、図14参照)。また、IO領域(IO)に形成されるMISFET(Qn1、Qn2、Qp1、Qp2)は、高耐圧用のMISFETであり、コア領域(Core)に形成されるMISFET(Qn3、Qp3)は、低耐圧用のMISFETである。よって、コア領域(Core)に形成されるMISFET(Qn3、Qp3)は、IO領域(IO)に形成されるMISFET(Qn1、Qn2、Qp1、Qp2)と比較し、ゲート長が短く、また、ゲート絶縁膜の膜厚が小さい構成となっている(図31参照)。
【0133】
実施の形態1で説明したように、IO領域(IO)に形成されるMISFET(Qn1、Qn2、Qp1、Qp2)が適用される回路としては、例えば、I/Oバッファ回路を例示することができる。中でも、汎用I/O回路や、PLL回路、MSC回路などに適用することができる。また、I/Oバッファの他、ESD保護回路や昇圧回路などにも適用することができる。また、ここで、MISFET(Qn2、Qp2)は、双方向にキャリア(ホールhまたは電子e)が流れるように駆動されるMISFETであり、MISFET(Qn1、Qp1)は、一方向にしかキャリア(ホールhまたは電子e)が流れないように駆動されるMISFETである(図31参照)。
【0134】
また、コア領域(Core)に形成されるMISFET(Qn3、Qp3)が適用される回路としては、例えば、アナログ回路を例示することができる。ここで、MISFET(Qn3、Qp3)は、双方向にキャリア(ホールhまたは電子e)が流れるように駆動されるMISFETである。
【0135】
上記6つのMISFET(Qn1〜Qn3、Qp1〜Qp3)のゲート電極(GE1〜GE6)は、多結晶シリコンよりなり、ゲート電極(GE1〜GE6)の空乏化の防止等のために、不純物イオンが注入されている。具体的には、nチャネル型のMISFETQn1〜Qn3のゲート電極GE1、GE3、GE5は、n型不純物(例えばリンまたはヒ素)を含有している。pチャネル型のMISFETQp1〜Qp3のゲート電極GE2、GE4、GE6は、p型不純物(例えばホウ素)を含有している。
【0136】
まず、IO領域(IO)に形成されるMISFET(Qn1、Qn2、Qp1、Qp2)について説明する。
【0137】
nチャネル型のMISFETQn1は、シリコン基板1上に酸化シリコン膜3を介して配置されたゲート電極GE1と、このゲート電極GE1の両側のシリコン基板1中に配置された不純物領域(不純物領域対、半導体領域、拡散層、ソース・ドレイン領域)とを有する。この不純物領域は、n+型半導体領域S1、D1およびn−型半導体領域EX1により構成される。この不純物領域のうち、n+型半導体領域S1側がソース領域となり、n+型半導体領域D1側がドレイン領域となる。
【0138】
ここで、上記nチャネル型のMISFETQn1においては、ゲート電極GE1のドレイン領域(n+型半導体領域D1)側の底部がラウンド化している。言い換えれば、ドレイン領域側の側壁酸化膜7の底部にバーズビーク部7dが形成されている。これにより、ゲート電極GE1下のゲート絶縁膜(酸化シリコン膜3およびバーズビーク部7d)のうち、ドレイン領域(n+型半導体領域D1)側の端部の膜厚が、ゲート電極GE1下のゲート絶縁膜のうち、ソース領域(n+型半導体領域S1)側の端部の膜厚よりも大きくなる。なお、これらの膜厚の関係については、実施の形態1で図21を参照しながら説明したように、ゲート電極(GE1、GE2)のドレイン領域(D)側の底部の側壁酸化膜7(バーズビーク部7d)の膜厚をT1dと、ソース領域(S)側の底部の側壁酸化膜7(バーズビーク部7s)の膜厚をT1sとした場合、T1d>T1sの関係にある。
【0139】
また、pチャネル型のMISFETQp1は、シリコン基板1上に酸化シリコン膜3を介して配置されたゲート電極GE2と、このゲート電極GE2の両側のシリコン基板1中に配置された不純物領域(不純物領域対、半導体領域、拡散層、ソース・ドレイン領域)とを有する。この不純物領域は、p+型半導体領域S2、D2およびp−型半導体領域EX2により構成される。この不純物領域のうち、p+型半導体領域S2側がソース領域となり、p+型半導体領域D2側がドレイン領域となる。
【0140】
ここで、上記pチャネル型のMISFETQp1においては、ゲート電極GE2のドレイン領域(p+型半導体領域D2)側の底部がラウンド化している。言い換えれば、ドレイン領域側の側壁酸化膜7の底部にバーズビーク部7dが形成されている。これにより、ゲート電極GE2下のゲート絶縁膜(酸化シリコン膜3およびバーズビーク部7d)のうち、ドレイン領域(p+型半導体領域D2)側の端部の膜厚が、ゲート電極GE1下のゲート絶縁膜のうち、ソース領域(p+型半導体領域S2)側の端部の膜厚よりも大きくなる。なお、これらの膜厚の関係については、実施の形態1で図21を参照しながら説明したように、ゲート電極(GE1、GE2)のドレイン領域(D)側の底部の側壁酸化膜7(バーズビーク部7d)の膜厚をT1dと、ソース領域(S)側の底部の側壁酸化膜7(バーズビーク部7s)の膜厚をT1sとした場合、T1d>T1sの関係にある。
【0141】
一方、nチャネル型のMISFETQn2は、シリコン基板1上に酸化シリコン膜3を介して配置されたゲート電極GE3と、このゲート電極GE3の両側のシリコン基板1中に配置された不純物領域(不純物領域対、半導体領域、拡散層、ソース・ドレイン領域)とを有する。この不純物領域は、n+型半導体領域SD3およびn−型半導体領域EX3により構成される。nチャネル型のMISFETQn2は、不純物領域対間において双方向に電流が流れるよう駆動される。よって、n+型半導体領域SD3のうち、一方がソース領域となり他方がドレイン領域となる場合があり、また、一方がドレイン領域となり他方がソース領域となる場合がある。
【0142】
ここで、上記nチャネル型のMISFETQn2においては、ゲート電極GE3の両側の底部がラウンド化している。言い換えれば、ゲート電極GE3の両側の側壁酸化膜7の底部にバーズビーク部7sdが形成されている。この側壁酸化膜7(バーズビーク部7sd)の膜厚をT1sdとした場合、T1sdは、上記T1dとほぼ等しく、よって、T1sd≒T1d>T1sの関係式1が成り立つ。
【0143】
また、pチャネル型のMISFETQp2は、シリコン基板1上に酸化シリコン膜3を介して配置されたゲート電極GE4と、このゲート電極GE4の両側のシリコン基板1中に配置された不純物領域(不純物領域対、半導体領域、拡散層、ソース・ドレイン領域)とを有する。この不純物領域は、p+型半導体領域SD4およびp−型半導体領域EX4により構成される。pチャネル型のMISFETQp2は、不純物領域対間において双方向に電流が流れるよう駆動される。よって、p+型半導体領域SD4のうち、一方がソース領域となり他方がドレイン領域となる場合があり、また、一方がドレイン領域となり他方がソース領域となる場合がある。
【0144】
ここで、上記pチャネル型のMISFETQp2においては、ゲート電極GE4の両側の底部がラウンド化している。言い換えれば、ゲート電極GE4の両側の側壁酸化膜7の底部にバーズビーク部7sdが形成されている。この側壁酸化膜7(バーズビーク部7sd)の膜厚をT1sdとした場合、T1sdは、上記T1dとほぼ等しく、よって、T1sd≒T1d>T1sの関係式1が成り立つ。
【0145】
次いで、コア領域(Core)に形成されるMISFET(Qn3、Qp3)について説明する。
【0146】
nチャネル型のMISFETQn3は、シリコン基板1上に酸化シリコン膜30を介して配置されたゲート電極GE5と、このゲート電極GE5の両側のシリコン基板1中に配置された不純物領域(不純物領域対、半導体領域、拡散層、ソース・ドレイン領域)とを有する。この不純物領域は、n+型半導体領域SD5およびn−型半導体領域EX5により構成される。nチャネル型のMISFETQn3は、不純物領域対間において双方向に電流が流れるよう駆動される。よって、n+型半導体領域SD5のうち、一方がソース領域となり他方がドレイン領域となる場合があり、また、一方がドレイン領域となり他方がソース領域となる場合がある。
【0147】
ここで、上記nチャネル型のMISFETQn3においては、ゲート電極GE3の両側の底部がラウンド化している。言い換えれば、ゲート電極GE3の両側の側壁酸化膜70の底部にバーズビーク部70sdが形成されている。この側壁酸化膜70(バーズビーク部70sd)の膜厚をT10sdとした場合、T10sdは、上記T1dより小さく、よって、T1sd≒T1d>T10sdの関係式2が成り立つ。
【0148】
pチャネル型のMISFETQp3は、シリコン基板1上に酸化シリコン膜30を介して配置されたゲート電極GE6と、このゲート電極GE6の両側のシリコン基板1中に配置された不純物領域(不純物領域対、半導体領域、拡散層、ソース・ドレイン領域)とを有する。この不純物領域は、p+型半導体領域SD6およびp−型半導体領域EX6により構成される。pチャネル型のMISFETQp3は、不純物領域対間において双方向に電流が流れるよう駆動される。よって、p+型半導体領域SD6のうち、一方がソース領域となり他方がドレイン領域となる場合があり、また、一方がドレイン領域となり他方がソース領域となる場合がある。
【0149】
ここで、上記pチャネル型のMISFETQp3においては、ゲート電極GE6の両側の底部がラウンド化している。言い換えれば、ゲート電極GE6の両側の側壁酸化膜70の底部にバーズビーク部70sdが形成されている。この側壁酸化膜70(バーズビーク部70sd)の膜厚をT10sdとした場合、T10sdは、上記T1dより小さく、よって、T1sd≒T1d>T10sdの関係式2が成り立つ。
【0150】
[製造方法説明]
次いで、図32〜図31を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。なお、実施の形態1と同様の部位には、同じ符号を付し、その製造工程の詳細な説明を省略する。
【0151】
まず、図32に示すように、半導体基板(半導体ウエハ)として、シリコン基板1を準備し、上記シリコン基板1の主面に素子分離領域2を形成する。例えば、シリコン基板1に上記第1nMIS領域1A、第1pMIS領域1B、第2nMIS領域1C、第2pMIS領域1D、第3nMIS領域1Eおよび第3pMIS領域1Fをそれぞれ囲む素子分離溝を形成し、この素子分離溝の内部に絶縁膜を埋め込むことにより、素子分離領域2を形成する。
【0152】
次いで、シリコン基板1の第1nMIS領域1Aにp型ウエルPW1を、シリコン基板1の第1pMIS領域1Bにn型ウエルNW1を、シリコン基板1の第2nMIS領域1Cにp型ウエルPW2を、シリコン基板1の第2pMIS領域1Dにn型ウエルNW2を、シリコン基板1の第3nMIS領域1Eにp型ウエルPW3を、シリコン基板1の第3pMIS領域1Fにn型ウエルNW3を、それぞれ形成する。
【0153】
次いで、例えばフッ酸(HF)水溶液を用いたウェットエッチングなどによりシリコン基板1の表面を清浄化(洗浄)した後、シリコン基板1のIO領域(IO)、即ち、p型ウエルPW1、PW2およびn型ウエルNW1、NW2の表面上に酸化シリコン膜3を形成し、コア領域(Core)、即ち、p型ウエルPW3およびn型ウエルNW3の表面上に酸化シリコン膜30を形成する。この酸化シリコン膜3および30は、ゲート絶縁膜を構成する膜であり、例えば熱酸化法などによって形成することができる。例えば、コア領域(Core)を熱酸化する場合には、IO領域(IO)をマスク膜で覆い、IO領域(IO)を熱酸化する場合には、コア領域(Core)をマスク膜で覆い、異なる条件で、それぞれの領域を熱酸化する。かかる工程により、異なった膜厚の酸化シリコン膜(3、30)を形成することができる。酸化シリコン膜3の膜厚は、酸化シリコン膜30の膜厚より大きく、一例として、酸化シリコン膜3の膜厚は、15nm程度、酸化シリコン膜30の膜厚は、3nm程度である。なお、この酸化シリコン膜3、30をCVD(Chemical Vapor Deposition;化学気相成長)法などを用いて形成してもよい。また、酸化シリコン膜3、30に代えて、窒化シリコン膜などの他の絶縁膜を用いてもよい。
【0154】
次いで、図33に示すように、酸化シリコン膜3、30上に、導電性膜として多結晶シリコン膜(ポリシリコン膜)4を、例えばCVD法を用いて50〜150nm程度の膜厚で形成する。なお、非晶質シリコン膜(アモルファスシリコン膜)を形成し、熱処理を施すことにより多結晶化してもよい。
【0155】
次いで、シリコン基板1の主面上に、すなわち多結晶シリコン膜4上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像する。フォトレジスト膜の膜厚は、例えば、410nm程度である。
【0156】
これにより、第3nMIS領域1E、第2nMIS領域1C、第1nMIS領域1Aおよび第1pMIS領域1Bの第1領域1Bsを覆い、第3pMIS領域1F、第2pMIS領域1Dおよび第1pMIS領域1Bの第2領域1Bdを開口したフォトレジスト膜(マスク膜、レジスト膜、レジストパターン)PR1を形成する。即ち、多結晶シリコン膜4の第3pMIS領域1F、第2pMIS領域1Dおよび第1pMIS領域1Bの第2領域1Bdは露出した状態となる。
【0157】
次いで、フォトレジスト膜PR1をマスクとして、多結晶シリコン膜4中に、p型不純物(例えばホウ素)をイオン注入する。注入条件としては、例えば、3keVのエネルギーで、2E15/cm2程度の濃度でホウ素を注入する。なお、2E15は、2×1015を表す。これにより、第3pMIS領域1F、第2pMIS領域1Dおよび第1pMIS領域1Bの第2領域1Bdの多結晶シリコン膜4にp型不純物が注入される(図34)。図34においては、不純物(不純物イオン)が注入されている様子を模式的にドットで示してある。次いで、フォトレジスト膜PR1をアッシングなどにより除去し、洗浄(例えばAPM洗浄、HPM洗浄など)を行う。
【0158】
次いで、シリコン基板1の主面上に、すなわち多結晶シリコン膜4上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像する。フォトレジスト膜の膜厚は、例えば、410nm程度である。
【0159】
これにより、第3pMIS領域1F、第2pMIS領域1D、第1pMIS領域1Bおよび第1nMIS領域1Aの第1領域1Asを覆い、第3nMIS領域1E、第2nMIS領域1Cおよび第1nMIS領域1Aの第2領域1Adを開口したフォトレジスト膜PR2を形成する。
【0160】
次いで、フォトレジスト膜PR2をマスクとして、多結晶シリコン膜4中に、n型不純物(例えばリンまたはヒ素)をイオン注入する。注入条件としては、例えば、10keVのエネルギーで、6E15/cm2程度の濃度でリンを注入する。これにより、図35に示すように、第3nMIS領域1E、第2nMIS領域1Cおよび第1nMIS領域1Aの第2領域1Adの多結晶シリコン膜4にn型不純物が注入される。図35においても、不純物が注入されている様子を模式的にドットで示してある。次いで、フォトレジスト膜PR2をアッシングなどにより除去し、洗浄(例えばAPM洗浄、HPM洗浄など)を行う。
【0161】
以上のイオン注入工程により、第1nMIS領域1Aの第1領域1Asおよび第1pMIS領域1Bの第1領域1Bsの多結晶シリコン膜4には、不純物が注入されず、それ以外の領域の多結晶シリコン膜4には、n型またはp型の不純物が注入された状態となる(図35参照)。上記のそれ以外の領域とは、第1nMIS領域1Aの第2領域1Ad、第1pMIS領域1Bの第2領域1Bd、第2nMIS領域1C、第2pMIS領域1D、第3nMIS領域1E、及び、第3pMIS領域1Fである。
【0162】
次いで、注入したn型またはp型の不純物の活性化のためのアニール処理(活性化アニール、熱処理)を行う。例えば900℃で10秒程度のRTAを行う。これにより、多結晶シリコン膜4中のn型またはp型不純物が拡散するとともに、活性化する(図36)。このアニール処理時の不純物の拡散により、多結晶シリコン膜4において、不純物が注入されていなかった第1nMIS領域1Aの第1領域1Asおよび第1pMIS領域1Bの第1領域1Bsにも不純物が拡散する。これにより、図36に示すように、第1nMIS領域1Aにおいては、第2領域1Ad、境界領域および第1領域1Asの順に不純物濃度が低下するように、多結晶シリコン膜4において、不純物濃度の濃淡(勾配)が生じる。境界領域とは、第1領域1Asと第2領域1Adとの境界部およびその近傍の領域を意味する。また、第1pMIS領域1Bにおいては、第2領域1Bd、境界領域および第1領域1Bsの順に不純物濃度が低下するように、多結晶シリコン膜4において、不純物濃度の濃淡が生じる。境界領域とは、第1領域1Bsと第2領域1Bdとの境界部およびその近傍の領域を意味する。なお、本実施の形態においては、上記境界部は、ゲート電極の形成予定領域の中心部とほぼ一致する。例えば、ゲート電極(GE1、GE2)は、第1方向(x方向)に延在する短辺L、第1方向と交差する第2方向(y方向)に延在する長辺Wの略矩形状である。即ち、ゲート長はLとなり、ゲート幅はWとなる。この場合、上記境界部は、ゲート電極の形成予定領域のゲート長方向(x方向)の中心部(L/2の位置、c)において、ゲート幅方向(y方向)に延在する(図23の左図参照)。
【0163】
次いで、多結晶シリコン膜4上に、下層にBARCを有するフォトレジスト膜(図示せず)を形成する。次いで、上層のフォトレジスト膜を、露光、現像することにより、フォトレジスト膜を形成する。このフォトレジスト膜の膜厚は、例えば、780nm程度である。このフォトレジスト膜は、ゲート電極(GE1〜GE6)の形成予定領域に残存させる。
【0164】
次いで、フォトレジスト膜をマスクに、上記BARC(図示せず)をエッチングし、続いて、多結晶シリコン膜4をエッチング(選択的に除去)した後、BARCを含むフォトレジスト膜をアッシングなどにより除去し、洗浄(例えばAPM洗浄、HPM洗浄など)を行う。これにより、図37に示すように、第3nMIS領域1Eに、n型不純物がドープされた多結晶シリコン膜4からなるゲート電極GE5が形成され、第3pMIS領域1Fに、p型不純物がドープされた多結晶シリコン膜4からなるゲート電極GE6が形成される。また、第2nMIS領域1Cに、n型不純物がドープされた多結晶シリコン膜4からなるゲート電極GE3が形成され、第2pMIS領域1Dに、p型不純物がドープされた多結晶シリコン膜4からなるゲート電極GE4が形成される。また、第1nMIS領域1Aに、n型不純物がドープされた多結晶シリコン膜4からなるゲート電極GE1が形成され、第1pMIS領域1Bに、p型不純物がドープされた多結晶シリコン膜4からなるゲート電極GE2が形成される。
【0165】
ここで、ゲート電極GE1およびGE2においては、前述した不純物濃度の濃淡が維持されている。即ち、ゲート電極GE1においては、第2領域1Ad側の端部のn型不純物の濃度が高く、境界部から第1領域1As側の端部にかけてn型不純物の濃度が低くなる。また、ゲート電極GE2においては、第2領域1Bd側の端部のp型不純物の濃度が高く、境界部から第1領域1Bs側の端部にかけてp型不純物の濃度が低くなる。
【0166】
また、ゲート電極(GE1〜GE4)のゲート長(L)は、ほぼ等しく、ゲート電極(GE5、GE6)のゲート長より大きい。一例として、ゲート電極(GE1〜GE4)のゲート長(L)は、1μm(=1000nm)、ゲート電極(GE5、GE6)のゲート長は、50nmである。
【0167】
このように、ゲート電極GE1〜GE6に不純物をドープすることで、ゲート電極GE1〜GE4の空乏化を低減できるなど、MISFETの特性の向上を図ることができる。
【0168】
次いで、図38に示すように、例えば、ゲート電極GE1、CE3をマスクとして第1nMIS領域1Aおよび第2nMIS領域1Cにn型不純物(例えばリンまたはヒ素)をイオン注入する。即ち、イオン打ち込みの不要な第1pMIS領域1B、第2pMIS領域1D、第3pMIS領域1Fおよび第3nMIS領域1Eを、フォトレジスト膜PR21で覆い、フォトレジスト膜PR2をマスクとして、n−型半導体領域EX1、EX3用のイオン注入を行う。イオン注入条件としては、例えば、リンを、80keVのエネルギーで、2E13/cm2の濃度でイオン注入する。なお、図38以降において、このイオン打ち込み領域を×印で示す。この工程により、注入されたイオンに対し、後述のアニール処理(熱処理)を施すことにより、n−型半導体領域EX1、EX3が形成される。
【0169】
ここで、第3nMIS領域1Eにも、後述するようにn型不純物(例えばリンまたはヒ素)をイオン注入するが、イオン注入条件が異なるため、ここでは、フォトレジスト膜PR21により覆い、イオン注入を行わない。
【0170】
次いで、フォトレジスト膜PR21が残存した状態で、酸化性雰囲気下で熱処理を施し、ゲート電極GE3およびGE1の側壁に側壁酸化膜7を形成する。即ち、熱酸化法を用いて側壁酸化膜7を形成する。成膜条件としては、例えば、酸素(O2)が100%の雰囲気下で、650℃、30秒で結晶化処理後に、800℃、200秒程度のRTOを施し、2nm程度の膜厚の側壁酸化膜7を形成する。この膜厚は、ゲート電極(GE1〜GE4)の厚さ方向(z方向)の中間部において、ゲート長方向(x方向)の膜厚である(x方向、z方向に関しては、図23の左図参照)。
【0171】
ここで、ゲート電極GE3の両側およびGE1の第2領域1Ad側の底部においては、側壁酸化膜7中に、いわゆるバーズビーク部(7d、7sd)が生じる。よって、これらのゲート電極GE3の両側、GE1の第2領域1Ad側の底部において、ゲート絶縁膜の膜厚(側壁酸化膜7の膜厚)が大きくなる。これは、不純物濃度が高いほど酸化されやすいため、ゲート電極中の不純物濃度が高い領域においては、厚いバーズビーク部(7d、7sd)が形成されるためである。この後、フォトレジスト膜PR21を除去する。
【0172】
次いで、図39に示すように、例えば、ゲート電極GE2、GE4をマスクとして第1pMIS領域1Bおよび第2pMIS領域1Dにp型不純物(例えばホウ素)をイオン注入する。即ち、イオン打ち込みの不要な第1nMIS領域1A、第2nMIS領域1C、第3pMIS領域1Fおよび第3nMIS領域1Eは、フォトレジスト膜PR22で覆い、フォトレジスト膜PR22をマスクとして、p−型半導体領域EX2、EX4用のイオン注入を行う。イオン注入条件としては、例えば、ホウ素を、10keVのエネルギーで、4E13/cm2の濃度でイオン注入する。この工程により、打ち込まれたイオンに対し、後述のアニール処理(熱処理)を施すことにより、p−型半導体領域EX2、EX4。
【0173】
ここで、第3pMIS領域1Fにも、後述するようにp型不純物(例えばホウ素)をイオン注入するが、イオン注入条件が異なるため、ここでは、フォトレジスト膜PR22により覆い、イオン打ち込みを行わない。
【0174】
次いで、フォトレジスト膜PR22が残存した状態で、酸化性雰囲気下で熱処理を施し、ゲート電極GE4およびGE2の側壁に側壁酸化膜7を形成する。即ち、熱酸化法を用いて側壁酸化膜7を形成する。成膜条件としては、例えば、酸素(O2)が100%の雰囲気下で、650℃、30秒で結晶化処理後に、800℃、200秒程度のRTO(Rapid Thermal Oxidation)を施し、2nm程度の膜厚の側壁酸化膜7を形成する。この膜厚は、ゲート電極(GE1〜GE4)の厚さ方向(z方向)の中間部において、ゲート長方向(x方向)の膜厚である(x方向、z方向に関しては、図23の左図参照)。
【0175】
ここで、ゲート電極GE4の両側、GE2の第2領域1Bd側の底部においては、側壁酸化膜7中に、いわゆるバーズビーク部(7d、7sd)が生じる。よって、これらのゲート電極GE4両側、GE2の第2領域1Ad側の底部において、ゲート絶縁膜の膜厚(側壁酸化膜7の膜厚)が大きくなる。これは、不純物濃度が高いほど酸化されやすいため、ゲート電極中の不純物濃度が高い領域においては、厚いバーズビーク部(7d、7sd)が形成されるためである。この後、フォトレジスト膜PR22を除去する。
【0176】
次いで、図40に示すように、例えば、ゲート電極GE5をマスクとして第3nMIS領域1Eにn型不純物(例えばリンまたはヒ素)をイオン注入する。即ち、イオン打ち込みの不要な第3nMIS領域1E以外の領域を、フォトレジスト膜PR23で覆い、n−型半導体領域EX5用のイオン注入を行う。イオン注入条件としては、例えば、ヒ素を、10keVのエネルギーで、2E14/cm2の濃度でイオン注入する。この工程により、打ち込まれたイオンに対し、後述のアニール処理(熱処理)を施すことにより、n−型半導体領域EX5が形成される。
【0177】
次いで、フォトレジスト膜PR23が残存した状態で、酸化性雰囲気下で熱処理を施し、ゲート電極GE5の側壁に側壁酸化膜70を形成する。即ち、熱酸化法を用いて側壁酸化膜70を形成する。成膜条件としては、酸素(O2)が100%の雰囲気下で、650℃、30秒で結晶化処理後に、800℃、200秒程度のRTOを施し、2nm程度である。この膜厚は、ゲート電極(GE5)の厚さ方向(z方向)の中間部において、ゲート長方向(x方向)の膜厚である(x方向、z方向に関しては、図23の左図参照)。
【0178】
ここで、ゲート電極GE5の両側の底部においては、側壁酸化膜70中に、いわゆるバーズビーク部(70sd)が生じる。但し、上記側壁酸化膜70の成膜条件においては、このバーズビーク部70sdの膜厚は極小さく、例えば、0.05nm程度である。この後、フォトレジスト膜PR23を除去する。
【0179】
次いで、図41に示すように、例えば、ゲート電極GE6をマスクとして第3pMIS領域1Fにp型不純物(例えばホウ素)をイオン注入する。即ち、イオン打ち込みの不要な第3pMIS領域1F以外の領域は、フォトレジスト膜PR24で覆い、p−型半導体領域EX6用のイオン注入を行う。イオン注入条件としては、例えば、2フッ化ホウ素を、3keVのエネルギーで、2E14/cm2の濃度でイオン注入する。この工程により、打ち込まれたイオンに対し、後述のアニール処理(熱処理)を施すことにより、p−型半導体領域EX6が形成される。
【0180】
次いで、フォトレジスト膜PR24が残存した状態で、酸化性雰囲気下で熱処理を施し、ゲート電極GE6の側壁に側壁酸化膜70を形成する。即ち、熱酸化法を用いて側壁酸化膜70を形成する。成膜条件としては、酸素(O2)が100%の雰囲気下で、650℃、30秒で結晶化処理後に、800℃、200秒程度のRTOを施し、2nm程度である。この膜厚は、ゲート電極(GE6)の厚さ方向(z方向)の中間部において、ゲート長方向(x方向)の膜厚である(x方向、z方向に関しては、図23の左図参照)。
【0181】
ここで、ゲート電極GE6の両側の底部においては、側壁酸化膜70中に、いわゆるバーズビーク部(70sd)が生じる。但し、上記側壁酸化膜70の形成条件においては、このバーズビーク部70sdの膜厚は極小さく、例えば、0.04nm程度である。この後、フォトレジスト膜PR24を除去する。
【0182】
上記側壁酸化膜7および70の形成工程により、前述の関係式1および2を満たすバーズビーク部(7d、7sd、70sd)が形成される(図31参照)。
【0183】
即ち、nチャネル型のMISFETQn1においては、ドレイン領域側の側壁酸化膜7の底部にバーズビーク部7dが形成され、ドレイン領域(n+型半導体領域D1)側の端部の膜厚が、ゲート電極GE1下のゲート絶縁膜のうち、ソース領域(n+型半導体領域S1)側の端部の膜厚よりも大きくなる。この際、ゲート電極(GE1、GE2)のドレイン領域(D)側の底部の側壁酸化膜7(バーズビーク部7d)の膜厚をT1dと、ソース領域(S)側の底部の側壁酸化膜7(バーズビーク部7s)の膜厚をT1sとした場合、T1d>T1sの関係となる。
【0184】
また、pチャネル型のMISFETQp1においては、ドレイン領域側の側壁酸化膜7の底部にバーズビーク部7dが形成され、ドレイン領域(p+型半導体領域D2)側の端部の膜厚が、ゲート電極GE1下のゲート絶縁膜のうち、ソース領域(p+型半導体領域S2)側の端部の膜厚よりも大きくなる。この際、ゲート電極(GE1、GE2)のドレイン領域(D)側の底部の側壁酸化膜7(バーズビーク部7d)の膜厚をT1dと、ソース領域(S)側の底部の側壁酸化膜7(バーズビーク部7s)の膜厚をT1sとした場合、T1d>T1sの関係にある。
【0185】
一方、nチャネル型のMISFETQn2においては、ゲート電極GE3の両側の側壁酸化膜7の底部にバーズビーク部7sdが形成され、この側壁酸化膜7(バーズビーク部7sd)の膜厚をT1sdとした場合、T1sdは、上記T1dとほぼ等しく、よって、T1sd≒T1d>T1sの関係式1が成り立つ。
【0186】
また、pチャネル型のMISFETQp2においては、ゲート電極GE4の両側の側壁酸化膜7の底部にバーズビーク部7sdが形成され、この側壁酸化膜7(バーズビーク部7sd)の膜厚をT1sdとした場合、T1sdは、上記T1dとほぼ等しく、よって、T1sd≒T1d>T1sの関係式1が成り立つ。
【0187】
また、チャネル型のMISFETQn3においては、ゲート電極GE3の両側の側壁酸化膜70の底部にバーズビーク部70sdが形成され、この側壁酸化膜70(バーズビーク部70sd)の膜厚をT10sdとした場合、T10sdは、上記T1dより小さく、よって、T1sd≒T1d>T10sdの関係式2が成り立つ。
【0188】
pチャネル型のMISFETQp3においては、ゲート電極GE6の両側の側壁酸化膜70の底部にバーズビーク部70sdが形成され、この側壁酸化膜70(バーズビーク部70sd)の膜厚をT10sdとした場合、T10sdは、上記T1dより小さく、よって、T1sd≒T1d>T10sdの関係式2が成り立つ。
【0189】
なお、上記側壁酸化膜7、70(バーズビーク部、7d、7sd、70sd)の膜厚の定義については、実施の形態1において図21を参照しながら説明したとおりである。
【0190】
この後、シリコン基板1の主面上に、絶縁膜として、例えば窒化シリコン膜をCVD法で10〜40nm程度の膜厚で堆積する。この工程により、ゲート電極GE1〜GE6が、窒化シリコン膜で覆われる。
【0191】
次いで、窒化シリコン膜を異方性エッチング(エッチバック)することにより、ゲート電極GE1〜GE6のそれぞれの側壁に、窒化シリコン膜からなるサイドウォール(側壁絶縁膜、サイドウォールスペーサ)SWを形成する。
【0192】
次いで、ゲート電極GE1およびサイドウォールSWの両側の領域に、n+型半導体領域D1、S1の形成用のイオン注入を行う。また、ゲート電極GE3、GE5およびサイドウォールSWの両側の領域にn+型半導体領域SD3、SD5の形成用のイオン注入を行う。ここでは、第1〜第3のpMIS領域(1B、1D、1F)をフォトレジスト膜(図示せず)で覆い、第1〜第3のnMIS領域(1A、1C、1E)に対し同時にイオン注入を行う。
【0193】
次いで、上記フォトレジスト膜を除去し、ゲート電極GE2およびサイドウォールSWの両側の領域にp+型半導体領域D2、S2の形成用のイオン注入を行う。また、ゲート電極GE4、GE6およびサイドウォールSWの両側の領域にn+型半導体領域SD4、SD6の形成用のイオン注入を行う。ここでは、第1〜第3のnMIS領域(1A、1C、1E)をフォトレジスト膜(図示せず)で覆い、第1〜第3のpMIS領域(1B、1D、1F)に対し同時にイオン注入を行う。
【0194】
上記イオン注入後、導入した不純物の活性化のためのアニール処理(活性化アニール、熱処理)を行う。例えば900〜1100℃程度のスパイクアニールを行う。これにより、各領域に注入した不純物を拡散させ、また、活性化する。これにより、n−型半導体領域EX1、EX3、EX5、p−型半導体領域EX2、EX4、EX6、n+型半導体領域D1、S1、SD3、SD5およびp+型半導体領域D2、S2、SD4、SD6を形成することができる(図31参照)。
【0195】
以上の工程により、LDD構造の不純物領域(不純物領域対、半導体領域、拡散層、ソース・ドレイン領域)を有するnチャネル型MISFETQn1、Qn2、Qn3およびpチャネル型MISFETQp1、Qp2、Qp3が形成される(図31)。この後、実施の形態1と同様に、層間絶縁膜32やプラグPGが形成される。
【0196】
このように、本実施の形態においても、実施の形態1と同様の効果を奏する。即ち、一方向に駆動されるMISFET(Qn1、Qp1)において、そのゲート電極(GE1、GE2)のドレイン領域側の不純物濃度を高くし、ソース領域側の不純物濃度を低くする。これにより、その酸化レート(酸化速度、酸化率、酸化のされ易さ)の違いを利用し、ドレイン領域側のバーズビーク部7dを大きくし、ソース領域側のバーズビーク部7sを小さくした(バーズビーク部7sが形成されない場合も含む)。このように、ドレイン領域側の端部のゲート絶縁膜(酸化シリコン膜3およびバーズビーク部7d)の膜厚を大きくすることで、GIDLが緩和され、オフリーク電流を減少させることができる。また、ソース領域側の端部のゲート絶縁膜の膜厚を小さくすることで、オン電流を増加させることができる。
【0197】
さらに、本実施の形態においては、低濃度半導体領域(n−型半導体領域EX1、EX3、EX5、p−型半導体領域EX2、EX4、EX6)のイオン注入マスク(PR21〜PR24)を利用して、側壁酸化を行った。これにより、マスク数(露光の原版の数)やマスク工程(フォトレジスト膜の形成工程)を増やすことなく、コア領域(Core)のMISFETのゲート電極(GE5、GE6)と、IO領域(IO)のMISFETのゲート電極(GE1〜GE4)に対し、選択的にバーズビークを形成することができる。言い換えれば、マスク数(露光の原版の数)やマスク工程(フォトレジスト膜の形成工程)を増やすことなく、コア領域(Core)のMISFETのゲート電極(GE5、GE6)と、IO領域(IO)のMISFETのゲート電極(GE1〜GE4)の側壁酸化量およびバーズビーク量を変えることができる。
【0198】
本実施の形態においては、微細に、即ち、ゲート長が小さく、また、ゲート絶縁膜が薄く設計される、コア領域(Core)のMISFETのゲート電極(GE5、GE6)に対するバーズビーク量を小さくすることができる。
【0199】
前述したとおり、各MISFET(Qn1〜Qn3、Qp1〜Qp3)のバーズビーク部の膜厚については、T1sd≒T1d>T1s…関係式1およびT1sd≒T1d>T10sd…関係式2が成り立つ。よって、本実施の形態によれば、これらの関係式を満たすバーズビークの形成を短工程で簡易に形成することができる。
【0200】
なお、本実施の形態においても、IO領域(IO)のMISFET(Qn1、Qn2、Qp1、Qp2)の形成に際し、実施の形態2〜4で説明したフォトレジスト膜を適用してもよい。また、コア領域(Core)のMISFET(Qn3、Qp3)の形成に際しても、実施の形態4で説明したフォトレジスト膜を用い、ゲート電極(GE5、GE6)中の不純物濃度を調整してもよい。
【0201】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【0202】
本発明は、半導体装置および半導体装置の製造技術に適用して有効である。
【符号の説明】
【0203】
1 シリコン基板
1A 第1nMIS領域
1Ad 第2領域
1As 第1領域
1B 第1pMIS領域
1Bd 第2領域
1Bs 第1領域
1C 第2nMIS領域
1D 第2pMIS領域
1E 第3nMIS領域
1F 第3pMIS領域
2 素子分離領域
3 酸化シリコン膜
30 酸化シリコン膜
4 多結晶シリコン膜
7 側壁酸化膜
70 側壁酸化膜
7d バーズビーク部
7s バーズビーク部
7sd バーズビーク部
70sd バーズビーク部
23 金属シリサイド層
32 層間絶縁膜
CNT コンタクトホール
D ドレイン領域
D1 n+型半導体領域
D2 p+型半導体領域
e 電子
EX1、EX3 n−型半導体領域
EX2、EX4 p−型半導体領域
EX5 n−型半導体領域
EX6 p−型半導体領域
GE、GE1、GE2、GE3、GE4 ゲート電極
GE5、GE6 ゲート電極
h ホール
NW1、NW2、NW3 n型ウエル
PG プラグ
PR1、PR2、PR3 フォトレジスト膜
PR21、PR22、PR23、PR24 フォトレジスト膜
PW、PW1、PW2、PW3 p型ウエル
Qn、Qn1、Qn2、Qn3 nチャネル型MISFET
Qp、Qp1、Qp2、Qp3 pチャネル型MISFET
rd、rs、rsd 半径
S ソース領域
Sp スリット
S1 n+型半導体領域
S2 p+型半導体領域
SD3、SD5 n+型半導体領域
SD4、SD6 p+型半導体領域
SW サイドウォール
T1d 膜厚
T1s 膜厚
T1sd 膜厚
T10sd 膜厚
T3 膜厚
W1Ad、W1Bd、WS1 幅
WS2 間隔
【特許請求の範囲】
【請求項1】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に、導電性膜を形成する工程と、
前記導電性膜上に形成されたマスク膜であって、前記導電性膜の第1領域を覆い、前記第1領域と隣接する第2領域が開口したマスク膜を形成する工程と、
前記マスク膜を介して前記導電性膜中に不純物イオンを注入する工程と、
前記導電性膜を選択的に除去することにより、前記第1領域と第2領域との境界を含む領域にゲート電極を形成する工程と、
熱処理を施し、前記ゲート電極の側壁に酸化膜を形成する工程と、
前記ゲート電極の前記第2領域側の端部の下方に位置する前記半導体基板中にドレイン領域を形成し、前記ゲート電極の前記第1領域側の端部の下方に位置する前記半導体基板中にソース領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項2】
前記酸化膜は、前記ゲート電極の前記ドレイン領域側の側壁並びに底部、および前記ゲート電極の前記ソース領域側の側壁並びに底部に形成され、
前記ドレイン領域側の底部における前記酸化膜と前記絶縁膜との膜厚の和は、前記ソース領域側の底部における前記酸化膜と前記絶縁膜との膜厚の和よりも大きいことを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記ゲート電極は、第1方向に所定の幅を有し、前記第1方向と交差する第2方向に延在するように形成され、
前記第1領域と第2領域との境界は、前記所定の幅の中間部に位置し、前記第2方向に延在することを特徴とする請求項1記載の半導体装置の製造方法。
【請求項4】
前記ゲート電極は、第1方向に所定の幅を有し、前記第1方向と交差する第2方向に延在するように形成され、
前記第1領域と第2領域との境界は、前記所定の幅の中間部より前記ソース領域側に位置し、前記第2方向に延在することを特徴とする請求項1記載の半導体装置の製造方法。
【請求項5】
前記ゲート電極は、第1方向に所定の幅を有し、前記第1方向と交差する第2方向に延在するように形成され、
前記マスク膜は、前記第1領域上に複数の開口部を有し、
前記複数の開口部の前記第1方向の幅は、前記第2領域の開口の前記第1方向の幅より小さいことを特徴とする請求項1記載の半導体装置の製造方法。
【請求項6】
前記導電性膜は、シリコン膜であることを特徴とする請求項1記載の半導体装置の製造方法。
【請求項7】
前記不純物イオンは、n型の不純物イオンであることを特徴とする請求項1記載の半導体装置の製造方法。
【請求項8】
前記不純物イオンは、p型の不純物イオンであることを特徴とする請求項1記載の半導体装置の製造方法。
【請求項9】
第1の素子形成領域と第2の素子形成領域とを有する半導体基板上に、絶縁膜を形成する工程と、
前記絶縁膜上に、導電性膜を形成する工程と、
前記導電性膜上に配置されたマスク膜であって、前記第1の素子形成領域に位置する前記導電性膜の第1領域を覆い、前記第1領域と隣接する第2領域を開口し、さらに、前記第2の素子形成領域を開口したマスク膜を形成する工程と、
前記マスク膜を介して前記導電性膜中に不純物イオンを注入する工程と、
前記導電性膜を選択的に除去することにより、
前記第1の素子形成領域において、前記第1領域と第2領域との境界を含む領域に第1ゲート電極を形成し、前記第2の素子形成領域に第2ゲート電極を形成する工程と、
熱処理を施し、前記第1ゲート電極の側壁および前記第2ゲート電極の側壁に酸化膜を形成する工程と、
前記第1ゲート電極の両側の前記半導体基板中に第1の導電型不純物領域対を形成し、前記第2ゲート電極の両側の前記半導体基板中に第2の導電型不純物領域対を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項10】
前記酸化膜は、前記第1ゲート電極の前記第2領域側の側壁並びに底部、および前記第1ゲート電極の前記第1領域側の側壁並びに底部に形成され、
前記第2領域側の底部における前記酸化膜と前記絶縁膜との膜厚の和は、前記第1領域側の底部における前記酸化膜と前記絶縁膜との膜厚の和よりも大きいことを特徴とする請求項9記載の半導体装置の製造方法。
【請求項11】
前記酸化膜は、前記第1ゲート電極の前記第2領域側の側壁並びに底部、および前記第1ゲート電極の前記第1領域側の側壁並びに底部に形成され、さらに、前記第2ゲート電極の両側の側壁並びに底部に形成され、
前記第2ゲート電極の両側の底部における前記酸化膜と前記絶縁膜との膜厚の和は、それぞれ、前記第1領域側の底部における前記酸化膜と前記絶縁膜との膜厚の和よりも大きいことを特徴とする請求項9記載の半導体装置の製造方法。
【請求項12】
前記第1の導電型不純物領域対は、第1電界効果トランジスタの構成部位であり、
前記第1電界効果トランジスタは、
前記第1の導電型不純物領域対のうち、前記第1ゲート電極の第2領域側の第1不純物領域をドレインとし、
前記第1の導電型不純物領域対のうち、前記第1ゲート電極の第1領域側の第1不純物領域をソースとして、駆動されるものであることを特徴とする請求項9記載の半導体装置の製造方法。
【請求項13】
前記第1の導電型不純物領域対は、第1電界効果トランジスタの構成部位であり、
前記第1電界効果トランジスタは、
前記第1の導電型不純物領域対のうち、前記第1ゲート電極の第2領域側の第1不純物領域をドレインとし、
前記第1の導電型不純物領域対のうち、前記第1ゲート電極の第1領域側の第1不純物領域をソースとして、駆動されるものであり、
前記第2の導電型不純物領域対は、第2電界効果トランジスタの構成部位であり、
前記第2電界効果トランジスタは、
前記不純物領域対間において双方向に電流が流れるよう駆動されるものである、
ことを特徴とする請求項9記載の半導体装置の製造方法。
【請求項14】
前記半導体基板は、さらに、第3の素子形成領域を有し、
前記マスク膜は、前記第3の素子形成領域に位置する前記導電性膜を覆うことを特徴とする請求項9記載の半導体装置の製造方法。
【請求項15】
半導体基板上に第1ゲート絶縁膜を介して配置された第1ゲート電極と、
前記第1ゲート電極の両側の前記半導体基板中に配置されたソース領域およびドレイン領域と、を有する第1電界効果トランジスタと、
前記半導体基板上に第2ゲート絶縁膜を介して配置された第2ゲート電極と、
前記第2ゲート電極の両側の前記半導体基板中に配置された不純物領域対と、を有する第2電界効果トランジスタと、
を有し、
前記第1ゲート電極下の前記第1ゲート絶縁膜のうち、前記ドレイン領域側の端部の膜厚は、前記第1ゲート電極下の前記第1ゲート絶縁膜のうち、前記ソース領域側の端部の膜厚よりも大きく、
前記第2ゲート電極下の前記第2ゲート絶縁膜のうち、前記第2ゲート電極の両側の端部の膜厚は、それぞれ、前記第1ゲート絶縁膜の前記ソース領域側の端部の膜厚よりも大きいことを特徴とする半導体装置。
【請求項16】
前記第1ゲート電極下の前記第1ゲート絶縁膜のうち、前記ドレイン領域側の膜厚は、前記第1ゲート電極の前記ドレイン領域側の端部から徐々に減少し、
前記第1ゲート電極下の前記第1ゲート絶縁膜のうち、前記ソース領域側の膜厚は、前記第1ゲート電極の前記ソース領域側の端部から徐々に減少している、
ことを特徴とする請求項15記載の半導体装置。
【請求項17】
前記第1ゲート電極の前記ドレイン領域側の底面は、曲面形状を有し、
前記第1ゲート電極の前記ソース領域側の底面は、曲面形状を有している、
ことを特徴とする請求項16記載の半導体装置。
【請求項18】
前記第1ゲート電極の前記ドレイン領域側の底面は、テーパー形状を有し、
前記第1ゲート電極の前記ソース領域側の底面は、テーパー形状を有している、
ことを特徴とする請求項16記載の半導体装置。
【請求項19】
前記第1ゲート電極および前記第2ゲート電極は、シリコン膜であることを特徴とする請求項15記載の半導体装置。
【請求項20】
前記第1電界効果トランジスタと前記第2電界効果トランジスタとは、nチャンネル型電界効果トランジスタであることを特徴とする請求項15記載の半導体装置。
【請求項21】
前記第1電界効果トランジスタと前記第2電界効果トランジスタとは、pチャンネル型電界効果トランジスタであることを特徴とする請求項15記載の半導体装置。
【請求項1】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に、導電性膜を形成する工程と、
前記導電性膜上に形成されたマスク膜であって、前記導電性膜の第1領域を覆い、前記第1領域と隣接する第2領域が開口したマスク膜を形成する工程と、
前記マスク膜を介して前記導電性膜中に不純物イオンを注入する工程と、
前記導電性膜を選択的に除去することにより、前記第1領域と第2領域との境界を含む領域にゲート電極を形成する工程と、
熱処理を施し、前記ゲート電極の側壁に酸化膜を形成する工程と、
前記ゲート電極の前記第2領域側の端部の下方に位置する前記半導体基板中にドレイン領域を形成し、前記ゲート電極の前記第1領域側の端部の下方に位置する前記半導体基板中にソース領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項2】
前記酸化膜は、前記ゲート電極の前記ドレイン領域側の側壁並びに底部、および前記ゲート電極の前記ソース領域側の側壁並びに底部に形成され、
前記ドレイン領域側の底部における前記酸化膜と前記絶縁膜との膜厚の和は、前記ソース領域側の底部における前記酸化膜と前記絶縁膜との膜厚の和よりも大きいことを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記ゲート電極は、第1方向に所定の幅を有し、前記第1方向と交差する第2方向に延在するように形成され、
前記第1領域と第2領域との境界は、前記所定の幅の中間部に位置し、前記第2方向に延在することを特徴とする請求項1記載の半導体装置の製造方法。
【請求項4】
前記ゲート電極は、第1方向に所定の幅を有し、前記第1方向と交差する第2方向に延在するように形成され、
前記第1領域と第2領域との境界は、前記所定の幅の中間部より前記ソース領域側に位置し、前記第2方向に延在することを特徴とする請求項1記載の半導体装置の製造方法。
【請求項5】
前記ゲート電極は、第1方向に所定の幅を有し、前記第1方向と交差する第2方向に延在するように形成され、
前記マスク膜は、前記第1領域上に複数の開口部を有し、
前記複数の開口部の前記第1方向の幅は、前記第2領域の開口の前記第1方向の幅より小さいことを特徴とする請求項1記載の半導体装置の製造方法。
【請求項6】
前記導電性膜は、シリコン膜であることを特徴とする請求項1記載の半導体装置の製造方法。
【請求項7】
前記不純物イオンは、n型の不純物イオンであることを特徴とする請求項1記載の半導体装置の製造方法。
【請求項8】
前記不純物イオンは、p型の不純物イオンであることを特徴とする請求項1記載の半導体装置の製造方法。
【請求項9】
第1の素子形成領域と第2の素子形成領域とを有する半導体基板上に、絶縁膜を形成する工程と、
前記絶縁膜上に、導電性膜を形成する工程と、
前記導電性膜上に配置されたマスク膜であって、前記第1の素子形成領域に位置する前記導電性膜の第1領域を覆い、前記第1領域と隣接する第2領域を開口し、さらに、前記第2の素子形成領域を開口したマスク膜を形成する工程と、
前記マスク膜を介して前記導電性膜中に不純物イオンを注入する工程と、
前記導電性膜を選択的に除去することにより、
前記第1の素子形成領域において、前記第1領域と第2領域との境界を含む領域に第1ゲート電極を形成し、前記第2の素子形成領域に第2ゲート電極を形成する工程と、
熱処理を施し、前記第1ゲート電極の側壁および前記第2ゲート電極の側壁に酸化膜を形成する工程と、
前記第1ゲート電極の両側の前記半導体基板中に第1の導電型不純物領域対を形成し、前記第2ゲート電極の両側の前記半導体基板中に第2の導電型不純物領域対を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項10】
前記酸化膜は、前記第1ゲート電極の前記第2領域側の側壁並びに底部、および前記第1ゲート電極の前記第1領域側の側壁並びに底部に形成され、
前記第2領域側の底部における前記酸化膜と前記絶縁膜との膜厚の和は、前記第1領域側の底部における前記酸化膜と前記絶縁膜との膜厚の和よりも大きいことを特徴とする請求項9記載の半導体装置の製造方法。
【請求項11】
前記酸化膜は、前記第1ゲート電極の前記第2領域側の側壁並びに底部、および前記第1ゲート電極の前記第1領域側の側壁並びに底部に形成され、さらに、前記第2ゲート電極の両側の側壁並びに底部に形成され、
前記第2ゲート電極の両側の底部における前記酸化膜と前記絶縁膜との膜厚の和は、それぞれ、前記第1領域側の底部における前記酸化膜と前記絶縁膜との膜厚の和よりも大きいことを特徴とする請求項9記載の半導体装置の製造方法。
【請求項12】
前記第1の導電型不純物領域対は、第1電界効果トランジスタの構成部位であり、
前記第1電界効果トランジスタは、
前記第1の導電型不純物領域対のうち、前記第1ゲート電極の第2領域側の第1不純物領域をドレインとし、
前記第1の導電型不純物領域対のうち、前記第1ゲート電極の第1領域側の第1不純物領域をソースとして、駆動されるものであることを特徴とする請求項9記載の半導体装置の製造方法。
【請求項13】
前記第1の導電型不純物領域対は、第1電界効果トランジスタの構成部位であり、
前記第1電界効果トランジスタは、
前記第1の導電型不純物領域対のうち、前記第1ゲート電極の第2領域側の第1不純物領域をドレインとし、
前記第1の導電型不純物領域対のうち、前記第1ゲート電極の第1領域側の第1不純物領域をソースとして、駆動されるものであり、
前記第2の導電型不純物領域対は、第2電界効果トランジスタの構成部位であり、
前記第2電界効果トランジスタは、
前記不純物領域対間において双方向に電流が流れるよう駆動されるものである、
ことを特徴とする請求項9記載の半導体装置の製造方法。
【請求項14】
前記半導体基板は、さらに、第3の素子形成領域を有し、
前記マスク膜は、前記第3の素子形成領域に位置する前記導電性膜を覆うことを特徴とする請求項9記載の半導体装置の製造方法。
【請求項15】
半導体基板上に第1ゲート絶縁膜を介して配置された第1ゲート電極と、
前記第1ゲート電極の両側の前記半導体基板中に配置されたソース領域およびドレイン領域と、を有する第1電界効果トランジスタと、
前記半導体基板上に第2ゲート絶縁膜を介して配置された第2ゲート電極と、
前記第2ゲート電極の両側の前記半導体基板中に配置された不純物領域対と、を有する第2電界効果トランジスタと、
を有し、
前記第1ゲート電極下の前記第1ゲート絶縁膜のうち、前記ドレイン領域側の端部の膜厚は、前記第1ゲート電極下の前記第1ゲート絶縁膜のうち、前記ソース領域側の端部の膜厚よりも大きく、
前記第2ゲート電極下の前記第2ゲート絶縁膜のうち、前記第2ゲート電極の両側の端部の膜厚は、それぞれ、前記第1ゲート絶縁膜の前記ソース領域側の端部の膜厚よりも大きいことを特徴とする半導体装置。
【請求項16】
前記第1ゲート電極下の前記第1ゲート絶縁膜のうち、前記ドレイン領域側の膜厚は、前記第1ゲート電極の前記ドレイン領域側の端部から徐々に減少し、
前記第1ゲート電極下の前記第1ゲート絶縁膜のうち、前記ソース領域側の膜厚は、前記第1ゲート電極の前記ソース領域側の端部から徐々に減少している、
ことを特徴とする請求項15記載の半導体装置。
【請求項17】
前記第1ゲート電極の前記ドレイン領域側の底面は、曲面形状を有し、
前記第1ゲート電極の前記ソース領域側の底面は、曲面形状を有している、
ことを特徴とする請求項16記載の半導体装置。
【請求項18】
前記第1ゲート電極の前記ドレイン領域側の底面は、テーパー形状を有し、
前記第1ゲート電極の前記ソース領域側の底面は、テーパー形状を有している、
ことを特徴とする請求項16記載の半導体装置。
【請求項19】
前記第1ゲート電極および前記第2ゲート電極は、シリコン膜であることを特徴とする請求項15記載の半導体装置。
【請求項20】
前記第1電界効果トランジスタと前記第2電界効果トランジスタとは、nチャンネル型電界効果トランジスタであることを特徴とする請求項15記載の半導体装置。
【請求項21】
前記第1電界効果トランジスタと前記第2電界効果トランジスタとは、pチャンネル型電界効果トランジスタであることを特徴とする請求項15記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【公開番号】特開2012−124313(P2012−124313A)
【公開日】平成24年6月28日(2012.6.28)
【国際特許分類】
【出願番号】特願2010−273582(P2010−273582)
【出願日】平成22年12月8日(2010.12.8)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成24年6月28日(2012.6.28)
【国際特許分類】
【出願日】平成22年12月8日(2010.12.8)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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