【課題】耐圧が高く且つオン電圧の低いＧａＮ系半導体装置を提供する。
【解決手段】基板（６２）と基板（６２）上に形成されたＧａＮ層（６４）とを備え、ＧａＮ層（６４）は、平坦部（６４ａ）と平坦部の表面中央部に形成された凸部（６４ｂ）とを有し、ＧａＮ層（６４）の凸部（６４ｂ）の上面には高不純物濃度のｎ⁺ 型ＧａＮ層（６６）が形成され、ＧａＮ層（６４）の平坦部の表面及び凸部の両側面並びｎ⁺ 型ＧａＮ層（６６）の側面は、ＧａＮ層（６４）よりもバンドギャップエネルギーの大きいアンドープのＡｌＧａＮ層（７０）によって被覆され、ＧａＮ層（６４）とＡｌＧａＮ層（７０）はヘテロ接合をなし、ＧａＮ層（６４）側のヘテロ接合面近傍には２次元電子ガスが発生するＧａＮ系半導体装置。 （もっと読む）

【課題】耐圧が高く且つオン電圧の低いＧａＮ系半導体装置を提供する。
【解決手段】基板（３１２）と基板（３１２）上に形成されたＧａＮバッファ層（３１４）と、バッファ層（３１４）上に形成されたｎ⁺ 型ＧａＮ層（３１６）とを備え、ＧａＮ層（３１６）上に所定の幅Ｄでｎ型ＧａＮ層（３１８）が形成されて、
更に、ｎ型ＧａＮ層（３１８）の幅（Ｄ）よりも狭い幅（ｄ）でｎ型ＧａＮ層（３１８）の上面にショットキー接合する第１アノード電極と、第１アノード電極（３２６）で覆われた部分以外のｎ型ＧａＮ層（３１８）の表面にショットキー接合して、さらに第１アノード電極（３２６）に電気的に接続された第２アノード電極（３２８）とを備えており、ｎ⁺ 型ＧａＮ層（３１６）の表面の外方部分には、ｎ⁺ 型ＧａＮ層（３１６）にオーミック接合するカソード電極（３３４）が設けられたことを特徴とするＧａＮ系半導体装置。 （もっと読む）

【課題】改善されたパワーデバイスに加えてそれらの製造方法，パッケージ化の実施例を提供する。１実施例としては、シールドされたゲートトレンチＭＯＳＦＥＴにおいて、多くの電荷調整技術と寄生容量を低減する他の技術とを組み合わせて、改善された電圧性能，速いスイッチング速度および低いオン抵抗を有するパワーデバイスを提供する。
【解決手段】シールドポリ３１１の上にゲートポリ３１０を含み、垂直方向電荷制御のために、ゲートトレンチ３０２より深い位置にある非ゲートトレンチを含み、電荷制御トレンチ３０１は、トレンチの最上部でソース金属に接続する導電材料の単層を有し得るが、独立してバイアスがかけられ、多重に積み重ねられたポリ電極３１３を使用する。また、デュアルゲート構造を用いることによってゲートとドレインとの間の容量Ｃｇｄを低減する。 （もっと読む）

【課題】 耐圧が高く且つオン電圧の低いＧａＮ系半導体装置を提供する。
【解決手段】 ＧａＮ系ショットキーダイオード（１０）のサファイア基板（１２）上にはＧａＮバッファ層（１４）とｎ⁺ 型ＧａＮ層（１６）と表面の一部が凸部形状をなすｎ型ＧａＮ層（１８）とが形成されている。凸部（１８ｂ）の上面にＴｉ電極（２６）がショットキー接合し、凸部側面にＡｌ_0.2Ｇａ_0.8Ｎ層（２２）を介してＰｔ電極（２８）がショットキー接合し、ｎ⁺ 型ＧａＮ層上にＴａＳｉ層からなるカソード電極（３４）がオーミック接合している。Ｔｉ電極とＰｔ電極は複合アノード電極（３０）を構成し、ショットキーダイオードの耐圧向上とオン電圧低減に寄与する。 （もっと読む）

【課題】基板上に形成された立体構造の特定の方向を向いた面を選択的に加工する。
【解決手段】基板２０１上に、基板表面と平行でない第１の面を有する第１の構造体２０３及び前記基板表面及び前記第１の面と平行でない第２の面を有する第２の構造体２０２を形成する工程と、前記第２の面と平行に、かつ基板２０１の表面に対して斜めの方向で、前記第１の面に粒子３０１を照射する工程と、前記第１及び第２の面に対し互いに異なる成膜速度での成膜処理又は互いに異なるエッチングレートでのエッチング処理を行う工程と、を備える。 （もっと読む）

【課題】 上層配線が半導体層に接続された薄膜トランジスタにおいて、コンタクトホール形成部の層間絶縁膜の厚さを薄くし、均一なコンタクトホールの形成を可能とする。
【解決手段】 多結晶半導体層３を活性層とし、層間絶縁膜６に形成されたコンタクトホール７を介して配線が多結晶半導体層３に接続されている。多結晶半導体層３に接続される配線は、複層配線のうちの２層目以上の上層配線（第２配線８）である。コンタクトホール７に対応する位置に所定の厚さを有する下地パターン１０が形成され、この下地パターン１０上に多結晶半導体層３の第２配線８との接続部分（ソース領域３ａ及びドレイン領域３ｂ）が形成されている。 （もっと読む）

【課題】ソース電極やドレイン電極のアニール処理を行っても、ゲート領域の半導体層界面が劣化しないＧａＮ系半導体素子の製造方法を提供する。
【解決手段】 サファイア基板１上にアンドープＧａＮ層２、ｎ型ＡｌＧａＮドレイン層３、ｎ型ＧａＮ層４、ｐ型ＧａＮチャネル層５、ｎ型ＧａＮソース層６が形成されている。ｎ型ＡｌＧａＮドレイン層３〜ｎ型ＧａＮソース層６に至る積層構造を、断面がほぼ矩形となるようにｎ型ＧａＮ層ソース層６からｎ型ＡｌＧａＮドレイン層３が露出する深さまでエッチングして、ドレイン電極８とソース電極７とを作製し、電極アニール処理を行う。その後、ゲートを形成するためのエッチングを行い、ゲート絶縁膜９、ゲート電極１０を形成する。 （もっと読む）

【課題】材料費、工程数を低減しその結果歩留まりを向上させ、コストを低減する。
【解決手段】薄膜トランジスタと、薄膜トランジスタと電気的に接続される電極１０４を有する光制御素子と、を備えた光制御装置であって、薄膜トランジスタの半導体領域１０２と画素電極１０４とが同一の半導体層からなり、同一の半導体層はＩｎ，Ｇａ，Ｚｎから選択される元素の少なくとも一つを含む酸化物からなる非晶質層である。半導体層の画素電極となる部分は、半導体領域よりも抵抗率が低い。また、保持電荷蓄積容量部にも抵抗率の低い領域を用いることができる。加えて、電極を延設し配線として用いることもできる。光制御素子はエレクトロルミネッセンス素子、液晶セル、電気泳動型粒子セル等を用いることができる。 （もっと読む）

【課題】プレーナ装置またはマルチゲート装置（ＭｕＧＦＥＴ）のＨｆベースの誘電体ゲートスタックに、フッ素を導入し、負バイアス温度安定性および正バイアス温度安定性（ＮＢＴＩおよびＰＢＴＩ）を大幅に改良する、新規で、効果的で、費用対効果の高い方法を提供する。
【解決手段】新規な方法は、フッ素を導入するためにＳＦ_６ベースの金属エッチング化学反応を用い、これにより標準プロセスフローの熱量の後に、界面の優秀なＨパッシベーションが得られる。この方法の優位点は、この方法がＦを導入するための金属ゲートエッチングを用いて、追加の注入や処理が不要であることである。新たな方法を用いた大幅なＢＴＩの改良に加えて、ＭｕＧＦＥＴ装置において、より良いＶ_ｔｈの制御性と増加した駆動電流を得ることができる。 （もっと読む）

【課題】ゲート構造の小型化に対応しやすく、製造が容易な３次元構造のゲート絶縁膜を有する半導体装置の提供を課題とする。
【解決手段】本発明の半導体装置は、半導体基板に３次元構造のゲート絶縁膜が形成され、ゲート絶縁膜に接するゲート電極が半導体基板上に突出形成され、ゲート絶縁膜の周囲の半導体基板に該半導体基板の拡散層領域を介してソース電極およびドレイン電極が形成され、ゲート電極周囲の半導体基板上面が、半導体基板上に突出形成されたゲート電極の側面を覆う保護絶縁膜で覆われ、この保護絶縁膜の上に層間絶縁膜が積層されてなる。 （もっと読む）

【課題】 ＦｉｎＦｅｔデバイスのフィンの上に完全にシリサイド化されたデュアル・ゲートを形成する方法を提供すること。
【解決手段】 ＦｉｎＦｅｔデバイスのフィンの上に完全にシリサイド化されたゲートを形成する方法が開示される。本開示は、ポリシリコン層及びポリシリコン・ゲルマニウム層から各々のフィンの上のゲート・スタックをパターン形成し、次に、フィンの一方の上のポリシリコン・ゲルマニウム層を除去する方法を提供する。本開示は、さらに、両方のフィンの上に金属層を形成することと、ＦｉｎＦｅｔデバイスをアニールして、ＦｉｎＦｅｔデバイスの各々のフィンの上に完全にシリサイド化されたゲートを形成することとを含む。 （もっと読む）

【課題】オン電圧が低くかつ逆方向リーク電流が小さな整流素子と、その整流素子を用いることによって低損失かつ高効率で動作することができる電力変換装置を提供する。
【解決手段】整流素子は、第１の窒化物半導体層３を備えている。第１の窒化物半導体層３上には第１の窒化物半導体層３よりも禁制帯幅が広い第２の窒化物半導体層４が形成されている。第２の窒化物半導体層４上には第１のアノード電極６が形成されている。さらに、第１のアノード電極６の下方の位置の第１窒化物半導体層３および第２窒化物半導体層４にフッ素導入領域９が形成されている。 （もっと読む）

【課題】３次元トランジスタの下部拡散層同士を接続する配線抵抗を低減する。
【解決手段】Ｘ方向及びＹ方向にマトリクス配置され、半導体基板１００の主面に対して垂直方向に延びる複数の柱状体１００ｅと、柱状体１００ｅの表面を覆うゲート絶縁膜１０６と、柱状体１００ｅの上部及び下部にそれぞれ形成された上部拡散層１０７及び下部拡散層１０８と、柱状体１００ｅの周囲を取り囲むゲート電極１１０と、Ｙ方向に隣接する下部拡散層１０８同士を互いに短絡させる下部電極１０４とを備える。これにより、下部拡散層１０８同士を接続する配線抵抗を大幅に低減することが可能となる。したがって、下部拡散層１０８側をビット線としたメモリセルアレイを構成した場合、ビット線抵抗の低減によって消費電力を低減することができるとともに、高速動作を行うことが可能となる。 （もっと読む）

【課題】Ｐ型およびＮ型III−Ｖ族窒化物半導体層の両方に対して良好に接続される電極を有する半導体装置を提供する。
【解決手段】この電界効果トランジスタは、サファイア基板４１上に窒化物半導体積層構造部２を配置して構成されている。窒化物半導体積層構造部２は、Ｎ型ＧａＮ層５、Ｐ型ＧａＮ層６、およびＮ型ＧａＮ層７を有している。窒化物化合物半導体積層構造部２には、断面Ｖ字形のトレンチ１６が形成されており、このトレンチ１６の壁面１７にゲート絶縁膜が形成され、さらに、このゲート絶縁膜１９を挟んで壁面１７に対向するようにゲート電極２０が形成されている。ソース電極２５は、Ｐ型ＧａＮ層６にオーミック接触する第１電極部２５１と、Ｎ型ＧａＮ層７にオーミック接触する第２電極２５２とを接合して構成されている。第１電極部２５１と第２電極部２５２とは異なる金属材料からなる。 （もっと読む）

【課題】 ソース・ドレインとして金属電極が形成された電界効果トランジスタにおいて、短チャネル効果の発生及びリーク電流を抑制する。
【解決手段】 半導体基板１１上にゲート絶縁膜１４を介して形成されたゲート電極１５と、金属電極からなり半導体基板１１との界面にショットキー・バリアを形成するソース・ドレイン１２，１３とを具備してなる電界効果トランジスタを含む半導体装置であって、ソース側及びドレイン側の少なくとも一方の金属電極と半導体基板１１との界面に、正孔又は電子に対して、前導体基板１１と金属電極とのショットキー・バリアより低いバリアを形成する変調領域１０１，１０２が設けられている。 （もっと読む）

【課題】電流の局所集中による半導体基板への部分放電を抑制し得る半導体装置を提供する。
【解決手段】半導体装置は、半導体基板（１，５）と、半導体基板（１，５）に埋め込まれたゲート電極（９Ａ，９Ｂ）と、ゲート電極（９Ａ，９Ｂ）の更に内側に埋め込まれた導電体（１５Ａ，１５Ｂ）と、導電体（１５Ａ，１５Ｂ）と接続されるように半導体基板（１，５）の内部に形成された配線層（３）と、ゲート電極（９Ａ，９Ｂ）と導電体（１５Ａ，１５Ｂ）との間に配置された絶縁膜（１４）とを備える。導電体（１５Ａ，１５Ｂ）は、半導体基板（１，５）の表面よりも高くなるように形成されている。 （もっと読む）

本発明は、基板（１００）上にアクティブ層（１０１）を形成する段階および少なくとも基板（１００）が出現するまで、トレンチ（１０２）をアクティブ層（１０１）内に形成することでコンポーネントを個別化する段階を含む、電子コンポーネント（１１１）のマトリクスを製造する方法に関する。この方法は、アクティブ層（１０１）上に機能材料の層（１０２）を蒸着する段階と、前記トレンチ（１０２）を充填し、電子コンポーネント（１１１）の上側面に薄膜（１１５）を形成するように、材料の層（１０３）上に感光性樹脂（１０４）を蒸着する段階と、トレンチの樹脂の部分の露光を少なくしつつ樹脂（１０４）を放射線に少なくとも部分的に曝露する段階と、適切に露光された部分を除去するように樹脂（１０４）を現像する段階と、現像段階の後、外面に現われる機能材料の層（１０３）の部分を除去する段階と、樹脂の残り部分を除去する段階とを含む。
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電界効果トランジスタ（ＦＥＴ）は、半導体領域に延在する複数のトレンチを含んでいる。各トレンチはゲート電極及びシールド電極を含み、当該ゲート電極と当該シールド電極との間に電極間誘電体が設けられ、シールド電極及びゲート電極は互いに電気的に接続される。
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本主題の態様のひとつは、トランジスタの形成方法に関する。或る実施形態では、結晶質基板上に、アモルファス半導体材料でつくったFinをつくり、固相エピタキシー（SPE）工程を施して、結晶質基板を結晶成長の種として使い、非晶質半導体材料を結晶化する。このFinの少なくとも一方向についての断面厚さは、最小フィーチャ寸法未満となっている。トランジスタボディを、結晶化した半導体柱内の第一のソース／ドレイン領域と第二のソース／ドレイン領域の間につくる。サラウンディングゲート絶縁体を半導体柱の周りにつくってから、サラウンディングゲートを半導体柱の周りにそのサラウンディングゲート絶縁体を間に挟んでつくる。他の態様についても本明細書に開示してある。
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【課題】本発明は、トランジスタ特性を向上させることができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に形成された凸型形状の半導体層４０と、半導体基板上に形成され、半導体層の下部が埋没する程度の膜厚を有する絶縁膜５０と、半導体層のうち対向する１組の両側面に、ゲート絶縁膜６０を介して形成されたゲート電極１００と、半導体層内において、ゲート電極が形成されていない側面側に形成されたソース領域及びドレイン領域２００とを備え、半導体層のうち、少なくともゲート電極によって覆われた中央部の表面より、中央部を除く周辺部の表面が、外側に位置するように形成されている。 （もっと読む）