【課題】半導体基板上に容易なプロセスにより、微細で、高速なＳＯＩ構造の縦型のＭＩＳＦＥＴを得ること。
【解決手段】半導体基板1上に酸化膜2を介して、下部に配線層3を有する自己整合の横及び縦方向エピタキシャル半導体層からなる凸状構造の半導体層6が設けられ、凸状構造の半導体層6は素子分離領域埋め込み絶縁膜4及び酸化膜2により島状に絶縁分離されている。凸状構造の半導体層6の上部には高濃度及び低濃度ドレイン領域10、9が設けられ、下部には高濃度及び低濃度ソース領域7、8が設けられ、側面にはゲート酸化膜11を介してゲート電極12が設けられ、高濃度ドレイン領域10、下層配線3を介した高濃度ソース領域7及びゲート電極12には、それぞれバリアメタル18を有する導電プラグ19を介してバリアメタル21を有するCu配線22が接続されている自己整合連続縦横エピタキシャル成長法によるＭＩＳＦＥＴ。 （もっと読む）

【課題】ゲートコンタクトプラグとシリコン基板とのショートを防ぐ。
【解決手段】半導体装置１０は、半導体基板１１と、半導体基板１１の主面に対して垂直な側面を有するシリコンピラー１４Ｂと、シリコンピラー１４Ｂの側面を覆うゲート絶縁膜１５Ｂと、半導体基板１１の主面に対して垂直な内周側面１６ａ及び外周側面１６ｂを有し、ゲート絶縁膜１５Ｂを介して内周側面１６ａとシリコンピラー１４Ｂの側面とが対向するよう、シリコンピラー１４Ｂの側面を覆うゲート電極１６と、ゲート電極１６の外周側面１６ｂの少なくとも一部を覆うゲート電極保護膜１７と、ゲート電極１６及びゲート電極保護膜１７の上方に設けられた層間絶縁膜３０と、層間絶縁膜３０に設けられたコンタクトホールに埋め込まれ、ゲート電極１６及びゲート電極保護膜１７に接するゲートコンタクトプラグＧＣとを備える。 （もっと読む）

【課題】 高速動作が可能な半導体装置を提供する。
【解決手段】 半導体基板上の絶縁層上に形成された半導体層と、ゲート絶縁膜を介して前記半導体層上に配置されたゲート電極と、前記ゲート絶縁膜及びゲート電極の側壁に沿うように形成された側壁絶縁膜と、前記絶縁層に底面が接する合金層を含んで構成されたソース／ドレイン層と、 前記合金層と前記半導体層との界面に自己整合的に偏析され、前記半導体層の結晶方位面に沿ってチャネル領域に対する接合面が形成された不純物導入層とを有する半導体装置を形成する。 （もっと読む）

【課題】パワーＭＩＳＦＥＴのゲート抵抗を低減し、装置の特性の向上を図る。
【解決手段】チップ領域ＣＡのＹ方向にストライプ状に形成された複数の溝の内部の多結晶シリコン膜よりなるゲート部と電気的に接続されるゲート電極ＧＥを、前記ストライプ状の溝の間に形成されるソース領域と電気的に接続されるソース電極ＳＥと同層の膜で形成し、さらに、ゲート電極ＧＥを、チップ領域ＣＡの周辺に沿って形成されたゲート電極部Ｇ１と、チップ領域ＣＡをＸ方向に２分割するよう配置されたゲートフィンガー部Ｇ２とで構成し、ソース電極ＳＥを、ゲートフィンガー部Ｇ２の上部に位置する部分と、下部に位置する部分とで構成し、ゲート電極ＧＥおよびソース電極ＳＥをバンプ電極を介してリードフレームと接続する。 （もっと読む）

【課題】製造コストを上昇させることなくマイグレーション耐性の向上及び有機半導体の劣化の抑制を実現可能な画像表示パネル及び画像表示装置を提供する。
【解決手段】第一の基板上にゲート電極、ゲート絶縁膜が積層形成され、ゲート絶縁膜上に空隙を隔ててソース電極及びドレイン電極並びに第二の接着剤が形成され、ソース電極及びドレイン電極の空隙を含む領域に有機半導体層が形成され、ゲート絶縁膜、ソース電極、ドレイン電極の一部、及び有機半導体層を覆うように層間絶縁膜が形成され、層間絶縁膜及びドレイン電極と接合されている導電層上に第一の接着剤、第一の接着剤上に形成された画像表示媒体及び第二の接着剤上に無機膜および第二の基板を有する画像表示パネルであって、第二の接着剤は、画像表示媒体と導電層との間に配置された第一の接着層よりも外側に配置され、無機膜及び親水化処理されたゲート絶縁膜と接合形成する。 （もっと読む）

【課題】Ｓｉピラーの上部の面積を十分に確保でき、さらなるシュリンク（小型化）に対応できる半導体装置を提供する。
【解決手段】半導体基板１上に配置された複数の半導体ピラー部２と、半導体基板１上の第１方向における各半導体ピラー部２間に埋設された絶縁体ピラー部３と、半導体ピラー部２の側壁２ｃおよび絶縁体ピラー部３の側壁３ｃに第１方向に沿って連続して設けられた第１配線用凹部４と、半導体ピラー部２の第１配線用凹部４の内壁に設けられた第１絶縁膜と、第１配線用凹部４内に埋設された配線層６とを備える半導体装置とする。 （もっと読む）

【課題】導電層を自己整合的に形成する場合において、第１の拡散層コンタクトプラグのコンタクトマージンを比較的大きく取る。
【解決手段】半導体装置１０は、第１のシリコンピラー１４Ａと、第１のシリコンピラー１４Ａの上面に設けられ、導電性材料が充填されたスルーホール３０ａを有する層間絶縁膜３０と、スルーホール３０ａの上側開口部に設けられた第１の拡散層コンタクトプラグＤＣ１とを備え、スルーホール３０ａの下側開口部の面積は前記第１のシリコンピラー１４Ａの上面の面積に等しくなっているとともに、スルーホール３０ａの上側開口部の面積はスルーホール３０ａの下側開口部の面積より大きくなっており、それによって、スルーホール３０ａ内の導電性材料の第１の拡散層コンタクトプラグＤＣ１との接続面の面積が第１のシリコンピラー１４Ａの上面の面積より大きくなっている。 （もっと読む）

【課題】ＥＯＴの増大及びキャリア移動度の低下を抑制しつつ、半導体基板表面に形成されている酸化膜と高誘電率絶縁膜との界面に、しきい値電圧を低減する電気双極子を形成可能な金属を添加する。
【解決手段】半導体基板１００上にゲート絶縁膜１４０を介してゲート電極１５０が形成されている。ゲート絶縁膜１４０は、酸素含有絶縁膜１０１と、第１の金属を含む高誘電率絶縁膜１０２とを有する。高誘電率絶縁膜１０２は、第１の金属とは異なる第２の金属をさらに含む。高誘電率絶縁膜１０２における第２の金属の組成比が最大になる位置は、高誘電率絶縁膜１０２と酸素含有絶縁膜１０１との界面及び高誘電率絶縁膜１０２とゲート電極１５０との界面のそれぞれから離れている。 （もっと読む）

【課題】複数のゲート長を有するトランジスタを形成することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板上に、第１の柱状体と第２の柱状体とを形成する工程と、前記第１及び第２の柱状体と前記半導体基板とを覆う半導体膜であって、前記第１の柱状体を覆う第１の部分と前記第２の柱状体を覆う第２の部分との導電型及び不純物の濃度の少なくとも一方が互いに異なるように半導体膜を形成する工程と、前記半導体膜をエッチバックして、前記第１及び第２の柱状体のそれぞれの側壁に、互いに異なる高さを有する第１の半導体膜柱状部と第２の半導体膜柱状部とを形成する工程と、を備えることを特徴とする半導体装置の製造方法を採用する。 （もっと読む）

【課題】特性の劣化を効果的に抑制することのできる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、ＧａＮを含む半導体層１と、電極とを備えている。電極は、電極本体６と、半導体層１から見て電極本体６よりも離れた位置に形成され、かつＡｌを含む接続用電極８と、電極本体６と接続用電極８との間に形成されたＷ、ＴｉＷ、ＷＮ、ＴｉＮ、Ｔａ、およびＴａＮよりなる群から選ばれる少なくとも１種を含むバリア層７とを含んでいる。バリア層７の表面粗さＲＭＳが３．０ｎｍ以下である。 （もっと読む）

【課題】ソース、ドレインの低抵抗化及び寄生容量の低減化のための構造、所望のゲート長、ソース、ドレイン形状、柱状半導体の直径が得られるSGTの製造方法を提供する。
【解決手段】第1の平面状半導体層上に第1の柱状半導体層を形成する工程と、第1の柱状半導体層の下部と第1の平面状半導体層に第1の第2導電型半導体層を形成する工程と、第1の柱状半導体層の底部及び第1の平面状半導体層上に第1の絶縁膜を形成する工程と、第1の柱状半導体層の周囲にゲート絶縁膜およびゲート電極を形成する工程と、ゲート電極の上部且つ第1の柱状半導体層の上部側壁と、ゲート電極の側壁に第2の絶縁膜をサイドウォール状に形成する工程と、第1の第2導電型半導体層と第2の第2導電型半導体層との間に第1導電型半導体層を形成する工程と、第1の第2導電型半導体層の上部表面と、第2の第2導電型半導体層の上部表面に金属と半導体の化合物を形成する工程とを含む。 （もっと読む）

【課題】読み出しマージンの大きなＳＲＡＭセルを提供する。
【解決手段】第１インバータ回路と、出力ノードが前記第１インバータ回路の入力ノードに接続され、入力ノードが前記第１インバータ回路の出力ノードに接続された、第２インバータ回路と、ソース及びドレインの一方が前記第１インバータ回路の出力ノードに接続され、他方がビット線に接続された、第１アクセストランジスタとを具備する。前記第１インバータ回路は、第１トランジスタを含む。前記第１アクセストランジスタ及び前記第１トランジスタのそれぞれは、基板上に形成され、前記基板面に対して垂直に延びる半導体柱と、前記半導体柱を前記基板面に平行な方向で取り囲むように形成され、前記半導体柱にチャネル領域を形成させる、ゲート電極と、前記半導体柱の下端部又は上端部にそれぞれ接続されるソース及びドレインとを備える。前記第１トランジスタの電流駆動力は、前記第１アクセストランジスタのそれよりも高い。 （もっと読む）

【課題】ソース抵抗を低減できる半導体装置およびその製造方法を提供する。
【解決手段】
基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層１８からなる活性領域ＡＡと、活性領域上に配置されたゲート電極２４、ソース電極２０およびドレイン電極２２と、ゲート電極、ソース電極およびドレイン電極が延伸する方向の窒化物系化合物半導体層上に配置され、それぞれゲート電極、ソース電極およびドレイン電極に接続されたゲート端子電極ＧＥ１〜ＧＥ３、ソース端子電極ＳＥ１〜ＳＥ４およびドレイン端子電極ＤＥと、ソース端子電極が配置される側の基板の端面に配置され、ソース端子電極と接続され、最外層のエッジが下地金属層よりも後退する３層以上の異なる多層金属を有する端面電極ＳＣ１〜ＳＣ４とを備え、ダイボンディング半田層がソース端子電極に到達するのを防止する。 （もっと読む）

【課題】構造が簡単であり、製造が容易で、接地インダクタンスを低減化可能なマイクロ波／ミリ波／サブミリ波帯の半導体装置を提供する。
【解決手段】基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層１８からなる活性領域ＡＡと、活性領域ＡＡを互いに素子分離する素子分離領域と、活性領域ＡＡ上に配置されたゲート電極２４、ソース電極２０およびドレイン電極２２と、それぞれゲート電極２４およびドレイン電極２２に接続され、ゲート電極２４およびドレイン電極２２が延伸する方向の素子分離領域上に配置されたゲート端子電極ＧＬ１〜ＧＬ３およびドレイン端子電極ＤＬ１〜ＤＬ３と、ゲート電極２４，ソース電極２０およびドレイン電極２２が配置される方向の基板１０の端面に配置され、ソース電極２０と接続された端面電極ＳＣ１〜ＳＣ４とを備える。 （もっと読む）

【課題】ソース電極の接続に際し、余分な引き回しが無く、構造が簡単であり、接地インダクタンスを有効に低減化可能なマイクロ波／ミリ波／サブミリ波帯の半導体装置を提供する。
【解決手段】基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層１８からなる活性領域ＡＡと、活性領域ＡＡ上に配置されたゲート電極２４、ソース電極２０およびドレイン電極２２と、それぞれゲート電極２４およびドレイン電極２２に接続され、ゲート電極２４、ソース電極２０およびドレイン電極２２が延伸する方向の窒化物系化合物半導体層１２上に配置されたゲート端子電極ＧＬ１、ＧＬ２およびドレイン端子電極ＤＬ１、ＤＬ２と、ゲート電極２４，ソース電極２０およびドレイン電極２２が延伸する他方の方向の基板１０の端面に配置され、ソース電極２０と接続された端面電極ＳＣとを備える。 （もっと読む）

【課題】高集積であり且つビット線を埋め込む必要のない３次元トランジスタを有する半導体記憶装置を提供する。
【解決手段】ゲートトレンチを介して両側に位置する第１及び第２の拡散層とゲートトレンチの底面に形成された第３の拡散層とを有する活性領域と、第１及び第２の拡散層にそれぞれ接続された第１及び第２の記憶素子と、第３の拡散層に接続されたビット線と、ゲート絶縁膜を介してゲートトレンチの第１の側面を覆い、第１の拡散層と第３の拡散層との間にチャネルを形成する第１のゲート電極と、ゲート絶縁膜を介してゲートトレンチの第２の側面を覆い、第２の拡散層と第３の拡散層との間にチャネルを形成する第２のゲート電極とを備える。本発明によれば、ゲートトレンチの両側面にそれぞれ別のトランジスタが形成されることから、従来の２倍の集積度が得られる。 （もっと読む）

【課題】リーク特性および耐圧特性が総合的に優れたショットキバリアダイオードを提供する。
【解決手段】 ＳＢＤ１０は、ＧａＮ基板１１と、ＧａＮ基板１１の上にエピタキシャル成長されたＧａＮ層１３とを備えている。ＧａＮ層１３には、トレンチ部１４が形成され、トレンチ部１４の側方にメサ部１３ａが存在している。メサ部１３ａの上に、Ｔｉからなる第１電極１５と第１電極１５を覆う第２電極１６とが設けられている。第２電極１６は、トレンチ部１４の側面，底部全体を覆っている。トレンチ部１４の側面１４ａはｍ面である。この側面１４ａは、プラズマエッチングによるパターニング後、ウェットエッチングされている。ウェットエッチングによって、側面１４ａは、基板面にほぼ垂直な平滑面となっている。この構造により、リーク特性および耐圧特性が総合的に向上する。 （もっと読む）

【課題】半導体装置の微細化および製造精度を確保しながら、容易に、ブレークダウン耐圧の向上を図ることを目的とする。
【解決手段】ソース層１３の高さを高く形成することにより、ソース層１３とソース電極２０を主にソース層１３の側面で接続させることができるため、ソース層１３の幅を最小にし、微細化を図ることができ、同時に、トレンチ１５内に十分な厚みの絶縁膜１９を形成することができるため、ソース層１３上に絶縁膜１９が形成されず、ソース電極２０上の凹凸を抑制しながら、深い凹構造１７を形成してブレークダウン耐圧を向上させることができる。 （もっと読む）

【課題】コンタクト抵抗低減、ゲート長短縮によるドレインコンダクタンス低下を防止できる半導体装置。
【解決手段】
基板１０上に順次配置された窒化物系化合物半導体層からなるバッファ層１２,アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなるショットキー層１４と、ショットキー層１４上に配置されたソース電極１６およびドレイン電極１８と、ショットキー層１４に形成され,チャネルを細線状に分割する複数の溝２６と、溝２６およびチャネルを横断するゲート電極２０とを備え、溝２６の側壁部に対してソース電極１６との間で、オーミックコンタクトが形成されるため、ソース電極１６とショットキー層１４との間のコンタクト抵抗が低減でき、ゲート電極２０がショットキー層１４を囲むように形成され、２ＤＥＧ層２８内のキャリアの閉じ込め効果が高くなるため、ドレインコンダクタンスの低下を防止することができる。 （もっと読む）

【課題】酸化物半導体を用いた新たな半導体装置を提供することを課題とする。
【解決手段】基板（例えば絶縁表面を有する基板）と、基板上の第１の電極層と、その一部が第１の電極層上に存在する酸化物半導体層と、酸化物半導体層の側面を覆うゲート絶縁層と、ゲート絶縁層の開口部において、酸化物半導体層と電気的に接続した第２の電極層と、ゲート絶縁層を介して酸化物半導体層の側面に電圧を印加する第３の電極層と、を有する。 （もっと読む）