【課題】オン抵抗の上昇を抑制しつつ閾値電圧を大きくできる電界効果トランジスタを提供する。
【解決手段】キャリア走行層１３である第１窒化物半導体層13と、第１窒化物半導体層13の上に設けられた、第１窒化物半導体層よりもバンドギャップエネルギーの大きい第２窒化物半導体層14と、第２窒化物半導体層14の上に順に設けられた、ＩｎＧａＮ16層と、ｐ型窒化物半導体層18と、ゲート電極２２とを備える電界効果トランジスタであって、ＩｎＧａＮ層16は、ゲート電極２２直下の表面に第１の凹部１９を有する。これにより、オン抵抗を一定に抑えつつ、閾値電圧を大きくすることができ、ノーマリオフ型のトランジスタが実現できる。 （もっと読む）

【課題】酸化物半導体を用いた整流特性の良い非線形素子（例えば、ダイオード）を提供する。
【解決手段】水素濃度が５×１０^１９／ｃｍ^３以下である酸化物半導体を有する薄膜トランジスタにおいて、酸化物半導体に接するソース電極の仕事関数φｍｓと、酸化物半導体に接するドレイン電極の仕事関数φｍｄと、酸化物半導体の電子親和力χが、φｍｓ≦χ＜φｍｄの関係になるように構成する。また、薄膜トランジスタのゲート電極とドレイン電極を電気的に接続することで、さらに整流特性の良い非線形素子を実現することができる。 （もっと読む）

【課題】ゲート電極を形成してからチャネル形成用半導体部を形成する方法において、結晶品質の良い単結晶Ｓｉを用いて良質なゲート絶縁膜を形成した縦型半導体装置を提供する。
【解決手段】単結晶半導体基板に少なくとも第１絶縁層を有する積層体を形成する工程Ｓ１と、前記積層体に、前記単結晶半導体基板が露出する孔を形成する工程Ｓ２と、前記孔の底面に露出している前記単結晶半導体基板を種結晶領域とすることにより、前記第１絶縁層の上にゲート電極となる単結晶半導体部を形成する工程Ｓ３と、前記孔内に埋められた前記単結晶半導体部を除去することで、前記孔の底面に前記単結晶半導体基板を再び露出させる工程Ｓ４と、前記単結晶半導体部の前記孔の側面に露出している部分にゲート絶縁膜を形成する工程Ｓ５と、前記孔にチャネル形成用半導体部を形成する工程Ｓ６と、を有する半導体装置の製造方法。 （もっと読む）

【課題】三次元半導体であるsurrounding gate transistor(SGT)のオン電流を増加させることにより、SGTの高速動作を実現する半導体装置を提供することを課題とする。
【解決手段】ソース、ドレイン及びゲートが、基板上に階層的に配置される半導体素子であって、シリコン柱と、前記シリコン柱の側面を取り囲む絶縁体と、前記絶縁体を囲むゲートと、前記シリコン柱の上部又は下部に配置されるソース領域と、前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、前記シリコン柱と前記ソース領域との接触面は、前記シリコン柱と前記ドレイン領域との接触面より小さい半導体素子を提供することにより上記課題を解決する。 （もっと読む）

【課題】インバータ等に適用される半導体デバイスは、寄生ダイオードにより誘導負荷からの還流電流を通流する場合、ダイオードの順方向電圧による損失が大きくなることが懸念され、また双方向デバイスを適用した場合には、２つのゲート端子を駆動する必要があり、制御の複雑化、かつ高コストになるという課題があった。
【解決手段】第一ゲート端子２、第二ゲート端子３、第一ソース端子４、第二ソース端子５を備え、第一ゲート端子２、第二ゲート端子３を各オンオフすることで４つの動作モードを有する双方向スイッチ１に適用する駆動方法であり、第一ゲート端子２あるいは第二ゲート端子３の何れか一方を常時オン状態となるように制御し、還流電流を流す経路を確保しつつ、ダイオード損失を低減し、かつ２つのゲート信号数を減らし、簡易な回路構成、かつ低コストに電源変換回路を実現することができる。 （もっと読む）

【課題】パワーＭＯＳトランジスタにおいて、高い降伏電圧、高い出力電流および高速の動作速度を備えるのみならず、水平構造を備えるために、ＣＭＯＳの製造工程で製作された一般的な集積回路と同一のチップ上に整合させる。
【解決手段】本発明のトレンチ型パワーＭＯＳトランジスタはゲート導電体３１２と、絶縁層３１０とを備えたトレンチ型ゲート領域を具備する。絶縁層３１０は、ゲート導電体３１２と井戸領域３０８との間で薄い側壁領域を形成しており、ゲート導電体３１２と二重拡散のドーピング領域３０６との間で厚い側壁領域を形成するとともに、ゲート導電体３１２と深井戸領域３０４との間で厚い最下部領域を形成している。 （もっと読む）

【課題】微細化が進んだトランジスタにおいて、他の問題を生じさせずに抵抗を低減する。
【解決手段】シリサイド層９は、ソース・ドレイン領域８の表層及びソース・ドレイン拡張領域６に形成されている。シリサイド層９は、半導体基板１に垂直かつゲート幅方向に対して平行な断面でみたときに、ソース・ドレイン領域８の中央部からチャネル領域に近づくにつれて半導体基板１の内側（図中下側）に近づいており、かつチャネル領域側の端部がソース・ドレイン拡張領域６に延在している。 （もっと読む）

【課題】３Ｄピラートランジスタにおいて、ゲートコンタクトとシリコン基板との間のショートを抑制した半導体装置及びその製造方法を得るという課題があった。
【解決手段】半導体からなる基板１と、一面１ａから突出され、前記半導体からなる第１の突出部２と、一面１ａに設けられた溝部１ｃに充填された第１の絶縁体３と、第１の突出部２に隣接して一面３ａから突出され、第１の絶縁体３からなる第２の突出部４と、第１の突出部２の側面を覆うゲート絶縁膜５と、ゲート絶縁膜５を覆うゲート電極６と、第１の突出部２に設けられた上部拡散層１３と、下部拡散層１４と、第２の突出部４の側面を覆うとともにゲート電極６に接続された連結電極６０と、第１の突出部２及び第２の突出部４を覆う層間絶縁膜と、前記層間絶縁膜を貫通して連結電極６０に接するゲートコンタクト１０と、を有する半導体装置及びその製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】埋め込みビットラインコンタクトホール内にディフュージョンバリアーを形成して素子の特性を改善する。
【解決手段】半導体基板１００をエッチングして複数個のピラーパターンを形成する段階と、前記ピラーパターンの表面に絶縁層を蒸着する段階と、前記ピラーパターンの一側の前記絶縁層の一部を除去して前記ピラーパターンが露出されるコンタクトホールを形成する段階と、前記コンタクトホール内にバリアー膜１７０ａを形成する段階と、前記コンタクトホールと接する前記ピラーパターン内に接合１８０を形成する段階と、前記ピラーパターンの間の底部に前記コンタクトホールと接続して形成された埋め込みビットラインとを含む。 （もっと読む）

【課題】製造工程中にピラー径の変動が小さいピラー型ＭＯＳトランジスタを備えた半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、基板対して垂直に立設する第１のピラー及び第２のピラーの側面にゲート絶縁膜を介して形成されたゲート電極と、第１のピラーの先端部及び基端周囲領域に形成された上部拡散層及び下部拡散層と、を備え、第２のピラーのゲート電極と隣接する第１のピラーのゲート電極とは接続されており、第１のピラーのゲート電極には第２のピラーのゲート電極を介して電位が供給され、第１のピラーと、該第１のピラーに隣接する第２のピラーの少なくとも一部とは平面視して、第１のピラー及び第２のピラーの側面を構成する面のうち、熱酸化速度及び／又はエッチング速度が最大の面に対して４５°の方向に沿って配置されていることを特徴とする。 （もっと読む）

【課題】小型かつ高性能な半導体装置を提供すること。
【解決手段】ＳｉＣ基板１１上に形成された第１のＧａＮ層１２と、第１のＧａＮ層１２上に形成されたソースパッド２３と、第１のＧａＮ層１２上に形成された複数の円柱状のＧａＮ層１４と、これらの円柱状のＧａＮ層１４の上端に接するように形成された第２のＧａＮ層１６と、第２のＧａＮ層１６上に形成されたドレインパッド２５と、を具備する半導体装置であって、複数の円柱状のＧａＮ層１４は、それぞれ下から順にソース領域１８、ゲート領域１９、ソース領域よりも径が細いドレイン領域１７からなり、ソース領域１８の周囲には第１の絶縁膜２０、ゲート領域１９の周囲にはゲート電極２１、ドレイン領域１７の周囲には所定の空間を介して第２の絶縁膜２２がそれぞれ形成される。 （もっと読む）

【課題】フィン電界効果トランジスタのソース／ドレイン構造を提供する。
【解決手段】基板上のフィンチャネル本体１１０ａ、１１０ｂ、フィンチャネル本体１１０ａ、１１０ｂ、上に配置されたゲート電極１１５、およびフィンチャネル本体１１０ａ、１１０ｂ、に隣接して配置され、どのフィン構造も実質的に含まない、少なくとも１つのソース／ドレイン（Ｓ／Ｄ）領域１２０ａ，１２０ｂ及び１２５ａ，１２５ｂを含むフィン電界効果トランジスタ（ＦｉｎＦＥＴ）。 （もっと読む）

【課題】本発明は、高速動作を具現することができる埋込型ビットラインを備える半導体装置、およびその製造方法を提供する。
【解決手段】このための本発明の半導体装置は、トレンチを備える基板と、前記基板内に形成され前記トレンチ側壁に接する金属シリサイド膜と前記トレンチ側壁に形成され前記金属シリサイド膜と接する金属性膜からなる埋込型ビットラインとを備えており、上述した本発明によれば、金属シリサイド膜と金属性膜からなる埋込型ビットラインを提供することによって、従来のシリコン配線形態の埋込型ビットラインに比べて、その抵抗値を顕著に減少させることができるという効果がある。 （もっと読む）

【課題】本発明は、埋込みビットラインの抵抗を減少させ高速動作に有利な半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、ハードマスク膜をバリアとして半導体基板をエッチングし、複数の活性領域を画定するトレンチを形成するステップと、ハードマスク膜が突出部となるように前記トレンチ内部を一部ギャップフィルするギャップフィル膜を形成するステップと、突出部の両側側壁を覆うスペーサを形成するステップと、ドープドエッチング障壁膜をエッチングバリアとしてスペーサのうち何れか１つのスペーサを除去するステップと、残留するスペーサをエッチングバリアとして前記ギャップフィル膜をエッチングし、活性領域の一側側壁を露出させる側壁トレンチを形成するステップと、を含む。 （もっと読む）

ＬＤＭＯＳ（横方向拡散金属酸化物半導体）構造は、ソースを基板及びゲートシールドへと接続させ、この際、このような接点のためにより小さな面積が用いられる。前記構造は、導電性基板層と、ソースと、ドレイン接点とを含む。少なくとも１つの介在層により、前記ドレイン接点が前記基板層から分離される。導電性のトレンチ状のフィードスルー要素が前記介在層を通過し、前記基板及び前記ソースと接触することで、前記ドレイン接点及び前記基板層を電気的に接続する。 （もっと読む）

【課題】フィンの下部に適切に不純物が導入された半導体装置及びその製造方法を提供する。
【解決手段】半導体装置としてのＦｉｎＦＥＴ１は、基体としての半導体基板１０と、半導体基板１０上に形成された複数のフィン２０とを有し、複数のフィン２０は、第１の間隔と第１の間隔よりも間隔が狭い第２の間隔とを繰り返して形成され、第１の間隔を形成する側に面した第１の側面２２１の下部の不純物濃度が、第２の間隔を形成する側に面した第２の側面２２２の下部の不純物濃度よりも高い半導体領域を有する。 （もっと読む）

【課題】溝側面に側壁膜を形成する際に、側壁膜表面にエッチングダメージを受けることなく、側壁膜上面の溝開口部からの深さのばらつきを抑制して形成可能な方法を提供する。
【解決手段】半導体基板主表面に形成された溝の側壁に第１の層を形成する工程、溝を保護膜で埋設する工程、保護膜の表面の高さが溝の開口部よりも低い位置になるようにドライエッチング法でエッチバックし、該エッチバックにより露出した第１の層をエッチング除去する工程、とを含む半導体装置の製造方法。 （もっと読む）

【課題】欠陥を内在する炭化珪素半導体を用いても、大面積半導体装置の高歩留りを安定して実現可能な半導体装置の製造方法を提供する。
【解決手段】炭化珪素半導体基板上に炭化珪素半導体層をエピタキシャル成長する工程と、炭化珪素半導体層表面を研磨する工程と、研磨する工程の後に、炭化珪素半導体層に不純物をイオン注入する工程と、不純物を活性化するための熱処理をする工程と、熱処理をする工程の後に、炭化珪素半導体層表面に第１の熱酸化膜を形成する工程と、第１の熱酸化膜を化学的に除去する工程と、炭化珪素半導体層上に電極層を形成する工程と、を有することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供する。
【解決手段】第１のトランジスタは、島状半導体層と、島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲むゲート電極と、島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、島状半導体層の下部に配置された第２の第１導電型高濃度半導体層とを有し、第２のトランジスタは、ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、第２の半導体層の上部に配置され、第１導電型高濃度半導体層と反対の極性を有する第１の第２導電型高濃度半導体層と、第２の半導体層の下部に配置され、第１導電型高濃度半導体層と反対の極性を有する第２の第２導電型高濃度半導体層とを有することにより、上記課題を解決する。 （もっと読む）

【課題】階段状に加工された複数層の電極層とコンタクト電極との接触抵抗を低減する半導体装置の製造方法及び半導体装置を提供する。
【解決手段】本発明の半導体装置の製造方法は、電極層ＷＬ１〜ＷＬ４と絶縁層２５とを交互に複数積層する工程と、その積層体の一部を階段状に加工すると共に各段の表面に電極層ＷＬ１〜ＷＬ４を露出させる工程と、露出された電極層ＷＬ１〜ＷＬ４に接する金属膜４３を形成する工程と、電極層ＷＬ１〜ＷＬ４における少なくとも金属膜４３と接する部分に金属化合物４４を形成する工程と、金属膜４３の未反応部を除去した後層間絶縁層４６を形成する工程と、層間絶縁層４６を貫通しそれぞれが対応する各段の電極層ＷＬ１〜ＷＬ４の金属化合物４４に達する複数のコンタクトホール４７を形成する工程と、コンタクトホール４７内にコンタクト電極５０を設ける工程とを備えた。 （もっと読む）