半導体装置及び半導体装置の製造方法
【課題】微細化が進んだトランジスタにおいて、他の問題を生じさせずに抵抗を低減する。
【解決手段】シリサイド層９は、ソース・ドレイン領域８の表層及びソース・ドレイン拡張領域６に形成されている。シリサイド層９は、半導体基板１に垂直かつゲート幅方向に対して平行な断面でみたときに、ソース・ドレイン領域８の中央部からチャネル領域に近づくにつれて半導体基板１の内側（図中下側）に近づいており、かつチャネル領域側の端部がソース・ドレイン拡張領域６に延在している。
【解決手段】シリサイド層９は、ソース・ドレイン領域８の表層及びソース・ドレイン拡張領域６に形成されている。シリサイド層９は、半導体基板１に垂直かつゲート幅方向に対して平行な断面でみたときに、ソース・ドレイン領域８の中央部からチャネル領域に近づくにつれて半導体基板１の内側（図中下側）に近づいており、かつチャネル領域側の端部がソース・ドレイン拡張領域６に延在している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソース・ドレイン領域上にシリサイド層を有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の高性能化には、その構成要素である電界効果トランジスタの高性能化が必須である。これまで、素子性能の向上は素子の微細化によって進められてきたが、近年、微細化の限界が指摘されている。 中でも接合を浅く形成することと寄生抵抗を低減することは重要な課題と考えられており、浅く低抵抗な接合を形成することの必要性が高まっている。
【０００３】
この状況に対して近年、従来のｐｎ接合の代わりに、ソース・ドレインをショットキー接合にしたＭＯＳＦＥＴ（ショットキートランジスタ）が研究されている（特許文献１，２参照）。 ショットキートランジスタは、ソース・ドレインを金属で形成するので、電極抵抗の低減が達成できるという利点がある。このショットキートランジスタでは、ソース・ドレイン部分のショットキー接合の影響が大きく、良好な特性を実現するためには、ソース・ドレインに用いる金属のショットキー障壁高さをキャリアに対して小さくすることが求められる。そのための手法として、不純物の偏析を用いる手法と、シリサイドにＹやＹｂ、Ｐｔ等の材料を用いる技術が報告されている。それらの手法により、金属のショットキー障壁の高さを低下させて良好なオン電流を得るトランジスタを実現している。
【０００４】
また、非特許文献１によると、電流の流れ道にはシリサイドの先端のみではなく、ソース・ドレイン領域からも回り込んでくる成分がある。短チャネル効果抑制のために、急峻なＰＮ接合を形成した際に、シリサイドとソース・ドレインからソース・ドレインエクステンション部分に変化する領域で電流のボトルネックが発生し、高い寄生抵抗を引き起こす。 これに対して、非特許文献２に示すように、拡散層領域をせり上げることで、電流の通り道を確保し、抵抗成分の低減を実現する報告もある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−０６００４５号公報
【特許文献２】特開２００７−０４９１８２号公報
【特許文献３】特開２００９−０４３９１６号公報
【非特許文献】
【０００６】
【非特許文献１】K. Uejima, K. Yako, N. Ikarashi, M. Narihiro, M. Tanaka, T. Nagumo, A. Mineji, S. Shishiguchi and M. Hane, "Pushing Planar Bulk CMOSFET Scaling to its Limit by Ultimately Shallow Diffusion-Less Junction", IEDM Tech. Dig., pp.151-154, 2007 Fig.3
【非特許文献２】Hung-Wei Chen, Chih-Hsin Ko, Tzu-Juei Wang, Chung-Hu Ge, Kehuey Wu, and Wen-Chin Lee "Enhanced Performance of Strained CMOSFETs Using Metalized Source/Drain Extension", VLSI Technology Technical Digests P.119,2007
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献１などに示されたショットキートランジスタにはいくつかの問題がある。 第１の問題点は、接合リークが大きいということである。この原因は、シリサイドがゲートやＰＮ接合に近いことに起因する。その理由は、シリサイドの形成が不安定で異常成長を起こした際に、ＰＮ接合に近いがゆえにシリサイドがＰＮ接合を突き抜けることがある。 第２の問題点は、コストが高いことである。この原因は、新規な材料を用いることに起因する。その理由は、レアメタル等の希少な金属が用いられていることである。
【０００８】
また、非特許文献２に記載の半導体装置にもフリンジ容量という問題がある。その理由は、金属がゲート電極と薄い窒化膜等で隔てているだけであるため、高いフリンジ容量を引き起こし、回路の遅延を生じさせる恐れがある。
【０００９】
このように、微細化が進んだトランジスタにおいて、他の問題を生じさせずに抵抗を低減することは難しかった。
【課題を解決するための手段】
【００１０】
本発明によれば、半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成されたソース・ドレイン領域と、
前記半導体基板に前記ソース・ドレイン領域より浅く形成され、かつ前記ソース・ドレイン領域から前記ゲート電極の下方に向かって延伸しているソース・ドレイン拡張領域と、
前記ソース・ドレイン領域の表層及び前記ソース・ドレイン拡張領域に形成されたシリサイド層と、
を備え、
前記シリサイド層は、前記半導体基板に垂直かつゲート幅方向に対して平行な断面でみたときに、前記ソース・ドレイン領域の中央部からチャネル領域に近づくにつれて前記半導体基板の内側に近づいており、かつ前記チャネル領域側の端部が前記ソース・ドレイン拡張領域に延在している半導体装置が提供される。
【００１１】
この半導体装置において、シリサイド層は、ソース・ドレイン領域の表層だけではなく、ソース・ドレイン拡張領域にも形成されている。そしてシリサイド層は、半導体基板に垂直かつゲート幅に対して平行な断面でみたときに、中央部からチャネル領域に近づくにつれて半導体基板の内側に近づいており、かつチャネル領域側の端部がソース・ドレイン拡張領域に延在している。このように、シリサイド層は、ゲート電極の近傍ではチャネル領域の近くに来ているため、トランジスタのオン抵抗を低くすることができる。 この結果、トランジスタのオン電流も高くすることができる。そして、ゲート電極から離れていくにしたがい、シリサイド層の位置が上にシフトするため、ソース・ドレイン領域を深くすることができる。 これによって、シリサイド層が異常成長を起こしても、シリサイド層がソース・ドレイン領域を突き抜けることが抑制され、リーク電流が増加することを抑制できる。
【００１２】
本発明によれば、半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側に位置する前記半導体基板に、膜を選択的に成長させることにより、前記半導体基板のうち前記ゲート電極の両側に位置する部分を、前記ゲート電極から離れるにつれて厚くする工程と、
前記ゲート電極をマスクとして不純物を注入することにより、前記半導体基板にソース・ドレイン領域を拡張するソース・ドレイン拡張領域を形成する工程と、
前記ゲート電極にサイドウォールスペーサを形成する工程と、
前記ゲート電極及び前記サイドウォールスペーサをマスクとして不純物を注入することにより、前記半導体基板に前記ソース・ドレイン領域を、前記ソース・ドレイン拡張領域より深く形成する工程と、
前記ソース・ドレイン領域の表層及び前記ソース・ドレイン拡張領域にシリサイド層を形成する工程と、
を備える半導体装置の製造方法が提供される。
【発明の効果】
【００１３】
本発明によれば、微細化が進んだトランジスタにおいて、他の問題を生じさせずに抵抗を低減することができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】各図は図１に示した半導体装置の製造方法を示す断面図である。
【図３】図１に示した半導体装置の作用及び効果を説明するための図である。
【図４】成膜層を設けなかったｐＭＩＳＦＥＴ、及び、本実施形態にて作成したｐＭＩＳＦＥＴそれぞれのＩｏｎ−Ｉｏｆｆ特性を示す図である。
【図５】実施形態にかかるＭＩＳＦＥＴと、特許文献２で開示されたＭＩＳＦＥＴから予想されるフリンジ容量の値を示す図である。
【図６】（ａ）は第２の実施形態に係る半導体装置の上面図であり、（ｂ）は（ａ）に示した半導体装置のＸ−Ｘ´断面図である。
【図７】各図は図６に示した半導体装置の製造方法を示す断面図である。
【図８】各図は図６に示した半導体装置の製造方法を示す断面図である。
【図９】各図は変形例を説明するための図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、半導体基板１、ゲート絶縁膜３、ゲート電極４、ソース・ドレイン領域８、ソース・ドレイン拡張領域６、及びシリサイド層９を備える。半導体基板１は、例えばシリコン基板であるが、ゲルマニウム基板であってもよい。ゲート絶縁膜３は、例えば酸化シリコン膜であるが、Ｓｉ３Ｎ４でも良く、または酸化シリコン膜より誘電率が高い材料、例えばＨｆ，Ａｌ，Ｂａ，Ｔｉ，Ｌａ，Ｔａ，Ｃｅ，Ｓｒ，Ｐｒ，Ｚｒなどと、Ｓｉ，Ｏ，Ｎから構成される材料を用いても良い。ゲート電極４は、例えばポリシリコンであるが、アモルファスシリコンや金属材料により形成されていても良い。またゲート電極４は、一部がポリシリコンで他の一部が金属で形成されていても良い。
【００１７】
ソース・ドレイン領域８は、例えば半導体基板１に不純物を導入することにより形成される。ソース・ドレイン拡張領域６は、例えば半導体基板１に不純物を導入することにより形成される。ソース・ドレイン拡張領域６は、ソース・ドレイン領域８より浅く形成され、かつソース・ドレイン領域８からゲート電極４の下方に向かって延伸している。シリサイド層９は、ソース・ドレイン領域８の表層及びソース・ドレイン拡張領域６に形成されている。シリサイド層９は、半導体基板１に垂直かつゲート幅方向に対して平行な断面でみたときに、ソース・ドレイン領域８の中央部からチャネル領域に近づくにつれて半導体基板１の内側（図中下側）に近づいており、かつチャネル領域側の端部がソース・ドレイン拡張領域６まで延在している。
【００１８】
さらに詳細には、半導体基板１のうちトランジスタが形成される領域は、素子分離領域２によって他の領域から分離されている。素子分離領域２は、例えばＳＴＩ（Shallow Trench Isolation）法により形成されている。半導体基板１は、素子分離領域２とゲート電極４の間に位置する領域、すなわちソース・ドレイン領域８が形成されている領域に、成膜層５（図２に図示）が選択的に形成されている。これにより、この領域において半導体基板１は、ゲート電極４又は素子分離領域２から中央部に近づくにつれて上に凸になっている。なおゲート電極４の側壁は、サイドウォールスペーサ７によって覆われている。
【００１９】
図２の各図は、図１に示した半導体装置の製造方法を示す断面図である。まず図２（ａ）に示すように、例えばｐ型の半導体基板１に素子分離領域２を形成する。次に、半導体基板１にｎ型導電体である不純物の注入を行うことにより、ｎウェル領域（図示せず）を形成する。次に半導体基板１にｐ型導電体である不純物の注入を行うことにより、ｐウェル領域を形成する(図示せず)。次いで、半導体基板１にゲート絶縁膜３を形成する。半導体基板１がシリコン基板である場合、ゲート絶縁膜３は、ゲート絶縁膜３は例えば熱酸化法により酸化シリコン膜を形成した後、この酸化シリコン膜に対してプラズマ窒化処理を行うことにより形成される。
【００２０】
次いでゲート絶縁膜３を含む全面上に、例えば厚さが１００ｎｍのポリシリコン膜を形成する。ついで、ポリシリコン膜のうちＮＭＩＳＦＥＴのゲート電極４となる領域に選択的にｎ型の不純物であるリンを注入し、ｐＭＩＳＦＥＴのゲート電極４となる領域に選択的にｐ型の不純物であるボロンを注入する。そしてポリシリコン膜を選択的に除去する。これにより、ゲート電極４が形成される。
【００２１】
次いで図２（ｂ）に示すように、半導体基板１のうち表面が露出している部分、すなわち素子分離領域２とゲート電極４の間の領域に対して、例えば半導体基板１と同一の材料（例えばシリコン）からなる膜を選択的に成膜する。このときの成膜は、半導体基板１に対してエピタキシャル成長であるのが好ましい。これにより、半導体基板１のうち素子分離領域２とゲート電極４の間の領域には、成膜層５が形成される。成膜層５の厚さは、中央部で例えば１０ｎｍであるが、ソース・ドレイン領域８の中央部から素子分離領域２又はゲート電極４に近づくにつれて薄くなっている。
【００２２】
次いで図２（ｃ）に示すように、ＰＭＩＳＦＥＴ領域にレジストマスク（図示せず）を形成し、ＰＭＩＳＦＥＴ領域にＨａｌｏ及びｐ型の不純物によるソース・ドレインエクステンション注入し、例えばＢ１８Ｈ２２ ５ＫｅＶ ２．８Ｅ１３ａｔｏｍｓ／ｃｍ２を行い、ｐ型のソース・ドレイン拡張領域６を形成する。その後、硫酸過水による洗浄等によりレジストマスクを除去する。その後、ＮＭＩＳＦＥＴ領域についても、ｎ型の不純物によるソース・ドレインエクステンション注入を行い、ｎ型のソース・ドレイン拡張領域６を形成する。
【００２３】
次いで図２（ｄ）に示すように、例えば厚さが１０ｎｍの酸化シリコン膜を成膜して、この酸化シリコン膜をドライエッチング（ＲＩＥ： Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）する。これにより、サイドウォールスペーサ７が形成される。
【００２４】
次いで図２（ｅ）に示すように、ｐ型の不純物注入、たとえばボロン２ＫｅＶ ３Ｅ１５ａｔｏｍｓ／ｃｍ２の注入を行いうことにより、ソース・ドレイン領域８を形成する。その後、ＮＭＩＳＦＥＴ領域についても、ｎ型の不純物注入を行い、ｎ型のソース・ドレイン領域８を形成する。
【００２５】
次いで、注入された不純物を活性化するために、活性化アニールを適用する。アニールの条件は例えば、基板温度６００℃ピーク温度１３００℃、ピーク加熱時間が５ミリ秒の高温ミリ秒アニールである。
【００２６】
そして図２（ｆ）に示すように、等方的なエッチング手法によってサイドウォールスペーサ７をわずかにエッチバックした後に、金属膜（例えばニッケル膜）の成膜処理及びシリサイド化のための熱処理を行う。これにより、ソース・ドレイン領域８の表層及びソース・ドレイン拡張領域６にシリサイド層９（例えば厚さが１０ｎｍのニッケルシリサイド層）が形成される。上記したように、成膜層５の厚さは、中央部から素子分離領域２又はゲート電極４に近づくにつれて薄くなっており、サイドウォールスペーサ７の下に位置する部分及びその周囲が傾斜している。このため、シリサイド層９は、一部がサイドウォールスペーサ７の下方まで入り込んでソース・ドレイン拡張領域６の中を延在し、その結果、チャネル領域の近くに来る。
【００２７】
次に、本実施形態の作用及び効果について、図３を用いて説明する。本実施形態において、シリサイド層９は、ゲート電極４の近傍ではチャネル領域の近くに来ているため、トランジスタのオン抵抗を低くすることができる。 この結果、トランジスタのオン電流も高くすることができる。そして、ゲート電極４から離れていくにしたがい、シリサイド層９の位置が上にシフトするため、図３に示すように、ソース・ドレイン領域８を深くすることができる。 これによって、シリサイド層９が異常成長を起こしても、シリサイド層９がソース・ドレイン領域８を突き抜けることが抑制され、リーク電流が増加することを抑制できる。
【００２８】
図４は、成膜層５を設けなかったｐＭＩＳＦＥＴ（比較例）、及び、本実施形態にて作成したｐＭＩＳＦＥＴそれぞれのＩｏｎ−Ｉｏｆｆ特性を示す図である。図４から、実施形態に係るｐＭＩＳＦＥＴは、比較例に係るｐＭＩＳＦＥＴよりも抵抗が低くなったことが分かる。
【００２９】
図５は、実施形態にかかるＭＩＳＦＥＴと、特許文献２で開示されたＭＩＳＦＥＴから予想されるフリンジ容量の値を示す図である。図５から、実施形態に係るＭＩＳＦＥＴが、特許文献２で開示されたＭＩＳＦＥＴに比べてフリンジ容量の増加が抑えられていることが分かる。
【００３０】
（第２の実施形態）
図６（ａ）は、第２の実施形態に係る半導体装置の上面図であり、図６（ｂ）は図６（ａ）に示した半導体装置のＸ−Ｘ´断面図である。この半導体装置は、以下の点が第１の実施形態にかかる半導体装置と異なる。
【００３１】
半導体基板１には、凸部１０が形成されている。そしてトランジスタはチャネル領域が凸部１０に位置するように形成されている。詳細には、ゲート絶縁膜３及びゲート電極４は、凸部１０の側面及び表面に沿って形成されている。またソース・ドレイン領域８は、凸部のうちゲート絶縁膜３及びゲート電極４によって覆われていない領域に形成されている。そして凸部１０は、ゲート絶縁膜３で覆われた部分からソース・ドレイン領域８の中央部に近づくにつれて高くなっている。この半導体装置は、凸部１０を利用することで、チャネル領域を複数の面で制御することが可能となる。これにより平面型のトランジスタに比べて、より高い短チャネル効果の抑制が可能となっている。
【００３２】
図７及び図８の各図は、図６に示した半導体装置の製造方法を示す断面図である。まず図７（ａ）のＸ−Ｘ´断面図及び図７（ａ´）の上面図に示すように、凸部１０を有する半導体基板１を準備する。凸部１０は、例えば半導体基板１の表面を選択的にエッチング、またはエピタキシャル成長等により形成される。凸部１０の高さは、例えば１０ｎｍ以上１００ｎｍ以下である。次いで、導電体である不純物の注入を行うことによりｎウェル領域（図示せず）を形成して、次にｐ型導電体である不純物の注入を行うことによりｐウェル領域(図示せず)を形成する。
【００３３】
次いで図７（ｂ）のＸ−Ｘ´断面図及び図７（ｂ´）の上面図に示すように、第１の実施形態と同様の手法を用いてゲート絶縁膜３を形成する。このとき、凸部１０の上面だけでなく、側面にもゲート絶縁膜３が形成される。
【００３４】
次いで図７（ｃ）のＸ−Ｘ´断面図及び図７（ｃ´）の上面図に示すように、ゲート絶縁膜３の上に、例えば５０ｎｍのポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これによりゲート電極４が形成される。このとき、凸部１０の上面だけではなく、側面にもゲート電極４が形成される。
【００３５】
次いで図８（ｄ）のＹ−Ｙ´断面図及び図８（ｄ´）の上面図に示すように、凸部１０の上面のうちゲート電極４に覆われていない領域に、成膜層５を選択的に成長させる。これにより、凸部１０は、ゲート電極４の両側に位置する部分が、ゲート電極４から離れるにつれて高くなる。
【００３６】
次いで図８（ｅ）のＹ−Ｙ´断面図及び図８（ｅ´）の上面図に示すように、ソース・ドレイン拡張領域６、サイドウォールスペーサ７、及びソース・ドレイン領域８を形成する。ソース・ドレイン拡張領域６及びソース・ドレイン領域８は、凸部１０の上面のうちゲート電極４に覆われていない領域に形成される。これらの形成方法は、第１の実施形態と同様である。そして、注入された不純物を活性化するために、活性化アニール、例えばＳｐｉｋｅ１０５０℃とプリヒート６００℃、ピーク温度１３００℃、加熱時間２ミリ秒の高温ミリ秒アニールを適用する。
【００３７】
次いで図８（ｆ）のＹ−Ｙ´断面図及び図８（ｆ´）の上面図に示すように、シリサイド層９を形成する。シリサイド層９の厚さは、例えば１５ｎｍである。シリサイド層９の形成方法は、第１の実施形態と同様である。
【００３８】
なお、凸部１０の断面形状は円形、多角形でも良い。また凸部１０及び凸部１０に形成されるトランジスタは複数並列して存在しても良い。
【００３９】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また凸部１０を利用することで、チャネル領域を複数の面で制御することが可能となる。これにより平面型のトランジスタに比べて、より高い短チャネル効果の抑制が可能となる。
【００４０】
なお、図９（ａ）に示すように、第１および第２の実施形態において、サイドウォールスペーサ７を形成した後に選択成長によって成膜層５を成長させることにより、さらにソース・ドレイン領域となる領域を上部に成長させても良い。
【００４１】
また図９（ｂ）に示すように、半導体基板１は、間にシリコン酸化膜層１１を有する基板（例えばＳＯＩ基板）であっても良い。また第２の実施形態において、図９（ｃ）の断面図及び図９（ｃ´）の上面図に示すように、シリコン酸化膜層１１を有する基板上に凸部１０としてのシリコン層１２を有する基板を用いても良い。
【００４２】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えば上記実施の形態はｐＭＩＳＦＥＴの場合について述べたが、ＮＭＩＳＦＥＴについても同様にすることができる。
【００４３】
また第１、および第２の実施形態において、ソース・ドレイン拡張領域６を形成する前に、サイドウォールスペーサ７を形成して、ソース・ドレイン領域８を形成して活性した化後にサイドウォールスペーサ７を除去してソース・ドレイン拡張領域６を形成し、高温ミリ秒アニールを適用しても良い。
【００４４】
またソース・ドレイン拡張領域６やソース・ドレイン領域８の形成に、プラズマドーピングや固相拡散を用いても良い。また、成膜層５を形成する時に導電型の不純物を含む膜を成膜してもよい。また、成膜層５として、Ｇｅ膜、ＳｉＧｅ膜、又はＳｉＣ膜をエピタキシャル成長しも良い。また不純物を活性化するアニールにスパイクアニールと高温ミリ秒アニールの組み合わせや、ＳＰＥ（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）と高温ミリ秒アニールの組み合わせ、または高温ミリ秒アニールを複数回実施しても良い。
【００４５】
またシリサイド層９は、ニッケルシリサイドにＰｔ、Ｅｒ、Ｙｂ等を反応させた材料を用いてもよい。また、ニッケルシリサイドの代わりにＰｔＳｉ、ＣｏＳｉ、又はＰａＳｉを用いても良い。
【符号の説明】
【００４６】
１ 半導体基板
２ 素子分離領域
３ ゲート絶縁膜
４ ゲート電極
５ 成膜層
６ ソース・ドレイン拡張領域
７ サイドウォールスペーサ
８ ソース・ドレイン領域
９ シリサイド層
１０ 凸部
１１ シリコン酸化膜層
１２ シリコン層
【技術分野】
【０００１】
本発明は、ソース・ドレイン領域上にシリサイド層を有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の高性能化には、その構成要素である電界効果トランジスタの高性能化が必須である。これまで、素子性能の向上は素子の微細化によって進められてきたが、近年、微細化の限界が指摘されている。 中でも接合を浅く形成することと寄生抵抗を低減することは重要な課題と考えられており、浅く低抵抗な接合を形成することの必要性が高まっている。
【０００３】
この状況に対して近年、従来のｐｎ接合の代わりに、ソース・ドレインをショットキー接合にしたＭＯＳＦＥＴ（ショットキートランジスタ）が研究されている（特許文献１，２参照）。 ショットキートランジスタは、ソース・ドレインを金属で形成するので、電極抵抗の低減が達成できるという利点がある。このショットキートランジスタでは、ソース・ドレイン部分のショットキー接合の影響が大きく、良好な特性を実現するためには、ソース・ドレインに用いる金属のショットキー障壁高さをキャリアに対して小さくすることが求められる。そのための手法として、不純物の偏析を用いる手法と、シリサイドにＹやＹｂ、Ｐｔ等の材料を用いる技術が報告されている。それらの手法により、金属のショットキー障壁の高さを低下させて良好なオン電流を得るトランジスタを実現している。
【０００４】
また、非特許文献１によると、電流の流れ道にはシリサイドの先端のみではなく、ソース・ドレイン領域からも回り込んでくる成分がある。短チャネル効果抑制のために、急峻なＰＮ接合を形成した際に、シリサイドとソース・ドレインからソース・ドレインエクステンション部分に変化する領域で電流のボトルネックが発生し、高い寄生抵抗を引き起こす。 これに対して、非特許文献２に示すように、拡散層領域をせり上げることで、電流の通り道を確保し、抵抗成分の低減を実現する報告もある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−０６００４５号公報
【特許文献２】特開２００７−０４９１８２号公報
【特許文献３】特開２００９−０４３９１６号公報
【非特許文献】
【０００６】
【非特許文献１】K. Uejima, K. Yako, N. Ikarashi, M. Narihiro, M. Tanaka, T. Nagumo, A. Mineji, S. Shishiguchi and M. Hane, "Pushing Planar Bulk CMOSFET Scaling to its Limit by Ultimately Shallow Diffusion-Less Junction", IEDM Tech. Dig., pp.151-154, 2007 Fig.3
【非特許文献２】Hung-Wei Chen, Chih-Hsin Ko, Tzu-Juei Wang, Chung-Hu Ge, Kehuey Wu, and Wen-Chin Lee "Enhanced Performance of Strained CMOSFETs Using Metalized Source/Drain Extension", VLSI Technology Technical Digests P.119,2007
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献１などに示されたショットキートランジスタにはいくつかの問題がある。 第１の問題点は、接合リークが大きいということである。この原因は、シリサイドがゲートやＰＮ接合に近いことに起因する。その理由は、シリサイドの形成が不安定で異常成長を起こした際に、ＰＮ接合に近いがゆえにシリサイドがＰＮ接合を突き抜けることがある。 第２の問題点は、コストが高いことである。この原因は、新規な材料を用いることに起因する。その理由は、レアメタル等の希少な金属が用いられていることである。
【０００８】
また、非特許文献２に記載の半導体装置にもフリンジ容量という問題がある。その理由は、金属がゲート電極と薄い窒化膜等で隔てているだけであるため、高いフリンジ容量を引き起こし、回路の遅延を生じさせる恐れがある。
【０００９】
このように、微細化が進んだトランジスタにおいて、他の問題を生じさせずに抵抗を低減することは難しかった。
【課題を解決するための手段】
【００１０】
本発明によれば、半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成されたソース・ドレイン領域と、
前記半導体基板に前記ソース・ドレイン領域より浅く形成され、かつ前記ソース・ドレイン領域から前記ゲート電極の下方に向かって延伸しているソース・ドレイン拡張領域と、
前記ソース・ドレイン領域の表層及び前記ソース・ドレイン拡張領域に形成されたシリサイド層と、
を備え、
前記シリサイド層は、前記半導体基板に垂直かつゲート幅方向に対して平行な断面でみたときに、前記ソース・ドレイン領域の中央部からチャネル領域に近づくにつれて前記半導体基板の内側に近づいており、かつ前記チャネル領域側の端部が前記ソース・ドレイン拡張領域に延在している半導体装置が提供される。
【００１１】
この半導体装置において、シリサイド層は、ソース・ドレイン領域の表層だけではなく、ソース・ドレイン拡張領域にも形成されている。そしてシリサイド層は、半導体基板に垂直かつゲート幅に対して平行な断面でみたときに、中央部からチャネル領域に近づくにつれて半導体基板の内側に近づいており、かつチャネル領域側の端部がソース・ドレイン拡張領域に延在している。このように、シリサイド層は、ゲート電極の近傍ではチャネル領域の近くに来ているため、トランジスタのオン抵抗を低くすることができる。 この結果、トランジスタのオン電流も高くすることができる。そして、ゲート電極から離れていくにしたがい、シリサイド層の位置が上にシフトするため、ソース・ドレイン領域を深くすることができる。 これによって、シリサイド層が異常成長を起こしても、シリサイド層がソース・ドレイン領域を突き抜けることが抑制され、リーク電流が増加することを抑制できる。
【００１２】
本発明によれば、半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側に位置する前記半導体基板に、膜を選択的に成長させることにより、前記半導体基板のうち前記ゲート電極の両側に位置する部分を、前記ゲート電極から離れるにつれて厚くする工程と、
前記ゲート電極をマスクとして不純物を注入することにより、前記半導体基板にソース・ドレイン領域を拡張するソース・ドレイン拡張領域を形成する工程と、
前記ゲート電極にサイドウォールスペーサを形成する工程と、
前記ゲート電極及び前記サイドウォールスペーサをマスクとして不純物を注入することにより、前記半導体基板に前記ソース・ドレイン領域を、前記ソース・ドレイン拡張領域より深く形成する工程と、
前記ソース・ドレイン領域の表層及び前記ソース・ドレイン拡張領域にシリサイド層を形成する工程と、
を備える半導体装置の製造方法が提供される。
【発明の効果】
【００１３】
本発明によれば、微細化が進んだトランジスタにおいて、他の問題を生じさせずに抵抗を低減することができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】各図は図１に示した半導体装置の製造方法を示す断面図である。
【図３】図１に示した半導体装置の作用及び効果を説明するための図である。
【図４】成膜層を設けなかったｐＭＩＳＦＥＴ、及び、本実施形態にて作成したｐＭＩＳＦＥＴそれぞれのＩｏｎ−Ｉｏｆｆ特性を示す図である。
【図５】実施形態にかかるＭＩＳＦＥＴと、特許文献２で開示されたＭＩＳＦＥＴから予想されるフリンジ容量の値を示す図である。
【図６】（ａ）は第２の実施形態に係る半導体装置の上面図であり、（ｂ）は（ａ）に示した半導体装置のＸ−Ｘ´断面図である。
【図７】各図は図６に示した半導体装置の製造方法を示す断面図である。
【図８】各図は図６に示した半導体装置の製造方法を示す断面図である。
【図９】各図は変形例を説明するための図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、半導体基板１、ゲート絶縁膜３、ゲート電極４、ソース・ドレイン領域８、ソース・ドレイン拡張領域６、及びシリサイド層９を備える。半導体基板１は、例えばシリコン基板であるが、ゲルマニウム基板であってもよい。ゲート絶縁膜３は、例えば酸化シリコン膜であるが、Ｓｉ３Ｎ４でも良く、または酸化シリコン膜より誘電率が高い材料、例えばＨｆ，Ａｌ，Ｂａ，Ｔｉ，Ｌａ，Ｔａ，Ｃｅ，Ｓｒ，Ｐｒ，Ｚｒなどと、Ｓｉ，Ｏ，Ｎから構成される材料を用いても良い。ゲート電極４は、例えばポリシリコンであるが、アモルファスシリコンや金属材料により形成されていても良い。またゲート電極４は、一部がポリシリコンで他の一部が金属で形成されていても良い。
【００１７】
ソース・ドレイン領域８は、例えば半導体基板１に不純物を導入することにより形成される。ソース・ドレイン拡張領域６は、例えば半導体基板１に不純物を導入することにより形成される。ソース・ドレイン拡張領域６は、ソース・ドレイン領域８より浅く形成され、かつソース・ドレイン領域８からゲート電極４の下方に向かって延伸している。シリサイド層９は、ソース・ドレイン領域８の表層及びソース・ドレイン拡張領域６に形成されている。シリサイド層９は、半導体基板１に垂直かつゲート幅方向に対して平行な断面でみたときに、ソース・ドレイン領域８の中央部からチャネル領域に近づくにつれて半導体基板１の内側（図中下側）に近づいており、かつチャネル領域側の端部がソース・ドレイン拡張領域６まで延在している。
【００１８】
さらに詳細には、半導体基板１のうちトランジスタが形成される領域は、素子分離領域２によって他の領域から分離されている。素子分離領域２は、例えばＳＴＩ（Shallow Trench Isolation）法により形成されている。半導体基板１は、素子分離領域２とゲート電極４の間に位置する領域、すなわちソース・ドレイン領域８が形成されている領域に、成膜層５（図２に図示）が選択的に形成されている。これにより、この領域において半導体基板１は、ゲート電極４又は素子分離領域２から中央部に近づくにつれて上に凸になっている。なおゲート電極４の側壁は、サイドウォールスペーサ７によって覆われている。
【００１９】
図２の各図は、図１に示した半導体装置の製造方法を示す断面図である。まず図２（ａ）に示すように、例えばｐ型の半導体基板１に素子分離領域２を形成する。次に、半導体基板１にｎ型導電体である不純物の注入を行うことにより、ｎウェル領域（図示せず）を形成する。次に半導体基板１にｐ型導電体である不純物の注入を行うことにより、ｐウェル領域を形成する(図示せず)。次いで、半導体基板１にゲート絶縁膜３を形成する。半導体基板１がシリコン基板である場合、ゲート絶縁膜３は、ゲート絶縁膜３は例えば熱酸化法により酸化シリコン膜を形成した後、この酸化シリコン膜に対してプラズマ窒化処理を行うことにより形成される。
【００２０】
次いでゲート絶縁膜３を含む全面上に、例えば厚さが１００ｎｍのポリシリコン膜を形成する。ついで、ポリシリコン膜のうちＮＭＩＳＦＥＴのゲート電極４となる領域に選択的にｎ型の不純物であるリンを注入し、ｐＭＩＳＦＥＴのゲート電極４となる領域に選択的にｐ型の不純物であるボロンを注入する。そしてポリシリコン膜を選択的に除去する。これにより、ゲート電極４が形成される。
【００２１】
次いで図２（ｂ）に示すように、半導体基板１のうち表面が露出している部分、すなわち素子分離領域２とゲート電極４の間の領域に対して、例えば半導体基板１と同一の材料（例えばシリコン）からなる膜を選択的に成膜する。このときの成膜は、半導体基板１に対してエピタキシャル成長であるのが好ましい。これにより、半導体基板１のうち素子分離領域２とゲート電極４の間の領域には、成膜層５が形成される。成膜層５の厚さは、中央部で例えば１０ｎｍであるが、ソース・ドレイン領域８の中央部から素子分離領域２又はゲート電極４に近づくにつれて薄くなっている。
【００２２】
次いで図２（ｃ）に示すように、ＰＭＩＳＦＥＴ領域にレジストマスク（図示せず）を形成し、ＰＭＩＳＦＥＴ領域にＨａｌｏ及びｐ型の不純物によるソース・ドレインエクステンション注入し、例えばＢ１８Ｈ２２ ５ＫｅＶ ２．８Ｅ１３ａｔｏｍｓ／ｃｍ２を行い、ｐ型のソース・ドレイン拡張領域６を形成する。その後、硫酸過水による洗浄等によりレジストマスクを除去する。その後、ＮＭＩＳＦＥＴ領域についても、ｎ型の不純物によるソース・ドレインエクステンション注入を行い、ｎ型のソース・ドレイン拡張領域６を形成する。
【００２３】
次いで図２（ｄ）に示すように、例えば厚さが１０ｎｍの酸化シリコン膜を成膜して、この酸化シリコン膜をドライエッチング（ＲＩＥ： Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）する。これにより、サイドウォールスペーサ７が形成される。
【００２４】
次いで図２（ｅ）に示すように、ｐ型の不純物注入、たとえばボロン２ＫｅＶ ３Ｅ１５ａｔｏｍｓ／ｃｍ２の注入を行いうことにより、ソース・ドレイン領域８を形成する。その後、ＮＭＩＳＦＥＴ領域についても、ｎ型の不純物注入を行い、ｎ型のソース・ドレイン領域８を形成する。
【００２５】
次いで、注入された不純物を活性化するために、活性化アニールを適用する。アニールの条件は例えば、基板温度６００℃ピーク温度１３００℃、ピーク加熱時間が５ミリ秒の高温ミリ秒アニールである。
【００２６】
そして図２（ｆ）に示すように、等方的なエッチング手法によってサイドウォールスペーサ７をわずかにエッチバックした後に、金属膜（例えばニッケル膜）の成膜処理及びシリサイド化のための熱処理を行う。これにより、ソース・ドレイン領域８の表層及びソース・ドレイン拡張領域６にシリサイド層９（例えば厚さが１０ｎｍのニッケルシリサイド層）が形成される。上記したように、成膜層５の厚さは、中央部から素子分離領域２又はゲート電極４に近づくにつれて薄くなっており、サイドウォールスペーサ７の下に位置する部分及びその周囲が傾斜している。このため、シリサイド層９は、一部がサイドウォールスペーサ７の下方まで入り込んでソース・ドレイン拡張領域６の中を延在し、その結果、チャネル領域の近くに来る。
【００２７】
次に、本実施形態の作用及び効果について、図３を用いて説明する。本実施形態において、シリサイド層９は、ゲート電極４の近傍ではチャネル領域の近くに来ているため、トランジスタのオン抵抗を低くすることができる。 この結果、トランジスタのオン電流も高くすることができる。そして、ゲート電極４から離れていくにしたがい、シリサイド層９の位置が上にシフトするため、図３に示すように、ソース・ドレイン領域８を深くすることができる。 これによって、シリサイド層９が異常成長を起こしても、シリサイド層９がソース・ドレイン領域８を突き抜けることが抑制され、リーク電流が増加することを抑制できる。
【００２８】
図４は、成膜層５を設けなかったｐＭＩＳＦＥＴ（比較例）、及び、本実施形態にて作成したｐＭＩＳＦＥＴそれぞれのＩｏｎ−Ｉｏｆｆ特性を示す図である。図４から、実施形態に係るｐＭＩＳＦＥＴは、比較例に係るｐＭＩＳＦＥＴよりも抵抗が低くなったことが分かる。
【００２９】
図５は、実施形態にかかるＭＩＳＦＥＴと、特許文献２で開示されたＭＩＳＦＥＴから予想されるフリンジ容量の値を示す図である。図５から、実施形態に係るＭＩＳＦＥＴが、特許文献２で開示されたＭＩＳＦＥＴに比べてフリンジ容量の増加が抑えられていることが分かる。
【００３０】
（第２の実施形態）
図６（ａ）は、第２の実施形態に係る半導体装置の上面図であり、図６（ｂ）は図６（ａ）に示した半導体装置のＸ−Ｘ´断面図である。この半導体装置は、以下の点が第１の実施形態にかかる半導体装置と異なる。
【００３１】
半導体基板１には、凸部１０が形成されている。そしてトランジスタはチャネル領域が凸部１０に位置するように形成されている。詳細には、ゲート絶縁膜３及びゲート電極４は、凸部１０の側面及び表面に沿って形成されている。またソース・ドレイン領域８は、凸部のうちゲート絶縁膜３及びゲート電極４によって覆われていない領域に形成されている。そして凸部１０は、ゲート絶縁膜３で覆われた部分からソース・ドレイン領域８の中央部に近づくにつれて高くなっている。この半導体装置は、凸部１０を利用することで、チャネル領域を複数の面で制御することが可能となる。これにより平面型のトランジスタに比べて、より高い短チャネル効果の抑制が可能となっている。
【００３２】
図７及び図８の各図は、図６に示した半導体装置の製造方法を示す断面図である。まず図７（ａ）のＸ−Ｘ´断面図及び図７（ａ´）の上面図に示すように、凸部１０を有する半導体基板１を準備する。凸部１０は、例えば半導体基板１の表面を選択的にエッチング、またはエピタキシャル成長等により形成される。凸部１０の高さは、例えば１０ｎｍ以上１００ｎｍ以下である。次いで、導電体である不純物の注入を行うことによりｎウェル領域（図示せず）を形成して、次にｐ型導電体である不純物の注入を行うことによりｐウェル領域(図示せず)を形成する。
【００３３】
次いで図７（ｂ）のＸ−Ｘ´断面図及び図７（ｂ´）の上面図に示すように、第１の実施形態と同様の手法を用いてゲート絶縁膜３を形成する。このとき、凸部１０の上面だけでなく、側面にもゲート絶縁膜３が形成される。
【００３４】
次いで図７（ｃ）のＸ−Ｘ´断面図及び図７（ｃ´）の上面図に示すように、ゲート絶縁膜３の上に、例えば５０ｎｍのポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これによりゲート電極４が形成される。このとき、凸部１０の上面だけではなく、側面にもゲート電極４が形成される。
【００３５】
次いで図８（ｄ）のＹ−Ｙ´断面図及び図８（ｄ´）の上面図に示すように、凸部１０の上面のうちゲート電極４に覆われていない領域に、成膜層５を選択的に成長させる。これにより、凸部１０は、ゲート電極４の両側に位置する部分が、ゲート電極４から離れるにつれて高くなる。
【００３６】
次いで図８（ｅ）のＹ−Ｙ´断面図及び図８（ｅ´）の上面図に示すように、ソース・ドレイン拡張領域６、サイドウォールスペーサ７、及びソース・ドレイン領域８を形成する。ソース・ドレイン拡張領域６及びソース・ドレイン領域８は、凸部１０の上面のうちゲート電極４に覆われていない領域に形成される。これらの形成方法は、第１の実施形態と同様である。そして、注入された不純物を活性化するために、活性化アニール、例えばＳｐｉｋｅ１０５０℃とプリヒート６００℃、ピーク温度１３００℃、加熱時間２ミリ秒の高温ミリ秒アニールを適用する。
【００３７】
次いで図８（ｆ）のＹ−Ｙ´断面図及び図８（ｆ´）の上面図に示すように、シリサイド層９を形成する。シリサイド層９の厚さは、例えば１５ｎｍである。シリサイド層９の形成方法は、第１の実施形態と同様である。
【００３８】
なお、凸部１０の断面形状は円形、多角形でも良い。また凸部１０及び凸部１０に形成されるトランジスタは複数並列して存在しても良い。
【００３９】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また凸部１０を利用することで、チャネル領域を複数の面で制御することが可能となる。これにより平面型のトランジスタに比べて、より高い短チャネル効果の抑制が可能となる。
【００４０】
なお、図９（ａ）に示すように、第１および第２の実施形態において、サイドウォールスペーサ７を形成した後に選択成長によって成膜層５を成長させることにより、さらにソース・ドレイン領域となる領域を上部に成長させても良い。
【００４１】
また図９（ｂ）に示すように、半導体基板１は、間にシリコン酸化膜層１１を有する基板（例えばＳＯＩ基板）であっても良い。また第２の実施形態において、図９（ｃ）の断面図及び図９（ｃ´）の上面図に示すように、シリコン酸化膜層１１を有する基板上に凸部１０としてのシリコン層１２を有する基板を用いても良い。
【００４２】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えば上記実施の形態はｐＭＩＳＦＥＴの場合について述べたが、ＮＭＩＳＦＥＴについても同様にすることができる。
【００４３】
また第１、および第２の実施形態において、ソース・ドレイン拡張領域６を形成する前に、サイドウォールスペーサ７を形成して、ソース・ドレイン領域８を形成して活性した化後にサイドウォールスペーサ７を除去してソース・ドレイン拡張領域６を形成し、高温ミリ秒アニールを適用しても良い。
【００４４】
またソース・ドレイン拡張領域６やソース・ドレイン領域８の形成に、プラズマドーピングや固相拡散を用いても良い。また、成膜層５を形成する時に導電型の不純物を含む膜を成膜してもよい。また、成膜層５として、Ｇｅ膜、ＳｉＧｅ膜、又はＳｉＣ膜をエピタキシャル成長しも良い。また不純物を活性化するアニールにスパイクアニールと高温ミリ秒アニールの組み合わせや、ＳＰＥ（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）と高温ミリ秒アニールの組み合わせ、または高温ミリ秒アニールを複数回実施しても良い。
【００４５】
またシリサイド層９は、ニッケルシリサイドにＰｔ、Ｅｒ、Ｙｂ等を反応させた材料を用いてもよい。また、ニッケルシリサイドの代わりにＰｔＳｉ、ＣｏＳｉ、又はＰａＳｉを用いても良い。
【符号の説明】
【００４６】
１ 半導体基板
２ 素子分離領域
３ ゲート絶縁膜
４ ゲート電極
５ 成膜層
６ ソース・ドレイン拡張領域
７ サイドウォールスペーサ
８ ソース・ドレイン領域
９ シリサイド層
１０ 凸部
１１ シリコン酸化膜層
１２ シリコン層
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成されたソース・ドレイン領域と、
前記半導体基板に前記ソース・ドレイン領域より浅く形成され、かつ前記ソース・ドレイン領域から前記ゲート電極の下方に向かって延伸しているソース・ドレイン拡張領域と、
前記ソース・ドレイン領域の表層及び前記ソース・ドレイン拡張領域に形成されたシリサイド層と、
を備え、
前記シリサイド層は、前記半導体基板に垂直かつゲート幅方向に対して平行な断面でみたときに、前記ソース・ドレイン領域の中央部からチャネル領域に近づくにつれて前記半導体基板の内側に近づいており、かつ前記チャネル領域側の端部が前記ソース・ドレイン拡張領域に延在している半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体基板に形成された凸部を備え、
前記ゲート絶縁膜及び前記ゲート電極は、前記凸部の側面及び表面に沿って形成され、
前記ソース・ドレイン領域は、前記凸部のうち前記ゲート絶縁膜及び前記ゲート電極によって覆われていない領域に形成されており、
前記凸部は、前記ゲート絶縁膜で覆われた部分から前記ソース・ドレイン領域の中央部に近づくにつれて高くなる半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記半導体基板は、前記ソース・ドレイン領域が形成される領域に選択的に設けられたエピタキシャル成長層を有している半導体装置。
【請求項４】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側に位置する前記半導体基板に、膜を選択的に成長させることにより、前記半導体基板のうち前記ゲート電極の両側に位置する部分を、前記ゲート電極から離れるにつれて厚くする工程と、
前記ゲート電極をマスクとして不純物を注入することにより、前記半導体基板にソース・ドレイン領域を拡張するソース・ドレイン拡張領域を形成する工程と、
前記ゲート電極にサイドウォールスペーサを形成する工程と、
前記ゲート電極及び前記サイドウォールスペーサをマスクとして不純物を注入することにより、前記半導体基板に前記ソース・ドレイン領域を、前記ソース・ドレイン拡張領域より深く形成する工程と、
前記ソース・ドレイン領域の表層及び前記ソース・ドレイン拡張領域にシリサイド層を形成する工程と、
を備える半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記半導体基板に前記膜を選択的に成長させる工程は、前記膜を前記半導体基板に対してエピタキシャル成長させる工程である半導体装置の製造方法。
【請求項６】
請求項４または５に記載の半導体装置の製造方法において、
前記ゲート絶縁膜を形成する工程の前において、前記半導体基板には、前記ゲート絶縁膜、前記ゲート電極、前記ソース・ドレイン拡張領域、及び前記シリサイド層が形成される凸部が設けられており、
前記半導体基板に前記半導体基板と同一の材料からなる膜を選択的に成長させる工程において、前記膜を選択的に成長させることにより、前記凸部のうち前記ゲート電極の両側に位置する部分を、前記ゲート電極から離れるにつれて高くする半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成されたソース・ドレイン領域と、
前記半導体基板に前記ソース・ドレイン領域より浅く形成され、かつ前記ソース・ドレイン領域から前記ゲート電極の下方に向かって延伸しているソース・ドレイン拡張領域と、
前記ソース・ドレイン領域の表層及び前記ソース・ドレイン拡張領域に形成されたシリサイド層と、
を備え、
前記シリサイド層は、前記半導体基板に垂直かつゲート幅方向に対して平行な断面でみたときに、前記ソース・ドレイン領域の中央部からチャネル領域に近づくにつれて前記半導体基板の内側に近づいており、かつ前記チャネル領域側の端部が前記ソース・ドレイン拡張領域に延在している半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体基板に形成された凸部を備え、
前記ゲート絶縁膜及び前記ゲート電極は、前記凸部の側面及び表面に沿って形成され、
前記ソース・ドレイン領域は、前記凸部のうち前記ゲート絶縁膜及び前記ゲート電極によって覆われていない領域に形成されており、
前記凸部は、前記ゲート絶縁膜で覆われた部分から前記ソース・ドレイン領域の中央部に近づくにつれて高くなる半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記半導体基板は、前記ソース・ドレイン領域が形成される領域に選択的に設けられたエピタキシャル成長層を有している半導体装置。
【請求項４】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側に位置する前記半導体基板に、膜を選択的に成長させることにより、前記半導体基板のうち前記ゲート電極の両側に位置する部分を、前記ゲート電極から離れるにつれて厚くする工程と、
前記ゲート電極をマスクとして不純物を注入することにより、前記半導体基板にソース・ドレイン領域を拡張するソース・ドレイン拡張領域を形成する工程と、
前記ゲート電極にサイドウォールスペーサを形成する工程と、
前記ゲート電極及び前記サイドウォールスペーサをマスクとして不純物を注入することにより、前記半導体基板に前記ソース・ドレイン領域を、前記ソース・ドレイン拡張領域より深く形成する工程と、
前記ソース・ドレイン領域の表層及び前記ソース・ドレイン拡張領域にシリサイド層を形成する工程と、
を備える半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記半導体基板に前記膜を選択的に成長させる工程は、前記膜を前記半導体基板に対してエピタキシャル成長させる工程である半導体装置の製造方法。
【請求項６】
請求項４または５に記載の半導体装置の製造方法において、
前記ゲート絶縁膜を形成する工程の前において、前記半導体基板には、前記ゲート絶縁膜、前記ゲート電極、前記ソース・ドレイン拡張領域、及び前記シリサイド層が形成される凸部が設けられており、
前記半導体基板に前記半導体基板と同一の材料からなる膜を選択的に成長させる工程において、前記膜を選択的に成長させることにより、前記凸部のうち前記ゲート電極の両側に位置する部分を、前記ゲート電極から離れるにつれて高くする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−１０３３４２（Ｐ２０１１−１０３３４２Ａ）
【公開日】平成２３年５月２６日（２０１１．５．２６）
【国際特許分類】
【出願番号】特願２００９−２５７１９７（Ｐ２００９−２５７１９７）
【出願日】平成２１年１１月１０日（２００９．１１．１０）
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り 平成２１年６月１３日 株式会社ＩＣＳコンベンションデザイン発行の「２００９ ＳＹＭＰＯＳＩＵＭ ＯＮ ＶＬＳＩ ＴＥＣＨＮＯＬＯＧＹ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ」に発表
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年５月２６日（２０１１．５．２６）
【国際特許分類】
【出願日】平成２１年１１月１０日（２００９．１１．１０）
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り 平成２１年６月１３日 株式会社ＩＣＳコンベンションデザイン発行の「２００９ ＳＹＭＰＯＳＩＵＭ ＯＮ ＶＬＳＩ ＴＥＣＨＮＯＬＯＧＹ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ」に発表
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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