FINFETSおよびその形成方法
【課題】フィン電界効果トランジスタのソース/ドレイン構造を提供する。
【解決手段】基板上のフィンチャネル本体110a、110b、フィンチャネル本体110a、110b、上に配置されたゲート電極115、およびフィンチャネル本体110a、110b、に隣接して配置され、どのフィン構造も実質的に含まない、少なくとも1つのソース/ドレイン(S/D)領域120a,120b及び125a,125bを含むフィン電界効果トランジスタ(FinFET)。
【解決手段】基板上のフィンチャネル本体110a、110b、フィンチャネル本体110a、110b、上に配置されたゲート電極115、およびフィンチャネル本体110a、110b、に隣接して配置され、どのフィン構造も実質的に含まない、少なくとも1つのソース/ドレイン(S/D)領域120a,120b及び125a,125bを含むフィン電界効果トランジスタ(FinFET)。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体デバイスに関し、特に、フィン電界効果トランジスタ(FinFETs)およびFinFETsを形成する方法に関するものである。
【背景技術】
【0002】
半導体集積回路(IC)産業は、急速な成長を遂げている。集積回路の材料および設計の技術的進歩は、各世代が前の世代より、より小型でより複雑な回路を有するICの世代が生み出されてきた。例えば、半導体産業は、メモリセルのサイズを熱烈に縮減するように努めている。用いられてきた1つの方策は、マルチプルゲートトランジスタ、別名FinFETsの使用を含む。
【0003】
この開示は、添付の図面を参照して、次の詳細な説明から良く理解される。工業における標準実施に従って、種々の特徴が縮尺に描かれず、図示の目的のためだけに使用されていることを主張する。実際、種々の特徴の数や寸法は、議論の明確化のために、任意に増加または減少されてよい。
【図面の簡単な説明】
【0004】
【図1】集積回路の例示的なFinFETの上面図を示す概略図である。
【図2A】図1に示された集積回路100の断面線2A−2Aに沿った概略断面図である。
【図2B】図1に示された集積回路100の断面線2B−2Bに沿った概略断面図である。
【図2C】図1に示された集積回路100の断面線2C−2Cに沿った概略断面図である。
【図3】例示的なFinFETの応力対距離dのシミュレーションの結果を示す概略図である。
【図4】基板の一部および分離領域を含むもう1つの例示的なFinFETの拡大された概略断面図である。
【図5A】図1に示されたFinFETを形成する例示的な方法を示す概略断面図である。
【図5B】図1に示されたFinFETを形成する例示的な方法を示す概略断面図である。
【図5C】図1に示されたFinFETを形成する例示的な方法を示す概略断面図である。
【図5D】図1に示されたFinFETを形成する例示的な方法を示す概略断面図である。
【図6】例示的なFinFETを形成する例示的な方法を示す概略断面図である。
【発明を実施するための形態】
【0005】
この開示は、添付の図面を参照して、次の詳細な説明から良く理解される。工業における標準実施に従って、種々の特徴が縮尺に描かれず、図示の目的のためだけに使用されていることを主張する。実際、種々の特徴の数や寸法は、議論の明確化のために、任意に増加または減少されてよい。
【0006】
従来のFinFETデバイスは、半導体基板から隆起したシリコンフィンを用いて製造される。デバイスのチャネルは、フィンに形成され、ゲートはフィンの上(例えば周囲)、例えば、フィンの上および側壁に接触して提供される。チャネル(例えば、フィン)を囲うゲートは、三つの側面からチャネルを制御できるという点で有益である。ソース/ドレイン領域は、フィンの二つの端部に形成されている。
【0007】
次の開示は、その開示の異なる特徴を実施するための、多くの異なる実施の形態または実施例を提供することがわかる。本開示を簡素化するために、複数の要素および複数の配列の特定の実施例が以下に述べられる。これらは単に実施例であり、これらに制限されるものではないことは勿論である。例えば、本説明の第2特徴の上方の、または第2特徴上の第1特徴の形成は、続いて、特徴が直接接触で形成される複数の実施の形態を含むことができ、且つ前記特徴が直接接触でないように、付加的な特徴が前記第1と第2特徴間に形成された複数の実施の形態を含むこともできる。また、本開示は、種々の実施例において、参照番号および/または文字を繰り返し用いている。この反復は、簡素化と明確さの目的のためであって、種々の実施の形態および/または議論された構成との間の関係を規定するものではない。
【0008】
図1は、集積回路の例示的なFinFETの上面図を示す概略図である。図1では、集積回路100は、少なくとも1つのFinFET、例えばFinFET105aおよび105bを含むことができる。FinFET105aおよび105bのそれぞれは、基板101上にフィンチャネル本体(fin-channel body)、例えばフィンチャネル本体110aおよび110bをそれぞれ含むことができる。ゲート電極115は、フィンチャネル本体110aおよび110b上に配置されることができる。少なくとも1つのソース/ドレイン(S/D)領域、例えばS/D領域120a〜120bおよび125a〜125bは、フィンチャネル本体110aおよび110bに隣接してそれぞれ配置される。少なくとも1つのS/D領域120a〜120bは、どのフィン構造も実質的に含まない。
【0009】
注意するのは、フィンチャネル本体110aおよび110bは、ゲート電極115の下方に位置されることである。フィンチャネル本体110aおよび110bは、FinFET105aおよび105bの上面図から見ることができない。フィンチャネル本体110aおよび110bは、図1の点線で示され、FinFET105aおよび105bにそれらの位置を表している。
【0010】
いくつかの実施形態では、フィンチャネル本体110aは、フィン構造を有する本体を指し、単にS/D領域120aおよび120b間のチャネルを提供するように用いられる。いくつかの他の実施形態では、フィンチャネル本体110aは、単にゲート電極115によって覆われるフィン本体を含むことができる。また他の実施形態では、フィンチャネル本体110aは、単にゲート電極115およびゲート電極115の側壁上のスペーサ107aおよび107bによって覆われるフィン本体を含むことができる。
【0011】
いくつかの実施形態では、基板101は、結晶、多結晶、または非結晶構造のシリコンまたはゲルマニウムを含む元素半導体、炭化ケイ素、ガリウムヒ素、ガリウムリン、リン化インジウム、ヒ化インジウム、またはアンチモン化インジウムを含む化合物半導体、シリコンゲルマニウム(SiGe)、ガリウムヒ素リン(GaAsP)、アルミニウムインジウムヒ素(AlInAs)、アルミニウムガリウムヒ素(AlGaAs)、ヒ化ガリウムインジウム(GaInAs)、リン化ガリウムインジウム(GaInP)、またはヒ化リン化インジウムガリウム(GaInAsP)を含む合金半導体、任意の他の好適な材料、またはその組み合わせを含むことができる。1つの実施形態では、合金半導体基板は、SiおよびGeの組成が1つの位置の1つの比率からもう1つの位置のもう1つの比率に変わる傾斜SiGeの特徴を有することができる。またもう1つの実施形態では、合金SiGeは、シリコン基板上に形成されることができる。もう1つの実施形態では、SiGe基板は、歪んでいる。また、半導体基板は、例えばシリコンオンインシュレーター(SOI)などの絶縁膜上に形成された半導体(semiconductor on insulator)、または薄膜トランジスタ(TFT)でもよい。いくつかの実施例では、半導体基板は、ドープされたエピ層または埋め込み層を含むことができる。他の実施例では、化合物半導体基板は、多層構造を有することができるか、または化合物半導体基板は、多層化合物半導体構造を含むことができる。
【0012】
図1を参照下さい。分離構造103は、少なくとも1つの分離領域、例えば分離領域103a〜103cを含むことができる。分離構造103は、FinFETs105aおよび105bの周囲に配置され、FinFET105aをFinFET105bから電気的に分離する。分離構造103は、シャロートレンチアイソレーション(STI)構造、シリコンの局部酸化(local oxidation of silicon;LOCOS)構造、他の分離構造、またはその任意の組み合わせを含むことができる。
【0013】
図1を参照下さい。スペーサ107aおよび107bは、ゲート電極115に隣接して配置されることができる。スペーサ107aおよび107bは、S/D領域120a、120b、125a、および125bをゲート電極115から望ましく間隔をあけて配置することができる。スペーサ107aと107bのそれぞれは、例えば、酸化物、窒化物、酸窒化物、他の誘電体材料、またはその任意の組み合わせなどの少なくとも1つの材料を含んでよい。
【0014】
図2Aは、図1に示された集積回路100の断面線2A−2Aに沿った概略断面図である。図2Aでは、基板101は、少なくとも1つの部分、例えば、部分102aおよび102bを含むことができる。いくつかの実施形態では、部分102aは、分離領域103aおよび103b間に配置されることができる。ゲート誘電体130は、ゲート電極115の下方に配置されることができる。フィンチャネル本体110aおよび110b(図1に示されている)は、それぞれS/D領域120aおよび125aの後方にあり、S/D領域120aおよび125aによってブロックされる。
【0015】
いくつかの実施形態では、ゲート誘電体130は、単一層または多層構造であることができる。多層構造のいくつかの実施形態では、ゲート誘電体130は、界面層および高k誘電体層を含むことができる。界面層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、他の誘電体材料、および/またはその組み合わせなどの誘電体材料を含むことができる。高k誘電体層は、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、他の好適な高k誘電体材料、および/またはその組み合わせなどの高k誘電体材料を含むことができる。高k材料は、金属酸化物、金属窒化物、金属ケイ酸塩、遷移金属酸化物、遷移金属窒化物、遷移金属ケイ酸塩、金属酸窒化物、金属アルミネート、ケイ酸ジルコニウム、アルミン酸ジルコニウム、(zirconium aluminate)、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、酸化ジルコニウム、酸化チタン、酸化アルミニウム、二酸化ハフニウムアルミナ(hafnium dioxide-alumina;HfO2-Al2O3)合金、他の好適な材料、および/またはその組み合わせからさらに選択されることができる。
【0016】
いくつかの実施形態では、ゲート電極115は、ポリシリコン、シリコンゲルマニウム、例えばアルミニウム(Al)、モリブデン(Mo)、銅(Cu)、タングステン(W)、チタン(Ti)、タンタル(Ta)、窒化チタン(TiN)、窒化タンタル(TaN)、ニッケルシリサイド(NiSi)、ケイ化コバルト(CoSi)、当技術分野で周知の他の好適な導電材料、またはその組み合わせの金属化合物を含む金属材料を含むことができる。他の実施形態では、ゲート電極115は、金属層上のポリシリコン層を含むことができる。また、他の実施形態では、ゲート電極115は、金属ゲートのN型金属の仕事関数またはP型金属の仕事関数を提供する仕事関数金属層を含むことができる。P型仕事関数材料は、ルテニウム、パラジウム、白金、コバルト、ニッケル、および導電金属酸化物、および/または他の好適な材料などの組成物を含む。N型金属材料は、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、金属炭化物(例えば、炭化ハフニウム、炭化ジルコン、炭化チタン、炭化アルミニウム)、アルミナイド、および/または他の好適な材料などの組成物を含む。
【0017】
いくつかの実施形態では、S/D領域120aおよび125aのそれぞれは、エピタキシャル成長領域、例えば、エピタキシャル成長領域121および126をそれぞれ含むことができる。エピタキシャル成長領域121は、基板101の部分102a上に配置されることができる。エピタキシャル成長領域121および部分102aは、界面104を有することができる。またいくつかの実施形態では、界面104の中心領域は、分離領域103aの表面106と実質的に同じ高さにあることができる。もう1つの実施形態では、界面104の中心領域は、分離領域103aの表面106より低いことができる。また他の実施形態では、界面104の中心領域は、距離“d”で分離領域103aの表面106と間隔を開けられることができる。また他の実施形態では、界面104の中心領域は、実質的に平坦であることができる。
【0018】
いくつかの実施形態では、エピタキシャル成長領域121および123は、ドーパントを含むことができる。N型FinFETを形成するいくつかの実施形態では、エピタキシャル成長領域121および123は、ヒ素(As)、リン(P)、他のV族元素、またはその任意の組み合わせなどのドーパントを有することができる。P型FinFETを形成するいくつかの実施形態では、エピタキシャル成長領域121および123は、ホウ素(B)、他のIII族元素、またはその任意の組み合わせなどのドーパントを有することができる。いくつかの実施形態では、エピタキシャル成長領域121および123は、多層構造、例えば、2層または3層構造を含むことができる。例えば、2層構造は、シリコンキャップ層の下方のSiGe層を含むことができる。
【0019】
いくつかの実施形態では、FinFET110aは、エピタキシャル成長領域121および126上に配置されたケイ化物構造(図示せず)を含むことができる。ケイ化物構造は、ニッケルシリサイド(NiSi)、ケイ化ニッケル−白金(NiPtSi)、ケイ化ニッケル−白金−ゲルマニウム(NiPtGeSi)、ケイ化ニッケル−ゲルマニウム(NiGeSi)、ケイ化イットリウム(YbSi)、ケイ化白金(PtSi)、ケイ化イリジウム(IrSi)、ケイ化エルビウム(ErSi)、ケイ化コバルト(CoSi)、他の好適な材料、および/またはその組み合わせなどの材料を含んでよい。
【0020】
図2Bは、図1に示された集積回路100の断面線2B−2Bに沿った概略断面図である。図2Bでは、基板101は、少なくとも1つの部分、例えば部分102cと102dを含むことができる。フィンチャネル本体110aは、部分102c上に配置されることができる。フィンチャネル本体110aは、高さ“h”を有することができる。部分102cは、分離領域103aおよび103b間に配置されることができる。部分102cは、部分102a(図2Aに示される)と接続していることができる。いくつかの実施形態では、フィンチャネル本体110aおよび部分102cは、同じ材料、例えばシリコンを有することができる。他の実施形態では、フィンチャネル本体110aおよび部分102cは、異なる材料、例えばSiGeおよびSiをそれぞれ有することができる。
【0021】
図2Cは、図1に示された集積回路100の断面線2C−2Cに沿った概略断面図である。図2Cでは、エピタキシャル成長領域121および123は、基板101の部分102aおよび102e上にそれぞれ配置されることができる。フィンチャネル本体110aは、基板101の部分102c上に配置されることができる。図に示されたように、いくつかの実施形態では、分離領域103の界面104および表面106は、距離“d”を有することができる。フィンチャネル本体110aは、高さ“h”を有することができる。いくつかの実施形態では、距離“d”と高さ“h”の比率(d/h)は、約10またはそれ以下であることができる。少なくとも1つの実施形態では、比率(d/h)は、約1である。
【0022】
図2Cを参照下さい。エピタキシャル成長領域121および123は、応力、例えば圧縮応力または引張応力をフィンチャネル本体110aに提供することができる。圧縮応力または引張応力を受けたフィンチャネル本体110aは、FinFET105aに望ましい電子移動度または正孔移動度を提供することができる。圧縮応力を提供するいくつかの実施例では、フィンチャネル本体110aは、Si材料を有することができ、エピタキシャル成長領域121および123は、SiGe材料を有することができる。圧縮応力を提供する他の実施例では、フィンチャネル本体110aおよびエピタキシャル成長領域121および123は、SiGe材料を有することができる。エピタキシャル成長領域121および123は、フィンチャネル本体110aのゲルマニウム濃度より高いゲルマニウム濃度を有することができる。
【0023】
引張応力を提供するいくつかの実施例では、フィンチャネル本体110aは、Si材料を有することができ、エピタキシャル成長領域121および123は、SiC材料を有することができる。引張応力を提供する他の実施例では、フィンチャネル本体110aおよびエピタキシャル成長領域121および123は、SiC材料を有することができる。エピタキシャル成長領域121および123は、フィンチャネル本体110aの炭素濃度より高い炭素濃度を有することができる。
【0024】
図3は、いくつかの実施形態に基づいた例示的なFinFETの応力対距離dのシミュレーションの結果を示す概略図である。図3では、垂直軸は、フィンチャネル本体に加えられた圧力を示し、水平軸は、距離“d”を示している。シミュレーションでは、フィンチャネル本体110aは、約40nmの高さ“h”を有し、Si材料を有する。エピタキシャル成長領域121および123は、約36atomic%(原子比)のゲルマニウム濃度を有するSiGe材料を有することができる。エピタキシャルシリコン層(図示されていない)は、エピタキシャル成長領域121および123のそれぞれの上に形成される。曲線Aは、FinFET105aがゲートファーストプロセスによって形成されるのを示している。曲線Bは、FinFET105aがゲートラストプロセスによって形成されるのを示している。
【0025】
図3を再度参照下さい。いくつかの実施形態では、距離“d”は、約0である。界面104の中心領域は、分離領域103aの表面106と実質的に同じ高さにある。約−400Mpaおよび−700Mpaの応力は、ゲートファーストプロセスおよびゲートラストプロセスによってそれぞれ形成されたFinFET105aのフィンチャネル本体110aに加えられることができる。距離“d”を増すことで、応力は、ゲートファーストプロセスおよびゲートラストプロセスによって形成されたFinFET105aのフィンチャネル本体110aに対して増加される。他の実施形態では、距離“d”が高さ“h”と実質的に同じか、または高さ“h”より大きい場合、FinFET105aのフィンチャネル本体110aに加えられる応力の増加は遅くなり得る。上述より、エピタキシャル成長領域121および123は、任意のフィン構造を含まない。エピタキシャル成長領域121および123の量は、FinFET105aのフィンチャネル本体110aに望ましい応力を提供することができる。
【0026】
図4は、基板の一部および分離領域を含むもう1つの例示的なFinFETの拡大された概略断面図である。図2Aの中の要素と同じである図4の要素は、300を加えた同じ参照番号によって示される。いくつかの実施形態では、分離領域403aは、分離領域403aの表面406が分離領域403aおよび基板401の部分402a間の界面409と交差する角408を有することができる。基板401の部分402aは、基板401の部分402aの表面404が分離領域403aおよび基板401の部分402a間の界面409と交差する先端411を有することができる。角408は、先端411に実質的に隣接する。いくつかの実施例では、エピタキシャル成長領域421を形成するプロセスは、水素含有環境下でのリフロープロセスを含むことができる。リフロープロセスは、表面404の中心部分を平坦にすることができる。
【0027】
角408が先端411に実質的に隣接する場合、エピタキシャル成長領域421の望ましい量は、基板401の部分402aから形成されることができる。エピタキシャル成長領域421の望ましい量は、FinFETのフィンチャネル本体に望ましい応力を提供することができる。エピタキシャル成長領域421の量は、ソース/ドレイン領域の抵抗も減少することができる。いくつかの実施例では、インサイチュ(in-Situ)プロセスによってエピタキシャル成長領域421に加えられたドーパントは、ソース/ドレイン領域の抵抗を更に減少することができる。
【0028】
図5A〜図5Dは、図1の断面線2C−2Cに沿った、FinFETを形成する例示的な方法を示す概略断面図である。図5Aでは、分離構造103は、基板101内および/または基板101上に形成されることができる。フィン135は、基板101上に形成されることができる。フィン135は、高さ“h”を有することができる。ゲート誘電体130およびゲート電極115は、フィン135上に形成されることができる。ハードマスク層140は、ゲート電極115上に形成されることができる。スペーサ層107は、フィン135、ハードマスク層140、およびゲート電極115およびゲート誘電体130の側壁上に実質的に共形して形成されることができる。分離構造103、ゲート誘電体130、ゲート電極115、スペーサ層107、フィン135、および/またはハードマスク層140は、例えば堆積プロセス、エッチプロセス、洗浄プロセス、リソグラフィプロセス、および/またはその任意の組み合わせを含むプロセスによって形成されることができる。
【0029】
図5Bを参照下さい。スペーサ層107の部分(図5Aに図示)は、スペーサ層107a〜107dを形成するために除去されることができる。スペーサ層107aおよび107bは、ゲート電極115の側壁上に形成されることができる。スペーサ層107cおよび107dは、フィン135の側壁上に形成されることができる。いくつかの実施例では、スペーサ層107aおよび107bは、ゲート電極115の側壁からのエピタキシャル成長に起因する急成長(mushroom effect)を防ぐためにゲート電極115を覆うことができる。分離構造103、ゲート誘電体130、ゲート電極115、スペーサ107aおよび107b、フィン135、および/またはハードマスク層140は、例えば堆積プロセス、エッチプロセス、洗浄プロセス、リソグラフィプロセス、および/またはその任意の組み合わせを含むプロセスによって形成されることができる。
【0030】
図5Cを参照下さい。除去プロセス145は、基板101の部分102aの表面145aおよび102eの表面145bを露出し、フィンチャネル本体110aを規定するために、フィン135の少なくとも一部を除去することができる。除去プロセス145は、スペーサ層107cおよび107dを除去することもできる。いくつかの実施形態では、除去プロセス145は、フィン135の部分を実質的に除去することで露出された表面145aの中心領域が分離構造103の表面106と実質的に同じ高さにあることができる。他の実施例では、除去プロセス145は、基板101の部分を除去することで露出された表面145aの中心領域が分離構造103の表面106の下方にあることができる。距離“d”は、露出された表面145aおよび分離構造103の表面106の間に定義されることができる。距離“d”と高さ“h”の比率(d/h)は、約10またはそれ以下であることができる。少なくとも1つの実施形態では、比率(d/h)は、約1であることができる。
【0031】
いくつかの実施形態では、図5A〜5Cに関連した上述のプロセスのステップは、フィンチャネル本体145aを基板101上に形成するプロセスおよびゲート電極115をフィンチャネル本体145a上に形成するプロセス(図6に示されるプロセス610および620)となることができる。他の実施形態では、プロセス610は、フィンチャネル本体145aを形成する、1つまたは1つ以上の従来の半導体プロセスのステップを含むことができる。また他の実施形態では、図5A〜5Cに関連した上述の1つまたは1つ以上のプロセスのステップは、省かれ、プロセス610および620を行うことができる。
【0032】
図5Dを参照下さい。少なくとも1つのソース/ドレイン(S/D)領域、例えばS/D領域120aおよび120bは、フィンチャネル本体110aに隣接して形成されることができる。いくつかの実施形態では、S/D領域120aおよび120bの形成は、基板101の部分102aの露出された表面145aおよび部分102eの露出された表面145bから、エピタキシャル成長領域121および123のエピタキシャル成長をそれぞれ含むことができる。いくつかの実施形態では、エピタキシャル成長領域121および123のそれぞれは、(100)ファセット有することができる。
【0033】
いくつかの実施形態では、図5A〜図5Cに関連した上述のプロセスのステップは、フィンチャネル本体に隣接した、少なくとも1つのソース/ドレイン(S/D)領域を形成するプロセスとなることができ、少なくとも1つのS/D領域は、どのフィン構造も実質的に含まない(図6に示されたプロセス630)。
【0034】
いくつかの実施形態では、FinFET100の形成方法は、S/D領域120aおよび120b内にドーパントを注入するステップを含む。Nチャネルメモリセルを形成する実施形態には、S/D領域120aおよび120bは、ヒ素(As)、リン(P)、他のV族元素、またはその組み合わせなどのドーパントを有することができる。
【0035】
他の実施形態では、FinFET100の形成方法は、エピタキシャル成長領域121および123の少なくとも一部をサリサイド化(salicidating)するステップを含むことができる。エピタキシャル成長領域121および123のケイ化物は、望ましい導電率を提供することができる。ケイ化物は、ニッケルシリサイド(NiSi)、ケイ化ニッケル−白金(NiPtSi)、ケイ化ニッケル−白金−ゲルマニウム(NiPtGeSi)、ケイ化ニッケル−ゲルマニウム(NiGeSi)、ケイ化イットリウム(YbSi)、ケイ化白金(PtSi)、ケイ化イリジウム(IrSi)、ケイ化エルビウム(ErSi)、ケイ化コバルト(CoSi)、他の好適な材料、および/またはその組み合わせなどの材料を含んでよい。ケイ化物を作製するのに用いられる材料は、スパッタリングおよび蒸着などの物理気相成長(PVD)、めっき、プラズマCVD(PECVD)、常圧CVD(APCVD)、低圧CVD(LPCVD)、高密度プラズマCVD(HDPCVD)、および原子層CVD(ALCVD)などの化学気相成長法、他の好適な成長法、および/またはその組み合わせを用いて堆積されることができる。堆積後、サリサイド化プロセスは、特定材料(specific material)または材料(materials)に基づいて選ばれた高温下で、堆積した材料およびドープ領域の間での反応を続けることができる。これは、アニーリングとも呼ばれ、急速熱処理(rapid thermal process;RTP)を含むことができる。反応したケイ化物は、単一ステップのRTPまたは複数ステップのRTPを必要とする可能性がある。
【0036】
いくつかの実施形態では、FinFET100の形成方法は、エピタキシャル層(図示されていない)、例えば、シリコンエピタキシャル層を各エピタキシャル成長領域121および123上に形成するステップを含むことができる。シリコンエピタキシャル層の形成後、前記方法は、エピタキシャル層の少なくとも一部をサリサイド化するステップを含むことができる。シリコンエピタキシャル層から形成されたケイ化物は、ケイ化物の欠陥を望ましく低減することができる。ケイ化物の望ましい伝導率は達成することができる。
【0037】
他の実施例では、FinFET100の形成方法は、基板101の一部を除去するエッチプロセス(図示されていない)を含むことができる。エッチプロセスは、例えば、ドライエッチ、ウェットエッチ、および/またはその任意の組み合わせを含むことができる。エッチプロセスは、図2Bに関連した上述の除去プロセス145の後、および/または図2Cに関連した上述のエピタキシャル成長領域121および123を形成する前に行われることができる。いくつかの実施例では、除去プロセス145の後、分離構造103の上部角は、基板101の部分102aの先端より高いことができる。エッチプロセスは、基板101の部分を除去することで、図4に関連した上述のように分離構造103の角が基板101の部分102aの先端に実質的に隣接するようにする。実質的に同じ高さの角と先端は、エピタキシャル成長領域121および123の望ましい量を露光した表面145aおよび145bからそれぞれ形成されるようにすることができる。エピタキシャル成長領域121および123の望ましい量は、望ましい応力をフィンチャネル本体110aに提供することができる。
【0038】
また、他の実施形態では、FinFET100の形成方法は、基板101の露光した表面145aおよび145bをリフローするプロセスを含み、基板の露光した表面145aおよび145bの中心領域が実質的に平坦になることができる。露光した表面145aおよび145bの実質的に平坦な中心領域は、エピタキシャル成長領域121および123を露光した表面145aおよび145bからそれぞれ望ましく形成されるようにすることができる。いくつかの実施形態では、露光した表面145aおよび145bをリフローするプロセスは、水素含有環境下で、30分間、約600℃〜800℃の間の処理温度で実行されることができる。
【0039】
いくつかの実施形態では、少なくとも1つの誘電体構造(図示されていない)は、基板上に形成されることができる。誘電体構造は、酸化物、窒化物、酸窒化物、低k誘電体材料、超低k誘電体材料、またはその任意の組み合わせなどの材料を含んでよい。誘電体構造は、例えば、CVDプロセス、HDP CVDプロセス、高アスペクト比プロセス(HARP)、スピンコーティングプロセス、他の堆積プロセス、および/またはその任意の組み合わせによって形成されることができる。
【0040】
いくつかの実施形態では、接触プラグ、ビアプラグ、金属領域、および/または金属線は、相互接続用に誘電体構造内に形成されることができる。接触プラグ、ビアプラグ、金属領域、および/または金属線は、タングステン(W)、アルミニウム(Al)、銅(Cu)、チタン(Ti)、タンタル(Ta)、窒化チタン(Tin)、窒化タンタル(TaN)、ニッケルシリサイド(NiSi)、ケイ化コバルト(CoSi)、他の好適な導電材料、および/またはその組み合わせなどの材料を含むことができる。接触プラグ、ビアプラグ、金属領域、および/または金属線は、堆積、フォトリソグラフィー、およびエッチングプロセス、および/またはその組み合わせなど、任意の好適なプロセスによって形成されることができる。注意するのは、図5A〜図5Dに関連した上述の方法は、単に範例にすぎない。前記方法は、ゲートファーストプロセスまたはゲートラストプロセスであることができる。本発明の範例は、これに限定されるものではない。
【0041】
いくつかの実施形態では、FinFET105aおよび/または105bは、プリント配線板またはプリント回路板(PCB)に物理的かつ電気的に接続されることができるパッケージ内に形成され、電子アセンブリを形成することができる。電子アセンブリは、コンピュータ、無線通信デバイス、コンピュータ周辺機器、娯楽機器などの電子システムの一部であることができる。
【0042】
いくつかの実施形態では、集積回路100を含むシステムは、単一のIC、いわゆるシステムオンチップ(SOC)または集積回路システム(system on integrated circuit ; SOIC)デバイスに全システムを提供できる。これらのSOCデバイスは、単一の集積回路に、例えば、携帯電話、PDA、デジタルVCR、デジタルカムコーダー、デジタルカメラ、MP3プレーヤーなどを実行するために必要な全ての回路を提供することができる。
【0043】
以上、当業者が本開示の態様をより理解できるように幾つかの実施の形態特徴を概説した。当業者は、本開示を、ここで採用された実施の形態の、同じ目的を実行し実行しおよび/または同じ利点を達成するために他のプロセスおよび構造を設計又は改変するための基礎として、容易に使用できることが分かる。本開示の精神及び範囲を逸脱しない限りにおいては、当業者であればそのような等価な構成を達成することが可能であり、当業者は、本開示の精神および範囲を逸脱せずに、ここで種々の変更、代替、および改変をするだろう。
【技術分野】
【0001】
本発明は、半導体デバイスに関し、特に、フィン電界効果トランジスタ(FinFETs)およびFinFETsを形成する方法に関するものである。
【背景技術】
【0002】
半導体集積回路(IC)産業は、急速な成長を遂げている。集積回路の材料および設計の技術的進歩は、各世代が前の世代より、より小型でより複雑な回路を有するICの世代が生み出されてきた。例えば、半導体産業は、メモリセルのサイズを熱烈に縮減するように努めている。用いられてきた1つの方策は、マルチプルゲートトランジスタ、別名FinFETsの使用を含む。
【0003】
この開示は、添付の図面を参照して、次の詳細な説明から良く理解される。工業における標準実施に従って、種々の特徴が縮尺に描かれず、図示の目的のためだけに使用されていることを主張する。実際、種々の特徴の数や寸法は、議論の明確化のために、任意に増加または減少されてよい。
【図面の簡単な説明】
【0004】
【図1】集積回路の例示的なFinFETの上面図を示す概略図である。
【図2A】図1に示された集積回路100の断面線2A−2Aに沿った概略断面図である。
【図2B】図1に示された集積回路100の断面線2B−2Bに沿った概略断面図である。
【図2C】図1に示された集積回路100の断面線2C−2Cに沿った概略断面図である。
【図3】例示的なFinFETの応力対距離dのシミュレーションの結果を示す概略図である。
【図4】基板の一部および分離領域を含むもう1つの例示的なFinFETの拡大された概略断面図である。
【図5A】図1に示されたFinFETを形成する例示的な方法を示す概略断面図である。
【図5B】図1に示されたFinFETを形成する例示的な方法を示す概略断面図である。
【図5C】図1に示されたFinFETを形成する例示的な方法を示す概略断面図である。
【図5D】図1に示されたFinFETを形成する例示的な方法を示す概略断面図である。
【図6】例示的なFinFETを形成する例示的な方法を示す概略断面図である。
【発明を実施するための形態】
【0005】
この開示は、添付の図面を参照して、次の詳細な説明から良く理解される。工業における標準実施に従って、種々の特徴が縮尺に描かれず、図示の目的のためだけに使用されていることを主張する。実際、種々の特徴の数や寸法は、議論の明確化のために、任意に増加または減少されてよい。
【0006】
従来のFinFETデバイスは、半導体基板から隆起したシリコンフィンを用いて製造される。デバイスのチャネルは、フィンに形成され、ゲートはフィンの上(例えば周囲)、例えば、フィンの上および側壁に接触して提供される。チャネル(例えば、フィン)を囲うゲートは、三つの側面からチャネルを制御できるという点で有益である。ソース/ドレイン領域は、フィンの二つの端部に形成されている。
【0007】
次の開示は、その開示の異なる特徴を実施するための、多くの異なる実施の形態または実施例を提供することがわかる。本開示を簡素化するために、複数の要素および複数の配列の特定の実施例が以下に述べられる。これらは単に実施例であり、これらに制限されるものではないことは勿論である。例えば、本説明の第2特徴の上方の、または第2特徴上の第1特徴の形成は、続いて、特徴が直接接触で形成される複数の実施の形態を含むことができ、且つ前記特徴が直接接触でないように、付加的な特徴が前記第1と第2特徴間に形成された複数の実施の形態を含むこともできる。また、本開示は、種々の実施例において、参照番号および/または文字を繰り返し用いている。この反復は、簡素化と明確さの目的のためであって、種々の実施の形態および/または議論された構成との間の関係を規定するものではない。
【0008】
図1は、集積回路の例示的なFinFETの上面図を示す概略図である。図1では、集積回路100は、少なくとも1つのFinFET、例えばFinFET105aおよび105bを含むことができる。FinFET105aおよび105bのそれぞれは、基板101上にフィンチャネル本体(fin-channel body)、例えばフィンチャネル本体110aおよび110bをそれぞれ含むことができる。ゲート電極115は、フィンチャネル本体110aおよび110b上に配置されることができる。少なくとも1つのソース/ドレイン(S/D)領域、例えばS/D領域120a〜120bおよび125a〜125bは、フィンチャネル本体110aおよび110bに隣接してそれぞれ配置される。少なくとも1つのS/D領域120a〜120bは、どのフィン構造も実質的に含まない。
【0009】
注意するのは、フィンチャネル本体110aおよび110bは、ゲート電極115の下方に位置されることである。フィンチャネル本体110aおよび110bは、FinFET105aおよび105bの上面図から見ることができない。フィンチャネル本体110aおよび110bは、図1の点線で示され、FinFET105aおよび105bにそれらの位置を表している。
【0010】
いくつかの実施形態では、フィンチャネル本体110aは、フィン構造を有する本体を指し、単にS/D領域120aおよび120b間のチャネルを提供するように用いられる。いくつかの他の実施形態では、フィンチャネル本体110aは、単にゲート電極115によって覆われるフィン本体を含むことができる。また他の実施形態では、フィンチャネル本体110aは、単にゲート電極115およびゲート電極115の側壁上のスペーサ107aおよび107bによって覆われるフィン本体を含むことができる。
【0011】
いくつかの実施形態では、基板101は、結晶、多結晶、または非結晶構造のシリコンまたはゲルマニウムを含む元素半導体、炭化ケイ素、ガリウムヒ素、ガリウムリン、リン化インジウム、ヒ化インジウム、またはアンチモン化インジウムを含む化合物半導体、シリコンゲルマニウム(SiGe)、ガリウムヒ素リン(GaAsP)、アルミニウムインジウムヒ素(AlInAs)、アルミニウムガリウムヒ素(AlGaAs)、ヒ化ガリウムインジウム(GaInAs)、リン化ガリウムインジウム(GaInP)、またはヒ化リン化インジウムガリウム(GaInAsP)を含む合金半導体、任意の他の好適な材料、またはその組み合わせを含むことができる。1つの実施形態では、合金半導体基板は、SiおよびGeの組成が1つの位置の1つの比率からもう1つの位置のもう1つの比率に変わる傾斜SiGeの特徴を有することができる。またもう1つの実施形態では、合金SiGeは、シリコン基板上に形成されることができる。もう1つの実施形態では、SiGe基板は、歪んでいる。また、半導体基板は、例えばシリコンオンインシュレーター(SOI)などの絶縁膜上に形成された半導体(semiconductor on insulator)、または薄膜トランジスタ(TFT)でもよい。いくつかの実施例では、半導体基板は、ドープされたエピ層または埋め込み層を含むことができる。他の実施例では、化合物半導体基板は、多層構造を有することができるか、または化合物半導体基板は、多層化合物半導体構造を含むことができる。
【0012】
図1を参照下さい。分離構造103は、少なくとも1つの分離領域、例えば分離領域103a〜103cを含むことができる。分離構造103は、FinFETs105aおよび105bの周囲に配置され、FinFET105aをFinFET105bから電気的に分離する。分離構造103は、シャロートレンチアイソレーション(STI)構造、シリコンの局部酸化(local oxidation of silicon;LOCOS)構造、他の分離構造、またはその任意の組み合わせを含むことができる。
【0013】
図1を参照下さい。スペーサ107aおよび107bは、ゲート電極115に隣接して配置されることができる。スペーサ107aおよび107bは、S/D領域120a、120b、125a、および125bをゲート電極115から望ましく間隔をあけて配置することができる。スペーサ107aと107bのそれぞれは、例えば、酸化物、窒化物、酸窒化物、他の誘電体材料、またはその任意の組み合わせなどの少なくとも1つの材料を含んでよい。
【0014】
図2Aは、図1に示された集積回路100の断面線2A−2Aに沿った概略断面図である。図2Aでは、基板101は、少なくとも1つの部分、例えば、部分102aおよび102bを含むことができる。いくつかの実施形態では、部分102aは、分離領域103aおよび103b間に配置されることができる。ゲート誘電体130は、ゲート電極115の下方に配置されることができる。フィンチャネル本体110aおよび110b(図1に示されている)は、それぞれS/D領域120aおよび125aの後方にあり、S/D領域120aおよび125aによってブロックされる。
【0015】
いくつかの実施形態では、ゲート誘電体130は、単一層または多層構造であることができる。多層構造のいくつかの実施形態では、ゲート誘電体130は、界面層および高k誘電体層を含むことができる。界面層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、他の誘電体材料、および/またはその組み合わせなどの誘電体材料を含むことができる。高k誘電体層は、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、他の好適な高k誘電体材料、および/またはその組み合わせなどの高k誘電体材料を含むことができる。高k材料は、金属酸化物、金属窒化物、金属ケイ酸塩、遷移金属酸化物、遷移金属窒化物、遷移金属ケイ酸塩、金属酸窒化物、金属アルミネート、ケイ酸ジルコニウム、アルミン酸ジルコニウム、(zirconium aluminate)、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、酸化ジルコニウム、酸化チタン、酸化アルミニウム、二酸化ハフニウムアルミナ(hafnium dioxide-alumina;HfO2-Al2O3)合金、他の好適な材料、および/またはその組み合わせからさらに選択されることができる。
【0016】
いくつかの実施形態では、ゲート電極115は、ポリシリコン、シリコンゲルマニウム、例えばアルミニウム(Al)、モリブデン(Mo)、銅(Cu)、タングステン(W)、チタン(Ti)、タンタル(Ta)、窒化チタン(TiN)、窒化タンタル(TaN)、ニッケルシリサイド(NiSi)、ケイ化コバルト(CoSi)、当技術分野で周知の他の好適な導電材料、またはその組み合わせの金属化合物を含む金属材料を含むことができる。他の実施形態では、ゲート電極115は、金属層上のポリシリコン層を含むことができる。また、他の実施形態では、ゲート電極115は、金属ゲートのN型金属の仕事関数またはP型金属の仕事関数を提供する仕事関数金属層を含むことができる。P型仕事関数材料は、ルテニウム、パラジウム、白金、コバルト、ニッケル、および導電金属酸化物、および/または他の好適な材料などの組成物を含む。N型金属材料は、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、金属炭化物(例えば、炭化ハフニウム、炭化ジルコン、炭化チタン、炭化アルミニウム)、アルミナイド、および/または他の好適な材料などの組成物を含む。
【0017】
いくつかの実施形態では、S/D領域120aおよび125aのそれぞれは、エピタキシャル成長領域、例えば、エピタキシャル成長領域121および126をそれぞれ含むことができる。エピタキシャル成長領域121は、基板101の部分102a上に配置されることができる。エピタキシャル成長領域121および部分102aは、界面104を有することができる。またいくつかの実施形態では、界面104の中心領域は、分離領域103aの表面106と実質的に同じ高さにあることができる。もう1つの実施形態では、界面104の中心領域は、分離領域103aの表面106より低いことができる。また他の実施形態では、界面104の中心領域は、距離“d”で分離領域103aの表面106と間隔を開けられることができる。また他の実施形態では、界面104の中心領域は、実質的に平坦であることができる。
【0018】
いくつかの実施形態では、エピタキシャル成長領域121および123は、ドーパントを含むことができる。N型FinFETを形成するいくつかの実施形態では、エピタキシャル成長領域121および123は、ヒ素(As)、リン(P)、他のV族元素、またはその任意の組み合わせなどのドーパントを有することができる。P型FinFETを形成するいくつかの実施形態では、エピタキシャル成長領域121および123は、ホウ素(B)、他のIII族元素、またはその任意の組み合わせなどのドーパントを有することができる。いくつかの実施形態では、エピタキシャル成長領域121および123は、多層構造、例えば、2層または3層構造を含むことができる。例えば、2層構造は、シリコンキャップ層の下方のSiGe層を含むことができる。
【0019】
いくつかの実施形態では、FinFET110aは、エピタキシャル成長領域121および126上に配置されたケイ化物構造(図示せず)を含むことができる。ケイ化物構造は、ニッケルシリサイド(NiSi)、ケイ化ニッケル−白金(NiPtSi)、ケイ化ニッケル−白金−ゲルマニウム(NiPtGeSi)、ケイ化ニッケル−ゲルマニウム(NiGeSi)、ケイ化イットリウム(YbSi)、ケイ化白金(PtSi)、ケイ化イリジウム(IrSi)、ケイ化エルビウム(ErSi)、ケイ化コバルト(CoSi)、他の好適な材料、および/またはその組み合わせなどの材料を含んでよい。
【0020】
図2Bは、図1に示された集積回路100の断面線2B−2Bに沿った概略断面図である。図2Bでは、基板101は、少なくとも1つの部分、例えば部分102cと102dを含むことができる。フィンチャネル本体110aは、部分102c上に配置されることができる。フィンチャネル本体110aは、高さ“h”を有することができる。部分102cは、分離領域103aおよび103b間に配置されることができる。部分102cは、部分102a(図2Aに示される)と接続していることができる。いくつかの実施形態では、フィンチャネル本体110aおよび部分102cは、同じ材料、例えばシリコンを有することができる。他の実施形態では、フィンチャネル本体110aおよび部分102cは、異なる材料、例えばSiGeおよびSiをそれぞれ有することができる。
【0021】
図2Cは、図1に示された集積回路100の断面線2C−2Cに沿った概略断面図である。図2Cでは、エピタキシャル成長領域121および123は、基板101の部分102aおよび102e上にそれぞれ配置されることができる。フィンチャネル本体110aは、基板101の部分102c上に配置されることができる。図に示されたように、いくつかの実施形態では、分離領域103の界面104および表面106は、距離“d”を有することができる。フィンチャネル本体110aは、高さ“h”を有することができる。いくつかの実施形態では、距離“d”と高さ“h”の比率(d/h)は、約10またはそれ以下であることができる。少なくとも1つの実施形態では、比率(d/h)は、約1である。
【0022】
図2Cを参照下さい。エピタキシャル成長領域121および123は、応力、例えば圧縮応力または引張応力をフィンチャネル本体110aに提供することができる。圧縮応力または引張応力を受けたフィンチャネル本体110aは、FinFET105aに望ましい電子移動度または正孔移動度を提供することができる。圧縮応力を提供するいくつかの実施例では、フィンチャネル本体110aは、Si材料を有することができ、エピタキシャル成長領域121および123は、SiGe材料を有することができる。圧縮応力を提供する他の実施例では、フィンチャネル本体110aおよびエピタキシャル成長領域121および123は、SiGe材料を有することができる。エピタキシャル成長領域121および123は、フィンチャネル本体110aのゲルマニウム濃度より高いゲルマニウム濃度を有することができる。
【0023】
引張応力を提供するいくつかの実施例では、フィンチャネル本体110aは、Si材料を有することができ、エピタキシャル成長領域121および123は、SiC材料を有することができる。引張応力を提供する他の実施例では、フィンチャネル本体110aおよびエピタキシャル成長領域121および123は、SiC材料を有することができる。エピタキシャル成長領域121および123は、フィンチャネル本体110aの炭素濃度より高い炭素濃度を有することができる。
【0024】
図3は、いくつかの実施形態に基づいた例示的なFinFETの応力対距離dのシミュレーションの結果を示す概略図である。図3では、垂直軸は、フィンチャネル本体に加えられた圧力を示し、水平軸は、距離“d”を示している。シミュレーションでは、フィンチャネル本体110aは、約40nmの高さ“h”を有し、Si材料を有する。エピタキシャル成長領域121および123は、約36atomic%(原子比)のゲルマニウム濃度を有するSiGe材料を有することができる。エピタキシャルシリコン層(図示されていない)は、エピタキシャル成長領域121および123のそれぞれの上に形成される。曲線Aは、FinFET105aがゲートファーストプロセスによって形成されるのを示している。曲線Bは、FinFET105aがゲートラストプロセスによって形成されるのを示している。
【0025】
図3を再度参照下さい。いくつかの実施形態では、距離“d”は、約0である。界面104の中心領域は、分離領域103aの表面106と実質的に同じ高さにある。約−400Mpaおよび−700Mpaの応力は、ゲートファーストプロセスおよびゲートラストプロセスによってそれぞれ形成されたFinFET105aのフィンチャネル本体110aに加えられることができる。距離“d”を増すことで、応力は、ゲートファーストプロセスおよびゲートラストプロセスによって形成されたFinFET105aのフィンチャネル本体110aに対して増加される。他の実施形態では、距離“d”が高さ“h”と実質的に同じか、または高さ“h”より大きい場合、FinFET105aのフィンチャネル本体110aに加えられる応力の増加は遅くなり得る。上述より、エピタキシャル成長領域121および123は、任意のフィン構造を含まない。エピタキシャル成長領域121および123の量は、FinFET105aのフィンチャネル本体110aに望ましい応力を提供することができる。
【0026】
図4は、基板の一部および分離領域を含むもう1つの例示的なFinFETの拡大された概略断面図である。図2Aの中の要素と同じである図4の要素は、300を加えた同じ参照番号によって示される。いくつかの実施形態では、分離領域403aは、分離領域403aの表面406が分離領域403aおよび基板401の部分402a間の界面409と交差する角408を有することができる。基板401の部分402aは、基板401の部分402aの表面404が分離領域403aおよび基板401の部分402a間の界面409と交差する先端411を有することができる。角408は、先端411に実質的に隣接する。いくつかの実施例では、エピタキシャル成長領域421を形成するプロセスは、水素含有環境下でのリフロープロセスを含むことができる。リフロープロセスは、表面404の中心部分を平坦にすることができる。
【0027】
角408が先端411に実質的に隣接する場合、エピタキシャル成長領域421の望ましい量は、基板401の部分402aから形成されることができる。エピタキシャル成長領域421の望ましい量は、FinFETのフィンチャネル本体に望ましい応力を提供することができる。エピタキシャル成長領域421の量は、ソース/ドレイン領域の抵抗も減少することができる。いくつかの実施例では、インサイチュ(in-Situ)プロセスによってエピタキシャル成長領域421に加えられたドーパントは、ソース/ドレイン領域の抵抗を更に減少することができる。
【0028】
図5A〜図5Dは、図1の断面線2C−2Cに沿った、FinFETを形成する例示的な方法を示す概略断面図である。図5Aでは、分離構造103は、基板101内および/または基板101上に形成されることができる。フィン135は、基板101上に形成されることができる。フィン135は、高さ“h”を有することができる。ゲート誘電体130およびゲート電極115は、フィン135上に形成されることができる。ハードマスク層140は、ゲート電極115上に形成されることができる。スペーサ層107は、フィン135、ハードマスク層140、およびゲート電極115およびゲート誘電体130の側壁上に実質的に共形して形成されることができる。分離構造103、ゲート誘電体130、ゲート電極115、スペーサ層107、フィン135、および/またはハードマスク層140は、例えば堆積プロセス、エッチプロセス、洗浄プロセス、リソグラフィプロセス、および/またはその任意の組み合わせを含むプロセスによって形成されることができる。
【0029】
図5Bを参照下さい。スペーサ層107の部分(図5Aに図示)は、スペーサ層107a〜107dを形成するために除去されることができる。スペーサ層107aおよび107bは、ゲート電極115の側壁上に形成されることができる。スペーサ層107cおよび107dは、フィン135の側壁上に形成されることができる。いくつかの実施例では、スペーサ層107aおよび107bは、ゲート電極115の側壁からのエピタキシャル成長に起因する急成長(mushroom effect)を防ぐためにゲート電極115を覆うことができる。分離構造103、ゲート誘電体130、ゲート電極115、スペーサ107aおよび107b、フィン135、および/またはハードマスク層140は、例えば堆積プロセス、エッチプロセス、洗浄プロセス、リソグラフィプロセス、および/またはその任意の組み合わせを含むプロセスによって形成されることができる。
【0030】
図5Cを参照下さい。除去プロセス145は、基板101の部分102aの表面145aおよび102eの表面145bを露出し、フィンチャネル本体110aを規定するために、フィン135の少なくとも一部を除去することができる。除去プロセス145は、スペーサ層107cおよび107dを除去することもできる。いくつかの実施形態では、除去プロセス145は、フィン135の部分を実質的に除去することで露出された表面145aの中心領域が分離構造103の表面106と実質的に同じ高さにあることができる。他の実施例では、除去プロセス145は、基板101の部分を除去することで露出された表面145aの中心領域が分離構造103の表面106の下方にあることができる。距離“d”は、露出された表面145aおよび分離構造103の表面106の間に定義されることができる。距離“d”と高さ“h”の比率(d/h)は、約10またはそれ以下であることができる。少なくとも1つの実施形態では、比率(d/h)は、約1であることができる。
【0031】
いくつかの実施形態では、図5A〜5Cに関連した上述のプロセスのステップは、フィンチャネル本体145aを基板101上に形成するプロセスおよびゲート電極115をフィンチャネル本体145a上に形成するプロセス(図6に示されるプロセス610および620)となることができる。他の実施形態では、プロセス610は、フィンチャネル本体145aを形成する、1つまたは1つ以上の従来の半導体プロセスのステップを含むことができる。また他の実施形態では、図5A〜5Cに関連した上述の1つまたは1つ以上のプロセスのステップは、省かれ、プロセス610および620を行うことができる。
【0032】
図5Dを参照下さい。少なくとも1つのソース/ドレイン(S/D)領域、例えばS/D領域120aおよび120bは、フィンチャネル本体110aに隣接して形成されることができる。いくつかの実施形態では、S/D領域120aおよび120bの形成は、基板101の部分102aの露出された表面145aおよび部分102eの露出された表面145bから、エピタキシャル成長領域121および123のエピタキシャル成長をそれぞれ含むことができる。いくつかの実施形態では、エピタキシャル成長領域121および123のそれぞれは、(100)ファセット有することができる。
【0033】
いくつかの実施形態では、図5A〜図5Cに関連した上述のプロセスのステップは、フィンチャネル本体に隣接した、少なくとも1つのソース/ドレイン(S/D)領域を形成するプロセスとなることができ、少なくとも1つのS/D領域は、どのフィン構造も実質的に含まない(図6に示されたプロセス630)。
【0034】
いくつかの実施形態では、FinFET100の形成方法は、S/D領域120aおよび120b内にドーパントを注入するステップを含む。Nチャネルメモリセルを形成する実施形態には、S/D領域120aおよび120bは、ヒ素(As)、リン(P)、他のV族元素、またはその組み合わせなどのドーパントを有することができる。
【0035】
他の実施形態では、FinFET100の形成方法は、エピタキシャル成長領域121および123の少なくとも一部をサリサイド化(salicidating)するステップを含むことができる。エピタキシャル成長領域121および123のケイ化物は、望ましい導電率を提供することができる。ケイ化物は、ニッケルシリサイド(NiSi)、ケイ化ニッケル−白金(NiPtSi)、ケイ化ニッケル−白金−ゲルマニウム(NiPtGeSi)、ケイ化ニッケル−ゲルマニウム(NiGeSi)、ケイ化イットリウム(YbSi)、ケイ化白金(PtSi)、ケイ化イリジウム(IrSi)、ケイ化エルビウム(ErSi)、ケイ化コバルト(CoSi)、他の好適な材料、および/またはその組み合わせなどの材料を含んでよい。ケイ化物を作製するのに用いられる材料は、スパッタリングおよび蒸着などの物理気相成長(PVD)、めっき、プラズマCVD(PECVD)、常圧CVD(APCVD)、低圧CVD(LPCVD)、高密度プラズマCVD(HDPCVD)、および原子層CVD(ALCVD)などの化学気相成長法、他の好適な成長法、および/またはその組み合わせを用いて堆積されることができる。堆積後、サリサイド化プロセスは、特定材料(specific material)または材料(materials)に基づいて選ばれた高温下で、堆積した材料およびドープ領域の間での反応を続けることができる。これは、アニーリングとも呼ばれ、急速熱処理(rapid thermal process;RTP)を含むことができる。反応したケイ化物は、単一ステップのRTPまたは複数ステップのRTPを必要とする可能性がある。
【0036】
いくつかの実施形態では、FinFET100の形成方法は、エピタキシャル層(図示されていない)、例えば、シリコンエピタキシャル層を各エピタキシャル成長領域121および123上に形成するステップを含むことができる。シリコンエピタキシャル層の形成後、前記方法は、エピタキシャル層の少なくとも一部をサリサイド化するステップを含むことができる。シリコンエピタキシャル層から形成されたケイ化物は、ケイ化物の欠陥を望ましく低減することができる。ケイ化物の望ましい伝導率は達成することができる。
【0037】
他の実施例では、FinFET100の形成方法は、基板101の一部を除去するエッチプロセス(図示されていない)を含むことができる。エッチプロセスは、例えば、ドライエッチ、ウェットエッチ、および/またはその任意の組み合わせを含むことができる。エッチプロセスは、図2Bに関連した上述の除去プロセス145の後、および/または図2Cに関連した上述のエピタキシャル成長領域121および123を形成する前に行われることができる。いくつかの実施例では、除去プロセス145の後、分離構造103の上部角は、基板101の部分102aの先端より高いことができる。エッチプロセスは、基板101の部分を除去することで、図4に関連した上述のように分離構造103の角が基板101の部分102aの先端に実質的に隣接するようにする。実質的に同じ高さの角と先端は、エピタキシャル成長領域121および123の望ましい量を露光した表面145aおよび145bからそれぞれ形成されるようにすることができる。エピタキシャル成長領域121および123の望ましい量は、望ましい応力をフィンチャネル本体110aに提供することができる。
【0038】
また、他の実施形態では、FinFET100の形成方法は、基板101の露光した表面145aおよび145bをリフローするプロセスを含み、基板の露光した表面145aおよび145bの中心領域が実質的に平坦になることができる。露光した表面145aおよび145bの実質的に平坦な中心領域は、エピタキシャル成長領域121および123を露光した表面145aおよび145bからそれぞれ望ましく形成されるようにすることができる。いくつかの実施形態では、露光した表面145aおよび145bをリフローするプロセスは、水素含有環境下で、30分間、約600℃〜800℃の間の処理温度で実行されることができる。
【0039】
いくつかの実施形態では、少なくとも1つの誘電体構造(図示されていない)は、基板上に形成されることができる。誘電体構造は、酸化物、窒化物、酸窒化物、低k誘電体材料、超低k誘電体材料、またはその任意の組み合わせなどの材料を含んでよい。誘電体構造は、例えば、CVDプロセス、HDP CVDプロセス、高アスペクト比プロセス(HARP)、スピンコーティングプロセス、他の堆積プロセス、および/またはその任意の組み合わせによって形成されることができる。
【0040】
いくつかの実施形態では、接触プラグ、ビアプラグ、金属領域、および/または金属線は、相互接続用に誘電体構造内に形成されることができる。接触プラグ、ビアプラグ、金属領域、および/または金属線は、タングステン(W)、アルミニウム(Al)、銅(Cu)、チタン(Ti)、タンタル(Ta)、窒化チタン(Tin)、窒化タンタル(TaN)、ニッケルシリサイド(NiSi)、ケイ化コバルト(CoSi)、他の好適な導電材料、および/またはその組み合わせなどの材料を含むことができる。接触プラグ、ビアプラグ、金属領域、および/または金属線は、堆積、フォトリソグラフィー、およびエッチングプロセス、および/またはその組み合わせなど、任意の好適なプロセスによって形成されることができる。注意するのは、図5A〜図5Dに関連した上述の方法は、単に範例にすぎない。前記方法は、ゲートファーストプロセスまたはゲートラストプロセスであることができる。本発明の範例は、これに限定されるものではない。
【0041】
いくつかの実施形態では、FinFET105aおよび/または105bは、プリント配線板またはプリント回路板(PCB)に物理的かつ電気的に接続されることができるパッケージ内に形成され、電子アセンブリを形成することができる。電子アセンブリは、コンピュータ、無線通信デバイス、コンピュータ周辺機器、娯楽機器などの電子システムの一部であることができる。
【0042】
いくつかの実施形態では、集積回路100を含むシステムは、単一のIC、いわゆるシステムオンチップ(SOC)または集積回路システム(system on integrated circuit ; SOIC)デバイスに全システムを提供できる。これらのSOCデバイスは、単一の集積回路に、例えば、携帯電話、PDA、デジタルVCR、デジタルカムコーダー、デジタルカメラ、MP3プレーヤーなどを実行するために必要な全ての回路を提供することができる。
【0043】
以上、当業者が本開示の態様をより理解できるように幾つかの実施の形態特徴を概説した。当業者は、本開示を、ここで採用された実施の形態の、同じ目的を実行し実行しおよび/または同じ利点を達成するために他のプロセスおよび構造を設計又は改変するための基礎として、容易に使用できることが分かる。本開示の精神及び範囲を逸脱しない限りにおいては、当業者であればそのような等価な構成を達成することが可能であり、当業者は、本開示の精神および範囲を逸脱せずに、ここで種々の変更、代替、および改変をするだろう。
【特許請求の範囲】
【請求項1】
基板上のフィンチャネル本体と、
前記フィンチャネル本体上に配置されたゲート電極と、
前記フィンチャネル本体に隣接して配置され、どのフィン構造も実質的に含まない、少なくとも1つのソース/ドレイン(S/D)領域を有するフィン電界効果トランジスタ(FinFET)。
【請求項2】
前記基板は、第1分離領域および第2分離領域の間の部分を有し、前記少なくとも1つのS/D領域は、エピタキシャル成長領域を含み、前記エピタキシャル成長領域は、前記基板の前記部分上に配置される請求項1に記載のFinFET。
【請求項3】
前記エピタキシャル成長領域および前記基板の前記部分は、界面を有し、前記界面の中心領域は、前記第1分離領域の表面の下方にあり、かつ前記界面の前記中心領域および前記第1分離領域の前記表面間の距離は、前記フィンチャネル本体の高さと実質的に同じである請求項2に記載のFinFET。
【請求項4】
前記界面の前記中心領域は、実質的に平坦である請求項3に記載のFinFET。
【請求項5】
前記第1分離領域は、前記第1分離領域の前記表面が前記第1分離領域および前記基板の前記部分の間の界面と交差する角を有し、前記基板の前記部分は、前記基板の前記部分の表面が前記第1分離領域および前記基板の前記部分間の界面と交差する先端を有し、前記角は、前記先端に実質的に隣接する請求項2に記載のFinFET。
【請求項6】
基板上にフィンチャネル本体を形成し、
前記フィンチャネル本体上にゲート電極を形成し、
前記フィンチャネル本体に隣接し、どのフィン構造も実質的に含まない、少なくとも1つのソース/ドレイン(S/D)領域を形成するフィン電界効果トランジスタ(FinFET)を形成するための方法。
【請求項7】
前記フィンチャネル本体の形成は、
前記基板上にフィンを形成するステップと、
前記フィンの少なくとも1つの端部を除去し、分離構造によって囲まれた前記基板の部分の表面を露出してフィンチャネル本体を形成するステップを有する請求項6に記載の方法。
【請求項8】
前記基板の部分を除去するステップを更に有し、前記基板の前記部分の前記露出した表面の中心領域は、前記分離構造の表面の下方にあり、前記基板の前記露出した表面の前記中心領域および前記分離構造の前記表面間の距離は、前記フィンチャネル本体の高さと実質的に同じである請求項7に記載の方法。
【請求項9】
前記少なくとも1つのS/D領域の形成は、前記基板の前記部分の前記露出した表面から前記少なくとも1つのS/D領域をエピタキシャル成長させるステップを有する請求項7に記載の方法。
【請求項10】
前記エピタキシャル成長領域上にエピタキシャル層を形成するステップと、
少なくとも1つの前記エピタキシャル層をサリサイド化するステップをさらに有する請求項9に記載の方法。
【請求項1】
基板上のフィンチャネル本体と、
前記フィンチャネル本体上に配置されたゲート電極と、
前記フィンチャネル本体に隣接して配置され、どのフィン構造も実質的に含まない、少なくとも1つのソース/ドレイン(S/D)領域を有するフィン電界効果トランジスタ(FinFET)。
【請求項2】
前記基板は、第1分離領域および第2分離領域の間の部分を有し、前記少なくとも1つのS/D領域は、エピタキシャル成長領域を含み、前記エピタキシャル成長領域は、前記基板の前記部分上に配置される請求項1に記載のFinFET。
【請求項3】
前記エピタキシャル成長領域および前記基板の前記部分は、界面を有し、前記界面の中心領域は、前記第1分離領域の表面の下方にあり、かつ前記界面の前記中心領域および前記第1分離領域の前記表面間の距離は、前記フィンチャネル本体の高さと実質的に同じである請求項2に記載のFinFET。
【請求項4】
前記界面の前記中心領域は、実質的に平坦である請求項3に記載のFinFET。
【請求項5】
前記第1分離領域は、前記第1分離領域の前記表面が前記第1分離領域および前記基板の前記部分の間の界面と交差する角を有し、前記基板の前記部分は、前記基板の前記部分の表面が前記第1分離領域および前記基板の前記部分間の界面と交差する先端を有し、前記角は、前記先端に実質的に隣接する請求項2に記載のFinFET。
【請求項6】
基板上にフィンチャネル本体を形成し、
前記フィンチャネル本体上にゲート電極を形成し、
前記フィンチャネル本体に隣接し、どのフィン構造も実質的に含まない、少なくとも1つのソース/ドレイン(S/D)領域を形成するフィン電界効果トランジスタ(FinFET)を形成するための方法。
【請求項7】
前記フィンチャネル本体の形成は、
前記基板上にフィンを形成するステップと、
前記フィンの少なくとも1つの端部を除去し、分離構造によって囲まれた前記基板の部分の表面を露出してフィンチャネル本体を形成するステップを有する請求項6に記載の方法。
【請求項8】
前記基板の部分を除去するステップを更に有し、前記基板の前記部分の前記露出した表面の中心領域は、前記分離構造の表面の下方にあり、前記基板の前記露出した表面の前記中心領域および前記分離構造の前記表面間の距離は、前記フィンチャネル本体の高さと実質的に同じである請求項7に記載の方法。
【請求項9】
前記少なくとも1つのS/D領域の形成は、前記基板の前記部分の前記露出した表面から前記少なくとも1つのS/D領域をエピタキシャル成長させるステップを有する請求項7に記載の方法。
【請求項10】
前記エピタキシャル成長領域上にエピタキシャル層を形成するステップと、
少なくとも1つの前記エピタキシャル層をサリサイド化するステップをさらに有する請求項9に記載の方法。
【図1】
【図2A】
【図2B】
【図2C】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図6】
【図2A】
【図2B】
【図2C】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図6】
【公開番号】特開2011−103450(P2011−103450A)
【公開日】平成23年5月26日(2011.5.26)
【国際特許分類】
【外国語出願】
【出願番号】特願2010−221860(P2010−221860)
【出願日】平成22年9月30日(2010.9.30)
【出願人】(500262038)台湾積體電路製造股▲ふん▼有限公司 (198)
【氏名又は名称原語表記】Taiwan Semiconductor Manufacturing Company,Ltd.
【住所又は居所原語表記】8,Li−Hsin Rd.6,Hsinchu Science Park,Hsinchu,Taiwan 300−77,R.O.C.
【Fターム(参考)】
【公開日】平成23年5月26日(2011.5.26)
【国際特許分類】
【出願番号】特願2010−221860(P2010−221860)
【出願日】平成22年9月30日(2010.9.30)
【出願人】(500262038)台湾積體電路製造股▲ふん▼有限公司 (198)
【氏名又は名称原語表記】Taiwan Semiconductor Manufacturing Company,Ltd.
【住所又は居所原語表記】8,Li−Hsin Rd.6,Hsinchu Science Park,Hsinchu,Taiwan 300−77,R.O.C.
【Fターム(参考)】
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