【課題】ゲート長を決めるドライエッチングにおいてプラズマ発光をモニターすることによる終点検出方法を用いることにより半導体装置のゲート長を安定して製造する。
【解決手段】ソース拡散層、ドレイン拡散層及び柱状半導体層が基板上に垂直方向に階層的に配置され、柱状半導体層の側壁にゲートが配置される半導体装置の製造方法であって、柱状半導体層を埋め込むように第１の絶縁膜又は導電膜を成膜し、第１の絶縁膜又は導電膜を柱状半導体層上部に形成されたストッパーにより終点検出を行い平坦化し、第２の絶縁膜又は導電膜を成膜し、第２の絶縁膜又は導電膜のエッチングすると共にエッチング時のエッチングレートを算出し、第２の絶縁膜又は導電膜をエッチバックする際の第２の絶縁膜又は導電膜のエッチングレートを用いて第１の絶縁膜又は導電膜のエッチングの終点検出を行うことにより、第１の絶縁膜又は導電膜のエッチング量を制御する。 （もっと読む）

【課題】ソース・ドレインの寄生抵抗の低減及び短チャネル効果の抑制と共にリーク電流の低減をはかる。
【解決手段】チャネル領域を構成する第１の半導体領域１２と、第１の半導体領域１２上にゲート絶縁膜１５を介して形成されたゲート電極１６と、第１の半導体領域１２をチャネル長方向から挟んで形成された金属シリサイドからなるソース・ドレイン電極１４と、を具備してなる電界効果トランジスタであって、ソース・ドレイン電極１４は、チャネル領域の平均的な不純物濃度よりも高い不純物濃度を有し、且つチャネル領域との界面又は界面近傍に前記不純物濃度のピークを持ち、チャネル領域は、ソース・ドレイン電極との界面又は界面近傍に前記不純物濃度のピークを持つ。 （もっと読む）

【課題】オン抵抗が低く、耐圧性及びチャネル移動度が高い電界効果トランジスタ及び電界効果トランジスタの製造方法を提供すること。
【解決手段】ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタであって、基板上に形成された所定の導電型を有する半導体層と、エピタキシャル成長によって前記半導体層とソース電極およびドレイン電極のそれぞれとの間に形成された、前記所定の導電型とは反対の導電型を有するコンタクト層と、エピタキシャル成長によって前記ドレイン電極側のコンタクト層と前記半導体層との間にゲート絶縁膜を介してゲート電極と重畳するように形成された、前記所定の導電型とは反対の導電型を有するとともに該コンタクト層よりもキャリア濃度が低い電界緩和層と、を備える。 （もっと読む）

【課題】ソース・ドレイン領域のシリサイド化後に選択的エッチングを不要とする電界効果トランジスタ製造方法を提供する。
【解決手段】ａ）チャネル、ゲート及びハード・マスク１１８を含んでなる構造物を基板，誘電体層１０８の上に作るステップと、ｂ）前記構造物とトランジスタの周囲領域を完全に覆う誘電体を形成するステップと、ｃ）上記誘電体部分に、チャネルの側壁を露出させる二つの穴を形成するステップと、ｄ）上記各穴の各壁部の上に第１の金属層１３２を蒸着するステップと、ｅ）前記側壁をシリサイド化するステップと、ｆ）前もってシリサイド化した部分に接してトランジスタのソース電極１３６とドレイン電極１３８を形成するように、第１の金属層の上に第２の金属層を蒸着するステップと、ｇ）ハード・マスクに対しては阻止される、第２の金属層の化学機械研磨を行なうステップと、を有する製造方法。 （もっと読む）

【課題】ワイドバンドギャップ半導体を主たる半導体基板として用い、セルピッチを縮小することができ、良好なオーミック接触が得られ、トレンチ底の絶縁膜に過大な電界が印加されないトレンチゲート型半導体装置およびその製造方法を提供すること。
【解決手段】交差トレンチ１０ｐの形成方法として、二重トレンチ構造としたゲートトレンチ１０ｂを形成した後に、当該ゲートトレンチ１０ｂをマスク材料で埋め戻し、その後、当該マスク材料をパターニングして、交差トレンチを形成するためのマスクとして用い、ゲートトレンチに交差する交差トレンチ１０ｐをゲートトレンチ１０ｂよりも深く設け、交差トレンチ１０ｐ底部にショットキー電極２４を設けるトレンチゲート型ＭＯＳＦＥＴの製造方法とする。 （もっと読む）

【課題】より基板サイズの小型化を図ることができる半導体装置およびその製造方法を提供する。
【解決手段】２つのチップ１、２１それぞれに縦型パワーＭＯＳＦＥＴを作り込んでおき、２つのチップ１、２１を互いに裏面同士が接続されるように貼り合せることで、一体化する。具体的には、Ｐチャネル型のパワーＭＯＳＦＥＴとＮチャネル型のパワーＭＯＳＦＥＴとが互いのドレイン同士を電気的に接続した構造とする。このような構成とすれば、各半導体素子の間にリードフレームを配置した構造ではないため、その分、半導体装置の小型化を図ることができる。 （もっと読む）

【課題】トレンチゲート型トランジスタのオン抵抗とプレーナ型トランジスタの耐圧とを同時に最適化する。
【解決手段】半導体基板１０上に、半導体層１６Ａ、１６Ｂがエピタキシャル成長により形成される。第１の領域において第１の埋め込み層１２が形成され、第２の領域において第２の埋め込み層１３が形成される。第１の埋め込み層１２はＮ＋型の第１の不純物層１２Ａと、それより広い範囲に拡散されたＮ型の第２の不純物層１２Ｂとによって形成される。第２の埋め込み層１３はＮ＋型の不純物層のみで形成される。第１の領域において半導体層１６Ａの表面からＮ型の第３の不純物層１８が深く拡散される。第１の領域にはトレンチゲート型トランジスタが形成され、第２の領域にはプレーナ型トランジスタが形成される。 （もっと読む）

【課題】良好なオン特性と耐圧特性とを奏することが可能な半導体装置および半導体装置の製造方法を提供する。
【解決手段】シリコン基板１１上に形成されたキャリア走行層としてのＧａＮ層１３と、ＧａＮ層１３に形成されたキャリア供給層としてのＡｌＧａＮ層１４と、少なくともＡｌＧａＮ層１４の上層の一部に形成され、ＧａＮ層１３におけるキャリアと反対の導電性を有するｐ−ＡｌＧａＮ層１５と、少なくともｐ−ＡｌＧａＮ層１５上に形成された第２アノード電極ＡＮ２と、を備えることで、例えばオフ状態においてｐ−ＡｌＧａＮ層１５下に空乏層を広げることが可能となるため、ｐ−ＡｌＧａＮ層１５下に位置するヘテロ接合界面付近に２次元電子ガスが発生することを抑制して、リーク電流の低減を図ることが可能となる。 （もっと読む）

【課題】 パンチスルー現象を改善し、ボディーの体積を増加させることのできる半導体素子およびその製造方法を提供する。
【解決手段】 半導体素子は、シリコン基板、埋め込み酸化膜およびシリコン層の積層構造からなり、前記シリコン層におけるゲート形成領域に、チャンネル幅方向に上端部よりも下端部の方が幅が広いフィンパターンが形成されたＳＯＩ基板と、前記フィンパターンを取り囲むように形成されたゲートと、前記ゲートの両側のシリコン層内に形成された接合領域とを含む。 （もっと読む）

【課題】高い反転層キャリア移動度を有するシングルメタルＣＭＩＳＦＥＴを提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板上に形成されたｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタとを具備し、ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタは、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極層を夫々備え、ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタのゲート電極における、少なくともゲート絶縁膜と接する最下層は、ＴａとＣを含む同一組成を有し、ＣとＴａとの合計に対するＴａのモル比（Ｔａ／（Ｔａ＋Ｃ））が０．５より大であり、最下層は同一配向性を有することを特徴とする。 （もっと読む）

【課題】平坦化工程を行っても、金属汚染を防止することのできるマルチゲート型電界効果トランジスタおよびその製造方法を提供することを可能にする。
【解決手段】基板２上に並列するように設けられた第１導電型の複数の半導体層６と、複数の半導体層のそれぞれに、離間して設けられた第２導電型のソース／ドレイン領域６０ａ、６０ｂと、複数の半導体層のそれぞれに、ソース領域とドレイン領域との間に設けられるチャネル領域と、チャネル領域のそれぞれの上面に設けられた保護膜８と、チャネル領域のそれぞれの両側面に設けられたゲート絶縁膜９と、チャネル領域のそれぞれの両側面にゲート絶縁膜を挟むように設けられるとともにチャネル領域のそれぞれの上面に保護膜を挟むように設けられた金属元素を含む複数のゲート電極１０と、複数のゲート電極のそれぞれの側面を覆うように基板上に設けられた層間絶縁膜２０と、複数のゲート電極のそれぞれの上面を共通に接続する接続部２３と、接続部に接続されたゲート配線２４と、を備えている。 （もっと読む）

【課題】広帯域での利得、および、低い歪み特性を実現する。
【解決手段】第１のフィンＦ１における閾値電圧Ｖｔｈと、第２のフィンＦ２ａ，Ｆ２ｂにおける閾値電圧Ｖｔｈと、第３のフィンＦ３ａ，Ｆ３ｂにおける閾値電圧Ｖｔｈとのそれぞれが互いに異なるように、ｆｉｎＦＥＴ１００を形成する。 （もっと読む）

【課題】ターンオフ時のソースドレイン電圧の跳ね上がりを抑えることができる半導体装置及びこの半導体装置を用いたＤＣ−ＤＣコンバータを提供する。
【解決手段】半導体装置１において、ＭＯＳＦＥＴ領域Ａ_{ＭＯＳＦＥＴ}にトレンチ１６を形成し、その内部にトレンチゲート電極１８を埋設する。また、キャパシタ領域Ａ_{Ｃａｐａｃｉｔｏｒ}にトレンチ２６を形成し、その内部にトレンチソース電極２８を埋設する。トレンチソース電極２８の形状はストライプ状であり、その長手方向の一部分を介して、ソース電極２１に接続されている。 （もっと読む）

【課題】製造工程を簡略化し、占有面積を低減したキャパシタ部とトランジスタ部を有する有機半導体装置の提供。
【解決手段】基板１と、基板１上に形成された凸部の少なくとも上面部を構成する第１の電極２と、第１の電極２上及び凸部の側面２ｂ上に設けられる第１の絶縁膜３と、凸部の上方２ａの第１の絶縁膜３上に設けられる第２の電極４と、凸部の側面２ｂの下方に隣接して基板１上に設けられる第３の電極５と、凸部の側面２ｂ上の第１の絶縁膜３を覆い、第２の電極４及び第３の電極５と接するように設けられる有機半導体層６とを備え、第１の電極２と、第１の絶縁膜３と、第２の電極４とから、キャパシタ部２０が構成され、第２の電極４及び第３の電極５からなるソース電極及びドレイン電極と、第１の電極２からなるゲート電極と、第１の絶縁膜３からなるゲート絶縁膜と、有機半導体層６からなる半導体層とから、トランジスタ部２１を構成する。 （もっと読む）

【課題】側面方位とキャリア極性に応じて歪み方向が最適化されたＦｉｎＦＥＴおよびナノワイヤトランジスタと、これを実現するＳＭＴを導入した製造方法を提供する。
【解決手段】半導体基板１４と、半導体基板１４の上部に形成され、半導体基板１４主面に平行な上面と、半導体基板１４主面に垂直な（１００）面の側面を有する直方体状半導体層４０と、直方体状半導体層４０内に形成されるチャネル領域１８と、チャネル領域１８の少なくとも側面上に形成されるゲート絶縁膜２０と、ゲート絶縁膜２０上のゲート電極３０と、直方体状半導体層４０内に、チャネル領域１８を挟み込むよう形成されるソース／ドレイン領域とを備え、チャネル領域１８に、半導体基板１４主面に対して垂直方向の圧縮歪みが印加されているｐＭＩＳＦＥＴを有することを特徴とする半導体装置およびその製造方法。 （もっと読む）

【課題】クロストークノイズ等の信号ノイズに対する対策をより効果的に行うことのできる半導体集積回路を得る。
【解決手段】ドライバセル１１〜レシーバセル２１間の出力線ＬＯ１１とドライバセル１２〜レシーバセル２２間の出力線ＬＯ１２との間とは０．４２ｎｍ（出力線ＬＯ１１，ＬＯ１２の配線幅の３倍）以下の配線間距離を隔てて隣接配置されている。出力線ＬＯ１２を駆動するドライバセル１２は、ＰＭＯＳトランジスタＱＰ１２及びＮＭＯＳトランジスタＱＮ１２より構成される。ＰＭＯＳトランジスタＱＰ１２のゲート電極とバックゲート端子ＢＰ１２とが抵抗Ｒ１を介して接続され、ＮＭＯＳトランジスタＱＮ１２のゲート電極とバックゲート端子ＢＮ１２とが抵抗Ｒ２を介して接続される。抵抗Ｒ１及び抵抗Ｒ２は少なくとも１００ｋΩ以上の高抵抗値に設定される。 （もっと読む）

【課題】側面放電が起こることを防止できる縦型パワー素子を備えた炭化珪素半導体装置とする。
【解決手段】半導体チップの端面を覆うように、すなわち裏面電極７と接し、ｎ⁺型基板１およびｎ^-型ドリフト層２の端面を全面覆い、かつ、パッシベーション膜６に至るように導体層９を形成する。これにより、高電圧がショットキー電極４に印加されて半導体チップの外周部で電位の偏りが生じそうになったとしても、導体層９により瞬時に同電位にすることが可能になる。したがって、側面放電が起こり難くなるようにでき、側面放電に起因する素子破壊を抑制することができる。 （もっと読む）

【課題】コンパクト化が可能な半導体装置および当該半導体装置を用いた電子機器を提供する。
【解決手段】半導体装置１は、基板５と、基板５の主表面上に形成され、基板５の表面に沿った方向に電流を流すためのソースおよびドレイン領域９、１０と、ソースおよびドレイン領域９、１０の少なくともいずれか一方に電気的に接続されたソース電極２またはドレイン電極４とを備える。ソース電極２またはドレイン電極４はソースおよびドレイン領域９、１０のいずれか一方上から基板５の端面上にまで延在している。 （もっと読む）

【課題】縦型ＭＯＳトランジスタの高集積化、高性能化。
【解決手段】基板上の絶縁膜上に平面状半導体層及び複数の平面状半導体層上の柱状半導体層を形成し、平面状半導体層を素子に分離し、平面状半導体層に不純物領域を形成し、その後に表面の少なくとも一部に絶縁膜を形成し、絶縁膜上に導電膜を形成し、絶縁膜及び前記導電膜をエッチバックし、柱状半導体層側面の絶縁膜及び導電膜を所望の長さに形成し、ゲート電極を形成し、導電膜及び絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成し、複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第１のシリサイド層を形成する。 （もっと読む）

【課題】強度の低下を抑制しつつ、オン抵抗を低減することが可能な半導体装置およびその製造方法を提供する。
【解決手段】ＳＢＤ１は、ＳｉＣ基板１０と、ＳｉＣ基板１０の一方の主面１０Ａ上に形成されたｎ−ＳｉＣ層２０とを備えている。ＳｉＣ基板１０の、一方の主面１０Ａとは反対側の主面である他方の主面１０Ｂには複数の凹部１１が形成されている。そして、凹部１１には、ＳｉＣ基板１０を構成するＳｉＣよりも電気伝導率の高い高伝導率材料が充填されている。 （もっと読む）