半導体装置の製造方法
【課題】欠陥を内在する炭化珪素半導体を用いても、大面積半導体装置の高歩留りを安定して実現可能な半導体装置の製造方法を提供する。
【解決手段】炭化珪素半導体基板上に炭化珪素半導体層をエピタキシャル成長する工程と、炭化珪素半導体層表面を研磨する工程と、研磨する工程の後に、炭化珪素半導体層に不純物をイオン注入する工程と、不純物を活性化するための熱処理をする工程と、熱処理をする工程の後に、炭化珪素半導体層表面に第１の熱酸化膜を形成する工程と、第１の熱酸化膜を化学的に除去する工程と、炭化珪素半導体層上に電極層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【解決手段】炭化珪素半導体基板上に炭化珪素半導体層をエピタキシャル成長する工程と、炭化珪素半導体層表面を研磨する工程と、研磨する工程の後に、炭化珪素半導体層に不純物をイオン注入する工程と、不純物を活性化するための熱処理をする工程と、熱処理をする工程の後に、炭化珪素半導体層表面に第１の熱酸化膜を形成する工程と、第１の熱酸化膜を化学的に除去する工程と、炭化珪素半導体層上に電極層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体基板を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
パワー半導体装置では、電流容量を大きくするためにチップ面積を大きくすることが常套手段して行われる。しかしながら、炭化珪素半導体装置においては、未だ基板中の結晶欠陥密度が十分低くできないため、チップ面積を大きくしようとすると途端に歩留りの著しい低下が起こってしまう。このため、大容量素子を高歩留りで製造することが困難であった。
【０００３】
結晶欠陥と半導体素子の電気特性との関連は古くから調べられてきた。しかし、特に炭化珪素（ＳｉＣ）半導体基板のような化合物半導体では、点欠陥、複合欠陥、転位、拡張転位、積層欠陥など欠陥の種類も多い。また、電気特性と一言で言っても不良モードがいくつも存在し、１：１のはっきりした関係が得られにくいのが現状である。
【０００４】
非特許文献１には、炭化珪素半導体上に厚い酸化膜を形成する際に発生するピットが、ＭＯＳＦＥＴの絶縁膜の信頼性を低下させることが報告されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｙ．Ｎａｋａｎｏ，Ｔ．Ｎａｋａｍｕｒａ，Ａ．Ｋａｍｉｓａｗａ ａｎｄ Ｈ．Ｔａｋａｓｕ，“Ｉｎｖｅｓｔｉｇａｔｉｏｎ ｏｆ Ｐｉｔｓ Ｆｏｒｍｅｄ ａｔ Ｏｘｉｄａｔｉｏｎ ｏｎ ４Ｈ−ＳｉＣ”，Ｍａｔｅｒｉａｌ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍｓ Ｖｏｌｓ．６００−６０３（２００９）ｐｐ３７７−３８０
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、欠陥を内在する炭化珪素半導体を用いても、大面積半導体装置の高歩留りを安定して実現可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置の製造方法は、炭化珪素半導体基板上に炭化珪素半導体層をエピタキシャル成長する工程と、前記炭化珪素半導体層表面を研磨する工程と、前記研磨する工程の後に、前記炭化珪素半導体層に不純物をイオン注入する工程と、前記不純物を活性化するための熱処理をする工程と、前記熱処理をする工程の後に、前記炭化珪素半導体層表面に第１の熱酸化膜を形成する工程と、前記第１の熱酸化膜を化学的に除去する工程と、前記炭化珪素半導体層上に電極層を形成する工程と、を有することを特徴とする。
【０００８】
上記態様の半導体装置の製造方法において、前記研磨する工程は化学機械研磨（ＣＭＰ）により行われることが望ましい。
【０００９】
上記態様の半導体装置の製造方法において、前記研磨する工程における前記炭化珪素半導体層の研磨量が４μｍ以上であることが望ましい。
【００１０】
上記態様の半導体装置の製造方法において、前記研磨する工程と前記イオン注入する工程との間に、前記炭化珪素半導体層表面に第２の熱酸化膜を形成する工程を有することが望ましい。
【００１１】
上記態様の半導体装置の製造方法において、前記第１または第２の熱酸化膜を形成する工程が、水蒸気を含む雰囲気で行われることが望ましい。
【００１２】
上記態様の半導体装置の製造方法において、前記研磨する工程の後、前記不純物をイオン注入する工程の前に前記炭化珪素半導体層表面の形状検査を行う工程を有することが望ましい。
【００１３】
上記態様の半導体装置の製造方法において、前記炭化珪素半導体層をエピタキシャル成長する工程の際の成長膜厚を、半導体装置の設計膜厚に対し前記研磨する工程での研磨量を加えた膜厚とすることが望ましい。
【００１４】
本発明の一態様の半導体装置の製造方法は、炭化珪素半導体基板上に第１導電型の炭化珪素半導体層をエピタキシャル成長する工程と、前記炭化珪素半導体層の漏れ電流源となる欠陥位置を特定する工程と、前記欠陥位置に不純物をイオン注入し、第２導電型の不純物層を形成する工程と、前記炭化珪素半導体層上に電極パッドを形成する工程と、を有することを特徴とする。
【００１５】
上記態様の半導体装置の製造方法において、前記欠陥位置を特定する工程において、導電性原子間力顕微鏡を用いて欠陥位置を特定することが望ましい。
【００１６】
上記態様の半導体装置の製造方法において、前記欠陥位置を特定する工程の前に、前記炭化珪素半導体層上に前記電極パッドより面積の小さい複数の金属電極を形成する工程と、前記欠陥位置を特定する工程の後、前記不純物層を形成する工程の前に、前記金属電極を除去する工程を備え、前記欠陥位置を特定する工程において、前記複数の金属電極と前記炭化珪素半導体層間の電流を測定することが望ましい。
【００１７】
本発明の一態様の半導体装置の製造方法は、炭化珪素半導体基板上に炭化珪素半導体層をエピタキシャル成長する工程と、前記炭化珪素半導体層の漏れ電流源となる欠陥位置を特定する工程と、前記欠陥位置に選択的に絶縁膜を形成する工程と、前記炭化珪素半導体層上および前記絶縁膜上に電極パッドを形成する工程と、を有することを特徴とする。
【００１８】
上記態様の半導体装置の製造方法において、前記欠陥位置を特定する工程の前に、前記炭化珪素半導体層上に前記電極パッドより面積の小さい複数の金属電極を形成する工程を備え、前記欠陥位置を特定する工程において、前記複数の金属電極と前記炭化珪素半導体層間との電流を測定することが望ましい。
【００１９】
上記態様の半導体装置の製造方法において、前記絶縁膜を形成する工程において、前記欠陥位置を特定する工程で特定された欠陥位置の金属電極上に選択的に前記絶縁膜を形成することが望ましい。
【発明の効果】
【００２０】
本発明によれば、欠陥を内在する炭化珪素半導体を用いても、大面積半導体装置の高歩留りを安定して実現可能な半導体装置の製造方法を提供することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】第１の実施の形態の半導体装置の断面図である。
【図２Ａ】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図２Ｂ】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図２Ｃ】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図２Ｄ】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図２Ｅ】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図２Ｆ】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図３】第２の実施の形態の半導体装置の断面図である。
【図４Ａ】第２の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図４Ｂ】第２の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図４Ｃ】第２の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図４Ｄ】第２の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図４Ｅ】第２の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図４Ｆ】第２の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図４Ｇ】第２の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図５Ａ】第３の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図５Ｂ】第３の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図５Ｃ】第３の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図５Ｄ】第３の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図５Ｅ】第３の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図５Ｆ】第３の実施の形態の半導体装置の製造方法を示す上面図である。
【図５Ｇ】第３の実施の形態の半導体装置の製造方法を示す上面図である。
【図６】第４の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図７Ａ】第５の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図７Ｂ】第５の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図７Ｃ】第５の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図７Ｄ】第５の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図８Ａ】第６の実施の形態の半導体装置の製造方法を示す図である。
【図８Ｂ】第６の実施の形態の半導体装置の製造方法を示す図である。
【図８Ｃ】第６の実施の形態の半導体装置の製造方法を示す図である。
【発明を実施するための形態】
【００２２】
本願発明者らは、炭化珪素エピタキシャル基板に形成されたダイオードについて、電極パッド下のエピタキシャル層表面に窪みが存在すると逆方向漏れ電流が大きくなることを見出した。そして、逆方向漏れ電流を増大させる窪みの多くは、表面からの深さが数μｍ以内であることが分かった。
【００２３】
また、本願発明者らは、炭化珪素基板について、不純物イオン注入後の活性化熱処理後の冷却工程において、種々の欠陥が発生していることを見つけた。欠陥の発生は、特に４インチ程度の大口径のウェハにおいて顕著である。これは小口径ウェハ使用時と同様の冷却速度となるような冷却工程をおこなっても、ウェハ口径が大きいためにウェハ中心とウェハ周辺での温度差が大口径ウェハ使用時には大きくなる。そして、その大きな温度差によって生ずる熱応力が臨界せん断応力を超えているからのようである。
【００２４】
さらに詳細な観察を行うとエピタキシャルウェハ表面に転位ループが多数発生していたり、ショックレー型拡張転位が生成されてＳｉＣ／酸化膜界面に達したりしている様子が観察された。これらの転位ループやショックレー型拡張転位は、既にエピタキシャル層表面に存在した窪みが核となって発生していると考えられる。そして、上述のピットのみならず、これらの転位ループやショックレー型拡張転位等の欠陥がＭＯＳＦＥＴの酸化膜の信頼性に影響を与えることが判明している。
【００２５】
以下、図面を用いて説明する本発明の実施の形態は、上に記載した本願発明者らに見出された知見に基づくものである。
【００２６】
（第１の実施の形態）
本実施の形態の半導体装置の製造方法は、炭化珪素半導体基板上に炭化珪素半導体層をエピタキシャル成長する工程と、炭化珪素半導体層表面を研磨する工程と、研磨する工程の後に、炭化珪素半導体層に不純物をイオン注入する工程と、不純物を活性化するための熱処理をする工程と、熱処理をする工程の後に、炭化珪素半導体層表面に第１の熱酸化膜を形成する工程と、第１の熱酸化膜を化学的に除去する工程と、炭化珪素半導体層上に電極層を形成する工程と、を有する。
【００２７】
以下、半導体装置として接合障壁制御型ショットキーダイオード（以下、単にショットキーダイオードとも記載）を例に説明する。本実施の形態によれば、エピタキシャル層表面の窪みを除去することで、ショットキーダイオードの逆方向漏れ電流が抑制され、高い歩留まりのショットキーダイオードを製造することが可能となる。
【００２８】
図１は、本実施の形態の製造方法で製造される半導体装置の断面図である。４Ｈ−炭化珪素（０００１）Ｓｉ面の窒素を不純物として含むｎ＋型基板１０上に、ｎ＋型基板１０よりも低い窒素濃度のｎ型エピタキシャル層１２が形成されている。ｎ型エピタキシャル層１２表面には、複数のｐ型イオン注入領域１４が形成されている。ｐ型イオン注入領域１４は、逆バイアス印加時にショットキー接合面を空乏化させ、逆方向漏れ電流を抑制する。
【００２９】
また、ｎ型エピタキシャル層１２上には、例えばチタンのショットキー電極材１６が形成されている。そして、ショットキー電極材１６上には、例えば、アルミニウムのパッド電極１８が形成されている。
【００３０】
図２Ａ〜図２Ｄは図１の半導体装置の製造方法を示す工程断面図である。まず、図２Ａに示すように、例えば、４Ｈ−炭化珪素の（０００１）Ｓｉ面のｎ＋型基板１０を準備する。そして、ｎ＋型基板１０上に、エピタキシャル成長により、例えば、ｎ＋型基板１０よりも低い窒素濃度のｎ型エピタキシャル層１２を形成する。
【００３１】
ｎ型エピタキシャル層１２の成長膜厚は例えば、１０μｍ〜１５μｍ程度である。エピタキシャル成長の際の成長膜厚は、ショットキーダイオードの耐圧設計から定められる設計膜厚に対し、後の研磨工程での研磨量を加えた膜厚とすることが望ましい。
【００３２】
次に、ｎ型エピタキシャル層１２表面を、例えば化学機械研磨（ＣＭＰ）により研磨する。この研磨は、ｎ型エピタキシャル層１２表面に形成される窪みを除去するために行われる。
【００３３】
研磨後に生じる加工歪層が少ないこと、研磨後の平坦度が高いことから研磨方法として化学機械研磨を用いることが好ましい。もっとも、化学機械研磨にかえて、例えば機械研磨等の別の方法を採用することも可能である。研磨量が多い場合は、機械研磨等の表面除去速度が速い方法と、化学機械研磨を組み合わせることも有効である。
【００３４】
この研磨工程は、熱処理等の工程により、例えば、歪みを核とする新たな欠陥が生じることを避けるため、エピタキシャル成長直後に行うことが望ましい。
【００３５】
ここで、研磨する工程における研磨量は、歪を除去する観点から２μｍ以上であることが望ましい。そして、４μｍ以上であることがより望ましく、４．５μｍ以上であればさらに望ましい。
【００３６】
研磨量の上限は、歪を除去する観点から特に定められるものではない。しかし、生産性の観点からは、研磨量は１０μｍ以下であることが望ましい。
【００３７】
研磨する工程の後、炭化珪素半導体層表面の形状検査を行う工程を有することが望ましい。この形状検査は、公知の欠陥カウンター等を用いて行うことが可能である。形状検査によりウェハの窪み数をカウントする。検査工程を設けることで、追加の研磨の要否の判断や、不良ウェハ抜き取りの判断を行うことが可能である。
【００３８】
次に、図２Ｂに示すように、窪みを除去したｎ型エピタキシャル層１２の表面に熱酸化膜２０を形成する。熱酸化膜２０は、例えば、水蒸気を含む雰囲気下で、１０５０℃、２時間の熱処理条件で行う。この熱酸化膜２０はいわゆる犠牲酸化膜である。
【００３９】
この熱酸化膜２０の形成により、研磨後の加工歪層を除去する。もっとも、熱酸化膜２０の形成後、ウェハ表面のうねりが、形成前に比べて大きくなり半導体素子特性への影響が懸念される。
【００４０】
熱処理条件を水蒸気雰囲気下での処理とすることが、熱酸化膜２０形成後のうねりを軽減する上で有効である。したがって、水蒸気雰囲気下での熱酸化膜２０の形成を行うことが望ましい。
【００４１】
先の研磨工程において、表面の窪みが除去されているため、この熱酸化膜形成時の窪みを核とする欠陥の発生が抑制される。
【００４２】
次に、図２Ｃに示すように形成した熱酸化膜２０を、化学的に除去する。例えば、弗化アンモニウム水溶液で溶解除去する。
【００４３】
次に、図２Ｄに示すように、ｎ型エピタキシャル層１２の表面に、ｐ型イオン注入領域１４を形成する。このｐ型イオン注入領域１４は、例えば、アルミニウムを不純物として含有する。ｐ型イオン注入領域１４は、例えば、アルミニウムの多段イオン注入により形成する。
【００４４】
次に、ｎ型エピタキシャル層１２の表面をグラファイトキャプ（図示せず）で被覆した後、イオン注入により導入された不純物を活性化するための熱処理を行う。この熱処理は、例えば、アルゴン雰囲気下で、１６５０℃、１０分の熱処理条件で行う。その後、グラファイトキャップを酸素気流中で除去する。
【００４５】
先の研磨工程において、表面の窪みが除去されているため、この熱処理時に窪みを核とする欠陥の発生が抑制される。
【００４６】
次に、図２Ｅに示すように、ｎ型エピタキシャル層１２の表面に熱酸化膜２２を形成する。熱酸化膜２２は、例えば、水蒸気を含む雰囲気下で、１１５０℃の熱処理条件で約４０ｎｍ形成する。この熱酸化膜２２もいわゆる犠牲酸化膜である。
【００４７】
この熱酸化膜２２の形成は、イオン注入によるダメージ層を除去する。もっとも、上述のように、熱酸化膜２２の形成後、ウェハ表面のうねりが、形成前に比べて大きくなり半導体素子特性への影響が懸念される。
【００４８】
熱処理条件を水蒸気雰囲気下での処理とすることが、熱酸化膜２２形成後のうねりを軽減する上でも有効である。したがって、水蒸気雰囲気下での熱酸化膜２２の形成を行うことが望ましい。
【００４９】
先の研磨工程において、表面の窪みが除去されているため、この熱酸化膜形成時に窪みを核とする欠陥の発生が抑制される。
【００５０】
次に、図２Ｆに示すように形成した熱酸化膜２０を、化学的に除去する。例えば、弗化アンモニウム水溶液で溶解除去する。
【００５１】
その後、ｎ型エピタキシャル層１２の表面にショットキー電極材１６を形成し、さらに、その上に、電極パッド１８を形成する。
【００５２】
例えば、まず、ｎ型エピタキシャル層１２の表面にチタンをスパッタ法にて成膜する。次に、その上に、アルミニウムをスパッタ法で成膜する。
【００５３】
その後、フォトレジストを塗布し、ブリベイクを施しフォトマスクを用いて露光する。そして、現像後にポストベイクを行う。このようにしてパターン形成したフォトレジストをマスク材に用いて、フォトレジストのない部分のアルミニウム膜を塩素系ドライエッチング装置によりエッチングし、引き続き弗素系ドライエチングでチタンをショットキー電極面にだけ残るようにする。
【００５４】
その後、フォトレジストを除去する。このようにして、図１に示す接合障壁制御型ショットキーダイオードが製造される。
【００５５】
本実施の形態によれば、エピタキシャル層表面の窪みを除去することで、ショットキーダイオードの逆方向漏れ電流が抑制され、高い歩留まりのショットキーダイオードを製造することが可能となる。
【００５６】
以下に、本発明の実施例を説明する。まず、４Ｈ−炭化珪素の（０００１）Ｓｉ面の３インチウェハのｎ＋型基板を準備した。そして、このｎ＋型基板上に、エピタキシャル成長により、ｎ＋型基板よりも低い窒素濃度のｎ型エピタキシャル層を成長させた。その後、ｎ型エピタキシャル層表面を、研磨量を変えて化学機械研磨（ＣＭＰ）により研磨した。
【００５７】
それぞれの研磨量について、カンデラインスツルメンツ製の光学式自動ウェハ検査装置を欠陥カウンターとして用いて欠陥数を測定した。上述のように、研磨量（表面除去厚み）を変化させるために化学機械研磨を時間管理の下で一旦停止して、その都度検出された欠陥数を調べた。ここでは検出された欠陥が何に起因するものかは特に区別を行なわなかったため、結晶欠陥に起因する種々の表面モフォロジーやピットなども含まれている。結果を表１に示す。
【００５８】
（表１）
表面除去厚み（mm） 検出された欠陥数（個）
０．０ ７３
１．０ ５１
２．０ ３６
３．０ ２６
３．５ ２３
４．０ ２０
４．５ １８
【００５９】
研磨を行わない場合に７３個あった欠陥が、２μｍ削ることで約半分になった。また、４μｍ削ることで、減少率が飽和しはじめ、特に良好なデバイス特性を実現する上での経験的な判断基準である２０個以下の水準を満たすことが分かった。
【００６０】
次に、上記結果に基づき、第１の実施の形態で説明した製造方法に従い、接合障壁制御型ショットキーダイオードを製造した。なお、化学機械研磨の研磨量は４．５μｍ、犠牲酸化はドライ酸化で行っている。比較のため、化学機械研磨を行わない比較例も準備した。
【００６１】
そして、実施例、比較例それぞれの逆方向漏れ電流を評価し、歩留まりを求めた。歩留まりを決定するための基準として、逆方向漏れ電流が５０Ａ／ｃｍ２を越えた時の電圧が１９００Ｖ以上のものを１７００Ｖ耐圧品の合格と判断してその良品率を歩留まりと定義した。ウェハによるばらつきがあるものの、逆方向の電流-電圧特性を測定した結果、比較例では８−２２％の歩留まりであったものが、実施例では８６−８９％と大きく改善された。
【００６２】
（第２の実施の形態）
本実施の形態の半導体装置の製造方法は、縦型パワーＭＯＳＦＥＴの製造方法である。図３は、本実施の形態の製造方法で製造される半導体装置の断面図である。
【００６３】
４Ｈ−炭化珪素の（０００１）Ｓｉ面のｎ＋型基板３０の主表面上には、ｎ＋型基板３０よりも低い窒素濃度のｎ型エピタキシャル層３２が形成されている。
【００６４】
ｎ型エピタキシャル層３２の表層部には、例えば、不純物濃度が１×１０１７／ｃｍ３のｐ型ベース領域３４が形成されている。また、ｐ型ベース領域３４の表層部に、ｐ型ベース領域３４よりも浅いｎ＋型ソース領域３６を有する。そして、ｐ型ベース領域３４に挟まれたｎ型エピタキシャル層３２の表層部には、ｎ−型表面チャネル層３８が形成されている。また、ｐ型ベース領域３４の表層部には、ｐ型コンタクト領域３５が形成されている。
【００６５】
ｎ型エピタキシャル層３２のｎ−型表面チャネル層３８を含む表面には、例えば熱酸化膜で形成されるゲート酸化膜４０が形成されている。ゲート酸化膜４０上にゲート電極４２が形成されている。そして、ゲート電極４２は、たとえば、ＳｉＯ２の層間絶縁膜４４で覆われる。
【００６６】
層間絶縁膜４４上にｎ＋型ソース領域３６とｐ型ベース領域３４（ｐ型コンタクト領域３５）とが電気的に接続されるソース電極４６を備えている。また、ｎ＋型基板３０の裏面には、ドレイン電極４８を備えている。
【００６７】
図４Ａ〜図４Ｇは図３の半導体装置の製造方法を示す工程断面図である。まず、図４Ａに示すように、例えば、４Ｈ−炭化珪素の（０００１）Ｓｉ面のｎ＋型基板３０を準備する。そして、ｎ＋型基板３０上に、エピタキシャル成長により、例えば、ｎ＋型基板３０よりも低い窒素濃度のｎ型エピタキシャル層３２を形成する。
【００６８】
ｎ型エピタキシャル層３２の成長膜厚は例えば、１０μｍ〜１５μｍ程度である。エピタキシャル成長の際の成長膜厚は、縦型パワーＭＯＳＦＥＴの特性から定められる設計膜厚に対し、後の研磨工程での研磨量を加えた膜厚とすることが望ましい。
【００６９】
次に、ｎ型エピタキシャル層３２表面を、例えば化学機械研磨（ＣＭＰ）により研磨する。この研磨は、ｎ型エピタキシャル層３２表面に形成される窪みを除去するために行われる。
【００７０】
研磨後に生じる加工歪層が少ないこと、研磨後の平坦度が高いことから研磨方法として化学機械研磨を用いることが好ましい。もっとも、化学機械研磨にかえて、例えば機械研磨等の別の方法を採用することも可能である。研磨量が多い場合は、機械研磨等の表面除去速度が速い方法と、化学機械研磨を組み合わせることも有効である。
【００７１】
この研磨工程は、熱処理等の工程により新たな欠陥が生じることを避けるため、エピタキシャル成長直後に行うことが望ましい。
【００７２】
ここで、研磨する工程における研磨量は、歪を除去する観点から３μｍ以上であることが望ましい。そして、４μｍ以上であることがより望ましく、４．５μｍ以上であればさらに望ましい。
【００７３】
研磨量の上限は、歪を除去する観点から特に定められるものではない。しかし、生産性の観点からは１０μｍ以下であることが望ましい。
【００７４】
研磨する工程の後、炭化珪素半導体層表面の形状検査を行う工程を有することが望ましい。この形状検査は、公知の欠陥カウンター等を用いて行うことが可能である。形状検査によりウェハの窪み数をカウントする。検査工程を設けることで、追加の研磨の要否の判断や、不良ウェハ抜き取りの判断を行うことが可能である。
【００７５】
次に、図４Ｂに示すように、窪みを除去したｎ型エピタキシャル層３２の表面に熱酸化膜５０を形成する。熱酸化膜５０は、例えば、水蒸気を含む雰囲気下で、１０５０℃、２時間の熱処理条件で行う。この熱酸化膜５０はいわゆる犠牲酸化膜である。
【００７６】
この熱酸化膜５０の形成は、研磨後の加工歪層を除去する。もっとも、熱酸化膜５０の形成後、ウェハ表面のうねりが、形成前に比べて大きくなり半導体素子特性、特にＭＯＳＦＥＴのゲート絶縁膜４０の信頼性への影響が懸念される。
【００７７】
熱処理条件を水蒸気雰囲気下での処理とすることが、熱酸化膜５０形成後のうねりを軽減する上で有効である。したがって、水蒸気雰囲気下での熱酸化膜５０の形成を行うことが望ましい。
【００７８】
先の研磨工程において、表面の窪みが除去されているため、この熱酸化膜形成時に窪みを核とする欠陥の発生が抑制される。
【００７９】
次に、図４Ｃに示すように形成した熱酸化膜５０を、化学的に除去する。例えば、弗化アンモニウム水溶液で溶解除去する。
【００８０】
次に、ｎ型エピタキシャル層３２の表面に、ｐ型ベース領域３４を形成する。より詳細には、ｎ型エピタキシャル層３２上にフォトレジストを塗布する。そして、プリベイクを行った後、アライメントマークを形成するためにガラスマスクを用いて露光し、現像する。そして、ポストベイクを行った後、反応性イオンエッチングを行い、アライメントマークをパターニングする。
【００８１】
その後、フォトレジストを除去してから、ＣＶＤ法でＳｉＯ２膜を堆積させた後に再度フォトレジストを塗布する。プリベイクを行った後に、このＳｉＯ２膜をパターニングするためにガラスマスクを用いて露光し、現像する。そして、ポストベイクを行った後、反応性イオンエッチングを行い、後にｐ型ベース領域３４となる領域を露出させる。
【００８２】
この状態でｐ型不純物である、例えばアルミニウム（Ａｌ）を、ＳｉＯ２膜をマスク材としてイオン注入する。この時の条件は、基板温度を５００℃とし、ドーズ量を３×１０１４／ｃｍ２とする。このようにして、ｐ型ベース領域３４が形成される。その後、マスク材として用いたＳｉＯ２膜は除去する。
【００８３】
次に、ｎ＋型ソース領域３６を形成する。より詳細には、ＣＶＤ法でＳｉＯ２膜を堆積させた後に再度フォトレジストを塗布する。プリベイクを行った後に、このＳｉＯ２膜をパターニングするためにガラスマスクを用いて露光し、現像する。そして、ポストベイクを行った後、反応性イオンエッチングを行い、後にｎ＋型ソース領域３６となる領域を露出させる。
【００８４】
この状態でｎ型不純物である、例えばリン（Ｐ）を、ＳｉＯ２膜をマスク材としてイオン注入する。この時の条件は、基板温度を５００℃とし、ドーズ量を１×１０１５／ｃｍ２とする。このようにして、ｎ＋型ソース領域３６が形成される。その後、マスク材として用いたＳｉＯ２膜は除去する。
【００８５】
次に、ｎ−型表面チャネル層３８を形成する。より詳細には、ＣＶＤ法でＳｉＯ２膜を堆積させた後に再度フォトレジストを塗布する。プリベイクを行った後に、このＳｉＯ２膜をパターニングするためにガラスマスクを用いて露光し、現像する。そして、ポストベイクを行った後、反応性イオンエッチングを行い、後にｎ−型表面チャネル層３８となる領域を露出させる。
【００８６】
この状態でｎ型不純物である、例えば窒素（Ｎ）を、ＳｉＯ２膜をマスク材としてイオン注入する。この時の条件は、例えば、基板温度を５００℃とし、ドーズ量を４×１０１４／ｃｍ２とする。このようにして、ｎ−型表面チャネル層３８が形成される。その後、マスク材として用いたＳｉＯ２膜は除去する。
【００８７】
次に、ｐ型ベース領域３４の表層部にｐ型コンタクト領域３５を形成する。より詳細には、ＣＶＤ法でＳｉＯ２膜を堆積させた後に再度フォトレジストを塗布する。プリベイクを行った後に、このＳｉＯ２膜をパターニングするためにガラスマスクを用いて露光し、現像する。そして、ポストベイクを行った後、反応性イオンエッチングを行い、後にｐ型ベース領域３４内でソース電極３６と接触することになる領域のみを露出させる。
【００８８】
この状態でｐ型不純物である、例えばアルミニウムを、ＳｉＯ２膜をマスク材としてイオン注入する。この時の条件は、基板温度を５００℃とし、ドーズ量を１×１０１５／ｃｍ２とする。このようにして、ｐ型コンタクト領域３５が形成される。その後、マスク材として用いたＳｉＯ２膜は除去する。
【００８９】
次に、ｎ型エピタキシャル層３２にイオン注入された不純物を活性化させる。まず、ｎ型エピタキシャル層２２の表面をグラファイトキャプ（図示せず）で被覆する。グラファイトキャプは、表面にフォトレジストを塗布した後にプリベイクによって溶剤を除去して硬化させてから、８００℃で６０分保持してグラファイト化することによって形成する。
【００９０】
その後、イオン注入により導入された不純物を活性化するための熱処理を行う。この熱処理は、例えば、アルゴン雰囲気下で、１６５０℃、１０分の熱処理条件で行う。その後、グラファイトキャップを酸素気流中で除去した後、酸素アッシングを行って残渣が残らないようにする。
【００９１】
先の研磨工程において、表面の窪みが除去されているため、この熱処理時に窪みを核とする欠陥の発生が抑制される。
【００９２】
次に、図４Ｄに示すように、ｎ型エピタキシャル層３２の表面に熱酸化膜５２を形成する。熱酸化膜５２は、例えば、水蒸気を含む雰囲気下で、１１５０℃の熱処理条件で約４０ｎｍ形成する。この熱酸化膜５２もいわゆる犠牲酸化膜である。
【００９３】
この熱酸化膜５２の形成は、イオン注入によるダメージ層を除去する。もっとも、上述のように、熱酸化膜５２の形成後、ウェハ表面のうねりが、形成前に比べて大きくなり半導体素子特性への影響が懸念される。
【００９４】
熱処理条件を水蒸気雰囲気下での処理とすることが、熱酸化膜５２形成後のうねりを軽減する上でも有効である。したがって、水蒸気雰囲気下での熱酸化膜５２の形成を行うことが望ましい。
【００９５】
先の研磨工程において、表面の窪みが除去されているため、この熱酸化膜形成時に窪みを核とする欠陥の発生が抑制される。
【００９６】
次に、図４Ｅに示すように形成した熱酸化膜５０を、化学的に除去する。例えば、弗化アンモニウム水溶液で溶解除去する。
【００９７】
次に、図４Ｆに示すように、ｎ型エピタキシャル層３２の表面にゲート絶縁膜４０を形成する。ゲート絶縁膜４０は、例えば、ドライ雰囲気下で、１１００℃の熱処理条件で形成する。温度を下げる際に、例えば、水素と酸素によるパイロジェニック法によってウェット雰囲気にすることで、効果的に酸化膜の界面準位密度が減少し、チャネル移動度を高くすることができる。
【００９８】
次に、ゲート絶縁膜４０の上に、減圧ＣＶＤ法によって、ポリシリコンを基板温度６００℃で堆積する。ポリシリコンをパターニングすることで、ゲート電極４２を形成する。
【００９９】
その後、図４Ｇに示すように、ゲート絶縁膜４０の不要部分を除去した後、ゲート絶縁膜４０上に、低温堆積酸化膜、例えばＳｉＯ２よりなる層間絶縁膜４４を堆積する。その後、１０００℃のアニールを行う。
【０１００】
その後、室温でのスパッタによりソース電極４６とドレイン電極を形成した後、１０００℃でシンターする。このようにして、図３に示す縦型パワーＭＯＳＦＥＴが製造される。
【０１０１】
本実施の形態によれば、エピタキシャル層表面の窪みを除去することで、後の熱処理中に発生する表面近傍の転位ループや拡張転位などの核となる欠陥を低減させる。したがって、特にゲート絶縁膜の信頼性に優れた縦型パワーＭＯＳＦＥＴを製造することが可能となる。
【０１０２】
（第３の実施の形態）
本実施の形態の半導体装置の製造方法は、炭化珪素半導体基板上に第１導電型の炭化珪素半導体層をエピタキシャル成長する工程と、炭化珪素半導体層の漏れ電流源となる欠陥位置を特定する工程と、欠陥位置に不純物をイオン注入し、第２導電型の不純物層を形成する工程と、炭化珪素半導体層上に電極パッドを形成する工程と、を有する。
【０１０３】
以下、半導体装置として接合障壁制御型ショットキーダイオード（以下、単にショットキーダイオードとも記載）を例に説明する。本実施の形態によれば、製造工程中に、素子形成後に漏れ電流（リーク電流）源となる欠陥位置を特定する。そして、製造工程中にこの箇所を不活性化する。すなわち素子領域として機能しないようにする。これにより、ショットキーダイオードの逆方向漏れ電流が抑制され、高い歩留まりのショットキーダイオードを製造することが可能となる。
【０１０４】
なお、素子形成後に漏れ電流（リーク電流）源となる欠陥とは、例えば、結晶欠陥や、この結晶欠陥等に起因する炭化珪素半導体層表面の凹凸である。
【０１０５】
図５Ａ〜図５Ｅは、本実施の形態の半導体装置の製造方法を示す工程断面図である。図５Ｆ、図５Ｇは、本実施の形態の半導体装置の製造方法を示す上面図である。まず、図５Ａに示すように、例えば、４Ｈ−炭化珪素の（０００１）Ｓｉ面のＮを不純物として含むｎ＋型基板６０を準備する。そして、ｎ＋型基板６０上に、エピタキシャル成長により、例えば、ｎ＋型基板６０よりも低い窒素濃度のｎ型エピタキシャル層６２を形成する。
【０１０６】
ｎ型エピタキシャル層６２の成長膜厚は例えば、１０μｍ〜１５μｍ程度である。エピタキシャル成長の際の成長膜厚は、ショットキーダイオードの耐圧設計から定められる設計膜厚を基に設定される。
【０１０７】
その後、ｎ型エピタキシャル層６２上に、例えば、公知のリソグラフィー技術およびＲＩＥ技術を用いて合わせマークを形成する。
【０１０８】
次に、炭化珪素半導体層であるｎ型エピタキシャル層６２のリーク電流源となる欠陥位置を特定する工程を、導電性原子間力顕微鏡を用いて行う。例えば、ｎ型エピタキシャル層６２の表面を導電性原子間力顕微鏡の探針を走査してｎ型エピタキシャル層６２との容量をモニタし、異常個所を素子形成後に漏れ電流（リーク電流）源となる欠陥位置として特定する。欠陥位置は、例えば、合わせマークからの座標によって特定する。これにより、電流マッピングデータを形成する。
【０１０９】
次に、図５Ｂに示すように、後の不純物イオン注入のマスクとなるシリコン酸化膜６４を、例えばＣＶＤ法により、例えば、１．５μｍ程度堆積する。そして、ラインアンドスペース状のフォトレジスト（図示せず）を公知のステッパにより、パターン形成する。このパターンは接合障壁制御型ショットキーダイオード構造におけるｐ型イオン注入領域のパターンとなる。このフォトレジストをマスクに、シリコン酸化膜６４を、例えば、ＲＩＥ法によりエッチングする。
【０１１０】
次に、フォトレジストを剥離する。その後、図５Ｃに示すように、先に得られた電流マッピングデータに基づき、ステッパを用いて、特定された欠陥位置を、例えば、直径１０μｍの丸いパターンで開口するように、フォトレジスト６６をパターニングする。このパターニングは、例えば、１０μｍ角程度の開口部を有するマスクを準備し、このマスクを開口部のサイズと同じピッチで移動させて行き、特定された欠陥個所の部分においてのみ露光することで形成することが可能である。
【０１１１】
その後、このフォトレジスト６６をマスクに、シリコン酸化膜６４を、例えば、ＲＩＥ法によりエッチングする。そして、フォトレジストマスク６６を剥離する。
【０１１２】
なお、ここではｐ型イオン注入領域のパターンと、欠陥位置のパターンとを別のフォトレジストをマスクに形成している。しかし、例えば、同一のフォトレジストを２重露光することで両方のパターンを単一のフォトレジストで形成すれば、リソグラフィー工程を一つにできる。また、ＲＩＥも一度でシリコン酸化膜５４をエッチングができるため、工程の簡略化を図ることが可能になる。
【０１１３】
次に、図５Ｄに示すように、シリコン酸化膜６４をマスクに、例えば、アルミニウムを多段イオン注入する。これにより、接合障壁ショットキーダイオード構造のためのｐ型イオン注入領域６８と、欠陥位置を不活性化するためのｐ型の不純物層７０を形成する
【０１１４】
図５Ｆは、ｐ型イオン注入領域６８とｐ型の不純物層７０のパターンの上面図である。ｐ型イオン注入領域６８とｐ型の不純物層７０は、例えば、１×１０１７／ｃｍ３の濃度となっている。なお、ｐ型の不純物層７０のパターンは、必ずしも、図５Ｆに示すように円形である必要はない。例えば、図５Ｇに示すようなライン状のパターンであっても構わない。
【０１１５】
次に、図５Ｅに示すように、シリコン酸化膜６４を除去し、ｎ型エピタキシャル層６２の表面にショットキー電極材７２を形成し、さらに、その上に、電極パッド７４を形成する。
【０１１６】
例えば、まず、ｎ型エピタキシャル層６２の表面にチタンをスパッタ法にて成膜する。次に、その上に、アルミニウムをスパッタ法で成膜する。
【０１１７】
その後、フォトレジストを塗布し、ブリベイクを施しフォトマスクを用いて露光する。そして、現像後にポストベイクを行う。このようにしてパターン形成したフォトレジストをマスク材に用いて、フォトレジストのない部分のアルミニウム膜を塩素系ドライエッチング装置によりエッチングし、引き続き弗素系ドライエチングでチタンをショットキー電極面にだけ残るようにする。
【０１１８】
その後、フォトレジストを除去する。このようにして本実施の形態の接合障壁制御型ショットキーダイオードが製造される。
【０１１９】
本実施の形態によれば、製造工程中に漏れ電流源となる欠陥位置にｐ型不純物層を形成することで、この箇所が不活性化される。このため、ショットキーダイオードの逆方向漏れ電流が抑制され、高い歩留まりのショットキーダイオードを製造することが可能となる。
【０１２０】
実施例として、上記製造工程により、活性領域が１０ｍｍ×１０ｍｍの大面積接合障壁制御型ショットキーダイオードを製造した。この歩留りは８０％以上となった。これに対し、比較例として、欠陥位置を特定する工程と、その欠陥位置に不純物層を形成する工程を省略して製造した大面積接合障壁制御型ショットキーダイオードの歩留りは０％であった。したがって、本実施の形態により、大幅な歩留り向上が実現できることが明らかになった。
【０１２１】
（第４の実施の形態）
本実施の形態の半導体装置の製造方法は、第３の実施の形態が導電性原子間力顕微鏡で欠陥位置を特定するのと異なり、炭化珪素半導体層上に設けられる金属電極を用いて欠陥位置を特定する。すなわち、欠陥位置を特定する工程の前に、炭化珪素半導体層上に接合障壁制御型ショットキーダイオードの電極パッドより面積の小さい複数の金属電極を形成する工程を備え、欠陥位置を特定する工程において、複数の金属電極と炭化珪素半導体層間との電流を測定する。以下、第３の実施の形態と重複する内容については記述を省略する。
【０１２２】
図６は、本実施の形態の半導体装置の製造方法を示す工程断面図である。例えば、４Ｈ−炭化珪素の（０００１）Ｓｉ面のＮを不純物として含有するｎ＋型基板６０を準備する。そして、ｎ＋型基板５０上に、エピタキシャル成長により、例えば、ｎ＋型基板６０よりも低い窒素濃度のｎ型エピタキシャル層６２を形成する。その後、例えば、ｎ型エピタキシャル層６２の表面にアルミニウムをスパッタ法で成膜する。その後、フォトレジストを塗布し、ブリベイクを施しフォトマスクを用いて露光する。そして、現像後にポストベイクを行う。
【０１２３】
このようにしてパターン形成したフォトレジストをマスク材に用いて、フォトレジストのない部分のアルミニウム膜を塩素系ドライエッチング装置によりエッチングする。このようにして、上に接合障壁制御型ショットキーダイオードの電極パッドより面積の小さい複数の金属電極７６を形成する。
【０１２４】
次に、複数の金属電極７６と炭化珪素半導体層であるｎ型エピタキシャル層６２間との電流を測定する。具体的には、例えば、金属電極７６の一つを一方の電極とし、ｎ＋型基板６０を他方の電極として、電流を測定する。この測定により電流値の異常個所を欠陥位置として特定する。この測定により、電流マッピングデータを形成する。
【０１２５】
その後、金属電極７６をエッチングにより除去する。その後、特定した欠陥位置に不活性化のためのｐ型不純物層を設ける工程については、第３の実施の形態と同様である。
【０１２６】
なお、本実施の形態においては、欠陥位置を同定するための金属電極７６の形成が、後のデバイス特性に与える影響を最小化すること望ましい。すなわち、金属電極７６形成によりｎ型エピタキシャル層６２表面に生じた凹凸や、ダメージを除去することが望ましい。
【０１２７】
したがって、金属電極７６をエッチングにより除去した後に、犠牲酸化を例えば、５０ｎｍ程度行うことが望ましい。または、化学的機械研磨（ＣＭＰ）により表面を研磨することが望ましい。
【０１２８】
本実施の形態によっても、第３の実施の形態と同様の効果を得ることが可能である。
【０１２９】
（第５の実施の形態）
本実施の形態の半導体装置の製造方法は、第３の実施の形態がｐ型不純物層により漏れ電流源となる欠陥位置を不活性化するのに対し、絶縁膜を欠陥位置に選択的に形成することで、欠陥位置を不活性化する点で異なっている。すなわち、炭化珪素半導体基板上に炭化珪素半導体層をエピタキシャル成長する工程と、炭化珪素半導体層の漏れ電流源となる欠陥位置を特定する工程と、欠陥位置に選択的に絶縁膜を形成する工程と、炭化珪素半導体層上および絶縁膜上に電極パッドを形成する工程と、を有する。以下、第３の実施の形態と重複する内容については記述を省略する。
【０１３０】
図７Ａ〜図７Ｄは、本実施の形態の半導体装置の製造方法を示す工程断面図である。まず、図７Ａに示すように、例えば、４Ｈ−炭化珪素の（０００１）Ｓｉ面のＮを不純物として含有するｎ＋型基板６０を準備する。そして、ｎ＋型基板６０上に、エピタキシャル成長により、例えば、ｎ＋型基板６０よりも低い窒素濃度のｎ型エピタキシャル層６２を形成する。
【０１３１】
その後、ｎ型エピタキシャル層６２上に、例えば、公知のリソグラフィー技術およびＲＩＥ技術を用いて合わせマークを形成する。
【０１３２】
次に、炭化珪素半導体層であるｎ型エピタキシャル層６２のリーク電流源となる欠陥位置を特定する工程を、導電性原子間力顕微鏡を用いて行う。
【０１３３】
次に、後の不純物イオン注入のマスクとなるシリコン酸化膜６４を、例えばＣＶＤ法により、例えば、１．５μｍ程度堆積する。そして、ラインアンドスペース状のフォトレジスト（図示せず）を公知のステッパにより、パターン形成する。このパターンは接合障壁制御型ショットキーダイオード構造におけるｐ型イオン注入領域のパターンとなる。このフォトレジストをマスクに、シリコン酸化膜６４を、例えば、ＲＩＥ法によりエッチングする。
【０１３４】
その後、このフォトレジストをマスクに、シリコン酸化膜６４を、例えば、ＲＩＥ法によりエッチングする。そして、フォトレジストマスク６６を剥離する。
【０１３５】
次に、図７Ｂに示すように、シリコン酸化膜６４をマスクに、例えば、アルミニウムを多段イオン注入する。これにより、接合障壁制御型ショットキーダイオード構造のためのｐ型イオン注入領域６８を形成する。
【０１３６】
その後、図７Ｃに示すように、先に得られた電流マッピングデータに基づき、特定された欠陥位置に例えば、シリコン酸化膜の絶縁膜７８を形成する。この絶縁膜７８の形成は、例えば、インクジェット方式により、欠陥位置上をシリコン酸化膜で被覆することで形成される。
【０１３７】
なお、絶縁膜７８の形成は、インクジェット方式に限らず、例えば、ｎ型エピタキシャル層６２上にＣＶＤ法で堆積した、例えばシリコン酸化膜を、特定された欠陥位置だけ残してパターニングすることでも形成可能である。
【０１３８】
例えば、ステッパを用いて、特定された欠陥位置を、例えば、１０μｍ□のパターンで残すように、フォトレジスト６６をパターニングする。このパターニングは、例えば、１０μｍ角程度の開口部を有するマスクを準備し、このマスクを１０μｍ程度のピッチで移動させ、特定された欠陥個所の部分においてのみ露光しないことで形成することが可能である。
【０１３９】
次に、図７Ｄに示すように、ｎ型エピタキシャル層６２上および絶縁膜７８上にショットキー電極材７２を形成し、さらに、その上に、電極パッド７４を形成する。
【０１４０】
その後、ショットキー電極材７２と電極パッド７４をパターニングして本実施の形態の接合障壁制御型ショットキーダイオードが製造される。
【０１４１】
本実施の形態によれば、製造工程中に漏れ電流源となる欠陥位置に絶縁膜選択的に形成することで、この箇所が不活性化される。このため、ショットキーダイオードの逆方向漏れ電流が抑制され、高い歩留まりのショットキーダイオードを製造することが可能となる
【０１４２】
（第６の実施の形態）
本実施の形態の半導体装置の製造方法は、第４の実施の形態が漏れ電流源となる欠陥位置を同定するために製造工程途中で用いた、複数の金属電極を除去することなく、最終的なデバイス構造として利用する点で異なっている。また、欠陥位置を不活性化するために用いる絶縁膜を炭化珪素半導体層表面ではなく金属電極上に形成する。すなわち、絶縁膜を形成する工程において、欠陥位置を特定する工程で特定された欠陥位置の金属電極上に絶縁膜を選択的に形成する。以下、第４、第５の実施の形態と重複する内容については記述を省略する。
【０１４３】
図８Ａ〜図８Ｃは、本実施の形態の半導体装置の製造方法を示す図である。それぞれの図において、上図は断面図、下図は上面図である。なお、上図は下図のＡ−Ａ断面図である。ここでは、１０ｍｍ×１０ｍｍ程度の大面積接合障壁型ショットキーダイオード８０を形成する場合を例に説明する。
【０１４４】
まず、図８Ａに示すように、例えば、４Ｈ−炭化珪素の（０００１）Ｓｉ面のＮを不純物として含有するｎ＋型基板６０を準備する。そして、ｎ＋型基板６０上に、エピタキシャル成長により、例えば、ｎ＋型基板６０よりも低い窒素濃度のｎ型エピタキシャル層６２を形成する。
【０１４５】
この、ｎ型エピタキシャル層６２上に公知の方法で、大面積接合障壁型ショットキーダイオード８０の形成される領域に、例えば、３００μｍ〜１ｍｍ□程度の小さな接合障壁型ショットキーダイオード８２を形成する。図示はしないが、この接合障壁型ショットキーダイオード８２には、個々にＲＥＳＵＲＦやガードリング等の接合終端構造が作りこまれる。
【０１４６】
また、図示しないが、大面積接合障壁型ショットキーダイオード８０の周辺部には、チャネルストップ層としてｎ型のＰ（リン）のイオン注入層が形成される。このチャネルストップ層により、大面積接合障壁型ショットキーダイオード８０の耐圧劣化を防止している。
【０１４７】
次に、それぞれの金属電極８４と炭化珪素半導体層であるｎ型エピタキシャル層６２間との逆方向電流を測定する。具体的には、例えば、金属電極８４の一つを一方の電極とし、ｎ＋型基板６０を他方の電極として、逆方向電流を測定する。この測定により、接合障壁型ショットキーダイオード８２を良品素子８２ａと不良品素子８２ｂに選別する。この不良品素子８２ｂが、漏れ電流源となる欠陥位置である。
【０１４８】
その後、図８Ｂに示すように、先に得られた良品素子８２ａと不良品素子８２ｂの情報に基づき、特定された欠陥位置である不良品素子８２ｂの金属電極８４上に、例えば、シリコン酸化膜の絶縁膜７８を形成する。この絶縁膜７８の形成は、例えば、インクジェット方式により、欠陥位置上をシリコン酸化膜で被覆することで形成される。
【０１４９】
なお、絶縁膜７８の形成は、インクジェット方式に限らず、例えば、金属電極８４上にＣＶＤ法で堆積した例えばシリコン酸化膜を、特定された欠陥位置だけ残してパターニングすることでも形成可能である。
【０１５０】
例えば、ステッパを用いて、特定された欠陥位置を、接合障壁型ショットキーダイオード８２と同サイズのパターンで残すように、フォトレジスト６６をパターニングする。このパターニングは、例えば、接合障壁型ショットキーダイオード８２と同サイズの開口部を有するマスクを準備し、このマスクを接合障壁型ショットキーダイオード８２と同サイズのピッチでステップアンドリピートし、特定された欠陥個所すなわち不良品素子８２ｂの部分においてのみ露光しないことで形成することが可能である。
【０１５１】
次に、図８Ｃに示すように逆スパッタで表面を清浄化した後、例えばアルミニウムの電極パッド７４をスパッタとその後のパターニングで形成する。このようにして、本実施の形態の大面積接合障壁制御型ショットキーダイオード８０が製造される。
【０１５２】
本実施の形態によれば、製造工程中に漏れ電流源となる欠陥位置に絶縁膜選択的に形成することで、この箇所が不活性化される。このため、ショットキーダイオードの逆方向漏れ電流が抑制され、高い歩留まりのショットキーダイオードを製造することが可能となる。
【０１５３】
また、本実施の形態では、最終製品とほぼ同様のデバイス特性が評価可能な接合障壁型ショットキーダイオードを形成して、欠陥位置を同定する。すなわち、良品素子である接合障壁型ショットキーダイオードをだけを集めてワンチップモジュール化する構成となっている。したがって、極めて高い確度で製品時に漏れ電流源となる欠陥位置を排除することが可能となる。よって、高い製品歩留りを実現することが可能となる。
【０１５４】
また、通常の大面積接合障壁型ショットキーダイオードの製造方法と比較しても、増加する製造工程が少ないため、製造コストの上昇も最小限に抑制することが可能となる。
【０１５５】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
【０１５６】
例えば、ショットキー電極材としてチタンを例に説明したが、別の金属材料であるニッケル、タングステンやモリブデンなどを適用することも可能である。
【０１５７】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置、半導体装置の製造方法は、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【０１５８】
１０ ｎ＋型基板
１２ ｎ型エピタキシャル層
２０ 熱酸化膜
２２ 熱酸化膜
３０ ｎ＋型基板
３２ ｎ型エピタキシャル層
５０ 熱酸化膜
５２ 熱酸化膜
６０ ｎ＋型基板
６２ ｎ型エピタキシャル層
７０ ｐ型の不純物層
７４ 電極パッド
７６ 金属電極
７８ 絶縁膜
８０ 大面積接合障壁型ショットキーダイオード
８２ 接合障壁型ショットキーダイオード
８４ 金属電極
８２ａ 良品素子
８２ｂ 不良品素子
【技術分野】
【０００１】
本発明は、炭化珪素半導体基板を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
パワー半導体装置では、電流容量を大きくするためにチップ面積を大きくすることが常套手段して行われる。しかしながら、炭化珪素半導体装置においては、未だ基板中の結晶欠陥密度が十分低くできないため、チップ面積を大きくしようとすると途端に歩留りの著しい低下が起こってしまう。このため、大容量素子を高歩留りで製造することが困難であった。
【０００３】
結晶欠陥と半導体素子の電気特性との関連は古くから調べられてきた。しかし、特に炭化珪素（ＳｉＣ）半導体基板のような化合物半導体では、点欠陥、複合欠陥、転位、拡張転位、積層欠陥など欠陥の種類も多い。また、電気特性と一言で言っても不良モードがいくつも存在し、１：１のはっきりした関係が得られにくいのが現状である。
【０００４】
非特許文献１には、炭化珪素半導体上に厚い酸化膜を形成する際に発生するピットが、ＭＯＳＦＥＴの絶縁膜の信頼性を低下させることが報告されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｙ．Ｎａｋａｎｏ，Ｔ．Ｎａｋａｍｕｒａ，Ａ．Ｋａｍｉｓａｗａ ａｎｄ Ｈ．Ｔａｋａｓｕ，“Ｉｎｖｅｓｔｉｇａｔｉｏｎ ｏｆ Ｐｉｔｓ Ｆｏｒｍｅｄ ａｔ Ｏｘｉｄａｔｉｏｎ ｏｎ ４Ｈ−ＳｉＣ”，Ｍａｔｅｒｉａｌ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍｓ Ｖｏｌｓ．６００−６０３（２００９）ｐｐ３７７−３８０
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、欠陥を内在する炭化珪素半導体を用いても、大面積半導体装置の高歩留りを安定して実現可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置の製造方法は、炭化珪素半導体基板上に炭化珪素半導体層をエピタキシャル成長する工程と、前記炭化珪素半導体層表面を研磨する工程と、前記研磨する工程の後に、前記炭化珪素半導体層に不純物をイオン注入する工程と、前記不純物を活性化するための熱処理をする工程と、前記熱処理をする工程の後に、前記炭化珪素半導体層表面に第１の熱酸化膜を形成する工程と、前記第１の熱酸化膜を化学的に除去する工程と、前記炭化珪素半導体層上に電極層を形成する工程と、を有することを特徴とする。
【０００８】
上記態様の半導体装置の製造方法において、前記研磨する工程は化学機械研磨（ＣＭＰ）により行われることが望ましい。
【０００９】
上記態様の半導体装置の製造方法において、前記研磨する工程における前記炭化珪素半導体層の研磨量が４μｍ以上であることが望ましい。
【００１０】
上記態様の半導体装置の製造方法において、前記研磨する工程と前記イオン注入する工程との間に、前記炭化珪素半導体層表面に第２の熱酸化膜を形成する工程を有することが望ましい。
【００１１】
上記態様の半導体装置の製造方法において、前記第１または第２の熱酸化膜を形成する工程が、水蒸気を含む雰囲気で行われることが望ましい。
【００１２】
上記態様の半導体装置の製造方法において、前記研磨する工程の後、前記不純物をイオン注入する工程の前に前記炭化珪素半導体層表面の形状検査を行う工程を有することが望ましい。
【００１３】
上記態様の半導体装置の製造方法において、前記炭化珪素半導体層をエピタキシャル成長する工程の際の成長膜厚を、半導体装置の設計膜厚に対し前記研磨する工程での研磨量を加えた膜厚とすることが望ましい。
【００１４】
本発明の一態様の半導体装置の製造方法は、炭化珪素半導体基板上に第１導電型の炭化珪素半導体層をエピタキシャル成長する工程と、前記炭化珪素半導体層の漏れ電流源となる欠陥位置を特定する工程と、前記欠陥位置に不純物をイオン注入し、第２導電型の不純物層を形成する工程と、前記炭化珪素半導体層上に電極パッドを形成する工程と、を有することを特徴とする。
【００１５】
上記態様の半導体装置の製造方法において、前記欠陥位置を特定する工程において、導電性原子間力顕微鏡を用いて欠陥位置を特定することが望ましい。
【００１６】
上記態様の半導体装置の製造方法において、前記欠陥位置を特定する工程の前に、前記炭化珪素半導体層上に前記電極パッドより面積の小さい複数の金属電極を形成する工程と、前記欠陥位置を特定する工程の後、前記不純物層を形成する工程の前に、前記金属電極を除去する工程を備え、前記欠陥位置を特定する工程において、前記複数の金属電極と前記炭化珪素半導体層間の電流を測定することが望ましい。
【００１７】
本発明の一態様の半導体装置の製造方法は、炭化珪素半導体基板上に炭化珪素半導体層をエピタキシャル成長する工程と、前記炭化珪素半導体層の漏れ電流源となる欠陥位置を特定する工程と、前記欠陥位置に選択的に絶縁膜を形成する工程と、前記炭化珪素半導体層上および前記絶縁膜上に電極パッドを形成する工程と、を有することを特徴とする。
【００１８】
上記態様の半導体装置の製造方法において、前記欠陥位置を特定する工程の前に、前記炭化珪素半導体層上に前記電極パッドより面積の小さい複数の金属電極を形成する工程を備え、前記欠陥位置を特定する工程において、前記複数の金属電極と前記炭化珪素半導体層間との電流を測定することが望ましい。
【００１９】
上記態様の半導体装置の製造方法において、前記絶縁膜を形成する工程において、前記欠陥位置を特定する工程で特定された欠陥位置の金属電極上に選択的に前記絶縁膜を形成することが望ましい。
【発明の効果】
【００２０】
本発明によれば、欠陥を内在する炭化珪素半導体を用いても、大面積半導体装置の高歩留りを安定して実現可能な半導体装置の製造方法を提供することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】第１の実施の形態の半導体装置の断面図である。
【図２Ａ】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図２Ｂ】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図２Ｃ】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図２Ｄ】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図２Ｅ】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図２Ｆ】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図３】第２の実施の形態の半導体装置の断面図である。
【図４Ａ】第２の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図４Ｂ】第２の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図４Ｃ】第２の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図４Ｄ】第２の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図４Ｅ】第２の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図４Ｆ】第２の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図４Ｇ】第２の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図５Ａ】第３の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図５Ｂ】第３の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図５Ｃ】第３の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図５Ｄ】第３の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図５Ｅ】第３の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図５Ｆ】第３の実施の形態の半導体装置の製造方法を示す上面図である。
【図５Ｇ】第３の実施の形態の半導体装置の製造方法を示す上面図である。
【図６】第４の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図７Ａ】第５の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図７Ｂ】第５の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図７Ｃ】第５の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図７Ｄ】第５の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図８Ａ】第６の実施の形態の半導体装置の製造方法を示す図である。
【図８Ｂ】第６の実施の形態の半導体装置の製造方法を示す図である。
【図８Ｃ】第６の実施の形態の半導体装置の製造方法を示す図である。
【発明を実施するための形態】
【００２２】
本願発明者らは、炭化珪素エピタキシャル基板に形成されたダイオードについて、電極パッド下のエピタキシャル層表面に窪みが存在すると逆方向漏れ電流が大きくなることを見出した。そして、逆方向漏れ電流を増大させる窪みの多くは、表面からの深さが数μｍ以内であることが分かった。
【００２３】
また、本願発明者らは、炭化珪素基板について、不純物イオン注入後の活性化熱処理後の冷却工程において、種々の欠陥が発生していることを見つけた。欠陥の発生は、特に４インチ程度の大口径のウェハにおいて顕著である。これは小口径ウェハ使用時と同様の冷却速度となるような冷却工程をおこなっても、ウェハ口径が大きいためにウェハ中心とウェハ周辺での温度差が大口径ウェハ使用時には大きくなる。そして、その大きな温度差によって生ずる熱応力が臨界せん断応力を超えているからのようである。
【００２４】
さらに詳細な観察を行うとエピタキシャルウェハ表面に転位ループが多数発生していたり、ショックレー型拡張転位が生成されてＳｉＣ／酸化膜界面に達したりしている様子が観察された。これらの転位ループやショックレー型拡張転位は、既にエピタキシャル層表面に存在した窪みが核となって発生していると考えられる。そして、上述のピットのみならず、これらの転位ループやショックレー型拡張転位等の欠陥がＭＯＳＦＥＴの酸化膜の信頼性に影響を与えることが判明している。
【００２５】
以下、図面を用いて説明する本発明の実施の形態は、上に記載した本願発明者らに見出された知見に基づくものである。
【００２６】
（第１の実施の形態）
本実施の形態の半導体装置の製造方法は、炭化珪素半導体基板上に炭化珪素半導体層をエピタキシャル成長する工程と、炭化珪素半導体層表面を研磨する工程と、研磨する工程の後に、炭化珪素半導体層に不純物をイオン注入する工程と、不純物を活性化するための熱処理をする工程と、熱処理をする工程の後に、炭化珪素半導体層表面に第１の熱酸化膜を形成する工程と、第１の熱酸化膜を化学的に除去する工程と、炭化珪素半導体層上に電極層を形成する工程と、を有する。
【００２７】
以下、半導体装置として接合障壁制御型ショットキーダイオード（以下、単にショットキーダイオードとも記載）を例に説明する。本実施の形態によれば、エピタキシャル層表面の窪みを除去することで、ショットキーダイオードの逆方向漏れ電流が抑制され、高い歩留まりのショットキーダイオードを製造することが可能となる。
【００２８】
図１は、本実施の形態の製造方法で製造される半導体装置の断面図である。４Ｈ−炭化珪素（０００１）Ｓｉ面の窒素を不純物として含むｎ＋型基板１０上に、ｎ＋型基板１０よりも低い窒素濃度のｎ型エピタキシャル層１２が形成されている。ｎ型エピタキシャル層１２表面には、複数のｐ型イオン注入領域１４が形成されている。ｐ型イオン注入領域１４は、逆バイアス印加時にショットキー接合面を空乏化させ、逆方向漏れ電流を抑制する。
【００２９】
また、ｎ型エピタキシャル層１２上には、例えばチタンのショットキー電極材１６が形成されている。そして、ショットキー電極材１６上には、例えば、アルミニウムのパッド電極１８が形成されている。
【００３０】
図２Ａ〜図２Ｄは図１の半導体装置の製造方法を示す工程断面図である。まず、図２Ａに示すように、例えば、４Ｈ−炭化珪素の（０００１）Ｓｉ面のｎ＋型基板１０を準備する。そして、ｎ＋型基板１０上に、エピタキシャル成長により、例えば、ｎ＋型基板１０よりも低い窒素濃度のｎ型エピタキシャル層１２を形成する。
【００３１】
ｎ型エピタキシャル層１２の成長膜厚は例えば、１０μｍ〜１５μｍ程度である。エピタキシャル成長の際の成長膜厚は、ショットキーダイオードの耐圧設計から定められる設計膜厚に対し、後の研磨工程での研磨量を加えた膜厚とすることが望ましい。
【００３２】
次に、ｎ型エピタキシャル層１２表面を、例えば化学機械研磨（ＣＭＰ）により研磨する。この研磨は、ｎ型エピタキシャル層１２表面に形成される窪みを除去するために行われる。
【００３３】
研磨後に生じる加工歪層が少ないこと、研磨後の平坦度が高いことから研磨方法として化学機械研磨を用いることが好ましい。もっとも、化学機械研磨にかえて、例えば機械研磨等の別の方法を採用することも可能である。研磨量が多い場合は、機械研磨等の表面除去速度が速い方法と、化学機械研磨を組み合わせることも有効である。
【００３４】
この研磨工程は、熱処理等の工程により、例えば、歪みを核とする新たな欠陥が生じることを避けるため、エピタキシャル成長直後に行うことが望ましい。
【００３５】
ここで、研磨する工程における研磨量は、歪を除去する観点から２μｍ以上であることが望ましい。そして、４μｍ以上であることがより望ましく、４．５μｍ以上であればさらに望ましい。
【００３６】
研磨量の上限は、歪を除去する観点から特に定められるものではない。しかし、生産性の観点からは、研磨量は１０μｍ以下であることが望ましい。
【００３７】
研磨する工程の後、炭化珪素半導体層表面の形状検査を行う工程を有することが望ましい。この形状検査は、公知の欠陥カウンター等を用いて行うことが可能である。形状検査によりウェハの窪み数をカウントする。検査工程を設けることで、追加の研磨の要否の判断や、不良ウェハ抜き取りの判断を行うことが可能である。
【００３８】
次に、図２Ｂに示すように、窪みを除去したｎ型エピタキシャル層１２の表面に熱酸化膜２０を形成する。熱酸化膜２０は、例えば、水蒸気を含む雰囲気下で、１０５０℃、２時間の熱処理条件で行う。この熱酸化膜２０はいわゆる犠牲酸化膜である。
【００３９】
この熱酸化膜２０の形成により、研磨後の加工歪層を除去する。もっとも、熱酸化膜２０の形成後、ウェハ表面のうねりが、形成前に比べて大きくなり半導体素子特性への影響が懸念される。
【００４０】
熱処理条件を水蒸気雰囲気下での処理とすることが、熱酸化膜２０形成後のうねりを軽減する上で有効である。したがって、水蒸気雰囲気下での熱酸化膜２０の形成を行うことが望ましい。
【００４１】
先の研磨工程において、表面の窪みが除去されているため、この熱酸化膜形成時の窪みを核とする欠陥の発生が抑制される。
【００４２】
次に、図２Ｃに示すように形成した熱酸化膜２０を、化学的に除去する。例えば、弗化アンモニウム水溶液で溶解除去する。
【００４３】
次に、図２Ｄに示すように、ｎ型エピタキシャル層１２の表面に、ｐ型イオン注入領域１４を形成する。このｐ型イオン注入領域１４は、例えば、アルミニウムを不純物として含有する。ｐ型イオン注入領域１４は、例えば、アルミニウムの多段イオン注入により形成する。
【００４４】
次に、ｎ型エピタキシャル層１２の表面をグラファイトキャプ（図示せず）で被覆した後、イオン注入により導入された不純物を活性化するための熱処理を行う。この熱処理は、例えば、アルゴン雰囲気下で、１６５０℃、１０分の熱処理条件で行う。その後、グラファイトキャップを酸素気流中で除去する。
【００４５】
先の研磨工程において、表面の窪みが除去されているため、この熱処理時に窪みを核とする欠陥の発生が抑制される。
【００４６】
次に、図２Ｅに示すように、ｎ型エピタキシャル層１２の表面に熱酸化膜２２を形成する。熱酸化膜２２は、例えば、水蒸気を含む雰囲気下で、１１５０℃の熱処理条件で約４０ｎｍ形成する。この熱酸化膜２２もいわゆる犠牲酸化膜である。
【００４７】
この熱酸化膜２２の形成は、イオン注入によるダメージ層を除去する。もっとも、上述のように、熱酸化膜２２の形成後、ウェハ表面のうねりが、形成前に比べて大きくなり半導体素子特性への影響が懸念される。
【００４８】
熱処理条件を水蒸気雰囲気下での処理とすることが、熱酸化膜２２形成後のうねりを軽減する上でも有効である。したがって、水蒸気雰囲気下での熱酸化膜２２の形成を行うことが望ましい。
【００４９】
先の研磨工程において、表面の窪みが除去されているため、この熱酸化膜形成時に窪みを核とする欠陥の発生が抑制される。
【００５０】
次に、図２Ｆに示すように形成した熱酸化膜２０を、化学的に除去する。例えば、弗化アンモニウム水溶液で溶解除去する。
【００５１】
その後、ｎ型エピタキシャル層１２の表面にショットキー電極材１６を形成し、さらに、その上に、電極パッド１８を形成する。
【００５２】
例えば、まず、ｎ型エピタキシャル層１２の表面にチタンをスパッタ法にて成膜する。次に、その上に、アルミニウムをスパッタ法で成膜する。
【００５３】
その後、フォトレジストを塗布し、ブリベイクを施しフォトマスクを用いて露光する。そして、現像後にポストベイクを行う。このようにしてパターン形成したフォトレジストをマスク材に用いて、フォトレジストのない部分のアルミニウム膜を塩素系ドライエッチング装置によりエッチングし、引き続き弗素系ドライエチングでチタンをショットキー電極面にだけ残るようにする。
【００５４】
その後、フォトレジストを除去する。このようにして、図１に示す接合障壁制御型ショットキーダイオードが製造される。
【００５５】
本実施の形態によれば、エピタキシャル層表面の窪みを除去することで、ショットキーダイオードの逆方向漏れ電流が抑制され、高い歩留まりのショットキーダイオードを製造することが可能となる。
【００５６】
以下に、本発明の実施例を説明する。まず、４Ｈ−炭化珪素の（０００１）Ｓｉ面の３インチウェハのｎ＋型基板を準備した。そして、このｎ＋型基板上に、エピタキシャル成長により、ｎ＋型基板よりも低い窒素濃度のｎ型エピタキシャル層を成長させた。その後、ｎ型エピタキシャル層表面を、研磨量を変えて化学機械研磨（ＣＭＰ）により研磨した。
【００５７】
それぞれの研磨量について、カンデラインスツルメンツ製の光学式自動ウェハ検査装置を欠陥カウンターとして用いて欠陥数を測定した。上述のように、研磨量（表面除去厚み）を変化させるために化学機械研磨を時間管理の下で一旦停止して、その都度検出された欠陥数を調べた。ここでは検出された欠陥が何に起因するものかは特に区別を行なわなかったため、結晶欠陥に起因する種々の表面モフォロジーやピットなども含まれている。結果を表１に示す。
【００５８】
（表１）
表面除去厚み（mm） 検出された欠陥数（個）
０．０ ７３
１．０ ５１
２．０ ３６
３．０ ２６
３．５ ２３
４．０ ２０
４．５ １８
【００５９】
研磨を行わない場合に７３個あった欠陥が、２μｍ削ることで約半分になった。また、４μｍ削ることで、減少率が飽和しはじめ、特に良好なデバイス特性を実現する上での経験的な判断基準である２０個以下の水準を満たすことが分かった。
【００６０】
次に、上記結果に基づき、第１の実施の形態で説明した製造方法に従い、接合障壁制御型ショットキーダイオードを製造した。なお、化学機械研磨の研磨量は４．５μｍ、犠牲酸化はドライ酸化で行っている。比較のため、化学機械研磨を行わない比較例も準備した。
【００６１】
そして、実施例、比較例それぞれの逆方向漏れ電流を評価し、歩留まりを求めた。歩留まりを決定するための基準として、逆方向漏れ電流が５０Ａ／ｃｍ２を越えた時の電圧が１９００Ｖ以上のものを１７００Ｖ耐圧品の合格と判断してその良品率を歩留まりと定義した。ウェハによるばらつきがあるものの、逆方向の電流-電圧特性を測定した結果、比較例では８−２２％の歩留まりであったものが、実施例では８６−８９％と大きく改善された。
【００６２】
（第２の実施の形態）
本実施の形態の半導体装置の製造方法は、縦型パワーＭＯＳＦＥＴの製造方法である。図３は、本実施の形態の製造方法で製造される半導体装置の断面図である。
【００６３】
４Ｈ−炭化珪素の（０００１）Ｓｉ面のｎ＋型基板３０の主表面上には、ｎ＋型基板３０よりも低い窒素濃度のｎ型エピタキシャル層３２が形成されている。
【００６４】
ｎ型エピタキシャル層３２の表層部には、例えば、不純物濃度が１×１０１７／ｃｍ３のｐ型ベース領域３４が形成されている。また、ｐ型ベース領域３４の表層部に、ｐ型ベース領域３４よりも浅いｎ＋型ソース領域３６を有する。そして、ｐ型ベース領域３４に挟まれたｎ型エピタキシャル層３２の表層部には、ｎ−型表面チャネル層３８が形成されている。また、ｐ型ベース領域３４の表層部には、ｐ型コンタクト領域３５が形成されている。
【００６５】
ｎ型エピタキシャル層３２のｎ−型表面チャネル層３８を含む表面には、例えば熱酸化膜で形成されるゲート酸化膜４０が形成されている。ゲート酸化膜４０上にゲート電極４２が形成されている。そして、ゲート電極４２は、たとえば、ＳｉＯ２の層間絶縁膜４４で覆われる。
【００６６】
層間絶縁膜４４上にｎ＋型ソース領域３６とｐ型ベース領域３４（ｐ型コンタクト領域３５）とが電気的に接続されるソース電極４６を備えている。また、ｎ＋型基板３０の裏面には、ドレイン電極４８を備えている。
【００６７】
図４Ａ〜図４Ｇは図３の半導体装置の製造方法を示す工程断面図である。まず、図４Ａに示すように、例えば、４Ｈ−炭化珪素の（０００１）Ｓｉ面のｎ＋型基板３０を準備する。そして、ｎ＋型基板３０上に、エピタキシャル成長により、例えば、ｎ＋型基板３０よりも低い窒素濃度のｎ型エピタキシャル層３２を形成する。
【００６８】
ｎ型エピタキシャル層３２の成長膜厚は例えば、１０μｍ〜１５μｍ程度である。エピタキシャル成長の際の成長膜厚は、縦型パワーＭＯＳＦＥＴの特性から定められる設計膜厚に対し、後の研磨工程での研磨量を加えた膜厚とすることが望ましい。
【００６９】
次に、ｎ型エピタキシャル層３２表面を、例えば化学機械研磨（ＣＭＰ）により研磨する。この研磨は、ｎ型エピタキシャル層３２表面に形成される窪みを除去するために行われる。
【００７０】
研磨後に生じる加工歪層が少ないこと、研磨後の平坦度が高いことから研磨方法として化学機械研磨を用いることが好ましい。もっとも、化学機械研磨にかえて、例えば機械研磨等の別の方法を採用することも可能である。研磨量が多い場合は、機械研磨等の表面除去速度が速い方法と、化学機械研磨を組み合わせることも有効である。
【００７１】
この研磨工程は、熱処理等の工程により新たな欠陥が生じることを避けるため、エピタキシャル成長直後に行うことが望ましい。
【００７２】
ここで、研磨する工程における研磨量は、歪を除去する観点から３μｍ以上であることが望ましい。そして、４μｍ以上であることがより望ましく、４．５μｍ以上であればさらに望ましい。
【００７３】
研磨量の上限は、歪を除去する観点から特に定められるものではない。しかし、生産性の観点からは１０μｍ以下であることが望ましい。
【００７４】
研磨する工程の後、炭化珪素半導体層表面の形状検査を行う工程を有することが望ましい。この形状検査は、公知の欠陥カウンター等を用いて行うことが可能である。形状検査によりウェハの窪み数をカウントする。検査工程を設けることで、追加の研磨の要否の判断や、不良ウェハ抜き取りの判断を行うことが可能である。
【００７５】
次に、図４Ｂに示すように、窪みを除去したｎ型エピタキシャル層３２の表面に熱酸化膜５０を形成する。熱酸化膜５０は、例えば、水蒸気を含む雰囲気下で、１０５０℃、２時間の熱処理条件で行う。この熱酸化膜５０はいわゆる犠牲酸化膜である。
【００７６】
この熱酸化膜５０の形成は、研磨後の加工歪層を除去する。もっとも、熱酸化膜５０の形成後、ウェハ表面のうねりが、形成前に比べて大きくなり半導体素子特性、特にＭＯＳＦＥＴのゲート絶縁膜４０の信頼性への影響が懸念される。
【００７７】
熱処理条件を水蒸気雰囲気下での処理とすることが、熱酸化膜５０形成後のうねりを軽減する上で有効である。したがって、水蒸気雰囲気下での熱酸化膜５０の形成を行うことが望ましい。
【００７８】
先の研磨工程において、表面の窪みが除去されているため、この熱酸化膜形成時に窪みを核とする欠陥の発生が抑制される。
【００７９】
次に、図４Ｃに示すように形成した熱酸化膜５０を、化学的に除去する。例えば、弗化アンモニウム水溶液で溶解除去する。
【００８０】
次に、ｎ型エピタキシャル層３２の表面に、ｐ型ベース領域３４を形成する。より詳細には、ｎ型エピタキシャル層３２上にフォトレジストを塗布する。そして、プリベイクを行った後、アライメントマークを形成するためにガラスマスクを用いて露光し、現像する。そして、ポストベイクを行った後、反応性イオンエッチングを行い、アライメントマークをパターニングする。
【００８１】
その後、フォトレジストを除去してから、ＣＶＤ法でＳｉＯ２膜を堆積させた後に再度フォトレジストを塗布する。プリベイクを行った後に、このＳｉＯ２膜をパターニングするためにガラスマスクを用いて露光し、現像する。そして、ポストベイクを行った後、反応性イオンエッチングを行い、後にｐ型ベース領域３４となる領域を露出させる。
【００８２】
この状態でｐ型不純物である、例えばアルミニウム（Ａｌ）を、ＳｉＯ２膜をマスク材としてイオン注入する。この時の条件は、基板温度を５００℃とし、ドーズ量を３×１０１４／ｃｍ２とする。このようにして、ｐ型ベース領域３４が形成される。その後、マスク材として用いたＳｉＯ２膜は除去する。
【００８３】
次に、ｎ＋型ソース領域３６を形成する。より詳細には、ＣＶＤ法でＳｉＯ２膜を堆積させた後に再度フォトレジストを塗布する。プリベイクを行った後に、このＳｉＯ２膜をパターニングするためにガラスマスクを用いて露光し、現像する。そして、ポストベイクを行った後、反応性イオンエッチングを行い、後にｎ＋型ソース領域３６となる領域を露出させる。
【００８４】
この状態でｎ型不純物である、例えばリン（Ｐ）を、ＳｉＯ２膜をマスク材としてイオン注入する。この時の条件は、基板温度を５００℃とし、ドーズ量を１×１０１５／ｃｍ２とする。このようにして、ｎ＋型ソース領域３６が形成される。その後、マスク材として用いたＳｉＯ２膜は除去する。
【００８５】
次に、ｎ−型表面チャネル層３８を形成する。より詳細には、ＣＶＤ法でＳｉＯ２膜を堆積させた後に再度フォトレジストを塗布する。プリベイクを行った後に、このＳｉＯ２膜をパターニングするためにガラスマスクを用いて露光し、現像する。そして、ポストベイクを行った後、反応性イオンエッチングを行い、後にｎ−型表面チャネル層３８となる領域を露出させる。
【００８６】
この状態でｎ型不純物である、例えば窒素（Ｎ）を、ＳｉＯ２膜をマスク材としてイオン注入する。この時の条件は、例えば、基板温度を５００℃とし、ドーズ量を４×１０１４／ｃｍ２とする。このようにして、ｎ−型表面チャネル層３８が形成される。その後、マスク材として用いたＳｉＯ２膜は除去する。
【００８７】
次に、ｐ型ベース領域３４の表層部にｐ型コンタクト領域３５を形成する。より詳細には、ＣＶＤ法でＳｉＯ２膜を堆積させた後に再度フォトレジストを塗布する。プリベイクを行った後に、このＳｉＯ２膜をパターニングするためにガラスマスクを用いて露光し、現像する。そして、ポストベイクを行った後、反応性イオンエッチングを行い、後にｐ型ベース領域３４内でソース電極３６と接触することになる領域のみを露出させる。
【００８８】
この状態でｐ型不純物である、例えばアルミニウムを、ＳｉＯ２膜をマスク材としてイオン注入する。この時の条件は、基板温度を５００℃とし、ドーズ量を１×１０１５／ｃｍ２とする。このようにして、ｐ型コンタクト領域３５が形成される。その後、マスク材として用いたＳｉＯ２膜は除去する。
【００８９】
次に、ｎ型エピタキシャル層３２にイオン注入された不純物を活性化させる。まず、ｎ型エピタキシャル層２２の表面をグラファイトキャプ（図示せず）で被覆する。グラファイトキャプは、表面にフォトレジストを塗布した後にプリベイクによって溶剤を除去して硬化させてから、８００℃で６０分保持してグラファイト化することによって形成する。
【００９０】
その後、イオン注入により導入された不純物を活性化するための熱処理を行う。この熱処理は、例えば、アルゴン雰囲気下で、１６５０℃、１０分の熱処理条件で行う。その後、グラファイトキャップを酸素気流中で除去した後、酸素アッシングを行って残渣が残らないようにする。
【００９１】
先の研磨工程において、表面の窪みが除去されているため、この熱処理時に窪みを核とする欠陥の発生が抑制される。
【００９２】
次に、図４Ｄに示すように、ｎ型エピタキシャル層３２の表面に熱酸化膜５２を形成する。熱酸化膜５２は、例えば、水蒸気を含む雰囲気下で、１１５０℃の熱処理条件で約４０ｎｍ形成する。この熱酸化膜５２もいわゆる犠牲酸化膜である。
【００９３】
この熱酸化膜５２の形成は、イオン注入によるダメージ層を除去する。もっとも、上述のように、熱酸化膜５２の形成後、ウェハ表面のうねりが、形成前に比べて大きくなり半導体素子特性への影響が懸念される。
【００９４】
熱処理条件を水蒸気雰囲気下での処理とすることが、熱酸化膜５２形成後のうねりを軽減する上でも有効である。したがって、水蒸気雰囲気下での熱酸化膜５２の形成を行うことが望ましい。
【００９５】
先の研磨工程において、表面の窪みが除去されているため、この熱酸化膜形成時に窪みを核とする欠陥の発生が抑制される。
【００９６】
次に、図４Ｅに示すように形成した熱酸化膜５０を、化学的に除去する。例えば、弗化アンモニウム水溶液で溶解除去する。
【００９７】
次に、図４Ｆに示すように、ｎ型エピタキシャル層３２の表面にゲート絶縁膜４０を形成する。ゲート絶縁膜４０は、例えば、ドライ雰囲気下で、１１００℃の熱処理条件で形成する。温度を下げる際に、例えば、水素と酸素によるパイロジェニック法によってウェット雰囲気にすることで、効果的に酸化膜の界面準位密度が減少し、チャネル移動度を高くすることができる。
【００９８】
次に、ゲート絶縁膜４０の上に、減圧ＣＶＤ法によって、ポリシリコンを基板温度６００℃で堆積する。ポリシリコンをパターニングすることで、ゲート電極４２を形成する。
【００９９】
その後、図４Ｇに示すように、ゲート絶縁膜４０の不要部分を除去した後、ゲート絶縁膜４０上に、低温堆積酸化膜、例えばＳｉＯ２よりなる層間絶縁膜４４を堆積する。その後、１０００℃のアニールを行う。
【０１００】
その後、室温でのスパッタによりソース電極４６とドレイン電極を形成した後、１０００℃でシンターする。このようにして、図３に示す縦型パワーＭＯＳＦＥＴが製造される。
【０１０１】
本実施の形態によれば、エピタキシャル層表面の窪みを除去することで、後の熱処理中に発生する表面近傍の転位ループや拡張転位などの核となる欠陥を低減させる。したがって、特にゲート絶縁膜の信頼性に優れた縦型パワーＭＯＳＦＥＴを製造することが可能となる。
【０１０２】
（第３の実施の形態）
本実施の形態の半導体装置の製造方法は、炭化珪素半導体基板上に第１導電型の炭化珪素半導体層をエピタキシャル成長する工程と、炭化珪素半導体層の漏れ電流源となる欠陥位置を特定する工程と、欠陥位置に不純物をイオン注入し、第２導電型の不純物層を形成する工程と、炭化珪素半導体層上に電極パッドを形成する工程と、を有する。
【０１０３】
以下、半導体装置として接合障壁制御型ショットキーダイオード（以下、単にショットキーダイオードとも記載）を例に説明する。本実施の形態によれば、製造工程中に、素子形成後に漏れ電流（リーク電流）源となる欠陥位置を特定する。そして、製造工程中にこの箇所を不活性化する。すなわち素子領域として機能しないようにする。これにより、ショットキーダイオードの逆方向漏れ電流が抑制され、高い歩留まりのショットキーダイオードを製造することが可能となる。
【０１０４】
なお、素子形成後に漏れ電流（リーク電流）源となる欠陥とは、例えば、結晶欠陥や、この結晶欠陥等に起因する炭化珪素半導体層表面の凹凸である。
【０１０５】
図５Ａ〜図５Ｅは、本実施の形態の半導体装置の製造方法を示す工程断面図である。図５Ｆ、図５Ｇは、本実施の形態の半導体装置の製造方法を示す上面図である。まず、図５Ａに示すように、例えば、４Ｈ−炭化珪素の（０００１）Ｓｉ面のＮを不純物として含むｎ＋型基板６０を準備する。そして、ｎ＋型基板６０上に、エピタキシャル成長により、例えば、ｎ＋型基板６０よりも低い窒素濃度のｎ型エピタキシャル層６２を形成する。
【０１０６】
ｎ型エピタキシャル層６２の成長膜厚は例えば、１０μｍ〜１５μｍ程度である。エピタキシャル成長の際の成長膜厚は、ショットキーダイオードの耐圧設計から定められる設計膜厚を基に設定される。
【０１０７】
その後、ｎ型エピタキシャル層６２上に、例えば、公知のリソグラフィー技術およびＲＩＥ技術を用いて合わせマークを形成する。
【０１０８】
次に、炭化珪素半導体層であるｎ型エピタキシャル層６２のリーク電流源となる欠陥位置を特定する工程を、導電性原子間力顕微鏡を用いて行う。例えば、ｎ型エピタキシャル層６２の表面を導電性原子間力顕微鏡の探針を走査してｎ型エピタキシャル層６２との容量をモニタし、異常個所を素子形成後に漏れ電流（リーク電流）源となる欠陥位置として特定する。欠陥位置は、例えば、合わせマークからの座標によって特定する。これにより、電流マッピングデータを形成する。
【０１０９】
次に、図５Ｂに示すように、後の不純物イオン注入のマスクとなるシリコン酸化膜６４を、例えばＣＶＤ法により、例えば、１．５μｍ程度堆積する。そして、ラインアンドスペース状のフォトレジスト（図示せず）を公知のステッパにより、パターン形成する。このパターンは接合障壁制御型ショットキーダイオード構造におけるｐ型イオン注入領域のパターンとなる。このフォトレジストをマスクに、シリコン酸化膜６４を、例えば、ＲＩＥ法によりエッチングする。
【０１１０】
次に、フォトレジストを剥離する。その後、図５Ｃに示すように、先に得られた電流マッピングデータに基づき、ステッパを用いて、特定された欠陥位置を、例えば、直径１０μｍの丸いパターンで開口するように、フォトレジスト６６をパターニングする。このパターニングは、例えば、１０μｍ角程度の開口部を有するマスクを準備し、このマスクを開口部のサイズと同じピッチで移動させて行き、特定された欠陥個所の部分においてのみ露光することで形成することが可能である。
【０１１１】
その後、このフォトレジスト６６をマスクに、シリコン酸化膜６４を、例えば、ＲＩＥ法によりエッチングする。そして、フォトレジストマスク６６を剥離する。
【０１１２】
なお、ここではｐ型イオン注入領域のパターンと、欠陥位置のパターンとを別のフォトレジストをマスクに形成している。しかし、例えば、同一のフォトレジストを２重露光することで両方のパターンを単一のフォトレジストで形成すれば、リソグラフィー工程を一つにできる。また、ＲＩＥも一度でシリコン酸化膜５４をエッチングができるため、工程の簡略化を図ることが可能になる。
【０１１３】
次に、図５Ｄに示すように、シリコン酸化膜６４をマスクに、例えば、アルミニウムを多段イオン注入する。これにより、接合障壁ショットキーダイオード構造のためのｐ型イオン注入領域６８と、欠陥位置を不活性化するためのｐ型の不純物層７０を形成する
【０１１４】
図５Ｆは、ｐ型イオン注入領域６８とｐ型の不純物層７０のパターンの上面図である。ｐ型イオン注入領域６８とｐ型の不純物層７０は、例えば、１×１０１７／ｃｍ３の濃度となっている。なお、ｐ型の不純物層７０のパターンは、必ずしも、図５Ｆに示すように円形である必要はない。例えば、図５Ｇに示すようなライン状のパターンであっても構わない。
【０１１５】
次に、図５Ｅに示すように、シリコン酸化膜６４を除去し、ｎ型エピタキシャル層６２の表面にショットキー電極材７２を形成し、さらに、その上に、電極パッド７４を形成する。
【０１１６】
例えば、まず、ｎ型エピタキシャル層６２の表面にチタンをスパッタ法にて成膜する。次に、その上に、アルミニウムをスパッタ法で成膜する。
【０１１７】
その後、フォトレジストを塗布し、ブリベイクを施しフォトマスクを用いて露光する。そして、現像後にポストベイクを行う。このようにしてパターン形成したフォトレジストをマスク材に用いて、フォトレジストのない部分のアルミニウム膜を塩素系ドライエッチング装置によりエッチングし、引き続き弗素系ドライエチングでチタンをショットキー電極面にだけ残るようにする。
【０１１８】
その後、フォトレジストを除去する。このようにして本実施の形態の接合障壁制御型ショットキーダイオードが製造される。
【０１１９】
本実施の形態によれば、製造工程中に漏れ電流源となる欠陥位置にｐ型不純物層を形成することで、この箇所が不活性化される。このため、ショットキーダイオードの逆方向漏れ電流が抑制され、高い歩留まりのショットキーダイオードを製造することが可能となる。
【０１２０】
実施例として、上記製造工程により、活性領域が１０ｍｍ×１０ｍｍの大面積接合障壁制御型ショットキーダイオードを製造した。この歩留りは８０％以上となった。これに対し、比較例として、欠陥位置を特定する工程と、その欠陥位置に不純物層を形成する工程を省略して製造した大面積接合障壁制御型ショットキーダイオードの歩留りは０％であった。したがって、本実施の形態により、大幅な歩留り向上が実現できることが明らかになった。
【０１２１】
（第４の実施の形態）
本実施の形態の半導体装置の製造方法は、第３の実施の形態が導電性原子間力顕微鏡で欠陥位置を特定するのと異なり、炭化珪素半導体層上に設けられる金属電極を用いて欠陥位置を特定する。すなわち、欠陥位置を特定する工程の前に、炭化珪素半導体層上に接合障壁制御型ショットキーダイオードの電極パッドより面積の小さい複数の金属電極を形成する工程を備え、欠陥位置を特定する工程において、複数の金属電極と炭化珪素半導体層間との電流を測定する。以下、第３の実施の形態と重複する内容については記述を省略する。
【０１２２】
図６は、本実施の形態の半導体装置の製造方法を示す工程断面図である。例えば、４Ｈ−炭化珪素の（０００１）Ｓｉ面のＮを不純物として含有するｎ＋型基板６０を準備する。そして、ｎ＋型基板５０上に、エピタキシャル成長により、例えば、ｎ＋型基板６０よりも低い窒素濃度のｎ型エピタキシャル層６２を形成する。その後、例えば、ｎ型エピタキシャル層６２の表面にアルミニウムをスパッタ法で成膜する。その後、フォトレジストを塗布し、ブリベイクを施しフォトマスクを用いて露光する。そして、現像後にポストベイクを行う。
【０１２３】
このようにしてパターン形成したフォトレジストをマスク材に用いて、フォトレジストのない部分のアルミニウム膜を塩素系ドライエッチング装置によりエッチングする。このようにして、上に接合障壁制御型ショットキーダイオードの電極パッドより面積の小さい複数の金属電極７６を形成する。
【０１２４】
次に、複数の金属電極７６と炭化珪素半導体層であるｎ型エピタキシャル層６２間との電流を測定する。具体的には、例えば、金属電極７６の一つを一方の電極とし、ｎ＋型基板６０を他方の電極として、電流を測定する。この測定により電流値の異常個所を欠陥位置として特定する。この測定により、電流マッピングデータを形成する。
【０１２５】
その後、金属電極７６をエッチングにより除去する。その後、特定した欠陥位置に不活性化のためのｐ型不純物層を設ける工程については、第３の実施の形態と同様である。
【０１２６】
なお、本実施の形態においては、欠陥位置を同定するための金属電極７６の形成が、後のデバイス特性に与える影響を最小化すること望ましい。すなわち、金属電極７６形成によりｎ型エピタキシャル層６２表面に生じた凹凸や、ダメージを除去することが望ましい。
【０１２７】
したがって、金属電極７６をエッチングにより除去した後に、犠牲酸化を例えば、５０ｎｍ程度行うことが望ましい。または、化学的機械研磨（ＣＭＰ）により表面を研磨することが望ましい。
【０１２８】
本実施の形態によっても、第３の実施の形態と同様の効果を得ることが可能である。
【０１２９】
（第５の実施の形態）
本実施の形態の半導体装置の製造方法は、第３の実施の形態がｐ型不純物層により漏れ電流源となる欠陥位置を不活性化するのに対し、絶縁膜を欠陥位置に選択的に形成することで、欠陥位置を不活性化する点で異なっている。すなわち、炭化珪素半導体基板上に炭化珪素半導体層をエピタキシャル成長する工程と、炭化珪素半導体層の漏れ電流源となる欠陥位置を特定する工程と、欠陥位置に選択的に絶縁膜を形成する工程と、炭化珪素半導体層上および絶縁膜上に電極パッドを形成する工程と、を有する。以下、第３の実施の形態と重複する内容については記述を省略する。
【０１３０】
図７Ａ〜図７Ｄは、本実施の形態の半導体装置の製造方法を示す工程断面図である。まず、図７Ａに示すように、例えば、４Ｈ−炭化珪素の（０００１）Ｓｉ面のＮを不純物として含有するｎ＋型基板６０を準備する。そして、ｎ＋型基板６０上に、エピタキシャル成長により、例えば、ｎ＋型基板６０よりも低い窒素濃度のｎ型エピタキシャル層６２を形成する。
【０１３１】
その後、ｎ型エピタキシャル層６２上に、例えば、公知のリソグラフィー技術およびＲＩＥ技術を用いて合わせマークを形成する。
【０１３２】
次に、炭化珪素半導体層であるｎ型エピタキシャル層６２のリーク電流源となる欠陥位置を特定する工程を、導電性原子間力顕微鏡を用いて行う。
【０１３３】
次に、後の不純物イオン注入のマスクとなるシリコン酸化膜６４を、例えばＣＶＤ法により、例えば、１．５μｍ程度堆積する。そして、ラインアンドスペース状のフォトレジスト（図示せず）を公知のステッパにより、パターン形成する。このパターンは接合障壁制御型ショットキーダイオード構造におけるｐ型イオン注入領域のパターンとなる。このフォトレジストをマスクに、シリコン酸化膜６４を、例えば、ＲＩＥ法によりエッチングする。
【０１３４】
その後、このフォトレジストをマスクに、シリコン酸化膜６４を、例えば、ＲＩＥ法によりエッチングする。そして、フォトレジストマスク６６を剥離する。
【０１３５】
次に、図７Ｂに示すように、シリコン酸化膜６４をマスクに、例えば、アルミニウムを多段イオン注入する。これにより、接合障壁制御型ショットキーダイオード構造のためのｐ型イオン注入領域６８を形成する。
【０１３６】
その後、図７Ｃに示すように、先に得られた電流マッピングデータに基づき、特定された欠陥位置に例えば、シリコン酸化膜の絶縁膜７８を形成する。この絶縁膜７８の形成は、例えば、インクジェット方式により、欠陥位置上をシリコン酸化膜で被覆することで形成される。
【０１３７】
なお、絶縁膜７８の形成は、インクジェット方式に限らず、例えば、ｎ型エピタキシャル層６２上にＣＶＤ法で堆積した、例えばシリコン酸化膜を、特定された欠陥位置だけ残してパターニングすることでも形成可能である。
【０１３８】
例えば、ステッパを用いて、特定された欠陥位置を、例えば、１０μｍ□のパターンで残すように、フォトレジスト６６をパターニングする。このパターニングは、例えば、１０μｍ角程度の開口部を有するマスクを準備し、このマスクを１０μｍ程度のピッチで移動させ、特定された欠陥個所の部分においてのみ露光しないことで形成することが可能である。
【０１３９】
次に、図７Ｄに示すように、ｎ型エピタキシャル層６２上および絶縁膜７８上にショットキー電極材７２を形成し、さらに、その上に、電極パッド７４を形成する。
【０１４０】
その後、ショットキー電極材７２と電極パッド７４をパターニングして本実施の形態の接合障壁制御型ショットキーダイオードが製造される。
【０１４１】
本実施の形態によれば、製造工程中に漏れ電流源となる欠陥位置に絶縁膜選択的に形成することで、この箇所が不活性化される。このため、ショットキーダイオードの逆方向漏れ電流が抑制され、高い歩留まりのショットキーダイオードを製造することが可能となる
【０１４２】
（第６の実施の形態）
本実施の形態の半導体装置の製造方法は、第４の実施の形態が漏れ電流源となる欠陥位置を同定するために製造工程途中で用いた、複数の金属電極を除去することなく、最終的なデバイス構造として利用する点で異なっている。また、欠陥位置を不活性化するために用いる絶縁膜を炭化珪素半導体層表面ではなく金属電極上に形成する。すなわち、絶縁膜を形成する工程において、欠陥位置を特定する工程で特定された欠陥位置の金属電極上に絶縁膜を選択的に形成する。以下、第４、第５の実施の形態と重複する内容については記述を省略する。
【０１４３】
図８Ａ〜図８Ｃは、本実施の形態の半導体装置の製造方法を示す図である。それぞれの図において、上図は断面図、下図は上面図である。なお、上図は下図のＡ−Ａ断面図である。ここでは、１０ｍｍ×１０ｍｍ程度の大面積接合障壁型ショットキーダイオード８０を形成する場合を例に説明する。
【０１４４】
まず、図８Ａに示すように、例えば、４Ｈ−炭化珪素の（０００１）Ｓｉ面のＮを不純物として含有するｎ＋型基板６０を準備する。そして、ｎ＋型基板６０上に、エピタキシャル成長により、例えば、ｎ＋型基板６０よりも低い窒素濃度のｎ型エピタキシャル層６２を形成する。
【０１４５】
この、ｎ型エピタキシャル層６２上に公知の方法で、大面積接合障壁型ショットキーダイオード８０の形成される領域に、例えば、３００μｍ〜１ｍｍ□程度の小さな接合障壁型ショットキーダイオード８２を形成する。図示はしないが、この接合障壁型ショットキーダイオード８２には、個々にＲＥＳＵＲＦやガードリング等の接合終端構造が作りこまれる。
【０１４６】
また、図示しないが、大面積接合障壁型ショットキーダイオード８０の周辺部には、チャネルストップ層としてｎ型のＰ（リン）のイオン注入層が形成される。このチャネルストップ層により、大面積接合障壁型ショットキーダイオード８０の耐圧劣化を防止している。
【０１４７】
次に、それぞれの金属電極８４と炭化珪素半導体層であるｎ型エピタキシャル層６２間との逆方向電流を測定する。具体的には、例えば、金属電極８４の一つを一方の電極とし、ｎ＋型基板６０を他方の電極として、逆方向電流を測定する。この測定により、接合障壁型ショットキーダイオード８２を良品素子８２ａと不良品素子８２ｂに選別する。この不良品素子８２ｂが、漏れ電流源となる欠陥位置である。
【０１４８】
その後、図８Ｂに示すように、先に得られた良品素子８２ａと不良品素子８２ｂの情報に基づき、特定された欠陥位置である不良品素子８２ｂの金属電極８４上に、例えば、シリコン酸化膜の絶縁膜７８を形成する。この絶縁膜７８の形成は、例えば、インクジェット方式により、欠陥位置上をシリコン酸化膜で被覆することで形成される。
【０１４９】
なお、絶縁膜７８の形成は、インクジェット方式に限らず、例えば、金属電極８４上にＣＶＤ法で堆積した例えばシリコン酸化膜を、特定された欠陥位置だけ残してパターニングすることでも形成可能である。
【０１５０】
例えば、ステッパを用いて、特定された欠陥位置を、接合障壁型ショットキーダイオード８２と同サイズのパターンで残すように、フォトレジスト６６をパターニングする。このパターニングは、例えば、接合障壁型ショットキーダイオード８２と同サイズの開口部を有するマスクを準備し、このマスクを接合障壁型ショットキーダイオード８２と同サイズのピッチでステップアンドリピートし、特定された欠陥個所すなわち不良品素子８２ｂの部分においてのみ露光しないことで形成することが可能である。
【０１５１】
次に、図８Ｃに示すように逆スパッタで表面を清浄化した後、例えばアルミニウムの電極パッド７４をスパッタとその後のパターニングで形成する。このようにして、本実施の形態の大面積接合障壁制御型ショットキーダイオード８０が製造される。
【０１５２】
本実施の形態によれば、製造工程中に漏れ電流源となる欠陥位置に絶縁膜選択的に形成することで、この箇所が不活性化される。このため、ショットキーダイオードの逆方向漏れ電流が抑制され、高い歩留まりのショットキーダイオードを製造することが可能となる。
【０１５３】
また、本実施の形態では、最終製品とほぼ同様のデバイス特性が評価可能な接合障壁型ショットキーダイオードを形成して、欠陥位置を同定する。すなわち、良品素子である接合障壁型ショットキーダイオードをだけを集めてワンチップモジュール化する構成となっている。したがって、極めて高い確度で製品時に漏れ電流源となる欠陥位置を排除することが可能となる。よって、高い製品歩留りを実現することが可能となる。
【０１５４】
また、通常の大面積接合障壁型ショットキーダイオードの製造方法と比較しても、増加する製造工程が少ないため、製造コストの上昇も最小限に抑制することが可能となる。
【０１５５】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
【０１５６】
例えば、ショットキー電極材としてチタンを例に説明したが、別の金属材料であるニッケル、タングステンやモリブデンなどを適用することも可能である。
【０１５７】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置、半導体装置の製造方法は、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【０１５８】
１０ ｎ＋型基板
１２ ｎ型エピタキシャル層
２０ 熱酸化膜
２２ 熱酸化膜
３０ ｎ＋型基板
３２ ｎ型エピタキシャル層
５０ 熱酸化膜
５２ 熱酸化膜
６０ ｎ＋型基板
６２ ｎ型エピタキシャル層
７０ ｐ型の不純物層
７４ 電極パッド
７６ 金属電極
７８ 絶縁膜
８０ 大面積接合障壁型ショットキーダイオード
８２ 接合障壁型ショットキーダイオード
８４ 金属電極
８２ａ 良品素子
８２ｂ 不良品素子
【特許請求の範囲】
【請求項１】
炭化珪素半導体基板上に炭化珪素半導体層をエピタキシャル成長する工程と、
前記炭化珪素半導体層表面を研磨する工程と、
前記研磨する工程の後に、前記炭化珪素半導体層に不純物をイオン注入する工程と、
前記不純物を活性化するための熱処理をする工程と、
前記熱処理をする工程の後に、前記炭化珪素半導体層表面に第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を化学的に除去する工程と、
前記炭化珪素半導体層上に電極層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記研磨する工程は化学機械研磨（ＣＭＰ）により行われることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記研磨する工程における前記炭化珪素半導体層の研磨量が４μｍ以上であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記研磨する工程と前記イオン注入する工程との間に、前記炭化珪素半導体層表面に第２の熱酸化膜を形成する工程を有することを特徴とする請求項１ないし請求項３いずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１または第２の熱酸化膜を形成する工程が、水蒸気を含む雰囲気で行われることを特徴とする請求項１ないし請求項４いずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記研磨する工程の後、前記不純物をイオン注入する工程の前に前記炭化珪素半導体層表面の形状検査を行う工程を有することを特徴とする請求項１ないし請求項５いずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記炭化珪素半導体層をエピタキシャル成長する工程の際の成長膜厚を、半導体装置の設計膜厚に対し前記研磨する工程での研磨量を加えた膜厚とすることを特徴とする請求項１ないし請求項６いずれか一項に記載の半導体装置の製造方法。
【請求項８】
炭化珪素半導体基板上に第１導電型の炭化珪素半導体層をエピタキシャル成長する工程と、
前記炭化珪素半導体層の漏れ電流源となる欠陥位置を特定する工程と、
前記欠陥位置に不純物をイオン注入し、第２導電型の不純物層を形成する工程と、
前記炭化珪素半導体層上に電極パッドを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記欠陥位置を特定する工程において、導電性原子間力顕微鏡を用いて欠陥位置を特定することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記欠陥位置を特定する工程の前に、前記炭化珪素半導体層上に前記電極パッドより面積の小さい複数の金属電極を形成する工程と、
前記欠陥位置を特定する工程の後、前記不純物層を形成する工程の前に、前記金属電極を除去する工程を備え、
前記欠陥位置を特定する工程において、前記複数の金属電極と前記炭化珪素半導体層間の電流を測定することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１１】
炭化珪素半導体基板上に炭化珪素半導体層をエピタキシャル成長する工程と、
前記炭化珪素半導体層の漏れ電流源となる欠陥位置を特定する工程と、
前記欠陥位置に選択的に絶縁膜を形成する工程と、
前記炭化珪素半導体層上および前記絶縁膜上に電極パッドを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記欠陥位置を特定する工程の前に、前記炭化珪素半導体層上に前記電極パッドより面積の小さい複数の金属電極を形成する工程を備え、
前記欠陥位置を特定する工程において、前記複数の金属電極と前記炭化珪素半導体層間との電流を測定することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記絶縁膜を形成する工程において、前記欠陥位置を特定する工程で特定された欠陥位置の金属電極上に選択的に前記絶縁膜を形成することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１】
炭化珪素半導体基板上に炭化珪素半導体層をエピタキシャル成長する工程と、
前記炭化珪素半導体層表面を研磨する工程と、
前記研磨する工程の後に、前記炭化珪素半導体層に不純物をイオン注入する工程と、
前記不純物を活性化するための熱処理をする工程と、
前記熱処理をする工程の後に、前記炭化珪素半導体層表面に第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を化学的に除去する工程と、
前記炭化珪素半導体層上に電極層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記研磨する工程は化学機械研磨（ＣＭＰ）により行われることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記研磨する工程における前記炭化珪素半導体層の研磨量が４μｍ以上であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記研磨する工程と前記イオン注入する工程との間に、前記炭化珪素半導体層表面に第２の熱酸化膜を形成する工程を有することを特徴とする請求項１ないし請求項３いずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１または第２の熱酸化膜を形成する工程が、水蒸気を含む雰囲気で行われることを特徴とする請求項１ないし請求項４いずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記研磨する工程の後、前記不純物をイオン注入する工程の前に前記炭化珪素半導体層表面の形状検査を行う工程を有することを特徴とする請求項１ないし請求項５いずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記炭化珪素半導体層をエピタキシャル成長する工程の際の成長膜厚を、半導体装置の設計膜厚に対し前記研磨する工程での研磨量を加えた膜厚とすることを特徴とする請求項１ないし請求項６いずれか一項に記載の半導体装置の製造方法。
【請求項８】
炭化珪素半導体基板上に第１導電型の炭化珪素半導体層をエピタキシャル成長する工程と、
前記炭化珪素半導体層の漏れ電流源となる欠陥位置を特定する工程と、
前記欠陥位置に不純物をイオン注入し、第２導電型の不純物層を形成する工程と、
前記炭化珪素半導体層上に電極パッドを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記欠陥位置を特定する工程において、導電性原子間力顕微鏡を用いて欠陥位置を特定することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記欠陥位置を特定する工程の前に、前記炭化珪素半導体層上に前記電極パッドより面積の小さい複数の金属電極を形成する工程と、
前記欠陥位置を特定する工程の後、前記不純物層を形成する工程の前に、前記金属電極を除去する工程を備え、
前記欠陥位置を特定する工程において、前記複数の金属電極と前記炭化珪素半導体層間の電流を測定することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１１】
炭化珪素半導体基板上に炭化珪素半導体層をエピタキシャル成長する工程と、
前記炭化珪素半導体層の漏れ電流源となる欠陥位置を特定する工程と、
前記欠陥位置に選択的に絶縁膜を形成する工程と、
前記炭化珪素半導体層上および前記絶縁膜上に電極パッドを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記欠陥位置を特定する工程の前に、前記炭化珪素半導体層上に前記電極パッドより面積の小さい複数の金属電極を形成する工程を備え、
前記欠陥位置を特定する工程において、前記複数の金属電極と前記炭化珪素半導体層間との電流を測定することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記絶縁膜を形成する工程において、前記欠陥位置を特定する工程で特定された欠陥位置の金属電極上に選択的に前記絶縁膜を形成することを特徴とする請求項１２記載の半導体装置の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図４Ｇ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図５Ｇ】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図４Ｇ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図５Ｇ】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【公開番号】特開２０１１−６０９３９（Ｐ２０１１−６０９３９Ａ）
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願番号】特願２００９−２０７９４０（Ｐ２００９−２０７９４０）
【出願日】平成２１年９月９日（２００９．９．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願日】平成２１年９月９日（２００９．９．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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