ディープサブミクロントランジスタ技術用のｈｉｇｈ−ｋ／金属ゲートスタックをパッシベートするためのＦベースのゲートエッチングの使用
【課題】プレーナ装置またはマルチゲート装置（ＭｕＧＦＥＴ）のＨｆベースの誘電体ゲートスタックに、フッ素を導入し、負バイアス温度安定性および正バイアス温度安定性（ＮＢＴＩおよびＰＢＴＩ）を大幅に改良する、新規で、効果的で、費用対効果の高い方法を提供する。
【解決手段】新規な方法は、フッ素を導入するためにＳＦ６ベースの金属エッチング化学反応を用い、これにより標準プロセスフローの熱量の後に、界面の優秀なＨパッシベーションが得られる。この方法の優位点は、この方法がＦを導入するための金属ゲートエッチングを用いて、追加の注入や処理が不要であることである。新たな方法を用いた大幅なＢＴＩの改良に加えて、ＭｕＧＦＥＴ装置において、より良いＶｔｈの制御性と増加した駆動電流を得ることができる。
【解決手段】新規な方法は、フッ素を導入するためにＳＦ６ベースの金属エッチング化学反応を用い、これにより標準プロセスフローの熱量の後に、界面の優秀なＨパッシベーションが得られる。この方法の優位点は、この方法がＦを導入するための金属ゲートエッチングを用いて、追加の注入や処理が不要であることである。新たな方法を用いた大幅なＢＴＩの改良に加えて、ＭｕＧＦＥＴ装置において、より良いＶｔｈの制御性と増加した駆動電流を得ることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
好適な具体例は、プレーナ装置およびマルチゲート装置のゲートパターニングの分野に関する。
【０００２】
好適な具体例は、特に、ゲートスタックのパターニング中にゲートスタック中に、同時にフッ素を導入することに関する。
【０００３】
好適な具体例は、更に、増加した寿命を有し、大幅にバイアス温度不安定性（ＢＴＩ：Bias Temperature instability）を改良した半導体装置の製造に関する。
【０００４】
好適な具体例では、特に、短いチャネルの装置に対して有益である。
【背景技術】
【０００５】
小型化されたＣＭＯＳ技術（４５ｎｍノードまたはそれ以下）では、ｈｉｇｈ−ｋおよび金属ゲート材料の導入により、装置のきびしい閾値電圧の不安定さや性能の低下による、大きな困難に直面する。この問題は、多量のバルク欠陥と、ｈｉｇｈ−ｋ／金属ゲートスタックの界面状態に関連する。加えて、ゲート誘電体の、優先的な横方向の再酸化は、特に、短いチャネルの装置にとって重大な問題である。誘電体の適当なパッシベーション（保護）は、この問題を解決するために重要である。
【０００６】
界面およびバルクの欠陥を低減するための可能な手段として、フッ素によるＨｆベースのｈｉｇｈ−ｋ誘電体材料のパッシベーションは、Ｈのパッシベーションに代わって魅力的であり、多く研究された。この理由は、Ｆとの間で形成されるＨｆやＳｉのボンドは、Ｈｆ−ＨやＳｉ−Ｈのボンドに比較してずっと強力であることである。形成されたボンドの強度は、ディープサブミクロンのデバイスの標準的な高温ＣＭＯＳプロセスを通った場合でもパッシベーションが維持され、より強固な欠陥パッシベーションは通常のデバイス操作条件ではよりよい耐性を持ち、ＢＴＩの性質を改良する。
【０００７】
フッ素を導入するための従来の方法は、注入技術による手段である。しかしながら、ゲートスタック成長中の多くの注入が、誘電体全体をパッシベートするために必要とされる。注入技術を用いた、ｈｉｇｈ−ｋスタックを含むＨｆＯ２中へのフッ素の取り込みが、Seo らにより開示されている（IEDM Technical Digest, p.647-650, 2005)。しかしながら、ゲートスタック形成中のフッ層の注入は、Mogul et al (IEEE Tans. Electron Dev., pp. 388-394, 1997)に記載されたように、制御できない酸化物の再成長を招くかもしれない。
【０００８】
結論として、ｈｉｇｈ−ｋ誘電体材料中にフッ素を取り込む（パッシベーション）ための、より魅力的な方法が、未だ必要とされる。
【非特許文献１】IEDM Technical Digest, p. 647-650, 2005
【非特許文献２】IEEE Tans. Electron Dev., pp. 388-394, 1997
【発明の開示】
【０００９】
本発明は、ｈｉｇｈ−ｋ材料中にフッ素を取り込むことにより、特にＳｉ−ＨボンドおよびＨｆ−ＨボンドをＳｉ−ＦボンドおよびＨｆ−Ｆにより（特にシリコン基板とＨｆＯ２の界面で）取り込みまたは置き換えることにより、ＨｆＯ２のようなｈｉｇｈ−ｋ材料を含む半導体装置の寿命と性能を向上させるための方法を提供する。
【００１０】
本発明は、ｈｉｇｈ−ｋ誘電体中にフッ素を導入するための新規な方法を提供する。
【００１１】
新規な方法は、反応性の高いＦイオンとラジカルを、金属ゲートのエッチング中に導入することによる。
【００１２】
更に、本発明は、追加の処理工程を必要とせずにフッ素パッシベーションの全ての利益を提供できる、ｈｉｇｈ−ｋ誘電体にフッ素を導入する費用対効果の高い方法を提供する。
【００１３】
本発明は、ｈｉｋｇ−ｋ（即ち、ＳｉＯ２の誘電率より高い誘電率、ｋ＞ｋＳｉＯ２）を有する誘電体層のフッ素パッシベーション（または誘電体層中へのフッ素の導入）を行う方法を提供する。かかる方法は、
少なくともチャネル層（または基板、例えばＳｉ、ＳＯＩ）、ｈｉｇｈ−ｋ誘電体層、および金属ゲート層を含む（または、からなる）ゲートスタック層を提供する工程と、
炭素を含まないフッ素含有プラズマに、ゲートスタック層を晒す工程と、
晒されたゲートスタック層を、７００℃より高い温度で熱処理する工程とを含む。
【００１４】
好適には、本発明の方法では、フッ素含有プラズマは、炭素化合物を含まないプラズマであり、ゲート構造のパターニング（エッチング）中にゲート構造の側壁上に炭素が堆積するのを避ける。
【００１５】
好適には、本発明の方法では、フッ素含有プラズマにゲートスタック層を晒す工程は、ゲートスタック層のパターニング中に行われる。
【００１６】
好適には、本発明の方法では、フッ素含有プラズマにゲートスタック層を晒す工程は、ゲースタック層のドライエッチングと同時またはその後（直後）に行われる。
【００１７】
好適には、ゲートスタック層をドライエッチングする工程と、フッ素含有プラズマにゲートスタックを晒す工程とは、連続して行われる。
【００１８】
好適には、本発明の方法では、フッ素含有プラズマにゲートスタック層を晒す工程は、フッ素含有プラズマを用いた金属ゲートのドライエッチング工程からなる。
【００１９】
好適には、フッ素含有プラズマは、ＳＦ６含有プラズマである。
【００２０】
更に好適には、フッ素含有プラズマは、更にＯ２を含む。
【００２１】
更に好適には、フッ素含有プラズマは、更にＮ２を含む。
【００２２】
好適には、フッ素含有プラズマは、ＳＦ６とＯ２の混合物を含む（または、からなる）。
【００２３】
好適には、本発明の方法では、フッ素含有プラズマは、ＳＦ６とＮ２の混合物を含む（または、からなる）。
【００２４】
好適には、本発明の方法では、フッ素含有プラズマにゲートスタックを晒す工程に先立って、ＢＣｌ３含有プラズマにゲートスタック層を晒す。
【００２５】
更に好適には、本発明の方法では、フッ素含有プラズマにゲートスタックを晒す工程に先立って、ＢＣｌ３含有プラズマを用いて、金属ゲートがエッチングされ、好適には部分的にエッチングされる。
【００２６】
更に好適には、好適には金属ゲート層の初期膜厚の１０％から５０％である残った金属ゲート層が、フッ素含有プラズマを用いてエッチングされる。
【００２７】
換言すれば、本発明の方法では、金属ゲート層の膜厚の１０％から５０％が残された場合にＢＣｌ３含有プラズマに晒す工程が停止し、続いてフッ素含有プラズマに晒される間に、金属ゲート層の膜厚の１０％から５０％が、更にフッ素含有プラズマによりエッチングされる。
【００２８】
更に好適には、ＢＣｌ３含有プラズマは、更にＣｌ２を含む。
【００２９】
好適には、本発明の方法では、ゲートスタック層は、更に金属ゲート層の上に多結晶Ｓｉ（Ｐおｌｙ−Ｓｉ）のようなキャップ層を含む。
【００３０】
好適には、本発明の方法では、金属ゲート層は、ＴｉＮ、ＴａＮ、ＴｉＮ／ＴａＮ、ＴａＣ、ＷＮ２、ＴｉＷ、ＷＳｉ２、ＭｏＳｉ２、Ｍｏ、Ｔｉ、またはＷを含む（または、からなる）層である。
【００３１】
更に好適には、金属ゲート層は、ＴｉＮ、ＴａＮ、ＴｉＮ／ＴａＮ、またはＷを含む（または、からなる）層である。
【００３２】
好適には、金属ゲート層は、デュアルメタルゲートである。
【００３３】
好適には、誘電体層は、Ｈｆを含む層である。
【００３４】
更に好適には、Ｈｆを含む層は、ＨｆＯ２を含む（または、からなる）層である。
【００３５】
更に好適には、Ｈｆを含む層は、ハフニウムシリコン酸化物（ＨｆＳｉｘＯｙ）を含む（または、からなる）層である。
【００３６】
好適には、チャネル層は、少なくともＳｉを含む（または、好適にはからなる）。
【００３７】
好適には、チャネル層は、少なくともＧｅを含む（または、好適にはからなる）。
【００３８】
好適には、チャネル層は、少なくともＩＩＩ／Ｖ族元素を含む（または、好適にはからなる）。
【００３９】
好適には、熱処理は、少なくとも２分間行われる。
【００４０】
好適には、本発明の方法では、熱処理工程は、選択エピタキシャル成長（ＳＥＧ）プロセス中、または急速熱アニール（ＲＴＡ）工程中に行われる。
【００４１】
更に好適には、熱処理工程は、選択エピタキシャル成長（ＳＥＧ）プロセス中に行われる。
【００４２】
好適には、本発明にかかる方法は、半導体装置の製造のために使用される。
【００４３】
更に好適には、半導体装置は、マルチゲート装置（例えばＦｉｎＦＥＴ）であり、そのチャネル層はフィンである。
【００４４】
本発明の他の目的は、本発明にかかる方法を用いて半導体装置を得ることである。
【００４５】
更に好適には、半導体装置は、ＦｉｎＦＥＴのようなマルチゲート装置である。
【００４６】
本発明の内容中で使用される「ｈｉｇｈ−ｋ」の用語は、半導体の分野で良く知られた意味に用いられる。
【００４７】
更に好適には、「ｈｉｇｈ−ｋ」の用語は、ＳｉＯ２の誘電率より高い誘電率、ｋ＞ｋＳｉＯ２の意味に用いられる。
【発明を実施するための最良の形態】
【００４８】
好ましい具体例の目的は、ｈｉｇｈ−ｋ材料中にフッ素を取り込むことにより、更に、Ｓｉ−ＦボンドおよびＨｆ−ＦボンドによりＳｉ−ＨボンドおよびＨｆ−Ｈボンドを取り込み、または（特にシリコン基板とＨｆＯ２の界面において）置き換えることにより、ＨｆＯ２のようなｈｉｇｈ−ｋ材料を含む半導体装置の寿命と特性を向上させることである。
【００４９】
好ましい具体例の目的は、ｈｉｇｈ−ｋ誘電体中にフッ素を導入する新しい方法を提供することである。新規な方法は、金属ゲートエッチング中に、高反応性のＦイオンとラディカルを導入することによる。
【００５０】
更に、好ましい具体例の目的は、追加の処理工程を必要とせず、フッ素パッシベーションの全ての利益が得られる、ｈｉｇｈ−ｋ誘電体にフッ素を導入する費用対効果の高い方法を提供である。
【００５１】
好適な具体例では、半導体装置のゲートスタックをパターニングする方法が提供される。
【００５２】
半導体装置は、プレーナまたはマルチゲート半導体装置のいずれでも良い。
【００５３】
ゲートスタックは、少なくとも金属ゲート層とｈｉｇｈ−ｋ誘電体層を含む。
【００５４】
選択的に、ゲートスタックは、更に、金属ゲート層の上にキャップ層（例えば多結晶Ｓｉ）を含んでも良い。
【００５５】
ゲートスタックの層の少なくとも１つをパターニングする間、ｈｉｇｈ−ｋ誘電体層がフッ化される。
【００５６】
方法は、少なくともゲート誘電体層と、ゲート誘電体層の上の金属ゲート層と、ゲート誘電体層の下のチャネル層とを含む層からなるスタックを提供する工程から始まる。
【００５７】
本発明の方法では、金属ゲート層は、ＴｉＮ、ＴａＮ、ＴｉＮ／ＴａＮ、ＴａＣ、ＷＮ２、ＴｉＷ、ＷＳｉ２、ＭｏＳｉ２、Ｍｏ、Ｔｉ、またはＷを含む（またはからなる）層である。
【００５８】
好適な具体例によれば、金属ゲート層は、ＴｉＮ、ＴａＮ、ＴｉＮ／ＴａＮ、またはＷを含有層（からなる層）である。
【００５９】
好適な具体例では、ｈｉｇｈ−ｋ誘電体層は、例えばＨｆＯ２またはハフニウムシリコン酸化物（ＨｆＳｉｘＯｙ）のようなＨｆ含有層である。
【００６０】
好適な具体例によれば、チャネル層は、少なくともＳｉ、Ｇｅ、またはＩＩＩ／Ｖ族元素の組から選択される。
【００６１】
半導体装置がマルチゲート装置（例えばＦｉｎＦＥＴ）の場合、チャネル層はフィンでよい。
【００６２】
好適な具体例の方法は、ドライエッチングの手段によりゲートスタック層をパターニングし、パターニング中に、少なくとも１つのドライエッチング工程および／またはフッ素含有プラズマを用いた露出工程を行い、フッ素がゲートスタック層の中に取り込まれる。
【００６３】
好適な具体例では、フッ素含有プラズマは、ＳＦ６／Ｏ２のようなＳＦ６含有プラズマである。
【００６４】
好適な具体例では、フッ素含有プラズマは、ＳＦ６／Ｎ２のようなＳＦ６含有プラズマである。
【００６５】
ゲートスタックのパターニング後に、好適には、ゲートスタック層中のフッ素を活性化するために熱処理が行われ、フッ素がｈｉｇｈ−ｋ誘電体層中に拡散され、ゲートスタック層の間の界面にＦボンドが形成される。
【００６６】
好適な具体例では、熱処理工程は、７００℃より高い温度で行われる。
【００６７】
好適な具体例では、熱処理工程は、７００℃より高い温度で数分間（又は少なくとも２分間）行われる。
【００６８】
好適な具体例では、熱処理工程は、選択エピタキシャル成長（ＳＥＧ）プロセス中に行われる、これは、特に、マルチゲート装置（ＭｕｇＦＥＴ、ＦｉｎＦＥＴ等）のようなノンプレーナ装置に魅力的であり、これにより標準ＳＥＧ処理工程が、フィンの再成長に使用される。ＳＥＧ中有にフッ素は拡散でき、ｈｉｇｈ−ｋ誘電体と結びつく（例えば、Ｈｆ−Ｆボンドを界面に形成する）。
【００６９】
更に、上述の方法の使用により、少なくとも１つの金属ゲートとｈｉｇｈ−ｋ誘電体層を含むゲートスタックがエッチングされ、フッ素がゲートスタック層中に取り込まれ、ゲートスタック層の間の界面に安定なＦボンドが実現される。
【００７０】
また、上記好適な具体例にかかる方法により得られる半導体装置が提供される。
【００７１】
第１の態様では、半導体装置中にゲートスタックをパターニングする方法が提供される。このゲートスタックは、少なくとも金属ゲート層とｈｉｇｈ−ｋ誘電体層を含み、これによりゲートスタックの層の少なくとも１つをパターニングする間に、ｈｉｇｈ−ｋ誘電体層がフッ化されて、ダングリングボンドがパッシベートされる。この方法は、少なくとも、少なくともゲート誘電体層とゲート誘電体層の上の金属ゲート層と、ゲート誘電体層の下のチャネル層とを含む層からなるスタックを提供する工程と、ドライエッチングの手段でゲートスタック層をパターニングし、パターニング中に、少なくとも１つのドライエッチング工程および／またはフッ素含有プラズマを用いた露出工程が行われ、ゲートスタック層中にフッ素が取り込まれる工程と、ゲートスタック層中のフッ素を活性化して、フッ素をｈｉｇｈ−ｋ誘電体層中に拡散させ、ゲートスタック層の間の界面で安定したＦボンドを形成する熱処理工程と、を含む。
【００７２】
第１の態様の具体例では、半導体装置は、プレーナまたはマルチゲートの半導体装置である。
【００７３】
本発明の方法では、金属ゲート層は、ＴｉＮ、ＴａＮ、ＴｉＮ／ＴａＮ、ＴａＣ、ＷＮ２、ＴｉＷ、ＷＳｉ２、ＭｏＳｉ２、Ｍｏ、Ｔｉ、またはＷを含む（またはからなる）層であっても良い。
【００７４】
第１の態様の具体例では、金属ゲート層は、ＴｉＮ、ＴａＮ、ＴｉＮ／ＴａＮ、またはＷを含有層（からなる層）である。
【００７５】
第１の態様の具体例では、ｈｉｇｈ−ｋ誘電体層は、例えばＨｆＯ２またはハフニウムシリコン酸化物（ＨｆＳｉｘＯｙ）のようなＨｆ含有層である。
【００７６】
第１の態様の具体例では、チャネル層は、少なくともＳｉ、Ｇｅ、またはＩＩＩ／Ｖ族元素の組から選択される。
【００７７】
第１の態様の具体例では、フッ素含有プラズマは、ＳＦ６／Ｏ２のようなＳＦ６含有プラズマである。
【００７８】
第１の態様の具体例では、フッ素含有プラズマは、ＳＦ６／Ｎ２のようなＳＦ６含有プラズマである。
【００７９】
第１の態様の具体例では、熱処理工程は、７００℃より高い温度で行われる。
【００８０】
第１の態様の具体例では、熱処理工程は、７００℃より高い温度で数分間（又は少なくとも２分間）行われる。
【００８１】
第１の態様の具体例では、熱処理工程は、選択エピタキシャル成長プロセス中に行われる。
【００８２】
第１の態様の具体例では、ゲートスタックは更に、金属ゲート層の上にキャップ層（例えば多結晶Ｓｉ）を含む。
【００８３】
少なくとも１つの金属ゲートとｈｉｇｈ−ｋ誘電体層とを含むゲートスタックをエッチングし、これによって、フッ素をゲートスタック層中に取り込み、ゲートスタック層の間の界面に安定したＦボンドを形成する、上記態様または具体例のいずれかにかかる方法の使用を提供する。
【００８４】
上記態様や具体例のいずれかにかかる方法によって得られた半導体装置が提供される。
【００８５】
以下の記載は、ゲートスタック層のパターニング中にフッ素を取り込むことによりｈｉｇｈ−ｋ誘電体層をパッシベートする方法を示す。多くの変形や修正が可能であることが認識される。
【００８６】
好適な具体例は、新しい、効果的な、そして費用対効果のある、ｈｉｇｈ−ｋ誘電体材料を含むスタックにフッ素を導入する方法に関し、ｈｉｇｈ−ｋは、プレーナ半導体装置またはマルチゲート半導体装置（ＭｕＧＦＥＴ）の一部であるスタックを含む。
【００８７】
好適な具体例の方法は、更に、負（ネガティブ）および正（ポジティブ）のバイアス温度安定性（ＮＢＴＩおよびＰＢＴＩ）の双方を十分に改良する。
【００８８】
好適な具体例では、ｈｉｇｈ−ｋ誘電体材料またはゲート誘電体は、好適には、例えばＨｆＯ２のようなＨｆベース材料である。ｈｉｇｈ−ｋを含むスタックは、更に、ゲート電極を含み、ゲート電極は好適には金属ゲートであり、金属ゲートの好ましい例は、ＴｉＮ、ＴｉＮ／ＴａＮまたはＴａＮであるが、好適な具体例はそれらの金属ゲート層のみに限定されるものではない。
【００８９】
好適な具体例の方法は、Ｆをｈｉｇｈ−ｋ誘電体に導入するために、フッ素含有プラズマ（例えば、ＳＦ６ベースの金属ゲートエッチング化学反応）を使用し、これにより、標準プロセスフロー中の熱処理の後に、ゲートスタック層の界面において優れたＦパッシベーションが得られる。
【００９０】
好適な具体例の方法は、フッ素を導入するためのゲートスタックのパターニング中に、追加のフッ素注入や処理を必要としない、フッ素ベース（例えばＳＦ６ベース）のプラズマへの露出を行うことにより、従来の方法を越える特徴を有する。重要なバイアス温度安定性（ＢＴＩ）の改良に加えて、第１に、ＭｕＧＦＥＴにおいて、よりよいＶｔｈ制御と増加した駆動電流が達成できる。
【００９１】
好適な具体例を使用することにより、（ドライエッチチャンバ中での）パターニング中に、高い反応性のフッ素イオンとラディカルを、ｈｉｇｈ−ｋ誘電体中に導入することが可能となる。この方法は更に、追加の処理工程を必要とせずにフッ素パッシベーションの全ての利益を提供する、費用対効果の良好な方法であることを特徴とする。
【００９２】
好適な具体例の方法を用いたフッ素のゲート誘電体への取り込みは、更に、直列の処理工程として特徴づけられ、これにより、フッ素ベース（例えばＳＦ６ベース）のゲートスタックのエッチング化学反応は、ゲートスタック（例えば金属ゲート層）をエッチングするだけでなく、同時にｈｉｇｈ−ｋ誘電体層中にフッ素を取り込み、界面において誘電体層のパッシベートに必要とされるフッ素量が達成され、ｈｉｇｈ−ｋ誘電体層にフッ素を取り込むのに必要な追加の処理工程を要しない。
【００９３】
好適な具体例では、ゲートスタック（更には、ｈｉｇｈ−ｋ誘電体層）へのフッ素の取り込みは、フッ素含有プラズマを用いた金属ゲート層のドライエッチング中に行われる。このプラズマは、好適には、ＳＦ６／Ｏ２のようなＳＦ６含有プラズマである。フッ素は、好適には、ゲートスタックに取り込むのに十分なフッ素である。フッ素は、ゲートスタックの側壁に蓄積されるが、更に、パターニング後に行われる熱処理工程により、更に輸送／拡散しても良い。
【００９４】
他の好適な具体例では、ゲートスタック（更には、ｈｉｇｈ−ｋ誘電体層）へのフッ素の取り込みは、金属ゲート層のドライエッチング中に行われる。金属ゲート層のパターニングは、少なくとも２つの工程で行われる。第１の工程は、ＢＣｌ３含有プラズマ（例えばＢＣｌ３／Ｃｌ２）で金属ゲート層のバルクをエッチングする工程で、第２の工程は、フッ素含有プラズマ（例えばＳＦ６／Ｏ２）で残りの金属ゲート層をエッチングし、フッ素をゲートスタックに取り込む工程である。
【００９５】
もし必要であれば、補足のフッ素プラズマへの露出を行っても良い。この追加のフッ素への露出は、好適には、（ドライエッチングチャンバ中で）ゲートスタック層のドライエッチングを行った直後に行われる。フッ素処理は、好適には、基板バイアスを印加することなく（エッチングすることなく）フッ素ベースの化学反応（プラズマ）を用いたドライエッチングプラズマで行われる。
【００９６】
他の、好適な具体例では、ゲートスタックへの（更には、ｈｉｇｈ−ｋ誘電体層への）フッ素の取り込みは、フッ素含有プラズマに露出するゲートスタックのパターニング工程の後に行っても良い。
【００９７】
図１の左側には、フッ素含有化学反応を用いない（ＢＣｌ３／Ｃｌ２化学反応を用いた金属ゲートのパターニング）ゲートスタックのパターニング後の、従来の装置（参考装置という）のゲートスタック５の一部が示されている。
【００９８】
示されたゲートスタックは、金属ゲート層（ここではＴｉＮ）３、その下のｈｉｇｈ−ｋ層２（ここではＨｆＯ２）を含む。
【００９９】
ｈｉｇｈ−ｋ層２の下には、Ｓｉ（基板）１が配置されている。
【０１００】
Ｓｉバルクとｈｉｇｈ−ｋ誘電体層との間の界面４が示されている。
【０１０１】
従来の装置では、Ｓｉ−ＨボンドおよびＨｆ−Ｈボンドが、パターニング後９のスタックに存在する。
【０１０２】
図１の右側には、好適な具体例のかかるパターニング後のゲートスタックが示されている。ここでは、フッ素含有プラズマ（例えばＳＦ６／Ｏ２）がゲートスタックのパターニングに用いられ、フッ素がｈｉｇｈ−ｋ誘電体２の中に取り込まれる。
【０１０３】
熱処理工程を行った後、フッ素がｈｉｇｈ−ｋ層２のバルクを通って拡散され、ｈｉｇｈ−ｋの（ダングリングボンドの）パッシベーションが（特に界面４において）行われる。
【０１０４】
Ｓｉ−ＦボンドおよびＨｆ−Ｈボンドは、ゲートスタック中に示されている。
【０１０５】
イオン注入のような、ｈｉｇｈ−ｋ誘電体層中にフッ素を取り込むための従来の方法に比較して、好適な具体例にかかる方法は、制御できない酸化物の再成長のようなｈｉｇｈ−ｋ誘電体へのダメージを避ける優しい方法である。
【０１０６】
金属ゲートエッチング中のフッ素の直列的な取り込みは、同時に、ダングリングボンドの最適のパッシベーションが達成されるという、注意深いバランスを必要とする。
【０１０７】
図２は、ＦｉｎＦＥＴ装置（Ｓｉフィン１５）中に、金属ゲート層１２としてＴｉＮ、ｈｉｇｈ−ｋ誘電体１３としてＨｆＯ２を含むゲートスタックを示す。
【０１０８】
図は更に、エッチングプロセス中の、ハードマスク１０中へのフッ素の拡散と蓄積を示す。
【０１０９】
更に、（ｈｉｇｈ−ｋ）誘電体１３界面に向かうフッ素種の拡散が、熱処理工程中に起きる。
【０１１０】
熱処理工程は、好適には、７００℃より高い温度で行われる。
【０１１１】
熱処理工程は、好適には７００℃より高い温度で、数分間（少なくとも２分間）行われる。
【０１１２】
好適な具体例では、熱処理工程は、選択エピタキシャル成長プロセス中に行われる。
【０１１３】
更に、好適は具体例では、上述の好適な方補により得られた半導体装置が提供される。
【実施例１】
【０１１４】
好適な具体例にかかるＭｕＧＦＥＴ装置の作製
ＭｕＧＦＥＴ装置は、標準的な［１００］／［１１０］（上表面）のＳＯＩ基板上に作製される。フィン高さＨｆｉｎ＝６０ｎｍであり、フィン幅は２０ｎｍまで小さくなる。
【０１１５】
フィンパターニングの後に、装置に対してＨ２アニールが行われ、サイドウォールを平坦にし、角を丸くした。ゲートスタックは、２ｎｍのＨｆＯ２／１ｎｍのＳｉＯ２ゲート誘電体の上の、５ｎｍのＡＬＤのＴｉＮ層からなる。
【０１１６】
１００ｎｍの多結晶が、キャップ層として使用される。
【０１１７】
ゲートスタックの堆積後に、酸化物ハードマスク（ＨＭ）を用いて、多結晶シリコンがパターニングされ、ＴｉＮ層の上でパターニングが止まる。
【０１１８】
ＴｉＮエッチングでは、ＢＣｌ３／Ｃｌ２が、参考装置に対して用いられた。
【０１１９】
他の装置では、ゲートエッチング化学反応としてＳＦ６／Ｏ２が使用された。この化学反応の利点は、ＴｉＮ層をエッチングするとともに、ｈｉｇｈ−ｋ誘電体の界面をパッシベートするのに必要な量のＦが導入されることである。
【０１２０】
この方法は、プレーナ装置およびＭｕＧＦＥＴ装置の双方に適用された。
【０１２１】
ゲートのパターニング後に、エクステンションが注入され（大きな角度）、４５ｎｍリセスのＲＴＣＶＤ窒化物スペーサが形成された。
【０１２２】
次に、Ｓｉ選択エピタキシャル成長（ＳＥＧ）膜が、８１０℃で、ｎＭＯＳのＳ／Ｄ領域上に形成され、また、７５０℃で、ｐＭＯＳ上にＳｉＧｅのＳＥＧ膜が形成された。
【０１２３】
ＭｕＧＦＥＴ中のＳＥＧは、本質的な高いＳ／Ｄ直列抵抗を低減するための、キー処理工程である。
【０１２４】
処理工程の熱量は、ＦパッシベーションのためのＳＦ６化学反応の効果に対して重要である。
【０１２５】
ＳＥＧ熱量は、更にＦの拡散を可能とし、Ｓｉ−Ｆボンドの形成を助ける。
【０１２６】
次に、ゲートＨＭが除去され、ＨＤＤ注入が行われた。ドーパントは、１０５０℃のスパイクアニールで活性化され、ＮｉＳｉがサリサイドとして使用された。
【実施例２】
【０１２７】
ゲートエッチング処理およびトランジスタ特性
金属ゲートエッチングプロセスが、図２に模式的に示されている。これは等方性エッチングであり、それゆえに装置の全ての側面に対して同じ影響を与える。
【０１２８】
ＴｉＮのエッチング中に、ハードマスク（ＨＭ）中へのＦの拡散と蓄積が行われる。
【０１２９】
次に続くＳＥＧ工程（７５０〜８１０℃）の熱量は、蓄積されたＦが誘電体界面に向かって更に拡散するのを助ける。界面状態をパッシベーションするために、および／または既存のＳｉ−Ｈ／Ｈｆ−ＨのＨ原子を置き換わるためにより弱いボンドにするための、必要な活性化エネルギが提供される。
【０１３０】
図３は、ｎＦＥＴおよびｐＦＥＴの、飽和電圧Ｖｔｈとゲート長（ＬＧ）との関係を示す。
【０１３１】
異常なＶｔｈの特性が、参考装置（金属ゲートのエッチング中にＳＦ６化学反応を用いない）で見られ、ｎＭＯＳのでは上昇し、ｐＭＯＳでは上昇が拡大している。この特性は、装置作製中にゲートエッジに生じたプロセスダメージに典型的に起因するものである。
【０１３２】
ＳＦ６／Ｏ２装置は、この化学反応がゲートエッジのトラップを中和し、および／またはエッジのおける再酸化を防止することを示す特性を表さない。
【０１３３】
図４においてこれが再度示される。ここでは、標準化されたゲートリーク電流（ＪＧ）が、ゲート長（ＬＧ）の関数として示される。
【０１３４】
ゲートエッジの再酸化およびダメージにより、標準化されたゲートリーク（ＪＧ）がＬＧの関数として減少する。しかしながら、金属ゲートエッチング中にＳＦ６ベースの化学反応を用いた装置への影響は大きく減少する。
【０１３５】
ＳＦ６を用いたｎＦＥＴおよびｐＦＥＴの改良されたＩｏｎ−Ｉｏｆｆの特性が、図５Ａおよび図５Ｂに示されている。
【実施例３】
【０１３６】
ゲート誘電体に取り込まれたフッ素を有する装置の信頼性の結果
中断ストレス（０．５秒の遅延）ＢＴＩ測定は、絶対値が１〜２．２Ｖの範囲のストレスＶＧと、１２５℃から１７５℃の温度範囲で行われた。
【０１３７】
研究されたＭｕＧＦＥＴ装置（Ｗｆｉｎ≦Ｈｆｉｎ）は、Ｗｆｉｎ＝２０ｎｍ、Ｈｆｉｎ＝６０ｎｍ、Ｎｆｉｎs＝３０（種々のＬＧ）である。プレーナ装置（Ｗｆｉｎ＞＞Ｈｆｉｎ）では、ＬＧ＝Ｗｆｉｎ＝１μｍである。
【０１３８】
Ｓｉ−ＦボンドおよびＨｆ−Ｆボンドは、Ｓｉ−ＨボンドおよびＨｆ−Ｈボンドより高い分解エネルギを有し、典型的な操作条件と同じまたはより高いストレス条件、例えば１２５〜１７５℃の温度で３〜８ＭＶ／ｃｍの電場（Ｅｏｘ）では分解しない（図６参照）。
【０１３９】
図７は、ＭｕＧＦＥＴ装置とプレーナＳＯＩ装置中のＥｏｘ分布が類似することを示す。結果として同じＥｏｘ評価方法が双方のケースで使用される。
【０１４０】
図８は、フッ素の無いＢＣｌ３／Ｃｌ２を使用した装置（更に、上述のような８１０℃のエピタキシャル成長（ＳＥＧ））と比較した、金属ゲートエッチング中にＳＦ６／Ｏ２エッチング化学反応が用いられた装置（更に、上述のような８１０℃のエピタキシャル成長（ＳＥＧ））のＮＢＴＩ寿命の改良を示す。
【０１４１】
これは、プレーナ装置とＭｕＧＦＥＴ装置の双方を示す。
【０１４２】
プレーナ装置の効果的な領域は、［１００］面の上が優位であり、一方、ＭｕＧＦＥＴ装置では、［１１０］側壁で優位である（ここで、Ａ＝ＮｆｉｎｓＬｇａｔｅ（Ｗｆｉｎ＋２Ｈｆｉｎ）である）。
【０１４３】
この改良は、界面におけるＦの存在が、［１００］と［１１０］のＳｉ面方位の双方に対して有効であることを示す。
【０１４４】
ＭｕＧＦＥＴ装置に比較してより長い寿命がプレーナ装置で観察されたのは、［１００］に比較して、［１１０］面方位において、Ｓｉボンドの数が多いことと矛盾しない（図６参照）。
【０１４５】
ＢＴＩの時間依存性の傾きは、０．２から０．２５に変化する（図７参照）。この場合、反応拡散モデルは、低下メカニズムは、ホールのトラップよりもむしろ界面からのＨの拡散によることを示唆している。
【０１４６】
この示唆は、図１０に示される活性化エネルギ（０．１６〜０．２ｅＶ）によっても確認される。
【０１４７】
参考装置およびＦパッシベート装置は、界面からの水素の拡散に支配されるという、類似した低下メカニズムを示す。これは、ストレス中に、より弱いＳｉ−Ｈボンド／Ｈｆ−Ｈボンドのみが分離し、Ｆでパッシベートされた装置の場合の寿命の改良は、界面における安定したＳｉ−Ｆボンド／Ｈｆ−Ｆボンドの存在によることを示す。
【０１４８】
誘電体上のＦの有害な効果が知られているが、低周波１／ｆノイズ測定が、誘電体の品質の更なる調査のために行われた。
【０１４９】
図１１は、ｐＭＯＳプレーナおよびＭｕＧＦＥＴの、参考装置およびＦパッシベート装置の、ドレイン電流ノイズスペクトル密度ＳＩＤ／ＩＤ２と縮小された（scaled）入力参考ノイズＳＶＧを示す。
【０１５０】
Ｆによる追加の誘電性の低下は観察されない。
【０１５１】
プレーナ装置における、より低いノイズスペクトル密度は、優位な面方位の異なりと矛盾しない。
【０１５２】
ｎＭＯＳ装置の、ＰＢＴＩおよび１／ｆノイズについて、類似の結果が得られている（図１２および図１３）。
【実施例４】
【０１５３】
類似のエッチング化学反応を有するｎＭＯＳ装置に対する熱量の役割
ＳＥＧ熱量の役割を調査するために、上述の実施例に記載されたものと同じエッチング化学反応（ＢＣｌ３／Ｃｌ２化学反応（フッ素無し）と、ＳＦ６／Ｏ２化学反応を含む好適な具体例にかかる化学反応とを用いた参考）を有するが、ＳＥＧが行われないｎＭＯＳ装置が作製された。この場合、ハードマスク（ＨＭ）は事前に熱量を与えることなく除去した。
【０１５４】
図１４は、この場合、参考装置とＳＦ６エッチング装置との間で寿命に対して大きな差が無いことを示す。また、１／ｆ特性および活性化エネルギにおいても、違いは観察されなかった。
【０１５５】
これにより、ＳＥＧの熱量が、Ｆ拡散およびボンディングにとって重要であることが確認される。
【０１５６】
図１５に示すΔＶｔｈ（ＬＧ）依存性のなさは、装置のサイドウォール／ゲートエッジからと同様に、上部から、等方的にＦが拡散し、ＬＧに依存しないことを示唆する。
【図面の簡単な説明】
【０１５７】
全ての図面は、本発明の幾つかの態様及び具体例を記載することを目的とする。装置は、明確化のために、単純な方法で描かれる。必ずしも全ての代替えや選択が示されるものではなく、それゆえに本発明は、所定の図面の内容に限定されるものではない。異なった図において、同様の符号は、同じ部分を示すように用いられる。
【０１５８】
【図１】ＢＣｌ３／Ｃｌ２化学反応を用いたゲートのパターニング後における積層を、（好適な具体例による）ＳＦ６／Ｏ２含有化学反応を用いたゲートのパターニングと比較して示す。ここではフッ素はスタック中に取り込まれている。
【図２】エッチングプロセス中の、ハードマスク中へのフッ素の拡散と蓄積を示す。更に、続きＳＥＧ工程の熱量により、誘電体界面に向かうフッ素種の拡散が発生する。
【図３】ゲート長を関数とした閾値電圧（Ｖｔｈ）を示す。参考のＢＣｌ３／Ｃｌ２パターニング装置（従来技術）と比較して、好適な具体例に方法によりゲートのパターニングにＳＦ６／Ｏ２を用いた装置において、異常なＶｔｈの特性（ｎＭＯＳにおける増大、およびｐＭＯＳにおける増大の拡大）は見られない。
【図４】ゲート長を関数として標準化したゲートリークを示す。好適な具体例にかかる方法によりＳＦ６／Ｏ２をゲートパターニングに使用した装置に比較して、ＢＣｌ３／Ｃｌ２を用いた装置では、高い横方向の酸化物再成長が見られる。
【図５Ａ】好適な具体例にかかる方法によりＳＦ６／Ｏ２をゲートパターニングに使用した装置に比較した、ＢＣｌ３／Ｃｌ２を用いたｎＦＥＴ装置の改良されたＩｏｎ−Ｉｏｆｆの特性を示す。
【図５Ｂ】好適な具体例にかかる方法によりＳＦ６／Ｏ２をゲートパターニングに使用した装置に比較した、ＢＣｌ３／Ｃｌ２を用いたｐＦＥＴ装置の改良されたＩｏｎ−Ｉｏｆｆの特性を示す。
【図６】フィンの断面図であり、［１００］と［１１０］のＳｉ表面方位の間の表面状態密度の違いを示す。ストレス（ＥＯＸ＝３−８ＭＶ／ｃｍ、温度１２５℃〜１７５℃）中にパッシベートされたＳｉボンドからのＨの離脱が起こり、一方、より強いＳｉ−Ｆボンドはそのままの状態で残る。
【図７】反応拡散モデル（Reaction-Diffusion Model）により描かれたものと一致する時間依存の傾斜を示す。バルク状態より界面状態において、減少メカニズムが優位であることを示している。これは、プレーナ装置とＭｕＧＦＥＴ装置の双方について示され、バルク状態より大きな界面状態により減少メカニズムが優位になることを示している。好適な具体例の方法によりＳＦ６／Ｏ２をゲートパターニングに使用したｐＭＯＳ装置が、ＢＣｌ３／Ｃｌ２を用いた装置と比較される。
【図８】狭いフィン（２０ｎｍ）と広いフィン（１００ｎｍ）について類似の電場分布であり、プレーナ装置の電場評価の方法が、ＭｕＧＦＥＴ装置にも適用できることを示す。
【図９】プレーナ装置とＭｕＧＦＥＴ装置に外挿したＮＢＴＩ寿命を示す。寿命の重要な改良が、好適な具体例にかかる方法によりＳＦ６／Ｏ２をゲートのパターニングに用いた装置において見られる。［１００］表面方向の優位な領域において（ＭｕＧＦＥＴにおいてＬＧ＝１μｍ）、表面状態が少ないことにより、プレーナ装置はより良い寿命を示す。
【図１０】プレーナ装置とＭｕＧＦＥＴ装置の活性化エネルギ（ゲートのパターニングに、ＢＣｌ３／Ｃｌ２を用いた場合（参考）とＳＦ６／Ｏ２を用いた場合）が、Ｈ拡散に対する予想される反応拡散モデルの活性化エネルギと一致し、Ｓｉ−Ｆバンドがストレス中に切れていないことを示す。
【図１１】プレーナ装置とＭｕＧＦＥＴ装置（ゲートのパターニングに、ＢＣｌ３／Ｃｌ２を用いた場合（参考）とＳＦ６／Ｏ２を用いた場合）の、ドレイン電流ノイズスペクトル密度ＳＩＤと入力参考ノイズスペクトル密度ＳＶＧであり、Ｆの導入により、ゲートの誘電性の低下が無いことを示す。
【図１２】プレーナ装置とＭｕＧＦＥＴ装置に外挿したＰＢＴＩ寿命を示す。寿命の重要な改良が、ＳＦ６／Ｏ２をゲートのパターニングし、誘電体をパッシベートするのに用いた装置において見られる（ＭｕＧＦＥＴにおいてＬＧ＝１μｍ）。
【図１３】プレーナ装置とＭｕＧＦＥＴ装置（ゲートのパターニングと誘電体のパッシベーションに、ＢＣｌ３／Ｃｌ２を用いた場合（参考）とＳＦ６／Ｏ２を用いた場合）の、ドレイン電流ノイズスペクトル密度ＳＩＤと入力参考ノイズスペクトル密度ＳＶＧであり、Ｆの導入により、ゲートの誘電性の低下が無いことを示す。
【図１４】プレーナ装置とＭｕＧＦＥＴ装置に外挿したＰＢＴＩ寿命を示す。ＳＥＧ熱量を用いない装置において、エッチング化学反応の影響が無いことが分かる（ＭｕＧＦＥＴにおいてＬＧ＝１μｍ）。
【図１５】ＳＦ６／Ｏ２をゲートのパターニングし、誘電体をパッシベートするのに用いたＭｕＧＦＥＴ装置において、Ｖｔｈ（ＬＧ）依存性の無いことが示され、エッチングの異方性が確認される。
【技術分野】
【０００１】
好適な具体例は、プレーナ装置およびマルチゲート装置のゲートパターニングの分野に関する。
【０００２】
好適な具体例は、特に、ゲートスタックのパターニング中にゲートスタック中に、同時にフッ素を導入することに関する。
【０００３】
好適な具体例は、更に、増加した寿命を有し、大幅にバイアス温度不安定性（ＢＴＩ：Bias Temperature instability）を改良した半導体装置の製造に関する。
【０００４】
好適な具体例では、特に、短いチャネルの装置に対して有益である。
【背景技術】
【０００５】
小型化されたＣＭＯＳ技術（４５ｎｍノードまたはそれ以下）では、ｈｉｇｈ−ｋおよび金属ゲート材料の導入により、装置のきびしい閾値電圧の不安定さや性能の低下による、大きな困難に直面する。この問題は、多量のバルク欠陥と、ｈｉｇｈ−ｋ／金属ゲートスタックの界面状態に関連する。加えて、ゲート誘電体の、優先的な横方向の再酸化は、特に、短いチャネルの装置にとって重大な問題である。誘電体の適当なパッシベーション（保護）は、この問題を解決するために重要である。
【０００６】
界面およびバルクの欠陥を低減するための可能な手段として、フッ素によるＨｆベースのｈｉｇｈ−ｋ誘電体材料のパッシベーションは、Ｈのパッシベーションに代わって魅力的であり、多く研究された。この理由は、Ｆとの間で形成されるＨｆやＳｉのボンドは、Ｈｆ−ＨやＳｉ−Ｈのボンドに比較してずっと強力であることである。形成されたボンドの強度は、ディープサブミクロンのデバイスの標準的な高温ＣＭＯＳプロセスを通った場合でもパッシベーションが維持され、より強固な欠陥パッシベーションは通常のデバイス操作条件ではよりよい耐性を持ち、ＢＴＩの性質を改良する。
【０００７】
フッ素を導入するための従来の方法は、注入技術による手段である。しかしながら、ゲートスタック成長中の多くの注入が、誘電体全体をパッシベートするために必要とされる。注入技術を用いた、ｈｉｇｈ−ｋスタックを含むＨｆＯ２中へのフッ素の取り込みが、Seo らにより開示されている（IEDM Technical Digest, p.647-650, 2005)。しかしながら、ゲートスタック形成中のフッ層の注入は、Mogul et al (IEEE Tans. Electron Dev., pp. 388-394, 1997)に記載されたように、制御できない酸化物の再成長を招くかもしれない。
【０００８】
結論として、ｈｉｇｈ−ｋ誘電体材料中にフッ素を取り込む（パッシベーション）ための、より魅力的な方法が、未だ必要とされる。
【非特許文献１】IEDM Technical Digest, p. 647-650, 2005
【非特許文献２】IEEE Tans. Electron Dev., pp. 388-394, 1997
【発明の開示】
【０００９】
本発明は、ｈｉｇｈ−ｋ材料中にフッ素を取り込むことにより、特にＳｉ−ＨボンドおよびＨｆ−ＨボンドをＳｉ−ＦボンドおよびＨｆ−Ｆにより（特にシリコン基板とＨｆＯ２の界面で）取り込みまたは置き換えることにより、ＨｆＯ２のようなｈｉｇｈ−ｋ材料を含む半導体装置の寿命と性能を向上させるための方法を提供する。
【００１０】
本発明は、ｈｉｇｈ−ｋ誘電体中にフッ素を導入するための新規な方法を提供する。
【００１１】
新規な方法は、反応性の高いＦイオンとラジカルを、金属ゲートのエッチング中に導入することによる。
【００１２】
更に、本発明は、追加の処理工程を必要とせずにフッ素パッシベーションの全ての利益を提供できる、ｈｉｇｈ−ｋ誘電体にフッ素を導入する費用対効果の高い方法を提供する。
【００１３】
本発明は、ｈｉｋｇ−ｋ（即ち、ＳｉＯ２の誘電率より高い誘電率、ｋ＞ｋＳｉＯ２）を有する誘電体層のフッ素パッシベーション（または誘電体層中へのフッ素の導入）を行う方法を提供する。かかる方法は、
少なくともチャネル層（または基板、例えばＳｉ、ＳＯＩ）、ｈｉｇｈ−ｋ誘電体層、および金属ゲート層を含む（または、からなる）ゲートスタック層を提供する工程と、
炭素を含まないフッ素含有プラズマに、ゲートスタック層を晒す工程と、
晒されたゲートスタック層を、７００℃より高い温度で熱処理する工程とを含む。
【００１４】
好適には、本発明の方法では、フッ素含有プラズマは、炭素化合物を含まないプラズマであり、ゲート構造のパターニング（エッチング）中にゲート構造の側壁上に炭素が堆積するのを避ける。
【００１５】
好適には、本発明の方法では、フッ素含有プラズマにゲートスタック層を晒す工程は、ゲートスタック層のパターニング中に行われる。
【００１６】
好適には、本発明の方法では、フッ素含有プラズマにゲートスタック層を晒す工程は、ゲースタック層のドライエッチングと同時またはその後（直後）に行われる。
【００１７】
好適には、ゲートスタック層をドライエッチングする工程と、フッ素含有プラズマにゲートスタックを晒す工程とは、連続して行われる。
【００１８】
好適には、本発明の方法では、フッ素含有プラズマにゲートスタック層を晒す工程は、フッ素含有プラズマを用いた金属ゲートのドライエッチング工程からなる。
【００１９】
好適には、フッ素含有プラズマは、ＳＦ６含有プラズマである。
【００２０】
更に好適には、フッ素含有プラズマは、更にＯ２を含む。
【００２１】
更に好適には、フッ素含有プラズマは、更にＮ２を含む。
【００２２】
好適には、フッ素含有プラズマは、ＳＦ６とＯ２の混合物を含む（または、からなる）。
【００２３】
好適には、本発明の方法では、フッ素含有プラズマは、ＳＦ６とＮ２の混合物を含む（または、からなる）。
【００２４】
好適には、本発明の方法では、フッ素含有プラズマにゲートスタックを晒す工程に先立って、ＢＣｌ３含有プラズマにゲートスタック層を晒す。
【００２５】
更に好適には、本発明の方法では、フッ素含有プラズマにゲートスタックを晒す工程に先立って、ＢＣｌ３含有プラズマを用いて、金属ゲートがエッチングされ、好適には部分的にエッチングされる。
【００２６】
更に好適には、好適には金属ゲート層の初期膜厚の１０％から５０％である残った金属ゲート層が、フッ素含有プラズマを用いてエッチングされる。
【００２７】
換言すれば、本発明の方法では、金属ゲート層の膜厚の１０％から５０％が残された場合にＢＣｌ３含有プラズマに晒す工程が停止し、続いてフッ素含有プラズマに晒される間に、金属ゲート層の膜厚の１０％から５０％が、更にフッ素含有プラズマによりエッチングされる。
【００２８】
更に好適には、ＢＣｌ３含有プラズマは、更にＣｌ２を含む。
【００２９】
好適には、本発明の方法では、ゲートスタック層は、更に金属ゲート層の上に多結晶Ｓｉ（Ｐおｌｙ−Ｓｉ）のようなキャップ層を含む。
【００３０】
好適には、本発明の方法では、金属ゲート層は、ＴｉＮ、ＴａＮ、ＴｉＮ／ＴａＮ、ＴａＣ、ＷＮ２、ＴｉＷ、ＷＳｉ２、ＭｏＳｉ２、Ｍｏ、Ｔｉ、またはＷを含む（または、からなる）層である。
【００３１】
更に好適には、金属ゲート層は、ＴｉＮ、ＴａＮ、ＴｉＮ／ＴａＮ、またはＷを含む（または、からなる）層である。
【００３２】
好適には、金属ゲート層は、デュアルメタルゲートである。
【００３３】
好適には、誘電体層は、Ｈｆを含む層である。
【００３４】
更に好適には、Ｈｆを含む層は、ＨｆＯ２を含む（または、からなる）層である。
【００３５】
更に好適には、Ｈｆを含む層は、ハフニウムシリコン酸化物（ＨｆＳｉｘＯｙ）を含む（または、からなる）層である。
【００３６】
好適には、チャネル層は、少なくともＳｉを含む（または、好適にはからなる）。
【００３７】
好適には、チャネル層は、少なくともＧｅを含む（または、好適にはからなる）。
【００３８】
好適には、チャネル層は、少なくともＩＩＩ／Ｖ族元素を含む（または、好適にはからなる）。
【００３９】
好適には、熱処理は、少なくとも２分間行われる。
【００４０】
好適には、本発明の方法では、熱処理工程は、選択エピタキシャル成長（ＳＥＧ）プロセス中、または急速熱アニール（ＲＴＡ）工程中に行われる。
【００４１】
更に好適には、熱処理工程は、選択エピタキシャル成長（ＳＥＧ）プロセス中に行われる。
【００４２】
好適には、本発明にかかる方法は、半導体装置の製造のために使用される。
【００４３】
更に好適には、半導体装置は、マルチゲート装置（例えばＦｉｎＦＥＴ）であり、そのチャネル層はフィンである。
【００４４】
本発明の他の目的は、本発明にかかる方法を用いて半導体装置を得ることである。
【００４５】
更に好適には、半導体装置は、ＦｉｎＦＥＴのようなマルチゲート装置である。
【００４６】
本発明の内容中で使用される「ｈｉｇｈ−ｋ」の用語は、半導体の分野で良く知られた意味に用いられる。
【００４７】
更に好適には、「ｈｉｇｈ−ｋ」の用語は、ＳｉＯ２の誘電率より高い誘電率、ｋ＞ｋＳｉＯ２の意味に用いられる。
【発明を実施するための最良の形態】
【００４８】
好ましい具体例の目的は、ｈｉｇｈ−ｋ材料中にフッ素を取り込むことにより、更に、Ｓｉ−ＦボンドおよびＨｆ−ＦボンドによりＳｉ−ＨボンドおよびＨｆ−Ｈボンドを取り込み、または（特にシリコン基板とＨｆＯ２の界面において）置き換えることにより、ＨｆＯ２のようなｈｉｇｈ−ｋ材料を含む半導体装置の寿命と特性を向上させることである。
【００４９】
好ましい具体例の目的は、ｈｉｇｈ−ｋ誘電体中にフッ素を導入する新しい方法を提供することである。新規な方法は、金属ゲートエッチング中に、高反応性のＦイオンとラディカルを導入することによる。
【００５０】
更に、好ましい具体例の目的は、追加の処理工程を必要とせず、フッ素パッシベーションの全ての利益が得られる、ｈｉｇｈ−ｋ誘電体にフッ素を導入する費用対効果の高い方法を提供である。
【００５１】
好適な具体例では、半導体装置のゲートスタックをパターニングする方法が提供される。
【００５２】
半導体装置は、プレーナまたはマルチゲート半導体装置のいずれでも良い。
【００５３】
ゲートスタックは、少なくとも金属ゲート層とｈｉｇｈ−ｋ誘電体層を含む。
【００５４】
選択的に、ゲートスタックは、更に、金属ゲート層の上にキャップ層（例えば多結晶Ｓｉ）を含んでも良い。
【００５５】
ゲートスタックの層の少なくとも１つをパターニングする間、ｈｉｇｈ−ｋ誘電体層がフッ化される。
【００５６】
方法は、少なくともゲート誘電体層と、ゲート誘電体層の上の金属ゲート層と、ゲート誘電体層の下のチャネル層とを含む層からなるスタックを提供する工程から始まる。
【００５７】
本発明の方法では、金属ゲート層は、ＴｉＮ、ＴａＮ、ＴｉＮ／ＴａＮ、ＴａＣ、ＷＮ２、ＴｉＷ、ＷＳｉ２、ＭｏＳｉ２、Ｍｏ、Ｔｉ、またはＷを含む（またはからなる）層である。
【００５８】
好適な具体例によれば、金属ゲート層は、ＴｉＮ、ＴａＮ、ＴｉＮ／ＴａＮ、またはＷを含有層（からなる層）である。
【００５９】
好適な具体例では、ｈｉｇｈ−ｋ誘電体層は、例えばＨｆＯ２またはハフニウムシリコン酸化物（ＨｆＳｉｘＯｙ）のようなＨｆ含有層である。
【００６０】
好適な具体例によれば、チャネル層は、少なくともＳｉ、Ｇｅ、またはＩＩＩ／Ｖ族元素の組から選択される。
【００６１】
半導体装置がマルチゲート装置（例えばＦｉｎＦＥＴ）の場合、チャネル層はフィンでよい。
【００６２】
好適な具体例の方法は、ドライエッチングの手段によりゲートスタック層をパターニングし、パターニング中に、少なくとも１つのドライエッチング工程および／またはフッ素含有プラズマを用いた露出工程を行い、フッ素がゲートスタック層の中に取り込まれる。
【００６３】
好適な具体例では、フッ素含有プラズマは、ＳＦ６／Ｏ２のようなＳＦ６含有プラズマである。
【００６４】
好適な具体例では、フッ素含有プラズマは、ＳＦ６／Ｎ２のようなＳＦ６含有プラズマである。
【００６５】
ゲートスタックのパターニング後に、好適には、ゲートスタック層中のフッ素を活性化するために熱処理が行われ、フッ素がｈｉｇｈ−ｋ誘電体層中に拡散され、ゲートスタック層の間の界面にＦボンドが形成される。
【００６６】
好適な具体例では、熱処理工程は、７００℃より高い温度で行われる。
【００６７】
好適な具体例では、熱処理工程は、７００℃より高い温度で数分間（又は少なくとも２分間）行われる。
【００６８】
好適な具体例では、熱処理工程は、選択エピタキシャル成長（ＳＥＧ）プロセス中に行われる、これは、特に、マルチゲート装置（ＭｕｇＦＥＴ、ＦｉｎＦＥＴ等）のようなノンプレーナ装置に魅力的であり、これにより標準ＳＥＧ処理工程が、フィンの再成長に使用される。ＳＥＧ中有にフッ素は拡散でき、ｈｉｇｈ−ｋ誘電体と結びつく（例えば、Ｈｆ−Ｆボンドを界面に形成する）。
【００６９】
更に、上述の方法の使用により、少なくとも１つの金属ゲートとｈｉｇｈ−ｋ誘電体層を含むゲートスタックがエッチングされ、フッ素がゲートスタック層中に取り込まれ、ゲートスタック層の間の界面に安定なＦボンドが実現される。
【００７０】
また、上記好適な具体例にかかる方法により得られる半導体装置が提供される。
【００７１】
第１の態様では、半導体装置中にゲートスタックをパターニングする方法が提供される。このゲートスタックは、少なくとも金属ゲート層とｈｉｇｈ−ｋ誘電体層を含み、これによりゲートスタックの層の少なくとも１つをパターニングする間に、ｈｉｇｈ−ｋ誘電体層がフッ化されて、ダングリングボンドがパッシベートされる。この方法は、少なくとも、少なくともゲート誘電体層とゲート誘電体層の上の金属ゲート層と、ゲート誘電体層の下のチャネル層とを含む層からなるスタックを提供する工程と、ドライエッチングの手段でゲートスタック層をパターニングし、パターニング中に、少なくとも１つのドライエッチング工程および／またはフッ素含有プラズマを用いた露出工程が行われ、ゲートスタック層中にフッ素が取り込まれる工程と、ゲートスタック層中のフッ素を活性化して、フッ素をｈｉｇｈ−ｋ誘電体層中に拡散させ、ゲートスタック層の間の界面で安定したＦボンドを形成する熱処理工程と、を含む。
【００７２】
第１の態様の具体例では、半導体装置は、プレーナまたはマルチゲートの半導体装置である。
【００７３】
本発明の方法では、金属ゲート層は、ＴｉＮ、ＴａＮ、ＴｉＮ／ＴａＮ、ＴａＣ、ＷＮ２、ＴｉＷ、ＷＳｉ２、ＭｏＳｉ２、Ｍｏ、Ｔｉ、またはＷを含む（またはからなる）層であっても良い。
【００７４】
第１の態様の具体例では、金属ゲート層は、ＴｉＮ、ＴａＮ、ＴｉＮ／ＴａＮ、またはＷを含有層（からなる層）である。
【００７５】
第１の態様の具体例では、ｈｉｇｈ−ｋ誘電体層は、例えばＨｆＯ２またはハフニウムシリコン酸化物（ＨｆＳｉｘＯｙ）のようなＨｆ含有層である。
【００７６】
第１の態様の具体例では、チャネル層は、少なくともＳｉ、Ｇｅ、またはＩＩＩ／Ｖ族元素の組から選択される。
【００７７】
第１の態様の具体例では、フッ素含有プラズマは、ＳＦ６／Ｏ２のようなＳＦ６含有プラズマである。
【００７８】
第１の態様の具体例では、フッ素含有プラズマは、ＳＦ６／Ｎ２のようなＳＦ６含有プラズマである。
【００７９】
第１の態様の具体例では、熱処理工程は、７００℃より高い温度で行われる。
【００８０】
第１の態様の具体例では、熱処理工程は、７００℃より高い温度で数分間（又は少なくとも２分間）行われる。
【００８１】
第１の態様の具体例では、熱処理工程は、選択エピタキシャル成長プロセス中に行われる。
【００８２】
第１の態様の具体例では、ゲートスタックは更に、金属ゲート層の上にキャップ層（例えば多結晶Ｓｉ）を含む。
【００８３】
少なくとも１つの金属ゲートとｈｉｇｈ−ｋ誘電体層とを含むゲートスタックをエッチングし、これによって、フッ素をゲートスタック層中に取り込み、ゲートスタック層の間の界面に安定したＦボンドを形成する、上記態様または具体例のいずれかにかかる方法の使用を提供する。
【００８４】
上記態様や具体例のいずれかにかかる方法によって得られた半導体装置が提供される。
【００８５】
以下の記載は、ゲートスタック層のパターニング中にフッ素を取り込むことによりｈｉｇｈ−ｋ誘電体層をパッシベートする方法を示す。多くの変形や修正が可能であることが認識される。
【００８６】
好適な具体例は、新しい、効果的な、そして費用対効果のある、ｈｉｇｈ−ｋ誘電体材料を含むスタックにフッ素を導入する方法に関し、ｈｉｇｈ−ｋは、プレーナ半導体装置またはマルチゲート半導体装置（ＭｕＧＦＥＴ）の一部であるスタックを含む。
【００８７】
好適な具体例の方法は、更に、負（ネガティブ）および正（ポジティブ）のバイアス温度安定性（ＮＢＴＩおよびＰＢＴＩ）の双方を十分に改良する。
【００８８】
好適な具体例では、ｈｉｇｈ−ｋ誘電体材料またはゲート誘電体は、好適には、例えばＨｆＯ２のようなＨｆベース材料である。ｈｉｇｈ−ｋを含むスタックは、更に、ゲート電極を含み、ゲート電極は好適には金属ゲートであり、金属ゲートの好ましい例は、ＴｉＮ、ＴｉＮ／ＴａＮまたはＴａＮであるが、好適な具体例はそれらの金属ゲート層のみに限定されるものではない。
【００８９】
好適な具体例の方法は、Ｆをｈｉｇｈ−ｋ誘電体に導入するために、フッ素含有プラズマ（例えば、ＳＦ６ベースの金属ゲートエッチング化学反応）を使用し、これにより、標準プロセスフロー中の熱処理の後に、ゲートスタック層の界面において優れたＦパッシベーションが得られる。
【００９０】
好適な具体例の方法は、フッ素を導入するためのゲートスタックのパターニング中に、追加のフッ素注入や処理を必要としない、フッ素ベース（例えばＳＦ６ベース）のプラズマへの露出を行うことにより、従来の方法を越える特徴を有する。重要なバイアス温度安定性（ＢＴＩ）の改良に加えて、第１に、ＭｕＧＦＥＴにおいて、よりよいＶｔｈ制御と増加した駆動電流が達成できる。
【００９１】
好適な具体例を使用することにより、（ドライエッチチャンバ中での）パターニング中に、高い反応性のフッ素イオンとラディカルを、ｈｉｇｈ−ｋ誘電体中に導入することが可能となる。この方法は更に、追加の処理工程を必要とせずにフッ素パッシベーションの全ての利益を提供する、費用対効果の良好な方法であることを特徴とする。
【００９２】
好適な具体例の方法を用いたフッ素のゲート誘電体への取り込みは、更に、直列の処理工程として特徴づけられ、これにより、フッ素ベース（例えばＳＦ６ベース）のゲートスタックのエッチング化学反応は、ゲートスタック（例えば金属ゲート層）をエッチングするだけでなく、同時にｈｉｇｈ−ｋ誘電体層中にフッ素を取り込み、界面において誘電体層のパッシベートに必要とされるフッ素量が達成され、ｈｉｇｈ−ｋ誘電体層にフッ素を取り込むのに必要な追加の処理工程を要しない。
【００９３】
好適な具体例では、ゲートスタック（更には、ｈｉｇｈ−ｋ誘電体層）へのフッ素の取り込みは、フッ素含有プラズマを用いた金属ゲート層のドライエッチング中に行われる。このプラズマは、好適には、ＳＦ６／Ｏ２のようなＳＦ６含有プラズマである。フッ素は、好適には、ゲートスタックに取り込むのに十分なフッ素である。フッ素は、ゲートスタックの側壁に蓄積されるが、更に、パターニング後に行われる熱処理工程により、更に輸送／拡散しても良い。
【００９４】
他の好適な具体例では、ゲートスタック（更には、ｈｉｇｈ−ｋ誘電体層）へのフッ素の取り込みは、金属ゲート層のドライエッチング中に行われる。金属ゲート層のパターニングは、少なくとも２つの工程で行われる。第１の工程は、ＢＣｌ３含有プラズマ（例えばＢＣｌ３／Ｃｌ２）で金属ゲート層のバルクをエッチングする工程で、第２の工程は、フッ素含有プラズマ（例えばＳＦ６／Ｏ２）で残りの金属ゲート層をエッチングし、フッ素をゲートスタックに取り込む工程である。
【００９５】
もし必要であれば、補足のフッ素プラズマへの露出を行っても良い。この追加のフッ素への露出は、好適には、（ドライエッチングチャンバ中で）ゲートスタック層のドライエッチングを行った直後に行われる。フッ素処理は、好適には、基板バイアスを印加することなく（エッチングすることなく）フッ素ベースの化学反応（プラズマ）を用いたドライエッチングプラズマで行われる。
【００９６】
他の、好適な具体例では、ゲートスタックへの（更には、ｈｉｇｈ−ｋ誘電体層への）フッ素の取り込みは、フッ素含有プラズマに露出するゲートスタックのパターニング工程の後に行っても良い。
【００９７】
図１の左側には、フッ素含有化学反応を用いない（ＢＣｌ３／Ｃｌ２化学反応を用いた金属ゲートのパターニング）ゲートスタックのパターニング後の、従来の装置（参考装置という）のゲートスタック５の一部が示されている。
【００９８】
示されたゲートスタックは、金属ゲート層（ここではＴｉＮ）３、その下のｈｉｇｈ−ｋ層２（ここではＨｆＯ２）を含む。
【００９９】
ｈｉｇｈ−ｋ層２の下には、Ｓｉ（基板）１が配置されている。
【０１００】
Ｓｉバルクとｈｉｇｈ−ｋ誘電体層との間の界面４が示されている。
【０１０１】
従来の装置では、Ｓｉ−ＨボンドおよびＨｆ−Ｈボンドが、パターニング後９のスタックに存在する。
【０１０２】
図１の右側には、好適な具体例のかかるパターニング後のゲートスタックが示されている。ここでは、フッ素含有プラズマ（例えばＳＦ６／Ｏ２）がゲートスタックのパターニングに用いられ、フッ素がｈｉｇｈ−ｋ誘電体２の中に取り込まれる。
【０１０３】
熱処理工程を行った後、フッ素がｈｉｇｈ−ｋ層２のバルクを通って拡散され、ｈｉｇｈ−ｋの（ダングリングボンドの）パッシベーションが（特に界面４において）行われる。
【０１０４】
Ｓｉ−ＦボンドおよびＨｆ−Ｈボンドは、ゲートスタック中に示されている。
【０１０５】
イオン注入のような、ｈｉｇｈ−ｋ誘電体層中にフッ素を取り込むための従来の方法に比較して、好適な具体例にかかる方法は、制御できない酸化物の再成長のようなｈｉｇｈ−ｋ誘電体へのダメージを避ける優しい方法である。
【０１０６】
金属ゲートエッチング中のフッ素の直列的な取り込みは、同時に、ダングリングボンドの最適のパッシベーションが達成されるという、注意深いバランスを必要とする。
【０１０７】
図２は、ＦｉｎＦＥＴ装置（Ｓｉフィン１５）中に、金属ゲート層１２としてＴｉＮ、ｈｉｇｈ−ｋ誘電体１３としてＨｆＯ２を含むゲートスタックを示す。
【０１０８】
図は更に、エッチングプロセス中の、ハードマスク１０中へのフッ素の拡散と蓄積を示す。
【０１０９】
更に、（ｈｉｇｈ−ｋ）誘電体１３界面に向かうフッ素種の拡散が、熱処理工程中に起きる。
【０１１０】
熱処理工程は、好適には、７００℃より高い温度で行われる。
【０１１１】
熱処理工程は、好適には７００℃より高い温度で、数分間（少なくとも２分間）行われる。
【０１１２】
好適な具体例では、熱処理工程は、選択エピタキシャル成長プロセス中に行われる。
【０１１３】
更に、好適は具体例では、上述の好適な方補により得られた半導体装置が提供される。
【実施例１】
【０１１４】
好適な具体例にかかるＭｕＧＦＥＴ装置の作製
ＭｕＧＦＥＴ装置は、標準的な［１００］／［１１０］（上表面）のＳＯＩ基板上に作製される。フィン高さＨｆｉｎ＝６０ｎｍであり、フィン幅は２０ｎｍまで小さくなる。
【０１１５】
フィンパターニングの後に、装置に対してＨ２アニールが行われ、サイドウォールを平坦にし、角を丸くした。ゲートスタックは、２ｎｍのＨｆＯ２／１ｎｍのＳｉＯ２ゲート誘電体の上の、５ｎｍのＡＬＤのＴｉＮ層からなる。
【０１１６】
１００ｎｍの多結晶が、キャップ層として使用される。
【０１１７】
ゲートスタックの堆積後に、酸化物ハードマスク（ＨＭ）を用いて、多結晶シリコンがパターニングされ、ＴｉＮ層の上でパターニングが止まる。
【０１１８】
ＴｉＮエッチングでは、ＢＣｌ３／Ｃｌ２が、参考装置に対して用いられた。
【０１１９】
他の装置では、ゲートエッチング化学反応としてＳＦ６／Ｏ２が使用された。この化学反応の利点は、ＴｉＮ層をエッチングするとともに、ｈｉｇｈ−ｋ誘電体の界面をパッシベートするのに必要な量のＦが導入されることである。
【０１２０】
この方法は、プレーナ装置およびＭｕＧＦＥＴ装置の双方に適用された。
【０１２１】
ゲートのパターニング後に、エクステンションが注入され（大きな角度）、４５ｎｍリセスのＲＴＣＶＤ窒化物スペーサが形成された。
【０１２２】
次に、Ｓｉ選択エピタキシャル成長（ＳＥＧ）膜が、８１０℃で、ｎＭＯＳのＳ／Ｄ領域上に形成され、また、７５０℃で、ｐＭＯＳ上にＳｉＧｅのＳＥＧ膜が形成された。
【０１２３】
ＭｕＧＦＥＴ中のＳＥＧは、本質的な高いＳ／Ｄ直列抵抗を低減するための、キー処理工程である。
【０１２４】
処理工程の熱量は、ＦパッシベーションのためのＳＦ６化学反応の効果に対して重要である。
【０１２５】
ＳＥＧ熱量は、更にＦの拡散を可能とし、Ｓｉ−Ｆボンドの形成を助ける。
【０１２６】
次に、ゲートＨＭが除去され、ＨＤＤ注入が行われた。ドーパントは、１０５０℃のスパイクアニールで活性化され、ＮｉＳｉがサリサイドとして使用された。
【実施例２】
【０１２７】
ゲートエッチング処理およびトランジスタ特性
金属ゲートエッチングプロセスが、図２に模式的に示されている。これは等方性エッチングであり、それゆえに装置の全ての側面に対して同じ影響を与える。
【０１２８】
ＴｉＮのエッチング中に、ハードマスク（ＨＭ）中へのＦの拡散と蓄積が行われる。
【０１２９】
次に続くＳＥＧ工程（７５０〜８１０℃）の熱量は、蓄積されたＦが誘電体界面に向かって更に拡散するのを助ける。界面状態をパッシベーションするために、および／または既存のＳｉ−Ｈ／Ｈｆ−ＨのＨ原子を置き換わるためにより弱いボンドにするための、必要な活性化エネルギが提供される。
【０１３０】
図３は、ｎＦＥＴおよびｐＦＥＴの、飽和電圧Ｖｔｈとゲート長（ＬＧ）との関係を示す。
【０１３１】
異常なＶｔｈの特性が、参考装置（金属ゲートのエッチング中にＳＦ６化学反応を用いない）で見られ、ｎＭＯＳのでは上昇し、ｐＭＯＳでは上昇が拡大している。この特性は、装置作製中にゲートエッジに生じたプロセスダメージに典型的に起因するものである。
【０１３２】
ＳＦ６／Ｏ２装置は、この化学反応がゲートエッジのトラップを中和し、および／またはエッジのおける再酸化を防止することを示す特性を表さない。
【０１３３】
図４においてこれが再度示される。ここでは、標準化されたゲートリーク電流（ＪＧ）が、ゲート長（ＬＧ）の関数として示される。
【０１３４】
ゲートエッジの再酸化およびダメージにより、標準化されたゲートリーク（ＪＧ）がＬＧの関数として減少する。しかしながら、金属ゲートエッチング中にＳＦ６ベースの化学反応を用いた装置への影響は大きく減少する。
【０１３５】
ＳＦ６を用いたｎＦＥＴおよびｐＦＥＴの改良されたＩｏｎ−Ｉｏｆｆの特性が、図５Ａおよび図５Ｂに示されている。
【実施例３】
【０１３６】
ゲート誘電体に取り込まれたフッ素を有する装置の信頼性の結果
中断ストレス（０．５秒の遅延）ＢＴＩ測定は、絶対値が１〜２．２Ｖの範囲のストレスＶＧと、１２５℃から１７５℃の温度範囲で行われた。
【０１３７】
研究されたＭｕＧＦＥＴ装置（Ｗｆｉｎ≦Ｈｆｉｎ）は、Ｗｆｉｎ＝２０ｎｍ、Ｈｆｉｎ＝６０ｎｍ、Ｎｆｉｎs＝３０（種々のＬＧ）である。プレーナ装置（Ｗｆｉｎ＞＞Ｈｆｉｎ）では、ＬＧ＝Ｗｆｉｎ＝１μｍである。
【０１３８】
Ｓｉ−ＦボンドおよびＨｆ−Ｆボンドは、Ｓｉ−ＨボンドおよびＨｆ−Ｈボンドより高い分解エネルギを有し、典型的な操作条件と同じまたはより高いストレス条件、例えば１２５〜１７５℃の温度で３〜８ＭＶ／ｃｍの電場（Ｅｏｘ）では分解しない（図６参照）。
【０１３９】
図７は、ＭｕＧＦＥＴ装置とプレーナＳＯＩ装置中のＥｏｘ分布が類似することを示す。結果として同じＥｏｘ評価方法が双方のケースで使用される。
【０１４０】
図８は、フッ素の無いＢＣｌ３／Ｃｌ２を使用した装置（更に、上述のような８１０℃のエピタキシャル成長（ＳＥＧ））と比較した、金属ゲートエッチング中にＳＦ６／Ｏ２エッチング化学反応が用いられた装置（更に、上述のような８１０℃のエピタキシャル成長（ＳＥＧ））のＮＢＴＩ寿命の改良を示す。
【０１４１】
これは、プレーナ装置とＭｕＧＦＥＴ装置の双方を示す。
【０１４２】
プレーナ装置の効果的な領域は、［１００］面の上が優位であり、一方、ＭｕＧＦＥＴ装置では、［１１０］側壁で優位である（ここで、Ａ＝ＮｆｉｎｓＬｇａｔｅ（Ｗｆｉｎ＋２Ｈｆｉｎ）である）。
【０１４３】
この改良は、界面におけるＦの存在が、［１００］と［１１０］のＳｉ面方位の双方に対して有効であることを示す。
【０１４４】
ＭｕＧＦＥＴ装置に比較してより長い寿命がプレーナ装置で観察されたのは、［１００］に比較して、［１１０］面方位において、Ｓｉボンドの数が多いことと矛盾しない（図６参照）。
【０１４５】
ＢＴＩの時間依存性の傾きは、０．２から０．２５に変化する（図７参照）。この場合、反応拡散モデルは、低下メカニズムは、ホールのトラップよりもむしろ界面からのＨの拡散によることを示唆している。
【０１４６】
この示唆は、図１０に示される活性化エネルギ（０．１６〜０．２ｅＶ）によっても確認される。
【０１４７】
参考装置およびＦパッシベート装置は、界面からの水素の拡散に支配されるという、類似した低下メカニズムを示す。これは、ストレス中に、より弱いＳｉ−Ｈボンド／Ｈｆ−Ｈボンドのみが分離し、Ｆでパッシベートされた装置の場合の寿命の改良は、界面における安定したＳｉ−Ｆボンド／Ｈｆ−Ｆボンドの存在によることを示す。
【０１４８】
誘電体上のＦの有害な効果が知られているが、低周波１／ｆノイズ測定が、誘電体の品質の更なる調査のために行われた。
【０１４９】
図１１は、ｐＭＯＳプレーナおよびＭｕＧＦＥＴの、参考装置およびＦパッシベート装置の、ドレイン電流ノイズスペクトル密度ＳＩＤ／ＩＤ２と縮小された（scaled）入力参考ノイズＳＶＧを示す。
【０１５０】
Ｆによる追加の誘電性の低下は観察されない。
【０１５１】
プレーナ装置における、より低いノイズスペクトル密度は、優位な面方位の異なりと矛盾しない。
【０１５２】
ｎＭＯＳ装置の、ＰＢＴＩおよび１／ｆノイズについて、類似の結果が得られている（図１２および図１３）。
【実施例４】
【０１５３】
類似のエッチング化学反応を有するｎＭＯＳ装置に対する熱量の役割
ＳＥＧ熱量の役割を調査するために、上述の実施例に記載されたものと同じエッチング化学反応（ＢＣｌ３／Ｃｌ２化学反応（フッ素無し）と、ＳＦ６／Ｏ２化学反応を含む好適な具体例にかかる化学反応とを用いた参考）を有するが、ＳＥＧが行われないｎＭＯＳ装置が作製された。この場合、ハードマスク（ＨＭ）は事前に熱量を与えることなく除去した。
【０１５４】
図１４は、この場合、参考装置とＳＦ６エッチング装置との間で寿命に対して大きな差が無いことを示す。また、１／ｆ特性および活性化エネルギにおいても、違いは観察されなかった。
【０１５５】
これにより、ＳＥＧの熱量が、Ｆ拡散およびボンディングにとって重要であることが確認される。
【０１５６】
図１５に示すΔＶｔｈ（ＬＧ）依存性のなさは、装置のサイドウォール／ゲートエッジからと同様に、上部から、等方的にＦが拡散し、ＬＧに依存しないことを示唆する。
【図面の簡単な説明】
【０１５７】
全ての図面は、本発明の幾つかの態様及び具体例を記載することを目的とする。装置は、明確化のために、単純な方法で描かれる。必ずしも全ての代替えや選択が示されるものではなく、それゆえに本発明は、所定の図面の内容に限定されるものではない。異なった図において、同様の符号は、同じ部分を示すように用いられる。
【０１５８】
【図１】ＢＣｌ３／Ｃｌ２化学反応を用いたゲートのパターニング後における積層を、（好適な具体例による）ＳＦ６／Ｏ２含有化学反応を用いたゲートのパターニングと比較して示す。ここではフッ素はスタック中に取り込まれている。
【図２】エッチングプロセス中の、ハードマスク中へのフッ素の拡散と蓄積を示す。更に、続きＳＥＧ工程の熱量により、誘電体界面に向かうフッ素種の拡散が発生する。
【図３】ゲート長を関数とした閾値電圧（Ｖｔｈ）を示す。参考のＢＣｌ３／Ｃｌ２パターニング装置（従来技術）と比較して、好適な具体例に方法によりゲートのパターニングにＳＦ６／Ｏ２を用いた装置において、異常なＶｔｈの特性（ｎＭＯＳにおける増大、およびｐＭＯＳにおける増大の拡大）は見られない。
【図４】ゲート長を関数として標準化したゲートリークを示す。好適な具体例にかかる方法によりＳＦ６／Ｏ２をゲートパターニングに使用した装置に比較して、ＢＣｌ３／Ｃｌ２を用いた装置では、高い横方向の酸化物再成長が見られる。
【図５Ａ】好適な具体例にかかる方法によりＳＦ６／Ｏ２をゲートパターニングに使用した装置に比較した、ＢＣｌ３／Ｃｌ２を用いたｎＦＥＴ装置の改良されたＩｏｎ−Ｉｏｆｆの特性を示す。
【図５Ｂ】好適な具体例にかかる方法によりＳＦ６／Ｏ２をゲートパターニングに使用した装置に比較した、ＢＣｌ３／Ｃｌ２を用いたｐＦＥＴ装置の改良されたＩｏｎ−Ｉｏｆｆの特性を示す。
【図６】フィンの断面図であり、［１００］と［１１０］のＳｉ表面方位の間の表面状態密度の違いを示す。ストレス（ＥＯＸ＝３−８ＭＶ／ｃｍ、温度１２５℃〜１７５℃）中にパッシベートされたＳｉボンドからのＨの離脱が起こり、一方、より強いＳｉ−Ｆボンドはそのままの状態で残る。
【図７】反応拡散モデル（Reaction-Diffusion Model）により描かれたものと一致する時間依存の傾斜を示す。バルク状態より界面状態において、減少メカニズムが優位であることを示している。これは、プレーナ装置とＭｕＧＦＥＴ装置の双方について示され、バルク状態より大きな界面状態により減少メカニズムが優位になることを示している。好適な具体例の方法によりＳＦ６／Ｏ２をゲートパターニングに使用したｐＭＯＳ装置が、ＢＣｌ３／Ｃｌ２を用いた装置と比較される。
【図８】狭いフィン（２０ｎｍ）と広いフィン（１００ｎｍ）について類似の電場分布であり、プレーナ装置の電場評価の方法が、ＭｕＧＦＥＴ装置にも適用できることを示す。
【図９】プレーナ装置とＭｕＧＦＥＴ装置に外挿したＮＢＴＩ寿命を示す。寿命の重要な改良が、好適な具体例にかかる方法によりＳＦ６／Ｏ２をゲートのパターニングに用いた装置において見られる。［１００］表面方向の優位な領域において（ＭｕＧＦＥＴにおいてＬＧ＝１μｍ）、表面状態が少ないことにより、プレーナ装置はより良い寿命を示す。
【図１０】プレーナ装置とＭｕＧＦＥＴ装置の活性化エネルギ（ゲートのパターニングに、ＢＣｌ３／Ｃｌ２を用いた場合（参考）とＳＦ６／Ｏ２を用いた場合）が、Ｈ拡散に対する予想される反応拡散モデルの活性化エネルギと一致し、Ｓｉ−Ｆバンドがストレス中に切れていないことを示す。
【図１１】プレーナ装置とＭｕＧＦＥＴ装置（ゲートのパターニングに、ＢＣｌ３／Ｃｌ２を用いた場合（参考）とＳＦ６／Ｏ２を用いた場合）の、ドレイン電流ノイズスペクトル密度ＳＩＤと入力参考ノイズスペクトル密度ＳＶＧであり、Ｆの導入により、ゲートの誘電性の低下が無いことを示す。
【図１２】プレーナ装置とＭｕＧＦＥＴ装置に外挿したＰＢＴＩ寿命を示す。寿命の重要な改良が、ＳＦ６／Ｏ２をゲートのパターニングし、誘電体をパッシベートするのに用いた装置において見られる（ＭｕＧＦＥＴにおいてＬＧ＝１μｍ）。
【図１３】プレーナ装置とＭｕＧＦＥＴ装置（ゲートのパターニングと誘電体のパッシベーションに、ＢＣｌ３／Ｃｌ２を用いた場合（参考）とＳＦ６／Ｏ２を用いた場合）の、ドレイン電流ノイズスペクトル密度ＳＩＤと入力参考ノイズスペクトル密度ＳＶＧであり、Ｆの導入により、ゲートの誘電性の低下が無いことを示す。
【図１４】プレーナ装置とＭｕＧＦＥＴ装置に外挿したＰＢＴＩ寿命を示す。ＳＥＧ熱量を用いない装置において、エッチング化学反応の影響が無いことが分かる（ＭｕＧＦＥＴにおいてＬＧ＝１μｍ）。
【図１５】ＳＦ６／Ｏ２をゲートのパターニングし、誘電体をパッシベートするのに用いたＭｕＧＦＥＴ装置において、Ｖｔｈ（ＬＧ）依存性の無いことが示され、エッチングの異方性が確認される。
【特許請求の範囲】
【請求項１】
ｈｉｇｈ−ｋ誘電体層のフッ素パッシベーション方法であって、
少なくともチャネル層、ｈｉｇｈ−ｋ誘電体層、および金属ゲート層を含むゲートスタック層を提供する工程と、
炭素化合物を含まないフッ素含有プラズマに、ゲートスタック層を晒す工程と、
晒されたゲートスタック層を、７００℃より高い温度で熱処理する工程と、を含む方法。
【請求項２】
フッ素含有プラズマにゲートスタック層を晒す工程は、ゲートスタック層のパターニング中に行われる請求項１に記載の方法。
【請求項３】
フッ素含有プラズマにゲートスタック層を晒す工程は、ゲースタック層のドライエッチングと同時またはその後に行われる請求項１または２に記載の方法。
【請求項４】
フッ素含有プラズマにゲートスタック層を晒す工程は、フッ素含有プラズマを用いた金属ゲートのドライエッチング工程からなる請求項１または２に記載の方法。
【請求項５】
フッ素含有プラズマは、ＳＦ６含有プラズマである請求項１〜４のいずれかに記載の方法。
【請求項６】
フッ素含有プラズマは、更にＯ２を含む請求項１〜５のいずれかに記載の方法。
【請求項７】
フッ素含有プラズマは、ＳＦ６とＯ２の混合物を含む請求項５または６に記載の方法。
【請求項８】
フッ素含有プラズマにゲートスタック層を晒す工程に先立って、ＢＣｌ３含有プラズマにより金属ゲート層が部分的にエッチングされる請求項１〜７のいずれかに記載の方法。
【請求項９】
部分的にエッチングされた金属ゲート層は、更にフッ素含有プラズマによって完全にエッチングされる請求項８に記載の方法。
【請求項１０】
ＢＣｌ３含有プラズマは、更にＣｌ２を含む請求項８または９に記載の方法。
【請求項１１】
ゲートスタック層は、更に金属ゲート層の上に多結晶Ｓｉのようなキャップ層を含む請求項１〜１０のいずれかに記載の方法。
【請求項１２】
金属ゲート層は、ＴｉＮ、ＴａＮ、ＴｉＮ／ＴａＮ、ＴａＣ、ＷＮ２、ＴｉＷ、ＷＳｉ２、ＭｏＳｉ２、Ｍｏ、Ｔｉ、またはＷを含む層である請求項１〜１１のいずれかに記載の方法。
【請求項１３】
金属ゲート層は、デュアルメタルゲートである請求項１〜１２のいずれかに記載の方法。
【請求項１４】
誘電体層は、Ｈｆを含む層である請求項１〜１３のいずれかに記載の方法。
【請求項１５】
Ｈｆを含む層は、ＨｆＯ２を含む層である請求項１４に記載の方法。
【請求項１６】
Ｈｆを含む層は、ハフニウムシリコン酸化物を含む層である請求項１４に記載の方法。
【請求項１７】
チャネル層は、少なくともＳｉを含む請求項１〜１６のいずれかに記載の方法。
【請求項１８】
チャネル層は、少なくともＧｅを含む請求項１〜１７のいずれかに記載の方法。
【請求項１９】
チャネル層は、少なくともＩＩＩ／Ｖ族元素を含む請求項１〜１８のいずれかに記載の方法。
【請求項２０】
熱処理は、少なくとも２分間行われる請求項１〜１９のいずれかに記載の方法。
【請求項２１】
熱処理工程は、選択エピタキシャル成長プロセス中、または急速熱アニール（ＲＴＡ）工程中に行われる請求項１〜２０のいずれかに記載の方法。
【請求項２２】
半導体装置の製造のための請求項１〜２１のいずれかに記載の方法。
【請求項２３】
半導体装置は、マルチゲート装置であり、そのチャネル層はフィンである請求項２２に記載の方法。
【請求項２４】
請求項１〜２１のいずれかに記載の方法で得られた半導体装置。
【請求項１】
ｈｉｇｈ−ｋ誘電体層のフッ素パッシベーション方法であって、
少なくともチャネル層、ｈｉｇｈ−ｋ誘電体層、および金属ゲート層を含むゲートスタック層を提供する工程と、
炭素化合物を含まないフッ素含有プラズマに、ゲートスタック層を晒す工程と、
晒されたゲートスタック層を、７００℃より高い温度で熱処理する工程と、を含む方法。
【請求項２】
フッ素含有プラズマにゲートスタック層を晒す工程は、ゲートスタック層のパターニング中に行われる請求項１に記載の方法。
【請求項３】
フッ素含有プラズマにゲートスタック層を晒す工程は、ゲースタック層のドライエッチングと同時またはその後に行われる請求項１または２に記載の方法。
【請求項４】
フッ素含有プラズマにゲートスタック層を晒す工程は、フッ素含有プラズマを用いた金属ゲートのドライエッチング工程からなる請求項１または２に記載の方法。
【請求項５】
フッ素含有プラズマは、ＳＦ６含有プラズマである請求項１〜４のいずれかに記載の方法。
【請求項６】
フッ素含有プラズマは、更にＯ２を含む請求項１〜５のいずれかに記載の方法。
【請求項７】
フッ素含有プラズマは、ＳＦ６とＯ２の混合物を含む請求項５または６に記載の方法。
【請求項８】
フッ素含有プラズマにゲートスタック層を晒す工程に先立って、ＢＣｌ３含有プラズマにより金属ゲート層が部分的にエッチングされる請求項１〜７のいずれかに記載の方法。
【請求項９】
部分的にエッチングされた金属ゲート層は、更にフッ素含有プラズマによって完全にエッチングされる請求項８に記載の方法。
【請求項１０】
ＢＣｌ３含有プラズマは、更にＣｌ２を含む請求項８または９に記載の方法。
【請求項１１】
ゲートスタック層は、更に金属ゲート層の上に多結晶Ｓｉのようなキャップ層を含む請求項１〜１０のいずれかに記載の方法。
【請求項１２】
金属ゲート層は、ＴｉＮ、ＴａＮ、ＴｉＮ／ＴａＮ、ＴａＣ、ＷＮ２、ＴｉＷ、ＷＳｉ２、ＭｏＳｉ２、Ｍｏ、Ｔｉ、またはＷを含む層である請求項１〜１１のいずれかに記載の方法。
【請求項１３】
金属ゲート層は、デュアルメタルゲートである請求項１〜１２のいずれかに記載の方法。
【請求項１４】
誘電体層は、Ｈｆを含む層である請求項１〜１３のいずれかに記載の方法。
【請求項１５】
Ｈｆを含む層は、ＨｆＯ２を含む層である請求項１４に記載の方法。
【請求項１６】
Ｈｆを含む層は、ハフニウムシリコン酸化物を含む層である請求項１４に記載の方法。
【請求項１７】
チャネル層は、少なくともＳｉを含む請求項１〜１６のいずれかに記載の方法。
【請求項１８】
チャネル層は、少なくともＧｅを含む請求項１〜１７のいずれかに記載の方法。
【請求項１９】
チャネル層は、少なくともＩＩＩ／Ｖ族元素を含む請求項１〜１８のいずれかに記載の方法。
【請求項２０】
熱処理は、少なくとも２分間行われる請求項１〜１９のいずれかに記載の方法。
【請求項２１】
熱処理工程は、選択エピタキシャル成長プロセス中、または急速熱アニール（ＲＴＡ）工程中に行われる請求項１〜２０のいずれかに記載の方法。
【請求項２２】
半導体装置の製造のための請求項１〜２１のいずれかに記載の方法。
【請求項２３】
半導体装置は、マルチゲート装置であり、そのチャネル層はフィンである請求項２２に記載の方法。
【請求項２４】
請求項１〜２１のいずれかに記載の方法で得られた半導体装置。
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１】
【図２】
【図８】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１】
【図２】
【図８】
【公開番号】特開２００８−１７７５６４（Ｐ２００８−１７７５６４Ａ）
【公開日】平成２０年７月３１日（２００８．７．３１）
【国際特許分類】
【外国語出願】
【出願番号】特願２００８−３４６２（Ｐ２００８−３４６２）
【出願日】平成２０年１月１０日（２００８．１．１０）
【出願人】（５９１０６０８９８）アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ (302)
【氏名又は名称原語表記】ＩＮＴＥＲＵＮＩＶＥＲＳＩＴＡＩＲ ＭＩＣＲＯ−ＥＬＥＫＴＲＯＮＩＣＡ ＣＥＮＴＲＵＭ ＶＺＷ
【出願人】（５９９０９８４９３）カー・イュー・ルーベン・リサーチ・アンド・ディベロップメント (83)
【氏名又は名称原語表記】Ｋ．Ｕ． Ｌｅｕｖｅｎ Ｒｅｓｅａｒｃｈ ＆ Ｄｅｖｅｌｏｐｍｅｎｔ
【Ｆターム（参考）】
【公開日】平成２０年７月３１日（２００８．７．３１）
【国際特許分類】
【出願番号】特願２００８−３４６２（Ｐ２００８−３４６２）
【出願日】平成２０年１月１０日（２００８．１．１０）
【出願人】（５９１０６０８９８）アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ (302)
【氏名又は名称原語表記】ＩＮＴＥＲＵＮＩＶＥＲＳＩＴＡＩＲ ＭＩＣＲＯ−ＥＬＥＫＴＲＯＮＩＣＡ ＣＥＮＴＲＵＭ ＶＺＷ
【出願人】（５９９０９８４９３）カー・イュー・ルーベン・リサーチ・アンド・ディベロップメント (83)
【氏名又は名称原語表記】Ｋ．Ｕ． Ｌｅｕｖｅｎ Ｒｅｓｅａｒｃｈ ＆ Ｄｅｖｅｌｏｐｍｅｎｔ
【Ｆターム（参考）】
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