【課題】Ｓｉウエハ等の半導体基板上に形成された特に高アスペクト比の穴に、バリア層やＡｌ層等となるターゲット材料を成膜した際に、穴の側壁面及び底面をターゲット材料で完全に覆うことを可能にすることにより、スパイクの発生や導通不良の発生を防止することが可能な、半導体素子の製造方法を提供する。
【解決手段】半導体基板１上の絶縁層２に穴３を形成する。ターゲット５と半導体基板１との距離を第１の値Ｌ２とする第１のスパッタリングによってターゲット材料５ａを穴３に成膜し、上記距離を第１の値Ｌ２よりも小さい第２の値Ｌ１とする第２のスパッタリングにより、ターゲット材料５ａを穴３に成膜する。第１のスパッタリングは異方性スパッタリングであり、第２のスパッタリングは等方性スパッタリングである。また、第１のスパッタリングはロングスロースパッタである。 （もっと読む）

【課題】埋め込みゲート電極脇の材料層の後退が防止され、これによって特性の向上が図られた半導体装置を提供する。
【解決手段】半導体基板１上に溝パターンａを有して設けられた絶縁膜１００と、溝パターンａの内壁を覆う状態で設けられたゲート絶縁膜９と、ゲート絶縁膜９を介して溝パターンａ内を埋め込むと共に、絶縁膜１００上における溝パターンａの両側に溝パターンａよりも幅広に張り出して形成されたゲート電極１０１とを備えたことを特徴とする半導体装置１０４。 （もっと読む）

【課題】半導体装置において、デバイス特性及び信頼性を向上させる。
【解決手段】半導体装置を、半導体基板６上に形成された化合物半導体積層構造１と、少なくとも化合物半導体積層構造１の表面に露出している部分を覆う第１絶縁膜４と、第１絶縁膜４上に形成された第２絶縁膜５とを備えるものとし、第２絶縁膜５を第１絶縁膜４よりも水素を多く含むものとする。 （もっと読む）

【課題】ソース／ドレイン電極の下側のポテンシャル障壁を低くすることにより、寄生抵抗の増大を防止することを目的とする。
【解決手段】本発明に係るヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、チャネル層３０と、チャネル層３０上にスペーサ層４０を介して形成されたバリア層５０を備える。そして、バリア層５０上に形成されたゲート電極８０と、バリア層５０上に、ゲート電極８０を挟んで形成されたソース／ドレイン電極７０とを備える。スペーサ層４０は、ゲート電極８０の下側の領域に形成され、チャネル層３０およびバリア層５０のいずれよりもバンドギャップが大きい第１のスペーサ層４１を備える。そして、スペーサ層４０は、ソース／ドレイン電極７０の下側の領域に形成され、第１のスペーサ層４１よりもバンドギャップが小さい第２のスペーサ層４２を備える。 （もっと読む）

【課題】ソース／ドレイン電極の下側のポテンシャル障壁を低くして、ソース／ドレイン電極下側の寄生抵抗を低減することを目的とする。
【解決手段】本発明に係るヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、チャネル層３０と、チャネル層３０上にスペーサ層４０を介して形成されたバリア層５０とを備える。バリア層５０上に形成されたゲート電極８０と、バリア層５０上に、ゲート電極８０を挟んで形成されるソース／ドレイン電極７０とを備える。そして、ソース／ドレイン電極７０下側の少なくとも一部の領域、例えば、バリア層５０、スペーサ層４０、チャネル層３０のに形成されるｎ型不純物領域９０を備える。 （もっと読む）

【課題】ソース抵抗を下げて相互コンダクタンスを向上させながら、絶縁膜を形成して耐性や信頼性を向上させることができるようにする。
【解決手段】半導体装置を、リセス７を有する半導体積層構造１５と、半導体積層構造１５上に形成され、リセス７に対応する位置に開口部を有する金属層９と、リセス７に設けられ、傘部８Ａと軸部８Ｂとを有するゲート電極８と、金属層９上に形成され、ゲート電極８を挟んで両側に設けられたドレイン電極１０及びソース電極１１とを備えるものとし、金属層９の開口部を、リセス７の開口部の大きさと同じか、又は、それよりも大きくし、金属層９を、ゲート電極８の傘部８Ａの下側に入り込むように形成する。 （もっと読む）

【課題】余分な工程を削減し二重ダマシン構造を形成できる製造工程を提供する。
【解決手段】二重ダマシン構造を製造する工程である。この工程は、スタックの上方に２
個のマスクが形成される絶縁体層とストップ層を含むスタックを形成するものである。マスクのうちの１個は、絶縁体層にビアあるいはコンタクト開口を形成するのに用いられ、第２のマスクは絶縁体層の相互接続のための凹部を形成するのに用いられる。より好ましくは、凹部はビアあるいはコンタクト開口に先行して形成される。 （もっと読む）

【課題】シートキャリア濃度を向上させると共に、シートキャリア濃度の向上効果を有効に利用する電界効果トランジスタを実現できるようにする。
【解決手段】電界効果トランジスタは、基板１１の上に形成された第１の窒化物半導体層１３と、第１の窒化物半導体層１３の上に形成され、第１の窒化物半導体層１３と比べてバンドギャップが大きい第２の窒化物半導体層１４と、第２の窒化物半導体層１４の上に形成された結晶性の窒化シリコンからなる第１の絶縁膜１５と、第１の絶縁膜１５の上に形成された第２の絶縁膜１６とを備えている。第２の絶縁膜１６の上には、ゲート電極２１が形成されている。ゲート電極２１の両側方にはソース電極２２及びドレイン電極２２が形成されている。 （もっと読む）

【課題】均一性や生産性が高いと共に、高周波性能として、雑音指数が小さく、かつ付随利得の大きい電界効果トランジスタ（ＦＥＴ）、このＦＥＴを備える半導体チップ及び半導体装置を提供すること。
【解決手段】本発明のＦＥＴ１は、ＧａＡｓ半導体基板２の上に、ｉ形ＧａＡｓバッファ層３と、ｉ形ＩｎＧａＡｓ二次元電子ガス層４と、ｎ形ＡｌＧａＡｓ電子供給層５と、が積み上げられ、ｎ形ＡｌＧａＡｓ電子供給層５の上に線状にショットキー性接触するゲート電極１２があり、ゲート電極１２の両横から離れ、かつｎ形ＡｌＧａＡｓ電子供給層５の上に、ｎ形ＩｎＧａＰエッチング停止層６と、続いて同程度の横位置でｎ形ＧａＡｓコンタクト層７とが積み上げられ、ｎ形ＧａＡｓコンタクト層７の上にコンタクト層７の端から離れて帯状にオーム性接触をする電極として各側にソース電極９とドレイン電極１０とを備える。 （もっと読む）

【課題】トップコンタクト型のＦＥＴと同様のコンタクト抵抗を実現し、かつボトムコンタクト型のＦＥＴなみの微細構造の作製を可能とする。
【解決手段】ゲート電極１１と、前記ゲート電極１１上に形成されたゲート絶縁膜１２と、前記ゲート絶縁膜１２上に形成された半導体層１３と、前記ゲート絶縁膜１２上で前記半導体層１３の両端に形成されたソース・ドレイン電極１４、１５とを有し、前記各ソース・ドレイン電極１４、１５は、前記半導体層１３側に延長形成されたひさし部１６を有し、該ひさし部１６の前記ゲート絶縁膜１２側に向いている下面が前記半導体層１３の少なくとも一部に接続されている。 （もっと読む）

【課題】本発明によれば、改良した移動特性を有する電気デバイスおよび電気デバイスの移動特性を調整する方法を提供する。
【課題を解決するための手段】 本発明の一態様によると、並列または直列に接続された少なくとも２つのトランジスタセグメント、または、少なくとも２つのトランジスタを含む電気デバイスを提供するものであって、少なくとも２つのトランジスタセグメント、または、少なくとも２つのトランジスタは異なったトポロジーおよび異なった材料特性の少なくとも１つのために、異なってはいるものの、単一の移動特性を有することを特徴とする。 （もっと読む）

【課題】ピン電界効果トランジスタ及びその製造方法を提供する。
【解決手段】ピン電界効果トランジスタは、基板１００上に具備されるアクティブピン１０２と、アクティブピン１０２の表面に具備されるゲート酸化膜パターン１０４と、ゲート酸化膜パターン１０４上に具備され、アクティブピン１０２と交差するように延長される第１電極パターン１０６ｂと、第１電極パターン１０６ｂ上に積層され、第１電極パターン１０６ｂに対して広い線幅を有する第２電極パターン１０８ａ及び第１電極パターン１０６ｂ両側のアクティブピン１０２表面下に具備されるソース／ドレイン拡張領域１１０を含む。このようなピン電界効果トランジスタは、優れた性能を有するのみならず、ＧＩＤＬ電流が減少される。 （もっと読む）

【課題】
素子領域周辺をエッチングして素子分離を行ない、かつ優れた特性を有する化合物半導体装置とその製造方法を提供する。
【解決手段】
化合物半導体装置は、ＩｎＰ基板と、ＩｎＰ基板上方にエピタキシャル積層で形成されたメサであって、チャネル層、チャネル層上方のキャリア供給層、キャリア供給層上方のコンタクト用キャップ層を含むメサと、キャップ層上に形成された一対のオーミック電極である、ソース電極とドレイン電極と、一対のオーミック電極の間でキャップ層を除去して形成され、キャリア供給層を露出するリセスと、リセスから離れる方向にキャップ層のエッジから後退して、キャップ層上に形成された絶縁膜と、リセスのキャリア供給層上からメサ外に延在するゲート電極と、チャネル層のゲート電極と対向する側部を除去して形成されたエアギャップと、を有する。 （もっと読む）

【課題】 ボディ領域のコーナー部における電界集中を緩和する。
【解決手段】 縦型の半導体装置１００は、ｎ型半導体領域５とボディ領域８とチャネル領域１４と第１接続領域２６と第２接続領域１２とゲート電極１８とトレンチ電極２２,２４を備えている。ｎ型半導体領域５は、電源電圧の一方の極性に電気的に接続している。ボディ領域８は、ｎ型半導体領域５上に間隙Ｌを残して設けられている。チャネル領域１４は、ボディ領域上に設けられている。第１接続領域２６は、ｎ型半導体領域５とチャネル領域１４を電気的に接続している。第２接続領域１２は、チャネル領域１４と電源電圧の他方の極性を電気的に接続している。ゲート電極１８は、チャネル領域１４を介してボディ領域８に対向している。トレンチ電極２２,２４は、間隙Ｌ内に設けられており、絶縁膜２４とその絶縁膜で被覆された導電体２２を有する。 （もっと読む）

【課題】ＳＡＣプロセスによるコンタクト形成において、ゲート電極とコンタクトとのショートを生じにくくし、歩留まりの向上を図ること。
【解決手段】シリコン基板１に直交する面内において、ゲート電極３，４，５のうちゲートマスク６，７に近い第２電極部（窒化タングステン）４及び第３電極部（タングステン）５をゲートマスク６，７よりも幅小となるようにし、ゲート電極３，４，５とセルコンタクトプラグ１５との間のショートマージンを増加させた。 （もっと読む）

【課題】ゲート電極膜とコンタクトプラグとの接触を避け且つ距離の短縮が可能な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体基板５と、半導体基板５の表面上に、ゲート絶縁膜１１、浮遊ゲート膜１３、ゲート間絶縁膜１５、及び、上側部に切欠き部１８が形成された制御ゲート膜１６が順次積層されたゲート電極膜と、制御ゲート膜１６の切欠き部１８に形成されたスペーサ２３と、ゲート電極膜、スペーサ２３及び半導体基板５の表面を覆うよう形成され、スペーサ２３と被エッチング性の異なる層間絶縁膜２７と、ゲート電極膜に隣接して、層間絶縁膜２７を貫通して形成されたコンタクトプラグ２９とを備える。 （もっと読む）

本発明は、第１および第２メインコンタクト（７）、例えば、ソースおよびドレインコンタクトと、制御コンタクト、例えば、ゲートコンタクト（１０ａ）とを備えたＩＩＩ−Ｖ族ＣＭＯＳデバイスの製造方法に関する。該方法は、ダマシンプロセスを用いて制御コンタクト（１０ａ）を設けることを少なくとも含む。こうして２０ｎｍ〜５μｍの長さおよびショットキー挙動を持つ制御コンタクト（１０ａ）が得られる。Ｃｕなどの低抵抗材料の使用によりゲート抵抗を減少させることができ、ＩＩＩ−Ｖ族ＣＭＯＳデバイスの高周波性能を改善できる。
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【課題】ノーマリオフのHEMTを得ることが困難であった。
【解決手段】本発明に従うHEMTは、電子走行層４と、この上を覆う電子供給層５と、電子供給層５と、ソース電極６と、ドレイン電極７と、ゲート電極８と、第１及び第２の絶縁膜９，１０と、圧電体層１１とを有している。第１の絶縁膜９は電子走行層４と電子供給層５とのヘテロ接合面に沿って生じる２ＤＥＧ層１３を分断する働きを有する。圧電体層１１はゲート電極８の電圧に応答して第１の絶縁膜９の応力を打ち消す働きを有する。これにより、ノーマリオフ特性を有し且つオン抵抗が小さいHEMTを得ることができる。 （もっと読む）

【課題】ゲート長を増加させずにゲート電極の低抵抗化を可能にする。
【解決手段】半導体基板１１上の絶縁膜１２に形成されたゲート形成溝１３の内部にゲート絶縁膜１６を介してゲート電極１７が形成され、前記ゲート電極１７の一方側の前記半導体基板１１にソース領域１４が形成され、他方側の前記半導体基板１１にドレイン領域１５が形成された半導体装置１において、前記ゲート電極１７は、前記ゲート形成溝１３内から前記絶縁膜１２表面より突出して形成されたゲート電極本体部３０と、前記ゲート電極本体部３０の前記絶縁膜１２表面より突出した部分の側壁に形成された導電性のサイドウォール１８とを有することを特徴とする。 （もっと読む）

【課題】ゲート、ソースドレインの寄生抵抗の低減、ソースドレインの寄生容量の低減、パンチスルーやＤＩＢＬによるリークの低減を同時に実現する。
【解決手段】半導体基板１０の表面に第１の素子分離領域１１ｂが形成されている。第１導電型領域１２及び第２導電型領域１３は、半導体基板１０の表面に形成され、第１の素子分離領域１１ｂにより分離されている。第１のゲート電極１５ａ，１６ａが第１導電型領域１２及び第２導電型領域１３上にそれぞれ形成されている。拡散領域２４ａ，２４ｂ，２５ａ，２５ｂが、第１導電型領域１２及び第２導電型領域１３の表面にそれぞれ形成されている。第１のシリサイド膜３１ａ，３１ｂが第１のゲート電極１５ａ，１６ａの上層部に形成されている。第２のシリサイド膜３０ｃは、拡散領域２４ａ，２４ｂ，２５ａ，２５ｂ上に形成され、下面が基板１０の上面と同一面上にある。 （もっと読む）