ヘテロ接合電界効果型トランジスタおよびその製造方法
【課題】ソース/ドレイン電極の下側のポテンシャル障壁を低くして、ソース/ドレイン電極下側の寄生抵抗を低減することを目的とする。
【解決手段】本発明に係るヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、チャネル層30と、チャネル層30上にスペーサ層40を介して形成されたバリア層50とを備える。バリア層50上に形成されたゲート電極80と、バリア層50上に、ゲート電極80を挟んで形成されるソース/ドレイン電極70とを備える。そして、ソース/ドレイン電極70下側の少なくとも一部の領域、例えば、バリア層50、スペーサ層40、チャネル層30のに形成されるn型不純物領域90を備える。
【解決手段】本発明に係るヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、チャネル層30と、チャネル層30上にスペーサ層40を介して形成されたバリア層50とを備える。バリア層50上に形成されたゲート電極80と、バリア層50上に、ゲート電極80を挟んで形成されるソース/ドレイン電極70とを備える。そして、ソース/ドレイン電極70下側の少なくとも一部の領域、例えば、バリア層50、スペーサ層40、チャネル層30のに形成されるn型不純物領域90を備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタおよびその製造方法に関するものである。
【背景技術】
【0002】
窒化物を含む半導体からなる従来のヘテロ接合電界効果型トランジスタでは、チャネル層とバリア層との間に1〜2nm程度の厚さのAlN(Al:アルミニウム、N:窒素)からなるスペーサ層を基板全面にわたって設けた構造となっている。この構造により、チャネル層とバリア層との界面に発生する2次元電子ガスの濃度と移動度を向上させている。この構造は、例えば、特許文献1に記載されている。
【0003】
【特許文献1】特許第3708810号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、AlNはバンドギャップが大きいため、ソース/ドレイン電極の下側の領域にもAlNからなるスペーサ層が形成されていると、ソース/ドレイン電極から2次元電子ガスまでの間のポテンシャル障壁が高くなる。そのため、上記の構造では、寄生抵抗が増大し、それに伴ってドレイン電流、相互コンダクタンス、出力、効率などの多くの素子特性が劣化するという問題があった。
【0005】
本発明は、上記のような問題点を解決するためになされたものであり、ソース/ドレイン電極の下側のポテンシャル障壁を低くして、ソース/ドレイン電極下側の寄生抵抗を低減することを目的とする。
【課題を解決するための手段】
【0006】
本発明の係るヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、チャネル層と、前記チャネル層上にスペーサ層を介して形成されたバリア層とを備える。そして、前記バリア層上に形成されたゲート電極と、前記バリア層上に、前記ゲート電極を挟んで形成されるソース/ドレイン電極とを備える。そして、前記ソース/ドレイン電極下側の少なくとも一部の領域に形成されるn型不純物領域を備える。
【発明の効果】
【0007】
本発明のヘテロ接合電界効果型トランジスタによれば、ソース/ドレイン電極の下側にn型不純物領域を形成したため、ソース/ドレイン電極の下側のポテンシャル障壁を低くすることができる。それに伴い、ソース/ドレイン電極下側の寄生抵抗を低減することができる。
【発明を実施するための最良の形態】
【0008】
<実施の形態1>
図1は、本実施の形態に係る窒化物半導体からなるヘテロ接合電界効果型トランジスタ(以下、トランジスタ)を示す断面図である。このトランジスタは、半絶縁性基板10と、バッファ層20と、チャネル層30と、スペーサ層40と、バリア層50と、素子分離領域60と、ソース/ドレイン電極70と、ゲート電極80と、n型不純物領域90とを備える。
【0009】
半絶縁性基板10には、例えば、SiC(炭化珪素)からなる基板を用いる。チャネル層30は、最下層の半絶縁性基板10の上側に、バッファ層20を介して形成される。バリア層50は、チャネル層30上にスペーサ層40を介して形成される。本実施の形態では、チャネル層30と、スペーサ層40と、バリア層50は、AlおよびGa(ガリウム)の少なくともいずれか一つと、Nとをのみ含む。
【0010】
チャネル層30、スペーサ層40、バリア層50は、「チャネル層30のバンドギャップ<バリア層50のバンドギャップ<スペーサ層40のバンドギャップ」となるように形成されている。これらの層を形成するAlXGa1-XN(0≦X≦1)は、Al組成が高い(Xが大きい)ほどバンドギャップが大きい。そこで、本実施の形態では、チャネル層30、スペーサ層40、バリア層50のAl組成をそれぞれ、X30、X40、X50とした場合、X30<X50<X40となるように形成することにより、上述のバンドギャップの関係を満たしている。本実施の形態では、特に、チャネル層30はGaN(X30=0)、スペーサ層40はAlN(X40=1)、バリア層50はAl0.2Ga0.8N(X50=0.2)からなるものとする。
【0011】
素子分離領域60は、本実施の形態に係るトランジスタを他の素子から分離する領域であり、当該トランジスタを形成する領域外に形成される。ゲート電極80は、バリア層50上に形成される。このゲート電極80の材質は、例えば、Ni(ニッケル)とAu(金)との合金(Ni/Au)からなる。ソース/ドレイン電極70は、バリア層50上に、ゲート電極80を挟んで形成される。このソース/ドレイン電極70の材質は、例えば、Ti(チタン)とAlの合金(Ti/Al)からなる。
【0012】
n型不純物領域90は、ソース/ドレイン電極70下側の少なくとも一部の領域に形成される。図1に係るトランジスタでは、n型不純物領域90は、ソース/ドレイン電極70下側のバリア層50、スペーサ層40、チャネル層30の3層の一部に代えて形成されている。このn型不純物領域90は、例えば、Siを含む窒化物半導体においてn型となる不純物をドーピングして形成される。このn型不純物領域90は、少なくともゲート電極80下側のバリア層50およびスペーサ層40およびチャネル層30よりもn型不純物濃度が高くなるように形成されている。
【0013】
図2に、スペーサ層40を形成していないトランジスタにおいて、ソース/ドレイン電極70間を流れる電流の電圧依存性を示す。この図では、そのトランジスタにおいてn型不純物領域90が形成されている場合(実線)と、形成されていない場合(破線)の電圧依存性が示されている。
【0014】
スペーサ層40が形成されていない場合には、n型不純物領域90が形成されていなくても、ソース/ドレイン電極70下側のポテンシャル障壁は十分に低く、寄生抵抗もそれほど高くない。そのため、図2の破線に示すように、オン抵抗もそれほど高くない(11.8(Ωmm))。それに対し、n型不純物領域90を形成すると、バリア層50のポテンシャル障壁は低くなり、それに伴って寄生抵抗は減少する。そのため、図2の実線に示すように、オン抵抗も上述のオン抵抗(11.8(Ωmm))から少なからず減少する(7.8(Ωmm))。その結果、ソース/ドレイン電極70間を流れる電流を増加させることができる。
【0015】
次に、図3に、スペーサ層40を形成したトランジスタにおいて、ソース/ドレイン電極70間を流れる電流の電圧依存性を示す。この図でも、n型不純物領域90が形成されている場合(実線)と、形成されていない場合(破線)の電圧依存性が示されている。
【0016】
スペーサ層40が形成されている場合、n型不純物領域90が形成されていない場合には、ソース/ドレイン電極70の下側のポテンシャル障壁は高くなり、寄生抵抗は増加する。そのため、図3の破線に示すように、オン抵抗は図2のスペーサ層40が形成されていない場合と比べて2〜3桁も増加する(329.5(Ωmm))。この場合、ソース/ドレイン電極70間には電流がほとんど流れず、ドレイン電流、相互インダクタンス、出力、効率などの多くの素子特性に悪影響が生じる。本来、AlNからなるスペーサ層40を形成したのは、2次元電子ガスの濃度と移動度を向上させ、ソース/ドレイン電極70間の抵抗を下げるためであった。しかしながら、単純に電極を形成しただけの構造では、上記のようにソース/ドレイン電極70の下側の寄生抵抗が増加してしまい、その効果が得られない。
【0017】
それに対して、図1に係るトランジスタのように、ソース/ドレイン電極70の下側にn型不純物領域90を形成すると、図3の実線に示すようにオン抵抗を大きく低減することができた。これは、AlNからなるスペーサ層40の形成によって高抵抗化した寄生抵抗を、n型不純物領域90を形成することにより、スペーサ層40を形成していない場合と同程度にまで低減できたためであると考えられる。さらに、このトランジスタのオン抵抗は、図2の実線で示したスペーサ層40を形成しないでn型不純物領域90を形成した構造のオン抵抗(7.8(Ωmm))よりも低い値(4.5(Ωmm))であった。これは、AlNからなるスペーサ層40が形成されることにより、本来得られるべき上述の効果(ソース/ドレイン電極70間の低抵抗化)が引き出されたためであると考えられる。つまり、スペーサ層40を形成して上述の効果を得るためには、n型不純物領域90の形成が必須である。
【0018】
以上の構成からなる本実施の形態に係るトランジスタでは、ソース/ドレイン電極70の下側の少なくとも一部の領域、例えば、バリア層50、スペーサ層40、チャネル層30に、n型不純物領域90を形成した。これにより、ソース/ドレイン電極70の下側のポテンシャル障壁を低くすることができ、それに伴って寄生抵抗を低減することができる。
【0019】
以上、図1では、本実施の形態に係るトランジスタの代表的な構造について説明したが、下記に示す構造であっても、上述の同様の効果を得ることができる。図1に係るn型不純物領域90は、ソース/ドレイン電極70下側のバリア層50から、スペーサ層40、チャネル層30の3層の一部に代えて形成されていた。しかし、このn型不純物領域90は、ソース/ドレイン電極70下側のバリア層50、スペーサ層40、チャネル層30の少なくとも一部に代えて形成されていれば、ソース/ドレイン電極70下側の寄生抵抗を低減する上述の効果が得られる。そのため、例えば、図4に示すように、n型不純物領域90は、ソース/ドレイン電極70下側のバリア層50の一部のみに代えて形成されたものであってもよい。
【0020】
図1に係るn型不純物領域90の幅は、ソース/ドレイン電極70の幅よりも大きくなるように形成していた。しかし、上述したように、n型不純物領域90は、ソース/ドレイン電極70下側のバリア層50、スペーサ層40、チャネル層30の少なくとも一部に代えて形成されていれば、ソース/ドレイン電極70下側の寄生抵抗を低減する上述の効果が得られる。そのため、例えば、図5に示すように、n型不純物領域90の幅を、ソース/ドレイン電極70の幅よりも小さくなるように形成してもよい。
【0021】
図1に係るn型不純物領域90は、少なくともゲート電極80下側の領域、例えば、バリア層50およびスペーサ層40およびチャネル層30よりもn型不純物濃度が高い。このように形成すれば、ソース/ドレイン電極70下側のポテンシャル障壁は、ゲート電極80下側のポテンシャル障壁よりも低くなる。トランジスタの寄生抵抗は、ポテンシャル障壁の低下にともなって減少するため、オン抵抗も減少する。そのため、トランジスタのオン抵抗を減少させるためには、n型不純物領域90が、少なくともゲート電極80下側のバリア層50およびスペーサ層40およびチャネル層30よりもn型不純物濃度が高ければよい。なお、この関係を満たすのであれば、上述の理由から、n型不純物領域90内において、不純物濃度は均一である必要はない。つまり、少なくともn型不純物領域90の一部の不純物濃度が、ゲート電極80の下側の領域、例えば、バリア層50およびスペーサ層40およびチャネル層30よりもn型不純物濃度が高くなるのであれば、n型不純物領域90内において不均一であってもよい。
【0022】
また、図1に係るチャネル層30、スペーサ層40、バリア層50は、AlおよびGaの少なくともいずれか一つと、Nとをのみ含む、つまり、AlXGa1-XNからなるものとして説明した。しかしながら、必ずしもこれら化合物に限ったものではなく、チャネル層30、スペーサ層40、バリア層50のバンドギャップの大きさをB30、B40、B50としたとき、これらがB30<B50<B40という関係を満たすのであれば、他の化合物からなるものであってもよい。この場合であっても、ヘテロ接合電界効果型トランジスタを動作させ、かつ、スペーサ層40により2次元電子ガスの濃度および移動度を向上させることができる。なお、上述の他の化合物には、例えば、Inを加えたAlとGaのうちNを含む少なくとも2種類の化合物が該当する。
【0023】
しかしながら、チャネル層30と、スペーサ層40と、バリア層50が、AlおよびGaの少なくともいずれか一方と、Nとをのみ含む場合、バリア層50に大きな分極効果が発生するため、ヘテロ界面に高濃度の2次元電子ガスを発生させることができる。従って、チャネル層30と、スペーサ層40と、バリア層50が、AlおよびGaの少なくともいずれか一方と、Nとをのみ含む構造は、トランジスタの大電流化さらには高出力化に有利であり、より好ましい構造である。
【0024】
また、以上では、チャネル層30、スペーサ層40、バリア層50はそれぞれ、GaN、AlN、Al0.2Ga0.8Nからなるものとして説明した。つまり、それぞれのAl組成を、X30=0、X40=1、X50=0.2であるものと説明した。しかし、Al組成はこれに限ったものではなく、X30<X50<X40、0≦X30<1、0<X40≦1、0<X50<1を満たすのであれば、他の組成比であってもよい。
【0025】
しかしながら、スペーサ層40については、2元素からなる化合物で構成されている場合に、合金散乱が最も減少するため、2次元電子ガスの移動度がより向上する。さらに、バンドギャップが大きいほど2次元電子ガスの閉じ込め効果が大きくなるため、その濃度も向上する。そのため、スペーサ層40は、X40=1の場合、すなわちAlNからなることが好ましい。
【0026】
また、一般的に、ヘテロ接合電界効果型トランジスタは、チャネル層30に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。上述したように、AlXGa1-XNは、Al組成が高いほどバンドギャップが大きく、絶縁破壊電界が高い。そのため、上述のチャネル層30に用いるAlX30Ga1-X30Nは、Al組成が高い(X30が1に近い)方が好ましい。また、上述のバリア層50に用いるAlX50Ga1-X50Nも同様に、バリア層50を介してゲート電極80からヘテロ界面へ流れるゲートリーク電流が流れにくくする観点から、Al組成が高い(X50が1に近い)方が好ましい。
【0027】
また、以上で説明したチャネル層30、スペーサ層40、バリア層50は、上述のバンドギャップの関係式を満たすのであれば、必ずしも同一組成の1層からなる構造である必要はない。例えば、In組成、Al組成、Ga組成が空間的に変化してもよく、あるいは、組成比が異なる膜を複数重ねて形成した多層膜で構成してもかまわない。また、n不純物領域90が、ゲート電極80下側のバリア層50およびスペーサ層40およびチャネル層30よりもn型不純物濃度が高ければ、これら3層には、例えば、Siを含む窒化物半導体においてn型、p型となる不純物が含まれていてもよい。
【0028】
図6に係るトランジスタは、上述の構成に加えて、キャップ層100をさらに備える。このキャップ層100は、ゲート電極80とバリア層50との間に形成され、バリア層50よりもバンドギャップが小さい。この図では、バリア層50をキャップ層100で覆っている。このキャップ層100は、例えば、厚さ0.1〜50nmであるものとし、AlX100Ga1-X100N(0≦X100<X50)からなる。このような構造にすることにより、ゲート電極80と半導体界面に生じるショットキー障壁が高くなり、ゲートリーク電流を低減することができ、また、ショットキー耐圧を高くすることができる。
【0029】
また、上述の説明では、半絶縁性基板10は、SiCからなるものとして説明した。しかし、半絶縁性基板10は、必ずしもこれに限ったものではなく、例えば、Si、サファイア、GaN、AlNからなる基板を用いてもよい。特に、半絶縁性基板10として、GaNを使用した場合には、必ずしもバッファ層20を形成しなくてもよい。つまり、その場合には、半絶縁性基板10直上に、チャネル層30を形成してもよい。
【0030】
図7に係るトランジスタは、n型不純物領域90の表面の位置を変更したものである。このトランジスタでは、n型不純物領域90の一部を除去している。これにより、n型不純物領域90表面の位置は、ゲート電極80下のバリア層50表面の位置よりも下方向に存在している。このような構造にすることにより、ソース/ドレイン電極70下側のポテンシャル障壁を薄くすることができ、寄生抵抗をより低減することができる。
【0031】
上述のソース/ドレイン電極70の材質は、必ずしもTi/Alに限ったものではなく、オーミック特性が得られれば、例えば、Ti、Al、Nb(ニオブ)、Hf(ハフニウム)、Zr(ジルコニウム)、Sr(ストロンチウム)、Ni、Ta(タンタル)、Au、Mo(モリブデン)、W(タングステン)などの金属、もしくは、これら複数種類から構成される多層膜で形成されていてもよい。
【0032】
図8に係るトランジスタでは、上述の構成に加えて、絶縁膜110をさらに備える。この絶縁膜110は、ゲート電極80とバリア層50との間に形成される。このように、ゲート電極80は、バリア層50に接していない構造となっている。絶縁膜110の材質には、例えば、Al、Ga、Si、Hf、Tiのうち少なくとも1種類以上の原子の酸化物、窒化物、酸窒化物を用いる。このような構造にすることで、ゲートリーク電流を低減することができる。
【0033】
図9に係るトランジスタは、これまでの図に示した断面が四角形状のゲート電極80の一部を変更したゲート電極81を用いる。このゲート電極81の下部の幅は、当該下部以外の部分よりも小さくなっている。そのようなゲート電極81には、例えば、図12に示される断面がY字型やT字型のゲート電極が該当する。このような構造にすることにより、ゲート電極81とバリア層50とが接触する面積を維持したまま、接触している部分以外ではゲート電極81の幅を大きくすることができるため、ゲート抵抗を低減することができる。
【0034】
図10、図11に係るトランジスタは、図9に係るトランジスタに加えて、絶縁膜111をさらに備える。この絶縁膜111は、ゲート電極80の下部以外の部分とバリア層50との間に形成される。図10には、絶縁膜111が一部に形成されたトランジスタが示され、図11には、絶縁膜111がバリア層50全面に形成されたトランジスタが示されている。絶縁膜111の材質には、例えば、Al、Ga、Si、Hf、Tiのうち少なくとも1種類以上の原子の酸化物、窒化物、酸窒化物を用いる。このような構造とすることによって、高電圧動作時にゲート電極81のドレイン電極側のエッジ部分に集中する電界が緩和されるため、耐圧を高くすることができる。
【0035】
図12に係るトランジスタは、バリア層50の表面の位置を変更したものである。このトランジスタでは、ゲート電極80下のバリア層50表面の位置は、n型不純物領域90表面の位置よりも下方向に存在している。つまり、この図に係るゲート電極構造は、これまでの図に示したプレーナ構造ではなく、ソース/ドレイン電極70に挟まれたバリア層50の一部をエッチングし、当該エッチングした領域の内側にゲート電極80を形成するリセス構造となっている。このような構造にすることにより、プレーナ構造に比べて、ソース抵抗を低減することができる。
【0036】
図13に係るトランジスタでは、バリア層50のゲート電極81下の部分には、凹部51、つまり、リセスが設けられている。そして、ゲート電極81の下部は、凹部51に埋め込まれている。つまり、この図のゲート電極構造は、これまでの図に示したプレーナ構造ではなく、ソース/ドレイン電極70に挟まれたバリア層50の一部をエッチングし、当該エッチングした凹部51を覆うようにゲート電極81を形成する埋め込みゲート構造となっている。このような構造にすることにより、プレーナ構造に比べて、ソース抵抗を低減することができ、また、高電圧動作時にゲート電極81のドレイン電極側のエッジ部分に集中する電界が緩和されるため、耐圧を高くすることができる。
【0037】
また、上述のゲート電極80の材質は、必ずしもNi/Alに限ったものではなく、Ti、Al、Pt(プラチナ)、Au、Ni、Pd(パラジウム)などの金属、IrSi、PtSi、NiSi2などのシリサイド、あるいは、TiN、WNなどの窒化金属、もしくは、これら複数種類から構成される多層膜で形成されてもかまわない。
【0038】
なお、上述した構造はすべて個々に採用してもよいし、または、それぞれを組み合わせた構造としてもよい。また、以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的に、保護膜、配線、バイアホールがさらに形成されたデバイスであってもよい。
【0039】
<実施の形態2>
本実施の形態では、実施の形態1に係るヘテロ接合電界効果型トランジスタの製造方法について説明する。ここでは、特に、図1に係るトランジスタの製造方法について説明する。なお、本実施の形態に係るトランジスタの製造方法において、実施の形態1と同一またはこれに相当する構成については、同一の符号を付すものとする。
【0040】
まず、図14に示すように、半絶縁性基板10上に、バッファ層20、チャネル層30、スペーサ層40、バリア層50を順に積層する。本実施の形態では、チャネル層30はGaN、スペーサ層40はAlN、バリア層50はAl0.2Ga0.8Nからなるものとする。この積層方法には、例えば、MOCVD(Metal Organic Chemical Vapor Deposition)法や、MBE(Molecular Beam Epitaxy)法を用いる。本実施の形態では、後者のエピタキシャル成長法により、半絶縁性基板10上にこれらの層を積層するものとする。
【0041】
次に、図15に示すように、バリア層50上にレジストマスク120を形成してパターン化する。そして、バリア層50から部分的にイオン注入して、n型不純物領域90を形成する。本実施の形態では、イオン注入の条件を、注入ドーズ量1×1013〜1×1017(cm-2)、注入エネルギー10〜1000(keV)として、例えば、Siを含む窒化物半導体においてn型となる不純物を所望の領域に打ち込む。そして、図16に示すように、レジストマスク120を除去した後、例えば、RTA(Rapid Thermal Annealing)法を用いて800〜1500℃の温度で熱処理を行い、ドーピングしたイオンを活性化させて、n型不純物領域90を形成する。
【0042】
次に、図17に示すように、n型不純物領域90上に、例えば、Ti、Al、Nb、Hf、Zr、Sr、Ni、Ta、Au、Mo、Wなどの金属、もしくはこれら複数種類の多層膜を、蒸着法やスパッタ法を用いて堆積し、リフトオフ法を行う。これにより、ソース/ドレイン電極70を、バリア層50上に形成する。
【0043】
次に、図18に示すように、トランジスタを作成する領域外のチャネル層30、スペーサ層40およびバリア層50に、例えば、イオン注入法やエッチングを用いて、素子分離領域60を形成する。本実施の形態では、イオン注入法により、素子分離領域60を形成したものとする。
【0044】
次に、図19に示すように、バリア層50上に、例えば、Ti、Al、Pt、Au、Ni、Pdなどの金属、IrSi、PtSi、NiSi2などのシリサイド、あるいは、TiN、WNなどの窒化金属、もしくは、これら複数種類から構成される多層膜を、例えば、蒸着法やスパッタ法を用いて堆積し、リフトオフ法を行う。これにより、ゲート電極80を、ソース/ドレイン電極70に挟まれたバリア層50上に形成する。
【0045】
以上の方法により、図1に示すヘテロ接合電界効果型トランジスタを作成することができる。以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には保護膜、配線、バイアホールを形成するプロセスを経て、デバイスが形成される。なお、以上は、代表的な図1に係るトランジスタの作成について述べたが、下記に示すような条件により、実施の形態1で説明した他のトランジスタを作成することができる。
【0046】
図15で、レジストマスク120の形成およびイオン注入を、レジストパターンおよび注入条件(例えば、注入エネルギー、注入量)を変えて、複数回繰り返して行う。これにより、実施の形態1で示した図1〜図5に係る様々なn型不純物の領域および濃度からなるトランジスタを作成することができる。
【0047】
図14で、チャネル層30、スペーサ層40およびバリア層50の成長時に、窒化物半導体の原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニアの流量や圧力、温度、時間を調整する。これにより、チャネル層30、スペーサ層40およびバリア層50を所望の組成、膜厚にする。こうして、実施の形態1で説明した様々なAl、Ga、Nの組成比からなる窒化物半導体へテロ接合電界効果型トランジスタを作成することができる。
【0048】
また、図14で、バリア層50を成長した後に、厚さ0.1〜50nmのAlX100Ga1-X100N(0≦X100<X50)からなる薄いキャップ層100をバリア層50上に成長させれば、実施の形態1の図6に示したトランジスタを作成することができる。
【0049】
図16で、ソース/ドレイン電極70を形成する前に、例えば、Cl2を用いたドライエッチング法を用いて、n型不純物領域90の上部を除去する。それから、除去した部分にソース/ドレイン電極70を形成してもよい。これにより、実施の形態1の図7に示したトランジスタを作成することができる。
【0050】
図18で、ゲート電極80を形成する前に、図20に示すように、例えば、蒸着法やプラズマCVD法を用いて、例えば、Al、Ga、Si、Hf、Tiのうち少なくとも1種類以上の原子の酸化物、窒化物、酸窒化物を堆積して絶縁膜110を形成する。それから、絶縁膜110上にゲート電極80を形成してもよい。これにより、実施の形態1の図8に示したトランジスタを作成することができる。なお、最終的にデバイスとして使用するためには、絶縁膜110のうち、ソース/ドレイン電極70を覆った部分を、例えば、フッ素を用いてウェットエッチングして除去した後、配線を形成する必要がある。
【0051】
図20の絶縁膜110形成後、図21に示すように、例えば、CF4を用いたドライエッチングや、フッ酸を用いたウェットエッチングにより、ソース/ドレイン電極70に挟まれた絶縁膜110の一部を除去して、絶縁膜111を形成する。その後、Y字型のゲート電極81を形成することにより、実施の形態1の図11に示したトランジスタを作成することができる。なお、最終的にデバイスとして使用するためには、絶縁膜111のうち、ソース/ドレイン電極70を覆った部分を、例えば、フッ素を用いてウェットエッチングして除去した後、配線を形成する必要がある。
【0052】
図11のように、ゲート電極81を形成した後に、例えば、フッ酸を用いたウェットエッチングにより、絶縁膜111をすべて除去する。これにより、実施の形態1の図9に示したトランジスタを作成することができる。また、ここでのウェットエッチングの処理条件(例えば、時間や濃度)を調整することにより、所望の領域の絶縁膜111を残す。これにより、実施の形態1の図10に示したトランジスタを作成することができる。
【0053】
図18の素子分離領域60形成後、例えば、Cl2を用いたドライエッチングにより、ソース/ドレイン電極70に挟まれたバリア層50表面の一部を除去し、あらかじめ凹部51、つまり、リセスを形成する。その後、その凹部51にゲート電極80,81を形成することにより、実施の形態1の図12,13に示したトランジスタを作成することができる。
【0054】
なお、以上の工程では、ソース/ドレイン電極70の形成、素子分離領域60の形成、ゲート電極80,81の3工程をこの順で行った。しかし、必ずしもこの順番に限ったものではなく、例えば、ソース/ドレイン電極70を形成する前に、素子分離領域60を形成するというように、これら3工程の順番を入れ替えてもよい。
【図面の簡単な説明】
【0055】
【図1】実施の形態1に係るトランジスタの構造を示す図である。
【図2】実施の形態1に係るトランジスタの構造を示す図である。
【図3】実施の形態1に係るトランジスタの構造を示す図である。
【図4】実施の形態1に係るトランジスタの構造を示す図である。
【図5】実施の形態1に係るトランジスタの構造を示す図である。
【図6】実施の形態1に係るトランジスタの構造を示す図である。
【図7】実施の形態1に係るトランジスタの構造を示す図である。
【図8】実施の形態1に係るトランジスタの構造を示す図である。
【図9】実施の形態1に係るトランジスタの構造を示す図である。
【図10】実施の形態1に係るトランジスタの構造を示す図である。
【図11】実施の形態1に係るトランジスタの構造を示す図である。
【図12】実施の形態1に係るトランジスタの構造を示す図である。
【図13】実施の形態1に係るトランジスタの構造を示す図である。
【図14】実施の形態2に係るトランジスタの製造方法を示す図である。
【図15】実施の形態2に係るトランジスタの製造方法を示す図である。
【図16】実施の形態2に係るトランジスタの製造方法を示す図である。
【図17】実施の形態2に係るトランジスタの製造方法を示す図である。
【図18】実施の形態2に係るトランジスタの製造方法を示す図である。
【図19】実施の形態2に係るトランジスタの製造方法を示す図である。
【図20】実施の形態2に係るトランジスタの製造方法を示す図である。
【図21】実施の形態2に係るトランジスタの製造方法を示す図である。
【符号の説明】
【0056】
10 半絶縁性基板、20 バッファ層、30 チャネル層、40 スペーサ層、50 バリア層、51 凹部、60 素子分離領域、70 ソース/ドレイン電極、80,81 ゲート電極、90 n型不純物領域、100 キャップ層、110,111 絶縁膜、120 レジストマスク。
【技術分野】
【0001】
本発明は、窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタおよびその製造方法に関するものである。
【背景技術】
【0002】
窒化物を含む半導体からなる従来のヘテロ接合電界効果型トランジスタでは、チャネル層とバリア層との間に1〜2nm程度の厚さのAlN(Al:アルミニウム、N:窒素)からなるスペーサ層を基板全面にわたって設けた構造となっている。この構造により、チャネル層とバリア層との界面に発生する2次元電子ガスの濃度と移動度を向上させている。この構造は、例えば、特許文献1に記載されている。
【0003】
【特許文献1】特許第3708810号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、AlNはバンドギャップが大きいため、ソース/ドレイン電極の下側の領域にもAlNからなるスペーサ層が形成されていると、ソース/ドレイン電極から2次元電子ガスまでの間のポテンシャル障壁が高くなる。そのため、上記の構造では、寄生抵抗が増大し、それに伴ってドレイン電流、相互コンダクタンス、出力、効率などの多くの素子特性が劣化するという問題があった。
【0005】
本発明は、上記のような問題点を解決するためになされたものであり、ソース/ドレイン電極の下側のポテンシャル障壁を低くして、ソース/ドレイン電極下側の寄生抵抗を低減することを目的とする。
【課題を解決するための手段】
【0006】
本発明の係るヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、チャネル層と、前記チャネル層上にスペーサ層を介して形成されたバリア層とを備える。そして、前記バリア層上に形成されたゲート電極と、前記バリア層上に、前記ゲート電極を挟んで形成されるソース/ドレイン電極とを備える。そして、前記ソース/ドレイン電極下側の少なくとも一部の領域に形成されるn型不純物領域を備える。
【発明の効果】
【0007】
本発明のヘテロ接合電界効果型トランジスタによれば、ソース/ドレイン電極の下側にn型不純物領域を形成したため、ソース/ドレイン電極の下側のポテンシャル障壁を低くすることができる。それに伴い、ソース/ドレイン電極下側の寄生抵抗を低減することができる。
【発明を実施するための最良の形態】
【0008】
<実施の形態1>
図1は、本実施の形態に係る窒化物半導体からなるヘテロ接合電界効果型トランジスタ(以下、トランジスタ)を示す断面図である。このトランジスタは、半絶縁性基板10と、バッファ層20と、チャネル層30と、スペーサ層40と、バリア層50と、素子分離領域60と、ソース/ドレイン電極70と、ゲート電極80と、n型不純物領域90とを備える。
【0009】
半絶縁性基板10には、例えば、SiC(炭化珪素)からなる基板を用いる。チャネル層30は、最下層の半絶縁性基板10の上側に、バッファ層20を介して形成される。バリア層50は、チャネル層30上にスペーサ層40を介して形成される。本実施の形態では、チャネル層30と、スペーサ層40と、バリア層50は、AlおよびGa(ガリウム)の少なくともいずれか一つと、Nとをのみ含む。
【0010】
チャネル層30、スペーサ層40、バリア層50は、「チャネル層30のバンドギャップ<バリア層50のバンドギャップ<スペーサ層40のバンドギャップ」となるように形成されている。これらの層を形成するAlXGa1-XN(0≦X≦1)は、Al組成が高い(Xが大きい)ほどバンドギャップが大きい。そこで、本実施の形態では、チャネル層30、スペーサ層40、バリア層50のAl組成をそれぞれ、X30、X40、X50とした場合、X30<X50<X40となるように形成することにより、上述のバンドギャップの関係を満たしている。本実施の形態では、特に、チャネル層30はGaN(X30=0)、スペーサ層40はAlN(X40=1)、バリア層50はAl0.2Ga0.8N(X50=0.2)からなるものとする。
【0011】
素子分離領域60は、本実施の形態に係るトランジスタを他の素子から分離する領域であり、当該トランジスタを形成する領域外に形成される。ゲート電極80は、バリア層50上に形成される。このゲート電極80の材質は、例えば、Ni(ニッケル)とAu(金)との合金(Ni/Au)からなる。ソース/ドレイン電極70は、バリア層50上に、ゲート電極80を挟んで形成される。このソース/ドレイン電極70の材質は、例えば、Ti(チタン)とAlの合金(Ti/Al)からなる。
【0012】
n型不純物領域90は、ソース/ドレイン電極70下側の少なくとも一部の領域に形成される。図1に係るトランジスタでは、n型不純物領域90は、ソース/ドレイン電極70下側のバリア層50、スペーサ層40、チャネル層30の3層の一部に代えて形成されている。このn型不純物領域90は、例えば、Siを含む窒化物半導体においてn型となる不純物をドーピングして形成される。このn型不純物領域90は、少なくともゲート電極80下側のバリア層50およびスペーサ層40およびチャネル層30よりもn型不純物濃度が高くなるように形成されている。
【0013】
図2に、スペーサ層40を形成していないトランジスタにおいて、ソース/ドレイン電極70間を流れる電流の電圧依存性を示す。この図では、そのトランジスタにおいてn型不純物領域90が形成されている場合(実線)と、形成されていない場合(破線)の電圧依存性が示されている。
【0014】
スペーサ層40が形成されていない場合には、n型不純物領域90が形成されていなくても、ソース/ドレイン電極70下側のポテンシャル障壁は十分に低く、寄生抵抗もそれほど高くない。そのため、図2の破線に示すように、オン抵抗もそれほど高くない(11.8(Ωmm))。それに対し、n型不純物領域90を形成すると、バリア層50のポテンシャル障壁は低くなり、それに伴って寄生抵抗は減少する。そのため、図2の実線に示すように、オン抵抗も上述のオン抵抗(11.8(Ωmm))から少なからず減少する(7.8(Ωmm))。その結果、ソース/ドレイン電極70間を流れる電流を増加させることができる。
【0015】
次に、図3に、スペーサ層40を形成したトランジスタにおいて、ソース/ドレイン電極70間を流れる電流の電圧依存性を示す。この図でも、n型不純物領域90が形成されている場合(実線)と、形成されていない場合(破線)の電圧依存性が示されている。
【0016】
スペーサ層40が形成されている場合、n型不純物領域90が形成されていない場合には、ソース/ドレイン電極70の下側のポテンシャル障壁は高くなり、寄生抵抗は増加する。そのため、図3の破線に示すように、オン抵抗は図2のスペーサ層40が形成されていない場合と比べて2〜3桁も増加する(329.5(Ωmm))。この場合、ソース/ドレイン電極70間には電流がほとんど流れず、ドレイン電流、相互インダクタンス、出力、効率などの多くの素子特性に悪影響が生じる。本来、AlNからなるスペーサ層40を形成したのは、2次元電子ガスの濃度と移動度を向上させ、ソース/ドレイン電極70間の抵抗を下げるためであった。しかしながら、単純に電極を形成しただけの構造では、上記のようにソース/ドレイン電極70の下側の寄生抵抗が増加してしまい、その効果が得られない。
【0017】
それに対して、図1に係るトランジスタのように、ソース/ドレイン電極70の下側にn型不純物領域90を形成すると、図3の実線に示すようにオン抵抗を大きく低減することができた。これは、AlNからなるスペーサ層40の形成によって高抵抗化した寄生抵抗を、n型不純物領域90を形成することにより、スペーサ層40を形成していない場合と同程度にまで低減できたためであると考えられる。さらに、このトランジスタのオン抵抗は、図2の実線で示したスペーサ層40を形成しないでn型不純物領域90を形成した構造のオン抵抗(7.8(Ωmm))よりも低い値(4.5(Ωmm))であった。これは、AlNからなるスペーサ層40が形成されることにより、本来得られるべき上述の効果(ソース/ドレイン電極70間の低抵抗化)が引き出されたためであると考えられる。つまり、スペーサ層40を形成して上述の効果を得るためには、n型不純物領域90の形成が必須である。
【0018】
以上の構成からなる本実施の形態に係るトランジスタでは、ソース/ドレイン電極70の下側の少なくとも一部の領域、例えば、バリア層50、スペーサ層40、チャネル層30に、n型不純物領域90を形成した。これにより、ソース/ドレイン電極70の下側のポテンシャル障壁を低くすることができ、それに伴って寄生抵抗を低減することができる。
【0019】
以上、図1では、本実施の形態に係るトランジスタの代表的な構造について説明したが、下記に示す構造であっても、上述の同様の効果を得ることができる。図1に係るn型不純物領域90は、ソース/ドレイン電極70下側のバリア層50から、スペーサ層40、チャネル層30の3層の一部に代えて形成されていた。しかし、このn型不純物領域90は、ソース/ドレイン電極70下側のバリア層50、スペーサ層40、チャネル層30の少なくとも一部に代えて形成されていれば、ソース/ドレイン電極70下側の寄生抵抗を低減する上述の効果が得られる。そのため、例えば、図4に示すように、n型不純物領域90は、ソース/ドレイン電極70下側のバリア層50の一部のみに代えて形成されたものであってもよい。
【0020】
図1に係るn型不純物領域90の幅は、ソース/ドレイン電極70の幅よりも大きくなるように形成していた。しかし、上述したように、n型不純物領域90は、ソース/ドレイン電極70下側のバリア層50、スペーサ層40、チャネル層30の少なくとも一部に代えて形成されていれば、ソース/ドレイン電極70下側の寄生抵抗を低減する上述の効果が得られる。そのため、例えば、図5に示すように、n型不純物領域90の幅を、ソース/ドレイン電極70の幅よりも小さくなるように形成してもよい。
【0021】
図1に係るn型不純物領域90は、少なくともゲート電極80下側の領域、例えば、バリア層50およびスペーサ層40およびチャネル層30よりもn型不純物濃度が高い。このように形成すれば、ソース/ドレイン電極70下側のポテンシャル障壁は、ゲート電極80下側のポテンシャル障壁よりも低くなる。トランジスタの寄生抵抗は、ポテンシャル障壁の低下にともなって減少するため、オン抵抗も減少する。そのため、トランジスタのオン抵抗を減少させるためには、n型不純物領域90が、少なくともゲート電極80下側のバリア層50およびスペーサ層40およびチャネル層30よりもn型不純物濃度が高ければよい。なお、この関係を満たすのであれば、上述の理由から、n型不純物領域90内において、不純物濃度は均一である必要はない。つまり、少なくともn型不純物領域90の一部の不純物濃度が、ゲート電極80の下側の領域、例えば、バリア層50およびスペーサ層40およびチャネル層30よりもn型不純物濃度が高くなるのであれば、n型不純物領域90内において不均一であってもよい。
【0022】
また、図1に係るチャネル層30、スペーサ層40、バリア層50は、AlおよびGaの少なくともいずれか一つと、Nとをのみ含む、つまり、AlXGa1-XNからなるものとして説明した。しかしながら、必ずしもこれら化合物に限ったものではなく、チャネル層30、スペーサ層40、バリア層50のバンドギャップの大きさをB30、B40、B50としたとき、これらがB30<B50<B40という関係を満たすのであれば、他の化合物からなるものであってもよい。この場合であっても、ヘテロ接合電界効果型トランジスタを動作させ、かつ、スペーサ層40により2次元電子ガスの濃度および移動度を向上させることができる。なお、上述の他の化合物には、例えば、Inを加えたAlとGaのうちNを含む少なくとも2種類の化合物が該当する。
【0023】
しかしながら、チャネル層30と、スペーサ層40と、バリア層50が、AlおよびGaの少なくともいずれか一方と、Nとをのみ含む場合、バリア層50に大きな分極効果が発生するため、ヘテロ界面に高濃度の2次元電子ガスを発生させることができる。従って、チャネル層30と、スペーサ層40と、バリア層50が、AlおよびGaの少なくともいずれか一方と、Nとをのみ含む構造は、トランジスタの大電流化さらには高出力化に有利であり、より好ましい構造である。
【0024】
また、以上では、チャネル層30、スペーサ層40、バリア層50はそれぞれ、GaN、AlN、Al0.2Ga0.8Nからなるものとして説明した。つまり、それぞれのAl組成を、X30=0、X40=1、X50=0.2であるものと説明した。しかし、Al組成はこれに限ったものではなく、X30<X50<X40、0≦X30<1、0<X40≦1、0<X50<1を満たすのであれば、他の組成比であってもよい。
【0025】
しかしながら、スペーサ層40については、2元素からなる化合物で構成されている場合に、合金散乱が最も減少するため、2次元電子ガスの移動度がより向上する。さらに、バンドギャップが大きいほど2次元電子ガスの閉じ込め効果が大きくなるため、その濃度も向上する。そのため、スペーサ層40は、X40=1の場合、すなわちAlNからなることが好ましい。
【0026】
また、一般的に、ヘテロ接合電界効果型トランジスタは、チャネル層30に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。上述したように、AlXGa1-XNは、Al組成が高いほどバンドギャップが大きく、絶縁破壊電界が高い。そのため、上述のチャネル層30に用いるAlX30Ga1-X30Nは、Al組成が高い(X30が1に近い)方が好ましい。また、上述のバリア層50に用いるAlX50Ga1-X50Nも同様に、バリア層50を介してゲート電極80からヘテロ界面へ流れるゲートリーク電流が流れにくくする観点から、Al組成が高い(X50が1に近い)方が好ましい。
【0027】
また、以上で説明したチャネル層30、スペーサ層40、バリア層50は、上述のバンドギャップの関係式を満たすのであれば、必ずしも同一組成の1層からなる構造である必要はない。例えば、In組成、Al組成、Ga組成が空間的に変化してもよく、あるいは、組成比が異なる膜を複数重ねて形成した多層膜で構成してもかまわない。また、n不純物領域90が、ゲート電極80下側のバリア層50およびスペーサ層40およびチャネル層30よりもn型不純物濃度が高ければ、これら3層には、例えば、Siを含む窒化物半導体においてn型、p型となる不純物が含まれていてもよい。
【0028】
図6に係るトランジスタは、上述の構成に加えて、キャップ層100をさらに備える。このキャップ層100は、ゲート電極80とバリア層50との間に形成され、バリア層50よりもバンドギャップが小さい。この図では、バリア層50をキャップ層100で覆っている。このキャップ層100は、例えば、厚さ0.1〜50nmであるものとし、AlX100Ga1-X100N(0≦X100<X50)からなる。このような構造にすることにより、ゲート電極80と半導体界面に生じるショットキー障壁が高くなり、ゲートリーク電流を低減することができ、また、ショットキー耐圧を高くすることができる。
【0029】
また、上述の説明では、半絶縁性基板10は、SiCからなるものとして説明した。しかし、半絶縁性基板10は、必ずしもこれに限ったものではなく、例えば、Si、サファイア、GaN、AlNからなる基板を用いてもよい。特に、半絶縁性基板10として、GaNを使用した場合には、必ずしもバッファ層20を形成しなくてもよい。つまり、その場合には、半絶縁性基板10直上に、チャネル層30を形成してもよい。
【0030】
図7に係るトランジスタは、n型不純物領域90の表面の位置を変更したものである。このトランジスタでは、n型不純物領域90の一部を除去している。これにより、n型不純物領域90表面の位置は、ゲート電極80下のバリア層50表面の位置よりも下方向に存在している。このような構造にすることにより、ソース/ドレイン電極70下側のポテンシャル障壁を薄くすることができ、寄生抵抗をより低減することができる。
【0031】
上述のソース/ドレイン電極70の材質は、必ずしもTi/Alに限ったものではなく、オーミック特性が得られれば、例えば、Ti、Al、Nb(ニオブ)、Hf(ハフニウム)、Zr(ジルコニウム)、Sr(ストロンチウム)、Ni、Ta(タンタル)、Au、Mo(モリブデン)、W(タングステン)などの金属、もしくは、これら複数種類から構成される多層膜で形成されていてもよい。
【0032】
図8に係るトランジスタでは、上述の構成に加えて、絶縁膜110をさらに備える。この絶縁膜110は、ゲート電極80とバリア層50との間に形成される。このように、ゲート電極80は、バリア層50に接していない構造となっている。絶縁膜110の材質には、例えば、Al、Ga、Si、Hf、Tiのうち少なくとも1種類以上の原子の酸化物、窒化物、酸窒化物を用いる。このような構造にすることで、ゲートリーク電流を低減することができる。
【0033】
図9に係るトランジスタは、これまでの図に示した断面が四角形状のゲート電極80の一部を変更したゲート電極81を用いる。このゲート電極81の下部の幅は、当該下部以外の部分よりも小さくなっている。そのようなゲート電極81には、例えば、図12に示される断面がY字型やT字型のゲート電極が該当する。このような構造にすることにより、ゲート電極81とバリア層50とが接触する面積を維持したまま、接触している部分以外ではゲート電極81の幅を大きくすることができるため、ゲート抵抗を低減することができる。
【0034】
図10、図11に係るトランジスタは、図9に係るトランジスタに加えて、絶縁膜111をさらに備える。この絶縁膜111は、ゲート電極80の下部以外の部分とバリア層50との間に形成される。図10には、絶縁膜111が一部に形成されたトランジスタが示され、図11には、絶縁膜111がバリア層50全面に形成されたトランジスタが示されている。絶縁膜111の材質には、例えば、Al、Ga、Si、Hf、Tiのうち少なくとも1種類以上の原子の酸化物、窒化物、酸窒化物を用いる。このような構造とすることによって、高電圧動作時にゲート電極81のドレイン電極側のエッジ部分に集中する電界が緩和されるため、耐圧を高くすることができる。
【0035】
図12に係るトランジスタは、バリア層50の表面の位置を変更したものである。このトランジスタでは、ゲート電極80下のバリア層50表面の位置は、n型不純物領域90表面の位置よりも下方向に存在している。つまり、この図に係るゲート電極構造は、これまでの図に示したプレーナ構造ではなく、ソース/ドレイン電極70に挟まれたバリア層50の一部をエッチングし、当該エッチングした領域の内側にゲート電極80を形成するリセス構造となっている。このような構造にすることにより、プレーナ構造に比べて、ソース抵抗を低減することができる。
【0036】
図13に係るトランジスタでは、バリア層50のゲート電極81下の部分には、凹部51、つまり、リセスが設けられている。そして、ゲート電極81の下部は、凹部51に埋め込まれている。つまり、この図のゲート電極構造は、これまでの図に示したプレーナ構造ではなく、ソース/ドレイン電極70に挟まれたバリア層50の一部をエッチングし、当該エッチングした凹部51を覆うようにゲート電極81を形成する埋め込みゲート構造となっている。このような構造にすることにより、プレーナ構造に比べて、ソース抵抗を低減することができ、また、高電圧動作時にゲート電極81のドレイン電極側のエッジ部分に集中する電界が緩和されるため、耐圧を高くすることができる。
【0037】
また、上述のゲート電極80の材質は、必ずしもNi/Alに限ったものではなく、Ti、Al、Pt(プラチナ)、Au、Ni、Pd(パラジウム)などの金属、IrSi、PtSi、NiSi2などのシリサイド、あるいは、TiN、WNなどの窒化金属、もしくは、これら複数種類から構成される多層膜で形成されてもかまわない。
【0038】
なお、上述した構造はすべて個々に採用してもよいし、または、それぞれを組み合わせた構造としてもよい。また、以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的に、保護膜、配線、バイアホールがさらに形成されたデバイスであってもよい。
【0039】
<実施の形態2>
本実施の形態では、実施の形態1に係るヘテロ接合電界効果型トランジスタの製造方法について説明する。ここでは、特に、図1に係るトランジスタの製造方法について説明する。なお、本実施の形態に係るトランジスタの製造方法において、実施の形態1と同一またはこれに相当する構成については、同一の符号を付すものとする。
【0040】
まず、図14に示すように、半絶縁性基板10上に、バッファ層20、チャネル層30、スペーサ層40、バリア層50を順に積層する。本実施の形態では、チャネル層30はGaN、スペーサ層40はAlN、バリア層50はAl0.2Ga0.8Nからなるものとする。この積層方法には、例えば、MOCVD(Metal Organic Chemical Vapor Deposition)法や、MBE(Molecular Beam Epitaxy)法を用いる。本実施の形態では、後者のエピタキシャル成長法により、半絶縁性基板10上にこれらの層を積層するものとする。
【0041】
次に、図15に示すように、バリア層50上にレジストマスク120を形成してパターン化する。そして、バリア層50から部分的にイオン注入して、n型不純物領域90を形成する。本実施の形態では、イオン注入の条件を、注入ドーズ量1×1013〜1×1017(cm-2)、注入エネルギー10〜1000(keV)として、例えば、Siを含む窒化物半導体においてn型となる不純物を所望の領域に打ち込む。そして、図16に示すように、レジストマスク120を除去した後、例えば、RTA(Rapid Thermal Annealing)法を用いて800〜1500℃の温度で熱処理を行い、ドーピングしたイオンを活性化させて、n型不純物領域90を形成する。
【0042】
次に、図17に示すように、n型不純物領域90上に、例えば、Ti、Al、Nb、Hf、Zr、Sr、Ni、Ta、Au、Mo、Wなどの金属、もしくはこれら複数種類の多層膜を、蒸着法やスパッタ法を用いて堆積し、リフトオフ法を行う。これにより、ソース/ドレイン電極70を、バリア層50上に形成する。
【0043】
次に、図18に示すように、トランジスタを作成する領域外のチャネル層30、スペーサ層40およびバリア層50に、例えば、イオン注入法やエッチングを用いて、素子分離領域60を形成する。本実施の形態では、イオン注入法により、素子分離領域60を形成したものとする。
【0044】
次に、図19に示すように、バリア層50上に、例えば、Ti、Al、Pt、Au、Ni、Pdなどの金属、IrSi、PtSi、NiSi2などのシリサイド、あるいは、TiN、WNなどの窒化金属、もしくは、これら複数種類から構成される多層膜を、例えば、蒸着法やスパッタ法を用いて堆積し、リフトオフ法を行う。これにより、ゲート電極80を、ソース/ドレイン電極70に挟まれたバリア層50上に形成する。
【0045】
以上の方法により、図1に示すヘテロ接合電界効果型トランジスタを作成することができる。以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には保護膜、配線、バイアホールを形成するプロセスを経て、デバイスが形成される。なお、以上は、代表的な図1に係るトランジスタの作成について述べたが、下記に示すような条件により、実施の形態1で説明した他のトランジスタを作成することができる。
【0046】
図15で、レジストマスク120の形成およびイオン注入を、レジストパターンおよび注入条件(例えば、注入エネルギー、注入量)を変えて、複数回繰り返して行う。これにより、実施の形態1で示した図1〜図5に係る様々なn型不純物の領域および濃度からなるトランジスタを作成することができる。
【0047】
図14で、チャネル層30、スペーサ層40およびバリア層50の成長時に、窒化物半導体の原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニアの流量や圧力、温度、時間を調整する。これにより、チャネル層30、スペーサ層40およびバリア層50を所望の組成、膜厚にする。こうして、実施の形態1で説明した様々なAl、Ga、Nの組成比からなる窒化物半導体へテロ接合電界効果型トランジスタを作成することができる。
【0048】
また、図14で、バリア層50を成長した後に、厚さ0.1〜50nmのAlX100Ga1-X100N(0≦X100<X50)からなる薄いキャップ層100をバリア層50上に成長させれば、実施の形態1の図6に示したトランジスタを作成することができる。
【0049】
図16で、ソース/ドレイン電極70を形成する前に、例えば、Cl2を用いたドライエッチング法を用いて、n型不純物領域90の上部を除去する。それから、除去した部分にソース/ドレイン電極70を形成してもよい。これにより、実施の形態1の図7に示したトランジスタを作成することができる。
【0050】
図18で、ゲート電極80を形成する前に、図20に示すように、例えば、蒸着法やプラズマCVD法を用いて、例えば、Al、Ga、Si、Hf、Tiのうち少なくとも1種類以上の原子の酸化物、窒化物、酸窒化物を堆積して絶縁膜110を形成する。それから、絶縁膜110上にゲート電極80を形成してもよい。これにより、実施の形態1の図8に示したトランジスタを作成することができる。なお、最終的にデバイスとして使用するためには、絶縁膜110のうち、ソース/ドレイン電極70を覆った部分を、例えば、フッ素を用いてウェットエッチングして除去した後、配線を形成する必要がある。
【0051】
図20の絶縁膜110形成後、図21に示すように、例えば、CF4を用いたドライエッチングや、フッ酸を用いたウェットエッチングにより、ソース/ドレイン電極70に挟まれた絶縁膜110の一部を除去して、絶縁膜111を形成する。その後、Y字型のゲート電極81を形成することにより、実施の形態1の図11に示したトランジスタを作成することができる。なお、最終的にデバイスとして使用するためには、絶縁膜111のうち、ソース/ドレイン電極70を覆った部分を、例えば、フッ素を用いてウェットエッチングして除去した後、配線を形成する必要がある。
【0052】
図11のように、ゲート電極81を形成した後に、例えば、フッ酸を用いたウェットエッチングにより、絶縁膜111をすべて除去する。これにより、実施の形態1の図9に示したトランジスタを作成することができる。また、ここでのウェットエッチングの処理条件(例えば、時間や濃度)を調整することにより、所望の領域の絶縁膜111を残す。これにより、実施の形態1の図10に示したトランジスタを作成することができる。
【0053】
図18の素子分離領域60形成後、例えば、Cl2を用いたドライエッチングにより、ソース/ドレイン電極70に挟まれたバリア層50表面の一部を除去し、あらかじめ凹部51、つまり、リセスを形成する。その後、その凹部51にゲート電極80,81を形成することにより、実施の形態1の図12,13に示したトランジスタを作成することができる。
【0054】
なお、以上の工程では、ソース/ドレイン電極70の形成、素子分離領域60の形成、ゲート電極80,81の3工程をこの順で行った。しかし、必ずしもこの順番に限ったものではなく、例えば、ソース/ドレイン電極70を形成する前に、素子分離領域60を形成するというように、これら3工程の順番を入れ替えてもよい。
【図面の簡単な説明】
【0055】
【図1】実施の形態1に係るトランジスタの構造を示す図である。
【図2】実施の形態1に係るトランジスタの構造を示す図である。
【図3】実施の形態1に係るトランジスタの構造を示す図である。
【図4】実施の形態1に係るトランジスタの構造を示す図である。
【図5】実施の形態1に係るトランジスタの構造を示す図である。
【図6】実施の形態1に係るトランジスタの構造を示す図である。
【図7】実施の形態1に係るトランジスタの構造を示す図である。
【図8】実施の形態1に係るトランジスタの構造を示す図である。
【図9】実施の形態1に係るトランジスタの構造を示す図である。
【図10】実施の形態1に係るトランジスタの構造を示す図である。
【図11】実施の形態1に係るトランジスタの構造を示す図である。
【図12】実施の形態1に係るトランジスタの構造を示す図である。
【図13】実施の形態1に係るトランジスタの構造を示す図である。
【図14】実施の形態2に係るトランジスタの製造方法を示す図である。
【図15】実施の形態2に係るトランジスタの製造方法を示す図である。
【図16】実施の形態2に係るトランジスタの製造方法を示す図である。
【図17】実施の形態2に係るトランジスタの製造方法を示す図である。
【図18】実施の形態2に係るトランジスタの製造方法を示す図である。
【図19】実施の形態2に係るトランジスタの製造方法を示す図である。
【図20】実施の形態2に係るトランジスタの製造方法を示す図である。
【図21】実施の形態2に係るトランジスタの製造方法を示す図である。
【符号の説明】
【0056】
10 半絶縁性基板、20 バッファ層、30 チャネル層、40 スペーサ層、50 バリア層、51 凹部、60 素子分離領域、70 ソース/ドレイン電極、80,81 ゲート電極、90 n型不純物領域、100 キャップ層、110,111 絶縁膜、120 レジストマスク。
【特許請求の範囲】
【請求項1】
窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、
チャネル層と、
前記チャネル層上にスペーサ層を介して形成されたバリア層と、
前記バリア層上に形成されたゲート電極と、
前記バリア層上に、前記ゲート電極を挟んで形成されるソース/ドレイン電極と、
前記ソース/ドレイン電極下側の少なくとも一部の領域に形成されるn型不純物領域とを備える、
ヘテロ接合電界効果型トランジスタ。
【請求項2】
前記n型不純物領域は、
前記ゲート電極下側の領域よりもn型不純物濃度が高い、
請求項1に記載のヘテロ接合電界効果型トランジスタ。
【請求項3】
前記チャネル層と、前記スペーサ層と、前記バリア層は、
AlおよびGaの少なくもいずれか一つと、Nとを含む、
請求項1または請求項2に記載のヘテロ接合電界効果型トランジスタ。
【請求項4】
前記スペーサ層は、AlNからなる、
請求項1乃至請求項3のいずれかに記載のヘテロ接合電界効果型トランジスタ。
【請求項5】
請求項1乃至請求項4のいずれかに記載のヘテロ接合電界効果型トランジスタの製造方法であって、
(a)前記チャネル層、前記スペーサ層、前記バリア層を順に積層する工程と、
(b)前記工程(a)の後、前記バリア層から部分的にイオン注入して、前記n型不純物領域を形成する工程とを備える、
ヘテロ接合電界効果型トランジスタの製造方法。
【請求項1】
窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、
チャネル層と、
前記チャネル層上にスペーサ層を介して形成されたバリア層と、
前記バリア層上に形成されたゲート電極と、
前記バリア層上に、前記ゲート電極を挟んで形成されるソース/ドレイン電極と、
前記ソース/ドレイン電極下側の少なくとも一部の領域に形成されるn型不純物領域とを備える、
ヘテロ接合電界効果型トランジスタ。
【請求項2】
前記n型不純物領域は、
前記ゲート電極下側の領域よりもn型不純物濃度が高い、
請求項1に記載のヘテロ接合電界効果型トランジスタ。
【請求項3】
前記チャネル層と、前記スペーサ層と、前記バリア層は、
AlおよびGaの少なくもいずれか一つと、Nとを含む、
請求項1または請求項2に記載のヘテロ接合電界効果型トランジスタ。
【請求項4】
前記スペーサ層は、AlNからなる、
請求項1乃至請求項3のいずれかに記載のヘテロ接合電界効果型トランジスタ。
【請求項5】
請求項1乃至請求項4のいずれかに記載のヘテロ接合電界効果型トランジスタの製造方法であって、
(a)前記チャネル層、前記スペーサ層、前記バリア層を順に積層する工程と、
(b)前記工程(a)の後、前記バリア層から部分的にイオン注入して、前記n型不純物領域を形成する工程とを備える、
ヘテロ接合電界効果型トランジスタの製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【公開番号】特開2009−152353(P2009−152353A)
【公開日】平成21年7月9日(2009.7.9)
【国際特許分類】
【出願番号】特願2007−328404(P2007−328404)
【出願日】平成19年12月20日(2007.12.20)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
【公開日】平成21年7月9日(2009.7.9)
【国際特許分類】
【出願日】平成19年12月20日(2007.12.20)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
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