【課題】ゲート電極の内部に腐食が進行することを抑制する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１００は、化合物半導体基板１０１と、化合物半導体基板１０１上の一部に形成された接続部１１９と接続部１１９上に形成されかつ接続部１１９より幅広の本体部１１７とを有しており、かつアルミニウムを含むゲート電極１１８と、ゲート電極１１８の表面上に設けられた保護絶縁層（シリコン窒化膜１２０）と、シリコン窒化膜１２０が被覆していないゲート電極１１８の表面に設けられており、アルミニウムよりも酸化されにくい不動態膜１２４と、を備える。 （もっと読む）

【課題】ＧａＮ系の窒化物半導体を用いたデバイスのゲートリセス量の制御性を向上することで、閾値電圧の面内均一性を向上することができる窒化物半導体装置を実現できるようにする。
【解決手段】窒化物半導体装置は、基板１０１上に形成された第１のＧａＮ系半導体からなるバッファ層１０２と、第２のＧａＮ系半導体からなるキャリア走行層１０３と、第３のＧａＮ系半導体からなるキャリア供給層１０４とを備えている。キャリア供給層１０４の上には第１の絶縁膜１０５と、アルミニウムを含む第２の絶縁膜１０６と、第１の絶縁膜１０５より膜厚が厚い第３の絶縁膜１０７とが形成されている。ソース電極１０８及びドレイン電極１０９は第１の絶縁膜１０５上に形成されている。ゲート電極１１０は、リセス構造を含む第２の絶縁膜１０６及び第３の絶縁膜１０７上に形成されている。 （もっと読む）

【課題】Ｔｉ、ＰｔおよびＡｕからなるゲート電極を有するリセス構造を有し、Ｔｉ上のＰｔ若しくはＡｕが、素子領域表面のＡｌＧａＡｓ層に拡散することを抑制する半導体装置を提供する。
【解決手段】ＧａＡｓ基板１１上に形成された素子領域１６と、第１のリセス領域２５と、第２のリセス領域２６と、第１のリセス領域２５外の素子領域１６上に、互いに離間して形成されたドレイン電極１３およびソース電極１４と、第２のリセス領域２６の表面の一部に接し、第１のリセス領域２５の表面の一部に接するゲート電極１５を具備し、最下層が、第１のリセス領域２５、および第２のリセス領域２６の表面の一部に接するように、隙間を有して形成された第１のＴｉ層２９と、第１のＴｉ層２９上に、第１のＴｉ層２９の隙間を埋めるように形成されたＡｌ層３０と、Ａｌ層３０上に形成されたＰｔ層３２と、Ｐｔ層上に形成されたＡｕ層３３と、を含むように構成する。 （もっと読む）

【課題】最大発振周波数ｆ_ｍａｘを高くしてダイヤモンド電界効果トランジスタの特性を大きく向上させ、かつ電圧降下を小さく抑えることにより実用レベルに到達させること。
【解決手段】「ソース・ゲート電極間隔ｄ_ＳＧ、ゲート・ドレイン電極間隔ｄ_ＧＤを狭くすること」と「ソース電極の厚さｔ_Ｓ、ドレイン電極の厚さｔ_Ｄを厚くすること」とを両立させるために、ソース電極およびドレイン電極を、エッチング溶液を用いてエッチングする層とレジストを用いてリフトオフする層とに分けて形成する。これにより電極の逆メサ部を小さくすることができるため、ソース電極とゲート電極との間隔を小さくして最大発振周波数ｆ_ｍａｘを上げ、かつソース電極およびドレイン電極の厚みを厚くして電圧降下を小さく抑えることができる。 （もっと読む）

半導体デバイスを形成する方法であって、この方法は、半導体層を準備するステップと、半導体層上に第１の金属の第１の層を準備するステップとを含む。第１の金属の第１の層上に第２の層を準備することができる。第２の層は、シリコン層及び第２の金属の層を含むことができ、第１の金属及び第２の金属は異なり得る。第１の金属はチタンとすることができ、第２の金属はニッケルとすることができる。関連するデバイス、構造体、及び他の方法もまた説明される。 （もっと読む）

【課題】 占有面積の増加もなく、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を得ることを目的とする。
【解決手段】 絶縁膜が埋め込まれたトレンチ素子分離領域と、凹部に周囲をゲート絶縁膜で覆われたゲート電極が埋め込まれたトレンチチャネル領域と、絶縁膜が埋め込まれた凹部の周囲を濃いＮ型の拡散層で覆ったトレンチドレイン領域とが形成されており、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域には、トレンチチャネル領域が形成され、なおかつＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域には、トレンチドレイン領域が形成されている。 （もっと読む）

【課題】ノーマリオフ動作を可能にし、かつしきい値電圧を自由に制御出来るＧａＮ系ＭＯＳＦＥＴを提供する。
【解決手段】ｐ−ＧａＮからなる電子走行層１３とゲート電極１８との間にゲート絶縁膜１５が形成されたＧａＮ系ＭＯＳＦＥＴ１０である。ゲート電極１８は、ＡｌＧａＩｎＰ混晶からなる。ゲート電極１８は、ｐ型ＡｌＧａＩｎＰ混晶からなる第１のゲート層１９と、この上に形成されたｐ型ＧａＡｓからなる第２のゲート層２０と、この上に形成された金属層（ＡｕＧｅ／Ａｕ電極）２１とを有する。ＡｌＧａＩｎＰ混晶の混晶比を変化させることにより、しきい値電圧を制御することが出来る。 （もっと読む）

【課題】低コストで製造することができ、かつ、高い絶縁破壊耐圧を有するＩＩＩ族窒化
物系半導体素子、およびＩＩＩ族窒化物系半導体素子の製造方法を提供する。
【解決手段】シリコン層、絶縁層、および表面にシリコンからなる複数の核領域と前記複
数の核領域の間を埋める絶縁領域を有する複合層がこの順に形成された基板と、前記基板
上に形成されたＩＩＩ族窒化物系半導体からなるバッファ層と、前記バッファ層上に形成
されたＩＩＩ族窒化物半導体からなる動作層と、前記動作層上に形成された第１の電極お
よび第２の電極とを備え、前記核領域のそれぞれの最大幅Ｌ_１が、前記第１の電極および
前記第２の電極の間の距離Ｌ_２よりも小さいことを特徴とする。 （もっと読む）

【課題】ゲートリーク電流を抑制する、窒化物半導体からなるリセスゲート構造のヘテロ接合ＦＥＴ及びその製造方法を提供することを目的とする。
【解決手段】本発明のヘテロ接合電界効果トランジスタは、窒化物半導体からなるヘテロ接合電界効果トランジスタであって、バリア層４とバリア層４の上に形成されたキャップ層５を含む半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極９と、ゲート電極９の側面と半導体層の間に設けられた絶縁膜１０と、を備え、ゲート電極９は、下面のみが半導体層と接触することを特徴とする。 （もっと読む）

【課題】ＧａＮ電子走行層、ＡｌＧａＮ電子供給層、およびＧａＮキャップ層が順次積層された半導体装置において、高周波数動作および高出力動作を実現することが可能な半導体装置を提供すること。
【解決手段】本発明は、基板１０上に順次積層されたＧａＮ電子走行層１２、ＡｌＧａＮ電子供給層１４、およびＧａＮキャップ層１６と、ＧａＮキャップ層１６上に形成されたゲート電極１８と、ゲート電極１８の両側であって、ＡｌＧａＮ電子供給層１４上に形成されたソース電極２０およびドレイン電極２２と、ゲート電極１８とソース電極２０との間のＧａＮキャップ層１６に形成された第１の凹部３０と、を具備し、第１の凹部３０が有する底面３２下におけるＧａＮキャップ層１６の厚さは、ゲート電極１８下におけるＧａＮキャップ層１６の厚さに比べて薄い半導体装置である。 （もっと読む）

半導体材料（１）上に少なくとも１つの導体を形成する方法は、（Ｅ１）−シルクスクリーン印刷によって第１の高温ペーストを堆積させるステップと、（Ｅ２）−前のステップの間に堆積された第１の高温ペーストに少なくとも部分的に重ねて、シルクスクリーン印刷によって、低温ペーストを堆積させるステップとを有する。 （もっと読む）

【課題】オン抵抗を大幅に低減し、十分な高電圧動作且つ高出力を得ることができる信頼性の高い化合物半導体装置を実現する。
【解決手段】ソース電極１２及びドレイン電極１３の下方の凹部７，８を充填し、電子供給層４の上方を覆う、Ｓｉを含むｎ−ＧａＮ層９が形成されており、ｎ−ＧａＮ層９は、ソース電極１２の下方及びドレイン電極１３下方に含まれるＳｉの方が、ゲート電極１５の近傍に含まれるＳｉよりも濃度が大きくなるように、Ｓｉ添加量を漸減させながら成長形成される。 （もっと読む）

【課題】ＲＣ型トランジスタのチャネル領域の高さを所望の範囲に調整するとともに、前記チャネル領域に近接して残存する薄皮状のバリ部を完全に除去して、半導体装置を製造するという課題があった。
【解決手段】半導体基板１の一面に、溝部と、溝部に囲まれ、側壁面の少なくとも一部が傾斜面である凸部３９とを形成してから、溝部を埋める素子分離用絶縁膜を形成する第１工程と、素子分離用絶縁膜をマスクの一部にして半導体基板１の一面をドライエッチングして凸部３９内に凹部２７を設けるとともに、凹部２７と素子分離用絶縁膜との間にチャネル領域４となる薄肉部４１を形成する第２工程と、ウェットエッチングにより、薄肉部４１の高さを調整する第３工程と、を有する半導体装置の製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】ゲートリセス構造を採用してノーマリーオフ動作を可能とするも、バラツキの小さい安定した閾値を有し、十分な高耐圧を実現する信頼性の高い化合物半導体装置を実現する。
【解決手段】電子走行層３と電子供給層４との間にｉ−ＡｌＮからなる中間層５を形成し、キャップ構造７上のゲート電極の形成予定部位に中間層５をエッチングストッパとして用いて開口１１ａを形成した後、中間層５の開口１１ａに位置整合する部位に熱リン酸を用いたウェットエッチングにより開口１１ｂを形成して、開口１１ａ，１１ｂからなる開口１１をゲート絶縁膜１２を介して下部が埋め込み、上部がキャップ構造７上方に突出するゲート電極１３を形成する。 （もっと読む）

【課題】リソグラフィ限界以下のゲート長を有するゲート電極の形成方法、及び高周波特性のよいAlGaN/GaN-HEMTの製造方法及びAlGaN/GaN-HEMTを提供する。
【解決手段】基板1表面に第1SiN表面保護層2を成膜する工程と、第1SiN表面保護層表面のレジスト3にリソグラフィ限界のレジスト開口部3aを形成し第1SiN表面保護層をエッチング開口する工程と、第1SiN表面保護層の開口部2a及び第1SiN表面保護層の表面に第2SiN表面保護層4を成膜する工程と、第2SiN表面保護層の表面のレジスト5にリソグラフィ限界のレジスト開口部5aを形成し異方性RIEにて第2SiN表面保護層をエッチングして第2SiN表面保護層の開口部4aと第2SiN表面保護層のサイドウォール4bとを形成する工程と、サイドウォールの内側の基板表面とサイドウォールと第2SiN表面保護層の開口部とを被覆するゲート電極6を形成する工程とを備える。 （もっと読む）

【課題】ゲート電極のテーパ形状の傾斜度を緩やかにすることができるようにして、ゲート電極の破損が起こらないようにしながら、確実にさらなる微細化を実現した下部電極を形成できるようにする。
【解決手段】ソース電極２及びドレイン電極３を有する半導体領域１上に絶縁膜４を形成し、絶縁膜４上に複数のレジスト層５，６，７を含む積層レジスト８を形成し、積層レジスト８の最下層以外のレジスト層６，７に開口９を形成し、最下層のレジスト層５にリフロー用開口１０を形成し、熱処理を施してリフロー用開口１０に露出している最下層のレジスト層５の一部ＰＴｃをリフローさせ、リフローさせることによって最下層のレジスト層５の表面に形成された傾斜面１１に連なるように最下層のレジスト層５に第１ゲート下部開口１２Ａを形成し、開口９、傾斜面１１及び第１ゲート下部開口１２Ａの形状に応じた形状を持つゲート電極１３を形成する。 （もっと読む）

【課題】応答特性を向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、ＧａＮ層１０と第１および第２の絶縁層１３、１４と電極層とＦＰ電極１７とを備える。ＧａＮ層１０は、高欠陥領域１０ａと、高欠陥領域１０ａよりも欠陥密度の低い低欠陥領域１０ｂとを含み、主表面１０ｃを有する。第１の絶縁層１３は、ＧａＮ層１０の主表面１０ｃにおける高欠陥領域１０ａを覆うように形成される。第２の絶縁層１４は、ＧａＮ層１０の主表面１０ａにおける低欠陥領域１０ｂの上に形成され、開口部が形成される。電極層は、開口部の内部に、ＧａＮ層１０の主表面１０ａに接触するように形成される。ＦＰ電極１７は、電極層に接続するとともに、第２の絶縁層１４に重なるように形成される。第１の絶縁層１３は、第２の絶縁層１４を構成する材料の誘電率よりも小さい誘電率を有する材料を含む。 （もっと読む）

【課題】幅の狭いポリサイドゲートにおけるシリサイドの抵抗が改善されたゲート電極構造の製造方法を提供する。
【解決手段】リセスが形成されたシリコン酸化膜からなる厚い内部スペーサ、およびシリコン窒化膜からなる厚い外部スペーサを有する多結晶シリコンゲートを形成する。多結晶シリコン上にチタンをデポジションし、アニールによりチタンシリサイド層２６０を形成する。チタンシリサイド層は多結晶シリコンより幅広く形成され、シリコン酸化膜からなる厚い内部スペーサによって制約を受けず、応力を受けない。 （もっと読む）

ＩＩＩ−Ｎ材料層と、ＩＩＩ−Ｎ材料層の表面上に設けられた絶縁体層と、ＩＩＩ−Ｎ材料層から反対側の絶縁体層上記に設けられたエッチング停止層と、絶縁体層から反対側のエッチング停止層上に設けられた電極画定層とを備えるＩＩＩ−Ｎデバイスを開示する。電極画定層内には、凹部が形成される。凹部内には、電極が形成される。絶縁体は、特に電極とＩＩＩ−Ｎ材料層との間で、正確に制御された厚さを有することができる。 （もっと読む）