多結晶シリコン・ゲート上のサリサイドの抵抗を改善するための方法およびデバイス
【課題】幅の狭いポリサイドゲートにおけるシリサイドの抵抗が改善されたゲート電極構造の製造方法を提供する。
【解決手段】リセスが形成されたシリコン酸化膜からなる厚い内部スペーサ、およびシリコン窒化膜からなる厚い外部スペーサを有する多結晶シリコンゲートを形成する。多結晶シリコン上にチタンをデポジションし、アニールによりチタンシリサイド層２６０を形成する。チタンシリサイド層は多結晶シリコンより幅広く形成され、シリコン酸化膜からなる厚い内部スペーサによって制約を受けず、応力を受けない。
【解決手段】リセスが形成されたシリコン酸化膜からなる厚い内部スペーサ、およびシリコン窒化膜からなる厚い外部スペーサを有する多結晶シリコンゲートを形成する。多結晶シリコン上にチタンをデポジションし、アニールによりチタンシリサイド層２６０を形成する。チタンシリサイド層は多結晶シリコンより幅広く形成され、シリコン酸化膜からなる厚い内部スペーサによって制約を受けず、応力を受けない。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の分野）
本発明は、半導体デバイスの分野に関する。より詳細には、本発明は、ゲート電極上の抵抗を改善するための方法およびデバイスに関する。具体的には、本発明は、多結晶シリコン・ゲート上のサリサイドの抵抗を改善するための方法およびデバイスに関する。
【背景技術】
【０００２】
（発明の背景）
トランジスタは、半導体回路において電流の流れを制御するために一般的に使用されている。例えば、トランジスタをスイッチング機構として使用して、あるしきい値電圧に達したときに回路内のソースとドレイン領域との間に電流を流すことができる。一般にトランジスタは、加えられた電圧に基づいてトランジスタ内に電流を流し、または電流が流れないようにするゲート電極を含む。
【０００３】
図１ａは、基板１１０上に形成された従来のゲート電極１００の断面を示し、その下に在る構造は示していない。これらの図は単なる例示であり、理解し易いように単純化されていることに留意されたい。薄い絶縁層１２０が基板１１０上に形成されて、基板１１０と、ゲート電極１００の導電性部分との間の障壁としての役目を果たしている。絶縁層１２０の一例は、二酸化ケイ素（ＳｉＯ２）などの酸化物層でよい。絶縁層１２０上にはゲート層１３０が形成されている。ゲート層１３０の一例は、多結晶シリコン層でよい。ゲート層１３０上には導電層１６０が形成されている。導電層１６０の一例は、チタンサリサイド（ＴｉＳｉ２）などのポリサイド層でよい。導電層１６０からゲート層１３０にしきい値電圧を加えると、電流はゲート層１３０内を流れることになる。ゲート層１３０の両側にはしばしば絶縁性スペーサ１４０および１５０が形成されて、ゲート層１３０と、半導体のその周囲の構造との間に電流が流れないようにされている。
【０００４】
半導体回路設計では、回路内のいくつかのトランジスタに効率的に電流を提供するため、ゲート電極は半導体基板上に長い連続ライン状に設計されることが多い。現在のところ、半導体トランジスタ性能の改善はデバイスのスケーリングにより実現されており、ゲート層幅を０．２０μｍから０．１５μｍまたはそれ以下（０．１５μｍ未満）に狭めている。ゲート層幅の寸法が減少するので、その上方に形成されている導電層の線幅も狭くなる。
【０００５】
ゲート層幅が０．２０μｍよりも狭くなると、現行のプロセス技法では、抵抗が急激に増大した導電性ラインが生成される。抵抗が高くなるにつれて半導体回路の速度が低下するので、これは半導体の効率に有害である。さらに、欠陥のある導電性ラインの形成が原因となって歩留りが低下し、製造における生産高が減少する。これらの問題は、チタンサリサイド（ＴｉＳｉ２）が多結晶シリコン・ゲートの導電層として形成される現行の製作プロセスにおいて、特に注目されてきた。
【０００６】
図１ｂは、基板１１０上に形成された従来のゲート電極１００の断面を示し、その下に在る構造は示されていない。ゲート電極１００の一例は、多結晶シリコン・ゲート電極でよい。基板１１０上には絶縁層１２０が形成されている。絶縁層１２０の一例は酸化物でよい。絶縁層１２０上には導電性ゲート層１３０が形成されている。ゲート層１３０の一例は多結晶シリコン層である。ゲート層１３０上には導電層１６０が形成されている。導電層１６０の一例はチタンサリサイドなどのポリサイドでよい。ゲート層１３０および導電層１６０に隣接して絶縁性スペーサ１４０および１５０が形成されており、ゲート層１００と周囲の構造との間に電流が流れないようになっている。
【０００７】
導電層１６０の形成中、下に在るゲート層１３０からの成分が導電層１６０を形成するのに使用される反応物層に拡散することが多い。例えば、下に在るゲート層１３０のシリコン成分が導電層１６０へ外へ向けて拡散することがある。この外方拡散により、導電層１６０はゲート層１３０よりも幅が広くなる。ゲート層１００の幅が０．２０μｍよりも狭くなると、導電層１６０がスペーサ１４０の側壁で囲まれ、応力を受けるようになる。このため、導電層１６０の抵抗が増大する。導電層の抵抗の増大は、半導体回路の品質に直接影響を与える。回路は非効率的になり、回路故障またはデバイス故障が生じる可能性がある。
【０００８】
ゲート・ライン幅が０．２０μｍよりも狭くなることによる別の結果とは、歩留りが減少することである。これは、導電層が形成されないことが原因である。これは、そのような小さい寸法で利用可能な反応領域、または核化部位が減少したからである。ゲート層の寸法が減少すると、処理中にその上に導電層を形成することができる核化部位が減少する。現行のプロセス技法を使用すると、十分な核化部位が設けられない場合、導電層はしばしば形成されなくなる。このため生産高が減少し、半導体製造に直接影響を及ぼす。
【０００９】
上述の問題に基づき、多結晶シリコン・ゲート幅が０．２０μｍよりも狭い場合のポリサイドの抵抗を改善する方法および／またはデバイスを有することが望ましいと考えられる。
【発明の概要】
【００１０】
（発明の簡単な概要）
本発明は、ゲート電極幅が０．２０μｍより狭い場合のポリサイドの抵抗を改善する方法およびデバイスを提供する。本発明はいくつかの実施態様を提供し、その一実施態様について以下に述べる。
【図面の簡単な説明】
【００１１】
【図１（ａ）】応力を受けていない導電層を示す、従来技術における従来のゲート電極の断面図である。
【図１（ｂ）】応力を受けている導電層を示す、従来技術における従来のゲート電極の断面図である。
【図２（ａ）】基板上の薄い絶縁層上に形成されたゲート層を示す、本発明のゲート電極の断面図である。
【図２（ｂ）】ゲート層と基板上に形成された厚い第１のスペーサ層を示す、本発明のゲート電極の断面図である。
【図２（ｃ）】厚い第１のスペーサ層上に形成された厚い第２のスペーサ層を示す、本発明のゲート電極の断面図である。
【図２（ｄ）】厚い第２のスペーサ層をエッチングして形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図２（ｅ）】厚い第１のスペーサ層をエッチングしてリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図２（ｆ）】厚い第１のスペーサ層と第２のスペーサ層とゲート層と基板上に形成された反応物層を示す、本発明のゲート電極の断面図である。
【図２（ｇ）】反応物層とゲート層をアニールして形成された導電層を示す、本発明のゲート電極の断面図である。
【図２（ｈ）】導電層およびリセス形成された厚い内部スペーサおよびリセス形成されていない厚い外部スペーサを有するゲート電極の形成を示す断面図である。
【図３（ａ）】基板上の薄い絶縁層上に形成されたゲート層を示す、本発明のゲート電極の断面図である。
【図３（ｂ）】ゲート層と基板上に形成された薄い第１のスペーサ層を示す、本発明のゲート電極の断面図である。
【図３（ｃ）】薄い第１のスペーサ層上に形成された厚い第２のスペーサ層を示す、本発明のゲート電極の断面図である。
【図３（ｄ）】厚い第２のスペーサ層をエッチングして形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図３（ｅ）】厚い第２のスペーサ層を２回目のエッチングを施してリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図３（ｆ）】薄い第１のスペーサ層をエッチングしてリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図３（ｇ）】薄い第１のスペーサ層と厚い第２のスペーサ層とゲート層と基板上に形成された反応物層を示す、本発明のゲート電極の断面図である。
【図３（ｈ）】反応物層とゲート層をアニールして形成された導電層を示す、本発明のゲート電極の断面図である。
【図３（ｉ）】導電層およびリセス形成された薄い内部スペーサおよびリセス形成された厚い外部スペーサを有するゲート電極の形成を示す断面図である。
【図４（ａ）】シリコン基板上の薄い絶縁層上に形成されたゲート層を示す、本発明のゲート電極の断面図である。
【図４（ｂ）】ゲート層と基板上に形成された薄い第１のスペーサ層を示す、本発明のゲート電極の断面図である。
【図４（ｃ）】薄い第１のスペーサ層上に形成された厚い第２のスペーサ層を示す、本発明のゲート電極の断面図である。
【図４（ｄ）】厚い第２のスペーサ層に１回目のエッチングを行って形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図４（ｅ）】厚い第２のスペーサ層に２回目のエッチングを行って部分的にリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図４（ｆ）】厚い第２のスペーサ層を部分的にリセス形成した後、薄い第１のスペーサ層をエッチングして形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図４（ｇ）】薄い第１のスペーサ層と厚い第２のスペーサ層とゲート層と基板上に形成された反応物層を示す、本発明のゲート電極の断面図である。
【図４（ｈ）】反応物層とゲート層をアニールして形成された導電層を示す、本発明のゲート電極の断面図である。
【図４（ｉ）】導電層およびリセス形成されていない薄い内部スペーサおよび部分的にリセス形成されている外部スペーサを有するゲート電極の形成を示す断面図である。
【図５（ａ）】基板上の薄い絶縁層上に形成されたゲート層を示す、本発明のゲート電極の断面図である。
【図５（ｂ）】ゲート層と基板上に形成された薄い第１のスペーサ層を示す、本発明のゲート電極の断面図である。
【図５（ｃ）】薄い第１のスペーサ層上に形成された薄い第２のスペーサ層を示す、本発明のゲート電極の断面図である。
【図５（ｄ）】薄い第２のスペーサ層にエッチングを行って形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図５（ｅ）】薄い第２のスペーサ層をエッチングした後、薄い第１のスペーサ層をエッチングして形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図５（ｆ）】薄い第１のスペーサ層と薄い第２のスペーサ層とゲート層と基板上に形成された薄い第３のスペーサ層を示す、本発明のゲート電極の断面図である。
【図５（ｇ）】薄い第３のスペーサ層上に形成された厚い第４のスペーサ層を示す、本発明のゲート電極の断面図である。
【図５（ｈ）】厚い第４のスペーサ層に１回目のエッチングを行って形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図５（ｉ）】厚い第４のスペーサ層に２回目のエッチングを施してリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図５（ｊ）】薄い第３のスペーサ層をエッチングしてリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図５（ｋ）】薄い第１、第２、第３のスペーサ層と厚い第４のスペーサ層とゲート層と基板上に形成された反応物層を示す、本発明のゲート電極の断面図である。
【図５（ｌ）】反応物層とゲート層をアニールして形成された導電層を示す、本発明のゲート電極の断面図である。
【図５（ｍ）】導電層および２つのスペーサ・スタックを有するゲート電極の形成を示す断面図である。最外部のスペーサ・スタックは、リセス形成された薄い内部スペーサとリセス形成された厚い外部スペーサを有する。内部スペーサ・スタックは、リセス形成されていない薄い内部スペーサとリセス形成されていない薄い外部スペーサを有する。
【図６（ａ）】基板上の薄い絶縁層上に形成されたゲート層を示す、本発明のゲート電極の断面図である。
【図６（ｂ）】ゲート層と基板上に形成された薄い第１のスペーサ層を示す、本発明のゲート電極の断面図である。
【図６（ｃ）】薄い第１のスペーサ層上に形成された薄い第２のスペーサ層を示す、本発明のゲート電極の断面図である。
【図６（ｄ）】薄い第２のスペーサ層にエッチングを行って形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図６（ｅ）】薄い第２のスペーサ層をエッチングした後、薄い第１のスペーサ層をエッチングして形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図６（ｆ）】薄い第１のスペーサ層と薄い第２のスペーサ層とゲート層と基板上に形成された薄い第３のスペーサ層を示す、本発明のゲート電極の断面図である。
【図６（ｇ）】薄い第３のスペーサ層上に形成された厚い第４のスペーサ層を示す、本発明のゲート電極の断面図である。
【図６（ｈ）】厚い第４のスペーサ層に１回目のエッチングを行って形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図６（ｉ）】厚い第４のスペーサ層に２回目のエッチングを施してリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図６（ｊ）】薄い第３のスペーサ層をエッチングしてリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図６（ｋ）】薄い第１のスペーサ層とゲート層と基板上に形成された薄い保護層を示す、本発明のゲート電極の断面図である。
【図６（ｌ）】薄い第２のスペーサ層をエッチングしてリセスを形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図６（ｍ）】薄い保護層を除去し、薄い第１のスペーサ層に２回目のエッチング行ってリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図６（ｎ）】薄い第１、第２、第３のスペーサ層と厚い第４のスペーサ層とゲート層と基板上に形成された反応物層を示す、本発明のゲート電極の断面図である。
【図６（ｏ）】反応物層とゲート層をアニールして形成された導電層を示す、本発明のゲート電極の断面図である。
【図６（ｐ）】導電層および２つのスペーサ・スタックを有するゲート電極の形成を示す断面図である。最外部のスペーサ・スタックは、リセス形成された薄い内部スペーサとリセス形成された厚い外部スペーサを有する。内部スペーサ・スタックは、リセス形成された薄い内部スペーサとリセス形成された薄い外部スペーサを有する。
【００１２】
本発明の一実施態様では、薄い絶縁層を含むゲート電極が形成される。ゲート層は薄い絶縁層上に形成される。ゲート層上には導電層が形成される。ゲート層の両側に隣接して、厚い第１のスペーサが形成される。厚い第１のスペーサに隣接して、厚い第２のスペーサが形成される。厚い第１のスペーサはリセス形成されて、ゲート層と厚い第２のスペーサとの間に開放スペースが作られる。
【００１３】
本発明をより完全に理解するため、下記の本発明の詳細な説明の中で添付図面を参照する。
【００１４】
（発明詳細な説明）
本発明は、幅が０．２０μｍ未満のゲート電極上のポリサイドの抵抗を改善する方法およびデバイスを提供する。本発明のいくつかの実施形態に関する以下の記述では、本発明の完全な理解をもたらすために、非常に数多くの詳細が述べられている。本発明はそのような具体的な詳細なしで実施できることが、当業者に理解されよう。その他の例では、本発明の対象を不明瞭にしないため、周知の構造および技法については詳細に述べていない。本発明の構造は、様々な技法によって形成できることが、当業者に理解されよう。
【００１５】
次に図面を参照すると、本発明の一実施形態が図２ａ〜ｈに示されている。図２ａは、基板２００上の薄い絶縁層２１０上に形成されたゲート層２２０を例示する。一実施形態では、ゲート層２２０は多結晶シリコンでよい。一実施形態では、ゲート層２２０の幅が０．２０μｍ未満である。これらの構造は、当技術分野で周知の従来のデポジッションおよびエッチング技法を使用して形成される。
【００１６】
図２ｂでは、ゲート層２２０および基板２００上に、厚い第１のスペーサ層２３０をデポジッションさせまたは成長させている。一実施形態では、厚い第１のスペーサ層２３０は酸化物でよい。一実施形態では、厚い第１のスペーサ層２３０は、約２００〜６００Åの範囲の厚さ、例えば３００Åの厚さにデポジッションさせまたは成長させる。厚い第１のスペーサ層２３０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００１７】
図２ｃでは、厚い第１のスペーサ層２３０上に、厚い第２のスペーサ層２４０をデポジッションさせまたは成長させている。一実施形態では、厚い第２のスペーサ層２４０は窒化物でよい。一実施形態では、厚い第２のスペーサ層２４０を、約３００〜２０００Åの範囲の厚さ、例えば８００Åの厚さにデポジッションさせまたは成長させる。厚い第２のスペーサ層２４０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００１８】
厚い第２のスペーサ層２４０をエッチングして、図２ｄに示すスペーサ構造を形成する。一実施形態では、このエッチングは、窒化物を除去するが酸化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
【００１９】
厚い第１のスペーサ層２３０をエッチングしてリセスを形成して、図２ｅに示すスペーサ構造を形成する。このリセス形成によって、厚い第２のスペーサ層２４０とゲート層２２０の間に開放スペースが作り出される。一実施形態では、厚い第１のスペーサ層２３０を、ゲート層２２０の表面よりも約６０ｎｍ深くエッチングする。一実施形態では、エッチングによって、厚い第２のスペーサ層２４０とゲート層２２０の間に約２００〜６００Å、例えば３００Åのスペースを形成する。一実施形態では、このエッチングは、酸化物を除去するが窒化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ドライ・エッチングまたはウェット・エッチングである。このときゲート層２２０の側壁は露出され、より大きい接触（反応）表面積を作り出していることに留意されたい。
【００２０】
図２ｆでは、反応物層２５０が、例えばスパッタや電子ビーム蒸着、化学気相成長、プラズマ成長によってデポジッションされている。一実施形態では、反応物層２５０はチタンなどの金属でよい。しかし、コバルトやニッケル、タンタル、白金などのその他の金属を使用することもできる。次いで反応物層２５０およびゲート層２２０をアニールして、図２ｇに示す導電層２６０を形成する。一実施形態では、形成された導電層２６０はポリサイド層でよく、これはポリシリサイド層と呼ぶこともできる。シリサイドは自己整合しまたは非自己整合するものでよく、シリサイドが自己整合する場合にはサリサイドと呼ぶことができることに留意されたい。一実施形態では、ポリサイドはチタンサリサイド（ＴｉＳｉ２）でよい。その他のポリサイドは、コバルトサリサイド（ＣｏＳｉ２）、ニッケルサリサイド（ＮｉＳｉ）、タンタルサリサイド（ＴａＳｉ）、または白金サリサイド（ＰｔＳｉ）でよい。自己整合するシリサイド以外のポリサイドも形成できることが当業者には理解できるであろう。一実施形態では、アニールは、窒素雰囲気中で急速熱アニール・プロセスを使用して行うことができる。一実施形態では、追加のアニールを行って導電層２６０の抵抗を低下させることができる。このとき導電層２６０は、ゲート層２２０のエッジを超えて延びることができ、厚い第１のスペーサ層２３０によって制約を受けずかつ応力を受けないことに留意されたい。
【００２１】
反応物層２５０の未反応部分をエッチングにより除去し、図２ｈに示す導電層２６０を残す。一実施形態では、このエッチングは未反応のチタンを除去するがチタンサリサイドは除去しない等方性エッチングである。
【００２２】
本発明の別の実施形態を図３ａ〜ｉに示す。図３ａは、基板３００上の薄い絶縁層３１０上に形成されたゲート層３２０を示す。一実施形態では、ゲート層３２０は多結晶シリコンでよい。一実施形態では、ゲート層３２０の幅が０．２０μｍ未満である。これらの構造は、当技術分野で周知の従来のデポジッションおよびエッチング技法を使用して形成される。
【００２３】
図３ｂでは、ゲート層３２０および基板３００上に、薄い第１のスペーサ層３３０をデポジッションさせまたは成長させている。一実施形態では、薄い第１のスペーサ層３３０は酸化物でよい。一実施形態では、薄い第１のスペーサ層３３０を、約５０〜３００Åの範囲の厚さ、例えば１００Åの厚さにデポジッションさせまたは成長させる。薄い第１のスペーサ層３３０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００２４】
図３ｃでは、薄い第１のスペーサ層３３０上に、厚い第２のスペーサ層３４０をデポジッションさせまたは成長させている。一実施形態では、厚い第２のスペーサ層３４０は窒化物でよい。一実施形態では、厚い第２のスペーサ層３４０を、約３００〜２０００Åの範囲の厚さ、例えば８００Åの厚さにデポジッションさせまたは成長させる。厚い第２のスペーサ層３４０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００２５】
厚い第２のスペーサ層３４０に１回目のエッチングを行って、図３ｄに示す構造を形成する。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
【００２６】
次いで厚い第２のスペーサ層３４０を２回目のエッチングを施してリセスを形成して、図３ｅに示すスペーサ構造を形成する。一実施形態では、厚い第２のスペーサ層３４０は、ゲート層３２０の表面レベルよりも約６０ｎｍ深くエッチングされる。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ウェット・エッチングまたはドライ・エッチングである。
【００２７】
次いで薄い第１のスペーサ層３３０をエッチングによりリセスを形成して、図３ｆに示すスペーサ構造を形成する。一実施形態では、このエッチングは酸化物を除去するが窒化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ドライ・エッチング、ウェット・エッチング、またはケミカル・バス・エッチングである。このときゲート層３２０の側壁が露出され、より大きい接触（反応）表面積を作り出していることにさらに留意されたい。
【００２８】
図３ｇでは、反応物層３５０が、例えばスパッタや電子ビーム蒸着、化学気相成長、プラズマ成長によってデポジッションされている。一実施形態では、反応物層３５０はチタンなどの金属でよい。しかし、コバルトやニッケル、タンタル、白金などのその他の金属を使用することもできる。
【００２９】
次いで反応物層３５０およびゲート層３２０をアニールして、図３ｈに示す導電層３６０を形成する。一実施形態では、形成された導電層３６０はポリサイドでよく、これはポリシリサイド層と呼ぶこともできる。シリサイドは自己整合しまたは非自己整合するものでよく、シリサイドが自己整合する場合にはサリサイドと呼ぶことができることに留意されたい。一実施形態では、ポリサイドはチタンサリサイド（ＴｉＳｉ２）でよい。その他のポリサイドは、コバルトサリサイド（ＣｏＳｉ２）、ニッケルサリサイド（ＮｉＳｉ）、タンタルサリサイド（ＴａＳｉ）、または白金サリサイド（ＰｔＳｉ）でよい。自己整合するシリサイド以外のポリサイドも形成できることが当業者には理解できるであろう。一実施形態では、アニールは、窒素雰囲気中で急速熱アニール・プロセスを使用して行うことができる。一実施形態では、追加のアニールを行って導電層３６０の抵抗を低下させることができる。このとき導電層３６０は、ゲート層３２０のエッジを超えて延びでることができ、制約を受けずかつ応力を受けないことに留意されたい。
【００３０】
反応物層３５０の未反応部分をエッチングにより除去し、図３ｉに示す導電層３６０を残す。一実施形態では、このエッチングは未反応のチタンを除去するがチタンサリサイドは除去しない等方性エッチングである。
【００３１】
本発明の別の実施形態を図４ａ〜ｉに示す。図４ａは、シリコン基板４００上の薄い絶縁層４１０上に形成されたゲート層４２０を示す。一実施形態では、ゲート層４２０は多結晶シリコンでよい。一実施形態では、ゲート層４２０の幅が０．２０μｍ未満である。これらの構造は、当技術分野で周知の従来のデポジッションおよびエッチング技法を使用して形成される。
【００３２】
図４ｂでは、ゲート層４２０および基板４００上に、薄い第１のスペーサ層４３０をデポジッションさせまたは成長させている。一実施形態では、薄い第１のスペーサ層４３０は酸化物でよい。一実施形態では、薄い第１のスペーサ層４３０を、約５０〜３００Åの範囲の厚さ、例えば１００Åの厚さにデポジッションさせまたは成長させる。薄い第１のスペーサ層４３０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００３３】
図４ｃでは、薄い第１のスペーサ層４３０上に、厚い第２のスペーサ層４４０をデポジッションさせまたは成長させている。一実施形態では、厚い第２のスペーサ層４４０は窒化物でよい。一実施形態では、厚い第２のスペーサ層４４０を、約３００〜２０００Åの範囲の厚さ、例えば８００Åの厚さにデポジッションさせまたは成長させることができる。厚い第２のスペーサ層４４０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００３４】
厚い第２のスペーサ層４４０に１回目のエッチングを行って、図４ｄに示す構造を形成する。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
【００３５】
次いで厚い第２のスペーサ層４４０を２回目のエッチングによって部分的にリセスを形成して、図４ｅに示すスペーサ構造を形成する。一実施形態では、部分的なリセスの形成によって、薄い第１のスペーサ層４３０に隣接する薄い第２のスペーサ壁４７０が作られる。一実施形態では、この薄い第２のスペーサ壁４７０の幅は約５０〜２００Åの範囲、例えば１００Åでよく、ゲート層４２０の表面レベルよりも約６０ｎｍ深く入り込めばよい。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
【００３６】
厚い第２のスペーサ層４４０を部分的にリセス形成した後、薄い第１のスペーサ層４３０をエッチングして、図４ｆに示すスペーサ構造を形成する。一実施形態では、このエッチングは酸化物を除去するが窒化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ドライ・エッチング、ウェット・エッチング、またはケミカル・バス・エッチングである。
【００３７】
図４ｇでは、反応物層４５０が、例えばスパッタや電子ビーム蒸着、化学気相成長、プラズマ成長によってデポジッションされている。一実施形態では、反応物層４５０はチタンなどの金属でよい。しかし、コバルトやニッケル、タンタル、白金などのその他の金属を使用することもできる。
【００３８】
次いで反応物層４５０およびゲート層４２０をアニールして、図４ｈに示す導電層４６０を形成する。一実施形態では、導電層４６０はポリサイドでよく、これはポリシリサイド層と呼ぶこともできる。シリサイドは自己整合しまたは非自己整合するものでよく、シリサイドが自己整合する場合にはサリサイドと呼ぶことができることに留意されたい。一実施形態では、ポリサイドはチタンサリサイド（ＴｉＳｉ２）でよい。その他のポリサイドは、コバルトサリサイド（ＣｏＳｉ２）、ニッケルサリサイド（ＮｉＳｉ）、タンタルサリサイド（ＴａＳｉ）、または白金サリサイド（ＰｔＳｉ）でよい。自己整合するシリサイド以外のポリサイドも形成できることが当業者には理解できるであろう。一実施形態では、アニールは、窒素雰囲気中で急速熱アニール・プロセスを使用して行うことができる。一実施形態では、追加のアニールを行って導電層４６０の抵抗を低下させることができる。このとき導電層４６０は、ゲート層４２０のエッジを越えて伸び出すことができるが、これは、薄い第１のスペーサ層４３０と薄い第２のスペーサ壁４７０から形成された薄いスペーサ壁の柔軟性に起因するものであることに留意されたい。
【００３９】
反応物層４５０の未反応部分をエッチングにより除去し、図４ｉに示す導電層４６０を残す。一実施形態では、このエッチングは未反応のチタンを除去するがチタンサリサイドは除去しない等方性エッチングである。
【００４０】
本発明の別の実施形態を図５ａ〜ｍに示す。図５ａは、基板５００上の薄い絶縁層５１０上に形成されたゲート層５２０を示す。一実施形態では、ゲート層５２０は多結晶シリコンでよい。一実施形態では、多結晶シリコン・ゲート層５２０の幅が０．２０μｍ未満である。これらの構造は、当技術分野で周知の従来のデポジッションおよびエッチング技法を使用して形成される。
【００４１】
図５ｂでは、ゲート層５２０および基板５００上に、薄い第１のスペーサ層５３０をデポジッションさせまたは成長させている。一実施形態では、薄い第１のスペーサ層５３０は酸化物でよい。一実施形態では、薄い第１のスペーサ層５３０を、約５０〜１５０Åの範囲の厚さ、例えば５０Åの厚さにデポジッションさせまたは成長させる。薄い第１のスペーサ層５３０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００４２】
図５ｃでは、薄い第１のスペーサ層５３０上に、薄い第２のスペーサ層５４０をデポジッションさせまたは成長させている。一実施形態では、薄い第２のスペーサ層５４０は窒化物でよい。一実施形態では、薄い第２のスペーサ層５４０を、約５０〜１５０Åの範囲の厚さ、例えば５０Åの厚さにデポジッションさせまたは成長させることができる。薄い第２のスペーサ層５４０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００４３】
薄い第２のスペーサ層５４０に１回目のエッチングを行って、図５ｄに示す構造を形成する。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
【００４４】
薄い第２のスペーサ層５４０をエッチングした後、薄い第１のスペーサ層５３０をエッチングして図５ｅに示す構造を形成する。一実施形態では、このエッチングは酸化物を除去するが窒化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ドライ・エッチングまたはウェット・エッチングである。プロセスの流れのこの時点で、この構造へのドーパントの注入を追加して回路性能を高めることができることに、さらに留意されたい。
【００４５】
図５ｆでは、薄い第３のスペーサ層５５０をデポジッションさせまたは成長させている。一実施形態では、薄い第３のスペーサ層５５０は酸化物でよい。一実施形態では、薄い第３のスペーサ層５５０を、約５０〜３００Åの範囲の厚さ、例えば１００Åの厚さにデポジッションさせまたは成長させる。薄い第３のスペーサ層５５０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００４６】
図５ｇでは、薄い第３のスペーサ層５５０上に、厚い第４のスペーサ層５６０をデポジッションさせまたは成長させている。一実施形態では、厚い第４のスペーサ層５６０は窒化物でよい。一実施形態では、厚い第４のスペーサ層５６０を、約３００〜２０００Åの範囲の厚さ、例えば８００Åの厚さにデポジッションさせまたは成長させる。厚い第４のスペーサ層５６０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００４７】
厚い第４のスペーサ層５６０に１回目のエッチングを行って、図５ｈに示す構造を形成する。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
【００４８】
次いで厚い第４のスペーサ層５６０を２回目のエッチングを施してリセスを形成して、図５ｉに示すスペーサ構造を形成する。一実施形態では、厚い第４のスペーサ層５６０は、ゲート層５２０の表面レベルよりも約６０ｎｍ深くエッチングされる。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ウェット・エッチングまたはドライ・エッチングである。
【００４９】
次いで薄い第３のスペーサ層５５０をエッチングしてリセスを形成して、図５ｊに示すスペーサ構造を形成する。一実施形態では、このエッチングは酸化物を除去するが窒化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ドライ・エッチング、ウェット・エッチング、またはケミカル・バス・エッチングである。
【００５０】
図５ｋでは、反応物層５７０が、例えばスパッタや電子ビーム蒸着、化学気相成長、プラズマ成長によってデポジッションされている。一実施形態では、反応物層５７０はチタンなどの金属でよい。しかし、コバルトやニッケル、タンタル、白金などのその他の金属を使用することもできる。
【００５１】
次いで反応物層５７０およびゲート層５２０をアニールして、図５ｌに示す導電層５８０を形成する。一実施形態では、導電層５８０はポリサイドでよく、これはポリシリサイド層と呼ぶこともできる。シリサイドは自己整合しまたは非自己整合するものでよく、シリサイドが自己整合する場合にはサリサイドと呼ぶことができることに留意されたい。一実施形態では、ポリサイドはチタンサリサイド（ＴｉＳｉ２）でよい。その他のポリサイドは、コバルトサリサイド（ＣｏＳｉ２）、ニッケルサリサイド（ＮｉＳｉ）、タンタルサリサイド（ＴａＳｉ）、または白金サリサイド（ＰｔＳｉ）でよい。自己整合するシリサイド以外のポリサイドも形成できることが、当業者には理解できるであろう。一実施形態では、アニールは、窒素雰囲気中で急速熱アニール・プロセスを使用して行うことができる。一実施形態では、追加のアニールを行って導電層５８０の抵抗を低下させることができる。このとき導電層５８０は、ゲート層５２０のエッジを越えて伸び出すことができるが、これは、薄い第１のスペーサ層５３０と薄い第２のスペーサ層５４０から形成された薄いスペーサ壁の柔軟性に起因するものであることに留意されたい。
【００５２】
未反応の反応物層５７０をエッチングにより除去し、図５ｍに示す導電層５８０を残す。一実施形態では、このエッチングは未反応のチタンを除去するがチタンサリサイドは除去しない等方性エッチングである。
【００５３】
本発明の別の実施形態を図６ａ〜ｐに示す。図６ａは、基板６００上の薄い絶縁層６１０上に形成されたゲート層６２０を示す。一実施形態では、ゲート層６２０は多結晶シリコンでよい。一実施形態では、ゲート層６２０の幅が０．２０μｍ未満である。これらの構造は、当技術分野で周知の従来のデポジッションおよびエッチング技法を使用して形成される。
【００５４】
図６ｂでは、ゲート層６２０および基板６００上に、薄い第１のスペーサ層６３０をデポジッションさせまたは成長させている。一実施形態では、薄い第１のスペーサ層６３０は酸化物でよい。一実施形態では、薄い第１のスペーサ層６３０を、約５０〜１５０Åの範囲の厚さ、例えば５０Åの厚さにデポジッションさせまたは成長させる。薄い第１のスペーサ層６３０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００５５】
図６ｃでは、薄い第１のスペーサ層６３０上に、薄い第２のスペーサ層６４０をデポジッションさせまたは成長させている。一実施形態では、薄い第２のスペーサ層６４０は窒化物でよい。一実施形態では、薄い第２のスペーサ層６４０を、約５０〜１５０Åの範囲の厚さ、例えば５０Åの厚さにデポジッションさせまたは成長させることができる。薄い第２のスペーサ層６４０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００５６】
薄い第２のスペーサ層６４０に１回目のエッチングを行って、図６ｄに示す構造を形成する。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
【００５７】
薄い第２のスペーサ層６４０をエッチングした後、薄い第１のスペーサ層６３０をエッチングして図６ｅに示す構造を形成する。一実施形態では、このエッチングは酸化物を侵食するが窒化物は侵食しない等方性（多方向性）エッチングである。等方性エッチングの例は、ドライ・エッチング、ウェット・エッチング、またはケミカル・バス・エッチングである。プロセスの流れのこの時点で、この構造へのドーパントの注入を追加して回路性能を高めることができることに、さらに留意されたい。
【００５８】
図６ｆでは、薄い第３のスペーサ層６５０をデポジッションさせまたは成長させている。一実施形態では、薄い第３のスペーサ層６５０は酸化物でよい。一実施形態では、薄い第３のスペーサ層６５０を、約５０〜３００Åの範囲の厚さ、例えば１００Åの厚さにデポジッションさせまたは成長させる。薄い第３のスペーサ層６５０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００５９】
図６ｇでは、薄い第３のスペーサ層６５０上に、厚い第４のスペーサ層６６０をデポジッションさせまたは成長させている。一実施形態では、厚い第４のスペーサ層６６０は窒化物でよい。一実施形態では、厚い第４のスペーサ層６６０を、約３００〜２０００Åの範囲の厚さ、例えば８００Åの厚さにデポジッションさせまたは成長させる。厚い第４のスペーサ層６６０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００６０】
厚い第４のスペーサ層６６０に１回目のエッチングを行って、図６ｈに示す構造を形成する。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
【００６１】
次いで厚い第４のスペーサ層６６０を２回目のエッチングでリセスを形成して、図６ｉに示すスペーサ構造を形成する。一実施形態では、厚い第４のスペーサ層６６０は、ゲート層６２０の表面レベルよりも約６０ｎｍ深くエッチングされる。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ウェット・エッチングまたはドライ・エッチングである。
【００６２】
次いで薄い第３のスペーサ層６５０をエッチングしてリセスを形成して、図６ｊに示すスペーサ構造を形成する。一実施形態では、このエッチングは酸化物を除去するが窒化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ドライ・エッチングまたはウェット・エッチングである。
【００６３】
この時点でもさらにエッチングを行うが、基板６００は露出したままである。したがって、基板６００を除去する可能性のある化学的性質を持つエッチングを引き続き利用する場合、基板６００は保護される必要がある。したがって、保護層、例えば酸化物層を設けることができる。保護層を設ける場合について、後に続く図と共に記述する。あるいは、続けて行われるエッチングの化学的性質が基板６００を除去しないものである場合、このプロセスは、保護層の用意および除去を必要とすることなく継続することができる。
【００６４】
図６ｋでは、基板６００上に薄い保護層６７０をデポジッションしまたは成長させている。一実施形態では、薄い保護層６７０は酸化物でよい。一実施形態では、薄い保護層６７０を、約５０〜３００Åの範囲の厚さ、例えば５０Åの厚さにデポジッションさせまたは成長させる。一実施形態では、薄い保護層６７０は、酸素雰囲気中でシリコン基板６００をアニールすることによって酸化物成長させることができる。
【００６５】
薄い第２のスペーサ層６４０をエッチングしてリセスを形成して、図６ｌに示すスペーサ構造を形成する。一実施形態では、このエッチングは窒化物を除去するが窒化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
【００６６】
薄い保護層６７０を除去し、薄い第１のスペーサ層６３０を２回目のエッチングによってリセスを形成して、図６ｍに示すスペーサ構造を形成する。一実施形態では、薄い第１のスペーサ層６３０は、ゲート層６２０の表面レベルよりも約６０ｎｍ深くリセスが形成される。一実施形態では、このエッチングは酸化物を除去するが窒化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ウェット・エッチング、ドライ・エッチング、またはケミカル・バス・エッチングである。このときゲート層６２０の側壁は露出しており、より大きい接触（反応）表面積を作り出すことに留意されたい。
【００６７】
図６ｎでは、反応物層６８０が、例えばスパッタや電子ビーム蒸着、化学気相成長、プラズマ成長によってデポジッションされている。一実施形態では、反応物層６８０はチタンなどの金属でよい。しかし、コバルトやニッケル、タンタル、白金などのその他の金属を使用することもできる。
【００６８】
次いで反応物層６８０およびゲート層６２０をアニールして、図６０に示す導電層６９０を形成する。一実施形態では、導電層６９０はポリサイドでよく、これはポリシリサイド層と呼ぶこともできる。シリサイドは自己整合しまたは非自己整合するものでよく、シリサイドが自己整合する場合にはサリサイドと呼ぶことができることに留意されたい。一実施形態では、ポリサイドはチタンサリサイド（ＴｉＳｉ２）でよい。その他のポリサイドは、コバルトサリサイド（ＣｏＳｉ２）、ニッケルサリサイド（ＮｉＳｉ）、タンタルサリサイド（ＴａＳｉ）、または白金サリサイド（ＰｔＳｉ）でよい。自己整合するシリサイド以外のポリサイドも形成できることが、当業者には理解できるであろう。一実施形態では、アニールは、窒素雰囲気中で急速熱アニール・プロセスを使用して行うことができる。一実施形態では、追加のアニールを行って導電層６９０の抵抗を低下させることができる。このとき導電層６９０は、ゲート層６２０のエッジを越えて伸び出すことができ、制約も応力も受けないことに留意されたい。
【００６９】
未反応の反応物層６８０をエッチングにより除去し、図６ｐに示す導電層６９０を残す。一実施形態では、このエッチングは未反応のチタンを除去するがチタンサリサイドは除去しない等方性エッチングである。
【００７０】
この明細書全体を通して等方性エッチングおよび異方性エッチングについて述べてきた。本発明は、これらのエッチング・プロセスを交互に使用して行うことができるが、そのようにエッチング・プロセスを交互に行うことによって別の複雑な問題が生じる可能性があることに留意されたい。上記の明らかにされたプロセス・ステップは、本発明を実施するのに好ましい手法である。
【００７１】
さらに、この明細書全体を通し、エッチング・プロセスが窒化物層のみ、または酸化物層のみ除去すると述べてきたが、そのようなエッチング・プロセスは、窒化物または酸化物を選択的に除去することに留意されたい。換言すれば、窒化物を除去するエッチングは、窒化物を、酸化物よりも速い速度で除去することになり、したがってより多くの窒化物が除去されて酸化物はほとんど除去されず、一方、酸化物を除去するエッチングは、酸化物を、窒化物よりも速い速度で除去することになり、したがってより多くの酸化物が除去されて窒化物はほとんど除去されない。
【００７２】
本発明の方法およびデバイスの上述の実施形態によれば、多結晶シリコンのゲート幅が０．２０μｍよりも狭い場合、改善されたポリサイド抵抗がもたらされる。前に述べたように、ポリサイド、チタンサリサイドなどの導電層は、形成中に拡張してよい。以前のゲート電極構造は、この拡張を制約するスペーサ構造を有していた。このため、応力が加えられて抵抗が増大した導電層になった。本発明のいくつかの実施形態は、形成された導電層にかかる応力を減少させ、それによって抵抗を改善するものである。いくつかの実施形態ではスペーサがリセス形成され、導電層の拡張の際に加えられる制約が取り払われる。その他の実施形態では、スペーサが部分的にリセス形成され、曲がることによって応力が消失する薄いスペーサ壁が提供される。その他の実施形態では、リセス形成され、部分的にリセス形成された二重のスペーサ・スタックも、導電層に加えられた応力を消失させまたは除去する。本発明のいくつかの実施形態によってこのように応力が減少することで、抵抗が改善される。また、いくつかの実施形態では、ゲート層の側壁を露出させて表面積をより大きくすることができる。これは、核化部位を増加させることによって、導電層を形成する際の助けをする。導電層の形成を助けることによって、歩留りが増加する。
【００７３】
前述の明細書では、本発明について、その特定の例示的な実施形態を参照しながら述べてきた。しかし、上記の特許請求の範囲で述べる本発明のより広範な精神および範囲から逸脱することなく、本発明に様々な修正および変更を加えることができることが明らかであろう。したがって、明細書および図面は限定的な意味を持つものではなく、例示的なものとみなされるべきである。
【技術分野】
【０００１】
（発明の分野）
本発明は、半導体デバイスの分野に関する。より詳細には、本発明は、ゲート電極上の抵抗を改善するための方法およびデバイスに関する。具体的には、本発明は、多結晶シリコン・ゲート上のサリサイドの抵抗を改善するための方法およびデバイスに関する。
【背景技術】
【０００２】
（発明の背景）
トランジスタは、半導体回路において電流の流れを制御するために一般的に使用されている。例えば、トランジスタをスイッチング機構として使用して、あるしきい値電圧に達したときに回路内のソースとドレイン領域との間に電流を流すことができる。一般にトランジスタは、加えられた電圧に基づいてトランジスタ内に電流を流し、または電流が流れないようにするゲート電極を含む。
【０００３】
図１ａは、基板１１０上に形成された従来のゲート電極１００の断面を示し、その下に在る構造は示していない。これらの図は単なる例示であり、理解し易いように単純化されていることに留意されたい。薄い絶縁層１２０が基板１１０上に形成されて、基板１１０と、ゲート電極１００の導電性部分との間の障壁としての役目を果たしている。絶縁層１２０の一例は、二酸化ケイ素（ＳｉＯ２）などの酸化物層でよい。絶縁層１２０上にはゲート層１３０が形成されている。ゲート層１３０の一例は、多結晶シリコン層でよい。ゲート層１３０上には導電層１６０が形成されている。導電層１６０の一例は、チタンサリサイド（ＴｉＳｉ２）などのポリサイド層でよい。導電層１６０からゲート層１３０にしきい値電圧を加えると、電流はゲート層１３０内を流れることになる。ゲート層１３０の両側にはしばしば絶縁性スペーサ１４０および１５０が形成されて、ゲート層１３０と、半導体のその周囲の構造との間に電流が流れないようにされている。
【０００４】
半導体回路設計では、回路内のいくつかのトランジスタに効率的に電流を提供するため、ゲート電極は半導体基板上に長い連続ライン状に設計されることが多い。現在のところ、半導体トランジスタ性能の改善はデバイスのスケーリングにより実現されており、ゲート層幅を０．２０μｍから０．１５μｍまたはそれ以下（０．１５μｍ未満）に狭めている。ゲート層幅の寸法が減少するので、その上方に形成されている導電層の線幅も狭くなる。
【０００５】
ゲート層幅が０．２０μｍよりも狭くなると、現行のプロセス技法では、抵抗が急激に増大した導電性ラインが生成される。抵抗が高くなるにつれて半導体回路の速度が低下するので、これは半導体の効率に有害である。さらに、欠陥のある導電性ラインの形成が原因となって歩留りが低下し、製造における生産高が減少する。これらの問題は、チタンサリサイド（ＴｉＳｉ２）が多結晶シリコン・ゲートの導電層として形成される現行の製作プロセスにおいて、特に注目されてきた。
【０００６】
図１ｂは、基板１１０上に形成された従来のゲート電極１００の断面を示し、その下に在る構造は示されていない。ゲート電極１００の一例は、多結晶シリコン・ゲート電極でよい。基板１１０上には絶縁層１２０が形成されている。絶縁層１２０の一例は酸化物でよい。絶縁層１２０上には導電性ゲート層１３０が形成されている。ゲート層１３０の一例は多結晶シリコン層である。ゲート層１３０上には導電層１６０が形成されている。導電層１６０の一例はチタンサリサイドなどのポリサイドでよい。ゲート層１３０および導電層１６０に隣接して絶縁性スペーサ１４０および１５０が形成されており、ゲート層１００と周囲の構造との間に電流が流れないようになっている。
【０００７】
導電層１６０の形成中、下に在るゲート層１３０からの成分が導電層１６０を形成するのに使用される反応物層に拡散することが多い。例えば、下に在るゲート層１３０のシリコン成分が導電層１６０へ外へ向けて拡散することがある。この外方拡散により、導電層１６０はゲート層１３０よりも幅が広くなる。ゲート層１００の幅が０．２０μｍよりも狭くなると、導電層１６０がスペーサ１４０の側壁で囲まれ、応力を受けるようになる。このため、導電層１６０の抵抗が増大する。導電層の抵抗の増大は、半導体回路の品質に直接影響を与える。回路は非効率的になり、回路故障またはデバイス故障が生じる可能性がある。
【０００８】
ゲート・ライン幅が０．２０μｍよりも狭くなることによる別の結果とは、歩留りが減少することである。これは、導電層が形成されないことが原因である。これは、そのような小さい寸法で利用可能な反応領域、または核化部位が減少したからである。ゲート層の寸法が減少すると、処理中にその上に導電層を形成することができる核化部位が減少する。現行のプロセス技法を使用すると、十分な核化部位が設けられない場合、導電層はしばしば形成されなくなる。このため生産高が減少し、半導体製造に直接影響を及ぼす。
【０００９】
上述の問題に基づき、多結晶シリコン・ゲート幅が０．２０μｍよりも狭い場合のポリサイドの抵抗を改善する方法および／またはデバイスを有することが望ましいと考えられる。
【発明の概要】
【００１０】
（発明の簡単な概要）
本発明は、ゲート電極幅が０．２０μｍより狭い場合のポリサイドの抵抗を改善する方法およびデバイスを提供する。本発明はいくつかの実施態様を提供し、その一実施態様について以下に述べる。
【図面の簡単な説明】
【００１１】
【図１（ａ）】応力を受けていない導電層を示す、従来技術における従来のゲート電極の断面図である。
【図１（ｂ）】応力を受けている導電層を示す、従来技術における従来のゲート電極の断面図である。
【図２（ａ）】基板上の薄い絶縁層上に形成されたゲート層を示す、本発明のゲート電極の断面図である。
【図２（ｂ）】ゲート層と基板上に形成された厚い第１のスペーサ層を示す、本発明のゲート電極の断面図である。
【図２（ｃ）】厚い第１のスペーサ層上に形成された厚い第２のスペーサ層を示す、本発明のゲート電極の断面図である。
【図２（ｄ）】厚い第２のスペーサ層をエッチングして形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図２（ｅ）】厚い第１のスペーサ層をエッチングしてリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図２（ｆ）】厚い第１のスペーサ層と第２のスペーサ層とゲート層と基板上に形成された反応物層を示す、本発明のゲート電極の断面図である。
【図２（ｇ）】反応物層とゲート層をアニールして形成された導電層を示す、本発明のゲート電極の断面図である。
【図２（ｈ）】導電層およびリセス形成された厚い内部スペーサおよびリセス形成されていない厚い外部スペーサを有するゲート電極の形成を示す断面図である。
【図３（ａ）】基板上の薄い絶縁層上に形成されたゲート層を示す、本発明のゲート電極の断面図である。
【図３（ｂ）】ゲート層と基板上に形成された薄い第１のスペーサ層を示す、本発明のゲート電極の断面図である。
【図３（ｃ）】薄い第１のスペーサ層上に形成された厚い第２のスペーサ層を示す、本発明のゲート電極の断面図である。
【図３（ｄ）】厚い第２のスペーサ層をエッチングして形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図３（ｅ）】厚い第２のスペーサ層を２回目のエッチングを施してリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図３（ｆ）】薄い第１のスペーサ層をエッチングしてリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図３（ｇ）】薄い第１のスペーサ層と厚い第２のスペーサ層とゲート層と基板上に形成された反応物層を示す、本発明のゲート電極の断面図である。
【図３（ｈ）】反応物層とゲート層をアニールして形成された導電層を示す、本発明のゲート電極の断面図である。
【図３（ｉ）】導電層およびリセス形成された薄い内部スペーサおよびリセス形成された厚い外部スペーサを有するゲート電極の形成を示す断面図である。
【図４（ａ）】シリコン基板上の薄い絶縁層上に形成されたゲート層を示す、本発明のゲート電極の断面図である。
【図４（ｂ）】ゲート層と基板上に形成された薄い第１のスペーサ層を示す、本発明のゲート電極の断面図である。
【図４（ｃ）】薄い第１のスペーサ層上に形成された厚い第２のスペーサ層を示す、本発明のゲート電極の断面図である。
【図４（ｄ）】厚い第２のスペーサ層に１回目のエッチングを行って形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図４（ｅ）】厚い第２のスペーサ層に２回目のエッチングを行って部分的にリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図４（ｆ）】厚い第２のスペーサ層を部分的にリセス形成した後、薄い第１のスペーサ層をエッチングして形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図４（ｇ）】薄い第１のスペーサ層と厚い第２のスペーサ層とゲート層と基板上に形成された反応物層を示す、本発明のゲート電極の断面図である。
【図４（ｈ）】反応物層とゲート層をアニールして形成された導電層を示す、本発明のゲート電極の断面図である。
【図４（ｉ）】導電層およびリセス形成されていない薄い内部スペーサおよび部分的にリセス形成されている外部スペーサを有するゲート電極の形成を示す断面図である。
【図５（ａ）】基板上の薄い絶縁層上に形成されたゲート層を示す、本発明のゲート電極の断面図である。
【図５（ｂ）】ゲート層と基板上に形成された薄い第１のスペーサ層を示す、本発明のゲート電極の断面図である。
【図５（ｃ）】薄い第１のスペーサ層上に形成された薄い第２のスペーサ層を示す、本発明のゲート電極の断面図である。
【図５（ｄ）】薄い第２のスペーサ層にエッチングを行って形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図５（ｅ）】薄い第２のスペーサ層をエッチングした後、薄い第１のスペーサ層をエッチングして形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図５（ｆ）】薄い第１のスペーサ層と薄い第２のスペーサ層とゲート層と基板上に形成された薄い第３のスペーサ層を示す、本発明のゲート電極の断面図である。
【図５（ｇ）】薄い第３のスペーサ層上に形成された厚い第４のスペーサ層を示す、本発明のゲート電極の断面図である。
【図５（ｈ）】厚い第４のスペーサ層に１回目のエッチングを行って形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図５（ｉ）】厚い第４のスペーサ層に２回目のエッチングを施してリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図５（ｊ）】薄い第３のスペーサ層をエッチングしてリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図５（ｋ）】薄い第１、第２、第３のスペーサ層と厚い第４のスペーサ層とゲート層と基板上に形成された反応物層を示す、本発明のゲート電極の断面図である。
【図５（ｌ）】反応物層とゲート層をアニールして形成された導電層を示す、本発明のゲート電極の断面図である。
【図５（ｍ）】導電層および２つのスペーサ・スタックを有するゲート電極の形成を示す断面図である。最外部のスペーサ・スタックは、リセス形成された薄い内部スペーサとリセス形成された厚い外部スペーサを有する。内部スペーサ・スタックは、リセス形成されていない薄い内部スペーサとリセス形成されていない薄い外部スペーサを有する。
【図６（ａ）】基板上の薄い絶縁層上に形成されたゲート層を示す、本発明のゲート電極の断面図である。
【図６（ｂ）】ゲート層と基板上に形成された薄い第１のスペーサ層を示す、本発明のゲート電極の断面図である。
【図６（ｃ）】薄い第１のスペーサ層上に形成された薄い第２のスペーサ層を示す、本発明のゲート電極の断面図である。
【図６（ｄ）】薄い第２のスペーサ層にエッチングを行って形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図６（ｅ）】薄い第２のスペーサ層をエッチングした後、薄い第１のスペーサ層をエッチングして形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図６（ｆ）】薄い第１のスペーサ層と薄い第２のスペーサ層とゲート層と基板上に形成された薄い第３のスペーサ層を示す、本発明のゲート電極の断面図である。
【図６（ｇ）】薄い第３のスペーサ層上に形成された厚い第４のスペーサ層を示す、本発明のゲート電極の断面図である。
【図６（ｈ）】厚い第４のスペーサ層に１回目のエッチングを行って形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図６（ｉ）】厚い第４のスペーサ層に２回目のエッチングを施してリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図６（ｊ）】薄い第３のスペーサ層をエッチングしてリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図６（ｋ）】薄い第１のスペーサ層とゲート層と基板上に形成された薄い保護層を示す、本発明のゲート電極の断面図である。
【図６（ｌ）】薄い第２のスペーサ層をエッチングしてリセスを形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図６（ｍ）】薄い保護層を除去し、薄い第１のスペーサ層に２回目のエッチング行ってリセス形成されたスペーサ構造を示す、本発明のゲート電極の断面図である。
【図６（ｎ）】薄い第１、第２、第３のスペーサ層と厚い第４のスペーサ層とゲート層と基板上に形成された反応物層を示す、本発明のゲート電極の断面図である。
【図６（ｏ）】反応物層とゲート層をアニールして形成された導電層を示す、本発明のゲート電極の断面図である。
【図６（ｐ）】導電層および２つのスペーサ・スタックを有するゲート電極の形成を示す断面図である。最外部のスペーサ・スタックは、リセス形成された薄い内部スペーサとリセス形成された厚い外部スペーサを有する。内部スペーサ・スタックは、リセス形成された薄い内部スペーサとリセス形成された薄い外部スペーサを有する。
【００１２】
本発明の一実施態様では、薄い絶縁層を含むゲート電極が形成される。ゲート層は薄い絶縁層上に形成される。ゲート層上には導電層が形成される。ゲート層の両側に隣接して、厚い第１のスペーサが形成される。厚い第１のスペーサに隣接して、厚い第２のスペーサが形成される。厚い第１のスペーサはリセス形成されて、ゲート層と厚い第２のスペーサとの間に開放スペースが作られる。
【００１３】
本発明をより完全に理解するため、下記の本発明の詳細な説明の中で添付図面を参照する。
【００１４】
（発明詳細な説明）
本発明は、幅が０．２０μｍ未満のゲート電極上のポリサイドの抵抗を改善する方法およびデバイスを提供する。本発明のいくつかの実施形態に関する以下の記述では、本発明の完全な理解をもたらすために、非常に数多くの詳細が述べられている。本発明はそのような具体的な詳細なしで実施できることが、当業者に理解されよう。その他の例では、本発明の対象を不明瞭にしないため、周知の構造および技法については詳細に述べていない。本発明の構造は、様々な技法によって形成できることが、当業者に理解されよう。
【００１５】
次に図面を参照すると、本発明の一実施形態が図２ａ〜ｈに示されている。図２ａは、基板２００上の薄い絶縁層２１０上に形成されたゲート層２２０を例示する。一実施形態では、ゲート層２２０は多結晶シリコンでよい。一実施形態では、ゲート層２２０の幅が０．２０μｍ未満である。これらの構造は、当技術分野で周知の従来のデポジッションおよびエッチング技法を使用して形成される。
【００１６】
図２ｂでは、ゲート層２２０および基板２００上に、厚い第１のスペーサ層２３０をデポジッションさせまたは成長させている。一実施形態では、厚い第１のスペーサ層２３０は酸化物でよい。一実施形態では、厚い第１のスペーサ層２３０は、約２００〜６００Åの範囲の厚さ、例えば３００Åの厚さにデポジッションさせまたは成長させる。厚い第１のスペーサ層２３０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００１７】
図２ｃでは、厚い第１のスペーサ層２３０上に、厚い第２のスペーサ層２４０をデポジッションさせまたは成長させている。一実施形態では、厚い第２のスペーサ層２４０は窒化物でよい。一実施形態では、厚い第２のスペーサ層２４０を、約３００〜２０００Åの範囲の厚さ、例えば８００Åの厚さにデポジッションさせまたは成長させる。厚い第２のスペーサ層２４０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００１８】
厚い第２のスペーサ層２４０をエッチングして、図２ｄに示すスペーサ構造を形成する。一実施形態では、このエッチングは、窒化物を除去するが酸化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
【００１９】
厚い第１のスペーサ層２３０をエッチングしてリセスを形成して、図２ｅに示すスペーサ構造を形成する。このリセス形成によって、厚い第２のスペーサ層２４０とゲート層２２０の間に開放スペースが作り出される。一実施形態では、厚い第１のスペーサ層２３０を、ゲート層２２０の表面よりも約６０ｎｍ深くエッチングする。一実施形態では、エッチングによって、厚い第２のスペーサ層２４０とゲート層２２０の間に約２００〜６００Å、例えば３００Åのスペースを形成する。一実施形態では、このエッチングは、酸化物を除去するが窒化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ドライ・エッチングまたはウェット・エッチングである。このときゲート層２２０の側壁は露出され、より大きい接触（反応）表面積を作り出していることに留意されたい。
【００２０】
図２ｆでは、反応物層２５０が、例えばスパッタや電子ビーム蒸着、化学気相成長、プラズマ成長によってデポジッションされている。一実施形態では、反応物層２５０はチタンなどの金属でよい。しかし、コバルトやニッケル、タンタル、白金などのその他の金属を使用することもできる。次いで反応物層２５０およびゲート層２２０をアニールして、図２ｇに示す導電層２６０を形成する。一実施形態では、形成された導電層２６０はポリサイド層でよく、これはポリシリサイド層と呼ぶこともできる。シリサイドは自己整合しまたは非自己整合するものでよく、シリサイドが自己整合する場合にはサリサイドと呼ぶことができることに留意されたい。一実施形態では、ポリサイドはチタンサリサイド（ＴｉＳｉ２）でよい。その他のポリサイドは、コバルトサリサイド（ＣｏＳｉ２）、ニッケルサリサイド（ＮｉＳｉ）、タンタルサリサイド（ＴａＳｉ）、または白金サリサイド（ＰｔＳｉ）でよい。自己整合するシリサイド以外のポリサイドも形成できることが当業者には理解できるであろう。一実施形態では、アニールは、窒素雰囲気中で急速熱アニール・プロセスを使用して行うことができる。一実施形態では、追加のアニールを行って導電層２６０の抵抗を低下させることができる。このとき導電層２６０は、ゲート層２２０のエッジを超えて延びることができ、厚い第１のスペーサ層２３０によって制約を受けずかつ応力を受けないことに留意されたい。
【００２１】
反応物層２５０の未反応部分をエッチングにより除去し、図２ｈに示す導電層２６０を残す。一実施形態では、このエッチングは未反応のチタンを除去するがチタンサリサイドは除去しない等方性エッチングである。
【００２２】
本発明の別の実施形態を図３ａ〜ｉに示す。図３ａは、基板３００上の薄い絶縁層３１０上に形成されたゲート層３２０を示す。一実施形態では、ゲート層３２０は多結晶シリコンでよい。一実施形態では、ゲート層３２０の幅が０．２０μｍ未満である。これらの構造は、当技術分野で周知の従来のデポジッションおよびエッチング技法を使用して形成される。
【００２３】
図３ｂでは、ゲート層３２０および基板３００上に、薄い第１のスペーサ層３３０をデポジッションさせまたは成長させている。一実施形態では、薄い第１のスペーサ層３３０は酸化物でよい。一実施形態では、薄い第１のスペーサ層３３０を、約５０〜３００Åの範囲の厚さ、例えば１００Åの厚さにデポジッションさせまたは成長させる。薄い第１のスペーサ層３３０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００２４】
図３ｃでは、薄い第１のスペーサ層３３０上に、厚い第２のスペーサ層３４０をデポジッションさせまたは成長させている。一実施形態では、厚い第２のスペーサ層３４０は窒化物でよい。一実施形態では、厚い第２のスペーサ層３４０を、約３００〜２０００Åの範囲の厚さ、例えば８００Åの厚さにデポジッションさせまたは成長させる。厚い第２のスペーサ層３４０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００２５】
厚い第２のスペーサ層３４０に１回目のエッチングを行って、図３ｄに示す構造を形成する。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
【００２６】
次いで厚い第２のスペーサ層３４０を２回目のエッチングを施してリセスを形成して、図３ｅに示すスペーサ構造を形成する。一実施形態では、厚い第２のスペーサ層３４０は、ゲート層３２０の表面レベルよりも約６０ｎｍ深くエッチングされる。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ウェット・エッチングまたはドライ・エッチングである。
【００２７】
次いで薄い第１のスペーサ層３３０をエッチングによりリセスを形成して、図３ｆに示すスペーサ構造を形成する。一実施形態では、このエッチングは酸化物を除去するが窒化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ドライ・エッチング、ウェット・エッチング、またはケミカル・バス・エッチングである。このときゲート層３２０の側壁が露出され、より大きい接触（反応）表面積を作り出していることにさらに留意されたい。
【００２８】
図３ｇでは、反応物層３５０が、例えばスパッタや電子ビーム蒸着、化学気相成長、プラズマ成長によってデポジッションされている。一実施形態では、反応物層３５０はチタンなどの金属でよい。しかし、コバルトやニッケル、タンタル、白金などのその他の金属を使用することもできる。
【００２９】
次いで反応物層３５０およびゲート層３２０をアニールして、図３ｈに示す導電層３６０を形成する。一実施形態では、形成された導電層３６０はポリサイドでよく、これはポリシリサイド層と呼ぶこともできる。シリサイドは自己整合しまたは非自己整合するものでよく、シリサイドが自己整合する場合にはサリサイドと呼ぶことができることに留意されたい。一実施形態では、ポリサイドはチタンサリサイド（ＴｉＳｉ２）でよい。その他のポリサイドは、コバルトサリサイド（ＣｏＳｉ２）、ニッケルサリサイド（ＮｉＳｉ）、タンタルサリサイド（ＴａＳｉ）、または白金サリサイド（ＰｔＳｉ）でよい。自己整合するシリサイド以外のポリサイドも形成できることが当業者には理解できるであろう。一実施形態では、アニールは、窒素雰囲気中で急速熱アニール・プロセスを使用して行うことができる。一実施形態では、追加のアニールを行って導電層３６０の抵抗を低下させることができる。このとき導電層３６０は、ゲート層３２０のエッジを超えて延びでることができ、制約を受けずかつ応力を受けないことに留意されたい。
【００３０】
反応物層３５０の未反応部分をエッチングにより除去し、図３ｉに示す導電層３６０を残す。一実施形態では、このエッチングは未反応のチタンを除去するがチタンサリサイドは除去しない等方性エッチングである。
【００３１】
本発明の別の実施形態を図４ａ〜ｉに示す。図４ａは、シリコン基板４００上の薄い絶縁層４１０上に形成されたゲート層４２０を示す。一実施形態では、ゲート層４２０は多結晶シリコンでよい。一実施形態では、ゲート層４２０の幅が０．２０μｍ未満である。これらの構造は、当技術分野で周知の従来のデポジッションおよびエッチング技法を使用して形成される。
【００３２】
図４ｂでは、ゲート層４２０および基板４００上に、薄い第１のスペーサ層４３０をデポジッションさせまたは成長させている。一実施形態では、薄い第１のスペーサ層４３０は酸化物でよい。一実施形態では、薄い第１のスペーサ層４３０を、約５０〜３００Åの範囲の厚さ、例えば１００Åの厚さにデポジッションさせまたは成長させる。薄い第１のスペーサ層４３０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００３３】
図４ｃでは、薄い第１のスペーサ層４３０上に、厚い第２のスペーサ層４４０をデポジッションさせまたは成長させている。一実施形態では、厚い第２のスペーサ層４４０は窒化物でよい。一実施形態では、厚い第２のスペーサ層４４０を、約３００〜２０００Åの範囲の厚さ、例えば８００Åの厚さにデポジッションさせまたは成長させることができる。厚い第２のスペーサ層４４０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００３４】
厚い第２のスペーサ層４４０に１回目のエッチングを行って、図４ｄに示す構造を形成する。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
【００３５】
次いで厚い第２のスペーサ層４４０を２回目のエッチングによって部分的にリセスを形成して、図４ｅに示すスペーサ構造を形成する。一実施形態では、部分的なリセスの形成によって、薄い第１のスペーサ層４３０に隣接する薄い第２のスペーサ壁４７０が作られる。一実施形態では、この薄い第２のスペーサ壁４７０の幅は約５０〜２００Åの範囲、例えば１００Åでよく、ゲート層４２０の表面レベルよりも約６０ｎｍ深く入り込めばよい。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
【００３６】
厚い第２のスペーサ層４４０を部分的にリセス形成した後、薄い第１のスペーサ層４３０をエッチングして、図４ｆに示すスペーサ構造を形成する。一実施形態では、このエッチングは酸化物を除去するが窒化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ドライ・エッチング、ウェット・エッチング、またはケミカル・バス・エッチングである。
【００３７】
図４ｇでは、反応物層４５０が、例えばスパッタや電子ビーム蒸着、化学気相成長、プラズマ成長によってデポジッションされている。一実施形態では、反応物層４５０はチタンなどの金属でよい。しかし、コバルトやニッケル、タンタル、白金などのその他の金属を使用することもできる。
【００３８】
次いで反応物層４５０およびゲート層４２０をアニールして、図４ｈに示す導電層４６０を形成する。一実施形態では、導電層４６０はポリサイドでよく、これはポリシリサイド層と呼ぶこともできる。シリサイドは自己整合しまたは非自己整合するものでよく、シリサイドが自己整合する場合にはサリサイドと呼ぶことができることに留意されたい。一実施形態では、ポリサイドはチタンサリサイド（ＴｉＳｉ２）でよい。その他のポリサイドは、コバルトサリサイド（ＣｏＳｉ２）、ニッケルサリサイド（ＮｉＳｉ）、タンタルサリサイド（ＴａＳｉ）、または白金サリサイド（ＰｔＳｉ）でよい。自己整合するシリサイド以外のポリサイドも形成できることが当業者には理解できるであろう。一実施形態では、アニールは、窒素雰囲気中で急速熱アニール・プロセスを使用して行うことができる。一実施形態では、追加のアニールを行って導電層４６０の抵抗を低下させることができる。このとき導電層４６０は、ゲート層４２０のエッジを越えて伸び出すことができるが、これは、薄い第１のスペーサ層４３０と薄い第２のスペーサ壁４７０から形成された薄いスペーサ壁の柔軟性に起因するものであることに留意されたい。
【００３９】
反応物層４５０の未反応部分をエッチングにより除去し、図４ｉに示す導電層４６０を残す。一実施形態では、このエッチングは未反応のチタンを除去するがチタンサリサイドは除去しない等方性エッチングである。
【００４０】
本発明の別の実施形態を図５ａ〜ｍに示す。図５ａは、基板５００上の薄い絶縁層５１０上に形成されたゲート層５２０を示す。一実施形態では、ゲート層５２０は多結晶シリコンでよい。一実施形態では、多結晶シリコン・ゲート層５２０の幅が０．２０μｍ未満である。これらの構造は、当技術分野で周知の従来のデポジッションおよびエッチング技法を使用して形成される。
【００４１】
図５ｂでは、ゲート層５２０および基板５００上に、薄い第１のスペーサ層５３０をデポジッションさせまたは成長させている。一実施形態では、薄い第１のスペーサ層５３０は酸化物でよい。一実施形態では、薄い第１のスペーサ層５３０を、約５０〜１５０Åの範囲の厚さ、例えば５０Åの厚さにデポジッションさせまたは成長させる。薄い第１のスペーサ層５３０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００４２】
図５ｃでは、薄い第１のスペーサ層５３０上に、薄い第２のスペーサ層５４０をデポジッションさせまたは成長させている。一実施形態では、薄い第２のスペーサ層５４０は窒化物でよい。一実施形態では、薄い第２のスペーサ層５４０を、約５０〜１５０Åの範囲の厚さ、例えば５０Åの厚さにデポジッションさせまたは成長させることができる。薄い第２のスペーサ層５４０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００４３】
薄い第２のスペーサ層５４０に１回目のエッチングを行って、図５ｄに示す構造を形成する。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
【００４４】
薄い第２のスペーサ層５４０をエッチングした後、薄い第１のスペーサ層５３０をエッチングして図５ｅに示す構造を形成する。一実施形態では、このエッチングは酸化物を除去するが窒化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ドライ・エッチングまたはウェット・エッチングである。プロセスの流れのこの時点で、この構造へのドーパントの注入を追加して回路性能を高めることができることに、さらに留意されたい。
【００４５】
図５ｆでは、薄い第３のスペーサ層５５０をデポジッションさせまたは成長させている。一実施形態では、薄い第３のスペーサ層５５０は酸化物でよい。一実施形態では、薄い第３のスペーサ層５５０を、約５０〜３００Åの範囲の厚さ、例えば１００Åの厚さにデポジッションさせまたは成長させる。薄い第３のスペーサ層５５０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００４６】
図５ｇでは、薄い第３のスペーサ層５５０上に、厚い第４のスペーサ層５６０をデポジッションさせまたは成長させている。一実施形態では、厚い第４のスペーサ層５６０は窒化物でよい。一実施形態では、厚い第４のスペーサ層５６０を、約３００〜２０００Åの範囲の厚さ、例えば８００Åの厚さにデポジッションさせまたは成長させる。厚い第４のスペーサ層５６０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００４７】
厚い第４のスペーサ層５６０に１回目のエッチングを行って、図５ｈに示す構造を形成する。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
【００４８】
次いで厚い第４のスペーサ層５６０を２回目のエッチングを施してリセスを形成して、図５ｉに示すスペーサ構造を形成する。一実施形態では、厚い第４のスペーサ層５６０は、ゲート層５２０の表面レベルよりも約６０ｎｍ深くエッチングされる。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ウェット・エッチングまたはドライ・エッチングである。
【００４９】
次いで薄い第３のスペーサ層５５０をエッチングしてリセスを形成して、図５ｊに示すスペーサ構造を形成する。一実施形態では、このエッチングは酸化物を除去するが窒化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ドライ・エッチング、ウェット・エッチング、またはケミカル・バス・エッチングである。
【００５０】
図５ｋでは、反応物層５７０が、例えばスパッタや電子ビーム蒸着、化学気相成長、プラズマ成長によってデポジッションされている。一実施形態では、反応物層５７０はチタンなどの金属でよい。しかし、コバルトやニッケル、タンタル、白金などのその他の金属を使用することもできる。
【００５１】
次いで反応物層５７０およびゲート層５２０をアニールして、図５ｌに示す導電層５８０を形成する。一実施形態では、導電層５８０はポリサイドでよく、これはポリシリサイド層と呼ぶこともできる。シリサイドは自己整合しまたは非自己整合するものでよく、シリサイドが自己整合する場合にはサリサイドと呼ぶことができることに留意されたい。一実施形態では、ポリサイドはチタンサリサイド（ＴｉＳｉ２）でよい。その他のポリサイドは、コバルトサリサイド（ＣｏＳｉ２）、ニッケルサリサイド（ＮｉＳｉ）、タンタルサリサイド（ＴａＳｉ）、または白金サリサイド（ＰｔＳｉ）でよい。自己整合するシリサイド以外のポリサイドも形成できることが、当業者には理解できるであろう。一実施形態では、アニールは、窒素雰囲気中で急速熱アニール・プロセスを使用して行うことができる。一実施形態では、追加のアニールを行って導電層５８０の抵抗を低下させることができる。このとき導電層５８０は、ゲート層５２０のエッジを越えて伸び出すことができるが、これは、薄い第１のスペーサ層５３０と薄い第２のスペーサ層５４０から形成された薄いスペーサ壁の柔軟性に起因するものであることに留意されたい。
【００５２】
未反応の反応物層５７０をエッチングにより除去し、図５ｍに示す導電層５８０を残す。一実施形態では、このエッチングは未反応のチタンを除去するがチタンサリサイドは除去しない等方性エッチングである。
【００５３】
本発明の別の実施形態を図６ａ〜ｐに示す。図６ａは、基板６００上の薄い絶縁層６１０上に形成されたゲート層６２０を示す。一実施形態では、ゲート層６２０は多結晶シリコンでよい。一実施形態では、ゲート層６２０の幅が０．２０μｍ未満である。これらの構造は、当技術分野で周知の従来のデポジッションおよびエッチング技法を使用して形成される。
【００５４】
図６ｂでは、ゲート層６２０および基板６００上に、薄い第１のスペーサ層６３０をデポジッションさせまたは成長させている。一実施形態では、薄い第１のスペーサ層６３０は酸化物でよい。一実施形態では、薄い第１のスペーサ層６３０を、約５０〜１５０Åの範囲の厚さ、例えば５０Åの厚さにデポジッションさせまたは成長させる。薄い第１のスペーサ層６３０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００５５】
図６ｃでは、薄い第１のスペーサ層６３０上に、薄い第２のスペーサ層６４０をデポジッションさせまたは成長させている。一実施形態では、薄い第２のスペーサ層６４０は窒化物でよい。一実施形態では、薄い第２のスペーサ層６４０を、約５０〜１５０Åの範囲の厚さ、例えば５０Åの厚さにデポジッションさせまたは成長させることができる。薄い第２のスペーサ層６４０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００５６】
薄い第２のスペーサ層６４０に１回目のエッチングを行って、図６ｄに示す構造を形成する。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
【００５７】
薄い第２のスペーサ層６４０をエッチングした後、薄い第１のスペーサ層６３０をエッチングして図６ｅに示す構造を形成する。一実施形態では、このエッチングは酸化物を侵食するが窒化物は侵食しない等方性（多方向性）エッチングである。等方性エッチングの例は、ドライ・エッチング、ウェット・エッチング、またはケミカル・バス・エッチングである。プロセスの流れのこの時点で、この構造へのドーパントの注入を追加して回路性能を高めることができることに、さらに留意されたい。
【００５８】
図６ｆでは、薄い第３のスペーサ層６５０をデポジッションさせまたは成長させている。一実施形態では、薄い第３のスペーサ層６５０は酸化物でよい。一実施形態では、薄い第３のスペーサ層６５０を、約５０〜３００Åの範囲の厚さ、例えば１００Åの厚さにデポジッションさせまたは成長させる。薄い第３のスペーサ層６５０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００５９】
図６ｇでは、薄い第３のスペーサ層６５０上に、厚い第４のスペーサ層６６０をデポジッションさせまたは成長させている。一実施形態では、厚い第４のスペーサ層６６０は窒化物でよい。一実施形態では、厚い第４のスペーサ層６６０を、約３００〜２０００Åの範囲の厚さ、例えば８００Åの厚さにデポジッションさせまたは成長させる。厚い第４のスペーサ層６６０は、当技術分野で周知であり本明細書に詳細に記述されていないデポジッション技法を使用して、デポジッションさせまたは成長させることができることに留意されたい。
【００６０】
厚い第４のスペーサ層６６０に１回目のエッチングを行って、図６ｈに示す構造を形成する。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
【００６１】
次いで厚い第４のスペーサ層６６０を２回目のエッチングでリセスを形成して、図６ｉに示すスペーサ構造を形成する。一実施形態では、厚い第４のスペーサ層６６０は、ゲート層６２０の表面レベルよりも約６０ｎｍ深くエッチングされる。一実施形態では、このエッチングは窒化物を除去するが酸化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ウェット・エッチングまたはドライ・エッチングである。
【００６２】
次いで薄い第３のスペーサ層６５０をエッチングしてリセスを形成して、図６ｊに示すスペーサ構造を形成する。一実施形態では、このエッチングは酸化物を除去するが窒化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ドライ・エッチングまたはウェット・エッチングである。
【００６３】
この時点でもさらにエッチングを行うが、基板６００は露出したままである。したがって、基板６００を除去する可能性のある化学的性質を持つエッチングを引き続き利用する場合、基板６００は保護される必要がある。したがって、保護層、例えば酸化物層を設けることができる。保護層を設ける場合について、後に続く図と共に記述する。あるいは、続けて行われるエッチングの化学的性質が基板６００を除去しないものである場合、このプロセスは、保護層の用意および除去を必要とすることなく継続することができる。
【００６４】
図６ｋでは、基板６００上に薄い保護層６７０をデポジッションしまたは成長させている。一実施形態では、薄い保護層６７０は酸化物でよい。一実施形態では、薄い保護層６７０を、約５０〜３００Åの範囲の厚さ、例えば５０Åの厚さにデポジッションさせまたは成長させる。一実施形態では、薄い保護層６７０は、酸素雰囲気中でシリコン基板６００をアニールすることによって酸化物成長させることができる。
【００６５】
薄い第２のスペーサ層６４０をエッチングしてリセスを形成して、図６ｌに示すスペーサ構造を形成する。一実施形態では、このエッチングは窒化物を除去するが窒化物は除去しない異方性（指向性）エッチングである。異方性エッチングの例は、ドライ・エッチングまたはプラズマ・エッチングである。
【００６６】
薄い保護層６７０を除去し、薄い第１のスペーサ層６３０を２回目のエッチングによってリセスを形成して、図６ｍに示すスペーサ構造を形成する。一実施形態では、薄い第１のスペーサ層６３０は、ゲート層６２０の表面レベルよりも約６０ｎｍ深くリセスが形成される。一実施形態では、このエッチングは酸化物を除去するが窒化物は除去しない等方性（多方向性）エッチングである。等方性エッチングの例は、ウェット・エッチング、ドライ・エッチング、またはケミカル・バス・エッチングである。このときゲート層６２０の側壁は露出しており、より大きい接触（反応）表面積を作り出すことに留意されたい。
【００６７】
図６ｎでは、反応物層６８０が、例えばスパッタや電子ビーム蒸着、化学気相成長、プラズマ成長によってデポジッションされている。一実施形態では、反応物層６８０はチタンなどの金属でよい。しかし、コバルトやニッケル、タンタル、白金などのその他の金属を使用することもできる。
【００６８】
次いで反応物層６８０およびゲート層６２０をアニールして、図６０に示す導電層６９０を形成する。一実施形態では、導電層６９０はポリサイドでよく、これはポリシリサイド層と呼ぶこともできる。シリサイドは自己整合しまたは非自己整合するものでよく、シリサイドが自己整合する場合にはサリサイドと呼ぶことができることに留意されたい。一実施形態では、ポリサイドはチタンサリサイド（ＴｉＳｉ２）でよい。その他のポリサイドは、コバルトサリサイド（ＣｏＳｉ２）、ニッケルサリサイド（ＮｉＳｉ）、タンタルサリサイド（ＴａＳｉ）、または白金サリサイド（ＰｔＳｉ）でよい。自己整合するシリサイド以外のポリサイドも形成できることが、当業者には理解できるであろう。一実施形態では、アニールは、窒素雰囲気中で急速熱アニール・プロセスを使用して行うことができる。一実施形態では、追加のアニールを行って導電層６９０の抵抗を低下させることができる。このとき導電層６９０は、ゲート層６２０のエッジを越えて伸び出すことができ、制約も応力も受けないことに留意されたい。
【００６９】
未反応の反応物層６８０をエッチングにより除去し、図６ｐに示す導電層６９０を残す。一実施形態では、このエッチングは未反応のチタンを除去するがチタンサリサイドは除去しない等方性エッチングである。
【００７０】
この明細書全体を通して等方性エッチングおよび異方性エッチングについて述べてきた。本発明は、これらのエッチング・プロセスを交互に使用して行うことができるが、そのようにエッチング・プロセスを交互に行うことによって別の複雑な問題が生じる可能性があることに留意されたい。上記の明らかにされたプロセス・ステップは、本発明を実施するのに好ましい手法である。
【００７１】
さらに、この明細書全体を通し、エッチング・プロセスが窒化物層のみ、または酸化物層のみ除去すると述べてきたが、そのようなエッチング・プロセスは、窒化物または酸化物を選択的に除去することに留意されたい。換言すれば、窒化物を除去するエッチングは、窒化物を、酸化物よりも速い速度で除去することになり、したがってより多くの窒化物が除去されて酸化物はほとんど除去されず、一方、酸化物を除去するエッチングは、酸化物を、窒化物よりも速い速度で除去することになり、したがってより多くの酸化物が除去されて窒化物はほとんど除去されない。
【００７２】
本発明の方法およびデバイスの上述の実施形態によれば、多結晶シリコンのゲート幅が０．２０μｍよりも狭い場合、改善されたポリサイド抵抗がもたらされる。前に述べたように、ポリサイド、チタンサリサイドなどの導電層は、形成中に拡張してよい。以前のゲート電極構造は、この拡張を制約するスペーサ構造を有していた。このため、応力が加えられて抵抗が増大した導電層になった。本発明のいくつかの実施形態は、形成された導電層にかかる応力を減少させ、それによって抵抗を改善するものである。いくつかの実施形態ではスペーサがリセス形成され、導電層の拡張の際に加えられる制約が取り払われる。その他の実施形態では、スペーサが部分的にリセス形成され、曲がることによって応力が消失する薄いスペーサ壁が提供される。その他の実施形態では、リセス形成され、部分的にリセス形成された二重のスペーサ・スタックも、導電層に加えられた応力を消失させまたは除去する。本発明のいくつかの実施形態によってこのように応力が減少することで、抵抗が改善される。また、いくつかの実施形態では、ゲート層の側壁を露出させて表面積をより大きくすることができる。これは、核化部位を増加させることによって、導電層を形成する際の助けをする。導電層の形成を助けることによって、歩留りが増加する。
【００７３】
前述の明細書では、本発明について、その特定の例示的な実施形態を参照しながら述べてきた。しかし、上記の特許請求の範囲で述べる本発明のより広範な精神および範囲から逸脱することなく、本発明に様々な修正および変更を加えることができることが明らかであろう。したがって、明細書および図面は限定的な意味を持つものではなく、例示的なものとみなされるべきである。
【特許請求の範囲】
【請求項１】
基板上に配置されるゲート層と、
前記ゲート層の両側に隣接して配置される薄い第１のスペーサと、
前記薄い第１のスペーサに隣接して配置される厚い第２のスペーサと、
前記ゲート層上に配置される導電層とを含むゲート電極であって、
前記薄い第１のスペーサと前記厚い第２のスペーサは、それらの全体の高さに沿って相互に平行である側壁を有し、
前記ゲート層と前記薄い第１のスペーサと前記厚い第２のスペーサは、ほぼ同じ高さを有し、
前記導電層は、前記薄い第１のスペーサ上を横方向に延在するが、前記ゲート層の側壁と前記厚い第２のスペーサ上には延在しない、前記ゲート電極。
【請求項２】
ゲート層は、多結晶シリコンである請求項１に記載のゲート電極。
【請求項３】
導電層は、ポリサイドである請求項２に記載のゲート電極。
【請求項４】
ポリサイドは、チタンサリサイド（ＴｉＳｉ2）である請求項３に記載のゲート電極。
【請求項５】
薄い第１のスペーサは、酸化物である請求項１に記載のゲート電極。
【請求項６】
厚い第２のスペーサは、窒化物である請求項１に記載のゲート電極。
【請求項７】
薄い第１のスペーサは、少なくとも厚い第２のスペーサと同じ高さである請求項１に記載のゲート電極。
【請求項８】
厚い第２のスペーサは、少なくとも薄い第１のスペーサの２倍の厚さである請求項１に記載のゲート電極。
【請求項９】
厚い第２のスペーサは、３００から２０００オングストロームの厚さである請求項８に記載のゲート電極。
【請求項１０】
厚い第２のスペーサは、少なくとも８００オングストロームの厚さである請求項９に記載のゲート電極。
【請求項１１】
基板上に配置される絶縁層と、
前記絶縁層上に配置されるゲート層と、
前記ゲート層の両側に隣接して配置される薄い第１のスペーサと、
前記薄い第１のスペーサの両側に隣接して配置される薄い第２のスペーサと、
前記薄い第２のスペーサの両側に隣接して配置される薄い第３のスペーサと、
前記薄い第３のスペーサの両側に隣接して配置される厚い第４のスペーサと、
前記ゲート層に配置される導電層と、を含むゲート電極であって、
前記ゲート層は、その高さに沿って均一な幅であり、
前記導電層少なくとも一部は、前記ゲート層より幅が広い、前記ゲート電極。
【請求項１２】
導電層は、ゲート層と接触しているより狭いベース部によって規定される不均一な断面と、より幅の広い上面部とを有する請求項１１に記載のゲート電極。
【請求項１３】
薄い第１のスペーサと薄い第２のスペーサは、導電層のより幅の広い上面部を収容するように変形する請求項１２に記載のゲート電極。
【請求項１４】
ゲート層より幅の広い導電層の部分は、少なくとも薄い第１のスペーサ上に位置する請求項１２に記載のゲート電極。
【請求項１５】
絶縁層は、酸化物である請求項１１に記載のゲート電極。
【請求項１６】
ゲート層は、多結晶シリコンである請求項１５に記載のゲート電極。
【請求項１７】
導電層は、ポリサイドである請求項１６に記載のゲート電極。
【請求項１８】
薄い第１のスペーサは、酸化物である請求項１７に記載のゲート電極。
【請求項１９】
薄い第２のスペーサは、窒化物である請求項１８に記載のゲート電極。
【請求項２０】
薄い第３のスペーサは、酸化物である請求項１９に記載のゲート電極。
【請求項２１】
厚い第４のスペーサは、窒化物である請求項２０に記載のゲート電極。
【請求項２２】
基板上に配置される絶縁層と、
前記絶縁層上に配置されるゲート層と、
前記ゲート層上に配置される導電層と、
前記ゲート層の両側に隣接して配置される厚い第１のスペーサと、
前記厚い第１のスペーサに隣接して配置される厚い第２のスペーサと、を含むゲート電極であって、
前記導電層は、コバルトを含むポリサイドであり、かつ、前記ゲート層のエッジを超えて延びることができ、
前記厚い第１のスペーサは、前記導電層と前記厚い第２のスペーサとの間に開放スペースを作るようにリセス形成される、前記ゲート電極。
【請求項１】
基板上に配置されるゲート層と、
前記ゲート層の両側に隣接して配置される薄い第１のスペーサと、
前記薄い第１のスペーサに隣接して配置される厚い第２のスペーサと、
前記ゲート層上に配置される導電層とを含むゲート電極であって、
前記薄い第１のスペーサと前記厚い第２のスペーサは、それらの全体の高さに沿って相互に平行である側壁を有し、
前記ゲート層と前記薄い第１のスペーサと前記厚い第２のスペーサは、ほぼ同じ高さを有し、
前記導電層は、前記薄い第１のスペーサ上を横方向に延在するが、前記ゲート層の側壁と前記厚い第２のスペーサ上には延在しない、前記ゲート電極。
【請求項２】
ゲート層は、多結晶シリコンである請求項１に記載のゲート電極。
【請求項３】
導電層は、ポリサイドである請求項２に記載のゲート電極。
【請求項４】
ポリサイドは、チタンサリサイド（ＴｉＳｉ2）である請求項３に記載のゲート電極。
【請求項５】
薄い第１のスペーサは、酸化物である請求項１に記載のゲート電極。
【請求項６】
厚い第２のスペーサは、窒化物である請求項１に記載のゲート電極。
【請求項７】
薄い第１のスペーサは、少なくとも厚い第２のスペーサと同じ高さである請求項１に記載のゲート電極。
【請求項８】
厚い第２のスペーサは、少なくとも薄い第１のスペーサの２倍の厚さである請求項１に記載のゲート電極。
【請求項９】
厚い第２のスペーサは、３００から２０００オングストロームの厚さである請求項８に記載のゲート電極。
【請求項１０】
厚い第２のスペーサは、少なくとも８００オングストロームの厚さである請求項９に記載のゲート電極。
【請求項１１】
基板上に配置される絶縁層と、
前記絶縁層上に配置されるゲート層と、
前記ゲート層の両側に隣接して配置される薄い第１のスペーサと、
前記薄い第１のスペーサの両側に隣接して配置される薄い第２のスペーサと、
前記薄い第２のスペーサの両側に隣接して配置される薄い第３のスペーサと、
前記薄い第３のスペーサの両側に隣接して配置される厚い第４のスペーサと、
前記ゲート層に配置される導電層と、を含むゲート電極であって、
前記ゲート層は、その高さに沿って均一な幅であり、
前記導電層少なくとも一部は、前記ゲート層より幅が広い、前記ゲート電極。
【請求項１２】
導電層は、ゲート層と接触しているより狭いベース部によって規定される不均一な断面と、より幅の広い上面部とを有する請求項１１に記載のゲート電極。
【請求項１３】
薄い第１のスペーサと薄い第２のスペーサは、導電層のより幅の広い上面部を収容するように変形する請求項１２に記載のゲート電極。
【請求項１４】
ゲート層より幅の広い導電層の部分は、少なくとも薄い第１のスペーサ上に位置する請求項１２に記載のゲート電極。
【請求項１５】
絶縁層は、酸化物である請求項１１に記載のゲート電極。
【請求項１６】
ゲート層は、多結晶シリコンである請求項１５に記載のゲート電極。
【請求項１７】
導電層は、ポリサイドである請求項１６に記載のゲート電極。
【請求項１８】
薄い第１のスペーサは、酸化物である請求項１７に記載のゲート電極。
【請求項１９】
薄い第２のスペーサは、窒化物である請求項１８に記載のゲート電極。
【請求項２０】
薄い第３のスペーサは、酸化物である請求項１９に記載のゲート電極。
【請求項２１】
厚い第４のスペーサは、窒化物である請求項２０に記載のゲート電極。
【請求項２２】
基板上に配置される絶縁層と、
前記絶縁層上に配置されるゲート層と、
前記ゲート層上に配置される導電層と、
前記ゲート層の両側に隣接して配置される厚い第１のスペーサと、
前記厚い第１のスペーサに隣接して配置される厚い第２のスペーサと、を含むゲート電極であって、
前記導電層は、コバルトを含むポリサイドであり、かつ、前記ゲート層のエッジを超えて延びることができ、
前記厚い第１のスペーサは、前記導電層と前記厚い第２のスペーサとの間に開放スペースを作るようにリセス形成される、前記ゲート電極。
【図１（ａ）】
【図１（ｂ）】
【図２（ａ）】
【図２（ｂ）】
【図２（ｃ）】
【図２（ｄ）】
【図２（ｅ）】
【図２（ｆ）】
【図２（ｇ）】
【図２（ｈ）】
【図３（ａ）】
【図３（ｂ）】
【図３（ｃ）】
【図３（ｄ）】
【図３（ｅ）】
【図３（ｆ）】
【図３（ｇ）】
【図３（ｈ）】
【図３（ｉ）】
【図４（ａ）】
【図４（ｂ）】
【図４（ｃ）】
【図４（ｄ）】
【図４（ｅ）】
【図４（ｆ）】
【図４（ｇ）】
【図４（ｈ）】
【図４（ｉ）】
【図５（ａ）】
【図５（ｂ）】
【図５（ｃ）】
【図５（ｄ）】
【図５（ｅ）】
【図５（ｆ）】
【図５（ｇ）】
【図５（ｈ）】
【図５（ｉ）】
【図５（ｊ）】
【図５（ｋ）】
【図５（ｌ）】
【図５（ｍ）】
【図６（ａ）】
【図６（ｂ）】
【図６（ｃ）】
【図６（ｄ）】
【図６（ｅ）】
【図６（ｆ）】
【図６（ｇ）】
【図６（ｈ）】
【図６（ｉ）】
【図６（ｊ）】
【図６（ｋ）】
【図６（ｌ）】
【図６（ｍ）】
【図６（ｎ）】
【図６（ｏ）】
【図６（ｐ）】
【図１（ｂ）】
【図２（ａ）】
【図２（ｂ）】
【図２（ｃ）】
【図２（ｄ）】
【図２（ｅ）】
【図２（ｆ）】
【図２（ｇ）】
【図２（ｈ）】
【図３（ａ）】
【図３（ｂ）】
【図３（ｃ）】
【図３（ｄ）】
【図３（ｅ）】
【図３（ｆ）】
【図３（ｇ）】
【図３（ｈ）】
【図３（ｉ）】
【図４（ａ）】
【図４（ｂ）】
【図４（ｃ）】
【図４（ｄ）】
【図４（ｅ）】
【図４（ｆ）】
【図４（ｇ）】
【図４（ｈ）】
【図４（ｉ）】
【図５（ａ）】
【図５（ｂ）】
【図５（ｃ）】
【図５（ｄ）】
【図５（ｅ）】
【図５（ｆ）】
【図５（ｇ）】
【図５（ｈ）】
【図５（ｉ）】
【図５（ｊ）】
【図５（ｋ）】
【図５（ｌ）】
【図５（ｍ）】
【図６（ａ）】
【図６（ｂ）】
【図６（ｃ）】
【図６（ｄ）】
【図６（ｅ）】
【図６（ｆ）】
【図６（ｇ）】
【図６（ｈ）】
【図６（ｉ）】
【図６（ｊ）】
【図６（ｋ）】
【図６（ｌ）】
【図６（ｍ）】
【図６（ｎ）】
【図６（ｏ）】
【図６（ｐ）】
【公開番号】特開２０１１−６１２２２（Ｐ２０１１−６１２２２Ａ）
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願番号】特願２０１０−２３９６９０（Ｐ２０１０−２３９６９０）
【出願日】平成２２年１０月２６日（２０１０．１０．２６）
【分割の表示】特願２０００−５８３０８５（Ｐ２０００−５８３０８５）の分割
【原出願日】平成１１年１１月４日（１９９９．１１．４）
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願日】平成２２年１０月２６日（２０１０．１０．２６）
【分割の表示】特願２０００−５８３０８５（Ｐ２０００−５８３０８５）の分割
【原出願日】平成１１年１１月４日（１９９９．１１．４）
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
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