【課題】 電池でバックアップされた外部メモリにはライトバック型のキャッシュを使用することができないため、キャッシュを用いても高速化することが困難であったという課題を解決する。
【解決手段】 キャッシュにデータが書き込まれる度にカウンタをインクリメントし、このカウンタのカウント値が予め規定された値以上になると、１行分のキャッシュデータを外部メモリに書き戻し、カウンタをデクリメントする。また、電源異常信号が入力されると、キャッシュ中の全てのデータを外部メモリに書き戻す。ライトバック型のキャッシュを用いることができるので、高速化を図ることができる。 （もっと読む）

【課題】データ処理システムのキャッシュ・コヒーレンシにおいてキャストアウトに関する改良されたコヒーレンシ管理を支援するプロセッサ、データ処理システム、および方法を提供する。
【解決手段】データ処理システムにおけるコヒーレンシ管理の方法は、キャッシュ・ラインを上位レベルのキャッシュ・メモリ内に排他的所有コヒーレンシ状態で保持するステップ、しかる後、そのキャッシュ・ラインを上位レベルのキャッシュ・メモリから取り除き、かつ、共用的所有コヒーレンシ状態の指示を含めて、そのキャッシュ・ラインについてのキャストアウト要求を、上位レベルのキャッシュ・メモリから下位レベルのキャッシュ・メモリに送るステップと、キャストアウト要求に応答して、キャストアウト要求に従って決定されたコヒーレンシ状態でキャッシュ・ラインを下位レベルのキャッシュ・メモリに配置するステップを含む。 （もっと読む）

【課題】キャッシュを搭載したCPUを複数備えたマルチプロセッサシステムにおいて、タグメモリのエントリに訂正不可能障害が発生した場合であっても、データのコヒーレンシを保証し、動作を継続できるようにする。
【解決手段】タグ部13内のタグメモリには、各キャッシュ１５に格納されているデータの上位アドレスと、そのデータが最新データであるか否かを示すステータスとが、上記データの下位アドレスに対応するエントリに格納されている。トランザクションの下位アドレスによってタグメモリから索引されたタグ索引結果に訂正不可能障害があることが検出されると、コヒーレンシ制御部107は、各CPU11に対して、キャッシュ15に格納されているデータの内の、下位アドレスがタグ索引時に用いられた下位アドレスと一致する全てのデータを主記憶装置14に掃き出すことを指示する。 （もっと読む）

【課題】キャッシュメモリを複数のポートを介して読み書き可能とすることにより、キャッシュメモリに対する更新処理が行われた時点で両プロセッサに搭載されているキャッシュメモリの内容を一致させることができる二重化システム及び系切り換え方法を提供する。
【解決手段】運用系プロセッサ及び予備系プロセッサのいずれかでの障害発生を監視し、運用系プロセッサで発生した場合には予備系プロセッサへ切り替える。キャッシュメモリは同時にデータの読み書きを行うことができる複数のポートを有し、運用系プロセッサのキャッシュメモリコントローラは、キャッシュメモリに対する更新データを、更新処理に用いるポートと相違するポートを用いて予備系プロセッサのキャッシュメモリに対して転送する。予備系プロセッサのキャッシュメモリコントローラは、受信した更新データを、更新処理に用いるポートとは相違するポートを用いて、キャッシュメモリに書き込む。 （もっと読む）

【課題】ストレージ装置のデータの一部を格納するキャッシュメモリを備えたコントローラにおけるキャッシュの有効利用を図る構成のシステムの提供。
【解決手段】ホストコンピュータに接続され、対応する磁気ディスク装置にアクセスされ、相互に通信接続されるコントローラ０、１は、キャッシュメモリ（２０９ａ、２０９ｂ）、キャッシュメモリの構成情報を管理するためのキャッシュ構成情報（２０８ａ、２０８ｂ）、キャッシュメモリの領域と、マスタコントローラとの対応を格納した装置構成情報（２１１ａ、２１１ｂ）、プロセッサ（２１０ａ、２１０ｂ）とを備え、コントローラ毎に、個別にキャッシュメモリの排他、領域確保を管理し、同一のキャッシュメモリ上の任意の領域にライトキャッシュデータ及びライトキャッシュデータ冗長化データ、リードキャッシュデータを配置できるため、キャッシュメモリの有効利用が可能となる。 （もっと読む）

【課題】ディレクトリでの訂正不可能障害から継続動作可能状態に復帰することを可能とするマルチプロセッサシステムを提供する。
【解決手段】主記憶装置１０７と複数のプロセッサ１０１とメモリコントローラ１０５とディレクトリ１０６とを具備するマルチプロセッサシステムを用いる。プロセッサ１０１はプロセッサキャッシュ１０２を有する。ディレクトリ１０６は、エントリ情報を格納する。メモリコントローラ１０５は、プロセッサキャッシュ間のコヒーレンシを保証し、ディレクトリ１０６から得た第１アドレス情報に対応する第１エントリ情報に異常が有る場合、第１エントリ情報を無効化する指示をプロセッサ１０１へ出力する。プロセッサ１０１は、プロセッサキャッシュ１０２の第１エントリ情報を無効化し、第１アドレス情報で特定される最新データが主記憶装置１０７にあることを示す返信をメモリコントローラ１０５へ出力する。 （もっと読む）

【課題】 不揮発性半導体メモリにおける読み出し動作時のデータ書き戻しの発生回数を削減する。
【解決手段】 読み出し動作時にアドレス記憶比較回路が外部入力アドレスと同一のアドレスを記憶していない場合、メインメモリは、データ記憶領域からデータが読み出された後に読み出しデータがデータ記憶領域に書き戻され、履歴記憶領域からデータが読み出された後に読み出しデータが示す値と所定値との加算値を示すデータが履歴記憶領域に書き込まれる。サブメモリは、履歴記憶領域からデータが読み出された後に、メインメモリの方がサブメモリよりも履歴記憶領域の読み出しデータが示す値が大きければ、メインメモリのデータ記憶領域の読み出しデータがデータ記憶領域に書き込まれ、メインメモリの履歴記憶領域の読み出しデータが示す値と所定値との加算値を示すデータが履歴記憶領域に書き込まれる。 （もっと読む）

【課題】同一アドレスのリクエストのキューイング防止を行うシステムコントローラに関し，ハードウェア量を削減しつつも，キャッシュリプレース要求を誤ってリトライとすることを防止する技術を提供する。
【解決手段】アドレスが一致するリクエストが複数入らないように処理する回路を持つＣＰＵ発行リクエストキュー１１２を備えるシステムコントローラにおいて，投入リクエスト保持部１５０にキャッシュリプレース要求以外の最新のリクエストを保持することにより，キャッシュリプレース要求の発行リクエストについては，ＣＰＵ発行リクエストキュー１１２に保持されるリクエストとアドレスが一致しても，投入リクエスト保持部１５０が保持するアドレスの全部と一致しなければ，そのキャッシュリプレース要求の発行リクエストをリトライとしないで，ＣＰＵ発行リクエストキュー１１２にキューイングする。 （もっと読む）

【課題】この発明は、ディスク状記録媒体に不揮発性メモリをキャッシュとして情報の記録を行なうものにおいて、省電力化を図り、高速でかつ信頼性の高い情報の書き込み及び読み出し動作を実現することができ、しかも、ユーザにとっての取り扱いを便利にし得るようにした情報記録装置及びその制御方法を提供することを目的としている。
【解決手段】アドレスを指定してピンドの属性情報を解除することを要求するコマンドが入力されたとき、そのコマンドで指定されたアドレスのうち、ピンドの属性情報が対応付けられているアドレスをアンピンドの属性情報が対応付けられるように変更する。これにより、キャッシュメモリ（１５）のアンピンドのアドレスに対応する領域のデータをディスク状記録媒体（１４）に書き込む機能が実行される際、上記コマンドで指定されたアドレスに対応する領域の情報をディスク状記録媒体（１４）に書き込むことができる。 （もっと読む）

【課題】マルチプロセッサ・システムにおけるマルチプル・キャッシュのためのデータ・コヒーレンス情報を保持するスヌープフィルタのエントリ除去によるキャッシュラインのインバリデーションの防止。
【解決手段】スヌープフィルタが、マルチプロセッサ・システムのマルチプル・キャッシュのためのデータ・コヒーレンス情報を保持する。排他的所有権のスヌープフィルタだけが、プロセッサにより排他的に所有されるエントリを記憶する。コヒーレンス・エンジンは、前記エントリが排他状態で出力される場合に前記スヌープフィルタからエントリが除去されるように、前記スヌープフィルタ中の前記エントリをアップデートする。データ・コヒーレンスを確実にするために、前記コヒーレンス・エンジンは、読出リクエストを書込リクエストから分離するシーケンス・ルールをインプリメントする。 （もっと読む）

【課題】マルチプロセッサを構成する各プロセッサ（ＣＰＵ）のスヌープ処理回数を減らすことができ、これにより、ＣＰＵの性能向上および低消費電力化を図ることができるバス結合型マルチプロセッサを提供する。
【解決手段】本発明では、各ＣＰＵ＃０〜＃７は、各ＣＰＵ＃０〜＃７が所定の動作モードのときに、スヌープ処理を行うか否かを示す第一のビットを含む、ビット列が格納されているレジスタ１５および、レジスタ１０に格納されている第一のビットと、所定のＣＰＵがバスアクセスの際に出力する、動作モードの種別を示すモード情報とを比較する比較部１７を備える。さらに、比較部１７における比較の結果に基づいて、前記スヌープ処理を選択的に行う。 （もっと読む）

【課題】簡易な手法でキャッシュメモリを制御できるようにする。
【解決手段】キャッシュ制御回路３は、メインメモリ１１のアドレスとデータ種別との対応関係の情報を格納するアドレス対データ種別テーブル４と、無効化すべきデータ種別の情報を設定するデータ種別設定レジスタ５と、キャッシュメモリ２内のデータのデータ種別がデータ種別設定レジスタ５に設定されたデータ種別に一致するか否かを検出する一致検出器６と、キャッシュメモリ２をキャッシュラインごとにアクセスするためのラインインデックスを生成するラインインデックスカウンタ７とを有する。アドレス範囲とデータ種別との対応関係の情報を格納したアドレス対データ種別テーブル４を設けるため、プロセッサ１が無効にすべきデータ種別を指定すると、そのデータ種別に対応するキャッシュラインを一括して無効化でき、無効化処理を簡易かつ迅速に行うことができる。 （もっと読む）

【課題】
コピーバック方式採用の二重化構成のプロセッサの障害発生時のキャッシュフラッシュ実行中にキャッシュエラーが発生した場合に障害処理が繰り返され、正常処理のプログラムの起動が再開できない問題がある。
【解決手段】
置換フラッシュを行う場合に、障害発生を表示するフラグを設定し、障害中のフラグの表示がある場合にキャッシュエラーが発生しても、置換アドレスの初期設定、及びフラグの障害発生の再設定の手順をスキップすることにより、障害処理の繰り返しを回避してプログラムの再開起動を行う。 （もっと読む）

【課題】Ｌ１キャッシュメモリ、Ｌ２キャッシュメモリおよび／またはより下位のレベルキャッシュメモリを備え得るキャッシュメモリを制御するための方法ならびに装置を提供する。
【解決手段】各々がアドレスタグおよびデータを記憶するように動作可能な複数のキャッシュラインを有する第１レベルキャッシュメモリと、各々がアドレスタグ、状態フラグおよびデータを記憶するように動作可能な複数のキャッシュラインを有する次段レベルのキャッシュメモリと、を有し、各キャッシュラインの前記状態フラグは、前記次段レベルのキャッシュメモリの当該キャッシュラインに記憶されているデータのコピーを、前記第１レベルキャッシュメモリの前記キャッシュラインのいずれかが格納していることを示すＬフラグを有する装置である。 （もっと読む）

【課題】複数のノード間での通信方法を開示する。
【解決手段】各ノードは、複数のプロセッサおよび相互接続チップセットを含み、第１のノード内のプロセッサからデータ要求を発行し、拡張ポート（またはスケーラビリティポート）を通してこのデータ要求を他のノードに渡す。また、データ要求に応答してメモリのアクセスを開始し、各ノード内の各プロセッサのプロセッサキャッシュをスヌープする。従って、該要求を発行するプロセッサを持つノード内の（あるいは別のノードの）プロセッサキャッシュまたはメモリ内のデータの格納場所を識別する。さらに、ルータシステムにて２つの直接結合されたノード間でデータを要求する方法と、相互接続システム内の３またはそれ以上のノード間でのデータ要求方法と、相互接続システム内のクロスケースの解消方法と、ノードを直接またはプロトコルエンジンを通して結合するための相互接続システムも開示する。 （もっと読む）

アウトオブオーダープロセッサにおけるトランザクショナルメモリの実行を供給する方法及び装置を記載する。一実施形態では、格納値は、コミットされていないトランザクショナルメモリアクセス要求の数に対応する。格納値を使用して、記載する実施形態に従って、エラー、障害等の場合にネスト状の回復を供給する。 （もっと読む）

【課題】アクセラレータとＣＰＵとの一貫性を維持しながら通信によるノード間の帯域幅の消費を低減する。
【解決手段】ＣＰＵおよびアクセラレータはマルチプロセッシング環境において個別のノードにクラスターできる。共有メモリ・デバイスを収容する各ノードは、他のノードでキャッシュされたかもしれない共有メモリのブロックを追跡するディレクトリを維持できる。そのため、コマンドとアドレスは、メモリ位置があるノード以外でキャッシュされたときに限り、他のノードのプロセッサおよびアクセラレータに送信できる。加えて、アクセラレータは一般的にＣＰＵと同じデータにはアクセスしないため、最初の読み出し、書き込み、および同期の操作のみを他のノードに送信できる。データへの中間アクセスは一貫性を保たないで行える。その結果、一貫性を維持するために消費するチップ間の帯域幅を低減できる。 （もっと読む）

【課題】集積回路装置の内蔵メモリの容量を大きく削減し、チップサイズを小さくしコストの削減を図ること。
【解決手段】本共用内蔵メモリ回路１００は、１又は複数のデータブロックで構成されたメモリ部１１０と、タグマスター部１３０と、所定のタイミングでメモリ部の所定のデータブロックのデータを外部メモリへライトバックする制御または外部メモリからのメモリ部の所定のデータブロックへデータのフィルする制御を行うライトバック・フィル制御回路２００と、メモリ部へのアクセス元のマスタ回路を検出し、検出したマスタ回路を特定するためのマスターアドレス情報を生成するマスターアドレス生成回路３５０を含む。タグマスター部に記憶されているマスター情報と、生成されたマスターアドレス情報とを比較し、比較結果に基づき外部メモリから当該データブロックへのフィルの必要性の有無を判断する。 （もっと読む）

【課題】メモリ領域の不整合の場合の原因解析の容易化および処理速度の向上を、簡単な回路構成で実現するプロセッサを提供すること。
【解決手段】プロセッサ１００は、ＣＰＵコア１０１のブレークポイントに定められたアドレスと、ＣＰＵコア１０１がアクセスするデータキャッシュ１０２のアドレスとの一致判定を比較器１０４でおこなう。また、データキャッシュ１０２は、アクセスによるキャッシュヒット／ミスの検出結果を表すキャッシュヒット信号を出力する。また、ＡＮＤ回路１０６は、比較器１０４の一致判定信号と、データキャッシュ１０２のキャッシュヒット信号とに基づいてＣＰＵコア１０１にデータブレーク信号を出力し、ブレークを実行させる。 （もっと読む）

【課題】 ストア及び予約命令と予約喪失時のロード命令を用いてキャッシュライン・ポーリングを実行する方法、装置、プログラム及び情報システムを提供すること。
【解決手段】 ある実施形態においては、第１のキャッシュ可能メモリ・ロケーション内にバッファ・フラグ・ビジー標識データ値を格納するステップと、ストア及び予約命令を介して、第１のキャッシュ可能メモリ・ロケーション上にロード／ストア・オペレーション予約を設定するステップを含む方法が提供される。第１のキャッシュ可能メモリ・ロケーション上のロード／ストア・オペレーション予約がリセットされたとの判断に応答して、条件付き読み込み命令を介して、第１のキャッシュ可能メモリ・ロケーション内に格納されているデータ値がアクセスされる。逆に、第１のキャッシュ可能メモリ・ロケーション上のロード／ストア・オペレーション予約がリセットされていないとの判断に応答して、条件付きロード命令の実行が停止される。 （もっと読む）