データ処理システム（１０）は、キャッシュ（２８）を有した第１マスタ（１４）と、第２マスタ（１６または２２）と、システム相互接続を介して第１マスタおよび第２マスタに操作可能に結合されたメモリ（２０）とを備えている。キャッシュは、該キャッシュのデータ・ユニットに対して１組のキャッシュ・コヒーレント状態（１０２，１０４，１０８，１０６）を実行するキャッシュ・コントローラ（２９）を備えている。キャッシュ・コヒーレント状態は、無効状態（１０２）と、キャッシュのデータ・ユニットにおけるデータが修正されておらず、データ処理システムのうちの少なくとも１つの他の記憶装置におけるデータとコヒーレントであると保証されないことを示す未修正非コヒーレント状態（１０４）と、データ・ユニットのデータが修正されておらず、データ処理システムのうちの少なくとも１つの他の記憶装置におけるデータとコヒーレントであることを示す未修正コヒーレント状態（１０６）とを含んでいる。
（もっと読む）

【課題】本発明の目的は、スヌープ処理を制御することで、並列処理のプログラムを効率良くデバッグするための機能を備えた情報処理装置を提供することにある。
【解決手段】スヌープ処理を制御するスヌープコントローラ（６０）で中央処理装置からのスヌープ要求の受理を設定可能な構成とし、スヌープ要求の受理によりデバッグコントローラ（９０）が複数の中央処理装置（１０、２０、３０、４０）を停止可能にするように構成する。 （もっと読む）

【課題】 テープ装置への電力供給状態を切替えることができ、もって電力の消費を抑えることができる仮想テープ装置を提供する。
【解決手段】 仮想テープ装置であって、テープボリュームキャッシュ１６に格納されているデータの更新状況に基づき、物理テープを格納し物理テープにデータを記憶するテープ装置２００に電力供給が必要か不要かを判定するアクセス指示部１２と、アクセス指示部１２による判定結果に基づき、テープ装置２００への電力供給の状態を切替える電力供給制御部１３と、を備えた。 （もっと読む）

【課題】一つのノード内にキャッシュ状態を管理するディレクトリを複数設けると共に、コヒーレンシを保障することである。
【解決手段】第一のプロセッサと、メモリと、第一のディレクトリと、第二のディレクトリと、第一のディレクトリ制御部と、第二のディレクトリ制御部とを具備するレイテンシ短縮方式によって解決することができる。メモリは、自ノードに所属する第一のプロセッサと、他ノードに所属する第二のプロセッサとに共有される。第一のディレクトリは、自ノードのキャッシュ状態を管理する。第二のディレクトリは、他ノードのキャッシュ状態を管理する。第一のディレクトリ制御部は、自ノード内で発行されるリクエストを処理し、第一のディレクトリを索引する。第二のディレクトリ制御部は、他ノードから発行されるリクエストを処理し、第二のディレクトリを索引すると共に、コヒーレンシを保障するための所定の制御を行う。 （もっと読む）

【課題】ディレクトリキャッシュの容量が大きくなっても、適切にプレーンデグレードや復旧を可能とする。
【解決手段】プレーンをデグレードする指示に応答して、第１のプレーンのディレクトリキャッシュの複数のレベルの一部のレベルの記憶情報を掃き出す（ステップＳ１１）。続いて、トランザクションを発行する機能を有する他装置にロックをかけた状態で、第１のプレーンへのトランザクションのパスルートを可動系の第２のプレーンに変更する（ステップＳ１２）。トランザクションのパスルートの変更後、第１のプレーンのディレクトリキャッシュの残りのレベルの記憶情報を第２のプレーンのディレクトリキャッシュに転送する（ステップＳ１３）。 （もっと読む）

【課題】 プロセッサコア毎にキャッシュメモリが設けられたプロセッサシステムについて、プログラム開発者に対してプログラムの最適化に有用な情報を提供する。
【解決手段】 データ更新通知部（２２ａ）は、中央処理装置（２１）によるキャッシュメモリ（２２）のデータ更新の発生を別のプロセッサコアに通知する際、更新対象データのアドレス情報および中央処理装置（２１）の実行対象処理の処理識別情報を送信する。第１プロファイル取得部（２４）は、中央処理装置（２１）の実行対象処理の処理識別情報および別のプロセッサコアから送信された処理識別情報の組み合わせ毎に、キャッシュ制御部（２３）による制御動作の実施回数をカウントする。 （もっと読む）

【課題】メインメモリとキャッシュメモリを有するプロセッサとをそなえた複数のノードで構成される情報処理装置において、メモリアクセスのレイテンシを短縮するとともに、スヌープ処理のスループットを改善することを目的とする。
【解決手段】複数のノードＳＢ０，ＳＢ１のうち少なくとも１つのシステムコントローラ５０−１が、自ノードＳＢ０のメインメモリ３０，３１に存在する主データであって当該主データに対応するキャッシュデータが自ノードＳＢ０以外の複数のノードＳＢ１のキャッシュメモリ１４ａ〜１７ａ，１４ｂ〜１７ｂ内に存在しない主データに関する特定情報を保持する保持部５７−１をそなえている。 （もっと読む）

【課題】 キャッシュメモリから主記憶装置へのデータの書き戻しを高効率化してコンピュータシステムの性能を向上させる。
【解決手段】 中央処理装置（２１）、キャッシュメモリ（２２）および主記憶装置（３０）を含むコンピュータシステム（１０）において、キャッシュメモリは、中央処理装置による所定のアドレス区間内のアドレスへのアクセスに伴って主記憶装置から読み出されるデータをキャッシュメモリの所定のウェイに格納させる制御回路（ＣＴＬ）を備える。制御回路は、所定のアドレス区間を指定するアドレス区間指定回路（ＳＡＲ、ＥＡＲ）、所定のウェイを指定するウェイ指定回路（ＷＲ）および中央処理装置による所定のアドレス区間外のアドレスへのアクセスに伴って主記憶装置から読み出されるデータの所定のウェイへの格納の許可／禁止を指定する排他指定回路（ＥＲ）を備える。 （もっと読む）

【課題】複数の処理単位への割当キャッシュメモリ量の再設定をせずとも、同時に動作する処理単位の増減に対応できるようにする。
【解決手段】大量のデータを保持するメインメモリ１２と、メインメモリ１２より高速にアクセス可能なキャッシュメモリ１３と、メインメモリ１２とキャッシュメモリ１３との間でデータの入れ替えを制御するメモリ入れ替え制御装置１５と、キャッシュメモリ１３を処理単位毎に分割割り当て可能なメモリ制御装置１４とからなる計算機システム１０において、メモリ入れ替え制御装置１５は、処理単位毎の優先度情報を保持し、この優先度情報を考慮した入れ替えアルゴリズムを用いてキャッシュメモリ１３のライン入れ替えを行い、キャッシュメモリ１３を分割して割り当てる際に処理単位間で部分的に記憶領域を共有させた後は、割当キャッシュメモリ量を自動的に変化させる。 （もっと読む）

【課題】キャッシュコヒーレンシを保証すると共に、システムの処理効率の悪化を防ぐ。
【解決手段】各ＣＰＵは、ライトバック型キャッシュを有する。リード管理部９２は、ＣＰＵからメインメモリ８６に対するリードリクエストを受信した際に、要求されるアドレスのデータが他のＣＰＵによりリードされていないことを条件に、リードを許可する。キャッシュラインアドレス情報保持部９４は、ＣＰＵによりデータのリードが実行されている際に、このデータが当該ＣＰＵに出力されるまでそのアドレスを保持する。ペンディング指示部９６は、キャッシュラインアドレス情報保持部９４に保持されたアドレスのデータが当該プロセッサへ出力されることに同期して、データのリードに関連するリクエストの発行を一時停止させるペンディング指示を該ＣＰＵ以外のＣＰＵに行う。 （もっと読む）

【課題】簡易な構成及び制御で主記憶装置の内容を一致させることができる二重化システム及びそのメモリコピー方法を提供する。
【解決手段】二重化システムにおいて、ライトスルー動作の際に、現用系のメインメモリ１４０への書き込みを行うことなく、予備系のメインメモリ２４０に対して書き込みを行う書き込み先変更部１１３，１２０，２３０を設けたことを特徴とする二重化システム。 （もっと読む）

【課題】システムアドレス空間の領域毎のスヌープ要求アクセス頻度に応じた、スヌープ要求のフィルタリング。
【解決手段】アドレスデコーダのエントリに割り当てられた、アドレス空間上の領域をスヌープフィルタのエントリに対応させ、スヌープ要求のアクセス頻度に応じて、エントリに割り当てられるアドレス範囲を任意に決定する。アドレス範囲を任意に設定できることから、スヌープ要求の頻度に応じた、アドレス管理の粒度を決定することが可能となる。又、システムアドレス空間中の分割ブロック単位毎にスヌープフィルタの１エントリを対応させるため、アドレスデコーダ内でのアドレス比較のみで、コマンドの受信者の特定とスヌープフィルタのエントリの特定が同時に可能となる。これにより、スヌープフィルタ分の比較器の数を削減でき、その分の比較回路を単純化でき、回路規模の縮小が可能となる。 （もっと読む）

【課題】本発明は、ライトアロケート方式のストア命令における無駄なデータ転送をなくしたキャッシュメモリシステムを提供することを目的とする。
【解決手段】キャッシュメモリシステムは、ストア命令を実行する場合に、キャッシュミスの発生に応答してキャッシュメモリにアドレスの領域をアロケートするとともに、主記憶装置のアドレスのデータをキャッシュメモリ上のアロケートされた領域にコピーした後、キャッシュメモリ上のコピーされたデータを書き込みデータで書き替える第１の動作モードと、キャッシュミスの発生に応答してキャッシュメモリにアドレスの領域をアロケートするとともに、主記憶装置のアドレスのデータをキャッシュメモリ上のアロケートされた領域にコピーすることなく、キャッシュメモリ上のアロケートされた領域に書き込みデータをストアする第２の動作モードとを選択的に実行可能なように構成される。 （もっと読む）

【課題】並列計算機での無駄なメモリアクセスを回避可能なキャッシュメモリシステムを提供する。
【解決手段】並列演算する複数の演算装置に個別に接続されるキャッシュメモリシステムは、複数のブロックを有するデータアレイ、少なくとも１つのワードにデータが格納されたブロックに対応する共有メモリのアドレス群を格納する格納手段、書込み時に演算装置からのアドレスが格納手段にないとブロックのいずれかを書込み用としその内のいずれかのワードをそのアドレスに対応づけそのワードに演算装置からのデータを書き込む書込み手段、演算装置からのデータが書き込まれたワードを特定するワード状態情報をそのワードに対応するアドレスと関連づけて記憶するワード状態記憶手段、ワード状態記憶手段を参照して書込み用ブロック内でデータが書き込まれたワード内のデータを共有メモリ内の対応するブロックにライトバックするデータ転送手段を含む。 （もっと読む）

【課題】ハードウエアアクセラレータ１２に接続されたプログラム可能な汎用プロセッサ１０を具備しているデータ処理装置２を提供する。
【解決手段】メモリ１４，６，８は、プロセッサ１０及びハードウエアアクセラレータ１２によって共有されている。メモリシステム監視回路１６は、１又は複数の所定のオペレーションに応答して、メモリシステム１４，６，８上のプロセッサ１０によって実行される、ハードウエアアクセラレータ１２にトリガを生成し、それによって、その処理オペレーションを停止し、かつ、メモリシステム１４，６，８に、ハードウエアアクセラレータのレジスタ２０内の一時的な変数として保持された、任意のデータ値をクリーンする。 （もっと読む）

【課題】マルチプロセッサシステムにおいて、キャッシュ状態情報が一つのスヌープフィルタに登録されるため、特定アドレス領域のアクセス頻度に依存して、前記特定アドレス領域以外の別アドレス領域における性能が低下してしまう。
【解決手段】指定されたアドレス領域に対応したスヌープフィルタを複数構成する。メインメモリへのリード要求をトリガとして、要求されるキャッシュラインアドレスに対応するスヌープフィルタのみに当該アドレスと各キャッシュメモリのキャッシュ状態を登録する。前記特定アドレス領域以外の別アドレス領域に対応するスヌープフィルタにおいて、前記特定アドレス領域へのアクセスによるキャッシュ状態情報追い出し、前記追い出しによって発生する、追い出された当該アドレスへの再アクセスの発生がなくなる。 （もっと読む）

【課題】 要求されたキャッシュ・ラインを各メモリ・ソースにおいて感知された温度値または電力消費値に基づいて、マルチプロセッサ・システムの複数のメモリ・ソースから与えるディレクトリィ・ベースのコヒーレンシ方法、システム及びプログラムを提供する。
【解決手段】 要求されたキャッシュ・ラインを共有するメモリ・ソース（例えば、コア、キャッシュ・メモリ、メモリ・コントローラ等）のそれぞれに温度または電力消費センサを設けることにより、制御論理装置は、温度または電力消費センサからの信号を使用して、許容された電力消費を伴うメモリ・ソースだけに前記要求されたキャッシュ・ラインを要求元に与えることを指示する信号を与えることにより、どのメモリ・ソースが前記要求されたキャッシュ・ラインを与えるかを決定する。 （もっと読む）

【課題】キャッシュに格納されたＢＤをプロセッサが処理するまでＦＣＣがＤＭＡ動作をしないことにより、大量のパケットを受信した場合においてもシステムバスの使用効率およびプロセッサの処理能力を低下しないようにしたキャッシュ制御回路等を提供すること。
【解決手段】バーストリードトランザクションにおけるＢＤのＥ＝１の監視、およびバーストライトトランザクションにおけるＢＤのＥ＝０の監視を行い、前者が検出されるとＤＭＡを禁止し、後者が検出されるとＤＭＡを許可することにより、プロセッサがキャッシュのブロック単位でのＢＤの処理が完了したことを検出する。 （もっと読む）

【課題】スワップに起因したキャッシュミスを抑制し、処理遅延を軽減する。
【解決手段】それぞれキャッシュメモリを備えた複数のプロセッサと、当該複数のプロセッサで共有する主メモリと、プロセッサと主メモリとの間のキャッシュコヒーレンシを保障するよう制御するコヒーレンシ制御部と、を備えると共に、コヒーレンシ制御部は、キャッシュメモリに格納されたデータのアドレス情報を管理するディレクトリと、当該ディレクトリ内のアドレス情報を掃き出す際にこのアドレス情報に対応するキャッシュメモリ内のデータの無効化をプロセッサに要求するスワップ制御部と、を備え、プロセッサは、スワップ制御部から無効化を要求されたアドレス情報に対応するキャッシュメモリに格納されたデータを無効化するか否か判定して、この判定結果に応じた通知をスワップ制御部に対して行う無効化判定部を備えた。 （もっと読む）

【課題】 マイクロプロセッサの障害処理におけるキャッシュ掃き出し処理を、障害が発生していない健全なプロセッサから実行して、障害が発生したプロセッサをシステムから安全に切り離す。
【解決手段】 ライトバック・キャッシュを備えた二以上のマイクロプロセッサで構成されたマルチプロセッサシステムであって、全てのマイクロプロセッサのキャッシュ状態を記憶するルーティング回路２０と、ルーティング回路に記憶されているタグ情報を読み出す手段と、タグ情報にもとづいて、少なくともいずれかのマイクロプロセッサにおけるライトバック・キャッシュ１０内にキャッシュされている実アドレス空間を特定する手段と、特定された実アドレス空間を、障害が発生していない他の健全なマイクロプロセッサにより読み出す手段とを有するマルチプロセッサシステムとする。 （もっと読む）