【課題】ロード命令とストア命令が競合した場合に、データの整合性を保つことができ、かつ、処理レイテンシを低減することができるキャッシュ制御装置及びキャッシュ制御方法を提供すること。
【解決手段】本発明にかかるキャッシュ制御装置５は、メモリ２に格納されるデータを、メモリ２と上位装置との間でキャッシュするキャッシュ制御装置５である。データが格納されるデータ格納部５１と、データ格納部５１に対してリフィルを実行中に、上位装置からデータ格納部５１にデータがストアされたか否かを示すストア情報が格納されるストア情報格納部５２と、リフィルによるデータがメモリ２から出力されたときに、ストア情報格納部５２に格納されたストア情報がデータがストアされたことを示す場合、メモリ２から出力されたデータを、上位装置に直接出力するリプライ制御部５３と、を備える。 （もっと読む）

【課題】よりキャッシュヒット率を向上させたキャッシュメモリを提供する。
【解決手段】キャッシュメモリ６は、４つのワード（Word0,Word1,Word2,Word3）を含むラインを有するデータ格納部１６と、各ラインを識別するタグを格納するタグ格納部１４を備える。タグ格納部は、ラインがリフィル中であるか否かを示すリフィルビット(R)と、ワード毎にワードにおけるデータがダーティであるか否かを示すダーティビット(D0,D1,D2,D3)と、ラインに格納されたデータの主記憶におけるアドレスを示すタグビット(Tag)を格納している。ヒット判定器２０は、リードアクセス対象のタグアドレス(AD[31:16]）とタグビット(Tag)に示されるアドレスとが一致し、リードアクセス対象に係るラインに対応するリフィルビット(R)がリフィル中を示し、かつ、当該ラインに含まれリードアクセス対象に係るワードに対応するダーティビットがダーティを示していれば、リードヒットと判定する。 （もっと読む）

【課題】キャッシュコントローラ内のキャッシュデータを破棄する際、プロセッサによる処理の負荷を軽減することができるキャッシュコントローラを提供する。
【解決手段】マスタからのアクセスが無効化範囲設定部１２１の条件に合致すると判定された場合、キャッシュコントローラ１１０は、無効化判定回路１２０及びタグメモリ改変部１２２により、タグメモリ１１１内の該当するアドレスのＶＡＬＩＤフラグ１１３を強制的にリセットする。これにより、ＶＡＬＩＤフラグがリセットされた、該当するアドレスのキャッシュデータはメモリ１０４に書き戻されることなく破棄される。そして、マスタによってアクセスされるデータが該当するアドレスに従って上書きされる。 （もっと読む）

【課題】非選択データの冗長な書き込み操作を不要とでき、ページの配列を書き換えに効率の良い状態に最適化することが可能な記憶装置を提供する。
【解決手段】第１のメモリ部と、第１のメモリ部とアクセス速度の異なる第２のメモリ部を有し、装置内には特定のデータグループをページ単位として外部から入力されるページアドレスと第１または第２のメモリ部内のページデータの実所在位置との対照を示すアドレス変換テーブルが構築され、制御回路は、第１のメモリ部と第２のメモリ部間で、適時双方向に記憶データを移動させる機能を有し、ページ単位で第１のメモリ部から第２のメモリ部へデータを移動させてアドレス変換テーブルを更新し、第１のメモリ部上の元のページ領域を無効化し、ページ単位で第２のメモリ部から第１のメモリ部へデータを移動させてアドレス変換テーブルを更新し、第２のメモリ部上の元のページ領域を無効化する。 （もっと読む）

【課題】上位装置との入出力性能への影響を最小限に抑制しつつ稼働状態のままキャッシュメモリの構成を変更することを可能とすること。
【解決手段】データ転送制御部が、ライトアフター方式を用いてキャッシュメモリを経由してデータを転送しながら、キャッシュメモリの対象領域に対する入出力が一定未満となったことを契機に、ライトアフター方式からライトスルー方式に切り換えてキャッシュメモリを経由してデータを転送する。その後、プロセッサは、キャッシュメモリの対象領域に対する入出力がなくなったことを契機に、キャッシュメモリの対象領域に関する構成を変更する。 （もっと読む）

【課題】キャッシュメモリを有効に活用できるマルチプロセッサシステムおよびマルチプロセッサシステムの制御方法を提供することである。
【解決手段】本発明にかかるマルチプロセッサシステムは、複数のＣＰＵ１１〜１４と、複数のＣＰＵ１１〜１４に対応して設けられた複数のキャッシュメモリ２１〜２４と、複数のキャッシュメモリ間のキャッシュコヒーレンシを保つスヌープ制御部３０と、キャッシュメモリ間のキャッシュコヒーレンシを取らない空間５２が割り当てられた共有メモリ５０と、を備える。ＣＰＵにおいて処理される命令のうち所定のＣＰＵと関連づけられた命令は、当該所定のＣＰＵと関連づけられたキャッシュコヒーレンシを取らない空間５２において実行される。 （もっと読む）

【課題】共有キャッシュメモリを有するマルチプロセッサにおいてプロセッサ間のデータの受け渡しを効率良く行う。
【解決手段】キャッシュメモリのタグ記憶部２２０の各エントリにおいて、タグアドレス２２１、バリッド２２２、ダーティ２２３に加えて、参照回数２２４を記憶する。参照回数２２４はデータライト時に設定され、リードアクセスの度にデクリメントされる。参照回数２２４が「１」から「０」になると、そのエントリはライトバックされることなく無効化される。このキャッシュメモリをマルチプロセッサシステムにおけるプロセッサ間通信に利用すると、共有ＦＩＦＯとして機能し、使用済データは自動的に削除される。 （もっと読む）

【課題】 ストレージ・コントローラにおけるデステージ・タスクの動的管理の方法、システム、及びコンピュータ・プログラム製品を提供する。
【解決手段】 １つ又は複数のプロセッサにより、デバイス・アダプタを介して書き込みキャッシュ及びＮＶＳからストレージ・デバイスのプールへのデータ転送を容易にするための方法、システム、及びコンピュータ・プログラム製品が提供される。プロセッサは、特定のストレージ・デバイスに関するＮＶＳの現在の占有率及びそのストレージ・デバイスに関連するステージ・アクティビティに基づいて、デステージ速度を適応変化させる。ステージ・アクティビティは、ストレージ・デバイスのステージ・アクティビティ、デバイス・アダプタのステージ・アクティビティ、デバイス・アダプタの使用帯域幅、及びストレージ・デバイスの読み出し／書き込み速度のうちの１つ又は複数を含む。これらの因子は、一般に、キャッシュ・ミスの場合に読み出し応答時間と関連し、通常、デステージ速度の動的管理とは関連しない。この組み合わせは、ＮＶＳの所望の全占有率を維持すると同時に、応答時間性能を向上させる。 （もっと読む）

本明細書では、プロセッサリソースを共用するように適合されたマルチコアプロセッサに関連した技術が説明される。一例示的マルチコアプロセッサは複数のプロセッサコアを含むことができる。マルチコアプロセッサはさらに、複数のプロセッサコアのうちの２つ以上に選択的に結合される共用レジスタファイルを含むことができ、共用レジスタファイルは、選択されるプロセッサコア間で共用リソースとして働くように適合される。 （もっと読む）

【解決手段】 複数のキャッシュラインのフラッシュ、および／または、複数のトランスレーション・ルックアサイド・バッファ（ＴＬＢ）エントリの無効化を実行するシステム、方法および装置を記載する。このような方法の１つでは、プロセッサの複数のキャッシュラインをフラッシュするべく、プロセッサの複数のキャッシュラインをフラッシュする旨を示す第１のフィールドを含む単一の命令に応じて、プロセッサの複数のキャッシュラインをフラッシュする。 （もっと読む）

【課題】メモリアクセスをアウトオブオーダで処理する情報処理装置において、不要な命令再実行を確実に抑止し、処理性能の低下を招くことなく確実にＴＳＯ保証を実現する。
【解決手段】ロード命令の対象データがキャッシュ２１２から演算器４００に転送された後にキャッシュ２１２のデータに対する無効化要求を受信し、受信した無効化要求の対象アドレスのキャッシュインデクスと一致するキャッシュインデクスを有するロード命令が命令ポート２１０に存在する場合、第１判定部２１４Ａは、第１フラグ（ＲＩＭ）を有効化する。命令ポート２１０のエントリに保持されたロード命令の対象データについてキャッシュミスした後に対象データが転送されてきたと判定した場合、第２判定部２１５Ａは第２フラグ（ＲＩＦ）を有効化する。命令再実行判定部２１６は、第１フラグおよび第２フラグがいずれも有効化されている場合に命令の再実行を指示する。 （もっと読む）

【課題】現用系および予備系の冗長構成にて、両系のメモリデータの同一性を確保するメモリデータ転送装置において、ライトバック方式でありながらライトスルー方式と同等の信頼性を確保できるようにする。
【解決手段】キャッシュメモリ制御部１２にキャッシュライトデータの中から優先データを識別する優先データ識別部１８を有し、キャッシュフラッシュ判定部１９は、ＣＰＵ使用率が低いとき、キャッシュライト直後にキャッシュフラッシュして両系のメモリデータを同一にし、ＣＰＵ使用率が高いときには、優先データについては、キャッシュライト直後にキャッシュフラッシュし、それ以外のデータは、所定の間隔を置いたタイミングでキャッシュフラッシュするようにし、優先データのキャッシュフラッシュ後に発生する障害に対してアラームにならないようにした。 （もっと読む）

【課題】不必要なトランザクションを防止できるキャッシュ一貫性管理装置を提供する。
【解決手段】キャッシュ一貫性管理装置は、複数のプロセッサの間から発生されるピンポンマイグレーションシーケンスをモニタリングするピンポンモニタリング部１１０、モニタリング結果に応じてピンポンマイグレーションシーケンスの連続発生回数をカウントするカウンティング部１３０、カウント結果を基にしてマイグレーションリクエストを非マイグラトーリシェアリング方式のリクエストに変更するリクエスト変更部１５０を含む。 （もっと読む）

【課題】不要なデータ転送動作を無くす。
【解決手段】第１の記憶部を有し演算処理を行う第１の演算処理部と、第２の演算処理部と、第１の記憶部が保持するデータを包含すると共に、第１の記憶部に保持されたデータの状態を特定する状態情報を保持する第２の記憶部と、第２の演算処理部から第１アドレスのデータに対する第１のアクセス要求を受け取ると、第１アドレスのデータの第１の状態情報が、第１アドレスのデータが第１の記憶部に排他又は所有状態で保持されることを示す場合、第１アドレスのデータの読み出しを要求する要求信号を第１の演算処理部に出力するとともに、第１の演算処理部から第１アドレスのデータが変更されていないことを示すデータ未変更通知信号を受け取ったとき、第２の記憶部に包含された第１アドレスのデータに対する第２の演算処理部からのアクセスを許可する制御部と、を有する演算処理装置が提供される。 （もっと読む）

【課題】高速で物量の小さいキャッシュメモリ制御装置およびキャッシュメモリ制御方法を提供すること。
【解決手段】対象アドレスをＬ１キャッシュメモリに保持するプロセッサコアが存在するか否かを示すステータスコードをＬ２キャッシュタグ２２に付す。第１処理判定部２５は、Ｌ２キャッシュタグ２２でヒットした場合にステータスコードを参照して所持コアに対する処理が必要であるか否かを判定する。第２処理判定部２６は、所持コアに対する処理が必要である場合にＬ１キャッシュタグ２１を用いて所持コアを特定し、リトライ判定する。 （もっと読む）

複数のプロセッサコアとプロセッサコアの少なくともいくつかによって共有されるキャッシュメモリとを有するマルチコアプロセッサに関係する技法を全体的に説明する。マルチコアプロセッサを、キャッシュメモリ結合性のそれぞれのレベルを処理コアのそれぞれに別々に割り当てるように構成することができる。
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【課題】キャッシュメモリと実メモリのデータ一貫性を保つとともに、ＣＰＵの処理の負荷を減らすことができるようにする。
【解決手段】キャッシュ機能を備えたマイクロプロセッサシステムにおけるデータ転送を制御するＤＭＡ（Direct Memory Access）コントローラであって、キャッシュラインサイズのアラインメント情報に基づく転送制御を行う転送制御手段を有するようにして、ＤＭＡ転送時、キャッシュメモリとメモリ装置との一貫性を保つために、一貫性棄権領域をＣＰＵによる計算処理によって算出する負荷を無くすことができるようにする。 （もっと読む）

【課題】ライトバック方式のキャッシュメモリを備えた２台の情報処理システムによって構成される二重化情報処理システムにおいて、通常処理の処理効率を低下させることなく、同期化に要する時間を短縮すると共に、同期化中および同期化後の処理能力を向上させる。
【解決手段】待機系情報処理システム200を二重化情報処理システムに組み込むために、動作系情報システム100と待機系情報処理システム200とを同期化させる際、キャッシュコピー手段300は、ライトバック方式の動作系キャッシュメモリ101の内容をライトバック方式の待機系キャッシュメモリ201にコピーし、主記憶コピー手段400は、動作系主記憶装置102の内容を待機系主記憶装置にコピーする。その後、動作系、待機系CPU103、203がタイミングを合わせて同一の処理を開始する。 （もっと読む）

一実施形態において、非透過的メモリ及びコントロール回路を含む非透過的メモリユニットが提供される。コントロール回路は、非透過的メモリを非透過的メモリブロックのセットとして管理する。１つ以上のプロセッサ上で実行されるソフトウェアは、データを処理するために非透過的メモリブロックを要求する。コントロール回路は、第１ブロックを割り当て、その割り当てられたブロックのアドレス（又は他の指示）を返送して、ソフトウェアでブロックをアクセスできるようにする。又、コントロール回路は、非透過的メモリと、その非透過的メモリが結合されるメインメモリシステムとの間での自動的なデータ移動を与えることもできる。例えば、その自動的なデータ移動は、メインメモリシステムから、割り当てられたブロックへデータを充填させたり、或いは割り当てられたブロックの処理が完了した後に、割り当てられたブロックのデータをメインメモリシステムへフラッシュさせたりすることを含む。 （もっと読む）

【課題】キャッシュの一貫性を保ちつつマルチコアプロセッサがメインメモリとして使用できる領域を動的に追加／削除することができるマルチコアプロセッサシステムを提供する。
【解決手段】マルチコアプロセッサは、被管理領域３１に含まれる小領域毎に、プロセッサコアに割り当てられていない未割り当て状態かまたはすでにプロセッサコアに割り当てられている割り当て済み状態であるかを管理するとともに小領域毎のメモリアクセスプロトコルを管理する状態管理部（２１、２２、３３および３４）と、被管理領域のうちの未割り当て状態の小領域を増減させることによって被管理領域３１を増減させる被管理領域増減部２３と、を備える。 （もっと読む）