【課題】メモリモジュールの故障に対して早急な処置を行うことを可能とし、情報処理システムの信頼性を向上させることを可能にするメモリコントローラ及び情報処理システムを提供する。
【解決手段】メモリコントローラ及び情報処理システムにおいて、メモリモジュールから読出されたデータのエラー検出を行うエラー検出部と、メモリコントローラを通常モードから故障検査モードに切り替え、複数の単位メモリ領域におけるそれぞれの検査対象のデータ記録済アドレスからデータを読出し、該読出しデータのエラーを前記エラー検出部により検出させて、故障検査を実行させる故障検査制御部と、故障検査制御部による検査結果における各単位メモリ領域のエラー検出状況に基づいて、メモリモジュール内部の故障に起因するメモリ故障と、メモリモジュール外部のデータ伝送路の故障に起因する伝送路故障を判定する判定部を備える。 （もっと読む）

【課題】障害箇所の特定を最適化する可能な障害処理装置を提供する。
【解決手段】情報処理装置は、検出訂正部３と、障害ログ制御部５と、診断制御部４と、診断部６と、管理制御部８とを具備する。検出訂正部３は、メモリ１から読み出されたデータのエラーを検出・訂正し、エラー情報を出力する。障害ログ制御部５は、エラー情報を、複数の障害発生要因の各々毎に、障害ログ情報として管理する。診断制御部４は、障害ログ情報を参照して、複数の障害発生要因のいずれかでのエラーの発生回数が閾値に達したとき、障害通知を出力する。診断部６は、障害通知に応答して、発生回数が前記閾値に達するまでの障害ログ情報を障害ログ制御部５から取得する。 （もっと読む）

【課題】ロックステップ方式の情報処理装置におけるいずれかの系にメモリエラーが発生した場合にも、ロックステップを外すことなく安定して動作する。
【解決手段】プロセッサと、誤り検出・訂正機能を有するメモリとが含まれる複数系のＣＰＵモジュールがクロック同期して同一の処理を行うロックステップ方式の情報処理装置の、ＣＰＵモジュールが、自系のメモリから誤りが検出された場合に生成される第１の訂正情報を記憶し、生成された第１の訂正情報を他系のＣＰＵモジュールに送信し、他系のＣＰＵモジュールのメモリが誤りを検出した場合に送信される第２の訂正情報を受信し、他系のＣＰＵモジュールから第２の訂正情報を受信した遅延に応じて、記憶部に記憶されている第１の訂正情報を読み出し、第２の訂正情報と第１の訂正情報とを同期してエラー訂正処理を行う。 （もっと読む）

【課題】アドレス変換テーブルのエントリデータに誤り訂正符号を付与することなく、そのエントリデータに生じたビット異常の訂正を可能とする。
【解決手段】半導体記憶装置２は、論理アドレスに対応する物理アドレスへの変換にかかるアドレス変換テーブル３１のエントリデータに付与された誤り検出符号をもとに、エントリデータに生じたビット異常を検出するアドレス変換テーブル異常検出部２１と、ビット異常が検出されたエントリデータに含まれる所定のビットを反転させたデータが、正常なエントリデータであるか否かを検査するエントリデータ検査部２２と、ビット異常が検出されたエントリデータを、検査された正常なエントリデータに置き換えるエントリデータ置換部２３と、を備える。 （もっと読む）

【課題】正確なデータエラーに基づいてテストを実行することができるエラー訂正試験方法を提供する。
【解決手段】サーバ１が、特定のビットに第１の値が設定された第１のデータと、特定のビットに第１の値とは異なる第２の値が設定された第２のデータをＤＩＭＭ４に書き込む。疑似故障ツール３が、特定のビットに対応するＤＩＭＭ４の電極を第２の値を示すようにクランプする。サーバ１が、ＤＩＭＭ４から、第１のデータと第２のデータを読み出す。サーバ１が、エラー訂正回路が第１のデータのエラーを訂正することを確認する。 （もっと読む）

【課題】ソフトエラー等による一時的な論理アドレスと物理アドレスとの誤変換によるデータの位置誤算出を防ぐことができて信頼性を保てるストレージ制御装置を提供する。
【解決手段】ストレージシステムは、記憶装置と、ストレージ制御装置を備え、ストレージ制御装置が、ホストから書き込み指示を受け取ったとき、ホストからの書き込み指示に含まれる論理アドレスを含む読み込み指示を記憶装置へ送るデータ読み込み指示手段と、データ読み込み指示手段からの読み込み指示に基づき、記憶装置が読み取った該当位置のデータに論理アドレスが含まれている場合に、ホストから受け取った書き込み指示に含まれる論理アドレスと読み取ったデータに含まれた論理アドレスとが異なるとき、システム領域からアドレス変換情報を読み出し、読み出したアドレス変換情報をメモリに書き込むアドレス変換情報訂正手段とを有する。 （もっと読む）

【課題】専用のＥＣＣメモリ装置及び専用のＥＣＣビット・レーンに対する要求を避けることを可能とする。
【解決手段】誤り訂正符号化データが、バースト・モード転送において、同じデータ・バス線（ＤＱ１−ＤＱｎ）上でユーザ・データと時間多重化される。モジュール上のメモリ装置はそれぞれ、装置のアドレス指定可能なセグメントに関連した間接的にアドレス指定可能な更なるＥＣＣセグメントを含む。時間多重化されたＥＣＣデータが、バースト・モード転送において伝送されるアドレス指定データに関連した間接アドレス指定可能セグメントとの間で読み書きされる。さらに２つのタイプのバースト・モードがサポートされ、一方はＥＣＣデータを含み、他方は含まない。１つのタイプのメモリ・モジュールがECCシステムも非ECCシステムもサポートし、同じデータにECCを用いるが、同じシステムの別のデータには用いないことを可能にする。 （もっと読む）

【解決手段】 格納および複雑さのオーバーヘッドを低く抑えつつ、マルチビットエラー訂正符号（ＥＣＣ）を利用するキャッシュメモリシステムを提供する。当該キャッシュメモリシステムは、状態が失われることに起因してアイドル電力状態の開始および終了の際の遷移レイテンシが大幅に大きくなるという事態を避けつつ、アイドル状態での電力を非常に低く抑えて動作することが可能である。 （もっと読む）

【課題】本発明の課題は、メモリコントローラ自体にベリファイチェックの機能を持たせることにより、安全にベリファイチェックを行うことができる自己試験内蔵ＳＤＲＡＭコントローラを提供することにある。
【解決手段】本発明は、ＳＤＲＡＭ１２の書き込み及び読み出し動作を制御するＳＤＲＡＭ制御モジュール１３と、試験用信号を生成し、試験用信号をＳＤＲＡＭ制御モジュール１３を介してＳＤＲＡＭ１２に書き込ませ、ＳＤＲＡＭ１２に書き込まれた信号を読み出して前記試験用信号と合致しているかどうかを見るベリファイチェックを行うＢＩＴ制御ステートマシン１６と、外部線路からの外部信号のＳＤＲＡＭ１２への書き込み及び読み出し、または前記試験用信号のＳＤＲＡＭ１２への書き込み及び読み出しを選択するセレクタとよりなるＢＩＴ用データ生成モジュールとを具備することを特徴とする。 （もっと読む）

【課題】出力するデータ量を増加させることなく、チップ間のアドレスの転送誤りを検出することができるメモリ回路を提供すること
【解決手段】本発明のメモリ回路は、アドレス毎にデータが対応付けられたメモリ１０３を搭載するメモリチップ１０２と、メモリチップ１０２に接続されメモリ１０３のアドレスを指定してアドレスに対応するデータを読み出すメインチップ１０１と、を備える。メモリチップ１０２は、メインチップ１０１において指定され入力されたアドレスを取得するアドレス情報取得部１０５と、メモリ１０３内のデータをアドレスを用いて暗号化し、メインチップ１０１へ出力する暗号部１０４を備え、メインチップ１０１は、暗号部１０４から出力された暗号化データを、指定したアドレスを用いて復号化する復号部１１３と、復号化されたデータに誤りがあるか否かを判定する判定部１１６とを備えるものである。 （もっと読む）

【課題】フラッシュメモリのアクセス時間とＳＤＲＡＭのアクセス時間との整合を図り、大容量フラッシュメモリを含むメモリモジュールとコントローラを提供する。
【解決手段】フラッシュメモリと、ＳＤＲＡＭと、フラッシュメモリ及びＳＤＲＡＭの夫々のアクセスを制御し、外部からのストア命令に従って、ＳＤＲＡＭに記憶されるデータをフラッシュメモリに転送するための制御回路とそれに結合された複数の入出力端子を含む。制御回路は、ストア命令に従ってＳＤＲＡＭに記憶されるデータをフラッシュメモリに転送している間に、ＳＤＲＡＭからのデータ読出し命令が入力された場合において、そのデータ転送を中断し、読み出し命令に従ってＳＤＲＡＭに記憶されるデータを外部に出力するよう制御する。 （もっと読む）

【課題】不揮発性半導体メモリの寿命を延ばす。
【解決手段】本発明の一態様に係るメモリ管理装置１は、第１の半導体メモリと、第１の半導体メモリよりもアクセス可能上限回数の小さい不揮発性の第２の半導体メモリとのうちの少なくとも一方に記憶される各データの特性に基づいて生成され、当該各データの配置領域を決定するヒントとなる配置ヒント情報１４を管理する。メモリ管理装置１は、配置ヒント情報１４とメモリ使用情報１１とメモリ固有情報１２とに基づいて、書き込み対象データに対して第１の半導体メモリと第２の半導体メモリとのメモリ領域の中から、書き込み領域を決定する管理部１５を具備する。配置ヒント情報１４の生成は、オペレーティングシステムによって行われる。 （もっと読む）

【課題】より少ない消費電力によって、不揮発性デバイス書き込み方式によるバックアップ処理を可能とすること。
【解決手段】バックアップ制御装置であって、キャッシュデータを格納するメモリと、不揮発性であり、キャッシュデータの全てを格納可能な容量を有する不揮発性メモリと、メモリに格納されたキャッシュデータをバックアップする場合に、メモリに格納されたキャッシュデータを読み出し、読み出したキャッシュデータを不揮発性メモリに書き込む演算部と、を備え、メモリは、演算部がキャッシュデータを不揮発性メモリに書き込みを行っている間は、セルフリフレッシュモードで動作することを特徴とする。 （もっと読む）

【課題】ＲＡＩＤコントローラ部で障害が発生した場合にもシステムの停止を引き起こすことの無いようにする。
【解決手段】ノードコントローラが、前記演算処理装置からメモリ書き込み要求を受けつけた場合には、自身に接続されている前記複数のメモリコントローラのそれぞれと、自身に接続されている他のメモリ障害処理装置のノードコントローラと、に当該メモリ書き込み要求を転送し、自身に接続されている他のメモリ障害処理装置のノードコントローラからメモリ書き込み要求を転送された場合には、自身に接続されている前記複数のメモリコントローラのそれぞれに当該メモリ書き込み要求を転送し、複数のメモリコントローラのそれぞれは、前記メモリ書き込み要求が転送されてきた場合であって、当該書き込み要求が自配下のメモリＤＩＭＭへのものである場合に当該書き込み要求に従ってデータの格納をする。 （もっと読む）

【課題】 Ｉ／Ｏ圧縮テスト時間を短縮かつ低コストで実現する。
【解決手段】 半導体装置は、複数のＩ／Ｏ端子ＤＱ０〜ＤＱ３１がそれぞれＴＳＶを介して共通に接続された複数のチップを含む。各チップは、それぞれ、複数の内部データバスのそれぞれのデータを圧縮して得られた一つの圧縮結果（少なくともノード０１〜０４、１０のいずれか一つ）を、複数のＩ／Ｏ端子のうちの一つの第１のＩ／Ｏ端子へ出力するＩ／Ｏ圧縮回路と、前記一つの第１のＩ／Ｏ端子の番号を設定するレジスタ群を含む制御回路と、を備える。前記レジスタ群に、前記一つの第１のＩ／Ｏ端子をそれぞれチップ毎に異ならせる設定情報を登録することにより、各チップメモリは、チップ毎に異なるＩ／Ｏ端子の番号を使用してデータを入力または出力することにより、バスファイトすることなく複数のチップにおいて同時並行して前記Ｉ／Ｏ圧縮回路によるＩ／Ｏ圧縮テストを可能とした。 （もっと読む）

【課題】予備メモリ切替とページ閉塞とを効率的に連動させてシステムダウンを防止するメモリ障害処理システムを提供すること。
【解決手段】メモリチップ２１および予備メモリチップ２２を有するメモリ装置２と、メモリチップ２１の障害の発生回数総和をカウントする発生回数総和カウント部３１と、発生回数総和が総和閾値を超えると故障したメモリチップ２１を予備メモリチップ２２に切り替える予備メモリチップ切替部３２と、切替後の障害の発生回数をキャッシュライン単位でカウントするキャッシュライン単位カウント部３３と、切替後の発生回数総和が総和閾値を超える前にキャッシュライン単位発生回数がキャッシュライン単位閾値を超えるとメモリページを閉塞し、キャッシュライン単位発生回数がキャッシュライン単位閾値を超える前に切替後の発生回数総和が総和閾値を超えた以降は障害発生毎にメモリページを閉塞するページ閉塞部３４とを有する。 （もっと読む）

【課題】バッファメモリを用いた装置において、ソフトエラーの発生によって使用されなくなったバッファメモリの領域を再度使用することを目的とする。
【解決手段】バッファ内の領域にデータを記憶し、当該バッファ内の領域からデータを読み出すバッファメモリ装置は、データを前記バッファ内の空き領域に書き込み、前記バッファ内の領域からのデータの読み出しに成功した場合は、当該領域を空き領域とし、読み出しに失敗した場合は、当該領域を廃棄領域とし、データが書き込まれてから所定の時間が経過した廃棄領域を検出し、検出した廃棄領域を空き領域とする。 （もっと読む）

【課題】大容量の平準化管理情報を短時間のうちに不揮発性メモリに退避させることを可能にする。
【解決手段】平準化管理情報記憶部１３は、レーン接続バス３０を介して８つのレーン２１それぞれに含まれるバッファ記憶制御部２２のＢＭ２２０に接続され、各レーン２１には、バッファ記憶制御部２２とＮＶＭチップ２３とを接続するチップ接続バス２４が設けられている。各レーン２１のバッファ記憶制御部２２は、平準化管理情報退避・回復処理部１４の指示のもとに、平準化管理情報記憶部１３から転送される退避データを、チップ接続バス２４を介して、互いに独立に並行してＮＶＭチップ２３へ転送する。その退避データの中には、平準化管理情報だけでなく、その平準化管理が平準化管理情報記憶部１３に記憶されていたときの先頭アドレスが含まれている。 （もっと読む）

【課題】不揮発性メモリのランダムライトアクセスの高速化を図る。
【解決手段】半導体不揮発性メモリは、複数の消去単位からなる初期割当領域及び初期未使用領域を有する。ホスト側論理アドレスが順次に並ぶ最小管理単位を設定し、入力されたデータをバッファに順次に書き込み、最小管理単位毎の論理アドレスと不揮発性メモリの物理アドレスとのアドレスの変換情報を生成する。バッファの全記憶容量に対して書き込まれたデータを、書き込み予定の第１の消去単位の未書き込み領域に順次に書き込む。第１の消去単位の未書込領域がなくなると、検索された第２の消去単位の有効データを予め準備されている消去済等の第３の消去単位に書き込んで変換情報を更新して新第１の消去単位に置き換える。第２の消去単位を一括消去して新第３の消去単位の生成準備と並行して新第２の消去単位を検索する。 （もっと読む）

【課題】複数のエリアを有する半導体システムにおいて不使用エリアにおける消費電力を削減する。
【解決手段】内部電源発生回路７０ｂ〜７０ｄを其々有する複数のコアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７を制御するインターフェースチップＩＦと、を備えた半導体システムであって、前記インターフェースチップＩＦはコアチップＣＣ０〜ＣＣ７の不使用チップ情報ＤＥＦを保持する不使用チップ情報保持回路３３を備える。コアチップＣＣ０〜ＣＣ７は其々対応する不使用チップ情報ＤＥＦを不使用チップ情報保持回路３３から受け、該不使用チップ情報ＤＥＦが不使用状態を示すときには内部電源発生回路７０ｂ〜７０ｄを非活性とし、使用状態を示すときには内部電源発生回路７０ｂ〜７０ｄを活性とする。これにより、不使用チップにおける無駄な電力消費が削減される。 （もっと読む）