【課題】水平及び垂直のエラー訂正符号化（ＥＣＣ）システム及び方法を提供する。
【解決手段】本発明にかかる方法は、システムメモリ（６０４）に記憶された、データワード（ＤＷ）のデータビットのエラーを検出して訂正する方法であって、各ＤＷは、複数のデータビットを含む。本発明にかかる方法は、各ＤＷの水平エラー訂正符号（ＨＥＣＣ）を生成することと、各ＨＥＣＣをシステムメモリに記憶することと、垂直エラー訂正符号（ＶＥＣＣ）を生成することであって、各ＶＥＣＣが、ＤＷのすべてからの特定のビットを使用して生成されることと、ＶＥＣＣをシステムメモリに記憶することと、ＶＥＣＣを使用して垂直スクラブを実行して、ＤＷのエラーを検出することと、ＨＥＣＣを使用して水平スクラブを実行して、ＤＷのエラーを検出して訂正することとを含む。 （もっと読む）

【課題】 メモリのデータ読み出し動作とメモリ制御装置のデータ受信タイミングが合わず、正常にデータの読み出しができなくなることを防止。
【解決手段】 基準クロックを所定時間遅延させた動作クロックの供給でデータの書き込み及び読み出しを行うメモリの制御装置で、基準クロックに同期して試験データをメモリに供給するデータ供給手段と、基準クロックを設定された遅延時間だけ遅延させた読出クロックを出力する可変遅延手段と、読出クロックが供給されると、試験データを読み出すための読出制御信号を出力し、メモリより出力された試験データを受信するデータ読出手段と、読み出された試験データ及び保持された試験データの一致不一致を判定するデータ判定手段と、データ判定手段が不一致と判定すると、他の遅延時間を設定する遅延時間設定手段と、他の遅延設定されると各手段を再起動するテスト制御手段とを有する。 （もっと読む）

【課題】バイトスライスされたデータが格納されるｎ個のメモリに対しサイクル同期してアクセスを行うｎ個のメモリコントローラと、ｍ個のＭＰＵのうちの任意の１個のＭＰＵからのメモリアクセスを受信し該ｎ個のメモリコントローラにメモリアドレスを発行するシステムコントローラとで構成されるメモリシステム（ｍ，ｎは２以上の整数）に関し、システムコントローラの構成を比較的簡単にすると共に負荷を軽減し、且つ、クロスバスイッチとが別体であるメモリシステムへも適用可能なソフトエラー訂正方法を提供する。
【解決手段】メモリからのリードデータに訂正可能なエラーを検出すると、エラーアドレスを対応するメモリコントローラ内に保持し、該システムコントローラに対してエラー通知を行い、該システムコントローラからＭＰＵの介在なしに該メモリコントローラを制御し、該エラーアドレスからデータをリードしてエラーを訂正してからリライトする。 （もっと読む）

ＳＤＲＡＭモジュール（100）のＤＲＡＭ配列（104）に記憶されていないデータは、同期データ転送で、ＳＤＲＡＭモジュールから読み出される。レジスタ読み出しコマンド／動作と呼ばれるデータ転送は、タイミングおよび動作において、ＤＲＡＭ配列に記憶されているデータに対して指示される読み出しコマンド／動作に似ている。レジスタ読み出しコマンドは、ＳＤＲＡＭの制御信号およびバンク アドレス ビットの固有の符号化によって識別される。１つの実施形態において、レジスタ読み出しコマンドは、ＭＲＳまたはＥＭＲＳコマンドと同じ制御信号状態を含み、２’ｂ１０のような固有値に設定されたバンクアドレスをもつ。レジスタ読み出しコマンドは、１つのデータのみを読み出すか、またはアドレスバスを利用して、ＤＲＡＭ配列に記憶されていない複数のデータをアドレス指定し得る。レジスタ読み出し動作は、バースト読み出しであり、バースト長は、種々のやり方で定められ得る。 （もっと読む）

【課題】 チップ面積を増大することなく、また、アクセスタイムを劣化することなく、歩留まりの向上が可能なメモリシステムを提供する。
【解決手段】 １ビットエラー判定回路２１は、１ビットエラー訂正可能な符号を構築するために必要なパリティビットを参照して修正すべき１ビットエラーを判定し、２ビットエラー検出回路２２は、そのパリティビットに追加される１ビットの拡大ビットを参照して２ビットエラーを検出し、切り替え信号に応じて、２ビットエラーの検出を有効または無効にする。 （もっと読む）

【課題】 欠陥のあるメモリセルを有するメモリから読み出されるデータの誤り訂正時間を短縮する誤り訂正回路、及び誤り訂正能力を向上した誤り訂正回路を提供する。
【解決手段】 欠陥メモリセルａから読み出されたデータをそれぞれ異なる値に仮定した上で、メモリ５０から読み出された対象データＤＡに含まれる誤りデータの検出をそれぞれ行う第１の検出回路１１１及び第２の検出回路１１２と、第１の検出回路１１１の検出結果Ｔ１及び第２の検出回路１１２の検出結果Ｔ２に基づき、誤りデータを補正する補正回路１２を備える。 （もっと読む）

【課題】コンピュータシステム内のメモリエラーの原因を正確に決定する装置を提供する。
【解決手段】本発明のシステムは、第１に、第１のプロセッサによってメインメモリにおけるメモリ位置へのアクセスの間、訂正可能なエラーを検出する（４０２）。訂正可能なエラーは、エラー検出および訂正回路によって検出される。次にシステムは、メモリ位置に関連されたキャッシュラインのためのタグビットを読み取る（４０８）。タグビットは、キャッシュラインのための一貫性プロトコル状態を示す状態情報だけでなく、キャッシュラインのアドレス情報をも含む。次いで、テスト結果を生成するために、第１のプロセッサに、メモリ位置に対する読み取りおよび書き込み動作を実行させることによって、メモリ位置をテストする。最後にシステムは、可能な場合、訂正可能なエラーの原因を決定する（４１８、４３０、４３２）ために、テスト結果およびタグビットを使用する。 （もっと読む）

【課題】 ディスクアレイ装置で制御装置に有するメモリデバイスに対する通常アクセスの性能を保ちつつメモリデバイスの診断を行い、メモリデータの信頼性を向上する。
【解決手段】 ディスクドライブと制御装置とを有するディスクアレイ装置で、制御装置は、キャッシュ部１を有し、キャッシュ部１は、メモリデバイス３とメモリ制御部２とを有する。メモリ制御部２は、メモリアクセス状態監視部８でメモリアクセス状態を監視し、メモリデバイス３に対する通常のアクセスが行われていない時間に、診断要求を発行して、メモリデバイス３に対してメモリデータの診断のためのアクセスを実行し、メモリデバイス３から読み出されたデータの内容をＥＣＣを用いてチェックしてデータ故障を検出する。 （もっと読む）

エラー補正を含むメモリ・サブシステム。メモリ・サブシステムは、メモリ・コントローラと、複数のメモリ・モジュールを含むシステム・メモリとを含む。システム・メモリは、メモリ相互接続によってメモリ・コントローラに結合することが可能である。複数のメモリ・モジュールのそれぞれは、回路板と、回路板に取り付けられた複数のメモリ・チップとを含む。メモリ・コントローラは、メモリ・モジュールの少なくとも２つにわたるデータ・セグメントの部分を記憶することが可能である。メモリ・コントローラは、データ・セグメントの部分のパリティをメモリ・モジュールの他の対応する位置にさらに記憶することが可能である。
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【課題】情報データブロックを行方向でも列方向でもページモード等の効率の良い読出し／書込み処理ができるメモリアドレス発生回路を提供する。
【解決手段】Ｍ×Ｎシンボルの情報データブロックに対して、列方向にＰシンボル、行方向にＱシンボルの誤り訂正符号が付加され、（Ｍ＋Ｐ）×（Ｎ＋Ｑ）シンボルの誤り訂正情報ブロックをｍ×ｎシンボルを単位とした小ブロックの配列で構成し、各小ブロック内のｍ×ｎシンボルがロウアドレスのみで指定できるようなアドレス制御が可能なメモリマップとし、これに対応するメモリアドレスを発生する。 （もっと読む）

【課題】 セグメント・レベルで予備化したメモリ・システムを提供する。
【解決手段】 このメモリ・システムはセグメント・レベルで予備化した、カスケード型相互接続システムを含んでいる。このカスケード型相互接続システムは少なくとも２つのメモリ・アセンブリとメモリ・バスを備えている。このメモリ・バスは複数のセグメントを備え、このメモリ・アセンブリは当該メモリ・バスを介して相互接続されている。 （もっと読む）

いくつかの実施例では、システムは、第１チャネルに接続される第１メモリアセンブリと、第２チャネルに接続される第２メモリアセンブリを有する。本システムは、前記第１メモリアセンブリと前記第２メモリアセンブリに第１プライマリデータセクションと第２プライマリデータセクションをそれぞれ書き込み、前記第２メモリアセンブリと前記第１メモリアセンブリに第１冗長データセクションと第２冗長データセクションをそれぞれ書き込むメモリコントローラを備え、前記第１冗長データセクションと前記第２冗長データセクションは、それぞれ前記第１プライマリデータセクションと前記第２プライマリデータセクションに関して冗長であることを特徴とする。他の実施例が説明及び記載される。
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電子デバイスを試験するための試験パターンを生成するパターン発生器であって、試験パターンに対応する試験データを格納するメインメモリと、メインメモリを制御するメモリ制御部と、メインメモリから試験データを受け取り、当該試験データに基づく試験パターンを出力する試験パターン出力部とを備え、メモリ制御部は、メインメモリの入力ピンに入力信号を与えるべき順序を示すメモリシーケンスを書き換え可能に格納するメモリシーケンス格納部と、メモリシーケンス格納部からメモリシーケンスを受け取り、当該メモリシーケンスに従って、メインメモリの入力ピンに入力信号を与え、メインメモリにアクセスするメモリアクセス部とを有する。
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【課題】 制御データのエラーを自己診断し、自己修復するプロセスコントローラ、同コントローラの２重化システム、及び制御データメモリの自己修復方法、制御データメモリの自己修復プログラムを提供することを目的とする。
【解決手段】 制御プログラムによって制御処理を行うプロセスコントローラ１１において、前記ＣＰＵ１１ａが制御周期単位で処理する制御データを記憶する制御用ＲＡＭ１１ｃと、前記制御データを前記制御周期単位で記憶するトラッキング用ＲＡＭ１１ｄと、前記制御データのエラーを診断し、エラーが検出された場合には前記トラッキング用メモリに記憶される前記制御データを用いて修復して前記制御プログラムを継続処理するとともに、修復の試行回数によって故障の程度を判定するＲＡＭ診断プログラム１１ｅ１とを備えたことを特徴とする。 （もっと読む）

メモリシステムに実装されたメモリモジュールやメモリモジュール上に装着されたメモリをよいにテストモードに移行させることができる方法及びそれを実施するためのメモリ制御用レジスタの構造を提供する。メモリ製造会社毎にテストモードで移行するためのＭＲＳコード及び移行方法を異なるようにするので、メモリ制御用レジスタにメモリのテストＭＴＳ回数を入力し、テストＭＲＳコードを設定する。また、テストＭＲＳ回数を決定するレジスタのそれぞれのビットにはテストＭＲＳコードを格納しているレジスタが割り当てられている。
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低プロフィールのフォームファクタハウジングに配置されているデータ操作装置のための配置が与えられる。データ操作装置は、データの記憶を行うために構成されるメモリと、メモリがバックアップされるとき、バックアップスペースを提供するために構成されるバックアップ記憶装置とを含んでいる。 （もっと読む）

メモリ装置及びメモリ方法は、フレームの第１の部分のCRCコードを、フレームの第２の部分の転送が終わる前に送信し、受信する。CRCを用いて、フレームの第１の部分を、フレームの第２の部分が完全に受信される前に確かめ得る。フレームの第１の部分におけるコマンドや他の情報を、フレームの残りの部分を待つことなく用い得る。他の実施例を本明細書及び特許請求の範囲に記載する。
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本発明は、１つまたは複数のメモリチップを、対応するメモリチップインタフェースを介して接続するためのハブチップに関する。このハブチップは、ハブチップをアドレスバスに接続するためのアドレス入力部と、別のアドレスバスに接続するためのアドレス出力部と、アドレス入力部に与えられたアドレスを用いて、接続されたメモリチップのうちの１つをアドレス指定するため、または、与えられたアドレスをアドレス出力部に与えるためのアドレス復号器ユニットとを有する。このハブチップの特徴は、与えられたチェック用データを用いて、１つまたは複数のメモリチップのメモリ領域中のエラーを検出するためのエラー認識ユニットを有する点にある。
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本発明は、１つまたは複数のメモリチップを接続するためのハブモジュールに関する。このハブモジュールは、アドレス指定されるメモリ領域のアドレスを受け取るためにアドレスバスに接続されるアドレス入力部と、別のアドレスバスに接続されるアドレス出力部とを有し、アドレス入力部に与えられたアドレスを用いて、接続されたメモリチップのうちの１つをアドレス指定するため、または、与えられたアドレスをアドレス出力部に与えるためのアドレス復号器ユニットを有する。本発明の特徴は、接続された１つまたは複数のメモリチップのメモリ領域に不良が検出された場合に、アドレス指定されたメモリ領域ではなく冗長メモリ領域をアドレス指定するために、アドレス復号器ユニットは、冗長ユニットを有している点である。
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【課題】分散された命令解読及び一般化された命令プロトコルを有するメモリ内蔵自己診断（ＢＩＳＴ）アーキテクチャ。
【解決手段】分散されたアルゴリズム解読を有する内蔵自己診断（ＢＩＳＴ）アーキテクチャが説明される。本アーキテクチャは、概念の３つの階層：中央集中化されたＢＩＳＴコントローラ、シーケンサの組、及びメモリ・インタフェースの組、を含む。ＢＩＳＴコントローラは、メモリ・モジュールの物理的特性又はタイミング要求条件に関係なく、メモリ・モジュールを試験するためのアルゴリズムを包括的に規定する命令の組を記憶する。シーケンサは、命令プロトコルに従って命令を解読し、メモリ動作の系列を発生する。メモリ・インタフェースは、例えば、命令により説明されたビット・パターンを実現するために、メモリ・モジュールの行列配置に基づいてアドレス信号及びデータ信号を変換することにより、メモリ・モジュールの物理的特性に従ってメモリ・モジュールにメモリ動作を適用する。命令プロトコルは、強力なアルゴリズムが多様な特性を有するメモリ・モジュールに適用されることができる非常に簡潔な方法で説明されることを可能にする。 （もっと読む）