【課題】ネットワークのノード関係とメモリ構造とを一致或いは近い構造にし、ノードの増減やネットワーク構造の変更などを分散共有メモリを用いた通信のデータ転送機能に対して容易に設定することができるデータ転送制御装置を提供する。
【解決手段】ノード１−Ｆにおいて、分散共有メモリ１−Ｃは、演算装置によって書き込みまたは読み出しが行われ、メモリ番地がネットワーク１−Ｉに接続された他のノード内のメモリ番地と仮想的或いは物理的に同一とされている。ノード番地対応手段１−Ｂは、メモリ番地が入力されると、分散共有メモリ１−Ｃの階層状の構成と、複数に区分されたネットワーク１−Ｉの構成との対応付けに基づいて、該メモリ番地を含む分散共有メモリ１−Ｃの領域と対応づけられたノード番地を出力する。 （もっと読む）

【課題】ＣＰＵとＧＰＵが連携してグラフィックス処理を行う場合、ＣＰＵとＧＰＵに搭載されたメモリの利用効率を高める。
【解決手段】ＣＰＵ１００とＧＰＵ２００がＩＯＩＦ１１０で接続されたマルチプロセッサシステムを提供する。ＣＰＵ１００側にはメインメモリ１２０が搭載され、ＧＰＵ２００側にはローカルメモリ２２０が搭載される。ＣＰＵ１００は、アプリケーション３１０がグラフィックスライブラリ３００を用いて生成したグラフィックスコマンドを、メインメモリ１２０内のコマンドバッファ１０にキューイングする。ＧＰＵ２００は、コマンドバッファ１０に蓄積されたグラフィックスコマンドを読み出して実行する。メインメモリ１２０の領域はＩ／Ｏアドレス空間にメモリマッピングされ、ＧＰＵ２００は、ＩＯＩＦ１１０を介して、Ｉ／Ｏアドレス空間にメモリマッピングされたデータを読み出し、グラフィックス演算に利用する。 （もっと読む）

【課題】本発明は、主ＣＰＵに接続されたメモリと副ＣＰＵに接続されたメモリとを有効に利用して、副ＣＰＵのデータ処理を行うデータ処理装置を提供することを目的とする。
【解決手段】本発明に係るデータ処理装置は、データ処理を行う主ＣＰＵ１と、主ＣＰＵ１に接続された外部メモリ３と、主ＣＰＵ１が行うデータ処理の一部を行う副ＣＰＵ２と、副ＣＰＵ２に接続されたメモリ４と、外部メモリ３に保持されているプログラムをメモリ４に転送する転送手段５とを備えている。そして、主ＣＰＵ１は、外部メモリ３に保持しているプログラムを所定のメモリサイズに分割し、順次メモリ４に転送するように転送手段５を制御する。 （もっと読む）

【課題】複数のノード間での通信方法を開示する。
【解決手段】各ノードは、複数のプロセッサおよび相互接続チップセットを含み、第１のノード内のプロセッサからデータ要求を発行し、拡張ポート（またはスケーラビリティポート）を通してこのデータ要求を他のノードに渡す。また、データ要求に応答してメモリのアクセスを開始し、各ノード内の各プロセッサのプロセッサキャッシュをスヌープする。従って、該要求を発行するプロセッサを持つノード内の（あるいは別のノードの）プロセッサキャッシュまたはメモリ内のデータの格納場所を識別する。さらに、ルータシステムにて２つの直接結合されたノード間でデータを要求する方法と、相互接続システム内の３またはそれ以上のノード間でのデータ要求方法と、相互接続システム内のクロスケースの解消方法と、ノードを直接またはプロトコルエンジンを通して結合するための相互接続システムも開示する。 （もっと読む）

マルチポート・メモリ・デバイスを用いるインターポート通信のための方法及びシステムである。メモリ・デバイスは、割り込みレジスタと、割り込み信号インターフェース（例えば専用ピン）と、割り込みマスクと、各ポートと関連する１つ又はそれ以上のメッセージ・バッファとを含む。メモリ・デバイスの第１のポートと結合された第１のコンポーネントが、メモリ・デバイスの第２のポートと結合された第２のコンポーネントと通信したいとき、第１のコンポーネントは、第２のポートと関連するメッセージ・バッファに、メッセージを書き込む。第２のポートの入力レジスタにおける割り込みは、新しいメッセージが使用可能であることを、第２のポートに結合された第２のコンポーネントに通知するように設定される。割り込みを受信すると、第２のコンポーネントは割り込みレジスタを読み取り、割り込みの性質を判断する。第２のコンポーネントは次いで、メッセージ・バッファからメッセージを読み取る。
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マルチプロセッサシステムのプロセッサから、データに対するメモリアクセス要求を受信し、前記メモリアクセス要求の前記データが、通信ネットワークを介して前記マルチプロセッサシステムと結合されたリモート処理システムに記憶されているかどうかを決定し、前記リモート処理システムから前記データを要求し、前記通信ネットワークを介して前記リモート処理システムから前記データを受信し、前記マルチプロセッサシステムの前記プロセッサに前記データを提供する方法および装置である。
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【課題】プログラムコードのサイズに関わらず、ローカルメモリのサイズを削減することができるマルチプロセッサシステムを提供する。
【解決手段】プログラム格納手段３には、所定の処理単位毎に識別情報を有する複数の処理単位からなり、サブプロセッサ２によって実行されるプログラムが格納される。ホストプロセッサ１は、レジスタ６の領域６０ａに割込みフラグが立っているときには、レジスタ６の領域６０ａに格納されている識別情報に対応した所定の処理単位分のプログラムをプログラム格納手段３から読み出してローカルメモリ４に格納し、レジスタ６の領域６０ｂに割込みフラグを立てる。サブプロセッサ２は、レジスタ６の領域６０ｂに割込みフラグが立っているときには、ローカルメモリ４に格納されたプログラムを読み出して処理を実行した後、引き続いて実行する処理単位の識別情報と割込みフラグをレジスタ６の領域６０ａに格納する。 （もっと読む）

【課題】異なるサイズのレジスタ・ラインにおいて動作するＰＰＥとＳＰＥを含む２以上のプロセッサ、および、メインメモリを備えるプロセッサシステムにおいてアトミック処理を実装する。
【解決手段】プリミティブのあるメインメモリは、パリティ・バイトと２以上の部分データに分割される。パリティ・バイトは１ビット以上である。パリティ・バイトは、２以上の部分データのうちのどれが有効でどれが無効かを示す。プリミティブのサイズは、ＰＰＥのアトミック処理サイズの最大値よりも大きく、ＳＰＥのアトミック処理サイズの最大値以下である。ＰＰＥとＳＰＥは予約付き読み出しや条件付き書き込みによって、アトミックの値にアクセスする。 （もっと読む）

【課題】メモリシステム及びそれを含むメモリ処理方法を提供する。
【解決手段】マルチプロセッサシステムは第１プロセッサ、第１プロセッサと通信する第２プロセッサ、第１プロセッサ及び第２プロセッサをそれぞれブーティングするための第１コード及び第２コードが貯蔵され、第１プロセッサと通信する第１メモリ、第１プロセッサに指定された第２メモリ、第２プロセッサに指定された第３メモリ、及び第１プロセッサ及び第２プロセッサが共有する第４メモリを含む。 （もっと読む）

【課題】マルチプロセッサシステムにおいて、スヌープ等を用いずにデータのコヒーレンシを維持するため、データの送信側が、メモリにデータが書き込まれるのに要する時間だけ待って受信側プロセッサコアに書き込み済みメッセージを送信するとシステムの処理能力の低下を招く。
【解決手段】第１のプロセッサコアは、第１のバス接続部に対し、第２のプロセッサコアへの送信データのメモリへの書き込み要求を送信した後に、書き込み済みメッセージの第２のプロセッサコアへの送信要求を送信し、第１のバス接続部は、書き込み要求に応じてメモリインタフェース部に書き込み要求を送信し、その後、送信要求に応じて、メモリインタフェース部に応答要求を送信し、第１のバス接続部は、メモリインタフェース部から所定の応答を受信した場合に、書き込み済みメッセージを第２のプロセッサコアに対して送信するマルチプロセッサシステム。 （もっと読む）

【課題】既存の構成に対して容易にプロセッサを追加して構成し得る情報処理装置、制御方法及び制御プログラムを実現する。
【解決手段】情報処理装置１では、メモリコントローラ４とメモリ１０との間にメモリバスブリッジ６を介してサブプロセッサ８を接続するようにしたことにより、メインプロセッサシステムバス３を介して接続されるメインプロセッサ２とメモリコントローラ４とからなる構成をくずさずに、すなわち既存の汎用的な構成をくずさずに容易にサブプロセッサ８を追加して構成することができる。 （もっと読む）

【課題】計算機システム上でリモートメモリ書き込み機構を用いたデータ送信中に他の計算機から受信できない問題がある。
【解決手段】送信処理にてデータ分割する閾値を自動的に設定し、送信側計算機にて送信データをその閾値で分割して送信することにより、他の計算機からの送信要求を受信する手段を提供する。更に、データ送信中に通信先計算機間との性能から、データ分割する閾値を動的に変更して、実行中に最適なデータ分割の閾値を算出する手段を提供する。 （もっと読む）

【課題】プロセッサ群に含まれる各プロセッサにより協調処理を行うシステムにおいて、プロセッサ群へのデータの転送、またはプロセッサ群からのデータの転送を効率良く行う。
【解決手段】識別子添付部３０は、リングバッファである入力キュー２０からデータがプロセッサ群４０に転送される際に、入力キュー２０における、このデータを格納したブロックを示す識別子をタグとしてデータに添付する。プロセッサ群４０に含まれるいずれかのプロセッサにより処理されたデータが出力キュー６０に転送される際に、ブロック選出部５０は、このデータを格納するブロックとして、データに添付されたタグに対応するブロックを出力キュー６０の各ブロックから選出する。 （もっと読む）

【課題】デュアルポートメモリの種類に依存しないで、デュアルポートメモリに対して任意のタイミングでアクセスする。
【解決手段】各ＧＰＰがクロック信号に同期するタイミングでＤＰＲＡＭ２６にアクセスする場合、割込みコントローラ２４において、ＦＰＧＡ２４０は、クロック発生部３からのクロック信号と同期して、タイマ割込みを各ＧＰＰにあげる。ＰＬＤ２４４は、各ＧＰＰが、各同期エリアのどれにアクセスすべきかという情報を、各ＧＰＰに対して出力する。各ＧＰＰがクロック信号に対し非同期のタイミングでＤＰＲＡＭ２６にアクセスする場合、ＦＰＧＡ２４０は、一方のＧＰＰの非同期エリアへのデータ書き込みに応じて、もう一方のＧＰＰに対して書込み完了通知を発信するために、書込み完了割込みをあげる。ＰＬＤ２４４は、各ＧＰＰ間におけるマスタとスレーブの関係に関する情報を、各デバイスに提供する。 （もっと読む）

【課題】マルチプロセッサを構成するデバイス間の接続を効果的に実現する。
【解決手段】複数のプロセッサと、メモリコントローラと、を有するマルチプロセッサシステムである。前記メモリコントローラと前記複数のプロセッサのそれぞれとの間を、それぞれ個別に接続することにより形成される複数の第１の通信経路と、前記複数のプロセッサおよび前記メモリコントローラを、それぞれ順に接続することにより形成されるループ状の第２の通信経路と、を備えることを特徴とする。 （もっと読む）

【課題】 ＤＭＡ転送との共有メモリを有する、非対称型単一チップ異種マルチプロセッサ・コンピュータ・システムに、アトミック更新のプリミティブを提供すること。
【解決手段】 予約付きゲット・ロック・ライン・コマンド、条件付きプット・ロック・ライン・コマンド、および無条件プット・ロック・ライン・コマンドを有するセットから、少なくとも１つのロック・ライン・コマンドが生成される。 （もっと読む）

【課題】メモリまでの配線を簡単化でき、面積増加と長距離配線による性能低下を防止でき、メモリアクセスの高速化を図ることができる共有メモリ装置を提供する。
【解決手段】処理モジュール２１の入出力ポート２１１と、各メモリインタフェース２２２，２３２と、各メモリバンク２２１−１〜２２１−ｎ，２３１−１〜２３１−ｎとは、複数のメモリマクロ２２１，２３１の配置領域（の上層）にＹ方向（第１方向）およびＸ方向（第２方向）にマトリクス状（格子状）に配線された接続配線により接続されている。接続配線は、指示情報配線（コマンドアドレス配線）とデータ配線（ライト配線とリード配線、あるいは共用配線）が多層配線される。 （もっと読む）

【課題】メモリまでの配線を簡単化でき、面積増加と長距離配線による性能低下を防止でき、システムのスケーラビリティーの拡張性を向上できる共有メモリ装置を提供する。
【解決手段】各メモリシステム１１−１〜１１−ｎは、データを記憶するたとえばＤＲＡＭ等のメモリマクロ１２、並びに、メモリマクロ１２のアクセスを行って所定のデータ処理を行うプロセッサ１３を含み、メモリマクロ１２は、データ転送が可能なメモリインタフェース１５を少なくとも一つ有し、少なくともメモリセルおよびメモリインタフェースを含む領域が２次元的な高さを揃えて並列に配置され、異なるメモリシステムの２次元的な高さを揃えたメモリマクロのメモリインタフェース同士が接続されている。 （もっと読む）

【課題】マルチプロセッサシステムにおいて複数のプロセッサが動作すると、電力消費量が増加する。
【解決手段】マルチプロセッサシステムにおけるタスク共有方法を提供する。第１プロセッサの処理パイプラインに複数の命令を発行する（ステップ６００）。第２プロセッサが実行状態または待ち状態にあるかどうかを判定する（ステップ６０２）。第２プロセッサが待ち状態にあるとき、第２プロセッサのパイプラインの実行ステージに少なくとも１つの命令を転送し（ステップ６１２）、第２プロセッサのパイプラインの少なくとも１つの初期ステージをバイパスする（ステップ６１４）。 （もっと読む）

【課題】従来のマルチプロセッサシステムではロードしようとするプロセッサのメモリにあらかじめプログラムが配置されたメモリが必要である。
【解決手段】ＣＰＵ２処理手段が共有記憶装置への転送終了した後バス制御アクセス許可フラグを設定する転送終了設定手段とバス制御アクセス許可フラグがＯＦＦのあいだ、第
１のＣＰＵがバス制御装置を通じて共有記憶装置にアクセスするのを止め、バス制御アクセス許可フラグがＯＮになったとき、バス制御アクセス許可装置が第１のＣＰＵのバス制御装置を経由し、共有記憶装置にアクセスするのを可能とするバス制御アクセス許可装置を備える。 （もっと読む）