【課題】 並列計算のコンテキストにおいて生ずる問題に対処するように設計された集積回路、物理処理装置及び集積回路を動作する方法を提供する。
【解決手段】 集積回路は、外部メモリと、複数の並列接続ベクトル処理エンジン（ＶＰＥ）と、ＶＰＥ及び外部メモリの間にデータ転送パスを与える外部メモリ装置（ＥＭＵ）とを備える。各ＶＰＥは、複数のデータ処理装置と、データ処理装置及び集積回路の他のコンポーネントの間にメッセージを転送するように適応されたメッセージキューイングシステムとを含む。 （もっと読む）

【課題】高レベル・データ・リンク・コントローラから多数個のディジタル信号プロセッサ・コアに信号を分配するための装置と方法を提供する。
【解決手段】共有された高レベル・データ・リンク・コントローラによりパケットが受け取られる時、データ信号群が処理され、そして一時的な記憶ユニットの中に配置される。受け取られたパケットのアドレス信号群が、チヤンネル・ブロック・ユニットに送られ、そしてそこでそれに向けてパケットが振り向けられるディジタル信号プロセッサ・サブシステムが識別され、そしてそれに対応するＩＮＴＥＲＲＵＰＴ信号が発生される。このＩＮＴＥＲＲＵＰＴ信号がスイッチに送られる。一時的な記憶ユニットからの信号群を受け取るスイッチは、これらの信号群を、識別された信号処理サブシステムに付随するチヤンネルの中のバッファ・メモリに進める。予め定められた状態に応答して、これらの信号群が、識別されたディジタル信号プロセッサ・サブシステムに進められる。 （もっと読む）

【課題】バスの使用権取得の待ち期間を短縮し、データの転送時間を短縮するデータ転送装置および情報処理システムを提供すること。
【解決手段】データ転送処理部１５２は、管理テーブル１４１とＣＰＵボード２−１〜２−３の要求によりキャッシュメモリ１３のヒット判定を行い、キャッシュメモリ１３に要求されたデータが存在しない場合、タイムテーブル１４２の最適パケット長分のパケット毎に共有メモリ１２から読み出して順次送信する際に、前回読み出したパケットを送信すると同時につぎに送信すべきパケットを読み出す並列処理による読出し・送信を行うとともに、パケットの転送時間を計測し、パケット長最適化処理部１５３は、計測されたパケット転送時間およびタイムテーブル１４２に登録された情報に基づいてパケット転送時間とパケット読出し時間との差が小さくなるように最適パケット長を変更する。 （もっと読む）

【課題】並列処理用のマルチプロセッサにおいて、価格性能比を改善し、高まりつつある半導体集積度にスケーラブルな性能向上を達成する。
【解決手段】ＣＰＵと、スタティックスケジューリング時に転送されるデータを格納する第１メモリと、を備える複数のプロセッシングエレメントと、前記各プロセッシングエレメントによって共有される集中共有メモリと、を備えるマルチプロセッサであって、前記各プロセシングエレメントは、前記ＣＰＵ及び前記ネットワークインタフェースに直接接続され、将来実行すべき命令を前記集中共有メモリから先読みするアジャスタブルプリフェッチ命令キャッシュをさらに備え、前記アジャスタブルプリフェッチ命令キャッシュは、将来実行される命令列を事前読み出しできるエリアとして複数のウェイを使用し、通常のキャッシュエリアとして複数のウェイを使用することを特徴とするマルチプロセッサ。 （もっと読む）

ＳＩＭＤ／ＭＩＭＤデュアルモードのアーキテクチャプロセッサは、共通制御される第１のプロセッシングエレメント（ＰＥ）群と、自律制御される第２のプロセッシングエレメント群と、前記第１、第２のＰＥ群を順次接続するパイプラインネットワークと、を備える。アクセスコントローラは、前記第１、第２のＰＥ群の各ＰＥにそれぞれ接続されたアクセス制御線を有し、前記各ＰＥと前記パイプラインネットワークとの間のデータアクセスタイミングを制御する。各ＰＥは、ＳＩＭＤ／ＭＩＭＤデュアルモードのアーキテクチャプロセッサのように自律制御または共通制御することが可能である。配線エリア要件を緩和する。
（もっと読む）

【課題】並列処理用のマルチプロセッサにおいて、価格性能比を改善し、高まりつつある半導体集積度にスケーラブルな性能向上を達成する。
【解決手段】ＣＰＵ２０と、該ＣＰＵに接続しているネットワークインタフェース３２と、該ＣＰＵと該ネットワークインタフェースに直接接続しているアジャスタブルプリフェッチ命令キャッシュ２４と、該ＣＰＵに直接接続しているデータ転送コントローラ３０とを含んでなる複数のプロセッシングエレメント１６と、各プロセッシングエレメントに接続し各プロセッシングエレメントによって共有される集中共有メモリ２８とを含んでなるシングルチップマルチプロセッサ。 （もっと読む）

【課題】ＣＰＵあるいは専用処理装置による処理とパイプラインステージ間のデータ受け渡し処理の同期を効率的に取ることのできる画像処理技術を提供する。
【解決手段】主メモリ３に書き込まれた第１の画像を読み出して第１の処理を施して第２の画像として前記主メモリに書き込む第１の画像処理装置２０と、前記主メモリに書き込まれた第２の画像を読み出して第２の処理を施して第３の画像として前記主メモリに書き込む第２の画像処理装置４０と、前記主メモリに書き込まれる画像のアドレスを監視し、予め設定した第１の値になったとき前記第１の処理を開始し、予め設定した第２の値になったとき前記第２の処理を開始するアドレス監視装置１０を備えた。 （もっと読む）

【課題】複数のルート複合体全域のエンドポイントを共用するために共用メモリを初期設定するためのシステムおよび方法を提供する。
【解決手段】マルチルートＰＣＩｅ構成マネージャ（ＭＲ−ＰＣＩＭ）は、ＰＣＩｅスイッチ・ファブリックの相互接続スイッチによりアクセス可能なすべてのリンクをトラバースすることによってＰＣＩｅスイッチ・ファブリックを発見し、ルート複合体とエンドポイントとの間の共用メモリを初期設定する。リンクをトラバースするにつれて、ＭＲ−ＰＣＩＭは、ルート複合体およびエンドポイントのそれぞれについて入手した情報を比較して、どのエンドポイントおよびルート複合体が同じブレード上に存在するかを判断し、ＰＣＩｅスイッチ・ファブリック上で使用可能なエンドポイントを各ルート複合体に結合する仮想ＰＣＩｅツリー・データ構造を生成する。 （もっと読む）

【課題】外部ＣＰＵが内部ＣＰＵと共通の記憶装置にアクセスする場合であっても、内部ＣＰＵが該記憶装置へのアクセス以外の処理を行う場合には、該内部ＣＰＵを動作可能とすること。
【解決手段】ウエイト信号の入力に応じてその処理を停止する機能管理ＣＰＵ１７と、制御レジスタ１３と、を備え、ホストＣＰＵ２０からの制御レジスタ１３へのアクセスを受け入れるＬＳＩ１０であって、ホストＣＰＵ２０による制御レジスタ１３へのアクセスを検出するレジスタアクセス信号取得部１５と、機能管理ＣＰＵ１７による制御レジスタ１３へのアクセスを検出するレジスタアクセス信号取得部１６と、各レジスタアクセス信号取得部の検出結果に応じて、機能管理ＣＰＵ１７にウエイト信号を入力するウエイト信号生成部１８と、を含むことを特徴とする。 （もっと読む）

【課題】並列動作環境の状況とユーザ指定の双方に基づいて、少ないローカルメモリの最適利用を図ることが可能な情報処理装置およびその方法、並びにプログラムを提供する。
【解決手段】あらかじめ設定された実行制御ファイルと、対象となる並列実行環境の情報を取得した、資源情報とに基づき、実行制御ファイルに記載された優先度に基づき、資源情報と、実行制御ファイルに記載された希望条件から実行設定記述ファイルを生成し、実行を制御するデーモンは実行設定記述ファイルに基づき、各ノードには、各ノードに必要なプログラムの共通部分と、各ノードのみに必要なコード部分を各ノード別にロードし、並列プログラムを実行する機能部１２を有する。 （もっと読む）

【課題】コンピュータシステムの複数のプロセッサを結合するスイッチングシステムのデータストレージを提供する。
【解決手段】コンピューティングシステム１００には、複数の処理ユニット１１０ａ、１１０ｂ、１１０ｃが含まれる。各処理ユニット１１０には、スイッチングシステム１２０が結合されている。スイッチングシステム１２０はメモリ１３０を含む。処理ユニット１１０のそれぞれは、スイッチングシステム１２０を通じて処理ユニット１１０の別のものからのデータにアクセスするように構成されている。データが、処理ユニット１１０間でスイッチングシステム１２０を通過する時に、スイッチングシステム１２０は、メモリ１３０にデータのコピーを記憶するように構成されている。さらに、処理ユニット１１０のそれぞれは、スイッチングシステム１２０のメモリ１３０におけるデータのコピーにアクセスするようにさらに構成されている。 （もっと読む）

【課題】演算とデータ転送とを同時に行なうことが可能なプロセッサを提供すること。
【解決手段】メモリコントローラ１７は、ＰＥコントローラ１９から出力されるＰＥ１１が使用しない空きバンク情報と、バスコントローラ１８から出力されるデータ転送に使用される使用バンク情報とが一致する場合に、全ての通信が可能となるようにＬＭ−バンク０〜３（１２〜１５）およびスイッチングネットワーク１６を制御する。したがって、ＰＥ１１によるデータ読み出しおよびデータ書き込みと、外部との間のデータ転送とが並行して行なわれ、ＰＥ１１の処理時間を短縮することが可能となる。 （もっと読む）

【課題】プロセッサコア間でのデータ転送のオーバーヘッドを低減し、プロセッサ全体の処理能力を向上させる。
【解決手段】演算処理または信号処理を行うＣＰＵ２０と、データを記憶する内蔵メモリ３０と、内蔵メモリ３０と共有メモリ６０の間でデータの転送を実行するデータ転送機構４０と、を備えて、データ転送機構４０は、ＣＰＵ２０が内蔵メモリ３０に書き込んだデータ転送指令を複数のコマンドからなるコマンド列を実行するコマンドチェイン部と、コマンドが所定の監視コマンドのときには、内蔵メモリ３０または共有メモリ６０に予め設定されたデータを読み込んで、予め設定された比較値と前記データの値が一致するまで当該データの監視を繰り返す監視部と、を備え、コマンドチェイン部は、監視部による監視が完了した後に、コマンド列から次のコマンドを実行させる。 （もっと読む）

【課題】大容量のデータを高速で演算しなければならない信号処理時であっても、外部メモリヘのアクセス量を軽減させ且つ処理データのデータ転送を効率的に行うことで高速演算を可能とするマルチプロセッサ信号処理装置を提供すること。
【解決手段】並設された第1プロセッサ２と、第２プロセッサ４と、第３プロセッサ６と、外部バス１２に接続され且つ前記第１プロセッサ２と第２プロセッサ４とが共有するメモリである第１ローカル共有メモリ８と、外部バス１２に接続され且つ前記第２プロセッサ４と第３プロセッサ６とが共有するメモリである第２ローカル共有メモリ１０と、を具備し、前記第１ローカル共有メモリ８は、第１バンク８Ａと第２バンク８Ｂと第３バンク８Ｃとを有し、前記第２ローカル共有メモリ１０は、第１バンク１０Ａと第２バンク１０Ｂと第３バンク１０Ｃとを有することを特徴とするマルチプロセッサ信号処理装置。 （もっと読む）

ｎ個のコンピュータ（Ｍ１、Ｍ２・・・Ｍｎ）の各々が、単一のコンピュータ上でのみ実行されるように記述された単一のアプリケーション・プログラムの異なる部分を実行する。全てのコンピュータをアドレス指定されたメモリ位置になされたあらゆる変更に更新することによって、各コンピュータのローカル・メモリがほぼ同じに保持される。全てのコンピュータを相互接続する通信ネットワークの伝送遅延及び待ち時間のために、同じメモリ位置が、２つ又はそれ以上のマシンによりほぼ同時に更新されたとき、競合が生じ得る。競合の検出及び解決が開示される。各メモリ位置が更新された累積数を示すカウント値（９９）が使用される。現在格納されるカウント値と入ってくる更新カウント値が同じである場合、競合が示される。エコーを抑制する方法及びエコーを除去する方法が開示される。特に、同じメモリ位置（Ｄ）への連続的な一連の伝送の場合、カウント値を２だけインクリメントすることが開示される。 （もっと読む）

【課題】複数の処理装置をメモリを介して効率よくスケーラブルに接続拡張することが可能でしかも簡単な冗長構成を実現可能な共有メモリ装置を提供する。
【解決手段】複数の処理装置１２−０〜１２−１６と、処理装置によりアクセス可能な複数のメモリモジュール１４−０〜１４−６３と、複数の処理装置のうち、特定の処理装置のみが特定のメモリモジュールに接続可能な接続部１３と、を有し、複数の処理装置は、接続部を介して一または複数のメモリモジュールにより形成されるメモリシステムＭ０〜Ｍ１５をアクセス可能で、異なる処理装置によりアクセス可能なメモリシステムは、異なる処理装置でアクセスされるメモリモジュールを一部共有し、複数の処理装置に対して冗長化可能な冗長機能を有する。処理装置１２−１６が冗長用処理装置である。 （もっと読む）

【課題】情報処理装置に搭載された複数のＦＷＨの一部に障害が生じていても、情報処理装置を正常に運用することができるシステム制御装置、情報処理装置および入出力要求制御方法を提供すること。
【解決手段】システム制御装置３００₁は、同一の情報処理装置内に搭載された各ＦＷＨにアクセスするための領域がマッピングされたアドレスマップを記憶するアドレスマップ記憶部３１０と、ＣＰＵから入出力要求を受けた場合に、入出力要求に含まれるアドレスをアドレスマップ記憶部３１０に記憶されたアドレスマップと比較し、アドレスが、当該のシステム制御装置とローカルに接続されていないＦＷＨに対応する領域に含まれるならば、入出力要求を同一の情報処理装置内に搭載された他のシステム制御装置へ転送する入出力対象判定部３３０とを備える。 （もっと読む）

【課題】本発明は、ＳＭＰ構成のマルチプロセッサシステムにおいて、ローカルノードにおけるメモリリードのレイテンシの短縮を実現する新たな技術の提供を目的とする。
【解決手段】グローバルアドレスクロスバーに投入するリード命令が自システムボード上のメモリへのリード命令であるのか否かを判断する手段と、自システムボード上のメモリへのリード命令であることを判断する場合に、グローバルアドレスクロスバーから通知されるアドレスに基づくグローバルアクセスの前にリード命令を投機実行する手段と、メモリからリードしたデータをメモリ側に設けられるデータキューにキューイングせずにＣＰＵ側に設けられるデータキューにキューイングすることを設定する手段と、グローバルアドレスクロスバーからの通知に基づいて、ＣＰＵ側に設けられるデータキューに対して、データの破棄又はＣＰＵへのデータの送信を指示する手段とを備えるように構成する。 （もっと読む）

【課題】スイッチを用いたクラスタシステムは高性能であるが、高価である。
【解決手段】４枚のプロセッサ基板５０〜５３を密結合したノード１００を構成する。プロセッサ基板５０には、マルチコアプロセッサ（ＭＣＰ）２０、２１と、ＭＣＰ２０、２１の入出力バスをＰＣＩエクスプレスに接続するためのブリッジ３０、３１が搭載される。各ブリッジ３０、３１の２つの下流ポートには、ルートコンプレックス用コネクタＲＣ０、ＲＣ１と、エンドポイント用コネクタＥＰ０、ＥＰ１とが設けられる。一のプロセッサ基板のブリッジのルートコンプレックス用コネクタは、別のプロセッサ基板のブリッジのエンドポイント用コネクタにフレキシブル基板により配線接続される。各プロセッサ基板の合計４個のコネクタの内、３個のコネクタを用いて４枚のプロセッサ基板５０〜５３がフルメッシュ型で相互結合される。 （もっと読む）

【課題】両ＣＰＵ側のソフトウェアの処理を削減し、かつ、データの同時性を保証し、データ転送の高速性を確保する。
【解決手段】ＣＰＵ１，２は、デュアルポートメモリ５内に設定する２つのデータ転送エリアＡ，Ｂに対するデータ書き込みおよび読み出しを交互に切り替える。書き込みエリア選択信号生成回路６Ａ，６ＢはＣＰＵの書き込み中フラグと、読み出し中フラグから、データ書き込み中の書き込みエリア選択信号を生成する。ＣＰＵは、書き込みエリア選択信号から相手側ＣＰＵがデータ書き込み中でないエリアを判別し、データ読み出しを行う。
書き込みエリア選択信号、書き込み中フラグおよび読み出し中フラグを基に、両ＣＰＵによるデータ書き込みおよびデータ読み出しを行うエリアのアドレスを制御するマルチプレクサ回路を設けることも含む。 （もっと読む）