【課題】プロセッサコアとプロセッサエレメント間におけるデータ授受のためのオーバーヘッドを短縮するとともに、演算能力の向上させる。
【解決手段】プロセッサエレメント１３は、各プロセッサコア２−Ａ，２−Ｂ，２−Ｃからキャッシュ禁止に設定され、プロセッサコアおよび入出力インタフェース回路１１から直接アクセス可能に設定され、入出力インタフェース回路１１からメインメモリ１７を介さずに直接転送された入力データおよびプロセッサエレメントの演算結果である出力データを格納するローカルメモリ１４と、ローカルメモリ１４とメインメモリ１７との間でＤＭＡ転送するＤＭＡＣ１５とを備え、プロセッサエレメントは出力データをメインメモリ１７へＤＭＡ転送後に転送完了の割り込みをプロセッサコアに通知し、プロセッサコアはこの通知に基づき次の処理を実行する。 （もっと読む）

【課題】圧縮bootableの構造をプロセッサに最適化することで、素早く解凍することを実現し、起動時間を短縮できるようにする。
【解決手段】ストリングディスクリプタ（String Descriptor）を用いてパスワード認証を行うことを特徴とするＵＳＢホスト／デバイスシステム装置を提供することで、夫々のＵＳＢデバイスに固有のＵＳＢクラスを駆動するドライバをＵＳＢホストにインストールすることなく、只ひとつのドライバにて複数のＵＳＢデバイスのセキュリティに対応するＵＳＢホスト／デバイスシステム装置を提供する。 （もっと読む）

装置とシステムには第１のノードグループを含めることができ、第１のノードグループには、メモリーに連結された第１のネットワークノードが含まれ、第１のネットワークノードには、第１のポート、第２のポート、プロセッサポート、およびホップポートが含まれる。ネットワークノードグループには、メモリーに連結された第２のネットワークノードを含めることができ、第２のネットワークノードには第１のポート、第２のポート、プロセッサポート、およびホップポートが含まれる。第２のネットワークノードのホップポートは第１のネットワークノードのホップポートに連結され、第１のネットワークノードと第２のネットワークノードとの間で通信するように構成される。ネットワークノードグループには、第１のネットワークノードのプロセッサポートに連結され、第２のネットワークノードのプロセッサポートに連結されたプロセッサを含めることができる。このプロセッサは、第１のネットワークノードを経由して第１のメモリーにアクセスし、第２のネットワークノードを経由して第２のメモリーにアクセスするように構成される。その他の装置、システム、方法についても、本明細書にて開示される。
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【課題】マルチプロセッサ環境で、個々のプロセッサに処理をアサインするためのクラスタ生成の際に、繰り返し実行される処理の高速化を図る。
【解決手段】フルビークル・シミュレーション・システムなどの場合、強連結成分によってクラスタを形成すると、１つのクラスタ中にブロックが、所定の個数以上あるとか、１つのクラスタの期待される処理時間が、所定の閾値を超えるなどの肥大クラスタであると同定されたクラスタに対しては、展開(unrolling)処理が適用され、肥大クラスタの処理を複数個コピーして、それを個別のプロセッサに割当てる。これにより、複数のプロセッサ上でパイプライン的に処理が進み、処理を高速化できるが、繰り返し実行される肥大クラスタのある一回の処理結果が、それ以前の処理結果に依存することがある場合には、実行に必要な入力などの値は、ある予測に基づき生成し、肥大クラスタを投機的に実行する。 （もっと読む）

【課題】高速処理が可能で、製造コストが安価な再構成可能マルチプロセッサを提供する。
【解決手段】複数のプログラム可能なハードウェアのメモリアルゴリズムプロセッサ１１２（「ＭＡＰ」）をメモリサブシステム１２０に組込む。各ＭＡＰは、ユーザ定義可能なアルゴリズムを実行するためにすべてのシステムプロセッサによってグローバルにアクセス可能である。ＭＡＰはプリロードされたアルゴリズムの１つを選択できるようにし、システム再構成時間を減少させる。ＭＡＰは、ダイレクトメモリアクセス（「ＤＭＡ」）モードで機能することができ、ある装置が結果を直接に別の装置に送って、ユーザ定義のアルゴリズムの実行をパイプライン化または並列化することが可能である。 （もっと読む）

【課題】画像処理ユニットから送られてくるデータ等の情報の取りこぼしを防止することができる画像処理装置を提供すること。
【解決手段】本発明の画像処理装置は、所定の画像データの処理を行うための少なくとも１つの画像処理ユニット１と、画像処理ユニット１から出力されるデータを一時的に記憶するデータ一時記憶装置２と、画像処理ユニット１から出力されるデータをデータ一時記憶装置２を介して受けるホスト処理装置３と、を具備する。画像処理ユニット１は、配線基板の上にマイクロプロセッサ、ロジックアレイ、メモリ装置及びこれらを接続する接続手段と外部信号入出力のための少なくとも１つの外部接続端子とを有し、前記マイクロプロセッサ及び前記ロジックアレイに組み込まれるソフトウェアによりデータの処理内容が決定される少なくとも１つのセル基板１１を具備する。 （もっと読む）

【課題】
共有記憶領域を介したデータ授受による差異を吸収することで、複数演算装置を用いた制御システムの開発効率を向上することができる制御ソフトウェアを提供する。
【解決手段】
ネットワーク通信を行うソフトウェア部品と同じインターフェースを有し、前記複数演算装置が共有する記憶領域のデータの読み書きを行う処理ソフトウェアを部品化することで、共有記憶領域によるデータの授受を通信物理層のひとつとして扱い、制御システムを構築する。 （もっと読む）

【課題】高速読み取りが可能であって、かつ、局所メモリ間のデータの不整合を防止すること。
【解決手段】第１のプロセッシングエレメントと、その局所メモリである第1のメモリと、第１のプロセッシングエレメントとバスを介して接続された第２のプロセッシングエレメントと、その局所メモリである第２のメモリと、第1及び第２のメモリを含む共有メモリの論理アドレス空間において、１つの論理アドレスに対し、第1及び第２のメモリの物理アドレスが対応付けられた仮想的な共有メモリ領域と、第１のプロセッシングエレメントから前記仮想的な共有メモリ領域に対して書き込みアクセス要求があった場合、第２のプロセッシングエレメントからの前記仮想的な共有メモリ領域に対する書き込みアクセス要求の状況に応じて、第１のプロセッシングエレメントのアクセスを保留にするアービタと、を備える分散共有メモリ型マルチプロセッサ。 （もっと読む）

【課題】命令セットの異なる２つのコンフィギュラブルプロセッサをスリムなシステム構成でブートできる。
【解決手段】マルチプロセッサシステム１０は、基本命令セットと該基本命令セットとは異なる自己に固有の第１追加命令セットとを有する第１サブプロセッサ２１と、基本命令セットと該基本命令セットとは異なる自己に固有の第２追加命令セットとを有する第２サブプロセッサ２２と、第１及び第２サブプロセッサ２１，２２に接続され第１及び第２追加命令セットを使用せず基本命令セットを使用して作成されたマシンコードのブートプログラムを格納するブートＲＯＭ３４とを備えている。そして、第１及び第２サブプロセッサ２１，２２は、ブートを実行するときに、ブートＲＯＭ３４に記憶されたマシンコードのブートプログラムにしたがってブートを実行する。 （もっと読む）

【課題】アプリケーションのメモリ帯域幅を増大させる技術を提供する。
【解決手段】少なくとも２つのメモリに接続される少なくとも２つのプロセッサを有する装置であって、前記少なくとも２つのプロセッサの第１プロセッサは、前記少なくとも２つのメモリの第１メモリに格納されているデータの第１部分と、前記少なくとも２つのメモリの第２メモリに格納されているデータの第２部分とをクロック信号期間の第１部分内で読み、前記少なくとも２つのプロセッサの第２プロセッサは、前記少なくとも２つのメモリの第１メモリに格納されているデータの第３部分と、前記少なくとも２つのメモリの第２メモリに格納されているデータの第４部分とを前記クロック信号期間の第１部分内で読む。 （もっと読む）

一態様において本発明はシステムであり、（ａ）単一のチップ上の複数の並列プロセッサと、（ｂ）チップ上に配置されていて、かつプロセッサの各々によってアクセス可能なコンピュータメモリとを備えていて、プロセッサの各々は、de minimis命令セットを処理するように動作可能であり、プロセッサの各々は、プロセッサの中の少なくとも３つの特定のレジスタの各々専用のローカルキャッシュを有している。別の態様において本発明はシステムであり、（ａ）単一のチップ上の複数の並列プロセッサと、（ｂ）チップ上に配置されていて、かつプロセッサの各々によってアクセス可能なコンピュータメモリとを備えていて、プロセッサの各々は、スレッドレベルの並列処理のために最適化された命令セットを処理するように動作可能であり、各プロセッサは、チップ上のコンピュータメモリの内部データバスにアクセスし、内部データバスはメモリの１行の幅である。
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【課題】ＮＵＭＡ構成を持つ情報処理装置におけるメモリアクセスコストの削減を実現する。
【解決手段】共有メモリ型マルチプロセッサシステムのアーキテクチャであるＮＵＭＡ構成を持つ情報処理装置において、デバイスが接続されたノード内のシステムバス上のメモリを、デバイスのアクセスメモリとし、さらに、デバイスの接続されたシステムバス上のプロセッサを、デバイスドライバの設定プロセッサとする。本構成により、デバイス、プロセッサ、デバイスとプロセッサのアクセスメモリが同一のシステムバスに設定され、デバイス利用処理におけるメモリアクセスを１つのシステムバスを介して実行可能となり、メモリアクセスコストの削減が実現する。 （もっと読む）

【課題】コンピュータシステムを構成するＣＰＵや記憶装置などを異なる物理パーティションに割り当て、限られたリソースを効率良く利用する。
【解決手段】ネットワークを介して相互に接続されるＣＰＵと記憶装置が複数の物理パーティションに割り当てられ得るシステムにおいて、ＣＰＵとネットワークの間に、物理パーティションの分割を制御するパーティション制御装置を配置する。パーティション制御装置は、ＣＰＵ又は記憶装置が何れの物理パーティションに属するかを管理するパーティション番号マッピングテーブルと、ＣＰＵからのメモリアクセス要求に含まれるシステムアドレスをデコードして、要求中のシステムアドレスがアドレッシングされている記憶装置を特定するアドレスデコーダと、要求元を示す情報にパーティション制御装置を識別するＩＤを関係付け、システムアドレスを記憶装置内のアドレスに変換するメモリアクセス要求変換部とを有する。 （もっと読む）

【課題】種類の異なる複数の通信回線に属する制御機器を組み合わせて、統一的な生産設備の制御システムを構築する。
【解決手段】種類の異なる通信回線Ｌ１（例：ＦＬ−ｎｅｔ）および通信回線Ｌ２（例：Ｃｕｎｅｔ）が接続される通信回線Ｌ１入力コネクタ１０１および通信回線Ｌ２入力コネクタ１０２と、通信回線Ｌ１（通信回線Ｌ２）に接続される制御機器（ＰＬＣ）によって共有されるメモリ領域１０４ａ（メモリ領域１０５ａ）を備えた通信回線Ｌ１メモリ回路１０４（通信回線Ｌ２メモリ回路１０５）と、メモリ領域１０４ａとメモリ領域１０５ａの相互間の記憶内容を同期させるように複写するメモリデータ変換ＣＰＵ１０９を備え、通信回線Ｌ１および通信回線Ｌ２の各々に接続されたＰＬＣが互いに他の制御、監視等を可能にした信号中継装置１００である。 （もっと読む）

【課題】並列処理用のマルチプロセッサにおいて、価格性能比を改善し、高まりつつある半導体集積度にスケーラブルな性能向上を達成する。
【解決手段】ＣＰＵと、分散共有メモリと、ローカルデータメモリと、を備える複数のプロセッシングエレメントと、前記各プロセッシングエレメントに接続される集中共有メモリと、を備えるマルチプロセッサであって、前記各プロセッシングエレメントに割り当てられたタスク間で共通に使用されるデータが、前記各タスクで必要とされるとき以前に、データの消費先の前記プロセッシングエレメントの前記分散共有メモリへ転送され、前記集中共有メモリは、粗粒度並列処理において条件分岐に対応するために使用されるダイナミックスケジューリングにおいて、プログラムの実行時までどのＣＰＵにより使用されるかが決まっていないデータを格納する。 （もっと読む）

【課題】本発明は、例えば車両のパワートレーン制御のようなシーケンシャルな演算処理が必要な処理に対しても、処理を分割して高速化できるマルチコアプロセッサ及びこれを用いたエンジン制御装置を提供することを目的とする。
【解決手段】２つのコア６１、６２を有するマルチコアプロセッサ１００であって、
前記コアの前半の演算内容が、取得したデジタルデータのみから演算できる演算内容であり、後半の演算内容が、過去の演算結果も使用する演算内容に分割されていることを特徴とする。 （もっと読む）

【課題】制御装置内に設けられた複数のマイコン間の通信において、データの授受時間の制限を軽減することが出来る制御装置を提供する。
【解決手段】信号出力部１７から出力される切替信号の出力値が第１の値の場合は、マイコン１１とＥＥＰＲＯＭ３１との間でデータの授受を行い、信号出力部１７から出力される切替信号の出力値が第２の値の場合は、マイコン２１とＥＥＰＲＯＭ３１との間でデータの授受を行う。マイコン１１とマイコン２１との間におけるデータの授受に際して、クロックの出入力作業は、ＥＥＰＲＯＭ３１との間においてデータを授受する一方のマイコンのみが行えば良く、また、これにより、ＡＣＫ，ＮＡＣＫの確認作業が不要となるため、制御装置１００内に設けられたマイコン１１とマイコン１２との間の通信において、データの授受時間の制限を軽減することが出来る。 （もっと読む）

ポータブル通信デバイスのための処理装置が提示される。装置は、中央処理装置、第１および第２のデジタル信号処理ユニット、中央処理装置と第１のデジタル信号処理ユニット間で共有されるデータを格納するように適合された第１のデュアル・ポート・メモリ・ユニット、および中央処理装置と第２のデジタル信号処理ユニット間で共有されるデータを格納するように適合された第２のデュアル・ポート・メモリ・ユニットを備える。第１のデュアル・ポート・メモリ・ユニットは、中央処理装置を使用することなく、第１と第２のデジタル信号処理ユニット間で共有されるデータを格納するように適合される。
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【課題】機械可読媒体において具体化されるデザイン構造を提供する。
【解決手段】このデザイン構造の実施態様はネットワーク・オン・チップ（‘ＮＯＣ’）を含み、該ＮＯＣは、統合プロセッサ（‘ＩＰ’）ブロックと、ルータと、メモリ通信コントローラと、ネットワーク・インターフェース・コントローラとを含み、各ＩＰブロックはメモリ通信コントローラとネットワーク・インターフェース・コントローラとを通してルータに適合させられ、各メモリ通信コントローラはＩＰブロックとメモリとの間の通信を制御し、各ネットワーク・インターフェース・コントローラはルータを通してＩＰブロック間通信を制御し、該ネットワークはパーティションに組織され、各パーティションは少なくとも１つのＩＰブロックを含み、各パーティションに１つの独自の物理メモリ・アドレス空間への排他的アクセスが割り当てられ、１つ以上のアプリケーションが該パーティションのうちの１つ以上のパーティション上で実行する。 （もっと読む）

【課題】コマンドチェインにおけるデータ転送エラー処理にかかわるオーバーヘッドを低減する。
【解決手段】所定の演算処理を実行可能なＣＰＵ（２０）と、上記ＣＰＵによってアクセス可能なメモリ（３０）と、上記メモリとの間のデータ転送を、上記ＣＰＵに代わって制御可能なデータ転送機構（４０）とを含んでプロセッサを構成する。上記データ転送機構は、予め設定されたコマンドチェインの実行により連続してデータ転送を行うコマンドチェイン部と、上記コマンドチェイン部によるデータ転送において転送エラーを生じた場合にリトライ処理を実行するリトライ制御部とを設ける。そして、上記コマンドチェインの実行終了後に、上記転送エラーに係るコマンドを上記ＣＰＵに報告するようにすることで、エラー処理のための割り込み回数を低減して、システム性能の向上を達成する。 （もっと読む）