【課題】モンテカルロ解析の結果に対して要求される精度を保証しつつ、モンテカルロ解析に要する時間を可及的に短縮する。
【解決手段】目標歩留まり、評価項目の仕様および信頼水準を設定し、モンテカルロ解析の実行を指示する。モンテカルロ解析のシミュレーションの実行により得られた評価項目の値、及び評価項目の仕様および信頼水準を用いて、前記評価項目の値が前記信頼水準でとり得る範囲である歩留まりの信頼区間を算出する。前記目標歩留まりが前記歩留まりの信頼区間内にあるか否かを判定する第１の判定処理を行う。前記目標歩留まりが前記歩留まりの信頼区間内にある場合、モンテカルロ解析の実行を指示する。一方、前記目標歩留まりが前記歩留まりの信頼区間内にない場合、前記歩留まりの信頼区間の下限が前記目標歩留まり以上のとき前記目標歩留まりを達成すると判定し、前記歩留まりの信頼区間の上限が前記目標歩留まり未満のとき前記目標歩留まりを達成しないと判定する第２の判定処理を行う。 （もっと読む）

【課題】より効率的に流用設計を支援すること。
【解決手段】支援装置１０は、部品の配置情報１３ａ、および、部品を解析した結果を示す解析情報を記憶する記憶部１３から、部品の配置情報１３ａを読み出して、画像情報を生成する。支援装置１０は、部品に対応する解析情報を、記憶部１３から読み出す。支援装置１０は、解析情報、改版情報１３ｃ、筐体サイズ情報１３ｄに応じて、画像情報に含まれる前記部品の表示属性を変更する。 （もっと読む）

【課題】より実動作に近いタイミング判定を行う。
【解決手段】遅延計算・タイミング検証方法は、被検証回路を示すネットリストを保持するステップと、被検証回路に含まれる順序回路間のパスを抽出するステップと、順序回路の出力がメタステーブル状態になることを許容して設定されるセットアップ時間およびホールド時間を示す緩和制約時間に対する入力信号のタイミング余裕度を算出するステップと、タイミング余裕度に基づいて、順序回路の出力信号の値が確定する出力遅延時間を算出するステップと、順序回路間のパスにおける遅延時間を示す伝搬遅延時間を算出するステップと、出力遅延時間と伝搬遅延時間と緩和制約時間とに基づいてタイミング検証するステップとを具備する。 （もっと読む）

【課題】半導体集積回路における回路境界についてのタイミング検証処理を、少ないメモリ容量で可能にする。
【解決手段】本タイミング検証支援装置は、半導体集積回路全体についての回路データである第１の回路データを格納する記憶装置と、記憶装置に格納されている第１の回路データにおいて、回路素子と当該回路素子以外の部分との境界におけるタイミング検証を行う際にトレースすべきパスに含まれる回路素子とを特定する探索部と、探索部によって特定された回路素子についての回路データを含む、上記タイミング検証用の第２の回路データを生成し、記憶装置に格納する生成部とを有する。 （もっと読む）

【課題】複数の要素形状から構成された素子において、各要素形状を効率的に評価するための素子解析システム、素子解析方法及び素子解析プログラムを提供する。
【解決手段】素子解析装置２０の制御部２１は、出力特性の実測値を登録し、実測値を実現する要素形状のモデルパラメータの生成処理を実行する。次に、制御部２１は、モデルパラメータの統計処理を実行し、ばらつきが大きいモデルパラメータを特定する。次に、制御部２１は、ばらつきが大きいモデルパラメータの原因を特定する。ここでは、モデルパラメータに対応した形状要素を特定する。そして、制御部２１は、評価出力処理を実行する。更に、新たな構造情報を取得した場合、制御部２１は、構造に対応したモデルパラメータを算出し、統計値を利用して設計処理を実行する。 （もっと読む）

【課題】論理回路の面積縮小化を実現しつつ、設計ＴＡＴの短縮を可能とする技術を提供する。
【解決手段】複合論理マクロセルを、基本マクロセルに置き換えて面積の総和を抽出し、その面積の総和と複合論理マクロセルの面積とを比較して面積縮小化に有効となる複合論理マクロセルを選択する。その選択された複合論理マクロセルにフラグを設定する。フラグを設定したマクロセルと同等の論理を論理情報から検索する論理構造検索処理を行い、置換対象となる基本マクロセルにフラグを設定する。置換対象のフラグを設定した基本マクロセルを、フラグ設定した複合論理マクロセルに置き換える等価論理置換処理を行う。 （もっと読む）

【課題】 本発明の課題は、波形間の等価性を判定するための波形比較方法及び試験装置を提供することを目的とする。
【解決手段】 上記課題は、波形の初期変化点を検出する工程と、前記初期変化点からサンプリングを行う工程と、第一波形と第二波形に対して検出した前記初期変化点からサンプリングしたサンプリング値を比較する工程とを有することを特徴とする波形比較方法により達成される。 （もっと読む）

【課題】従来技術では、ラッチ回路間のデータパス上を伝達されるデータパルスがラッチ回路のデータ入力端子以外で消失する場合、そのデータパルスの消失を判定できなかった。
【解決手段】同一クロックドメインのラッチ回路間のデータパスのデータパルス検証方法であって、前記データパス上の出力側回路素子から入力側回路素子に伝達されるデータ信号のデータパルスから、回路の動作上問題とならないダータパルス（グリッチ）を除外し、クロックエッジをまたがるデータパルスのパルス幅を算出し、前記算出されたパルス幅と、前記入力側回路素子の最小パルス幅制約とを比較するデータパルス検証方法。 （もっと読む）

【課題】統計的ＳＴＡの実行時間を短縮できるタイミング解析システムを提供する。
【解決手段】本発明のタイミング解析システムは、ばらつき要素をばらつき要素マージ部に入力するばらつき要素入力部と、２種類のばらつき要素のばらつきを、１種類のばらつき要素のばらつきにマージするばらつき要素マージ部と、マージしたばらつき要素を使用して統計的ＳＴＡを実行する統計的ＳＴＡ実行部とを備える。 （もっと読む）

【課題】パイプライン化並列ストリームプロセッサに対するハードウェア設計を発生する方法を提供する。
【解決手段】本方法は、コンピューティングデバイス上で、パイプライン化並列ストリームプロセッサとしてハードウェア内に実装されるプロセスを指示する処理操作を定義し、前記処理操作をタイムドメイン内の並列構造として表わすグラフをクロックサイクルの関数として定義するステップを含み、前記グラフは前記パイプライン化並列ストリームプロセッサに対するハードウェア設計として実装される少なくとも１つのデータパスを含み、かつデータ値がその中をストリーミングできるように構成された複数の分岐を含んでいる。各データパスの分岐は少なくとも１つの入力、出力、ハードウェアエレメントに直接対応する個別オブジェクトを含んで表わされる。 （もっと読む）

【課題】プロトタイプの試験を行うための方法及びシステムを提供することである。
【解決手段】この方法は、第１のインタフェース・コンポーネントにおいて、ユーザ設計の少なくとも一部及び関連付けられた検証モジュールを表す構成画像に関連付けられた構成パラメータと、ランタイム制御情報とを受信することを含む。この方法は、さらに、第１のインタフェース・コンポーネントを使用して、構成画像をデバイスへ送信することを含む。第２のインタフェース・コンポーネントは、第１のインタフェース・コンポーネントから受信された構成画像及びランタイム制御情報のうち少なくとも１つに基づいて、タイミング及び制御情報を検証モジュールへ送信するように構成され得る。第２のインタフェース・コンポーネントからタイミング及び制御情報を受信することに応答して、検証モジュールは、デバイスを制御し、且つ/又は、ユーザ設計の少なくとも一部のデバイス状態を監視する。 （もっと読む）

【課題】一部のＣＤＣジッタの影響伝播を確認することで、エラー要因の特定の容易化を図ること。
【解決手段】検証支援装置は、１回目のシミュレーション結果と期待値が不一致の場合、ＣＤＣジッタ群のうちのＪ１とＪ２を１回目のシミュレーション結果時の論理値と異なる論理値に設定する。１回目のシミュレーションではＪ１〜Ｊ４がそれぞれ（０，１，０，１）であるため、２回目のシミュレーションでは、検証支援装置がＪ１〜Ｊ４をそれぞれ（１，０，０，１）に設定する。検証支援装置は、設定後での観測点のシミュレーション結果（２回目のシミュレーション結果）と期待値を比較する。２回目のシミュレーション結果と期待値は同一値である。検証支援装置が、Ｊ１とＪ２が変更されると、シミュレーション結果に変化が生じるため、Ｊ１とＪ２のうちのいずれか一方のＣＤＣジッタ、またはＪ１とＪ２の２個のＣＤＣジッタがエラー要因であることを特定する。 （もっと読む）

【課題】機能記述データに対し実行確率に関係なく電子回路生成時の最適化指示が一律に適用されるため、消費電力・動作速度・面積の点で細かな最適化がなされない。
【解決手段】機能記述データに係るシミュレーション実行により得られたプロファイル情報及び電子回路設計条件に基づいて、電子回路を生成する電子回路生成ツールが解釈できる形態で各コードの最適化条件を決定し最適化指示情報を生成するようにして、より良好な状態で最適化された、消費電力・動作速度・面積の平衡を図った電子回路の生成を可能にする。 （もっと読む）

【課題】現実的な時間内に、観測対象回路の多数の観測ポイントについて観測データをシミュレーションアクセラレータから採取できるようにする。
【解決手段】シミュレーションにおいて動作の観測が行われる観測対象回路における観測ポイントの指定を受け付け、当該観測ポイントの指定に係るデータに従って観測回路が観測対象回路に接続されるように、観測対象回路データ格納部に格納されている観測対象回路の回路データに対して観測回路の回路データを付加する。この際、観測回路は、ダブルバッファ構成を採用しており、特定の観測ポイントにおける特定の状態の、第１の期間における発生回数と、特定の観測ポイントにおける特定の状態の、第２の期間における発生回数とを交互に、ＲＡＭに出力して格納する。 （もっと読む）

【課題】簡易かつ容易に、非同期データパスを含む半導体装置を設計することができる半導体設計装置、および、非同期データパスを含む半導体装置を提供する。
【解決手段】ＦＦ挿入部９は、非同期データパスにフリップフロップ（ＦＦ１）を挿入する。遅延設定部８は、非同期データパスの受信側のＦＦ（ＦＦ２）においてメタステーブル収束時間Ｔｒがクロックツリー（ＣＴ）のレイテンシＴｃｌよりも短いときには、ＣＴのあるノードから出力される第１のクロックをＦＦ１の入力クロックに設定し、ＣＴの別のノードから出力され、かつ第１のクロックよりもＴｒだけ遅延した第２のクロックをＦＦ２の入力クロックに設定する。遅延設定部８は、ＴｒがＴｃｌ以上のときには、第１のクロックをＦＦ１の入力クロックに設定し、第１のクロックをＴｒだけ遅延回路で遅延させた第２のクロックをＦＦ２の入力クロックに設定する。 （もっと読む）

【課題】スラック値の余分なマージンを減らしてタイミング判定の精度を高めること。
【解決手段】本発明にかかる回路設計方法は、半導体集積回路の静的タイミング検証を行う回路設計方法であって、１又は複数の環境変数のコーナー条件に基づき、当該環境変数を用いてスラック値を近似するためのスラック関数を算出し、環境変数のそれぞれがコーナー条件の中点である場合のスラック関数におけるスラック値であるスラックセンター値と、スラック値の変化方向に対するスラック関数の傾きと、環境変数の数とに基づいてタイミング判定を行う。 （もっと読む）

【課題】回路の遅延値とリーク電流値との相関分布を正確に見積もること。
【解決手段】解析支援装置１００は、セルの遅延値のバラツキモデルに対して、セルの遅延値のバラツキを表す遅延分布を特徴付ける値を補正する補正値を設定する。解析支援装置１００は、セルのリーク電流値のバラツキモデルに対して、セルのリーク電流値のバラツキを表すリーク電流分布を特徴付ける値を補正する補正値を設定する。解析支援装置１００は、解析対象回路に関する製造後のチップＣの実測された遅延値とリーク電流値との実測相関分布１１０を取得する。解析支援装置１００は、セルの遅延値およびリーク電流値の各々のバラツキモデルを用いて計算される解析対象回路の遅延値とリーク電流値との見積相関分布１２０が、取得した実測相関分布１１０と一致するように、各々のバラツキモデルに設定された補正値を算出する。 （もっと読む）

【課題】アナログレイアウト設計の自動化による設計工期の短縮を図ることが可能なレイアウト設計装置を提供すること。
【解決手段】レイアウト設計装置２１は、回路データ２４の中から特性を一致させる必要があるトランジスタ、抵抗、容量素子群を抽出し、トランジスタ、抵抗、容量素子群の接続関係に基づいてトランジスタ、抵抗、容量素子群に含まれる複数のトランジスタ、抵抗、容量素子によって構成される所定の機能を有する回路、たとえば差動回路、差動負荷回路およびミラー回路を特定する。そして、特定された回路の種別に応じてレイアウト制約３０を生成し、レイアウト制約３０に基づいて配置配線を行なう。したがって、アナログ回路のレイアウト制約３０を自動的に付加することができ、アナログレイアウト設計の自動化による設計工期の短縮を図ることが可能となる。 （もっと読む）

【課題】ＢＣＩ試験のシミュレーションをより短時間に行えるようにする技術を提供する。
【解決手段】ＢＣＩ試験で伝送線にバルク電流の注入に用いるカレントプローブは、伝送線にバルク電流を直接、注入する電圧源と見なし、モデル化する。それにより、カレントプローブは電圧源モデル２０で模擬する。カレントプローブは電圧の印加により信号線に電流を注入する。そのようにして注入される電流は、周波数と電圧振幅値のテーブルデータ２５に格納された周波数と電圧振幅値の組み合わせにより制御する。このために、周波数と組み合わせる電圧振幅値は、その周波数で実際に注入される電流の電流振幅値と、電圧源モデル２０と伝送線を含む測定用回路のシミュレーションにより得られるその電流振幅値とが一致するように選択される。 （もっと読む）

【課題】複数の半導体チップを内蔵する半導体装置について高精度なＩＢＩＳシミュレーションモデルを簡易に抽出する方法を提供する。
【解決手段】共通の外部接続端子に接続される第１及び第２の半導体チップの第１及び第２の出力バッファの出力トランジスタを同時にトランジスタモデルとして扱ってトランジスタレベル回路シミュレーションを行い、ＩＢＩＳシミュレーションモデルにおける第１の出力バッファのＡＣ特性モデルを抽出するステップと、第１及び第２の出力バッファのトランジスタレベル回路シミュレーションモデルにおける出力容量を加算して、ＩＢＩＳシミュレーションモデルにおける第１の出力バッファの出力容量モデルを算出するステップと、ＡＣ特性モデルと、出力容量モデルと、を用いて外部接続端子から見た第１の出力バッファのＩＢＩＳシミュレーションモデルを合成するステップと、を備える。 （もっと読む）