【課題】パイプライン・ステージを設けることなく、データハザードによる遅延を考慮したモデルでプロセッサの動作を模擬すること。
【解決手段】格納部３２には、複数の命令の種類と、その各々に対して、データハザードが発生していないときの第１実行マシンサイクル数と、データハザードが発生しているときの第２実行マシンサイクル数と、が格納されている。命令によりレジスタに値が書き込まれた場合、生成部２１は、命令に対する第１、２実行マシンサイクル数に基づいて読み出し禁止期間を生成する。生成部２１は、レジスタを識別するレジスタ識別子と、レジスタライトアクセス時間と読み出し禁止期間とを記録部３１に格納する。算出部２２は、レジスタがデータハザードの対象になっている場合、レジスタライトアクセス時間、読み出し禁止期間、命令に対する第２実行マシンサイクル数に基づいて実行マシンサイクル数を算出する。 （もっと読む）

【課題】複数の条件分岐を含む順序回路の検証漏れを防ぎ、バグのないハードウェア設計を実現させる。
【解決手段】検証支援装置１００は、検証対象となるＲＴＬ記述１０１を受け付けると、このＲＴＬ記述１０１に含まれる条件分岐の組み合わせを抽出する（ステップＳ１１０）。そして、検証シナリオ１０３によって各組み合わせに関するすべての実行パターンを検証しているか否かを判断するためのタイミング仕様１０２を満たすアサーション情報を生成する（ステップＳ１２０）。 （もっと読む）

【課題】プログラムの記述内容を形式的手法による検証が可能な形式的仕様に変換した回路記述の検証を簡便ならしめることができる回路記述の抽象化装置及び検証装置、回路記述の抽象化プログラム及び検証プログラム、並びに回路記述の抽象化方法及び検証方法を提供する。
【解決手段】回路記述の仕様データ２４が示す論理モデル内に含まれる複数の状態及び各状態間の状態遷移により規定される複数のパスに対して、該パスが検証対象とされるか否かを判別する際の判別条件を入力装置１２からの入力操作に基づき制御装置１１が設定する。そして、複数のパスについて、判別条件に基づきパス毎における状態遷移を検査することにより、検証プログラム２２による検証対象から除外される非検証用パスと検証対象とされる検証用パスとを判別し、その判別結果に基づき、複数のパスを非検証用パスと検証用パスとが識別可能な状態で保存する。 （もっと読む）

【課題】コンピュータプログラムの記述内容を形式的手法による検証が可能な形式的仕様に変換した回路記述の検証を簡便ならしめることができる回路記述の抽象化装置及び検証装置、回路記述の抽象化プログラム及び検証プログラム、並びに回路記述の抽象化方法及び検証方法を提供する。
【解決手段】回路記述の仕様データ２４が示す論理モデル内に含まれる各計算処理ユニットに対して、予め設定した閾値時間内に形式的手法による検証を実行不能な検証不能計算処理ユニットであるか否かを判定し、判定結果が肯定判定である場合、前記閾値時間内に形式的手法による検証を実行可能な検証可能計算処理ユニットの一覧を、入力装置１２からの入力操作に基づき選択可能な態様で出力装置１３に出力する。そして、論理モデル内にて、検証不能計算処理ユニットであると判定された計算処理ユニットを、検証可能計算処理ユニットの一覧から選択した計算処理ユニットに置換する。 （もっと読む）

【課題】デジタルＬＳＩの開発時における動作検証の効率向上を図る。
【解決手段】検証用デバイス１２０は、バスインタフェース１１０を介して検証装置１１０と通信可能である。検証用デバイス１２０において、互いに通信を行う第１の部分回路１３４と第２の部分回路１３６は、動作検証の対象すなわち被検証回路を構成する。検証装置１１０には、プログラムより、第１の部分回路が行う処理に対応する演算をＣＰＵに実行させるソフトウェアエミュレータ１１４を有する。通信先選択回路１４０は、第１の部分回路１３４と１３６の接続路に設けられており、第２の部分回路１３６の通信先を、第１の部分回路１３４とソフトウェアエミュレータ１１４との間で切替可能である。 （もっと読む）

【課題】コードカバレッジ計測をエミュレーションにおいて実行することができる回路検証装置を提供する。
【解決手段】回路検証装置１は、ハードウエア記述言語により記述された検証対象回路記述１０７と複数の計測対象の情報が含まれるメトリクス情報１０８とを読み込み、検証対象回路記述１０７からコードカバレッジ計測のための複数の計測ポイントを抽出し、抽出した前記複数の計測ポイント中の所定の計測ポイントのみに集約したデータベースを生成するコードカバレッジ計測ポイント抽出部１１を有する。また、回路検証装置１は、所定の計測ポイントついて、それぞれ対応するアサーション記述に変換するアサーション変換部１４と、データベースとアサーション記述に基づいて計測を行い得られたアサーション結果１１２とを受け取り、コードカバレッジ結果１１３を生成するコードカバレッジ結果伸長部１３とを有する。 （もっと読む）

【課題】効率的な論理シミュレーションを行うことができるようにする。
【解決手段】本発明の論理シミュレータは、複数のピンを有する論理回路を検証するためのテストシナリオをランダムに生成し、テストシナリオに基づく複数のトランザクションレベルのスティミュラスを生成し、各トランザクションレベルのスティミュラスを論理回路に入力可能な各ピンレベルのスティミュラスに変換し、各ピンレベルのスティミュラスに基づく論理回路のピン動作を監視し、論理回路に対する論理シミュレーションに指定されるシミュレーション時間内で、監視部の指示に従い論理回路のピン動作を時系列的に記憶し、論理回路のピン動作にエラーが発生したと検出された場合、論理回路のピン動作にエラーが発生したテストシナリオに基づく論理回路に対する論理シミュレーションを終了し、他のテストシナリオに基づく論理回路に対する論理シミュレーションを開始するように制御することができる。 （もっと読む）

【課題】複数の条件分岐を含むハードウェアの検証漏れを防ぎ、バグないハードウェア設計を実現させる。
【解決手段】検証支援装置１００は、検証対象となる組み合わせ回路記述６０１を受け付けると、この組み合わせ回路記述６０１に含まれる条件分岐の組み合わせを抽出する（ステップＳ１１０）。そして、検証シナリオ１０１によって各組み合わせに関するすべての実行パターンを検証しているか否かを判断するためのアサーション情報を生成する（ステップＳ１２０）。 （もっと読む）

【課題】仕様変更時における仕様と実装との整合性確認の効率化を図ること。
【解決手段】検証支援装置１００は、検証対象の仕様変更後の機能に関する実装記述Ｈに基づく制御フローグラフ１１０と検証対象の仕様変更後の仕様記述Ｓ２とを関連付けて、実装記述Ｈおよび仕様記述Ｓ２に関連付けられた制御フローグラフ１２０と、制御フローグラフ１２０に関連付けられた仕様記述Ｓ２とを作成する。また、仕様変更前後の仕様記述Ｓ１，Ｓ２から、検証対象の仕様変更により影響を受ける仕様記述Ｓ２内の影響範囲記述１３０を特定する。そして、これら実装記述Ｈと制御フローグラフ１２０と影響範囲記述１３０とを用いて、それぞれのデータ間の双方向リンクを辿ることにより、検証対象の仕様変更により変更すべき実装記述Ｈ内の記述箇所を検索する。 （もっと読む）

【課題】ばらつきに対する考慮が過剰にならないようにする半導体集積回路の設計方法及び設計装置を提供することを目的とする。
【解決手段】上記課題は、半導体集積回路の設計装置による設計方法であって、前記設計装置が、前記半導体集積回路の寄生抵抗の情報に基づき、前記半導体集積回路の有する複数の配線層間において直列に接続されたビア数を認識する認識手順と、前記ビア数毎にビアの抵抗値を補正する補正値を対応付けたテーブルを参照する参照手順と、前記参照手順において参照された前記テーブルの補正値に基づき前記ビアの抵抗値を補正する補正手順と、実行する設計方法により達成される。 （もっと読む）

【課題】設計対象回路の中から消費電力の改善可能性が高い箇所を絞り込むことにより、電力改善作業にかかる作業負担および作業時間を削減すること。
【解決手段】設計支援装置１０１は、設計対象回路の回路情報Ｄ１に基づいて、設計対象回路の中から消費電力の削減対象候補となる検討箇所を検索し、その検討箇所での特定の信号を測定する測定回路を設計対象回路に挿入する。そして、測定回路が挿入された挿入後の設計対象回路の回路情報Ｄ２をエミュレーション装置１０２に与えることでシミュレーションを実行し、設計対象回路に挿入された測定回路の測定結果を用いて、検討箇所の消費電力の改善可能性をあらわす電力指標を算出し、検討箇所ごとの電力指標を出力する。 （もっと読む）

【課題】回路の論理検証の作業効率を向上させる。
【解決手段】信号線認識部１１は、信号線を選択するデコーダを含む回路群の設計情報を基に、信号線を認識する。デコーダ認識部１２は、認識された記各信号線を始点としてそれより入力側の論理素子を、設計情報を基に順次認識し、論理値１を出力する論理積ゲートとして動作する論理素子とインバータとから構成される領域をデコーダ回路領域として認識するとともに、始点とした信号線の論理値を１としたときのデコーダ回路領域への入力信号の論理値を判別する。判定部１３は、デコーダ回路領域への入力信号の数と、各信号線を始点としてそれぞれ認識されたデコーダ回路領域の間での入力信号の論理値の組み合わせとを基に、デコーダ回路領域の論理構成が正しいか否かを判定する。 （もっと読む）

【課題】被試験装置の競合試験等の試験の網羅性を高めることができる技術を提供する。
【解決手段】本試験方法では、乱数を用いて試験データを生成する処理（Ｓ２０）、試験結果の期待値を生成する処理（Ｓ２１）、試験の監視のためのアサーションチェッカーを起動する処理（Ｓ２２）、被試験装置に対し試験を実行する処理（Ｓ２３）、アサーションチェッカーによる監視情報を蓄積する処理（Ｓ２５）、試験結果を出力する処理（Ｓ２７）、監視情報を採取して解析し、カバレッジ情報を更新する処理（Ｓ２６，Ｓ３２，Ｓ３３）、カバレッジ情報に基づき、試験データによる試験の内容を調整する処理（Ｓ３４）等を有する。 （もっと読む）

【課題】上流設計の高速化により設計期間の短縮化を図ること。
【解決手段】アーキテクチャ１００をドメイン分割する。ドメイン分割はバス系統または／およびクロック系統でおこなう。つぎに、ドメイン分割されたドメイン１０１，１０２のうち任意のドメインを選択する。ここでは、ドメイン１０１が選択されたとする。ドメイン１０１についてＥＳＬシミュレーションを実行し、その実行結果から、ドメイン１０１のトラフィックと同等のドラフィックを生成するトラフィック生成器Ｇに置換する。トラフィック生成器Ｇと置換されなかったドメイン１０２とを結合して置換後のアーキテクチャ１１０を得る。この置換後のアーキテクチャ１１０に対して、再度ＥＳＬシミュレーションを実行することで、評価結果１２０を得る。これにより、ＥＳＬシミュレーションの高速化を実現する。 （もっと読む）

【課題】、小さいデータ量で経路を一意的に特定する経路データを提供することを目的とする。
【解決手段】経路管理方法は、計算機シミュレーションにおいてテストベンチが検証対象に対して行なう操作をタスクとし、一連のタスクから構成される複数の経路がタスクの実行フローとして与えられたときに、実行フローの中で１つのノードから分岐する複数の枝の各々に対して、各枝の先に存在する経路の総数を計算機により求めメモリに格納し、複数の枝を順番に並べたときのｎ（ｎ：整数）番目の枝を特定する第１の整数値をｍとしたときに、ｎ番目の枝に対する経路の総数とｍとの和をｎ＋１番目の枝を特定する第１の整数値として計算機により求めメモリに格納し、第１の整数値に基づく第２の整数値により複数の経路の各々を計算機により一意に特定する各段階を含むことを特徴とする。 （もっと読む）

【課題】回路の設計データ中の２点間に存在する信号経路を回路図情報／信号遷移情報から自動的に検出すること。
【解決手段】回路図情報の１点から入力側として生成される第１の信号経路を検出する始点側信号経路検出部１１１と、回路図情報の他の点から出力側として生成される第２の信号経路を検出する終点側信号経路検出部１１２と、前記検出された第１の信号経路および第２の信号経路の合致を検出する合致信号経路検出部１３０を備える。 （もっと読む）

【課題】イベント同時発生時の競合状態を全て検出する。
【解決手段】論理動作検証システムは、ＨＤＬ（Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）言語によって記述された論理シミュレーションを実行するシミュレータと、論理シミュレーションの実行中のイベント時の信号状態及びシミュレーション時刻を示す情報を記憶する信号状態・シミュレーション時刻記憶手段と、現イベント時の信号状態と影響のある信号のイベント時の信号状態とを検証する第１動作検証手段と、現イベント時の時刻と影響のある信号のイベント時の時刻とを比較する第１動作間時刻差検証手段と、現イベント時の信号状態と影響のある信号の前イベント時の信号状態とを検証する第２動作検証手段と、現イベント時の時刻と影響のある信号の前イベント時の時刻とを比較する第２動作間時刻差検証手段とを含む。 （もっと読む）

【課題】コンパイラの最適化に対応でき、情報収集用のコードの追加も可能となり、シミュレーション精度の向上を図ることができるデータ処理装置およびその方法、並びにプログラムを提供する。
【解決手段】ＣＰＵ１１は、“アセンブラを解析し、サイクル数情報などが正確に反映されるように変更を加えたソースコードを生成する”もしくは、“アセンブラから、サイクル数情報等が正確に使えるように上位レベル（Ｃ言語等）のソースコードを生成する”。
このことによって、ＣＰＵ１１は、Ｕｎ−Ｔｉｍｅｄソフトウェア（元のソースコード）からＴｉｍｅｄソフトウェアを生成させる。つまり、ＣＰＵ１１は、ソースコードだけでBasic Blockを決め、そこにサイクル情報を加える既存の方法ではなく、アセンブラ解析によってBasic Blockを決め、それに合わせたソースコードを生成し出力する。 （もっと読む）

【課題】アサーション記述のハードウェア化に伴う回路規模の増大を防ぐ。
【解決手段】プログラマブル回路１０２は、動作クロック生成回路１０４のクロック信号に同期して動作する設計対象回路１０６を実装し、回路１０６に対するアサーション検証開始の信号を生成するアサーショントリガ検出回路（検出回路）１０７＿１〜１０７＿ｎおよびアサーション検証の結果判定を行うアサーション条件判定式回路（判定回路）１０８＿１〜１０８＿ｎを含む。コンピュータ１００は、回路１０６のシミュレーション結果を判定するアサーション結果判定プログラム１０１を実行する。検出回路によってアサーション検証開始を検出し、コンピュータ１００が、アサーション結果の判断タイミングを決定し、判定回路がアサーション検証の結果判定を行い、コンピュータ１００が、判断タイミングにおいて結果判定を元にアサーション検証を行う。 （もっと読む）

【課題】ソフトウェア及びハードウェアによって実現されるシステムにかかる性能評価シミュレーションをより少ない工数で高精度に実現できるようにする。
【解決手段】既存の仮ソフトウェアを実行することにより第１実行ログを取得する第１取得部４と、前記第１実行ログを複数の基本処理単位に分割する分割部５と、前記複数の基本処理単位のうちの一部の基本処理単位を変更することにより前記シミュレーションに用いる基本処理実行ログを生成する基本処理実行ログ生成部１０と、前記基本処理実行ログを、前記ハードウェアモデルに入力することにより、前記シミュレーションを実行して前記性能評価に要する情報を取得するシミュレーション実行部２０とを備えて構成する。 （もっと読む）